Analog digital converter and analog digital converting method

Abstract

A high-speed and low-noise ADC is provided. An analog digital converter outputting a digital signal based on an input analog signal is provided, wherein a most significant bit (MSB) of the digital signal is determined based on a comparison between the analog signal and a predetermined threshold voltage, wherein bits other than the MSB of the digital signal are counted by comparing ramp signals having different voltages at a start based on the comparison and reducing a comparison range varying as time elapses, and wherein the threshold voltage and change rates of the ramp signals are variable.

Description

Analog Digital Converter and Analog Digital Converting MethodTechnical Field

[0001] The present invention is related to an analog digital converter and an analog digital converting method.Background

[0002] In a CMOS image sensor, an analog digital converter (ADC) is used for converting an analog signal to a digital signal. One example of the ADCs is a single slope ADC (SS-ADC) .

[0003] The SS-ADC has a disadvantage in which a longer conversion time is required from an input of an analog signal to an output of a digital signal. For example, 2N counts are necessary for a resolution of N bits, and when the resolution increases, the conversion time exponentially increases. This also results in increase of a power consumption of the ADC.

[0004] An ADC referred to as a two-stage SS-ADC has been proposed for solving the increase of the conversion time. The two-stage SS-ADC separately counts higher-order bits and lower-order bits. In the conversion made by the two-stage SS-ADC, the higher-order bits are converted in a coarse manner, and the lower-order bits are converted in a fine manner. This method has an advantage of reduce the conversion time, but has disadvantages such as an ADC error due to a variation of a load capacitance of a digital analog converter (DAC) and a sampling noise due to a requirement of a signal sampling.

[0005] Prior Art Publications

[0006] Non-Patent Publication 1: IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS. I: REGULAR PAPERS, VOL. 62, NO. 9, SEPTEMBER 2015

[0007] Non-Patent Publication 2: JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, VOL. 17, NO. 1, FEBRUARY, 2017 ISSN (Print) 1598-1657

[0008] Non-Patent Publication 3: IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 56, NO. 7, JULY 2021Summary of Invention

[0009] Problem to be Solved by the Invention

[0010] The purpose of the present invention is to provide a high-speed and low-noise ADC.

[0011] Means for Solving the Problem

[0012] One of aspects of the present invention is an analog digital converter outputting a digital signal based on an input analog signal, wherein a higher-order bit of the digital signal is determined based on a comparison between the voltage of the analog signal and a predetermined threshold voltage, wherein bits other than the higher-order bit of the digital signal are counted by comparing a voltage of ramp signals with the input signal, the ramp signal having different voltages at a start based on the comparison and a reduced comparison range which varies as time elapses, and wherein the threshold voltage and change rates of the ramp signals are variable.

[0013] Effect of Invention

[0014] According to the present invention, a high-speed and low-noise ADC can be provided.

[0015] Figures

[0016] Fig. 1 shows an ADC 1 and a photodiode 2 according to the first embodiment.

[0017] Fig. 2 shows a flow chart of an operation of the ADC 1 according to the first embodiment.

[0018] Fig. 3 shows a threshold voltage and ramp signals of the ADC 1 according to the first embodiment.

[0019] Fig. 4 shows an example of a configuration of the ADC 1 according to the first embodiment.

[0020] Fig. 5 shows another example of a threshold voltage and ramp signals of the ADC 1 according to the first embodiment.

[0021] Fig. 6 shows an example of a configuration of the ADC 1 according to the fisrt embodiment.

[0022] Fig. 7 shows another example of a threshold voltage and ramp signals of the ADC 1 according to the first embodiment.

[0023] Fig. 8 shows a threshold voltage and ramp signals of an ADC 1 according to the second embodiment.

[0024] Fig. 9 shows signals output from the ADC 1 according to the second embodiment during a first DAC on state and during a second DAC on state.

[0025] Fig. 10 shows another example of a threshold voltage and ramp signals of the ADC 1 according to the second embodiment.

[0026] Fig. 11 shows another example of a threshold voltage and ramp signals of the ADC 1 according to the second embodiment.

[0027] Fig. 12 shows signals output from the ADC 1 in the example of Fig. 11 during the first DAC on state and during the second DAC on state.

[0028] Fig. 13 shows a configuration of an ADC 1 according to the third embodiment. Fig. 14 shows an exemplary configuration of a compensation unit 18.

[0029] Fig. 15 shows a constant voltage, a signal input from a first DAC 11-1, and a signal input from a second DAC 11-2 at the compensation unit 18.

[0030] Fig. 16 shows an exemplary configuration of the ADC 1, the first DAC 11-1, and the second DAC 11-2.

[0031] Embodiments

[0032] (First Embodiment)

[0033] Hereinafter, an embodiment of the present invention is explained in detail with reference to the figures.

[0034] Fig. 1 shows an image sensor 100 according to the first embodiment. The image sensor 100 receives light and converts the received light into an electric signal, and an image is generated from the converted electric signals. The image sensor 100 comprises a pixel array 20 and a column ADCs unit 10. The pixel array 20 receives light and convers the received light into analog signals for respective pixels. The column ADCs unit 10 converts the analog signals of the pixels input from the pixel array into digital signals. The column ADCs unit 10 outputs the digital signals of the pixels to output an image to an external circuit.

[0035] The pixel array 20 is configured by arranging photodiodes 2 in each pixel.

[0036] The pixel array 20 outputs analog signals to a column ADCs unit 10.

[0037] The column ADCs unit 10 comprises the same number of ADCs 1 as the photodiodes 2. Each of the photodiodes 2 in the pixel array 20 corresponds to a corresponding ADC 1. An analog signal corresponding to each pixel in an image is input from a corresponding photodiode 2 into each ADC 1. Each ADC 1 converts an analog signal input from the corresponding photodiode 2 to a digital signal and outputs the digital signal. Hereinafter, the explanation is made with considering that a resolution of the ADC 1 is 10 bits, but the resolution is not limited to this example.

[0038] The photodiode 2 is used with a reverse bias. The larger an amount of light impinging on the photodiode 2 is, the smaller the output analog signal is.

[0039] Fig. 2 shows a flow chart of an operation of the ADC 1 according to the first embodiment.

[0040] First, the ADC 1 compares a voltage level of an input signal and a threshold voltage (step S11) . Then, the ADC 1 determines the most significant bit MSB of an output signal based on the comparison (step S12) .

[0041] Fig. 3 shows a threshold voltage and ramp signals of the ADC 1 according to the first embodiment.

[0042] In the example shown in Fig. 3, the ADC 1 compares an input signal and the threshold voltage during a time indicated in the first stage to determine the MSB of an output signal. In Fig. 3, the threshold voltage is a half magnitude of a maximum value (afull scale FS) of the input signal. An output voltage corresponding to an amount of charges stored in the photodiode 2 during a settling time is input into the ADC 1. When the magnitude of the input signal is larger than the threshold voltage, the ADC 1 determines the MSB of the output signal to be zero because the output voltage of the photodiode is relatively small. When the magnitude of the input signal is smaller than or equal to the threshold voltage, the ADC 1 determines the MSB of the output signal to be 1 because the output voltage of the photodiode is relatively large. Hereinafter, the case of the magnitude of the input signal being larger than the threshold voltage is referred to as a “first DAC on state” and the case of the magnitude of the input signal being smaller than or equal to the threshold voltage is referred to as a “second DAC on state” .

[0043] The ADC 1 compares the voltage level of the input signal and the voltage level of the ramp signal and counts 9 bits other than the MSB of the output signal during the second stage (step S13) .

[0044] The ramp signal is a signal having a magnitude being constantly reduced over a time. The output signal at the start of the ramp signal compared with the input signal in the step S13 varies based on the comparison in the step S11. During the first DAC on state, the voltage level of the ramp signal is FS at the start, and 1 / 2 *FS at the end. During the second DAC on state, the voltage level of the ramp signal is 1 / 2 *FS at the start, and zero at the end. Fig. 3 shows two ramp signals, one is a ramp signal during the first DAC on state and the other is a ramp signal during the second DAC on state.

[0045] The ADC 1 counts a number of input clock by a counter until an output of a comparator is inverted, and a digital value of the input signal is determined by counting at most 9 bits in the second stage. Thereby the bits other than the MSB of the output signal are determined.

[0046] The ADC 1 combines the MSB determined in the first stage and the 9 bits counted in the second stage to output them as a digital signal (step S14) .

[0047] Fig. 4 shows an example of a configuration of the ADC 1 according to the first embodiment. The ADC 1 comprises: a switch 13; a comparator 14; a bit counter 15; a reference controller 16; and a bit latch 17. A first DAC (adigital-analog converter) 11-1, a second DAC 11-2, and a variable constant voltage generator 12 are coupled with the ADC 1. The first DAC 11-1, the second DAC 11-2, and the variable constant voltage generator 12 are comprised in, for example, the image sensor 100. The first DAC 11-1, the second DAC 11-2, and the variable constant voltage generator 12 may be comprised outside of the image sensor 100.

[0048] The first DAC 11-1 outputs a ramp signal of the fist DAC on state. The second DAC 11-2 outputs a ramp signal of the second DAC on state. The threshold voltage, which is an output of the variable constant voltage generator 12, the ramp signal of the first DAC on state, and the ramp signal of the second DAC on state are input into the switch 13. The switch 13 switches a signal input into the comparator 14 from among three signals, which are the ramp signal of the first DAC on state, the ramp signal of the second DAC on state, and the threshold voltage.

[0049] The comparator 14 compares the input signal and the reference signal input from the switch 13. When the voltage of the reference signal is the threshold voltage, if the voltage of the input signal is larger than or equal to the voltage of the reference signal (threshold voltage) input from the switch 13, the output of the comparator 14 is not inverted, and therefore the value of zero is set into the MSB of the latch 17 by the reference controller 16. If the voltage of the input signal is smaller than the threshold voltage, the output of the comparator 14 is inverted, and the value of 1 is set into the MSB of the latch 17 by the reference controller 16.

[0050] The bit counter 15 counts rest of the bits after setting the MSB. The comparator 14 compares the ramp signal, which is a reference signal, and the input signal, and the bit counter 15 counts the number of the input clock (not shown) until the output of the comparator 14 is inverted. The bit counter 15 outputs the counted signal to the bit latch 17.

[0051] The bit latch 17 combines the signal counted by the bit counter 15 and the MSB set by the reference controller 16. The bit latch 17 outputs the combined 10-bit signal.

[0052] Hereinafter, the operation of the components of the ADC 1 is explained with reference to the flow chart shown in Fig. 2.

[0053] In the first state, the switch 13 inputs the threshold voltage into the comparator 14. The comparator 14 compares the input signal and the threshold voltage input from the switch 13. Thereby the operation shown in the step S11 is carried out.

[0054] Then, the value of zero or one is output from the comparator 14 into the reference controller 16. The reference controller 16 sets the MSB of the bit latch 17 based on the input from the comparator 14. Thereby the operation shown in the step S12 is carried out.

[0055] The reference controller 16 switches the switch 13 based on the input from the comparator 14. The reference controller 16 switches the switch 13 such that the ramp signal from the first DAC 11-1 is input into the comparator 14 when the value of zero is input from the comparator 14. The reference controller 16 switches the switch 13 such that the ramp signal from the second DAC 11-2 is input into the comparator 14 when the value of one is input from the comparator 14.

[0056] After the reference controller 16 switches the switch 13, the comparator 14 compares the input signal and the ramp signal, and the bit counter 15 counts the number of the input clock (not shown) after the input of the ramp signal until the output of the comparator 14 is inverted (the output of the reference signal and the input signal become equal) .

[0057] Then, the bit counter 15 outputs the counted 9-bit signal into the bit latch 17. The bit latch 17 combines the determined MSB and the input 9-bit signal to generate a 10-bit digital signal. The bit latch 17 outputs the generated digital signal. Thereby the operation shown in the step S14 is carried out.

[0058] Therefore, the ADC 1 according to the first embodiment can reduce the conversion time by half compared to a conventional SS-ADC. Furthermore, since the ADC 1 according to the first embodiment does not require sampling of an offset voltage, noise can be suppressed.

[0059] Although the ADC 1 discussed above determines the MSB of the digital signal based on the comparison of the analog signal and the predetermined threshold voltage, the MSB may not necessarily determined, and an higher-order bit may be determined. When the ADC 1 determines higher-order n bits of the digital signal (n is an integer larger than or equal to 1) based on the comparison between the analog signal and the predetermined threshold voltage, 2n-1 threshold voltages between 1 / 2n *FS and (2n-1)  / 2n *FS with a step of 1 / 2n *FS. The number of the output voltage levels of the ramp signal at the start are 2n between 1 / 2n *FS and FS with a step of 1 / 2n *FS.

[0060] In this case, the ADC 1 compares the voltage level of the input signal and the threshold voltage and determines the value range of the voltage level of the input signal. Then, the ADC 1 determines the higher-order n bits of the output signal based on the value range of the voltage level of the input signal.

[0061] Next, the ADC 1 compares the voltage level of the ramp signal determined from the value range of the voltage level of the input signal and the voltage level of the input signal, and counts bits other than the higher-order n bits of the output signal.

[0062] Fig. 5 shows a threshold voltage and ramp signals of the ADC 1 according to the first embodiment. Fig. 5 shows the threshold voltage and the ramp signals of the ADC 1 in a case of determining higher-order two bits and then determining the other bits. Fig. 5 shows three threshold voltages of 1 / 4 *FS, 1 / 2 *FS, and 3 / 4 *FS. The ADC 1 determines the higher-order two bits to be 00 when the magnitude of the input  signal is larger than 3 / 4 *FS. The ADC 1 determines the higher-order two bits to be 01 when the magnitude of the input signal is smaller than or equal to 3 / 4 *FS and larger than 1 / 2 *FS. The ADC 1 determines the higher-order two bits to be 10 when the magnitude of the input signal is smaller than or equal to 1 / 2 *FS and larger than 1 / 4 *FS. The ADC 1 determines the higher-order two bits to be 11 when the magnitude of the input signal is smaller than or equal to 1 / 4 *FS.

[0063] In this case, the state of the magnitude of the input signal larger than 3 / 4 *FS is referred to as a “first DAC on state” . The state of the magnitude of the input signal smaller than or equal to 3 / 4 *FS and larger than 1 / 2 *FS is referred to as a “second DAC on state” . The state of the magnitude of the input signal smaller than or equal to 1 / 2 *FS and larger than 1 / 4 *FS is referred to as a “third DAC on state” . The state of the magnitude of the input signal smaller than or equal to 1 / 4 *FS is referred to as a “fourth DAC on state” .

[0064] Fig. 5 shows four ramp signals in cases from the first DAC on state to the fourth DAC on state. In the first DAC on state, the voltage level of the ramp signal is FS at the start, and 3 / 4 *FS at the end. In the second DAC on state, the voltage level of the ramp signal is 3 / 4 *FS at the start, and 1 / 2 *FS at the end. In the third DAC on state, the voltage level of the ramp signal is 1 / 2 *FS at the start, and 1 / 4 * FS at the end. In the fourth DAC on state, the voltage level of the ramp signal is 1 / 4 *FS at the start, and zero at the end.

[0065] Fig. 6 shows an example of a configuration of the ADC 1 according to the first embodiment. Fig. 6 shows the example of the configuration of the ADC 1 determining higher-order two bits and then determining the other bits. Different from the ADC 1 shown in Fig. 4, the ADC 1 shown in Fig. 6 receives signals from four DACs 11.

[0066] The first DAC 11-1 outputs a ramp signal in the first DAC on state. The second DAC 11-2 outputs a ramp signal in the second DAC on state. The third DAC 11-3 outputs a ramp signal in the third DAC on state. The fourth DAC 11-4 outputs a ramp signal in the fourth DAC on state. The switch 13 switches a signal input into the comparator 14 from among five signals, which are the ramp signal in the first DAC on state, the ramp signal in the second DAC on state, the ramp signal in the third DAC on state, the ramp signal in the fourth DAC on state, and the threshold voltage.

[0067] The comparator 14 compares the input signal and the reference signal input from the switch 13. When the voltage of the reference signal is the threshold voltage of 1 / 2 *FS and the voltage of the input signal is larger than or equal to the voltage of the reference signal input from the switch 13 (1 / 2 *FS) , the output of the comparator 14 is not inverted, and the value of zero is set into the MSB of the latch 17 by the reference controller 16. When the voltage of the input signal is smaller than the voltage of the reference signal (1 / 2 *FS) , the output of the comparator 14 is inverted, and the value of one is set into the MSB of the latch 17 by the reference controller 16.

[0068] After setting the MSB of the latch 17, the control signal (not shown) controls the threshold voltage of the variable constant voltage generator 12 to be 1 / 4 *FS and 3 / 4 *FS in a sequential manner. After setting the MSB of the latch 17 to be one, the reference controller 16 controls the threshold voltage to be valid only when it is set to be 1 / 4 *FS. After setting the MSB of the latch 17 to be zero, the reference controller 16 controls the threshold voltage to be valid only when it is set to be 3 / 4 *FS.

[0069] Then the comparator 14 compares the input signal and the reference signal input from the switch 13. When the voltage of the input signal is larger than or equal to the voltage of the reference signal input from the switch 13 (1 / 4 *FS or 3 / 4 *FS) , the output of the comparator 14 is not inverted, and the second higher-order bit of the latch 17 is set to be zero by the reference controller 16. When the voltage of the input signal is smaller than the voltage of the reference signal (1 / 4 *FS or 3 / 4 *FS) , the output of the comparator 14 is inverted, and the second higher-order bit of the latch 17 is set to be 1 by the reference controller 16. Thereby the higher-order two bits of the digital signal are determined.

[0070] The method of determining the higher-order two bits of the digital signal is not limited to this embodiment. For example, the threshold voltage of the variable constant voltage generator 12 may be changed to be 3 / 4 *FS, 1 / 2 *FS, and 1 / 4 *FS in a sequential manner. The comparator 14 may compare the voltage of the input signal with the sequentially changing threshold voltage. The reference controller 16 may set higher-order two bits to the latch 17 based on the comparison with each of the threshold voltages.

[0071] For example, “11” is set to the latch 17 as an initial value of the higher-order two bits. If the output of the comparator 14 is not inverted when the threshold  voltage is 3 / 4 *FS, the reference controller 16 sets the higher-order two bits of the latch 17 to be “00” . Then, if the output of the comparator 14 is not inverted when the threshold voltage is 1 / 2 *FS, the reference controller 16 sets the higher-order two bits of the latch 17 to be “01” . If the output of the comparator 14 is not inverted when the threshold voltage is 1 / 4 *FS, the reference controller sets the higher-order two bits of the latch 17 to be “10” . This method can also set the higher-order two bits to the latch 17.

[0072] Alternatively, three variable constant voltage generators 12-1 to 12-3 respectively having threshold voltages of 3 / 4 *FS, 1 / 2 *FS, and 1 / 4 *FS may be coupled with the switch 13. In this case, after the MSB of the latch 17 is set, the reference controller 16 switches the switch 13 based on the set MSB to switch the voltage of the reference signal of the comparator 14 to be 1 / 4 *FS or 3 / 4 *FS. Then, the reference controller 16 sets a second-highest order bit of the latch.

[0073] Then, the bit counter 15 counts rest of the bits other than the higher-order two bits. The reference controller 16 switches the switch 13 based on the higher-order two bits such that a ramp signal from one of the first DAC 11-1 to the fourth DAC 11-4 is input into the comparator 14.

[0074] Accordingly, the ADC 1 according to the first embodiment may convert an analog signal into a digital signal by determining higher-order n bits of the digital signal and by counting rest of the bits. In this method, the conversion time can be reduced by 1 / 2n compared with a conventional SS-ADC, and faster signal processing can be achieved.

[0075] In the ADC 1 according to the first embodiment, the threshold voltage and the change rate of the ramp signal may be variable. The threshold voltage may be controlled by a control signal (not shown) provided by the variable constant voltage generator 12. The change rate of the ramp signal may be controlled by the first DAC 11-1 and the second DAC 11-2.

[0076] Fig. 7 shows another example of a threshold voltage and ramp signals of the ADC 1 according to the first embodiment.

[0077] In Fig. 7, the threshold voltage is 3 / 4 *FS. In Fig. 7, the magnitude of the ramp signal is FS at the start and 3 / 4 *FS at the end in a case of the first DAC on state. The magnitude of the ramp signal is 3 / 4 *FS at the start and 1 / 2 *FS at the end in a case of the second DAC on state.

[0078] Therefore, in a case shown in Fig. 7, the MSB is one when the magnitude of the input signal is between FS *1 / 2 and FS *3 / 4, while the MSB is zero when the magnitude of the input signal is between FS and FS *3 / 4. For example, when the magnitude of the input signal is between FS *1 / 2 and FS *3 / 4, the MSB is zero in a case shown in Fig. 3, while the MSB is one in the case shown in Fig. 7. Therefore, in the case shown in Fig. 7, it can be said that the signal output from the ADC 1 is amplified compared with the case shown in Fig. 3. More specifically, in the case shown in Fig. 7, the signal output from the ADC 1 is amplified by twice compared with the case shown in Fig. 3.

[0079] Therefore, the ADC 1 according to the first embodiment can vary the amplification rate with respect to the input signal by changing the threshold voltage and the change rate of the ramp signal. Even if the output voltage of the photodiode 2 is low, the ADC 1 according to the first embodiment can adjust the threshold voltage and the change rate of the ramp signal and change the amplification rate with respect to the input signal to generate a bright image.

[0080] (Second Embodiment)

[0081] Fig. 8 shows a threshold voltage and ramp signals of an ADC 1 according to the second embodiment. In the second embodiment, the change rate of the ramp signals, which are subject of comparison with the input voltage may not be the same in cases of the first DAC on state and the second DAC on state. In the example shown in Fig. 8, the reduction of the slope voltage of the first DAC per time is half of the reduction of the slope voltage of the second DAC per time.

[0082] In the second embodiment, the ADC 1 compares the input signal voltage and the threshold voltage similarly to the first embodiment. In the second embodiment, the ADC 1 sets the MSB of the output signal to be zero when the voltage of the input signal is larger than or equal to the threshold voltage in the first stage, and the ADC 1 sets the MSB of the output signal to be one when the voltage of the input signal is smaller than the threshold voltage. Then, the ADC 1 compares the input signal voltage and the ramp signal voltage and counts 10 bits other than the MSB of the output signal when the voltage of the input signal is larger than the threshold voltage. The ADC 1 compares the input signal voltage and the ramp signal voltage and counts  9 bits other than the MSB of the output signal when the magnitude of the input signal is smaller than or equal to the threshold voltage.

[0083] Fig. 9 shows signals output from the ADC 1 in the first DAC on state and in the second DAC on state in the second embodiment.

[0084] In the first DAC on state, the ADC 1 outputs an 11-bit signal of which MSB is zero. Therefore, the value indicated by the output signal is between 0 and 1023 in the first DAC on state. In the second DAC on state, the ADC 1 outputs a 10-bit signal of which MSB is 1. Therefore, the value indicated by the output signal is between 512 and 1023. The ADC 1 shifts the output signal in the second DAC on state up by one bit in order to keep the linearity between the output signals in the first DAC on state and in the second DAC on state because the voltage level per one bit is different. Therefore, the value indicated by the output signal in the second DAC on state becomes between 1024 and 2046. As such, the ADC 1 may compensate the difference of bit counts due to the difference of the change rates of the ramp signals by a bit-shift operation.

[0085] A reference controller 16 according to the second embodiment controls the bit number counted by the bit counter 15 based on the comparison between the input signal and the threshold voltage in addition to the reference controller 16 according to the first embodiment. The reference controller 16 according to the second embodiment controls the bit latch 17 to shift the output signal up by one bit when the value of one is output from the comparator 14 into which the input signal and the threshold voltage are input, in other words, when the input signal is smaller than the threshold voltage in addition to the reference controller 16 according to the first embodiment.

[0086] Therefore, the ADC 1 according to the second embodiment may amplify the signal by twice when the output voltage of the photodiode is relatively small. Thereby the ADC 1 according to the second embodiment can carry out the process regarding HDR (a high dynamic range) . Although the process of the HDR requires a combination of two frames, the ADC 1 according to the second embodiment do not need to combine two frames, and therefore can suppress a memory for combining frames and generation of motion blah as well as power consumption.

[0087] In the ADC 1 according to the second embodiment, the speed of the input clock by the bit counter 15 may be different in the first DAC on state and in the  second DAC on state. Fig. 10 shows another example of the threshold voltage and the ramp signals of the ADC 1 according to the second embodiment. In the example shown in Fig. 10, the count speed by the bit counter 15 in the first DAC on state is twice as the count speed by the bit counter 15 in the second DAC on state. In this case, the count of 10 bits in the first DAC on state can be carried out at the same elapsed time as the count of 9 bits in the second DAC on state.

[0088] Although the voltage levels per bit are different in the first DAC on state and the second DAC on state, the change rates of the ramp signals are the same.

[0089] In the example shown in Fig. 10, the maximum count can be finished in the same elapsed time by differentiating the count speed of the bit counter 15 in the first DAC on state and the second DAC on state even if the maximum number of bits are different in the first DAC on state and the second DAC on state. In the ramp signals shown in Fig. 8, the processing times in the second stage are different in the first DAC on state and the second DAC on state, and therefore the longer processing time is required. On the contrary, the ramp signals shown in Fig. 10 require the same processing times in the second stage in the first DAC on state and in the second DAC on state, and therefore the processing time can be reduced compared with the ramp signals shown in Fig. 8. Thereby the processing time by the ADC 1 can be reduced compared with the example shown in Fig. 8.

[0090] Fig. 11 shows another example of a threshold voltage and ramp signals of the ADC 1 according to the second embodiment. In the example shown in Fig. 11, similarly to the example shown in Fig. 8, the reduction of the slope voltage of the first DAC per time is half as the reduction of the slope voltage of the second DAC per time. However, the reduction per time is different. The threshold voltage is 2 / 3 *FS in the example shown in Fig. 11. In the example shown in Fig. 11, the bit count in the first DAC on state and the bit count in the second DAC on state are carried out for the same elapsed time.

[0091] Fig. 12 shows signals output from the ADC 1 in the first DAC on state and the second DAC on state in the example shown in Fig. 11.

[0092] In the first DAC on state, the ADC 1 outputs a 10-bit signal of which MSB is zero. Therefore, the value indicated by the output signal is between 0 and 511 in the first DAC on state. In the second DAC on state, the ADC 1 outputs a 10-bit signal of which MSB is one. Therefore, the value indicated by the output signal is between  512 and 1023. However, the ranges of the input signal to be subject of the first DAC on state and the second DAC on state are different (the voltage levels per bit are different) . Therefore, the ADC 1 amplifies the output signal in the second DAC on state. More specifically, the output signal is amplified by three times and then 1024 is subtracted. Therefore the range of the input signal and the value indicated by the corresponding output signal becomes the same.

[0093] (Third Embodiment)

[0094] Fig. 13 shows a configuration of an ADC 1 according to the third embodiment. The ADC 1 according to the third embodiment comprises a compensation unit 18 in addition to the ADC 1 according to the first or second embodiment.

[0095] A constant voltage and signals from the first DAC 11-1 and / or the second DAC 11-2 are input into the compensation unit 18. In the example shown in Fig. 13, a first constant voltage generator 19-1 and a second constant voltage generator 19-2 are coupled with the compensation unit 18, and a first constant voltage and a second constant voltage are supplied from the first constant voltage generator 19-1 and the second constant voltage generator 19-2, respectively.

[0096] The compensation unit 18 outputs a difference between a signal determined by a constant voltage under a predetermined condition and by the first DAC 11-1 or the second DAC 11-2 and a signal determined by a constant voltage under the current condition and by the first DAC 11-1 or the second DAC 11-2 as a compensation value. Hereinafter, the difference between the signal determined by the first constant voltage under the predetermined condition and by the first DAC 11-1, and the signal determined by the first constant voltage under the current condition and by the first DAC 11-1 is referred to as a first compensation value. The difference between the signal determined by the second constant voltage under the predetermined condition and by the second DAC 11-2, and the signal determined by the second constant voltage under the current condition and by the second DAC 11-2 is referred to as a second compensation value. The bit latch 17 has a function of compensating an output digital signal based on the compensation value.

[0097] Fig. 14 shows an exemplary configuration of the compensation unit 18. The compensation unit 18 comprises a first comparator 181-1, a second comparator 181-2,  a first bit counter 182-1, a second bit counter 182-2, and a compensation calculator 183.

[0098] The first comparator 181-1 compares a voltage of a signal input from the first DAC 11-1 and a first constant voltage by the first constant voltage generator. The output of the first comparator 181-1 is inverted when the voltage of the signal input from the first DAC 11-1 is smaller than the first constant voltage by the first constant voltage generator 19-1. The first bit counter 182-1 counts the number of input clock (not shown) until the output of the first comparator 181-1 is inverted. The process on the signal input from the first DAC 11-1 and the constant voltage by the first constant voltage generator made by the first comparator 181-1 and the first bit counter 182-1 is the same as the process on the input signal and the signal input from the first DAC 11-1 or the second DAC 11-2 made by the comparator 14 and the bit counter 15.

[0099] The first constant voltage may be within a range of the voltage of the ramp signal input from the first DAC 11-1. In order to reduce the conversion time, the first constant voltage may be preferably a voltage near the voltage of the ramp signal input from the first DAC 11-1 at the start.

[0100] Fig. 15 shows a constant voltage, a signal input from the first DAC 11-1, and a signal input from the second DAC 11-2 at the compensation unit 18.

[0101] Ideally, the result of the count by the first bit counter 182-1 is always the same, but the result of the count may vary due to the change of the condition of the first DAC 11-1.

[0102] The second comparator 181-2 and the second bit counter 182-2 also carry out the process on a signal input from the second DAC 11-2 and a second constant voltage by the second constant voltage generator 19-2 similarly to the first comparator 181-1 and the first bit counter 182-1. The second constant voltage may be within a voltage of the ramp signal input from the second DAC 11-2. In order to reduce the conversion time, the second constant voltage may be preferably a voltage near the voltage of the ramp signal input from the second DAC 11-2 at the start.

[0103] The compensation calculator 183 stores a count as a result of comparison between a signal input from the first DAC 11-1 under a predetermined condition and the first constant voltage by the first constant voltage generator 19-1. The compensation calculator 183 also stores a count as a result of comparison between a signal input from the second DAC 11-2 under a predetermined condition and the  second constant voltage by the second constant voltage generator 19-2. A result of a count by the first bit counter 182-1 and a result of a count by the second bit counter 182-2 are input into the compensation calculator 183.

[0104] The compensation calculator 183 calculates a difference between the result of the count input from the first bit counter 182-1 an the second bit counter 182-2 and the result of the count under the corresponding predetermined condition. The calculated difference is an error and a compensation value caused on the output signal from the ADC 1 by the change of the first DAC 11-1 or the second DAC 11-2.

[0105] Accordingly, the ADC 1 according to the third embodiment compensates the output signal, and may avoid an error of the output signal caused by the change of the output signal from the first DAC 11-1 or the second DAC 11-2 due to the change of the load.

[0106] When the first compensation value is calculated by the compensation unit 18, the comparator 14 is coupled with the first DAC 11-1 by switching the switch 13 to apply a load by the comparator 14 to the first comparator 181-1. When the second compensation value is calculated by the compensation unit 18, the comparator 14 is coupled with the second DAC 11-2 by switching the switch 13 to apply the load by the comparator 14 to the second comparator 181-2. The load capacitance with respect to the first comparator 181-1 becomes the same as the load capacitance with respect to the second comparator 181-2 due to this operation. Therefore, in order to calculate the first compensation value and the second compensation value, it is necessary to control the switch in each ADC 1 and to switch a DAC coupled with the comparator 14 from among the first DAC 11-1 and the second DAC 11-2.

[0107] An appropriate load capacitance may be coupled with the first DAC 11-1 or the second DAC 11-2. Fig. 16 shows an exemplary configuration of the ADC 1, the first DAC 11-1, and the second DAC 11-2. A load capacitance 22 is coupled with the second DAC 11-2 via a switch 21. The switch 21 and the load capacitance 22 shown in Fig. 16 may be comprised in the image sensor 100 or outside of the image sensor 100. The capacitance of the load capacitance 22 is a load capacitance when the comparators 14 and the second DACs 11-2 are coupled in all of the ADCs 1. The load capacitance 22 is calculated by, for example, a method of Layout Parasitic Extraction (LPE) .

[0108] When the comparators 14 and the first DACs 11-1 are coupled in all of the ADCs 1, the second DAC 11-2 is coupled with the load capacitance 22 by switching the switch 21 on. Thereby, the load capacitance of the first comparator 181-1 becomes the same as the load capacitance of the second comparator 181-2. In this state, the compensation unit 18 can calculate the first compensation value and the second compensation value at the same time.

[0109] (Other embodiments)

[0110] Although some of the embodiments of the present invention have been explained in detail with reference to the figures, the specific configuration shall not be limited to those explained above, and various design changes can be done without deviating from the spirit of the present invention.

[0111] Although the ADC 1 explained above converts the analog signal output from the photodiode into the digital signal, the present invention is not limited to this embodiment. For example, the ADC 1 explained above may convert any analog signals into digital signals.

[0112] In this case, when a larger input signal indicates a larger output signal, the ramp signal is a signal constantly increasing as time elapses. When the magnitude of the input signal is larger than the threshold voltage, the MSB of the output signal is determined to be one, and when the magnitude of the input signal is smaller than or equal to the threshold voltage, the MSB of the output signal is determined to be zero. For other aspects, a condition may be inverted based on a relationship between an input signal and an output signal.

[0113] Furthermore, also in the second embodiment, the MSB of the digital signal is determined based on the comparison between the analog signal and the predetermined threshold voltage. However, the bit to be determined may not necessarily be the MSB, but may be higher-order bits. In this case, also in the second embodiment, signals may be input from more than two DACs into the ADC 1 similarly to the first embodiment, and more than or equal to two threshold voltages may be set. In addition, also in the third embodiment, signals are input from more than two DACs into the compensation unit 18, and more than two constant voltage generator may be coupled, and more than two comparators and bit counters may calculate a compensation value corresponding to a ramp signal output from each of the DACs.

[0114] Designations

[0115] 1: ADC (analog digital converter) , 2: Photodiode, 11-1: First DAC, 11-2: Second DAC, 12: Variable constant voltage generator, 13: Switch, 14: Comparator, 15: Bit counter, 16: Reference controller, 17: Bit latch

Claims

1.An analog digital converter outputting a digital signal based on a voltage of an input analog signal,wherein at least one higher-order bit of the digital signal is determined based on a comparison between a voltage of the analog signal and a predetermined threshold voltage,wherein bits other than the at least one higher-order bit of the digital signal are counted by comparing voltages of ramp signals and a voltage of the input signal, the ramp signal having different voltages at a start based on the comparison and a reduced comparison range varying as time elapses, andwherein the threshold voltage and change rates of the voltages of the ramp signals are variable.2.The analog digital converter according to claim 1, wherein the change rate of the voltage of each of the ramp signals vary based on the comparison.3.The analog digital converter according to claim 2, wherein a difference of a bit count based on the difference of the change rate of the voltage of each of the ramp signals is compensated.4.The analog digital converter according to claim 2, wherein the speed of the bit count varies based on the comparison, and wherein a processing time of the bit count is the same regardless of the comparison.5.The analog digital converter according to claim 1, wherein the digital signal is compensated based on a difference between a result of a count by a comparison between the ramp signal under a predetermined condition and a predetermined constant voltage, and a result of a count by a comparison between the ramp signal and the constant voltage.6.An analog digital conversion method outputting a digital signal based on a voltage of an input analog signal, comprising:determining at least one higher-order bit of the digital signal based on a comparison between the voltage of the analog signal and a predetermined threshold voltage; andcounting bits other than the higher-order bit of the digital signal by comparing voltages of ramp signals and the voltage of the input signal, the ramp signals having different voltages at a start based on the comparison and a reduced comparison range varying as time elapses,wherein the threshold voltage and the change rates of the voltages of the ramp signals are variable.

Images