半導体素子
JP2026119734APending Publication Date: 2026-07-17SAMSUNG ELECTRONICS CO LTD
Patent Information
- Authority / Receiving Office
- JP · JP
- Patent Type
- Applications
- Current Assignee / Owner
- SAMSUNG ELECTRONICS CO LTD
- Filing Date
- 2025-10-03
- Publication Date
- 2026-07-17
AI Technical Summary
Benefits of technology
【0010】 本発明に係る半導体素子によれば、ソース/ドレインパターンとゲート電極の最下部との間のみにインナースペーサーが介在する。 したがって、ゲート電極とソース/ドレインパターンに接続される背面コンタクトとの間の距離を増加させて、これらの間に発生する電気的ショートを防止することができる。 また、最下部を除いたゲート電極の残りの部分とソース/ドレインパターンとの間にはインナースペーサーを省略することができる。 したがって、SEG工程を進行する時、ソース/ドレインパターンの第1層がボイド(void)又はクラック(crack)なしで形成することができる。 結果的に、本発明による半導体素子の信頼性及び電気的特性を向上することができる。
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Smart Images
Figure 2026119734000001_ABST
Abstract
信頼性が向上された半導体素子を提供する。【解決手段】本発明による半導体素子は、基板の上の活性パターンと、活性パターン上のソース / ドレインパターンと、ソース / ドレインパターンに接続されたチャンネルパターンと、ここで、チャンネルパターンは、互いに離隔されて積層される半導体パターンを含み、チャンネルパターンを横切り、第1方向に延長されるゲート電極と、を有し、半導体パターンは、その最下部の第1半導体パターンと、第1半導体パターン上の第2半導体パターンと、第2半導体パターン上の第3半導体パターンと、を含み、ゲート電極は、活性パターンと第1半導体パターンとの間の第1内側部分と、第1半導体パターンと第2半導体パターンとの間の第2内側部分と、第2半導体パターンと第3半導体パターンとの間の第3内側部分と、を含み、第1内側部分の幅は、第2内側部分の幅及び第3内側部分の幅より小さい。
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