Solar cell and manufacturing method thereof, and photovoltaic module

Abstract

The present application relates to a solar cell and a manufacturing method therefor, and a photovoltaic module. The solar cell includes: a substrate including a first surface and a second surface facing each other in a thickness direction of the substrate; an emitter arranged on a part of the first surface; a tunnel oxide layer and a polysilicon doped conductive layer stacked on the second surface; and a first electrode and a second electrode, the first electrode being arranged on the first surface of the substrate and correspondingly electrically connected to the emitter, and the second electrode being arranged on the second surface of the substrate and correspondingly electrically connected to the polysilicon doped conductive layer. The solar cell and the manufacturing method therefor, and the photovoltaic module in the present application have higher efficiency.

Description

SOLAR CELL AND MANUFACTURING METHOD THEREOF, AND PHOTOVOLTAIC MODULECROSS-REFERENCE TO RELATED APPLICATIONS

[0001] This application claims priority to Chinese patent application No. 2024118107191, filed on December 10, 2024, the disclosure of which is incorporated herein by reference in its entirety.TECHNICAL FIELD

[0002] The present application relates to the field of photovoltaic technologies, and in particular, to a solar cell and a manufacturing method thereof, and a photovoltaic module.BACKGROUND

[0003] As a clean, safe, and convenient renewable energy, solar energy has been widely used. Nowadays, passivated emitter and rear contact (PERC) solar cells has reached a bottleneck in terms of efficiency. A tunnel oxide passivated contact (TOPCon) solar cell technology is a new solar cell technology with a higher production capacity currently available due to the ability to follow part of a PERC production line and lower investment in equipment. However, the TOPCon solar cell in the related art still has the problem of a higher recombination rate in an emitter region, which also affects efficiency of the TOPCon solar cell.SUMMARY

[0004] According to various embodiments of the present application, t a solar cell with higher efficiency, a manufacturing method thereof, and a photovoltaic module may be provided.

[0005] In a first aspect, embodiments of the present application provide a solar cell, including:

[0006] a substrate including a first surface and a second surface facing each other in a thickness direction of the substrate;

[0007] an emitter arranged on a part of the first surface;

[0008] a tunnel oxide layer and a polysilicon doped conductive layer stacked on the second surface; and

[0009] a first electrode and a second electrode, the first electrode being arranged on the first surface of the substrate and correspondingly electrically connected to the emitter, and the second electrode being arranged on the second surface of the substrate and correspondingly electrically connected to the polysilicon doped conductive layer.

[0010] In an embodiment, an orthographic projection of the first electrode on the first surface may be located within a region configured for providing the emitter.

[0011] In an embodiment, an outer contour of the orthographic projection of the first electrode on the first surface may match an outer contour of the region configured for providing the emitter.

[0012] The first electrode may include a busbar and a strip-shaped finger connected to the busbar. A ratio of a width of the finger to a width of the emitter corresponding the finger may be in a range of 1: 25 to 1: 50.

[0013] In an embodiment, the first surface may be a light-receiving surface. A ratio of an area of a region configured for providing the emitter on the first surface to an area of the first surface may be in a range of 1: 3 to 3:4.

[0014] The first surface may be a backlight surface. The ratio of the area of the region configured for providing the emitter on the first surface to the area of the first surface may be in a range of 1: 3 to 1: 1.

[0015] In an embodiment, the first surface may include a first region and a second region, and the emitter may be arranged on the first region.

[0016] The first surface may be a light-receiving surface. In the thickness direction of the substrate, a height of the first region may be at least 1 μm higher than a height of the second region.

[0017] Alternatively, the first surface may be a backlight surface; and in the thickness direction of the substrate, the height of the first region may be at least 2 μm higher than the height of the second region.

[0018] In an embodiment, the first surface may include a first region and a second region, and the emitter may be arranged on the first region.

[0019] The first surface may be a light-receiving surface; and surface reflectivity of the first region may be at least 1%higher than surface reflectivity of the second region.

[0020] In an embodiment, the first surface may include a first region and a second region, and the emitter may be arranged in the first region.

[0021] The first surface may be a backlight surface; and the first region may be configured as a textured surface, and the second region may be configured as a polished surface.

[0022] In an embodiment, surface reflectivity of the first region may be at least 30%lower than surface reflectivity of the second region.

[0023] In an embodiment, the first surface may be a light-receiving surface; and the emitter may meet at least one of the following conditions:

[0024] (1) in the emitter, surface doping concentration is in a range of 0.1 E18cm-3 to 5 E18cm-3;

[0025] (2) a junction depth of the emitter is in a range of 0.6 μm to 1.2 μm; and

[0026] (3) square resistance of the emitter is greater than 300 ohm / sq.

[0027] In an embodiment, the second surface may include a third region and a fourth region, and the second electrode is arranged in the third region; and

[0028] The tunnel oxide layer and the polysilicon doped conductive layer may cover the third region.

[0029] In an embodiment, the first surface is a light-receiving surface.

[0030] In the thickness direction of the substrate, a height of the third region may be at least 2 μm higher than a height of the fourth region.

[0031] Alternatively, in the thickness direction of the substrate, the height of the third region is at most 1 μm higher than the height of the fourth region; or

[0032] In an embodiment, the first surface may be a light-receiving surface; and surface reflectivity of the fourth region may be at least 3%higher than surface reflectivity of the third region. Alternatively, a difference between the surface reflectivity of the fourth region and the surface reflectivity of the third region may be within ±3%.

[0033] In an embodiment, the tunnel oxide layer and the polysilicon doped conductive layer may cover the entire second surface.

[0034] In an embodiment, the first surface may be a light-receiving surface. The first surface may be configured as a textured surface. The first surface may include a first region and a second region, and the emitter may be arranged in the first region.

[0035] Surface reflectivity of the first region may be greater than surface reflectivity of the second region.

[0036] In an embodiment, a surface area of a textured structure per unit area of the first region may be smaller than a surface area of a textured structure per unit area of the second region.

[0037] In an embodiment, the first surface may be configured to have a pyramid-shaped textured structure.

[0038] A base angle of the pyramid-shaped textured structure on the first region may be smaller than a base angle of the pyramid-shaped textured structure on the second region.

[0039] The base angle of the pyramid-shaped textured structure may be defined as an angle between a side edge of the textured structure and a respective one of bottom edges of a bottom surface.

[0040] In an embodiment, the first surface may be a backlight surface, the second surface may be configured as a textured surface. The second surface may include a third region and a fourth region. The second electrode may be arranged in the third region.

[0041] Surface reflectivity of the third region may be greater than surface reflectivity of the fourth region.

[0042] In an embodiment, a surface area of a textured structure per unit area of the third region may be smaller than a surface area of a textured structure per unit area of the fourth region.

[0043] In an embodiment, the second surface may be configured to have a pyramid-shaped textured structure.

[0044] A base angle of the pyramid-shaped textured structure on the third region may be smaller than a base angle of the pyramid-shaped textured structure on the fourth region.

[0045] The base angle of the pyramid-shaped textured structure may be defined as an angle between a side edge of the textured structure and a respective one of bottom edges of a bottom surface.

[0046] In a second aspect, embodiments of the present application provide a manufacturing method for a solar cell, including:

[0047] forming an emitter in a local region of a first surface of a substrate;

[0048] stacking a tunnel oxide layer and a polysilicon doped conductive layer sequentially on a second surface of the substrate; wherein the second surface faces the first surface; and

[0049] forming a first electrode on the first surface of the substrate and, forming a second electrode on the second surface of the substrate; wherein the first electrode is correspondingly electrically connected to the emitter, and the second electrode is correspondingly electrically connected to the polysilicon doped conductive layer.

[0050] In an embodiment, the step of forming the emitter in the local region of the first surface of a substrate may specifically include:

[0051] stacking a doped conductive material layer and a first mask material layer sequentially on at least the first surface of the substrate;

[0052] patterning the first mask material layer, and retaining a part of the first mask material layer corresponding to the first region, the first region being a region of the first surface corresponding to the first electrode; and

[0053] etching the doped conductive material layer by taking the retained part of the first mask material layer as a mask, to form the doped conductive material layer into the emitter.

[0054] In an embodiment, the first mask material layer may be a first oxide material layer. The manufacturing method further includes: subsequent to the step of forming the doped conductive material layer into the emitter,

[0055] carrying out oxidation treatment and driving the emitter to reduce concentration of a doping element on a surface of the emitter.

[0056] In an embodiment, the step of carrying out oxidation treatment and driving the emitter may include:

[0057] forming a first oxide layer on a side surface, the second surface, and a second region of the substrate, and forming a second oxide material layer on a surface of the emitter facing away from the substrate.

[0058] The side surface may be adjacent to and located between the first surface and the second surface. The second region may be a part of the first surface other than the first region, and the second oxide material layer may include a same doping element as that of the first oxide material layer.

[0059] In an embodiment, the step of stacking the tunnel oxide layer and the polysilicon doped conductive layer sequentially on the second surface of the substrate may specifically include:

[0060] removing the first oxide layer on the side surface and the second surface;

[0061] stacking a tunnel oxide material layer, a polysilicon doped material layer, and a second mask material layer sequentially on the second surface; and

[0062] removing at least parts of the second mask material layer, the tunnel oxide material layer, and the polysilicon doped material layer that cover the first surface and the side surface, to form the tunnel oxide layer and the polysilicon doped conductive layer on at least part of the second surface.

[0063] In an embodiment, the second mask material layer may be a third oxide material layer, and a coverage range of the third oxide material layer on the substrate may be the same as that of the polysilicon doped material layer.

[0064] Alternatively, the second mask material layer may be a second oxide layer, and the second oxide layer may cover the second surface.

[0065] In an embodiment, the second surface may further include a third region and a fourth region, and the second electrode may be arranged in the third region.

[0066] The step of removing at least parts of the second mask material layer, the tunnel oxide material layer, and the polysilicon doped material layer that cover the first surface and the side surface, to form the tunnel oxide layer and the polysilicon doped conductive layer on at least part of the second surface may include:

[0067] patterning the second mask material layer, and retaining a part of the second mask material layer corresponding to the third region; and

[0068] removing the polysilicon doped material layer and the tunnel oxide material layer that cover the fourth region, the first surface, and the side surface by taking the patterned second mask material layer as a mask, to form the tunnel oxide layer and the polysilicon doped conductive layer that cover the third region.

[0069] In an embodiment, the second surface is a light-receiving surface. The manufacturing method further includes: subsequent to the step of removing the first oxide layer on the side surface and the second surface,

[0070] performing first texturing on the second surface.

[0071] In the step of removing the polysilicon doped material layer and the tunnel oxide material layer that cover the fourth region, the first surface, and the side surface by taking the patterned second mask material layer as the mask, second texturing is further performed on the fourth region. Reflectivity of a textured structure formed by the second texturing may be less than reflectivity of a textured structure formed by the first texturing.

[0072] In an embodiment, the step of removing at least parts of the second mask material layer, the tunnel oxide material layer, and the polysilicon doped material layer that cover the first surface and the side surface, to form the tunnel oxide layer and the polysilicon doped conductive layer on at least part of the second surface includes:

[0073] patterning the second mask material layer, and removing the second mask material layer coating the first surface and the side surface; and

[0074] removing the polysilicon doped material layer and the tunnel oxide material layer coating the first surface and the side surface by taking the patterned second mask material layer as a mask, to form the tunnel oxide layer and the polysilicon doped conductive layer on the entire second surface.

[0075] In an embodiment, the first surface may be a light-receiving surface. The manufacturing method may further include: prior to the step of forming the doped conductive material layer, performing first texturing on surfaces of the substrate; and

[0076] the step of etching the doped conductive material layer by taking the retained part of the first mask material layer as the mask specifically includes:

[0077] removing parts of the doped conductive material layer covering the second surface, the side surface, and the second region of the substrate by taking the retained part as a mask, wherein the side surface may be adjacent to and located between the first surface and the second surface, and the second region may be a part of the first surface other than the first region; and

[0078] performing second texturing on the second surface, the side surface, and the second region, reflectivity of a textured structure formed by the second texturing being less than reflectivity of a textured structure formed by the first texturing.

[0079] In an embodiment, in the step of removing parts of the doped conductive material layer covering the second surface, the side surface, and the second region by taking the retained part as a mask, the second surface, the side surface, and the second region may be polished.

[0080] In an embodiment, the manufacturing method further includes: subsequent to the step of forming the tunnel oxide layer and the polysilicon doped conductive layer on the second surface,

[0081] removing the first oxide layer, the first oxide material layer, and the second oxide material layer that are on the first surface, and removing the second mask material layer on the second surface;

[0082] forming a first passivation layer on the first surface; and

[0083] forming a second passivation layer on a surface of the polysilicon doped conductive layer facing away from the substrate.

[0084] In an embodiment, the first mask material layer may include a first oxide material layer and a second oxide material layer stacked sequentially on a surface of the doped conductive material layer.

[0085] The step of stacking the doped conductive material layer and the first mask material layer sequentially on at least the first surface of the substrate may include:

[0086] stacking the doped conductive material layer and the first oxide material layer sequentially on at least the first surface of the substrate; and

[0087] carrying out oxidation treatment and driving the doped conductive material layer, forming the second oxide material layer on a surface of the first oxide material layer facing away from the substrate, and reducing concentration of a doping element on the surface of the doped conductive material layer.

[0088] In an embodiment, when the first surface is a light-receiving surface, the step of stacking the tunnel oxide layer and the polysilicon doped conductive layer sequentially on the second surface of the substrate may specifically include:

[0089] stacking a tunnel oxide material layer, a polysilicon doped material layer, and a second mask material layer sequentially on the second surface; and

[0090] removing at least parts of the second mask material layer, the tunnel oxide material layer, and the polysilicon doped material layer that cover the first surface and a side surface, to form the tunnel oxide layer and the polysilicon doped conductive layer on at least part of the second surface.

[0091] In an embodiment, the second surface may further include a third region and a fourth region. The second electrode may be arranged in the third region.

[0092] The step of removing at least parts of the second mask material layer, the tunnel oxide material layer, and the polysilicon doped material layer that cover the first surface and the side surface, to form the tunnel oxide layer and the polysilicon doped conductive layer on the second surface may include:

[0093] patterning the second mask material layer, and retaining a part of the second mask material layer corresponding to the third region; and

[0094] removing the polysilicon doped material layer and the tunnel oxide material layer that cover the fourth region, the first surface, and the side surface by taking the patterned second mask material layer as a mask, to form the tunnel oxide layer and the polysilicon doped conductive layer that cover the third region.

[0095] In an embodiment, the manufacturing method further includes: subsequent to the step of forming the tunnel oxide layer and the polysilicon doped conductive layer on the second surface,

[0096] removing the first oxide material layer and the second oxide material layer that are on the first surface, and removing the second mask material layer on the second surface;

[0097] forming a first passivation layer on the first surface; and

[0098] forming a second passivation layer on a surface of the polysilicon doped conductive layer facing away from the substrate.

[0099] In an embodiment, the manufacturing method further includes: prior to the step of stacking the doped conductive material layer and the first mask material layer sequentially on at least the first surface of the substrate, performing first texturing on the first surface; and

[0100] subsequent to the step of forming the tunnel oxide layer and the polysilicon doped conductive layer on at least part of the second surface, performing second texturing on a second region; wherein the second region may be a part of the first surface other than the first region.

[0101] Reflectivity of a textured structure formed by the second texturing may be less than reflectivity of a textured structure formed by the first texturing.

[0102] In an embodiment, subsequent to the step of driving, in the surface of the emitter, concentration of the doping element may be in a range of 0.1 E18cm-3 to 5 E18cm-3. Additionally, or alternatively, a junction depth of the emitter may be in a range of 0.6 μm to 1.2 μm.

[0103] In an embodiment, in the step of driving, at least one of the following conditions may be required to be met:

[0104] (1) a treatment temperature of 960℃ to 1040℃;

[0105] (2) a treatment time of 60 min to 120 min; and

[0106] (3) a flow rate of oxygen of 10 L / min to 20 L / min.

[0107] In a third aspect, embodiments of the present application provide a solar cell, manufactured by the manufacturing method as above.

[0108] In a fourth aspect, embodiments of the present application provide a photovoltaic module, including at least one solar cell string, the solar cell string including at least two solar cells as above.BRIEF DESCRIPTION OF THE DRAWINGS

[0109] FIG. 1 is a schematic structural view of a solar cell according to an embodiment of the present application.

[0110] FIG. 2 is another schematic structural view of a solar cell according to an embodiment of the present application.

[0111] FIG. 3 is yet another schematic structural view of a solar cell according to an embodiment of the present application.

[0112] FIG. 4 is a schematic flowchart of a manufacturing method for a solar cell according to an embodiment of the present application.

[0113] FIG. 5 is a schematic view of forming a doped conductive material layer and a first oxide material layer on a substrate in the manufacturing method for the solar cell according to an embodiment of the present application.

[0114] FIG. 6 is a schematic view of removing part of the first oxide material layer in the manufacturing method for the solar cell according to an embodiment of the present application.

[0115] FIG. 7 is a schematic view of forming an emitter in the manufacturing method for the solar cell according to an embodiment of the present application.

[0116] FIG. 8 is a schematic view of driving the emitter in the manufacturing method for the solar cell according to an embodiment of the present application.

[0117] FIG. 9 is a schematic view of removing part of a first oxide layer in the manufacturing method for the solar cell according to an embodiment of the present application.

[0118] FIG. 10 is a schematic view of forming a tunnel oxide material layer, a polysilicon doped material layer, and a third oxide material layer sequentially on a second surface in the manufacturing method for the solar cell according to an embodiment of the present application.

[0119] FIG. 11 is a schematic view of forming a tunnel oxide layer and a polysilicon doped conductive layer in the manufacturing method for the solar cell according to an embodiment of the present application.

[0120] FIG. 12 is a schematic view of forming a first passivation layer and a second passivation layer in the manufacturing method for the solar cell according to an embodiment of the present application.

[0121] FIG. 13 is a schematic view of forming a tunnel oxide layer and a polysilicon doped conductive layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0122] FIG. 14 is a schematic view of removing a first oxide material layer, a second oxide material layer, and a third oxide material layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0123] FIG. 15 is a schematic view of forming a first passivation layer and a second passivation layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0124] FIG. 16 is a schematic view of driving a first oxide material layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0125] FIG. 17 is a schematic view of forming an emitter in the manufacturing method for the solar cell according to another embodiment of the present application.

[0126] FIG. 18 is a schematic view of forming a tunnel oxide material layer, a polysilicon doped material layer, and a third oxide material layer sequentially in the manufacturing method for the solar cell according to an embodiment of the present application.

[0127] FIG. 19 is a schematic view of forming a tunnel oxide layer and a polysilicon doped conductive layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0128] FIG. 20 is a schematic view of forming a doped conductive material layer and a first oxide material layer on a substrate in the manufacturing method for the solar cell according to another embodiment of the present application.

[0129] FIG. 21 is a schematic view of removing part of a first oxide material layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0130] FIG. 22 is a schematic view of forming an emitter in the manufacturing method for the solar cell according to another embodiment of the present application.

[0131] FIG. 23 is a schematic view of driving an emitter in the manufacturing method for the solar cell according to another embodiment of the present application.

[0132] FIG. 24 is a schematic view of removing part of a first oxide layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0133] FIG. 25 is a schematic view of forming a tunnel oxide material layer, a polysilicon doped material layer, and a second oxide layer sequentially on a second surface in the manufacturing method for the solar cell according to another embodiment of the present application.

[0134] FIG. 26 is a schematic view of patterning a second oxide layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0135] FIG. 27 is a schematic view of forming a tunnel oxide layer and a polysilicon doped conductive layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0136] FIG. 28 is a schematic view of forming a first passivation layer and a second passivation layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0137] Illustration for reference signs: 100: solar cell; 10: substrate; 20: emitter; 30: tunnel oxide layer; 50: polysilicon doped conductive layer; 61: first passivation layer; 62: second passivation layer; 80: doped conductive material layer; 800: first mask material layer; 81: first oxide material layer; 82: second oxide  material layer; 830: second mask material layer; 83: third oxide material layer; 84: first oxide layer; 85: second oxide layer; 86: tunnel oxide material layer; 87: polysilicon doped material layer; 91: first electrode; 92: second electrode; F: first surface; F1: first region; F2: second region; S: second surface; S3: third region; S4: fourth region; C: side  surface.DETAILED DESCRIPTION

[0138] In order to make the above objects, features, and advantages of the present application more obvious and understandable, specific implementations of the present application are described in detail below with reference to the accompanying drawings. In the following description, many specific details are set forth in order to facilitate a fully understanding of the present application. However, the present application can be implemented in many other ways different from those described herein, and those skilled in the art can make similar improvements without departing from the connotation of the present application. Therefore, the present application is not limited by the specific implementation disclosed below.

[0139] In the description of the present application, it is to be understood that the orientation or position relationships indicated by the terms "central" , "longitudinal" , "transverse" , "length" , "width" , "thickness" , "upper" , "lower" , "front" , "back" , "left" , "right" , "vertical" , "horizontal" , "top" , "bottom" , "inner" , "outer" , "clockwise" , "counterclockwise" , "axial" , "radial" , "circumferential" , and the like are based on the orientation or position relationships shown in the accompanying drawings and are only intended to facilitate the description of the present application and simplify the description, rather than indicating or implying that the device or element referred to must have a particular orientation or be constructed and operated in a particular orientation, and therefore are not to be interpreted as limiting the present application.

[0140] In addition, the terms "first" and "second" are used for descriptive purposes only, which cannot be construed as indicating or implying a relative importance, or implicitly specifying the number of the indicated technical features. Therefore, the features defined by "first" and "second" may explicitly or implicitly include at least one of the features. In the description of the present application, "a plurality of" means at least two, such as two or three, unless otherwise defined explicitly and specifically.

[0141] In the present application, unless otherwise specified and defined explicitly, the terms "mounting" , "connection" , "coupling" , and "fixation" should be understood in a broad sense, which may be, for example, a fixed connection, a detachable connection, or an integral connection; or a mechanical connection or an electrical connection; or a direct connection, an indirect connection via an intermediate medium; or an internal connection between two elements, or interaction between two elements. Those of ordinary skill in the art can understand specific meanings of these terms in the present application according to specific situations.

[0142] In the present application, unless otherwise explicitly specified and defined, the expression a first feature being "on" or "under" a second feature may be the case that the first feature is in direct contact with the second feature, or the first feature is in indirect contact with the second feature via an intermediate medium. Furthermore, the expression the first feature being "over" , "above" , or "on top of" the second feature may be the case that the first feature is directly above or obliquely above the second feature, or only means that the first feature is higher in level than the second feature. The expression the first feature being "below" , "underneath" , or "under" the second feature may be the case that the first feature is directly underneath or obliquely underneath the second feature, or only means that the first feature is lower in level than the second feature.

[0143] It is to be noted that when one element is referred to as being "fixed to" or "arranged on" another element, it may be directly disposed on the another element or an intermediate element may exist. When one element is considered to be "connected to" another element, it may be directly connected to the another element or an intermediate element may co-exist. The terms "vertical" , "horizontal" , "left" , "right" , and similar expressions used herein are for illustrative purposes only and do not represent unique implementations.

[0144] A solar cell according to embodiments of the present application is described below with reference to the accompanying drawings.

[0145] FIG. 1 is a schematic structural view of a solar cell according to an embodiment of the present application. FIG. 2 is another schematic structural view of a solar cell according to an embodiment of the present application. FIG. 3 is yet another schematic structural view of a solar cell according to embodiments of the present application.

[0146] Referring to FIG. 1, FIG. 2, and FIG. 3, a solar cell 100 according to embodiments of the present application may include a substrate 10, an emitter 20, a tunnel oxide layer 30, a polysilicon doped conductive layer 50, a first electrode 91, and a second electrode 92.

[0147] The substrate 10 may include a first surface F and a second surface S arranged opposite to each other in a thickness direction of the substrate 10.

[0148] The emitter 20 may be arranged on part of the first surface F. The tunnel oxide layer 30 and the polysilicon doped conductive layer 50 may be stacked on the second surface S. The first electrode 91 may be arranged on a side of the first surface F of the substrate 10 and may be correspondingly electrically connected to the emitter 20. The second electrode 92 may be arranged on a side of the second surface S of the substrate 10 and may be correspondingly electrically connected to the polysilicon doped conductive layer 50.

[0149] The emitter 20 may be arranged on part of the first surface F, so that the emitter 20 arranged on the first surface F may occupy only a local region of the first surface F. Compared with the arrangement of the emitter on the entire first surface, the emitter 20 of the present application may have a smaller area. Therefore, the problem of a higher interface recombination rate caused by the emitter 20 can be alleviated and efficiency of the solar cell 100 can be improved.

[0150] During specific implementation, the first surface F may include a first region F1 and a second region F2, the emitter 20 may be arranged on the first region F1, the emitter 20 may be doped with a first-type doping element, such as a P-type doping element, and the second region F2 may be a region where the emitter 20 is not provided. In practice, on the first surface F, a region covered by the emitter 20 is the first region F1, and a region not covered by the emitter 20 is the second region F2.

[0151] The solar cells shown in FIG. 1 and FIG. 2 are positive junction cells. In the solar cell 100 shown in FIG. 1, the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 on the second surface S are arranged on the entire second surface S. In the solar cell 100 shown in FIG. 2, the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 on the second surface S are arranged on part of the second surface S. In the examples shown in FIG. 1 and FIG. 2, the first surface F may be a light-receiving surface of the solar cell 100, and the second surface S may be a backlight surface of the solar cell 100.

[0152] The solar cell shown in FIG. 3 is a back junction cell. In this case, the first surface F may be a backlight surface of the solar cell 100, and the second surface S may be a light-receiving surface of the solar cell 100.

[0153] Further, an orthographic projection of the first electrode 91 on the first surface F may be located within a region configured for providing the emitter 20. In this way, an outer contour of the first electrode 91 may be slightly smaller than or overlaps with an outer contour of the emitter 20. During specific implementation, as shown in FIG. 1, FIG. 2, and FIG. 3, an outer contour line of an orthographic projection of the first electrode 91 on the first surface F can be located on an inner side of an outer contour line of the region configured for providing the emitter 20. A certain distance may be defined between the two outer contour lines to allow for manufacturing tolerance of the first electrode 91.

[0154] Further, the outer contour of the orthographic projection of the first electrode 91 on the first surface F may match the outer contour of the region configured for providing the emitter 20. For example, the outer contour of the orthographic projection of the first electrode 91 on the first surface F may be substantially parallel to the outer contour of the region configured for providing the emitter 20.

[0155] The first electrode 91 may include a busbar and a strip-shaped finger (not shown) connected to the busbar. A ratio of a width of the finger to a width of the emitter 20 corresponding thereto may be in a range of 1: 25 to 1: 50. In some embodiments, the width ratio may be in a range of 1: 30 to 1: 50. In this way, series resistance and passivation performance can be balanced, so that the efficiency of the solar cell 100 can be optimal.

[0156] In the embodiments of the present application, when the first surface F is a light-receiving surface, a ratio of an area of the region configured for providing the emitter 20 on the first surface F to an area of the first surface F may be in a range of 1: 3 to 3: 4. In some embodiments, the above ratio may be in a range of 1: 3 to 2: 3.

[0157] Alternatively, when the first surface F is a backlight surface, the ratio of the area of the region configured for providing the emitter 20 on the first surface F to the area of the first surface F may be in a range of 1: 3 to1: 1. In some embodiments, the ratio may be in a range of 1: 3 to 1: 2.

[0158] The emitter 20 may be configured to form a PN junction with the substrate 10. The larger the area of the region configured for providing the emitter 20, the smaller the series resistance of the solar cell 100 and the worse the passivation performance of the first surface F; whereas the smaller the area of the region configured for providing the emitter 20, the larger the series resistance of the solar cell 100 and the better the passivation performance of the first surface F.

[0159] When the first surface F is a light-receiving surface, the solar cell 100 may be a positive junction cell. If the ratio of the area of the region configured for providing the emitter 20 on the first surface F to the area of the first surface F is less than 1: 3, the series resistance of the solar cell 100 may be excessively high. When the ratio of the region configured for providing the emitter 20 on the first surface F to the area of the first surface F is greater than 3: 4, the passivation performance of the first surface F may be worse. When the ratio is set to a range of 1: 3 to 3: 4 (including endpoint values) , the series resistance and the passivation performance can be balanced, so that the efficiency of the solar cell 100 can be optimal.

[0160] Similarly, when the first surface F is a backlight surface, the solar cell 100 is a back junction cell. If the ratio of the area of the region configured for providing the emitter 20 on the first surface F to the area of the first surface F is in a range of 1: 3 to 1: 1, the series resistance and the passivation performance can be balanced, so that the efficiency of the solar cell 100 can be optimal. It is to be noted that on the first surface F, a region other than the region configured for providing the emitter 20 may be defined as a second region F2. The second region F2 may not be provided with the emitter 20. In the back junction cell, carriers can have a higher lateral transport capacity, so the tolerable second region F2 may account for a higher proportion. That is, compared with the positive junction cell, the region configured for providing the emitter 20 may account for a lower proportion.

[0161] In some embodiments, when the first surface F is a light-receiving surface, the ratio of the area of the emitter 20 on the first surface F to the area of the first surface F may be 1: 2 or 0.8: 1.8. When the first surface F is a backlight surface, the ratio of the area of the emitter 20 on the first surface F to the area of the first surface F may be 1: 2.5 or 1: 2.1.

[0162] In the embodiments of the present application, in the emitter 20, concentration of the doping element on the surface may be in a range of 0.1 E18cm-3 to 5 E18cm-3. In some embodiments, the surface doping concentration may be in a range of 1 E18cm-3 to 5 E18cm-3. Further, a junction depth of the emitter 20 may be in a range of 0.6 μm to 1.2 μm. In addition, square resistance of the emitter 20 may be greater than 300 ohm / sq. In some embodiments, the square resistance of the emitter 20 may be greater than 450 hm / sq. In this way, the surface doping concentration of the emitter 20 can be reduced, so that the junction depth can be greater, which can reduce recombinations, thereby improving conversion efficiency of the solar cell 100.

[0163] Still referring to the positive junction cell in FIG. 1 and FIG. 2, the solar cell 100 may further include a first passivation layer 61 and a second passivation layer 62. Both the first passivation layer 61 and the second passivation layer 62 may include a stack of a passivation film layer and an antireflection film layer.

[0164] Specifically, the first passivation layer 61 may be stacked on the first surface F of the substrate 10 and covers the emitter 20. The first passivation layer 61 may achieve effects of surface passivation and antireflection in the solar cell 100, can better chemically passivate dangling bonds on a surface of the substrate 10, and achieve an effect of antireflection on a front surface of the solar cell 100. Exemplarily, the first passivation layer 61 may include a passivation film layer and an antireflection film layer stacked sequentially on the first surface F of the substrate 10.

[0165] Specifically, the second passivation layer 62 may be stacked on a side of the polysilicon doped conductive layer 50 facing away from the substrate 10, and cover the polysilicon doped conductive layer 50. The second passivation layer 62 may cover the entire second surface S. In the solar cell 100, the second passivation layer 62 may achieve effects of surface passivation and antireflection, and can better chemically passivate the dangling bonds on the surface of the substrate 10, and achieve an effect of antireflection on a back surface of the solar cell 100. Exemplarily, the second passivation layer 62 may include a passivation film layer and an antireflection film layer stacked sequentially on the polysilicon doped conductive layer 50.

[0166] The first electrode 91 may be arranged on the first passivation layer 61, and may extend through the first passivation layer 61, and be in ohmic contact with the emitter 20. The second electrode 92 may be arranged on the second passivation layer 62, and may extend through the second passivation layer 62, and be in ohmic contact with the polysilicon doped conductive layer 50.

[0167] In the embodiments of the present application, referring to FIG. 1, the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 may cover the entire second surface S. Referring to FIG. 2, alternatively, the second surface S may include a third region S3 and a fourth region S4, and the second electrode 92 may be arranged corresponding to the third region S3. The tunnel oxide layer 30 and the polysilicon doped conductive layer 50 may cover the third region S3. That is, a stack of the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 that cover the third region S3 may form a local passivated contact structure. In addition, in the example shown in FIG. 2, an orthographic projection of the second electrode 92 on the second surface S may be located in a region configured for providing the stack of the tunnel oxide layer 30 and the polysilicon doped conductive layer 50. In this way, an outer contour of the second electrode 92 may be slightly smaller than or overlap with the stack of the tunnel oxide layer 30 and the polysilicon doped conductive layer 50. During specific implementation, as shown in FIG. 2, an outer contour line of the orthographic projection of the second electrode 92 on the second surface S may located on an inner side of an outer contour line of the third region S3, and a certain distance may be provided between the outer contour line of the orthographic projection of the second electrode 92 on the second surface S and the outer contour line of the third region S3, to allow for manufacturing tolerance of the second electrode 92.

[0168] In the embodiment of the positive junction cell shown in FIG. 2, in the thickness direction of the substrate 10, a height of the third region S3 may be at least 2 μm higher than a height of the fourth region S4. Alternatively, in the thickness direction of the substrate 10, the height of the third region S3 may be at most 1 μm higher than the height of the fourth region S4.

[0169] Further, surface reflectivity of the fourth region S4 may be at least 3%higher than surface reflectivity of the third region S3. Alternatively, a difference between the surface reflectivity of the fourth region S4 and the surface reflectivity of the third region S3 may be within ±3%.

[0170] Further, referring to the positive junction cell in FIG. 1 and FIG. 2, the first surface F is a light-receiving surface. The first surface F may be configured as a textured surface. In this way, the emitter 20 may be arranged on the first region F1 having a textured structure. Surface reflectivity of the first region F1 may be greater than surface reflectivity of the second region F2. Further, a surface area of a textured structure per unit area of the first region F1 may be smaller than a surface area of a textured structure per unit area of the second region F2.

[0171] The surface reflectivity of the first region F1 may be greater than the surface reflectivity of the second region F2, and the surface reflectivity of a region not covered by the emitter 20, i.e., the second region F2, may be set to a lower value, which can improve utilization of incident light, thereby improving efficiency of the solar cell 100. The surface area of the textured structure per unit area of the first region F1 may be smaller than the surface area of the textured structure per unit area of the second region F2, which can also make the surface reflectivity of the second region F2 lower.

[0172] In some embodiments, the first surface F may be configured to have a pyramid-shaped textured structure. A base angle of the pyramid-shaped textured structure on the first region F1 may be smaller than a base angle of the pyramid-shaped textured structure on the second region F2. The base angle of the pyramid-shaped textured structure may be defined as an angle between a side edge of the textured structure and a respective one of the side lengths on a bottom surface.

[0173] In some embodiments, the base angle of the pyramid-shaped textured structure on the first region F1 may be less than 55°, in some examples, may be less than 52°, and the base angle of the pyramid-shaped textured structure on the second region F2 may be greater than 58°, in some examples, may be greater than 60°.

[0174] In the embodiments of the present application, still referring to the positive junction cell shown in FIG. 1 and FIG. 2, due to the arrangement of the emitter 20, in the thickness direction of the substrate 10, a height of the first region F1 may be at least 1 μm higher than a height of the second region F2.

[0175] Further, surface reflectivity of the first region F1 may be at least 1%higher than surface reflectivity of the second region F2. In this way, surface reflectivity of a region not covered by the emitter 20, i.e., the second region F2, may be set to a lower value, which can improve utilization of incident light, thereby improving efficiency of the solar cell 100.

[0176] Still referring to the back junction cell shown in FIG. 3, the solar cell 100 may include the first passivation layer 61 and the second passivation layer 62. Both the first passivation layer 61 and the second passivation layer 62 may include a stack of a passivation film layer and an antireflection film layer.

[0177] Specifically, the first passivation layer 61 is stacked on the first surface F of the substrate 10 and covers the emitter 20. The first passivation layer 61 can achieve effects of surface passivation and antireflection in the solar cell 100, can better chemically passivate the dangling bonds on the surface of the substrate 10, and achieve an effect of antireflection on the back surface of the solar cell 100. Exemplarily, the first passivation layer 61 may include a passivation film layer and an antireflection film layer stacked sequentially on the first surface F of the substrate 10.

[0178] Specifically, the second passivation layer 62 may be stacked on the second surface S of the substrate 10 and may cover the polysilicon doped conductive layer 50. The second passivation layer 62 can achieve effects of surface passivation and antireflection in the solar cell 100, can better chemically passivate the dangling bonds on the surface of the substrate 10, and can achieve an effect of antireflection on the front surface of the solar cell 100. Exemplarily, the second passivation layer 62 may include a passivation film layer and an antireflection film layer stacked sequentially on the second surface S of the substrate 10.

[0179] The first electrode 91 may be arranged on the first passivation layer 61, and may extend through the first passivation layer 61, and be in ohmic contact with the emitter 20. The second electrode 92 may be arranged on the second passivation layer 62, and may extend through the second passivation layer 62, and be in ohmic contact with the polysilicon doped conductive layer 50.

[0180] In the embodiments illustrated in FIG. 2 and FIG. 3, the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 may cover part of the second surface S, that is, may cover the third region S3. In this way, the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 may cover a region of the second surface S corresponding to the second electrode 92, that is, may cover the third region S3. Compared with the situation where the tunnel oxide layer and the polysilicon doped conductive layer cover the entire surface, in the present application, the tunnel oxide layer 30 and the polysilicon doped conductive layer can cover part of the surface, so that absorption of the incident light can be further reduced, and a photogenerated current of the solar cell 100 can be increased, thereby improving the efficiency of the solar cell 100.

[0181] Still referring to FIG. 3, in this embodiment, since the second surface S is a light-receiving surface, the second surface S may be configured as a textured surface. Surface reflectivity of the third region S3 may be greater than surface reflectivity of the fourth region S4. Further, a surface area of a textured structure per unit area of the third region S3 may be smaller than a surface area of a textured structure per unit area of the fourth region S4.

[0182] The surface reflectivity of the third region S3 may be greater than the surface reflectivity of the fourth region S4. In this way, surface reflectivity of a region not covered by the tunnel oxide layer 30 and the polysilicon doped conductive layer 50, i.e., the fourth region S4, may be set to a lower value, which can improve utilization of incident light, thereby improving efficiency of the solar cell 100. The surface area of the textured structure per unit area of the third region S3 may be smaller than the surface area of the textured structure per unit area of the fourth region S4, which can also make the surface reflectivity of the fourth region S4 lower.

[0183] In some embodiments, when the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 cover part of the second surface S, the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 may be arranged only in the third region S3, so as to form a local passivated contact structure on the second surface S, which can increase an absorption rate of external incident light.

[0184] Further, the second surface S may be configured to have a pyramid-shaped textured structure. A base angle of the pyramid-shaped textured structure on the third region S3 may be smaller than a base angle of the pyramid-shaped textured structure on the fourth region S4. The base angle of the pyramid-shaped textured structure may be defined as an angle between a side edge of the textured structure and a respective one of the bottom edges of a bottom surface.

[0185] During specific implementation, the base angle of the textured structure on the third region S3 may be less than 55°, and in some examples, may be less than 52°, and the base angle of the textured structure on the fourth region S4 may be greater than 58°, and in some examples, may be greater than 60°.

[0186] In the embodiments of the present application, still referring to the back junction cell shown in FIG. 3, in the thickness direction of the substrate 10, the height of the first region F1 may be at least 2 μm higher than the height of the second region F2.

[0187] Further, the first region F1 may be configured as a polished surface.

[0188] Alternatively, in some other embodiments, the first region F1 may be configured as a textured surface, and the second region F2 may be configured as a polished surface. The surface reflectivity of the first region F1 may be at least 30%lower than the surface reflectivity of the second region F2.

[0189] In addition, in the embodiments of the present application, regardless of the positive junction cell or the back junction cell, the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 may cover part of the second surface S or cover the entire second surface S.

[0190] FIG. 4 is a schematic flowchart of a manufacturing method for a solar cell according to embodiments of the present application. FIG. 5 is a schematic view of forming a doped conductive material layer and a first oxide material layer on a substrate in the manufacturing method for the solar cell according to embodiments of the present application. FIG. 6 is a schematic view of removing part of the first oxide material layer in the manufacturing method for the solar cell according to embodiments of the present application. FIG. 7 is a schematic view of forming an emitter in the manufacturing method for the solar cell according to embodiments of the present application. FIG. 8 is a schematic view of driving the emitter in the manufacturing method for the solar cell according to embodiments of the present application. FIG. 9 is a schematic view of removing part of a first oxide layer in the manufacturing method for the solar cell according to embodiments of the present application. FIG. 10 is a schematic view of forming a tunnel oxide material layer, a polysilicon doped material layer, and a third oxide material layer sequentially on a second surface in the manufacturing method for the solar cell according to embodiments of the present application. FIG. 11 is a schematic view of forming a tunnel oxide layer and a polysilicon doped conductive layer in the manufacturing method for the solar cell according to embodiments of the present application. FIG. 12 is a schematic view of forming a first passivation layer and a second passivation layer in the manufacturing method for the solar cell according to embodiments of the present application.

[0191] FIG. 13 is a schematic view of forming a tunnel oxide layer and a polysilicon doped conductive layer in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 14 is a schematic view of removing a first oxide material layer, a second oxide material layer, and a third oxide material layer in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 15 is a schematic view of forming the first passivation layer and the second passivation layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0192] FIG. 16 is a schematic view of driving the first oxide material layer in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 17 is a schematic view of forming the emitter in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 18 is a schematic view of forming a tunnel oxide material layer, a polysilicon doped material layer, and a third oxide material layer sequentially in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 19 is a schematic view of forming a tunnel oxide layer and a polysilicon doped conductive layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0193] FIG. 20 is a schematic view of forming the doped conductive material layer and the first oxide material layer on the substrate in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 21 is a schematic view of removing part of the first oxide material layer in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 22 is a schematic view of forming the emitter in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 23 is a schematic view of driving the emitter in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 24 is a schematic view of removing part of the first oxide layer in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 25 is a schematic view of forming a tunnel oxide material layer, a polysilicon doped material layer, and a second oxide layer sequentially on a second surface in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 26 is a schematic view of patterning the second oxide layer in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 27 is a schematic view of forming a tunnel oxide layer and a polysilicon doped conductive layer in the manufacturing method for the solar cell according to another embodiment of the present application. FIG. 28 is a schematic view of forming the first passivation layer and the second passivation layer in the manufacturing method for the solar cell according to another embodiment of the present application.

[0194] Embodiments of the present application further provide a manufacturing method for a solar cell. The manufacturing method can be used to manufacture the solar cell 100 as described above.

[0195] Referring to FIG. 4, the manufacturing method for the solar cell includes the following steps S10 to S30.

[0196] At S10, an emitter may be formed in a local region of a first surface of a substrate.

[0197] At S20, a tunnel oxide layer and a polysilicon doped conductive layer may be stacked sequentially on a second surface of the substrate, where the second surface may face the first surface.

[0198] At S30, a first electrode may be formed on the first surface of the substrate, and a second electrode may be formed on the second surface of the substrate, where the first electrode may be correspondingly electrically connected to the emitter, and the second electrode may be correspondingly electrically connected to the polysilicon doped conductive layer.

[0199] The emitter 20 may be formed in the local region of the first surface F of the substrate 10, so that the emitter 20 arranged on the first surface F may be arranged only in the local region of the first surface F. Compared with the arrangement of the emitter on the entire first surface, the emitter 20 of the present application may have a smaller area. Therefore, the problem of a higher interface recombination rate caused by the emitter 20 can be alleviated and efficiency of the solar cell 100 can be improved.

[0200] In addition, "the emitter 20 being formed in the local region of the first surface F" means that the emitter 20 may arranged only on one part of the first surface F, and the other part of the first surface F may not be provided with the emitter 20, and may be a non-doped region. The region configured for providing the emitter 20 may be defined as a diffusion region, and the other part of the first surface F may be defined as a non-diffusion region.

[0201] The first electrode 91 may be correspondingly electrically connected to the emitter 20. In the case where the first passivation layer 61 is provided, for example, the first electrode 91 may be arranged on the first passivation layer 61, and may extend through the first passivation layer 61 to be in contact with the emitter 20 to achieve an electrical connection. The second electrode 92 may be correspondingly electrically connected to the polysilicon doped conductive layer 50. In the case where the second passivation layer 62 is provided, for example, the second electrode 92 may be arranged on the second passivation layer 62, and may pass through the second passivation layer 62 to be in contact with the polysilicon doped conductive layer 50 to achieve an electrical connection.

[0202] Further, in step S10, forming the emitter 20 in the local region of the first surface F of the substrate 10 may specifically include the following steps.

[0203] Referring to FIG. 5, FIG. 16, and FIG. 20, a doped conductive material layer 80 and a first mask material layer 800 may be stacked sequentially on at least the first surface F of the substrate 10. In other embodiments of the present application, the doped conductive material layer 80 and the first mask material layer 800 may alternatively be stacked on a side surface C and the second surface S.

[0204] Referring to FIG. 6, FIG. 17, and FIG. 21, the first mask material layer 800 may be patterned. A part of the first mask material layer 800 corresponding to the first region F1 may be retained. The first region F1 may be a region on the first surface F corresponding to the first electrode 91.

[0205] Referring to FIG. 7, FIG. 17, and FIG. 22, the doped conductive material layer 80 may be etched by taking the retained part of the first mask material layer 800 as a mask, so that the doped conductive material layer 80 can be formed into the emitter 20.

[0206] The first region F1 may be a region directly facing the first electrode 91 and the emitter 20. During specific implementation, the first mask material layer 800 may be patterned by using laser to performing removing, or may be patterned by partially covering the first mask material layer 800 with a hydrofluoric acid-resistant (HF-resistant) mask material and removing the remaining part of the first mask material layer 800 not covered with the HF-resistant) mask material, by HF.

[0207] In the embodiments of the present application, a doping element may be diffused on the first surface F to form the doped conductive material layer 80. In FIG. 5, the manufacturing method further includes: prior to the step of diffusing the doping element, performing first texturing on surfaces of the substrate 10.

[0208] Still referring to FIG. 7, the step of etching the doped conductive material layer 80 by taking the retained part of the first mask material layer 800 as a mask specifically includes: removing parts of the doped conductive material layer 80 covering the second surface S, the side surface  C, and the second region F2 of the substrate 10 by taking the retained part as the mask, where the side surface C may be adjacent to and located between the first surface F and the second surface S, and the second region F2 is a part of the first surface F other than the first region F1; and performing second texturing on the second surface S, the side surface C, and the second region F2, where  reflectivity of a textured structure formed by the second texturing may be less than reflectivity of a textured structure formed by the first texturing.

[0209] In this arrangement, the textured structure formed on the second surface S, the side surface C, and the second region F2 may have smaller reflectivity than that of the textured structure formed on the first region F1, and a surface area of the textured structure per unit area may be larger, which can improve the utilization of the incident light, thereby improving the efficiency of the solar cell.

[0210] When the textured structure is in the shape of a pyramid, a base angle of the textured structure formed on the second surface S, the side surface C, and the second region F2 may be greater than 58°, and in some examples, may be greater than 60°, and a base angle of the textured structure formed on the first region F1 may be less than 55°, and in some examples, may be less than 52°.

[0211] Further, in the step of removing parts of the doped conductive material layer 80 covering the second surface S, the side surface C, and the second region F2 by taking the retained part as the mask, the second surface S, the side surface C, and the second region F2 may be further polished. In this case, the step of removing parts of the doped conductive material layer 80 covering the second surface S, the side surface C, and the second region F2 of the substrate 10 and the step of polishing the second surface S, the side surface C, and the second region F2 can be implemented by using a same alkali solution. In this process, the alkali solution may be an alkali solution of KOH. Concentration of KOH in the alkali solution may be in a range of 5%to 10%, the reaction temperature may be in range of 70℃ to 80℃, the reaction time may be in a range of 200 s to 400 s, and an additive may be an additive for texturing.

[0212] Then, the step of performing second texturing on the second surface S, the side surface C, and the second region F2 may be implemented by using another alkali solution. The another alkali solution may be an alkali solution of KOH. The concentration of KOH in the alkali solution may be in a range of 1%to 7%, the reaction temperature may be in a range of 60℃ to 80℃, the reaction time may be in a range of 100 s to 300 s, and the additive is an additive for texturing.

[0213] Alternatively, in some other embodiments, the step of removing parts of the doped conductive material layer 80 covering the second surface S, the side surface C, and the second region F2 of the substrate 10 and the step of performing second texturing on the second surface S, the side surface C, and the second region F2 may be implemented by using a same alkali solution. In this process, the alkali solution may be an alkali solution of KOH, the concentration of KOH in the alkali solution may be in a range of 1%to 7%, the reaction temperature may be in a range of 60℃ to 80℃, the reaction time may be in a range of 150 s to 400 s, and the additive may be an additive for texturing.

[0214] In the embodiments of the present application, referring to FIG. 20 and FIG. 22, in some other embodiments, the manufacturing method may further include: prior to the step of diffusing the doping element on the first surface F, polishing the surfaces of the substrate 10; and

[0215] The step of etching the doped conductive material layer 80 by taking the retained part of the first mask material layer 800 as the mask may specifically include: removing parts of the doped conductive material layer 80 covering the second surface S, the side surface  C, and the second region F2 of the substrate 10 by taking the retained part as the mask, and polishing the second surface S, the side surface C, and the second region F2, where the side surface C is adjacent to and located between the first surface F and the second surface S, and the second region F2 is a part of the first surface F other than the first region F1.

[0216] In the embodiments of the present application, still referring to FIG. 8 and FIG. 23, the first mask material layer 800 may be a first oxide material layer 81. The manufacturing method may further include: subsequent to the step of forming the doped conductive material layer 80 into the emitter 20, carrying out oxidation treatment and driving the emitter 20 to reduce concentration of the doping element  on the surface of the emitter 20.

[0217] In this way, doping concentration on the surface of the emitter 20 can be reduced, so that the junction depth may be greater, which can reduce recombinations, thereby improving conversion efficiency of the solar cell 100.

[0218] During specific implementation, in the emitter 20, the concentration of the doping element on the surface may be in a range of 0.1 E18cm-3 to 5 E18cm-3, in some examples, may be in a range of 1 E18cm-3 to 5 E18cm-3. Further, the junction depth of the emitter 20 may be in a range of 0.6 μm to 1.2 μm.

[0219] Further, in the step of carrying out oxidation treatment and driving the emitter 20, at least one of the following conditions may be required to be met:

[0220] (1) a treatment temperature of 960℃ to 1040℃;

[0221] (2) a treatment time of 60 min to 120 min; and

[0222] (3) a flow rate of oxygen of 10 L / min to 20 L / min.

[0223] In the embodiments of the present application, still referring to FIG. 8 and FIG. 23, the step of carrying out oxidation treatment and driving the emitter 20 may include: forming a first oxide layer 84 on the side surface C, the second surface S, and the second region F2 of the  substrate 10, and forming a second oxide material layer 82 on a surface of the emitter 20 facing away from the substrate 10, where the side surface C is adjacent to and located between the first surface F and the second surface S, and the second oxide material layer 82 may include a same doping element as that of the first oxide material layer 81.

[0224] Based on the drive-in (or drive) herein, on the one hand, the doping element in the emitter 20 may be driven into the substrate 10 to increase the junction depth, so that the concentration of the doping element on the surface of the emitter 20 may be reduced. On the other hand, the doping element in the emitter 20 and the doping element in the first oxide material layer 81 may be further diffused into the newly formed second oxide material layer 82. During specific implementation, the first oxide material layer 81 and the second oxide material layer 82 may both be borosilicate glass (BSG) .

[0225] In the embodiments of the present application, when the first surface F is a light-receiving surface, in step S20, the step of stacking the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 sequentially on the second surface S of the substrate 10 may specifically include the following steps.

[0226] Referring to FIG. 9 and FIG. 24, the first oxide layer 84 on the side surface C and the second surface S may be removed.

[0227] Referring to FIG. 10 and FIG. 26, a tunnel oxide material layer 86, a polysilicon doped material layer 87, and a second mask material layer 830 may be stacked sequentially on the second surface S. In the example shown in FIG. 10, the second mask material layer 830 may be a third oxide material layer 83, and a coverage range of the third oxide material layer 83 on the substrate 10 may be the same as that of the polysilicon doped material layer 87. In the example shown in FIG. 26, the second mask material layer 830 may be a second oxide layer 85. The second oxide layer 85 may cover the second surface S.

[0228] Referring to FIG. 10, FIG. 11, FIG. 26, and FIG. 27, at least parts of the second mask material layer 830, the tunnel oxide material layer 86, and the polysilicon doped material layer 87 covering the first surface F and the side surface C may be removed, to form the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 on at least part of the second surface S. In other embodiments, referring to FIG. 27, the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 may be formed on part of the second surface S (for example, the third region S3) , or the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 may be formed on the entire second surface S as shown in FIG. 11.

[0229] After the second mask material layer 830 is patterned, when the retained part covers the entire second surface S, the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 finally formed on the second surface S may cover the entire second surface S.

[0230] In the embodiments of the present application, the step of removing at least parts of the second mask material layer 830, the tunnel oxide material layer 86, and the polysilicon doped material layer 87 covering the first surface F and the side surface C, to form the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 on at least part of the second surface S may include the following steps.

[0231] Referring to FIG. 10, FIG. 13, FIG. 25, and FIG. 26, the second mask material layer 830 may be patterned, and a part of the second mask material layer 830 corresponding to the third region S3 may be retained.

[0232] Referring to FIG. 13 and FIG. 27, the polysilicon doped material layer 87 and the tunnel oxide material layer 86 covering the fourth region S4, the first surface F, and the side surface C may be removed by taking the patterned second mask material layer 830 as a mask, to form the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 that cover the third region S3.

[0233] In the embodiments of the present application, in an example of the back junction cell, the second surface S is a light-receiving surface. Referring to FIG. 23 and FIG. 24, the manufacturing method may further include: subsequent to the step of removing the first oxide layer 84 on the side surface C and the second surface S, performing first texturing on the second surface S.

[0234] Referring to FIG. 26 and FIG. 27, in the step of removing the polysilicon doped material layer 87 and the tunnel oxide material layer 86 covering the fourth region S4, the first surface F, and the side surface C by taking the patterned second mask material layer 830 as the mask, second texturing may be further performed on the fourth region S4. Reflectivity of a textured structure formed by the second texturing may be less than reflectivity of a textured structure formed by the first texturing.

[0235] In this way, a textured structure may be formed on the second surface S. When the textured structure is formed in a shape of a pyramid shape, the base angle of the textured structure on the third region S3 may be smaller than the base angle of the textured structure on the fourth region S4. The base angle of the pyramid-shaped textured structure may be defined as an angle between a side edge of the textured structure and a respective one of bottom edges of a bottom surface.

[0236] During specific implementation, the base angle of the textured structure on the third region S3 may be less than 55°, and in some examples, may be less than 52°, and the base angle of the textured structure on the fourth region S4 may be greater than 58°, in some examples, may be greater than 60°.

[0237] In the embodiments of the present application, referring to FIG. 10, the step of removing at least parts of the second mask material layer 830, the tunnel oxide material layer 86, and the polysilicon doped material layer 87 covering the first surface F and the side surface C, to form the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 on at least part of the second surface S may include the following steps.

[0238] The second mask material layer 830 may be patterned, and the second mask material layer 830 coating the first surface F and the side surface C may be removed.

[0239] Referring to FIG. 11, the polysilicon doped material layer 87 and the tunnel oxide material layer 86 coating the first surface F and the side surface C may be removed by taking the patterned second mask material layer 830, i.e., the second mask material layer 830 covering the second surface S, as a mask, to form the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 on the entire second surface S.

[0240] Referring to FIG. 10, FIG. 11, FIG. 13, FIG. 14, FIG. 26, FIG. 27, and FIG. 28, the manufacturing method may further include: subsequent to the step of forming the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 on the second surface S, removing the first oxide layer 84, the first oxide material layer 81, and the second oxide material layer 82  on the first surface F, and removing the second mask material layer 830 on the second surface S; forming the first passivation layer 61 on the first surface F; and forming the second passivation layer 62 on the surface of the polysilicon doped conductive layer 50 facing  away from the substrate 10.

[0241] Referring to FIG. 16, in the embodiments of the present application, the first mask material layer 800 may include a first oxide material layer 81 and a second oxide material layer 82 that are stacked sequentially on a surface of the doped conductive material layer 80.

[0242] The step of stacking the doped conductive material layer 80 and the first mask material layer 800 sequentially on at least the first surface F of the substrate 10 may include: stacking the doped conductive material layer 80 and the first oxide material layer 81 sequentially on at  least the first surface F of the substrate 10; and carrying out oxidation treatment and driving the doped conductive material layer 80, forming the second  oxide material layer 82 on a surface of the first oxide material layer 81 facing away from the substrate 10, and reducing concentration of a doping element on the surface of the doped conductive material layer 80.

[0243] Herein, parameters in the driving step may be the same as those in the driving process in the example in FIG. 8, which are not repeatedly described in detail herein again. In addition, after the driving, in the first oxide material layer 81, the concentration of the doping element on the surface may be in a range of 0.1 E18cm-3 to 5 E18cm-3, in some examples, may be in a range of 1 E18cm-3 to 5 E18cm-3. Further, a junction depth of the PN junction may be in a range of 0.6 μm to 1.2 μm.

[0244] Referring to FIG. 16 and FIG. 17, in the step of patterning the first mask material layer 800, for the first surface F, the layers that are formed on the second region F2 and to be removed, may be removed by laser radiation, laser modification, or masking.

[0245] Further, referring to FIG. 17 and FIG. 18, when the first surface F is a light-receiving surface, after the emitter 20 is formed on the first surface, the step of stacking the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 sequentially on the second surface S of the substrate 10 specifically includes the following steps.

[0246] A tunnel oxide material layer 86, a polysilicon doped material layer 87, and a second mask material layer 830 may be stacked sequentially on the second surface S.

[0247] Referring to FIG. 19, at least parts of the second mask material layer 830, the tunnel oxide material layer 86, and the polysilicon doped material layer 87 covering the first surface F and the side surface C may be removed, to form the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 on at least part of the second surface S.

[0248] Further, the step of removing at least parts of the second mask material layer 830, the tunnel oxide material layer 86, and the polysilicon doped material layer 87 covering the first surface F and the side surface C, to form the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 on at least part of the second surface S includes the following steps.

[0249] The second mask material layer 830 may be patterned, and a part of the second mask material layer 830 corresponding to the third region S3 may be retained.

[0250] The polysilicon doped material layer 87 and the tunnel oxide material layer 86 covering the fourth region S4, the first surface F, and the side surface C may be removed by taking the patterned second mask material layer 830 as a mask, to form the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 that cover the third region S3.

[0251] Further, the manufacturing method may further include: subsequent to the step of forming the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 on the second surface S, removing the first oxide material layer 81 and the second oxide material layer 82 on the first surface F,  and removing the second mask material layer 830 on the second surface S; forming the first passivation layer 61 on the first surface F, and forming the second passivation layer 62  on the surface of the polysilicon doped conductive layer 50 facing away from the substrate 10, as shown in FIG. 2.

[0252] In the embodiments of the present application, in FIG. 16, the manufacturing method further includes: prior to the step of stacking the doped conductive material layer 80 and the first mask material layer 800 sequentially on at least the first surface F of the substrate 10, performing first texturing on the first surface F.

[0253] The manufacturing method may further include: subsequent to the step of forming the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 on at least part of the second surface S, performing second texturing on the second region F2, as shown in FIG. 19.

[0254] The reflectivity of the textured structure formed by the second texturing may be less than the reflectivity of the textured structure formed by the first texturing.

[0255] The manufacturing method for the solar cell according to embodiments of the present application is described below through several specific examples.

[0256] Example 1

[0257] A manufacturing method for a solar cell according to Example 1 may be used to manufacture the positive junction cell shown in FIG. 1. The manufacturing method may include the following steps.

[0258] (1) Referring to FIG. 5, an n-type substrate 10 may be pre-treated, and surfaces of the n-type substrate 10 may be textured. Boron diffusion may be performed on the textured substrate 10. A doped conductive material layer 80 and a first oxide material layer 81 (BSG) may be stacked sequentially on the surfaces of the substrate 10.

[0259] During the boron diffusion, a deposition temperature may be in a range of 800℃ to 850℃, a deposition time may be in a range of 8 min to 20 min, a flow rate of BrCl3 may be in a range of 100 sccm to 300 sccm, and a flow rate of N2 may be 1 L / min. A drive-in process may be performed at a temperature of 900℃ to 950℃ for a time of 10 min to 30 min, with a flow rate of N2 of 10 L / min to 20 L / min.

[0260] (2) Referring to FIG. 6, the first oxide material layer 81 may be patterned, and a part of the first oxide material layer 81 corresponding to a first region F1 may be retained. The used method for removing may be realized by picosecond ultraviolet laser or picosecond green light laser. The used method for removing may alternatively include covering a part of the first oxide material layer 81 with an HF-resistant mask material, and removing the remaining part of the first oxide material layer 81 that is not covered by the HF-resistant mask material, by using HF.The regions in which the first oxide material layer 81 is removed may become the second surface S, the side surface C, and the second region F2, while the first oxide material layer 81 in the first region F1 may be retained.

[0261] (3) Still referring to FIG. 7, the doped conductive material layer 80 may be etched by taking the retained part of the first oxide material layer 81 as a mask.

[0262] During specific implementation, parts of the doped conductive material layer 80 covering the second surface S, the side surface C, and the second region F2 of the substrate 10 may be removed by taking the retained part as the mask; and an exposed surface of the substrate 10 may be polished. This implementation may be realized by using an alkali solution of KOH, at a temperature of 70℃ to 80℃ for a time of 200 s to 400 s, with an additive for polishing. The concentration of KOH in the alkali solution may be in a range of 5%to 10%.

[0263] Second texturing may be performed on the second surface S, the side surface C, and the second region F2 by using another alkali solution, and the resulted textured structure may be formed by etching deeper than the textured structure formed by the first texturing. The reflectivity of the textured structure formed by the second texturing may be less than the reflectivity of the textured structure formed by the first texturing. The second texturing may be realized by using an alkali solution of KOH, at a temperature of 60℃ to 80℃ for a time of 100 s to 300 s, with an additive for texturing. The concentration of KOH in the alkali solution may be in a range of 1%to 7%.

[0264] (4) Referring to FIG. 8, high-temperature oxidation may be carried out, and the first oxide layer 84 may be formed, and the original emitter 20 may be driven. During specific implementation, an oxidation temperature may be in a range of 960℃ to 1040℃, a drive-in (or drive) time may be in a range of 60 min to 120 min, and a flow rate of O2 may be in a range of 10 L / min to 20 L / min, so that a specific boron diffusion curve may be formed. Surface doping concentration of the finally formed emitter 20 may be in a range of 0.1 E18cm-3 to 5 E18cm-3, with a junction depth ranging from 0.6 μm to 1.2 μm.

[0265] In addition, in this process, the first oxide layer 84 may be formed on the side surface C, the second surface S, and the second region F2 of the substrate 10, and the second oxide material layer 82 may be formed on a surface of the first oxide material layer 81 facing away from the substrate 10.

[0266] (5) Referring to FIG. 9, the first oxide layer 84 on the side surface C and the second surface S may be removed by using HF acid, with a concentration of HF in a range of 10%to 20%.

[0267] The side surface C and the second surface S may be polished by using an alkali solution, at a temperature of 60℃ to 80℃ for a time of 200 s to 400 s, with an additive for polishing. A concentration of KOH in the alkali solution may be in a range of 5%to 20%.

[0268] (6) Referring to FIG. 10, the tunnel oxide material layer 86, the polysilicon doped material layer 87, and the third oxide material layer 83 may be stacked sequentially on the second surface S. The third oxide material layer 83 may be, for example, phosphorosilicate glass (PSG) .

[0269] A process of performing low pressure chemical vapor deposition (LPCVD) may include steps as follows.

[0270] The tunnel oxide material layer 86 may be grown by thermal oxidation, at a growth temperature of 550℃ to 650℃ for a time of 5 min to 20 min. The tunnel oxide material layer 86 may have a thickness of 1 nm to 2 nm. Intrinsic amorphous silicon may be deposited by LPCVD at a deposition temperature of 570℃ to 630℃, with a deposition thickness of 60 nm to 150 nm.

[0271] Then, the resulted stacked layer structure may be placed in a phosphorus diffusion tube for phosphorus diffusion, at a deposition temperature of 800℃ to 830℃ for a time of 20 min to 30 min, with a flow rate of POCl3 of 500 sccm to 1000 sccm. A drive-in process may be performed at a temperature of 850℃ to 900℃ for a time of 20 min to 40 min, and the formed third oxide material layer 83 may have a thickness of 30 nm to 60 nm.

[0272] (7) Referring to FIG. 11, the third oxide material layer 83 coating the first surface F and the side surface C may be removed by HF; The polysilicon doped material layer 87 and the tunnel oxide material layer 86 coating the first surface F and the side surface C may be removed by using an alkali solution of KOH. The first oxide layer 84, the first oxide material layer 81, and the second oxide material layer 82 on the first surface F and the third oxide material layer 83 on the second surface S may be removed by HF at a temperature of 60℃ to 80℃ for a time of 200 s to 400 s, with an additive for polishing. The concentration of KOH in the alkali solution may be in a range of 5%to 20%.

[0273] (8) Referring to FIG. 12, an aluminum oxide film may be deposited on each of two sides as a passivation film layer. A thickness of the aluminum oxide film may be in a range of 5 nm to 15 nm. A single-layer or multi-layer film of silicon nitride, silicon oxynitride, and silicon oxide may be deposited on each of the two sides as an antireflection layer. A total thickness of the single-layer or multi-layer film of silicon nitride, silicon oxynitride, and silicon oxide may be in a range of 70 nm to 85 nm. In this way, the passivation film layer and the antireflection layer on the first surface F may form the first passivation layer 61, and the passivation film layer and the antireflection layer on the second surface S may form the second passivation layer 62.

[0274] (9) The first electrode 91 may be formed on the first passivation layer 61, and the second electrode 92 may be formed on the second passivation layer 62. The first electrode 91 may be electrically connected to the emitter 20, and the second electrode 92 may be electrically connected to the polysilicon doped conductive layer 50. A width ratio of a width of a finger of the first electrode to a width of a region configured for providing the corresponding emitter 20 may be in a range of 1: 25 to 1: 50. In some embodiments, the width ratio may be in a range of 1: 30 to 1: 50. A ratio of an area of the region configured for providing the emitter 20, i.e., an area of the first region F1, to an area of the second region F2 (i.e., a non-diffusion region) may be in a range of 1: 2 to 2: 1, in some examples may be 1: 1 or 0.8: 1. As such, the solar cell 100 as shown in FIG. 1 may be formed.

[0275] The solar cell manufactured in Example 1 is denoted as A1.

[0276] In addition, on the basis of Example 1 as above, step (6) may be modified as follows. The tunnel oxide material layer 86, the polysilicon doped material layer 87, and the third oxide layer (such as silicon oxide) may be stacked sequentially on the second surface S.

[0277] A specific process of performing plasma enhanced chemical vapor deposition (PECVD) may include steps as follows.

[0278] The tunnel oxide material layer 86 with a thickness of 1 nm to 2 nm may be grown by PECVD and N2O oxidation at a growth temperature of 550℃ to 650℃ for 5 min to 10 min. Doped amorphous silicon may be deposited by PECVD at a deposition temperature of 570℃ to 630℃, with a flow rate of PH3 of 300 sccm to 1200 sccm, and a flow rate of silane of 5 L / min to 15 L / min. The doped amorphous silicon may have a thickness of 60 nm to 150 nm. Finally, silicon oxide may be deposited by PECVD, as the third oxide layer, with a thickness of 5 nm to 20 nm, a flow rate of NH3 of 1.2 L / min to 5 L / min, and a flow rate of silane of 5 L / min to 15 L / min.

[0279] Then, the resulted stacked layer structure may be placed in an annealing tube for annealing at an annealing temperature of 850℃ to 950℃ for 20 to 40 min, to form the polysilicon doped material layer 87.

[0280] In this case, in step (7) , there is no need to perform the step of "removing the third oxide material layer 83 coating the first surface F and the side surface C by HF" .

[0281] The third oxide layer formed in this case may be taken as a mask in step (7) to perform the step of "removing the polysilicon doped material layer 87 and the tunnel oxide material layer 86 coating the first surface F and the side surface C by using an alkali solution of KOH" . After this step, the first oxide layer 84, the first oxide material layer 81, and the second oxide material layer 82 on the first surface F and the third oxide layer on the second surface S may be removed by HF, to form the structure in FIG. 11.

[0282] Example 2

[0283] A manufacturing method for a solar cell according to Example 2 may be used to manufacture the positive junction cell shown in FIG. 2. The manufacturing method includes the following steps.

[0284] (1) Referring to FIG. 5, an n-type substrate 10 may be pre-treated, and surfaces thereof may be textured. Boron diffusion may be performed on the textured substrate 10, and the doped conductive material layer 80 and the first oxide material layer 81 (BSG) may be stacked sequentially on the surfaces of the substrate 10.

[0285] During the boron diffusion, a deposition temperature may be in a range of 800℃ to 850℃, a deposition time may be in a range of 8 min to 20 min, a flow rate of BrCl3 may be in a range of 100 sccm to 300 sccm, and a flow rate of N2 may be 1 L / min. A drive-in process may be performed at a temperature of 900℃ to 950℃ for a time of 10 min to 30 min, with a flow rate of N2 of 10 L / min to 20 L / min.

[0286] (2) Referring to FIG. 6, the first oxide material layer 81 may be patterned, and a part of the first oxide material layer 81 corresponding to the first region F1 may be retained. The used method for removing may be realized by picosecond ultraviolet laser or picosecond green light laser. The used method may alternatively include covering a part of the first oxide material layer 81 with an HF-resistant mask material, and removing the remaining part of the first oxide material layer 81 that is not covered by the HF-resistant mask material, by using HF. The regions in which the first oxide material layer 81 is removed may become the second surface S, the side surface C, and the second region F2, while the first oxide material layer 81 in the first region F1 may be retained.

[0287] (3) Still referring to FIG. 7, the doped conductive material layer 80 may be etched by taking the retained part of the first oxide material layer 81 as a mask.

[0288] During specific implementation, parts of the doped conductive material layer 80 covering the second surface S, the side surface C, and the second region F2 of the substrate 10 may be removed by taking the retained part as a mask, and an exposed surface of the substrate 10 may be polished. This implementation may be realized by using an alkali solution of KOH at a temperature of 70℃ to 80℃ for a time of 200 s to 400 s, with an additive for polishing. The concentration of KOH in the alkali solution may be in a range of 5%to 10%.

[0289] Second texturing may be performed on the second surface S, the side surface C, and the second region F2 by using another alkali solution. The resulted textured structure may be formed by etching deeper than the textured structure formed by the first texturing. The reflectivity of the textured structure formed by the second texturing may be less than reflectivity of the textured structure formed by the first texturing. The second texturing may be realized by using an alkali solution of KOH at a temperature of 60℃ to 80℃ for a time of 100 s to 300 s, with an additive for texturing. The concentration of KOH in the alkali solution may be in a range of 1%to 7%.

[0290] (4) Referring to FIG. 8, high-temperature oxidation may be carried out, and the first oxide layer 84 may be formed, and the original emitter 20 may be driven. During specific implementation, an oxidation temperature may be in a range of 960℃ to 1040℃, a drive-in (or drive) time may be in a range of 60 min to 120 min, and a flow rate of O2 may be in a range of 10 to 20 L / min, so that a specific boron diffusion curve may be formed. Surface doping concentration of the finally formed emitter 20 may be in a range of 0.1 E18cm-3 to 5 E18cm-3, with a junction depth ranging from 0.6 μm to 1.2 μm.

[0291] In addition, in this process, the first oxide layer 84 may be formed on the side surface C, the second surface S, and the second region F2 of the substrate 10, and the second oxide material layer 82 may be formed on a surface of the first oxide material layer 81 facing away from the substrate 10.

[0292] (5) Referring to FIG. 9, the first oxide layer 84 on the side surface C and the second surface S may be removed by using HF acid, with a concentration of HF in a range of 10%to 20%.

[0293] The side surface C and the second surface S may be polished by using an alkali solution at a temperature of 60℃ to 80℃ for a time of 200 s to 400 s, with an additive for polishing. The concentration of KOH in the alkali solution may be in a range of 5%to 20%.

[0294] (6) Referring to FIG. 10, the tunnel oxide material layer 86, the polysilicon doped material layer 87, and the third oxide material layer 83 may be stacked sequentially on the second surface S. The third oxide material layer 83 may be, for example, PSG.

[0295] A process of performing LPCVD may include steps as follows.

[0296] The tunnel oxide material layer 86 may be grown by thermal oxidation, at a growth temperature of 550℃ to 650℃ for a time of 5 min to 20 min. The tunnel oxide material layer 86 may have a thickness of 1 nm to 2 nm. Intrinsic amorphous silicon may be deposited by LPCVD at a deposition temperature of 570℃ to 630℃, with a deposition thickness of 60 nm to 150 nm.

[0297] Then, the resulted stacked layer structure may be placed in a phosphorus diffusion tube for phosphorus diffusion at a deposition temperature of 800℃ to 830℃ for a time of 20 min to 30 min, with a flow rate of POCl3 of 500 sccm to 1000 sccm. A drive-in process may be performed at a temperature of 850℃ to 900℃ for a time of 20 min to 40 min, and the formed third oxide material layer 83 may have a thickness of 30 nm to 60 nm.

[0298] (7) Referring to FIG. 13, the second surface S of the substrate 10 may include the third region S3 and the fourth region S4. The third region S3 is a region in which the second electrode 92 may be disposed.

[0299] A part of the third oxide material layer 83 covering the fourth region S4 may be modified by laser. For example, the portion of the third oxide material layer 83 corresponding to the fourth region S4 may be locally irradiated by laser. In the irradiated region, a thickness or property of the third oxide material layer 83 may change.

[0300] The third oxide material layer 83 coating the first surface F and the side surface C may be removed by HF, the polysilicon doped material layer 87 and the tunnel oxide material layer 86 coating the first surface F and the side surface C may be removed by using an alkali solution of KOH, and the part of the third oxide material layer 83 corresponding to the fourth region S4 (i.e., the irradiated region) may be removed, so as to remove the polysilicon doped material layer 87 and the tunnel oxide material layer 86 covering the fourth region S4. The fourth region S4 of the substrate 10 may be exposed.

[0301] Referring to FIG. 13 and FIG. 14, the first oxide layer 84, the first oxide material layer 81, and the second oxide material layer 82 that are on the first surface F and the third oxide material layer 83 on the second surface S may be removed by HF. Therefore, a local passivated contact structure may be formed on the second surface S. That is, a stack of the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 may be formed in the third region S3.

[0302] (8) Referring to FIG. 15, an aluminum oxide film may be deposited on each of two sides as a passivation film layer. A thickness of the aluminum oxide film may be in a range of 5 nm to 15 nm. A single-layer or multi-layer film of silicon nitride, silicon oxynitride, and silicon oxide may be deposited on each of the two sides as an antireflection layer. A total thickness of the single-layer or multi-layer film of silicon nitride, silicon oxynitride, and silicon oxide may be in a range of 70 nm to 85 nm. In this way, the passivation film layer and the antireflection layer on the first surface F may form the first passivation layer 61, and the passivation film layer and the antireflection layer on the second surface S may form the second passivation layer 62.

[0303] (9) The first electrode 91 may be formed on the first passivation layer 61, and the second electrode 92 may be formed on the second passivation layer 62. The first electrode 91 may be electrically connected to the emitter 20, and the second electrode 92 may be electrically connected to the polysilicon doped conductive layer 50. A width ratio of a width of a finger of the first electrode to a width of a region configured for providing the corresponding emitter 20 may be in a range of 1: 25 to 1: 50. In some embodiments, the width ratio may be in a range of 1: 30 to 1: 50. A ratio of an area of the region configured for providing the emitter 20, i.e., an area of the first region F1, to an area of the second region F2 (i.e., a non-diffusion region) may be in a range of 1: 2 to 2: 1, in some examples, may be 1: 1 or 0.8: 1. As such, the solar cell 100 as shown in FIG. 2 may be formed. It is to be noted that in the solar cell 100 manufactured by the above method, a height of the fourth region S4 may be lower than a height of the third region S3 by more than 2 μm. The reflectivity of the fourth region S4 may be higher than the reflectivity of the third region by more than 3%.

[0304] The solar cell manufactured in Example 2 is denoted as A2.

[0305] In addition, on the basis of Example 2 as above, step (6) may be modified as follows. The tunnel oxide material layer 86, the polysilicon doped material layer 87, and the third oxide layer (such as silicon oxide) may be stacked sequentially on the second surface S.

[0306] A specific process of performing PECVD may include steps as follows.

[0307] The tunnel oxide material layer 86 with a thickness of 1 nm to 2 nm may be grown by PECVD and N2O oxidation at a growth temperature of 550℃ to 650℃ for 5 min to 10 min. Doped amorphous silicon may be deposited by PECVD at a deposition temperature of 570℃ to 630℃, with a flow rate of PH3 of 300 sccm to 1200 sccm, and a flow rate of silane of 5 L / min to 15 L / min. The doped amorphous silicon may have a thickness of 60 nm to 150 nm. Finally, silicon oxide may be deposited by PECVD, as the third oxide layer, with a thickness of 5 nm to 20 nm, a flow rate of NH3 of 1.2 L / min to 5 L / min, and a flow rate of silane of 5 L / min to 15 L / min.

[0308] Then, the resulted stacked layer structure may be placed in an annealing tube for annealing at an annealing temperature of 850℃ to 950℃ for 20 to 40 min, to form the polysilicon doped material layer 87.

[0309] Example 3

[0310] A manufacturing method for a solar cell according to Example 3 may be used to manufacture the positive junction cell shown in FIG. 2. The manufacturing method may include the following steps.

[0311] (1) Referring to FIG. 5, an n-type substrate 10 may be pre-treated, and surfaces thereof may be textured. Boron diffusion may be performed on the textured substrate 10, and the doped conductive material layer 80 and the first oxide material layer 81 (BSG) may be stacked sequentially on the surfaces of the substrate 10.

[0312] During the boron diffusion, a deposition temperature may be in a range of 800℃ to 850℃, a deposition time may be in a range of 8 min to 20 min, a flow rate of BrCl3 may be in a range of 100 sccm to 300 sccm, and a flow rate of N2 may be in a range of 1 L / min. A drive-in process may be performed at a temperature of 900℃ to 950℃ for a time of 10 min to 30 min, with a flow rate of N2 of 10 L / min to 20 L / min.

[0313] (2) Referring to FIG. 16, high-temperature oxidation may be carried out, and the doped conductive material layer 80 may be driven, and the second oxide material layer 82 may be formed on a surface of the first oxide material layer 81. During specific implementation, an oxidation temperature may be in a range of 960℃ to 1040℃, a drive-in (drive) time may be in a range of 60 min to 120 min, and a flow rate of O2 may be in a range of 10 L / min to 20 L / min, so that a specific boron diffusion curve may be formed. Surface doping concentration of the finally formed doped conductive material layer 80 may be in a range of 0.1 E18cm-3 to 5 E18cm-3, and a junction depth of a PN junction may be in a range of 0.6 μm to 1.2 μm.

[0314] (3) Referring to FIG. 17, the first oxide material layer 81 and the second oxide material layer 82 may be patterned, and parts of the first oxide material layer 81 and the second oxide material layer 82 corresponding to the first region F1 may be retained. The first surface F may be partially covered with an HF-resistant mask material. Parts of the first oxide material layer 81 and the second oxide material layer 82 covering the second region F2 may be removed by HF. Then, the first oxide material layer 81 and the second oxide material layer 82 that are on the side surface C and the second surface S may be removed by HF acid. Finally, only the first oxide material layer 81 and the second oxide material layer 82 on the first region F1 may be retained.

[0315] The first oxide material layer 81 and the second oxide material layer 82 covering the second region F2 of the first surface F may alternatively be removed by laser modification.

[0316] Then, the doped conductive material layer 80 may be etched by taking the retained parts of the first oxide material layer 81 and the second oxide material layer 82 as a mask.

[0317] During specific implementation, parts of the doped conductive material layer 80 covering the second surface S, the side surface C, and the second region F2 of the substrate 10 may be removed by taking the retained part as a mask, and an exposed surface of the substrate 10 may be polished. In this process, the emitter 20 may be formed on the first surface F.

[0318] (4) Referring to FIG. 18, the tunnel oxide material layer 86, the polysilicon doped material layer 87, and the third oxide material layer 83 may be stacked sequentially on the second surface S. The third oxide material layer 83 may be, for example, PSG.

[0319] A process of performing LPCVD may include steps as follows.

[0320] The tunnel oxide material layer 86 may be grown by thermal oxidation, at a growth temperature of 550℃ to 650℃ for a time of 5 min to 20 min. The tunnel oxide material layer 86 may have a thickness of 1 nm to 2 nm. Intrinsic amorphous silicon may be deposited by LPCVD at a deposition temperature of 570℃ to 630℃, with a deposition thickness of 60 nm to 150 nm.

[0321] Then, the resulted stacked layer structure may be placed in a phosphorus diffusion tube for phosphorus diffusion at a deposition temperature of 800℃ to 830℃ for a time of 20 min to 30 min, with a flow rate of POCl3 of 500 sccm to 1000 sccm. A drive-in (or drive) process may be performed at a temperature of 850℃ to 900℃ for a time of 20 min to 40 min, and the formed third oxide material layer 83 may have a thickness of 30 nm to 60 nm.

[0322] (5) Referring to FIG. 18 and FIG. 19, the second surface S of the substrate 10 may include a third region S3 and a fourth region S4. The third region S3 is a region in which the second electrode 92 may be disposed.

[0323] A part of the third oxide material layer 83 covering the fourth region S4 may be modified by laser. For example, the portion of the third oxide material layer 83 corresponding to the fourth region S4 may be locally irradiated by laser. In the irradiated region, a thickness or property of the third oxide material layer 83 may change.

[0324] The third oxide material layer 83 coating the first surface F and the side surface C may be removed by HF.The polysilicon doped material layer 87 and the tunnel oxide material layer 86 coating the first surface F and the side surface C may be removed by using an alkali solution of KOH. The part of the third oxide material layer 83 corresponding to the fourth region S4 (i.e., the irradiated region) may be removed, and the polysilicon doped material layer 87 and the tunnel oxide material layer 86 covering the fourth region S4 may be removed. As such, the fourth region S4 of the substrate 10 may be exposed. Second texturing may be performed on the second region F2. In this case, the reflectivity of the textured structure formed on the second region F2 by the second texturing may be less than the reflectivity of the textured structure formed on the first region F1 by the first texturing in step (1) .

[0325] (6) Referring to FIG. 19 and FIG. 14, the first oxide material layer 81 and the second oxide material layer 82 that are on the first surface F and the third oxide material layer 83 on the second surface S may be removed by HF. Therefore, a local passivated contact structure may be formed on the second surface S. That is, the tunnel oxide material layer 86 and the polysilicon doped material layer 87 retained in the third region S3 may form the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 respectively.

[0326] (7) Referring to FIG. 15, an aluminum oxide film may be deposited on each of two sides as a passivation film layer. A thickness of the aluminum oxide film may be in a range of 5 nm to 15 nm. A single-layer or multi-layer film of silicon nitride, silicon oxynitride, and silicon oxide may be deposited on each of the two sides as an antireflection layer. A total thickness of the single-layer or multi-layer film of silicon nitride, silicon oxynitride, and silicon oxide may be in a range of 70 nm to 85 nm. In this way, the passivation film layer and the antireflection layer on the first surface F may form the first passivation layer 61, and the passivation film layer and the antireflection layer on the second surface S may form the second passivation layer 62.

[0327] (9) The first electrode 91 may be formed on the first passivation layer 61, and the second electrode 92 may be formed on the second passivation layer 62. The first electrode 91 may be electrically connected to the emitter 20, and the second electrode 92 may be electrically connected to the polysilicon doped conductive layer 50. In this way, the solar cell 100 as shown in FIG. 2 may be formed. It is to be noted that in the solar cell 100 manufactured by the above method, a height of the fourth region S4 may be lower than a height of the third region S3 by less than 1 μm. A difference between the reflectivity of the fourth region S4 and the reflectivity of the third region S3 may be within ±3%.

[0328] The solar cell manufactured in Example 3 is denoted as A3.

[0329] In addition, on the basis of Example3 as above, step (4) may be modified as follows. The tunnel oxide material layer 86, the polysilicon doped material layer 87, and the third oxide layer (such as silicon oxide) may be stacked sequentially on the second surface S.

[0330] A specific process of performing PECVD may include steps as follows.

[0331] The tunnel oxide material layer 86 with a thickness of 1 nm to 2 nm may be grown by PECVD and N2O oxidation at a growth temperature of 550℃ to 650℃ for 5 min to 10 min. Doped amorphous silicon may be deposited by PECVD at a deposition temperature of 570℃ to 630℃, with a flow rate of PH3 of 300 sccm to 1200 sccm, and a flow rate of silane of 5 L / min to 15 L / min. The doped amorphous silicon may have a thickness of 60 nm to 150 nm. Finally, silicon oxide may be deposited by PECVD, as the third oxide layer, with a thickness of 5 nm to 20 nm, a flow rate of NH3 of 1.2 L / min to 5 L / min, and a flow rate of silane of 5 L / min to 15 L / min.

[0332] Then, the resulted stacked layer structure may be placed in an annealing tube for annealing at an annealing temperature of 850℃ to 950℃ for 20 min to 40 min, to form the polysilicon doped material layer 87.

[0333] Comparative Example 1

[0334] A manufacturing method for a solar cell according to Comparative Example 1 may include the following steps.

[0335] (1) An n-type substrate may be pre-treated, surfaces thereof may be textured, the emitter may be formed on a front surface of the substrate and cover the entire front surface of the substrate. The emitter and the substrate may form a PN junction.

[0336] (2) The tunnel oxide layer and the polysilicon doped conductive layer may be formed on an entire back surface of the substrate.

[0337] (3) Passivation films may be deposited on the front surface and the back surface of the substrate respectively, and electrodes may be formed on the front surface and the back surface respectively.

[0338] The solar cell manufactured in Comparative Example 1 is denoted as B1.

[0339] The solar cells A1, A2, and A3 and the solar cell B1 were tested for cell performance, and test results are recorded in Table 1. Table 1: Performance test results of solar cells A1, A2, A3 and solar cell B1

[0340] As can be seen from the above experimental results, compared with the solar cell B1 manufactured by the manufacturing method in Comparative Example 1, in the solar cell A1 manufactured by the manufacturing method in Example 1, the short-circuit current density is increased by 0.1 mA / cm2, the open-circuit voltage of the solar cell is increased by 4 mV, the fill factor remains basically the same, and the conversion efficiency of the solar cell is increased by about 0.17%. Therefore, the solar cell A1 manufactured by the manufacturing method in Example 1 has higher efficiency.

[0341] Compared with the solar cell B1 manufactured by the manufacturing method in Comparative Example 1, in the solar cell A2 manufactured by the manufacturing method in Example 2, the short-circuit current density is increased by 0.3 mA / cm2, the open-circuit voltage of the solar cell is increased by 3 mV, the fill factor is increased by 0.4%, and the conversion efficiency of the solar cell is increased by about 0.41%. Therefore, the solar cell A2 manufactured by the manufacturing method in Example 2 has higher efficiency.

[0342] Compared with the solar cell B1 manufactured by the manufacturing method in Comparative Example 1, in the solar cell A3 manufactured by the manufacturing method in Example 3, the short-circuit current density is increased by 0.3 mA / cm2, the open-circuit voltage of the solar cell is increased by 4 mV, the fill factor is increased by 0.2%, and the conversion efficiency of the solar cell is increased by about 0.39%. Therefore, the solar cell A3 manufactured by the manufacturing method in Example 3 has higher efficiency.

[0343] Example 4

[0344] A manufacturing method for a solar cell according to Example 4 may be used to manufacture the back junction cell shown in FIG. 3. The manufacturing method includes the following steps.

[0345] (1) Referring to FIG. 20, an n-type substrate 10 may be pre-treated, and surfaces thereof may be polished at a temperature of 60℃ to 80℃ for a time of 200 s to 400 s, with an additive for polishing. Concentration of KOH in an alkali solution used for polishing may be in a range of 5%to 20%. Then, a doping element may be diffused on the first surface F. For example, boron diffusion may be performed on the first surface F, and the doped conductive material layer 80 and the first oxide material layer 81 (BSG) may be stacked sequentially on the surfaces of the substrate 10.

[0346] During the boron diffusion, a deposition temperature may be in a range of 800℃ to 850℃, the deposition time may be in a range of 8 min to 20 min, a flow rate of BrCl3 may be in a range of 100 sccm to 300 sccm, and a flow rate of N2 may be in a range of 1 L / min. A drive-in (drive) process may be performed at a temperature of 900℃ to 950℃, for 10 min to 30 min, with a flow rate of N2 of 10 L / min to 20 L / min.

[0347] (2) Referring to FIG. 21, the first oxide material layer 81 may be patterned, and a part of the first oxide material layer 81 corresponding to the first region F1 may be retained, where the first region F1 is a region on the first surface F corresponding to the first electrode 91. The removing in the patterning method may be realized by laser, or the patterning method may include partially covering a part of the first oxide material layer 81with an HF-resistant mask material and removing the remaining part of the first oxide material layer 81 that is not covered by the HF-resistant mask material, by HF.

[0348] (3) Referring to FIG. 22, the doped conductive material layer 80 may be etched by taking the retained part of the first oxide material layer 81 as a mask, to form the doped conductive material layer 80 into the emitter 20. The alkali solution may be used for etching at a temperature of 60℃ to 80℃ for a time of 200 s to 400 s, with an additive for polishing. The concentration of KOH in the alkali solution may be in a range of 5%to 20%.

[0349] (4) Referring to FIG. 23, high-temperature oxidation may be carried out to form the first oxide layer 84, and the emitter 20 originally formed by boron diffusion may be driven-in, so that a specific boron diffusion curve may be formed.

[0350] An oxidation temperature may be in a range of 960℃ to 1040℃, a drive-in (or drive) may be in a range of 60 min to 120 min, and a flow rate of O2 may be in a range of 10 L / min to 20 L / min, so that the specific boron diffusion curve may be formed. Surface doping concentration of the emitter 20 formed by boron diffusion may be in a range of 0.1 E18cm-3 to 5 E18cm-3, with a junction depth ranging from 0.6 μm to 1.2 μm.

[0351] (5) Referring to FIG. 24, the first oxide layer 84 on the side surface C and the second surface S may be removed by HF acid, and the second surface S may be textured by using an alkali solution at a temperature of 60℃to 80℃ for a time of 100 s to 300 s, with an additive for texturing. The concentration of KOH in the alkali solution used for texturing may be in a range of 1%to 7%.

[0352] (6) Referring to FIG. 25, the tunnel oxide material layer 86, the polysilicon doped material layer 87, and the second oxide layer 85 may be stacked sequentially on the second surface S.

[0353] A deposition process of performing PECVD may include steps as follows.

[0354] The tunnel oxide material layer 86 may be grown by PECVD and N2O oxidation at a growth temperature of 550℃ to 650℃ for a time of 5 min to 10 min. The tunnel oxide material layer 86 may have a thickness of 1 nm to 2 nm. Doped amorphous silicon may be deposited by PECVD at a deposition temperature of 570℃ to 630℃, with a deposition thickness of 60 nm to 150 nm, a flow rate of PH3 of 300 sccm to 1200 sccm, and a flow rate of silane of 5 L / min to 15 L / min. Finally, silicon oxide may be deposited by PECVD, as the second oxide layer 85, with a thickness of 5 nm to 20 nm, a flow rate of NH3 of 1.2 L / min to 5 L / min, and a flow rate of silane of 5 L / min to 15 L / min.

[0355] Then, the resulted stacked layer structure may be placed in an annealing tube for annealing at an annealing temperature of 850℃ to 950℃ for 20 min to 40 min, to form the polysilicon doped material layer 87.

[0356] (7) Referring to FIG. 26, the second oxide layer 85 may be patterned, and the part of the second oxide layer 85 corresponding to the third region S3 may be retained. The used method for removing may be realized by picosecond ultraviolet laser or picosecond green light laser.

[0357] (8) Referring to FIG. 27, the polysilicon doped material layer 87 and the tunnel oxide material layer 86 covering the fourth region S4, the first surface F, and the side surface C may be removed by taking the patterned second oxide layer 85 as a mask, to form the tunnel oxide layer 30 and the polysilicon doped conductive layer 50 that cover the third region S3.

[0358] Second texturing may be performed on the fourth region S4, so that the surface reflectivity of the textured structure in the fourth region S4 may be less than the surface reflectivity in the third region S3.

[0359] During specific implementation, removing the polysilicon doped material layer 87 and the tunnel oxide material layer 86 covering the fourth region S4, the first surface F, and the side surface C and performing second texturing on the fourth region S4 may be realized by using a same alkali solution at a temperature of 60℃ to 80℃for a time of 150 s to 400 s, with an additive for texturing. The second texturing may further modify the textured structure formed by the first texturing. Concentration of KOH in the alkali solution used in this process may be in a range of 1%to 7%. Then, a step of polishing the first surface F and the side surface C may be further required.

[0360] In some other embodiments, an alkali solution may be used to remove the polysilicon doped material layer 87 and the tunnel oxide material layer 86 covering the fourth region S4, the first surface F, and the side surface C, and polish an exposed surface of the substrate, at a temperature of 70℃ to 80℃ for a time of 200 s to 400 s, with an additive for polishing. Concentration of KOH in the alkali solution may be in a range of 5%to 10%.

[0361] Then, second texturing may be performed on the fourth region S4, the first surface F, and the side surface C by using another alkali solution at a temperature of 60℃ to 80℃ for a time of 100 s to 300 s, with an additive for texturing. Concentration of KOH in the another alkali solution used for texturing may be in a range of 1%to 7%. Then, a step of polishing the first surface F and the side surface C may be further required.

[0362] After the second texturing, the first oxide layer 84, the first oxide material layer 81, and the second oxide material layer 82 on the first surface F may be removed, and the second oxide layer 85 on the second surface S may be removed. As such, the structure as shown in FIG. 27 may be formed.

[0363] (9) Referring to FIG. 28, an aluminum oxide film may be deposited on each of two sides as a passivation film layer. A thickness of the aluminum oxide film may be in a range of 5 nm to 15 nm. A single-layer or multi-layer film of silicon nitride, silicon oxynitride, and silicon oxide may be deposited on each of the two sides as an antireflection layer. A total thickness of the single-layer or multi-layer film of silicon nitride, silicon oxynitride, and silicon oxide may be in a range of 70 nm to 85 nm. In this way, the passivation film layer and the antireflection layer on the first surface F may form the first passivation layer 61, and the passivation film layer and the antireflection layer on the second surface S may form the second passivation layer 62.

[0364] (10) The first electrode 91 may be formed on the first passivation layer 61, and the second electrode 92 may be formed on the second passivation layer 62. The first electrode 91 may be electrically connected to the emitter 20, and the second electrode 92 may be electrically connected to the polysilicon doped conductive layer 50. A width ratio of a width of a finger of the first electrode to a width of a region configured for providing the corresponding emitter 20 may be in a range of 1: 25 to 1: 50. In some embodiments, the width ratio may be in a range of 1: 30 to 1: 50. A ratio of an area of the region configured for providing the emitter 20, i.e., an area of the first region F1, to an area of the second region F2 (i.e., a non-diffusion region) may be in a range of 1: 2 to 1: 1, in some examples, may be 1: 1.5 or 1: 1.1. As such, the solar cell 100 as shown in FIG. 3 may be formed.

[0365] The solar cell manufactured in Example 4 is denoted as A4.

[0366] In addition, on the basis of Example 4 as above, step (1) may be modified as follows.

[0367] An n-type substrate 10 may be pre-treated, and surfaces thereof may be textured.

[0368] Comparative Example 2

[0369] A manufacturing method for a solar cell according to Comparative Example 2 may include the following steps.

[0370] (1) An n-type substrate may be pre-treated, surfaces thereof may be textured. The emitter may be formed on a back surface of the substrate and cover the entire the back surface of the substrate. The emitter and the substrate may form a PN junction.

[0371] (2) The tunnel oxide layer and the polysilicon doped conductive layer may be formed on an entire front surface of the substrate.

[0372] (3) Passivation films may be deposited on the front surface and the back surface of the substrate respectively, and electrodes may be formed on the front surface and the back surface respectively.

[0373] The solar cell manufactured in Comparative Example 2 is denoted as B2.

[0374] The solar cell A2 and the solar cell B2 were tested for cell performance, and test results are recorded in Table 2. Table 2: Performance test results of solar cell A2 and solar cell B2

[0375] As can be seen from the above experimental results, compared with the solar cell B2 manufactured by the manufacturing method in Comparative Example 2, in the solar cell A4 manufactured by the manufacturing method in Example 4, the short-circuit current density is increased by 4 mA / cm2, the open-circuit voltage of the solar cell is increased by 3 mV, the fill factor is increased by 0.2%, and the conversion efficiency of the solar cell is increased by about 2.66%. Therefore, the solar cell A4 manufactured by the manufacturing method in Example 4 has higher efficiency.

[0376] In addition, on the basis of Example 4 as above, step (6) may be modified as follows.

[0377] The tunnel oxide material layer 86, the polysilicon doped material layer 87, and the third oxide material layer 83 may be stacked sequentially on the second surface S.

[0378] A deposition process of performing LPCVD may include steps as follows.

[0379] The tunnel oxide material layer 86 may be grown by thermal oxidation at a growth temperature of 550℃to 650℃ for a time of 5 min to 20 min. The tunnel oxide material layer 86 may have a thickness of 1 nm to 2 nm. Intrinsic amorphous silicon may be deposited by LPCVD at a deposition temperature of 570℃ to 630℃, with a deposition thickness of 60 nm to 150 nm.

[0380] Then, the resulted stacked layer structure may be placed in a phosphorus diffusion tube for phosphorus diffusion, at a deposition temperature of 800℃ to 830℃ for a time of 20 min to 30 min, with a flow rate of POCl3 of 500 sccm to 1000 sccm. A drive-in (or drive) process may be performed at a temperature of 850℃ to 900℃ for a time of 20 min to 40 min, and the formed third oxide material layer 83 may have a thickness of 30 nm to 60 nm.

[0381] In this case, step (7) may be replaced with patterning the third oxide material layer 83 and retaining a part of the third oxide material layer 83 corresponding to the third region S3.

[0382] Embodiments of the present application may further provide a photovoltaic module and a photovoltaic system. The photovoltaic module may include at least one solar cell string. The solar cell string may include at least two solar cells 100 as described above. The solar cells 100 may be connected together through series soldering.

[0383] The photovoltaic system may include the photovoltaic module as above. The photovoltaic system may be applied to photovoltaic power stations, such as ground power stations, rooftop power stations, and water surface power stations, or applied to devices or apparatuses that use solar energy to generate electricity, such as user solar power supplies, solar street lights, solar cars, and solar buildings. It may be understood that application scenarios of the photovoltaic system are not limited thereto. In other words, the photovoltaic system may be applied to all fields required to use solar energy to generate electricity. Taking a photovoltaic power generation network as an example, the photovoltaic system may include a photovoltaic array, a combiner box, and an inverter. The photovoltaic array may be an array of a plurality of photovoltaic modules. For example, the plurality of photovoltaic modules may form a plurality of photovoltaic arrays. The photovoltaic arrays may be connected to the combiner box. The combiner box may combine currents generated by the photovoltaic arrays. The combined current may flow through the inverter and may be converted into an alternating current suitable for a commercial power grid, and then connected to the commercial power grid to realize solar power supply.

[0384] The solar cell, the manufacturing method for the solar cell, and the photovoltaic module as above can achieve the following beneficial effects.

[0385] The emitter may be arranged on part of the first surface, so that the emitter arranged on the first surface occupies only a local region of the first surface. Compared with the arrangement of the emitter on the entire first surface, the emitter in the present application may have a smaller area. Therefore, the problem of a higher interface recombination rate caused by the emitter can be alleviated and efficiency of the solar cell can be improved.

[0386] The technical features of the above-mentioned embodiments can be combined arbitrarily. In order to make the description concise, not all possible combinations of the technical features are described in the embodiments. However, as long as there is no contradiction in the combination of these technical features, the combinations should be considered as falling in the scope of the specification.

[0387] The above-described embodiments only illustrate several implementations of the present application, and the descriptions are relatively specific and detailed, but they should not be construed as limiting the scope of the present application. It should be understood by those of ordinary skill in the art that various modifications and improvements can be made without departing from the concept of the present application, and all fall within the protection scope of the present application. Therefore, the patent protection of the present application shall be defined by the appended claims.

Claims

1.A solar cell, comprising:a substrate comprising a first surface and a second surface facing each other in a thickness direction of the substrate;an emitter arranged on a part of the first surface;a tunnel oxide layer and a polysilicon doped conductive layer stacked on the second surface; anda first electrode and a second electrode, the first electrode being arranged on the first surface of the substrate and correspondingly electrically connected to the emitter, and the second electrode being arranged on the second surface of the substrate and correspondingly electrically connected to the polysilicon doped conductive layer.2.The solar cell according to claim 1, wherein an orthographic projection of the first electrode on the first surface is located within a region configured for providing the emitter.3.The solar cell according to claim 2, wherein an outer contour of the orthographic projection of the first electrode on the first surface matches an outer contour of the region configured for providing the emitter; andthe first electrode comprises a busbar and a strip-shaped finger connected to the busbar, and a ratio of a width of the finger to a width of the emitter corresponding to the finger is in a range of 1: 25 to 1: 50.4.The solar cell according to any one of claims 1 to 3, wherein the first surface is a light-receiving surface; and a ratio of an area of a region configured for providing the emitter on the first surface to an area of the first surface is in a range of 1: 3 to 3: 4; orthe first surface is a backlight surface; and the ratio of the area of the region configured for providing the emitter on the first surface to the area of the first surface is in a range of 1: 3 to 1: 1.5.The solar cell according to any one of claims 1 to 3, wherein the first surface comprises a first region and a second region, and the emitter is arranged in the first region; andthe first surface is a light-receiving surface; and in the thickness direction of the substrate, a height of the first region is at least 1 μm higher than a height of the second region; orthe first surface is a backlight surface; and in the thickness direction of the substrate, the height of the first region is at least 2 μm higher than the height of the second region.6.The solar cell according to any one of claims 1 to 3, wherein the first surface comprises a first region and a second region, and the emitter is arranged in the first region; andthe first surface is a light-receiving surface; and surface reflectivity of the first region is at least 1%higher than surface reflectivity of the second region.7.The solar cell according to any one of claims 1 to 3, wherein the first surface comprises a first region and a second region, and the emitter is arranged in the first region; andthe first surface is a backlight surface; and the first region is configured as a textured surface, and the second region is configured as a polished surface.8.The solar cell according to claim 7, wherein surface reflectivity of the first region is at least 30%lower than surface reflectivity of the second region.9.The solar cell according to any one of claims 1 to 3, wherein the first surface is a light-receiving surface; and the emitter meets at least one of the following conditions:(1) in the emitter, surface doping concentration is in a range of 0.1 E18cm-3 to 5 E18cm-3;(2) a junction depth of the emitter is in a range of 0.6 μm to 1.2 μm; and(3) square resistance of the emitter is greater than 300 ohm / sq.10.The solar cell according to any one of claims 1 to 3, wherein the second surface comprises a third region and a fourth region, and the second electrode is arranged in the third region; andthe tunnel oxide layer and the polysilicon doped conductive layer cover the third region.11.The solar cell according to claim 10, wherein the first surface is a light-receiving surface; andin the thickness direction of the substrate, a height of the third region is at least 2 μm higher than a height of the fourth region; orin the thickness direction of the substrate, the height of the third region is at most 1 μm higher than the height of the fourth region.12.The solar cell according to claim 10, wherein the first surface is a light-receiving surface; and surface reflectivity of the fourth region is at least 3%higher than surface reflectivity of the third region; ora difference between the surface reflectivity of the fourth region and the surface reflectivity of the third region is within ±3%.13.The solar cell according to any one of claims 1 to 12, wherein the tunnel oxide layer and the polysilicon doped conductive layer cover the entire second surface.14.The solar cell according to any one of claims 1 to 3, wherein the first surface is a light-receiving surface, the first surface is configured as a textured surface, the first surface comprises a first region and a second region, and the emitter is arranged in the first region; andsurface reflectivity of the first region is greater than surface reflectivity of the second region.15.The solar cell according to claim 14, wherein a surface area of a textured structure per unit area of the first region is smaller than a surface area of a textured structure per unit area of the second region.16.The solar cell according to claim 14, wherein the first surface is configured to have a pyramid-shaped textured structure;a base angle of the pyramid-shaped textured structure on the first region is smaller than a base angle of the pyramid-shaped textured structure on the second region; andthe base angle of the pyramid-shaped textured structure is an angle between a side edge of the textured structure and a respective one of bottom edges of a bottom surface.17.The solar cell according to any one of claims 1 to 3, wherein the first surface is a backlight surface, the second surface is configured as a textured surface, the second surface comprises a third region and a fourth region, and the second electrode is arranged in the third region; andsurface reflectivity of the third region is greater than surface reflectivity of the fourth region.18.The solar cell according to claim 17, wherein a surface area of a textured structure per unit area of the third region is smaller than a surface area of a textured structure per unit area of the fourth region.19.The solar cell according to claim 17, wherein the second surface is configured to have a pyramid-shaped textured structure;a base angle of the pyramid-shaped textured structure on the third region is smaller than a base angle of the pyramid-shaped textured structure on the fourth region; andthe base angle of the pyramid-shaped textured structure is an angle between a side edge of the textured structure and a respective one of bottom edges of a bottom surface.20.A manufacturing method for a solar cell, comprising:forming an emitter in a local region of a first surface of a substrate;stacking a tunnel oxide layer and a polysilicon doped conductive layer sequentially on a second surface of the substrate, wherein the second surface faces the first surface; andforming a first electrode on the first surface of the substrate, and forming a second electrode on the second surface of the substrate;wherein the first electrode is correspondingly electrically connected to the emitter, and the second electrode is correspondingly electrically connected to the polysilicon doped conductive layer.21.The manufacturing method according to claim 20, wherein forming the emitter in the local region of the first surface of the substrate comprises:stacking a doped conductive material layer and a first mask material layer sequentially on at least the first surface of the substrate;patterning the first mask material layer, and retaining a part of the first mask material layer corresponding to the first region, the first region being a region of the first surface corresponding to the first electrode; andetching the doped conductive material layer by taking the retained part of the first mask material layer as a mask, to form the doped conductive material layer into the emitter.22.The manufacturing method according to claim 21, wherein the first mask material layer is a first oxide material layer; andthe manufacturing method further comprises: subsequent to forming the doped conductive material layer into the emitter,carrying out oxidation treatment and driving the emitter to reduce concentration of a doping element on a surface of the emitter.23.The manufacturing method according to claim 22, wherein carrying out the oxidation treatment and driving the emitter comprises:forming a first oxide layer on a side surface, the second surface, and a second region of the substrate, and forming a second oxide material layer on a surface of the emitter facing away from the substrate;wherein the side surface is adjacent to and located between the first surface and the second surface; the second region is a part of the first surface other than the first region, and the second oxide material layer comprises a same doping element as that of the first oxide material layer.24.The manufacturing method according to claim 23, wherein stacking the tunnel oxide layer and the polysilicon doped conductive layer sequentially on the second surface of the substrate comprises:removing the first oxide layer on the side surface and the second surface;stacking a tunnel oxide material layer, a polysilicon doped material layer, and a second mask material layer sequentially on the second surface; andremoving at least parts of the second mask material layer, the tunnel oxide material layer, and the polysilicon doped material layer that cover the first surface and the side surface, to form the tunnel oxide layer and the polysilicon doped conductive layer on at least part of the second surface.25.The manufacturing method according to claim 24, wherein the second mask material layer is a third oxide material layer, and a coverage range of the third oxide material layer on the substrate is the same as that of the polysilicon doped material layer; orthe second mask material layer is a second oxide layer, and the second oxide layer covers the second surface.26.The manufacturing method according to claim 24, wherein the second surface further comprises a third region and a fourth region, and the second electrode is arranged in the third region; andremoving at least parts of the second mask material layer, the tunnel oxide material layer, and the polysilicon doped material layer that cover the first surface and the side surface, to form the tunnel oxide layer and the polysilicon doped conductive layer on at least part of the second surface comprises:patterning the second mask material layer, and retaining a part of the second mask material layer corresponding to the third region; andremoving the polysilicon doped material layer and the tunnel oxide material layer that cover the fourth region, the first surface, and the side surface by taking the patterned second mask material layer as a mask, to form the tunnel oxide layer and the polysilicon doped conductive layer that cover the third region.27.The manufacturing method according to claim 26, wherein the second surface is a light-receiving surface; andthe manufacturing method further comprises: subsequent to the step of removing the first oxide layer on the side surface and the second surface, performing first texturing on the second surface;wherein in removing the polysilicon doped material layer and the tunnel oxide material layer that cover the fourth region, the first surface, and the side surface by taking the patterned second mask material layer as the mask, second texturing is further performed on the fourth region, reflectivity of a textured structure formed by the second texturing is less than reflectivity of a textured structure formed by the first texturing.28.The manufacturing method according to claim 24, wherein removing at least parts of the second mask material layer, the tunnel oxide material layer, and the polysilicon doped material layer that cover the first surface and the side surface, to form the tunnel oxide layer and the polysilicon doped conductive layer on at least part of the second surface comprises:patterning the second mask material layer, and removing the second mask material layer coating the first surface and the side surface; andremoving the polysilicon doped material layer and the tunnel oxide material layer coating the first surface and the side surface by taking the patterned second mask material layer as a mask, to form the tunnel oxide layer and the polysilicon doped conductive layer on the entire second surface.29.The manufacturing method according to claim 24, wherein the first surface is a light-receiving surface; andthe manufacturing method further comprises: prior to the step of forming the doped conductive material layer, performing first texturing on surfaces of the substrate,wherein etching the doped conductive material layer by taking the retained part of the first mask material layer as the mask comprises:removing parts of the doped conductive material layer covering the second surface, the side surface, and the second region of the substrate by taking the retained part as a mask, wherein the side surface is adjacent to and located between the first surface and the second surface, and the second region is a part of the first surface other than the first region; andperforming second texturing on the second surface, the side surface, and the second region, wherein reflectivity of a textured structure formed by the second texturing is less than reflectivity of a textured structure formed by the first texturing.30.The manufacturing method according to claim 29, wherein in removing parts of the doped conductive material layer covering the second surface, the side surface, and the second region by taking the retained part as the mask, the second surface, the side surface, and the second region are polished.31.The manufacturing method according to claim 24, further comprising: subsequent to forming the tunnel oxide layer and the polysilicon doped conductive layer on the second surface,removing the first oxide layer, the first oxide material layer, and the second oxide material layer that are on the first surface, and removing the second mask material layer on the second surface;forming a first passivation layer on the first surface; andforming a second passivation layer on a surface of the polysilicon doped conductive layer facing away from the substrate.32.The manufacturing method according to claim 21, wherein the first mask material layer comprises a first oxide material layer and a second oxide material layer stacked sequentially on a surface of the doped conductive material layer; andstacking the doped conductive material layer and the first mask material layer sequentially on at least the first surface of the substrate comprises:stacking the doped conductive material layer and the first oxide material layer sequentially on at least the first surface of the substrate; andcarrying out oxidation treatment and driving the doped conductive material layer, forming the second oxide material layer on a surface of the first oxide material layer facing away from the substrate, and reducing concentration of a doping element on the surface of the doped conductive material layer.33.The manufacturing method according to claim 32, wherein when the first surface is a light-receiving surface, stacking the tunnel oxide layer and the polysilicon doped conductive layer sequentially on the second surface of the substrate comprises:stacking a tunnel oxide material layer, a polysilicon doped material layer, and a second mask material layer sequentially on the second surface; andremoving at least parts of the second mask material layer, the tunnel oxide material layer, and the polysilicon doped material layer that cover the first surface and a side surface, to form the tunnel oxide layer and the polysilicon doped conductive layer on at least part of the second surface.34.The manufacturing method according to claim 33, wherein the second surface further comprises a third region and a fourth region, and the second electrode is arranged in the third region; andremoving at least parts of the second mask material layer, the tunnel oxide material layer, and the polysilicon doped material layer that cover the first surface and the side surface, to form the tunnel oxide layer and the polysilicon doped conductive layer on the second surface comprises:patterning the second mask material layer, and retaining a part of the second mask material layer corresponding to the third region; andremoving the polysilicon doped material layer and the tunnel oxide material layer that cover the fourth region, the first surface, and the side surface by taking the patterned second mask material layer as a mask, to form the tunnel oxide layer and the polysilicon doped conductive layer that cover the third region.35.The manufacturing method according to claim 33, further comprising: subsequent to forming the tunnel oxide layer and the polysilicon doped conductive layer on the second surface,removing the first oxide material layer and the second oxide material layer that are on the first surface, and removing the second mask material layer on the second surface;forming a first passivation layer on the first surface; andforming a second passivation layer on a surface of the polysilicon doped conductive layer facing away from the substrate.36.The manufacturing method according to claim 33, further comprising: prior to stacking the doped conductive material layer and the first mask material layer sequentially on at least the first surface of the substrate, performing first texturing on the first surface; andsubsequent to forming the tunnel oxide layer and the polysilicon doped conductive layer on at least part of the second surface, performing second texturing on a second region;wherein the second region is a part of the first surface other than the first region; andreflectivity of a textured structure formed by the second texturing is less than reflectivity of a textured structure formed by the first texturing.37.The manufacturing method according to claim 22 or 32, wherein subsequent to driving, in the surface of the emitter, concentration of the doping element is in a range of 0.1 E18cm-3 to 5 E18cm-3; and / or a junction depth of the emitter is in a range of 0.6 μm to 1.2 μm.38.The manufacturing method according to claim 22 or 32, wherein in driving, at least one of the following conditions is required to be met:(1) a treatment temperature of 960℃ to 1040℃;(2) a treatment time of 60 min to 120 min; and(3) a flow rate of oxygen of 10 L / min to 20 L / min.39.A solar cell, manufactured by the manufacturing method according to any one of claims 20 to 38.40.A photovoltaic module, comprising at least one solar cell string, the solar cell string comprising at least two solar cells according to any one of claims 1 to 19 and 39.

Images