Array substrate and display apparatus

Abstract

An array substrate is provided. The array substrate includes one or more scan circuits; and one or more electrostatic discharge protection units. A respective scan circuit of the one or more scan circuits includes a plurality of scan units cascaded. The one or more scan circuits include one or more preceding stages. A respective electrostatic discharge protection unit of the one or more electrostatic discharge protection units is immediately adjacent to a first stage scan unit of the plurality of scan units of the respective scan circuit. The first stage scan unit is part of the one or more preceding stages.

Description

ARRAY SUBSTRATE AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to an array substrate and a display apparatus.BACKGROUND

[0002] Display technologies, such as organic light-emitting diode (OLED) , micro light-emitting diode (Micro-LED) , and other advanced flat-panel displays, are widely used in consumer electronics, including smartphones, tablets, televisions, and wearable devices. These displays typically include an array substrate with integrated circuitry to drive individual pixels and ensure high-quality image rendering.SUMMARY

[0003] In one aspect, the present disclosure provides an array substrate, comprising one or more scan circuits; and one or more electrostatic discharge protection units; wherein a respective scan circuit of the one or more scan circuits comprises a plurality of scan units cascaded; the one or more scan circuits comprise one or more preceding stages; a respective electrostatic discharge protection unit of the one or more electrostatic discharge protection units is immediately adjacent to a first stage scan unit of the plurality of scan units of the respective scan circuit; and the first stage scan unit is part of the one or more preceding stages.

[0004] Optionally, an orthographic projection of a plurality of signal lines in a second conductive layer, other than a first power supply line and a second power supply line, on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.

[0005] Optionally, an orthographic projection of clock signal lines on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.

[0006] Optionally, an orthographic projection of a main start signal line on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate; wherein the main start signal line is connected to a start signal line and configured to provide a start signal to the start signal line; the start signal line is connected to the respective electrostatic discharge protection unit; and the main start signal line and the start signal line are in different layers.

[0007] Optionally, an orthographic projection of a third power supply line on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.

[0008] Optionally, an orthographic projection of a fourth power supply line on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.

[0009] Optionally, the array substrate comprises a plurality of signal lines in a third conductive layer; wherein an orthographic projection of the plurality of signal lines in the third conductive layer on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.

[0010] Optionally, the respective electrostatic discharge protection unit comprises a first transistor, a second transistor, and a resistor.

[0011] Optionally, a first terminal of the resistor is connected to a scan circuit of the one or more scan circuits through an input terminal; a second terminal of the resistor is coupled to first electrodes of the first transistor and the second transistor, and coupled to a gate electrode of the second transistor; the second terminal of the resistor, the first electrodes of the first transistor and the second transistor, and the gate electrode of the second transistor are configured to be provided with a start signal; the start signal is provided by a start signal line; a gate electrode and a second electrode of the first transistor are coupled to a first power supply line configured to provide a first power supply signal; and a second electrode of the second transistor is coupled to a second power supply line configured to provide a second power supply signal.

[0012] Optionally, the first power supply signal has a voltage level higher than a voltage level of the second power supply signal.

[0013] Optionally, an orthographic projection of at least a plurality of signal lines in a third conductive layer on a base substrate at least partially overlaps with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate; and the orthographic projection of at least a plurality of signal lines in the third conductive layer on the base substrate is non-overlapping with an orthographic projection of the resistor of the respective electrostatic discharge protection unit on the base substrate.

[0014] Optionally, the orthographic projection of at least a plurality of signal lines in the third conductive layer on the base substrate at least partially overlaps with an orthographic projection of at least one of the first transistor or the second transistor of the respective electrostatic discharge protection unit on the base substrate.

[0015] Optionally, an orthographic projection of a plurality of signal lines in a second conductive layer, other than the first power supply line and the second power supply line, on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.

[0016] Optionally, the preceding stages are stages configured to provide output signals required for transistors in a pixel driving circuit ahead of their corresponding row-level signals.

[0017] Optionally, the preceding stages are displaced stages accommodating spatial and layout constraints in narrow bezel of the array substrate.

[0018] Optionally, the resistor, the first transistor, and the second transistor are arranged along a first direction; the array substrate further includes a first power supply connecting line connected to the first power supply line, and a second power supply connecting line connected to the second power supply line; and along a second direction, the resistor, the first transistor, and the second transistor of the respective electrostatic discharge protection unit are between the first power supply connecting line and the second power supply connecting line.

[0019] Optionally, the array substrate further comprises one or more clock signal connecting lines configured to supply clock signal to the scan circuit; wherein the plurality of scan units of the scan circuit is arranged along a first direction; and along the first direction, the resistor, the first transistor, and the second transistor of the respective electrostatic discharge protection unit are between the one or more clock signal connecting lines and the start signal line.

[0020] Optionally, the transistors, the resistor, and the first stage scan unit of the scan circuit are sequentially arranged along a direction of the start signal line extending into the scan circuit.

[0021] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate.

[0022] In another aspect, the present disclosure provides a method of fabricating an array substrate, comprising forming one or more scan circuits; and forming one or more electrostatic discharge protection units; wherein forming a respective scan circuit of the one or more scan circuits comprises forming a plurality of scan units cascaded; the one or more scan circuits comprise one or more preceding stages; a respective electrostatic discharge protection unit of the one or more electrostatic discharge protection units is immediately adjacent to a first stage scan unit of the plurality of scan units of the respective scan circuit; and the first stage scan unit is part of the one or more preceding stages. BRIEF DESCRIPTION OF THE FIGURES

[0023] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0024] FIG. 1 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0025] FIG. 2 is a schematic diagram illustrating a layout of scan circuits at a starting position at a corner of an array substrate.

[0026] FIG. 3 is a schematic diagram illustrating a layout of scan circuits at a starting position at a corner of an array substrate.

[0027] FIG. 4 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0028] FIG. 5 is a schematic diagram illustrating the structure of a portion of an array substrate having a respective electrostatic discharge protection unit in some embodiments according to the present disclosure.

[0029] FIG. 6 is a circuit diagram of a respective electrostatic discharge protection unit in some embodiments according to the present disclosure.

[0030] FIG. 7A is a schematic diagram illustrating the structure of a respective electrostatic discharge protection unit in some embodiments according to the present disclosure.

[0031] FIG. 7B is a schematic diagram illustrating the structure of a semiconductor material layer in a respective electrostatic discharge protection unit in some embodiments according to the present disclosure.

[0032] FIG. 7C is a schematic diagram illustrating the structure of a first conductive layer in a respective electrostatic discharge protection unit in some embodiments according to the present disclosure.

[0033] FIG. 7D is a schematic diagram illustrating the structure of a planarization layer in a respective electrostatic discharge protection unit in some embodiments according to the present disclosure.

[0034] FIG. 7E is a schematic diagram illustrating the structure of a second conductive layer in a respective electrostatic discharge protection unit in some embodiments according to the present disclosure.

[0035] FIG. 7F is a schematic diagram illustrating the structure of a third conductive layer in a respective electrostatic discharge protection unit in some embodiments according to the present disclosure.

[0036] FIG. 8 is a schematic diagram illustrating the structure of a portion of an array substrate having a respective electrostatic discharge protection unit in some embodiments according to the present disclosure.

[0037] FIG. 9A is a schematic diagram illustrating the structure of a respective electrostatic discharge protection unit in the array substrate depicted in FIG. 8.

[0038] FIG. 9B is a schematic diagram illustrating the structure of a second conductive layer in the array substrate depicted in FIG. 8.

[0039] FIG. 9C is a schematic diagram illustrating the structure of a third conductive layer in the array substrate depicted in FIG. 8.

[0040] FIG. 10 is a schematic diagram illustrating the structure of a portion of an array substrate having a respective electrostatic discharge protection unit in some embodiments according to the present disclosure.

[0041] FIG. 11A is a schematic diagram illustrating the structure of a second conductive layer in the array substrate depicted in FIG. 10.

[0042] FIG. 11B is a schematic diagram illustrating the structure of a third conductive layer in the array substrate depicted in FIG. 10.DETAILED DESCRIPTION

[0043] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0044] To meet consumer demand for thinner bezels and higher pixel densities, modern display panels require increasingly compact and efficient circuit layouts. The scan circuits, responsible for delivering control signals to pixel driving circuits, are often placed in tight peripheral regions of the array substrate. This design leads to challenges in managing signal routing, minimizing interference, and optimizing space utilization.

[0045] Electrostatic discharge (ESD) is a persistent issue in such densely packed circuit environments. The accumulation of static electricity on critical signal lines can cause transient voltage spikes that interfere with the performance of scan circuits, resulting in degraded display quality or damage to sensitive components. Traditional solutions, including general-purpose ESD protection structures, often fail to address the specific requirements of advanced display panels, such as narrow bezels or complex signal line routing.

[0046] Accordingly, the present disclosure provides, inter alia, an array substrate and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides an array substrate. In some embodiments, the array substrate includes one or more scan circuits; and one or more electrostatic discharge protection units. Optionally, a respective scan circuit of the one or more scan circuits comprises a plurality of scan units cascaded. Optionally, the one or more scan circuits comprise one or more preceding stages. Optionally, a respective electrostatic discharge protection unit of the one or more electrostatic discharge protection units is immediately adjacent to a first stage scan unit of the plurality of scan units of the respective scan circuit. Optionally, the first stage scan unit is part of the one or more preceding stages.

[0047] Various appropriate pixel driving circuits may be used in an array substrate. Examples of appropriate driving circuits include 3T1C, 2T1C, 4T1C, 4T2C, 5T2C, 6T1C, 7T1C, 7T2C, 8T1C, and 8T2C. In some embodiments, the pixel driving circuit is a 7T1C driving circuit. Various appropriate light emitting elements may be used in the present array substrate. Examples of appropriate light emitting elements include organic light emitting diodes, quantum dots light emitting diodes, and micro light emitting diodes. Optionally, the light emitting element is micro light emitting diode. Optionally, the light emitting element is an organic light emitting diode including an organic light emitting layer.

[0048] FIG. 1 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 1, in some embodiments, the respective pixel driving circuit includes a driving transistor Td; a storage capacitor Cst having a first capacitor electrode Ce1 and a second capacitor electrode Ce2; a first transistor T1 having a gate electrode connected to a respective reset control signal line of a plurality of reset control signal lines rst, a first electrode connected to a respective first reset signal line of a plurality of first reset signal lines Vint1, and a second electrode connected to a first capacitor electrode Ce1 of the storage capacitor Cst and a gate electrode of the driving transistor Td; a second transistor T2 having a gate electrode connected to a respective first gate line of a plurality of first gate lines GL1, a first electrode connected to a respective data line of a plurality of data lines DL, and a second electrode connected to a first electrode of the driving transistor Td; a third transistor T3 having a gate electrode connected to the respective second gate line of a plurality of second gate lines GL2, a first electrode connected to the first capacitor electrode Ce1 of the storage capacitor Cst and the gate electrode of the driving transistor Td, and a second electrode connected to a second electrode of the driving transistor Td; a fourth transistor T4 having a gate electrode connected to a respective first light emitting control signal line of a plurality of first light emitting control signal lines em1, a first electrode connected to a respective first voltage supply line of a plurality of first voltage supply lines Vdd, and a second electrode connected to the first electrode of the driving transistor Td and the second electrode of the second transistor T2; a fifth transistor T5 having a gate electrode connected to a respective second light emitting control signal line of a plurality of second light emitting control signal lines em2, a first electrode connected to second electrodes of the driving transistor Td and the third transistor T3, and a second electrode connected to an anode of a light emitting element LE; and a sixth transistor T6 having a gate electrode connected to the respective first gate line of the plurality of first gate lines GL1, a first electrode connected to a respective second reset signal line of the plurality of second reset signal lines Vint2, and a second electrode connected to the second electrode of the fifth transistor and the anode of the light emitting element LE. The second capacitor electrode Ce2 is connected to the respective first voltage supply line and the first electrode of the fourth transistor T4.

[0049] The pixel driving circuit further include a first node N1, a second node N2, a third node N3, and a fourth node N4. The first node N1 is connected to the gate electrode of the driving transistor Td, the first capacitor electrode Ce1, and the first electrode of the third transistor T3. The second node N2 is connected to the second electrode of the fourth transistor T4, the second electrode of the second transistor T2, and the first electrode of the driving transistor Td. The third node N3 is connected to the second electrode of the driving transistor Td, the second electrode of the third transistor T3, and the first electrode of the fifth transistor T5. The fourth node N4 is connected to the second electrode of the fifth transistor T5, the second electrode of the sixth transistor T6 and the anode of the light emitting element LE.

[0050] As used herein, a first electrode or a second electrode refers to one of a first terminal and a second terminal of a transistor, the first terminal and the second terminal being connected to an active layer of the transistor. A direction of a current flowing through the transistor may be configured to be from a first electrode to a second electrode, or from a second electrode to a first electrode. Accordingly, depending on the direction of the current flowing through the transistor, in one example, the first electrode is configured to receive an input signal and the second electrode is configured to output an output signal; in another example, the second electrode is configured to receive an input signal and the first electrode is configured to output an output signal.

[0051] The present disclosure may be implemented in pixel driving circuit having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, and a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0052] To provide control signals to the pixel driving circuit, one or more scan circuits may be implemented. A scan circuit includes a plurality of stages cascaded, a respective stage of the plurality of stages comprising a respective scan unit of a plurality of scan units. The scan circuit in some embodiments is configured to provide control signals to rows of subpixels in an array substrate. Examples of control signals include gate scanning signals, reset control signals, and light emitting control signals. In one example, the scan circuit is a gate scanning signal scan circuit configured to provide gate scanning signals to the plurality of gate lines. In another example, the scan circuit is a light emitting control signal scan circuit configured to provide light emitting control signals to the plurality of light emitting control signal lines. In another example, the scan circuit is a reset control signal scan circuit configured to provide reset control signals to the plurality of reset control signal lines.

[0053] To improve space utilization, a scan circuit may provide output signals for multiple transistors in a same pixel driving circuit. To match the operational timing sequence of the pixel circuit, different stages of a same scan circuit may provide output signals to different transistors in a same pixel driving circuit. For example, a same gate scanning signal scan circuit may be configured to provide gate scanning signals to the first transistor T1 and the third transistor T3 in the pixel driving circuit depicted in FIG. 1. In one example, a respective reset control signal line of the plurality of reset control signal lines rst and a respective second gate line of the plurality of second gate lines GL2 may be connected to different stages of the same gate scanning signal scan circuit. In another example, the respective second gate line is connected to an n-th stage of the same gate scanning signal scan circuit, and the respective reset control signal line is connected to an (n-7) -th stage of the same gate scanning signal scan circuit.

[0054] In another example, a respective first gate line of the plurality of first gate lines GL1 is connected to gate electrodes of the second transistor T2 and the sixth transistor T6, and configured to provide gate scanning signals to the gate electrodes of the second transistor T2 and the sixth transistor T6.

[0055] In another example, a respective first light emitting control signal line of the plurality of first light emitting control signal lines em1 and a respective second light emitting control signal line of the plurality of second light emitting control signal lines em2 may be connected to different stages of a same light emitting control signal scan circuit. In another example, the respective first light emitting control signal line is connected to an n-th stage of the same light emitting control signal scan circuit, and the respective second light emitting control signal line is connected to an (n-4) -th stage of the same light emitting control signal scan circuit.

[0056] By having this configuration, a total number of stages of a scan circuit may be greater than a total number of rows of pixel driving circuits. The additional stages may be referred to as one or more “preceding stages” . For example, a total number of stages of the gate scanning signal scan circuit is greater than a total number of rows of pixel driving circuits by seven. A total number of stages of the light emitting control signal scan circuit is greater than a total number of rows of pixel driving circuits by four.

[0057] FIG. 2 is a schematic diagram illustrating a layout of scan circuits at a starting position at a corner of an array substrate. Referring to FIG. 2, the arrangement of scan circuits and electrostatic discharge protection units at a starting position at a corner of an array substrate are shown. The layout shows the positioning of one or more preceding stages PSTG of the scan circuits in relation to a first-stage STG1 at the starting position. One or more electrostatic discharge protection units ESDU are strategically placed near the scan circuits to reduce interference from signal line interactions. Referring to FIG. 2, the array substrate in some embodiments includes a first scan circuit SC1 (e.g., a P-gate scanning signal scan circuit) , a second scan circuit SC2 (e.g., an N-gate scanning signal scan circuit) , and a third scan circuit SC3 (e.g., a light emitting control signal scan circuit) . Each of the scan circuits includes a plurality of scan units (e.g., shift registers) cascaded.

[0058] In some embodiments, even if different transistors in a same pixel driving circuit correspond to a same stage of a scan circuit, there may still be a "preceding stage" to accommodate a narrow bezel.

[0059] FIG. 3 is a schematic diagram illustrating a layout of scan circuits at a starting position at a corner of an array substrate. FIG. 3 shows how the issue of space constraints in the bezel area are addressed. Referring to FIG. 3, the array substrate in some embodiments includes a first scan circuit SC1 (e.g., a P-gate scanning signal scan circuit) , a second scan circuit SC2 (e.g., an N-gate scanning signal scan circuit) , and a third scan circuit SC3 (e.g., a light emitting control signal scan circuit) . Each of the scan circuits includes a plurality of scan units (e.g., shift registers) cascaded. The first scan circuit SC1, the second scan circuit SC2, and the third scan circuit SC3 are arranged to optimize space utilization.

[0060] Due to the limited space in this region, one of the scan circuits has been extracted and positioned separately along the upper bezel. For example, one or more scan units of the second scan circuit SC2 are moved to be further away from the main portion of the second scan circuit SC2. Similarly, one or more scan units of the first scan circuit SC1 are moved to be further away from the main portion of the first scan circuit SC1. The one or more scan units of the first scan circuit SC1 are moved to be in a same row as the main portion of the second scan circuit SC2. The displaced one or more scan units of the first scan circuit SC1 and the displaced one or more scan units of the second scan circuit SC2 are also considered as “preceding stage” . This layout optimization helps accommodate the narrow bezel while addressing the functional and spatial requirements of the substrate design.

[0061] As used herein, the term “preceding stages” refers to stages in a scan circuit that are implemented either (1) to provide output signals required for transistors in a pixel driving circuit ahead of their corresponding row-level signals or (2) to accommodate spatial and layout constraints in narrow bezel designs by repositioning certain scan units. The former may be referred to as timing-driven preceding stages. The timing-driven preceding stages are added to the scan circuit to ensure proper timing alignment for signals delivered to different transistors or control lines within the same pixel driving circuit. These stages may occur when the signals for various transistors require offsets (e.g., gate scanning signals for transistors T1 and T3 requiring outputs from stages n and n-7, respectively) . The latter may be referred to as layout-driven preceding stages. The layout-driven preceding stages are stages where scan units are displaced or repositioned due to physical constraints, such as narrow bezels or rounded corners. While these units do not precede in terms of circuit timing, they functionally behave as preceding stages in the layout, as their starting positions differ from their logical sequence. Preceding stages address both timing requirements and physical layout challenges, ensuring efficient signal distribution, optimized space utilization, and reliable circuit operation in high-density display panels.

[0062] Referring to FIG. 3, there are a total of 12 preceding stages in the first scan circuit SC1, a total of 6 preceding stages in the second scan circuit, and a total of 6 preceding stages in the third scan circuit. Optionally, a combined width of the 12 preceding stages in the first scan circuit SC1 is approximately the same as a combined width of the 6 preceding stages in the second scan circuit, and approximately the same as a combined width of the 6 preceding stages in the third scan circuit.

[0063] FIG. 4 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 4, the array substrate in some embodiments includes a display area DA, one or more scan circuits SC in a peripheral area PA outside the display area DA, and one or more integrated circuits IC in the peripheral area PA. As used herein, the term “display area” refers to an area of an array substrate in a display panel where image is actually displayed. Optionally, the display area may include both a subpixel region and an inter-subpixel region. A subpixel region refers to a light emission region of a subpixel, such as a region corresponding to a pixel electrode in a liquid crystal display or a region corresponding to a light emissive layer in an organic light emitting diode display panel. An inter-subpixel region refers to a region between adjacent subpixel regions, such as a region corresponding to a black matrix in a liquid crystal display or a region corresponding to a pixel definition layer in an organic light emitting diode display panel. Optionally, the inter-subpixel region is a region between adjacent subpixel regions in a same pixel. Optionally, the inter-subpixel region is a region between two adjacent subpixel regions from two adjacent pixels. As used herein the term “peripheral area” refers to an area of an array substrate in a display panel where various circuits and wires are provided to transmit signals to the display substrate. To increase the transparency of the display apparatus, non-transparent or opaque components of the display apparatus (e.g., battery, printed circuit board, metal frame) , can be disposed in the peripheral area rather than in the display areas.

[0064] Referring to FIG. 4, a start signal STV is inputted from the one or more integrated circuits IC at the bottom of the array substrate into the one or more scan circuits SC. During this transmission from the one or more integrated circuits IC to the one or more scan circuits SC, the start signal STV is carried on a single-layer metal wiring. This single-layer metal wiring is prone to accumulating static electricity during the manufacturing process or the operation of the screen, which can lead to transient voltage spikes that may affect the output signals of the one or more scan circuits SC. Therefore, it is necessary to implement one or more electrostatic discharge protection units ESDU before the STV signal is connected to the one or more scan circuits SC. The present disclosure provides a unique structure that implements the one or more electrostatic discharge protection units ESDU for the one or more preceding stages, ensuring that the one or more electrostatic discharge protection units ESDU function effectively in environments with complex circuit signals without causing interference to other signals.

[0065] Referring to FIG. 2, FIG. 3, and FIG. 4, in some embodiments, the array substrate includes a first scan circuit SC1 (e.g., a P-type gate scanning signal scan circuit) , a second scan circuit SC2 (e.g., an N-type gate scanning signal scan circuit) , and a third scan circuit SC3 (e.g., a light-emission control signal scan circuit) . Each scan circuit includes a plurality of cascaded scan units (e.g., shift registers) . The first scan circuit SC1, the second scan circuit SC2, and the third scan circuit SC3 are connected to different start signal lines (e.g., the voltages of the start signal lines are not equal) . The first scan circuit SC1 is connected to the first scan circuit start signal line STVL1, the second scan circuit SC2 is connected to the second scan circuit start signal line STVL2, and the third scan circuit SC3 is connected to the third scan circuit start signal line STVL3. (In other words, the start signal line STVL described in the present disclosure may include at least one of the first scan circuit start signal line STVL1, the second scan circuit start signal line STVL2, and the third scan circuit start signal line STVL3. )

[0066] Referring to FIG. 2, FIG. 3, and FIG. 4, in some embodiments, the layout shows the positioning of one or more preceding stages PSTG relative to the first stage STG1 at the starting position of the scan circuit. One or more electrostatic discharge protection units ESDU are strategically placed near the scan circuit. The array substrate includes a first scan circuit SC1 (e.g., a P-type gate scanning signal scan circuit) , a second scan circuit SC2 (e.g., an N-type gate scanning signal scan circuit) , and a third scan circuit SC3 (e.g., a light-emission control signal scan circuit) . Each scan circuit includes a plurality of cascaded scan units (e.g., shift registers) . The distance between the electrostatic discharge protection unit ESDU and the first stage STG1 of the corresponding scan circuit is not equal. For example, the electrostatic discharge protection unit ESDU corresponding to the third scan circuit SC3 is spaced 2 to 6 preceding stages PSTG from the first stage STG1 of the third scan circuit SC3 (e.g., 4 preceding stages PSTG) . The electrostatic discharge protection unit ESDU corresponding to the second scan circuit SC2 is spaced 6 to 9 preceding stages PSTG from the first stage STG1 of the second scan circuit SC2 (e.g., 6 preceding stages PSTG) . The electrostatic discharge protection unit ESDU corresponding to the first scan circuit SC1 is spaced 0 to 4 preceding stages PSTG from the first stage STG1 of the first scan circuit SC1 (e.g., 0 preceding stages PSTG) .

[0067] Referring to FIG. 4, in some embodiments, the one or more electrostatic discharge protection units ESDU are on a side of the display area DA away from the one or more integrated circuits IC.

[0068] FIG. 5 is a schematic diagram illustrating the structure of a portion of an array substrate having a respective electrostatic discharge protection unit in some embodiments according to the present disclosure. FIG. 6 is a circuit diagram of a respective electrostatic discharge protection unit in some embodiments according to the present disclosure. Referring to FIG. 5 and FIG. 6, the respective electrostatic discharge protection unit RESDU in some embodiments includes a first transistor M1, a second transistor M2, and a resistor R. In some embodiments, a first terminal of the resistor R is connected to a scan circuit of the one or more scan circuits SC through an input terminal IN, a second terminal of the resistor R is coupled to first electrodes of the first transistor M1 and the second transistor M2, and coupled to a gate electrode of the second transistor M2. The second terminal of the resistor R, the first electrodes of the first transistor M1 and the second transistor M2, and the gate electrode of the second transistor M2 are configured to be provided with a start signal STV. The start signal STV is provided by a start signal line STVL. A gate electrode and a second electrode of the first transistor M1 are coupled to a first power supply line VGH configured to provide a first power supply signal. A second electrode of the second transistor M2 is coupled to a second power supply line VGL configured to provide a second power supply signal. Optionally, the first power supply signal has a voltage level higher than a voltage level of the second power supply signal.

[0069] In some embodiments, the first transistor M1 is a double gate transistor. In some embodiments, the second transistor M2 is a double gate transistor.

[0070] FIG. 7A is a schematic diagram illustrating the structure of a respective electrostatic discharge protection unit in some embodiments according to the present disclosure. FIG. 7B is a schematic diagram illustrating the structure of a semiconductor material layer in a respective electrostatic discharge protection unit in some embodiments according to the present disclosure. FIG. 7C is a schematic diagram illustrating the structure of a first conductive layer in a respective electrostatic discharge protection unit in some embodiments according to the present disclosure. FIG. 7D is a schematic diagram illustrating the structure of a planarization layer in a respective electrostatic discharge protection unit in some embodiments according to the present disclosure. FIG. 7E is a schematic diagram illustrating the structure of a second conductive layer in a respective electrostatic discharge protection unit in some embodiments according to the present disclosure. FIG. 7F is a schematic diagram illustrating the structure of a third conductive layer in a respective electrostatic discharge protection unit in some embodiments according to the present disclosure.

[0071] Referring to FIG. 7A and FIG. 7B, in a semiconductor material layer, the respective electrostatic discharge protection unit in some embodiments includes an active layer ACT1 of the first transistor, an active layer ACT2 of the second transistor, and at least a portion of the resistor R. The portion of the resistor R is in a same layer as the active layer ACT1 of the first transistor and the active layer ACT2 of the second transistor.

[0072] In some embodiments, referring to FIG. 7A and FIG. 7C, in a first conductive layer, the respective electrostatic discharge protection unit includes a first gate electrode G1 of the first transistor and a second gate electrode G2 of the second transistor.

[0073] FIG. 7D shows vias extending through the planarization layer.

[0074] In some embodiments, referring to FIG. 7A and FIG. 7E, in a second conductive layer, the respective electrostatic discharge protection unit includes a first power supply line VGH and a second power supply line VGL.

[0075] In some embodiments, referring to FIG. 7A and FIG. 7F, in a third conductive layer, the respective electrostatic discharge protection unit includes a start signal line STVL.

[0076] In some embodiments, referring to FIG. 7A to FIG. 7F, the first electrode of the first transistor, which is coupled to the start signal line STVL, accumulates positive charge. In some embodiments, the first electrode and the gate electrode G2 of the second transistor, which is also coupled to the start signal line STVL, accumulates negative charge.

[0077] The inventors of the present disclosure discover that the resistor R can effectively slow down the start signal and allows the accumulated charge on the start signal line to discharge gradually. This design ensures that transient voltage spikes caused by static electricity do not interfere with the operation of the one or more scan circuits.

[0078] In some embodiments, referring to FIG. 2, a respective electrostatic discharge protection unit of the one or more electrostatic discharge protection units ESDU is immediately adjacent to a first stage scan unit of a plurality of scan units of a respective scan circuit. As shown in FIG. 2, a first one of the one or more electrostatic discharge protection units ESDU is immediately adjacent to a first stage scan unit of a plurality of scan units of the first scan circuit SC1, a second one of the one or more electrostatic discharge protection units ESDU is immediately adjacent to a first stage scan unit of a plurality of scan units of the second scan circuit SC2, and a third one of the one or more electrostatic discharge protection units ESDU is immediately adjacent to a first stage scan unit of a plurality of scan units of the third scan circuit SC3. The inventors of the present disclosure discover that because certain signal lines terminate at the first stage scan unit, and this placement minimizes the number of signal lines interacting with the respective electrostatic discharge protection unit, thereby reducing potential interference.

[0079] Furthermore, this placement configuration not only reduces interference but also optimizes the physical layout of the circuit. By positioning the respective electrostatic discharge protection unit in the same row as the first-stage scan unit, the layout takes full advantage of the spatial alignment within the circuit structure, simplifying the routing of signal lines and reducing the overall complexity of the layout. This arrangement also ensures that the electrostatic discharge protection units are integrated seamlessly with the scan circuits without requiring additional space, which is particularly critical in display panels with narrow bezels. Additionally, this configuration enhances the reliability of the display by mitigating the impact of electrostatic discharge on the scan circuits, ensuring stable and consistent signal output from the first-stage scan units. The strategic placement of the one or more electrostatic discharge protection units ESDU, therefore, serves both functional and spatial optimization purposes.

[0080] FIG. 8 is a schematic diagram illustrating the structure of a portion of an array substrate having a respective electrostatic discharge protection unit in some embodiments according to the present disclosure. FIG. 9A is a schematic diagram illustrating the structure of a respective electrostatic discharge protection unit in the array substrate depicted in FIG. 8. FIG. 9B is a schematic diagram illustrating the structure of a second conductive layer in the array substrate depicted in FIG. 8. FIG. 9C is a schematic diagram illustrating the structure of a third conductive layer in the array substrate depicted in FIG. 8.

[0081] Referring to FIG. 8, and FIG. 9A to FIG. 9C, in a second conductive layer, the array substrate includes a first power supply line VGH, a second power supply line VGL, one or more clock signal lines (e.g., CK1, CK2, CB1, CB2, CX) , a main start signal line MSTVL that is connected to the start signal line STVL and configured to provide a start signal to the start signal line STVL, a third power supply line VGH2, and a fourth power supply line VGL2.

[0082] In some embodiments, an orthographic projection of a plurality of signal lines in the second conductive layer, other than the first power supply line VGH and the second power supply line VGL, on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate. In some embodiments, an orthographic projection of clock signal lines on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate. In some embodiments, an orthographic projection of the main start signal line MSTVL on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate. In some embodiments, an orthographic projection of the third power supply line VGH2 on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate. In some embodiments, an orthographic projection of the fourth power supply line VGL2 on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.

[0083] In some embodiments, in a third conductive layer, the array substrate includes a plurality of signal lines SL. In some embodiments, an orthographic projection of a plurality of signal lines in the third conductive layer on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate. Examples of the plurality of signal lines SL include a plurality of first voltage supply lines (e.g., Vdd) , a plurality of second voltage supply lines (e.g., Vss) , and a plurality of data lines.

[0084] In some embodiments, the respective electrostatic discharge protection unit of the one or more electrostatic discharge protection units ESDU is immediately adjacent to a first stage scan unit of a plurality of scan units of a respective scan circuit. The inventors of the present disclosure discover that the structure of the array substrate minimizes the impact of high voltages on the respective electrostatic discharge protection unit, thereby reducing crosstalk between the respective electrostatic discharge protection unit and other signal lines.

[0085] FIG. 10 is a schematic diagram illustrating the structure of a portion of an array substrate having a respective electrostatic discharge protection unit in some embodiments according to the present disclosure. FIG. 11A is a schematic diagram illustrating the structure of a second conductive layer in the array substrate depicted in FIG. 10. FIG. 11B is a schematic diagram illustrating the structure of a third conductive layer in the array substrate depicted in FIG. 10.

[0086] Referring to FIG. 10, FIG. 11A, and FIG. 11B, in some embodiments, an orthographic projection of at least a plurality of signal lines in the third conductive layer on a base substrate at least partially overlaps with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate. In some embodiments, the orthographic projection of at least a plurality of signal lines in the third conductive layer on the base substrate is non-overlapping with an orthographic projection of the resistor of the respective electrostatic discharge protection unit on the base substrate. Optionally, the orthographic projection of at least a plurality of signal lines in the third conductive layer on the base substrate at least partially overlaps with an orthographic projection of at least one of the first transistor or the second transistor of the respective electrostatic discharge protection unit on the base substrate.

[0087] In some embodiments, an orthographic projection of a plurality of signal lines in the second conductive layer, other than the first power supply line VGH and the second power supply line VGL, on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.

[0088] In some embodiments, an orthographic projection of the first power supply line VGH in the second conductive layer on a base substrate overlaps with an orthographic projection of the first transistor and the second transistor of the corresponding electrostatic discharge protection unit on the base substrate, as shown in FIG. 10. Such a design is advantageous for saving layout space.

[0089] In some embodiments, the respective electrostatic discharge protection unit is in close proximity to several clock signals. The inventors of the present disclosure discover that the arrangement of the components in the array substrate depicted in FIG. 10 is tailored to manage the routing of these clock signal lines efficiently, ensuring minimal interference and maintaining signal integrity.

[0090] In some embodiments, the respective electrostatic discharge protection unit of the one or more electrostatic discharge protection units ESDU is immediately adjacent to a first stage scan unit of a plurality of scan units of a respective scan circuit. The inventors of the present disclosure discover that the resistor is connected to the start signal, which, when charge accumulates, is more likely to cause crosstalk with other signals. Therefore, in cases where space is limited and it is not possible to completely avoid the electrostatic discharge protection unit, priority should be given to avoiding overlap with the resistor.

[0091] In some embodiments, referring to FIG. 5 and FIG. 6, a combined width of transistors and resistor in the respective electrostatic discharge protection unit RESDU is less than or equal to a width of a respective scan unit of a scan circuit.

[0092] In some embodiments, the resistor R, the first transistor M1, and the second transistor M2 are arranged along a first direction DR1. In some embodiments, the array substrate further includes a first power supply connecting line VGHCL connected to the first power supply line VGH, and a second power supply connecting line VGLCL connected to the second power supply line VGL. In some embodiments, along the second direction DR2, the resistor R, the first transistor M1, and the second transistor M2 of the respective electrostatic discharge protection unit RESDU are between the first power supply connecting line VGHCL and the second power supply connecting line VGLCL. Optionally, the first power supply connecting line VGHCL connects different first power supply connecting lines in a same scan circuit.

[0093] In some embodiments, referring to FIG. 8 and FIG. 6, the array substrate further includes one or more clock signal connecting lines CKCL configured to supply clock signal to the scan circuit. In some embodiments, the plurality of scan units of the scan circuit is arranged along a first direction DR1. In some embodiments, along the first direction DR1, the resistor R, the first transistor M1, and the second transistor M2 of the respective electrostatic discharge protection unit RESDU are between the one or more clock signal connecting lines CKCL and the start signal line STVL.

[0094] In some embodiments, referring to FIG. 2, FIG. 5, and FIG. 6, the transistors (including the first transistor M1 and the second transistor M2) , the resistor R, and the first stage scan unit of the scan circuit are sequentially arranged along a direction of the start signal line STVL extends into the scan circuit. Optionally, the first transistor M1 and the second transistor M2 are arranged approximately in parallel.

[0095] In some embodiments, referring to FIG. 2, FIG. 5, and FIG. 6, the start signal line STVL extends into the respective electrostatic discharge protection unit RESDU at a position between the resistor R and the second transistor M2. Optionally, an orthographic projection of the start signal line STVL on a base substrate partially overlaps with an orthographic projection of the first power supply connecting line VGHCL on the base substrate. The start signal line STVL crosses over the first power supply connecting line VGHCL.

[0096] In some embodiments, referring to FIG. 2, FIG. 5, and FIG. 6, the array substrate further includes an input connecting line INCL connecting the input terminal IN of the scan circuit and the resistor R. In some embodiments, an orthographic projection of the input connecting line INCL on a base substrate partially overlaps with an orthographic projection of the first power supply connecting line VGHCL on the base substrate, and partially overlaps with an orthographic projection of the start signal line STVL on the base substrate.

[0097] In some embodiments, referring to FIG. 2, FIG. 5, FIG. 6, and FIG. 7C, a gate electrode block comprising a gate electrode G1 of the first transistor M1 has a first concave, a gate electrode block comprising a gate electrode G2 of the second transistor M2 has a second concave, and the first concave and the second concave face each other.

[0098] In some embodiments, referring to FIG. 5, the transistors (including the first transistor M1 and the second transistor M2) , the resistor R, and the first stage scan unit of the scan circuit are sequentially arranged along the first direction DR1. In alternative embodiments, referring to FIG. 8, the transistors (including the first transistor M1 and the second transistor M2) and the resistor R are sequentially arranged along the second direction DR2; the respective electrostatic discharge protection unit and the first stage scan unit of the scan circuit are sequentially arranged along the first direction DR1. In one example, the scan circuit depicted in FIG. 5 and the scan circuit depicted in FIG. 8 are two different scan circuits (e.g., selected from SC1, SC2, or SC3 depicted in FIG. 2 or FIG. 3) .

[0099] In some embodiments, spacing between the respective electrostatic discharge protection unit and the first scan unit of the scan circuit differs depending on the corresponding scan circuit. For certain scan circuit, the respective electrostatic discharge protection unit is located at a minimal distance to ensure immediate electrostatic discharge protection, while for others, the respective electrostatic discharge protection unit is positioned slightly farther away to reduce crosstalk or accommodate complex routing of power supply and control lines.

[0100] In some embodiments, the power supply lines (e.g., the second power supply line, the fourth power supply line) associated with different scan circuits exhibit distinct routing and voltage levels. For example, in some scan circuits, the fourth power supply line (e.g., VGL2) may provide a higher or lower voltage compared to the second power supply line (e.g., VGL) , depending on the specific driving requirements of the circuit. The divergence in power supply configurations could also reflect variations in the design of the pixel driving circuits or the operational requirements of the scan circuits. In some embodiments, the power supply lines may share a common voltage, while in others, they are independently managed to reduce interference.

[0101] In another aspect, the present invention provides a display apparatus, including the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus.

[0102] In another aspect, the present disclosure provides a method of fabricating an array substrate. In some embodiments, the method includes forming one or more scan circuits; and forming one or more electrostatic discharge protection units. Optionally, forming a respective scan circuit of the one or more scan circuits comprises forming a plurality of scan units cascaded. Optionally, the one or more scan circuits comprise one or more preceding stages. Optionally, a respective electrostatic discharge protection unit of the one or more electrostatic discharge protection units is immediately adjacent to a first stage scan unit of the plurality of scan units of the respective scan circuit. Optionally, the first stage scan unit is part of the one or more preceding stages.

[0103] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.An array substrate, comprising:one or more scan circuits; andone or more electrostatic discharge protection units;wherein a respective scan circuit of the one or more scan circuits comprises a plurality of scan units cascaded;the one or more scan circuits comprise one or more preceding stages;a respective electrostatic discharge protection unit of the one or more electrostatic discharge protection units is immediately adjacent to a first stage scan unit of the plurality of scan units of the respective scan circuit; andthe first stage scan unit is part of the one or more preceding stages.2.The array substrate of claim 1, wherein an orthographic projection of a plurality of signal lines in a second conductive layer, other than a first power supply line and a second power supply line, on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.3.The array substrate of claim 1, wherein an orthographic projection of clock signal lines on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.4.The array substrate of claim 1, wherein an orthographic projection of a main start signal line on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate;wherein the main start signal line is connected to a start signal line and configured to provide a start signal to the start signal line;the start signal line is connected to the respective electrostatic discharge protection unit; andthe main start signal line and the start signal line are in different layers.5.The array substrate of claim 1, wherein an orthographic projection of a third power supply line on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.6.The array substrate of claim 1, wherein an orthographic projection of a fourth power supply line on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.7.The array substrate of claim 1, comprising a plurality of signal lines in a third conductive layer;wherein an orthographic projection of the plurality of signal lines in the third conductive layer on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.8.The array substrate of claim 1, wherein the respective electrostatic discharge protection unit comprises a first transistor, a second transistor, and a resistor.9.The array substrate of claim 8, wherein a first terminal of the resistor is connected to a scan circuit of the one or more scan circuits through an input terminal;a second terminal of the resistor is coupled to first electrodes of the first transistor and the second transistor, and coupled to a gate electrode of the second transistor;the second terminal of the resistor, the first electrodes of the first transistor and the second transistor, and the gate electrode of the second transistor are configured to be provided with a start signal;the start signal is provided by a start signal line;a gate electrode and a second electrode of the first transistor are coupled to a first power supply line configured to provide a first power supply signal; anda second electrode of the second transistor is coupled to a second power supply line configured to provide a second power supply signal.10.The array substrate of claim 9, wherein the first power supply signal has a voltage level higher than a voltage level of the second power supply signal.11.The array substrate of claim 9, wherein an orthographic projection of at least a plurality of signal lines in a third conductive layer on a base substrate at least partially overlaps with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate; andthe orthographic projection of at least a plurality of signal lines in the third conductive layer on the base substrate is non-overlapping with an orthographic projection of the resistor of the respective electrostatic discharge protection unit on the base substrate.12.The array substrate of claim 11, wherein the orthographic projection of at least a plurality of signal lines in the third conductive layer on the base substrate at least partially overlaps with an orthographic projection of at least one of the first transistor or the second transistor of the respective electrostatic discharge protection unit on the base substrate.13.The array substrate of claim 9, wherein an orthographic projection of a plurality of signal lines in a second conductive layer, other than the first power supply line and the second power supply line, on a base substrate is non-overlapping with an orthographic projection of the respective electrostatic discharge protection unit on the base substrate.14.The array substrate of any one of claims 1 to 13, wherein the preceding stages are stages configured to provide output signals required for transistors in a pixel driving circuit ahead of their corresponding row-level signals.15.The array substrate of any one of claims 1 to 13, wherein the preceding stages are displaced stages accommodating spatial and layout constraints in narrow bezel of the array substrate.16.The array substrate of any one of claims 9 to 13, wherein the resistor, the first transistor, and the second transistor are arranged along a first direction;the array substrate further includes a first power supply connecting line connected to the first power supply line, and a second power supply connecting line connected to the second power supply line; andalong a second direction, the resistor, the first transistor, and the second transistor of the respective electrostatic discharge protection unit are between the first power supply connecting line and the second power supply connecting line.17.The array substrate of any one of claims 9 to 13, further comprising one or more clock signal connecting lines configured to supply clock signal to the scan circuit;wherein the plurality of scan units of the scan circuit is arranged along a first direction; andalong the first direction, the resistor, the first transistor, and the second transistor of the respective electrostatic discharge protection unit are between the one or more clock signal connecting lines and the start signal line.18.The array substrate of any one of claims 9 to 13, wherein the transistors, the resistor, and the first stage scan unit of the scan circuit are sequentially arranged along a direction of the start signal line extending into the scan circuit.19.A display apparatus, comprising the array substrate of any one of claims 1 to 18, and one or more integrated circuits connected to the array substrate.20.A method of fabricating an array substrate, comprising:forming one or more scan circuits; andforming one or more electrostatic discharge protection units;wherein forming a respective scan circuit of the one or more scan circuits comprises forming a plurality of scan units cascaded;the one or more scan circuits comprise one or more preceding stages;a respective electrostatic discharge protection unit of the one or more electrostatic discharge protection units is immediately adjacent to a first stage scan unit of the plurality of scan units of the respective scan circuit; andthe first stage scan unit is part of the one or more preceding stages.

Images