Pixel driving circuit, array substrate, and display apparatus

Abstract

A pixel driving circuit is provided. The pixel driving circuit includes a first reset transistor having a gate electrode coupled to a respective first reset control signal line; a compensating transistor having a gate electrode coupled to a respective second gate line; a first light emitting control transistor having a gate electrode coupled to a respective first light emitting control signal line; and a second light emitting control transistor having a gate electrode coupled to a respective second light emitting control signal line. The respective first reset control signal line and the respective second gate line are configured to receive output control signals of different stages from a first scan circuit. The respective first light emitting control signal line and the respective second light emitting control signal line are configured to receive output control signals of different stages from a second scan circuit.

Description

PIXEL DRIVING CIRCUIT, ARRAY SUBSTRATE, AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a pixel driving circuit, an array substrate, and a display apparatus.BACKGROUND

[0002] Organic Light Emitting Diode (OLED) display is one of the hotspots in the field of flat panel display research today. Unlike Thin Film Transistor-Liquid Crystal Display (TFT-LCD) , which uses a stable voltage to control brightness, OLED is driven by a driving current required to be kept constant to control illumination. The OLED display panel includes a plurality of pixel units configured with pixel-driving circuits arranged in multiple rows and columns. Each pixel-driving circuit includes a driving transistor having a gate terminal connected to one gate line per row and a drain terminal connected to one data line per column. When the row in which the pixel unit is gated is turned on, the switching transistor connected to the driving transistor is turned on, and the data voltage is applied from the data line to the driving transistor via the switching transistor, so that the driving transistor outputs a current corresponding to the data voltage to an OLED device. The OLED device is driven to emit light of a corresponding brightness.SUMMARY

[0003] In one aspect, the present disclosure provides a pixel driving circuit, comprising a first reset transistor having a gate electrode coupled to a respective first reset control signal line; a compensating transistor having a gate electrode coupled to a respective second gate line; a first light emitting control transistor having a gate electrode coupled to a respective first light emitting control signal line; and a second light emitting control transistor having a gate electrode coupled to a respective second light emitting control signal line; wherein the respective first reset control signal line and the respective second gate line are configured to receive output control signals of different stages from a first scan circuit; and the respective first light emitting control signal line and the respective second light emitting control signal line are configured to receive output control signals of different stages from a second scan circuit.

[0004] Optionally, the respective second gate line is configured to receive an output control signal from an n-th stage of the first scan circuit; and the respective first reset control signal line is configured to receive an output control signal from a previous stage of the first scan circuit.

[0005] Optionally, the respective first light emitting control signal line is configured to receive an output control signal from an m-th stage of the second scan circuit; and the respective second light emitting control signal line is configured to receive an output control signal from an (m-1) -th stage of the second scan circuit, m being an integer equal to or greater than 2.

[0006] In another aspect, the present disclosure provides an array substrate, comprising the pixel driving circuit described herein; the first scan circuit comprising a plurality of stages of scan units cascaded in series; and the second scan circuit comprising a plurality of stages of scan units cascaded in series; wherein the first scan circuit is configured to output output control signals through the plurality of stages of scan units to a plurality of rows of pixel driving circuits in the array substrate; and the second scan circuit is configured to output output control signals through the plurality of stages of scan units to a plurality of rows of pixel driving circuits in the array substrate.

[0007] In another aspect, the present disclosure provides an array substrate, comprising a semiconductor material layer; wherein the semiconductor material layer comprises a plurality of first reset signal lines; and active layers, first electrodes, and second electrodes of multiple transistors of a plurality of pixel driving circuits; wherein a respective first reset signal line of the plurality of first reset signal lines is connected to first electrodes of first reset transistors of pixel driving circuits in a same row; and the respective first reset signal line and the first electrodes of the first reset transistors of the pixel driving circuits in the same row are parts of a unitary structure.

[0008] Optionally, the array substrate further comprises a first signal line layer on a side of the semiconductor material layer away from a base substrate; wherein the first signal line layer comprises a plurality of first light emitting control signal lines; and a plurality of second light emitting control signal lines.

[0009] Optionally, the array substrate further comprises a second gate metal layer on a side of the semiconductor material layer away from a base substrate; and a first signal line layer on a side of the second gate metal layer away from the base substrate; wherein the array substrate comprises a plurality of second reset signal lines; and a plurality of third reset signal lines; wherein the plurality of first reset signal lines are in the semiconductor material layer; the plurality of second reset signal lines are in at least one of the second gate metal layer or the first signal line layer; and the plurality of third reset signal lines are in at least one of the second gate metal layer or the first signal line layer.

[0010] Optionally, the array substrate further comprises a second signal line layer on a side of the semiconductor material layer away from a base substrate; and an anode layer on a side of the second signal line layer away from the base substrate; wherein the second signal line layer comprises a plurality of second voltage supply lines; and a plurality of data lines; wherein the plurality of second voltage supply lines comprise a first line, a second line, and a third line; the first line, the second line, and the third line are configured to provide reference voltage signals to three adjacent columns of pixel driving circuits, respectively; the first line comprises a main body, a first loop, and a second loop; the array substrate includes a first aperture and a second aperture through the first line; the first loop comprises a first branch at least partially surrounding the first aperture; and the second loop comprises a second branch at least partially surrounding the second aperture.

[0011] Optionally, an orthographic projection of a first anode on a base substrate overlaps with an orthographic projection of a portion of the main body of the first line on the base substrate, overlaps with an orthographic projection of a portion of the first loop of the first line on the base substrate, overlaps with an orthographic projection of a portion of a first data line of the plurality of data lines on the base substrate, and overlaps with an orthographic projection of a portion of the second line on the base substrate.

[0012] Optionally, the array substrate further comprises a storage capacitor comprising a second capacitor electrode; and a respective first gate line; wherein an orthographic projection of a portion of the respective first gate line on a base substrate overlaps with an orthographic projection of a portion of the semiconductor material layer comprising at least a portion of a second electrode of the second transistor and / or at least a portion of a second electrode of the first reset transistor on the base substrate; an orthographic projection of a portion of the second capacitor electrode of the storage capacitor on the base substrate at least partially overlaps with the orthographic projection of the portion of the respective first gate line on the base substrate, and at least partially overlaps with the orthographic projection of the portion of the semiconductor material layer comprising at least the portion of the second electrode of the second transistor and / or at least the portion of the second electrode of the first reset transistor on the base substrate; an orthographic projection of a portion of the respective second gate line on the base substrate overlaps with an orthographic projection of the portion of the semiconductor material layer comprising at least the portion of the second electrode of the second transistor and / or at least the portion of the second electrode of the first reset transistor on the base substrate; and an orthographic projection of the portion of the second capacitor electrode of the storage capacitor on the base substrate at least partially overlaps with the orthographic projection of the portion of the respective second gate line on the base substrate, and at least partially overlaps with the orthographic projection of the portion of the semiconductor material layer comprising at least the portion of the second electrode of the second transistor and / or at least a portion of a second electrode of the first reset transistor on the base substrate.

[0013] Optionally, the array substrate further comprises a first gate metal layer on a side of the semiconductor material layer away from a base substrate; and a second gate metal layer on a side of the first gate metal layer away from the base substrate; wherein the first gate metal layer comprises a plurality of second light emitting control signal lines; and the second gate metal layer comprises a plurality of first light emitting control signal lines.

[0014] Optionally, the array substrate further comprises a first signal line layer on a side of the second gate metal layer away from the base substrate; wherein the first signal line layer comprises a second node connecting line; a pixel driving circuit of the plurality of pixel driving circuits comprises a third reset transistor; the second node connecting line is connected to a second electrode of the first light emitting control transistor, and connected to a second electrode of the third reset transistor; an orthographic projection of the second node connecting line on the base substrate partially overlaps with an orthographic projection of a respective first light emitting control signal line of the plurality of first light emitting control signal lines on the base substrate, and partially overlaps with an orthographic projection of a respective second light emitting control signal line of the plurality of second light emitting control signal lines on the base substrate.

[0015] Optionally, the array substrate further comprises a first gate metal layer on a side of the semiconductor material layer away from a base substrate; a second gate metal layer on a side of the first gate metal layer away from the base substrate; and a first signal line layer on a side of the second gate metal layer away from the base substrate; wherein the first gate metal layer comprises a third gate electrode pad; a pixel driving circuit of the plurality of pixel driving circuits comprises a first light emitting control transistor; the third gate electrode pad comprises a gate electrode of the first light emitting control transistor; the second gate metal layer comprises a plurality of first light emitting control signal lines; the first signal line layer comprises a light emitting control signal connecting pad; the light emitting control signal connecting pad is connected to the third gate electrode pad, and is connected to a respective first light emitting control signal line; and an orthographic projection of the light emitting control signal connecting pad on a base substrate is non-overlapping with an orthographic projection of the semiconductor material layer on the base substrate.

[0016] Optionally, the array substrate further comprises a second gate metal layer on a side of the semiconductor material layer away from a base substrate; wherein the second gate metal layer comprises a plurality of first light emitting control signal lines; wherein a pixel driving circuit of the plurality of pixel driving circuits comprises a first light emitting control transistor and a driving transistor; wherein a portion of the semiconductor material layer having a first electrode, an active layer, a second electrode of the first light emitting control transistor, and a first electrode of the driving transistor, has a U shape; an orthographic projection of a respective first light emitting control signal line of the plurality of first light emitting control signal lines on a base substrate at least partially overlaps with an orthographic projection of a bottom of the U shape on the base substrate; and the bottom of the U shape comprises at least a portion of the second electrode of the third transistor.

[0017] Optionally, the array substrate further comprises a second gate metal layer on a side of the semiconductor material layer away from a base substrate; and a first signal line layer on a side of the second gate metal layer away from the base substrate; wherein the first signal line layer comprises a second node connecting line; a pixel driving circuit of the plurality of pixel driving circuits comprises a first light emitting control transistor, a third reset transistor, and a driving transistor; the second node connecting line is connected to a second electrode of the first light emitting control transistor, and connected to a second electrode of the third reset transistor; an orthographic projection of the second node connecting line on a base substrate is non-overlapping with an orthographic projection of a respective first light emitting control signal line of the plurality of first light emitting control signal lines on the base substrate; an orthographic projection of a portion of the semiconductor material layer comprising at least a portion of the second electrode of the first light emitting control transistor and / or at least a portion of a first electrode of the driving transistor on the base substrate at least partially overlaps with an orthographic projection of the respective first light emitting control signal line on the base substrate.

[0018] Optionally, the second gate metal layer further comprising a second capacitor electrode of a storage capacitor; an orthographic projection of a portion of the respective first light emitting control signal line on the base substrate overlaps with an orthographic projection of a portion of the semiconductor material layer comprising at least a portion of the second electrode of the third transistor and / or at least a portion of a first electrode of the driving transistor on the base substrate; and an orthographic projection of a portion of the second capacitor electrode of the storage capacitor on the base substrate at least partially overlaps with the orthographic projection of the portion of the respective first light emitting control signal line on the base substrate, and at least partially overlaps with the orthographic projection of the portion of the semiconductor material layer comprising at least the portion of the second electrode of the third transistor and / or at least the portion of the first electrode of the driving transistor on the base substrate.

[0019] Optionally, the array substrate further comprises a second signal line layer on a side of the semiconductor material layer away from a base substrate; and an anode layer on a side of the second signal line layer away from the base substrate; wherein the second signal line layer comprises a plurality of second voltage supply lines; a plurality of data lines; and a plurality of third voltage supply lines; wherein the plurality of second voltage supply lines comprise a first line, a second line, and a third line; the first line, the second line, and the third line are configured to provide reference voltage signals to three adjacent columns of pixel driving circuits, respectively; an orthographic projection of a first anode on a base substrate overlaps with an orthographic projection of a portion of the first line on the base substrate, overlaps with an orthographic projection of a portion of a respective third voltage supply line of the plurality of third voltage supply lines on the base substrate, overlaps with an orthographic projection of a portion of a first data line of the plurality of data lines on the base substrate, and overlaps with an orthographic projection of a portion of the second line on the base substrate.

[0020] Optionally, the array substrate further comprises a light shielding layer; wherein a pixel driving circuit of the plurality of pixel driving circuits comprises a first reset transistor; the first reset transistor is a double gate transistor, an active layer of the first reset transistor comprising two channel parts spaced apart from each other by a first intermediate portion; the first intermediate portion connects the two channel parts of the active layer of the first reset transistor; the semiconductor material layer comprises a first protrusion protruding away from a first main line of the semiconductor material layer; the first protrusion comprises at least a portion of the first intermediate portion; the light shielding layer comprises a light shield; the light shield comprises a third protrusion protruding away from a second main line of the light shield; and an orthographic projection of the third protrusion on a base substrate covers an orthographic projection of the first protrusion on the base substrate.

[0021] Optionally, the array substrate further comprises a light shielding layer; and a first gate metal layer on a side of the semiconductor material layer away from the light shielding layer; wherein a pixel driving circuit of the plurality of pixel driving circuits comprises a compensating transistor; wherein the first gate metal layer comprises a second gate electrode pad; the second gate electrode pad comprises a gate electrode of the compensating transistor; the compensating transistor is a double gate transistor, an active layer of the compensating transistor comprising two channel parts spaced apart from each other by a second intermediate portion; the second intermediate portion connects the two channel parts of the active layer of the compensating transistor; the semiconductor material layer comprises a second protrusion protruding away from a first main line of the semiconductor material layer; the second protrusion comprises at least a portion of the second intermediate portion; the light shielding layer comprises a light shield; an orthographic projection of the light shield on a base substrate covers an orthographic projection of the second protrusion on the base substrate; the second gate electrode pad comprises two portions of the gate electrode of the compensating transistor, the two portions of the gate electrode spaced apart from each other by a connecting portion; and an orthographic projection of the connecting portion on the base substrate is substantially non-overlapping with an orthographic projection of the light shield on the base substrate.

[0022] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein, and one or more integrated circuits connected to the array substrate. BRIEF DESCRIPTION OF THE FIGURES

[0023] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0024] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure.

[0025] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0026] FIG. 2B is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0027] FIG. 3A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0028] FIG. 3B is a schematic diagram illustrating an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 3A.

[0029] FIG. 4A is a diagram illustrating the structure of a light shielding layer in the portion of the array substrate depicted in FIG. 3A.

[0030] FIG. 4B is a diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 3A.

[0031] FIG. 4C is a diagram illustrating the structure of a first gate metal layer in the portion of the array substrate depicted in FIG. 3A.

[0032] FIG. 4D is a diagram illustrating the structure of a second gate metal layer in the portion of the array substrate depicted in FIG. 3A.

[0033] FIG. 4E is a diagram illustrating the structure of an inter-layer dielectric layer in the portion of the array substrate depicted in FIG. 3A.

[0034] FIG. 4F is a diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 3A.

[0035] FIG. 4G is a diagram illustrating the structure of a first planarization layer in the portion of the array substrate depicted in FIG. 3A.

[0036] FIG. 4H is a diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 3A.

[0037] FIG. 4I is a diagram illustrating the structure of a second planarization layer in the portion of the array substrate depicted in FIG. 3A.

[0038] FIG. 4J is a diagram illustrating the structure of an anode layer in the portion of the array substrate depicted in FIG. 3A.

[0039] FIG. 4K is a diagram illustrating the structure of a pixel definition layer in the portion of the array substrate depicted in FIG. 3A.

[0040] FIG. 5 is a cross-sectional view along an A-A’ line in FIG. 3A.

[0041] FIG. 6A is a diagram illustrating the structure of a second signal line layer and an anode layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0042] FIG. 6B is a diagram illustrating the structure of a second signal line layer and a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0043] FIG. 6C is a diagram illustrating the structure of a first planarization layer, a second signal line layer, a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0044] FIG. 6D is a diagram illustrating the structure of a semiconductor material layer, a second gate metal layer, a respective first gate line, and a respective second gate line in a portion of an array substrate in some embodiments according to the present disclosure.

[0045] FIG. 6E is a diagram illustrating the structure of a second capacitor electrode in an array substrate in some embodiments according to the present disclosure.

[0046] FIG. 7A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0047] FIG. 7B is a schematic diagram illustrating an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 7A.

[0048] FIG. 8A is a diagram illustrating the structure of a light shielding layer in the portion of the array substrate depicted in FIG. 7A.

[0049] FIG. 8B is a diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 7A.

[0050] FIG. 8C is a diagram illustrating the structure of a first gate metal layer in the portion of the array substrate depicted in FIG. 7A.

[0051] FIG. 8D is a diagram illustrating the structure of a second gate metal layer in the portion of the array substrate depicted in FIG. 7A.

[0052] FIG. 8E is a diagram illustrating the structure of an inter-layer dielectric layer in the portion of the array substrate depicted in FIG. 7A.

[0053] FIG. 8F is a diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 7A.

[0054] FIG. 8G is a diagram illustrating the structure of a first planarization layer in the portion of the array substrate depicted in FIG. 7A.

[0055] FIG. 8H is a diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 7A.

[0056] FIG. 8I is a diagram illustrating the structure of a second planarization layer in the portion of the array substrate depicted in FIG. 7A.

[0057] FIG. 8J is a diagram illustrating the structure of an anode layer in the portion of the array substrate depicted in FIG. 7A.

[0058] FIG. 8K is a diagram illustrating the structure of a pixel definition layer in the portion of the array substrate depicted in FIG. 7A.

[0059] FIG. 9A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0060] FIG. 9B is a schematic diagram illustrating an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 9A.

[0061] FIG. 10A is a diagram illustrating the structure of a light shielding layer in the portion of the array substrate depicted in FIG. 9A.

[0062] FIG. 10B is a diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 9A.

[0063] FIG. 10C is a diagram illustrating the structure of a first gate metal layer in the portion of the array substrate depicted in FIG. 9A.

[0064] FIG. 10D is a diagram illustrating the structure of a second gate metal layer in the portion of the array substrate depicted in FIG. 9A.

[0065] FIG. 10E is a diagram illustrating the structure of an inter-layer dielectric layer in the portion of the array substrate depicted in FIG. 9A.

[0066] FIG. 10F is a diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 9A.

[0067] FIG. 10G is a diagram illustrating the structure of a first planarization layer in the portion of the array substrate depicted in FIG. 9A.

[0068] FIG. 10H is a diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 9A.

[0069] FIG. 10I is a diagram illustrating the structure of a second planarization layer in the portion of the array substrate depicted in FIG. 9A.

[0070] FIG. 10J is a diagram illustrating the structure of an anode layer in the portion of the array substrate depicted in FIG. 9A.

[0071] FIG. 10K is a diagram illustrating the structure of a pixel definition layer in the portion of the array substrate depicted in FIG. 9A.

[0072] FIG. 11A is a diagram illustrating the structure of a semiconductor material layer and a light emitting control signal connecting pad in a portion of an array substrate in some embodiments according to the present disclosure.

[0073] FIG. 11B is a diagram illustrating the structure of a semiconductor material layer and a respective first light emitting control signal line in a portion of the array substrate depicted in FIG. 10A.

[0074] FIG. 11C is a diagram illustrating the structure of a semiconductor material layer and a respective first light emitting control signal line in a portion of the array substrate depicted in FIG. 8A.

[0075] FIG. 12A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0076] FIG. 12B is a schematic diagram illustrating an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 12A.

[0077] FIG. 13A is a diagram illustrating the structure of a light shielding layer in the portion of the array substrate depicted in FIG. 12A.

[0078] FIG. 13B is a diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 12A.

[0079] FIG. 13C is a diagram illustrating the structure of a first gate metal layer in the portion of the array substrate depicted in FIG. 12A.

[0080] FIG. 13D is a diagram illustrating the structure of a second gate metal layer in the portion of the array substrate depicted in FIG. 12A.

[0081] FIG. 13E is a diagram illustrating the structure of an inter-layer dielectric layer in the portion of the array substrate depicted in FIG. 12A.

[0082] FIG. 13F is a diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 12A.

[0083] FIG. 13G is a diagram illustrating the structure of a first planarization layer in the portion of the array substrate depicted in FIG. 12A.

[0084] FIG. 13H is a diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 12A.

[0085] FIG. 13I is a diagram illustrating the structure of a second planarization layer in the portion of the array substrate depicted in FIG. 12A.

[0086] FIG. 13J is a diagram illustrating the structure of an anode layer in the portion of the array substrate depicted in FIG. 12A.

[0087] FIG. 13K is a diagram illustrating the structure of a pixel definition layer in the portion of the array substrate depicted in FIG. 12A.

[0088] FIG. 14 is a diagram illustrating the structure of a semiconductor material layer, a second gate metal layer, a second node connecting line, and a respective first light emitting control signal line in a portion of the array substrate depicted in FIG. 13A.

[0089] FIG. 15A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0090] FIG. 15B is a schematic diagram illustrating an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 15A.

[0091] FIG. 16A is a diagram illustrating the structure of a light shielding layer in the portion of the array substrate depicted in FIG. 15A.

[0092] FIG. 16B is a diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 15A.

[0093] FIG. 16C is a diagram illustrating the structure of a first gate metal layer in the portion of the array substrate depicted in FIG. 15A.

[0094] FIG. 16D is a diagram illustrating the structure of a second gate metal layer in the portion of the array substrate depicted in FIG. 15A.

[0095] FIG. 16E is a diagram illustrating the structure of an inter-layer dielectric layer in the portion of the array substrate depicted in FIG. 15A.

[0096] FIG. 16F is a diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 15A.

[0097] FIG. 16G is a diagram illustrating the structure of a first planarization layer in the portion of the array substrate depicted in FIG. 15A.

[0098] FIG. 16H is a diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 15A.

[0099] FIG. 16I is a diagram illustrating the structure of a second planarization layer in the portion of the array substrate depicted in FIG. 15A.

[0100] FIG. 16J is a diagram illustrating the structure of an anode layer in the portion of the array substrate depicted in FIG. 15A.

[0101] FIG. 16K is a diagram illustrating the structure of a pixel definition layer in the portion of the array substrate depicted in FIG. 15A.

[0102] FIG. 17A is a diagram illustrating the structure of a second signal line layer and an anode layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0103] FIG. 17B is a diagram illustrating the structure of a second signal line layer and a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0104] FIG. 17C is a diagram illustrating the structure of a first planarization layer, a second signal line layer, a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0105] FIG. 18A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0106] FIG. 18B is a schematic diagram illustrating an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 18A.

[0107] FIG. 19A is a diagram illustrating the structure of a light shielding layer in the portion of the array substrate depicted in FIG. 18A.

[0108] FIG. 19B is a diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 18A.

[0109] FIG. 19C is a diagram illustrating the structure of a first gate metal layer in the portion of the array substrate depicted in FIG. 18A.

[0110] FIG. 19D is a diagram illustrating the structure of a second gate metal layer in the portion of the array substrate depicted in FIG. 18A.

[0111] FIG. 19E is a diagram illustrating the structure of an inter-layer dielectric layer in the portion of the array substrate depicted in FIG. 18A.

[0112] FIG. 19F is a diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 18A.

[0113] FIG. 19G is a diagram illustrating the structure of a first planarization layer in the portion of the array substrate depicted in FIG. 18A.

[0114] FIG. 19H is a diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 18A.

[0115] FIG. 19I is a diagram illustrating the structure of a second planarization layer in the portion of the array substrate depicted in FIG. 18A.

[0116] FIG. 19J is a diagram illustrating the structure of an anode layer in the portion of the array substrate depicted in FIG. 18A.

[0117] FIG. 19K is a diagram illustrating the structure of a pixel definition layer in the portion of the array substrate depicted in FIG. 18A.

[0118] FIG. 20A is a diagram illustrating the structure of a semiconductor material layer in a portion of the array substrate depicted in FIG. 18A.

[0119] FIG. 20B is a diagram illustrating the structure of a semiconductor material layer in a portion of the array substrate depicted in FIG. 18A.

[0120] FIG. 20C is a diagram illustrating the structure of a light shielding layer in a portion of the array substrate depicted in FIG. 18A.

[0121] FIG. 20D is a diagram illustrating the structure of a second gate electrode pad in a portion of the array substrate depicted in FIG. 18A.

[0122] FIG. 20E is a diagram illustrating the structure of a semiconductor material layer, a light shielding layer, and a second gate electrode pad in a portion of the array substrate depicted in FIG. 18A.DETAILED DESCRIPTION

[0123] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0124] The present disclosure provides, inter alia, a pixel driving circuit, an array substrate, and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a pixel driving circuit. In some embodiments, the pixel driving circuit includes a first reset transistor having a gate electrode coupled to a respective first reset control signal line; a compensating transistor having a gate electrode coupled to a respective second gate line; a first light emitting control transistor having a gate electrode coupled to a respective first light emitting control signal line; and a second light emitting control transistor having a gate electrode coupled to a respective second light emitting control signal line. Optionally, the respective first reset control signal line and the respective second gate line are configured to receive output control signals of different stages from a first scan circuit. Optionally, the respective first light emitting control signal line and the respective second light emitting control signal line are configured to receive output control signals of different stages from a second scan circuit.

[0125] Various appropriate pixel driving circuits may be used in the present array substrate. Examples of appropriate driving circuits include 3T1C, 2T1C, 4T1C, 4T2C, 5T2C, 6T1C, 7T1C, 7T2C, 8T1C, and 8T2C. In some embodiments, the respective one of the plurality of pixel driving circuits is an 8T1C driving circuit. Various appropriate light emitting elements may be used in the present array substrate. Examples of appropriate light emitting elements include organic light emitting diodes, quantum dots light emitting diodes, and micro light emitting diodes. Optionally, the light emitting element is micro light emitting diode. Optionally, the light emitting element is an organic light emitting diode including an organic light emitting layer.

[0126] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 1, the array substrate includes an array of subpixels Sp. Each subpixel includes an electronic component, e.g., a light emitting element. In one example, the light emitting element is driven by a respective pixel driving circuit PDC. The array substrate includes a plurality of first gate lines GL1, a plurality of second gate lines GL2, a plurality of data lines DL, a plurality of first voltage supply line (e.g., a respective first voltage supply line Vdd) , and a plurality of second voltage supply line (e.g., a respective second voltage supply line Vss) . Light emission in a respective subpixel Sp is driven by a respective pixel driving circuit PDC. In one example, a high voltage signal (e.g., a VDD signal) is input, through the respective high voltage supply line Vdd, to the respective pixel driving circuit PDC connected to an anode of the light emitting element; a low voltage signal (e.g., a VSS signal) is input, through a low voltage supply line, to a cathode of the light emitting element. A voltage difference between the high voltage signal (e.g., the VDD signal) and the low voltage signal (e.g., the VSS signal) is a driving voltage ΔV that drives light emission in the light emitting element.

[0127] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A, in some embodiments, the pixel driving circuit includes a driving transistor Td; a storage capacitor Cst having a first capacitor electrode Ce1 and a second capacitor electrode Ce2; a first reset transistor Tr1 having a gate electrode connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective first reset signal line Vint1 of a plurality of first reset signal lines, and a second electrode connected to a first capacitor electrode Ce1 of the storage capacitor Cst and a gate electrode of the driving transistor Td; a second reset transistor Tr2 having a gate electrode connected to a respective second reset control signal line rst2 of a plurality of second reset control signal lines, a first electrode connected to a respective second reset signal line Vint2 of a plurality of second reset signal lines, and a second electrode connected to a second electrode of the fourth transistor T4 and an anode of the light emitting element LE; a third reset transistor Tr3 having a gate electrode connected to the respective second reset control signal line rst2 of the plurality of second reset control signal lines, a first electrode connected to a respective third reset signal line Vint3 of a plurality of third reset signal lines, and a second electrode connected to the first electrode of the driving transistor Td; a first transistor T1 (e.g., a data write transistor) having a gate electrode connected to a respective first gate line GL1 of a plurality of first gate lines, a first electrode connected to a respective data line DL of a plurality of data lines, and a second electrode connected to a first electrode of the driving transistor Td; a second transistor T2 (e.g., a compensating transistor) having a gate electrode connected to a respective second gate line GL2 of a plurality of second gate lines, a first electrode connected to the first capacitor electrode Ce1 of the storage capacitor Cst and the gate electrode of the driving transistor Td, and a second electrode connected to the second electrode of the driving transistor Td; a third transistor T3 having a gate electrode connected to a respective first light emitting control signal line em1 of a plurality of first light emitting control signal lines, a first electrode connected to a respective first voltage supply line Vdd of a plurality of first voltage supply lines, and a second electrode connected to the first electrode of the driving transistor Td and the second electrode of the first transistor T1; and a fourth transistor T4 having a gate electrode connected to the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines, a first electrode connected to second electrodes of the driving transistor Td and the second transistor T2, and a second electrode connected to an anode of a light emitting element LE and the second electrode of the second reset transistor Tr2. The second capacitor electrode Ce2 is connected to the respective voltage supply line and the first electrode of the third transistor T3.

[0128] In some embodiments, the pixel driving circuit includes a driving transistor Td, a data write transistor (e.g., the first transistor T1) , a compensating transistor (e.g., the second transistor T2) , two light emitting control transistors (e.g., the third transistor T3 and the fourth transistor T4) , and three reset transistors (e.g., the first reset transistor Tr1, the second reset transistor Tr2, and the third reset transistor Tr3) .

[0129] As used herein, a first electrode or a second electrode refers to one of a first terminal and a second terminal of a transistor, the first terminal and the second terminal being connected to an active layer of the transistor. A direction of a current flowing through the transistor may be configured to be from a first electrode to a second electrode, or from a second electrode to a first electrode. Accordingly, depending on the direction of the current flowing through the transistor, in one example, the first electrode is configured to receive an input signal and the second electrode is configured to output an output signal; in another example, the second electrode is configured to receive an input signal and the first electrode is configured to output an output signal.

[0130] The pixel driving circuit further include a first node N1, a second node N2, a third node N3, and a fourth node N4. The first node N1 is connected to the gate electrode of the driving transistor Td, the first capacitor electrode Ce1, the first electrode of the second transistor T2, and the second electrode of the first reset transistor Tr1. The second node N2 is connected to the second electrode of the third transistor T3, the second electrode of the first transistor T1, the second electrode of the third reset transistor Tr3, and the first electrode of the driving transistor Td. The third node N3 is connected to the second electrode of the driving transistor Td, the second electrode of the second transistor T2, and the first electrode of the fourth transistor T4. The fourth node N4 is connected to the second electrode of the fourth transistor T4, the second electrode of the second reset transistor Tr2, and the anode of the light emitting element LE.

[0131] The array substrate in some embodiments includes a plurality of subpixels. In some embodiments, the plurality of subpixels includes a respective first subpixel, a respective second subpixel, and a respective third subpixel. Optionally, a respective pixel of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. The plurality of subpixels in the array substrate are arranged in an array. In one example, the array of the plurality of subpixels includes a S1-S2-S3 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, and S3 stands for the respective third subpixel. In another example, the S1-S2-S3 format is a C1-C2-C3 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, and C3 stands for the respective third subpixel of a third color. In another example, the C1-C2-C3 format is an R-G-B format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, and the respective third subpixel is a blue subpixel.

[0132] In another example, the array of the plurality of subpixels includes a S1-S2-S3-S4 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, S3 stands for the respective third subpixel, and S4 stands for the respective fourth subpixel. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C4 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C4 stands for the respective fourth subpixel of a fourth color. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C2’ format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C2’s tands for the respective fourth subpixel of the second color. In another example, the C1-C2-C3-C2’ format is a R-G-B-G format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, the respective third subpixel is a blue subpixel, and the respective fourth subpixel is a green subpixel.

[0133] In some embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes a respective first subpixel, a respective second subpixel, and a respective third subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, and the respective third subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the driving transistor Td, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the storage capacitor Cst.

[0134] In alternative embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes a respective first subpixel, a respective second subpixel, a respective third subpixel, and a respective fourth subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the driving transistor Td, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the storage capacitor Cst.

[0135] The present disclosure may be implemented in pixel driving circuit having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, and a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. Referring to FIG. 2A, all transistors are p-type transistors such as polysilicon transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0136] FIG. 2B is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A and FIG. 2B, during one frame of image, the operation of the pixel driving circuit includes a reset sub-phase t1, a data write sub-phase t2, and a light emitting sub-phase t3. In the initial sub-phase t0, a turning-off reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 to turn off the first reset transistor Tr1. A turning-off reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 and the gate electrode of the third reset transistor Tr3 to turn off the second reset transistor Tr2 and the third reset transistor Tr3. In the initial sub-phase t0, the respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-off signal, thus the first transistor T1 and the second transistor T2 are turned off.

[0137] In the reset sub-phase t1, a turning-on reset control signal is provided through the first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 to turn on the first reset transistor Tr1; allowing an initialization voltage signal from the respective first reset signal line Vint1 to pass from a first electrode of the first reset transistor Tr1 to a second electrode of the first reset transistor Tr1, and in turn to the first capacitor electrode Ce1 and the gate electrode of the driving transistor Td. The gate electrode of the driving transistor Td is initialized. The second capacitor electrode Ce2 receives a high voltage signal from the respective first voltage supply line Vdd. The first capacitor electrode Ce1 is charged in the reset sub-phase t1 due to an increasing voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2. In the reset sub-phase t1, the respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-off signal, thus the first transistor T1 and the second transistor T2 are turned off. The respective first light emitting control signal line em1 is provided with a high voltage signal to turn off the third transistor T3, and the respective second light emitting control signal line em2 is provided with a high voltage signal to turn off the fourth transistor T4.

[0138] In the data write sub-phase t2, the turning-off reset control signal is again provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 to turn off the first reset transistor Tr1. The respective first gate line GL1 and the respective second gate line GL2 are provided with turning-on signals, thus the first transistor T1 and the second transistor T2 are turned on. A second electrode of the driving transistor Td is connected with the second electrode of the second transistor T2. A gate electrode of the driving transistor Td is electrically connected with the first electrode of the second transistor T2. Because the second transistor T2 is turned on in the data write sub-phase t2, the gate electrode and the second electrode of the driving transistor Td are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, thus rendering the driving transistor Td in a diode connecting mode. The first transistor T1 is turned on in the data write sub-phase t2. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the driving transistor Td, which is connected to the second electrode of the first transistor T1. A node N2 connecting to the first electrode of the driving transistor Td has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, the voltage level at the first node N1 in the data write sub-phase t2 increase gradually to (Vdata + Vth) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth is the voltage level of the threshold voltage Th of the PN junction. The storage capacitor Cst is discharged because the voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2 is reduced to a relatively small value. The respective first light emitting control signal line em1 is provided with a high voltage signal to turn off the third transistor T3, and the respective second light emitting control signal line em2 is provided with a high voltage signal to turn off the fourth transistor T4.

[0139] In the data write sub-phase t2, a turning-on reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn on the second reset transistor Tr2; allowing an initialization voltage signal from the respective second reset signal line Vint2 to pass from a first electrode of the second reset transistor Tr2 to a second electrode of the second reset transistor Tr2; and in turn to the node N4. The anode of the light emitting element LE is initialized. A turning-on reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the third reset transistor Tr3 to turn on the third reset transistor Tr3; allowing an initialization voltage signal from the respective second reset signal line Vint2 to pass from a first electrode of the third reset transistor Tr3 to a second electrode of the third reset transistor Tr3; and in turn to the node N2. The node N2 is initialized.

[0140] In the light emitting sub-phase t3, the turning-off reset control signal is again provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 to turn off the first reset transistor Tr1. The respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-off signal, the first transistor T1 and the second transistor T2 are turned off. The respective first light emitting control signal line em1 is provided with a low voltage signal to turn on the third transistor T3, and the respective second light emitting control signal line em2 is provided with a low voltage signal to turn on the fourth transistor T4. The voltage level at the first node N1 in the light emitting sub-phase t3 is maintained at (Vdata + Vth) , the driving transistor Td is turned on by the voltage level, and working in the saturation area. A path is formed through the third transistor T3, the driving transistor Td, the fourth transistor T4, to the light emitting element LE. The driving transistor Td generates a driving current for driving the light emitting element LE to emit light. A voltage level at a node N3 connected to the second electrode of the driving transistor Td equals to a light emitting voltage of the light emitting element LE.

[0141] In some embodiments, the respective first reset control signal line rst1 and the respective second gate line GL2 are configured to receive output control signals of different stages from a first scan circuit. In some embodiments, the respective second gate line GL2 is configured to receive an output control signal from an n-th stage of the first scan circuit, and the respective first reset control signal line rst1 is configured to receive an output control signal from a previous stage of the first scan circuit. In one example, the respective first reset control signal line rst1 is configured to receive an output control signal from an (n-5) -th stage of the first scan circuit, n being an integer equal to or greater than 6.

[0142] In some embodiments, the respective first light emitting control signal line em1 and the respective second light emitting control signal line em2 are configured to receive output control signals of different stages from a second scan circuit. In some embodiments, the respective first light emitting control signal line em1 is configured to receive an output control signal from an m-th stage of the second scan circuit, and the respective second light emitting control signal line em2 is configured to receive an output control signal from an (m-1) -th stage of the second scan circuit, m being an integer equal to or greater than 2.

[0143] In some embodiments, the array substrate further includes a first scan circuit comprising a plurality of stages of scan units cascaded in series. In some embodiments, the first scan circuit is configured to output output control signals through the plurality of stages of scan units to a plurality of rows of pixel driving circuits in the array substrate. In some embodiments, an n-th stage scan unit of the first scan circuit is configured to output an output control signal to a gate electrode of a second transistor T2 in a pixel driving circuit through the respective second gate line GL2, and a previous stage scan unit of the first scan circuit is configured to output an output control signal to a gate electrode of a first reset transistor Tr1 in the pixel driving circuit through the respective first reset control signal line rst1. In one example, an (n-5) -th stage scan unit of the first scan circuit is configured to output an output control signal to a gate electrode of a first reset transistor Tr1 in the pixel driving circuit through the respective first reset control signal line rst1, n being an integer equal to or greater than 6. When the second transistor T2 and the first reset transistor Tr1 are both turned on, the voltage at the third node N3 is reset, providing the driving transistor Td with a uniform bias state.

[0144] In some embodiments, the array substrate further includes a second scan circuit comprising a plurality of stages of scan units cascaded in series. In some embodiments, the second scan circuit is configured to output output control signals through the plurality of stages of scan units to a plurality of rows of pixel driving circuits in the array substrate. In some embodiments, an m-th stage scan unit of the second scan circuit is configured to output an output control signal to a gate electrode of a first light emitting control transistor T3 in a pixel driving circuit through the respective first light emitting control signal line em1, and an (m-1) -th stage scan unit of the second scan circuit is configured to output an output control signal to a gate electrode of a second light emitting control transistor T4 in the pixel driving circuit through the respective second light emitting control signal line em2, m being an integer equal to or greater than 2.

[0145] FIG. 3A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 3B is a schematic diagram illustrating an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 3A. FIG. 4A is a diagram illustrating the structure of a light shielding layer in the portion of the array substrate depicted in FIG. 3A. FIG. 4B is a diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 3A. FIG. 4C is a diagram illustrating the structure of a first gate metal layer in the portion of the array substrate depicted in FIG. 3A. FIG. 4D is a diagram illustrating the structure of a second gate metal layer in the portion of the array substrate depicted in FIG. 3A. FIG. 4E is a diagram illustrating the structure of an inter-layer dielectric layer in the portion of the array substrate depicted in FIG. 3A. FIG. 4F is a diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 3A. FIG. 4G is a diagram illustrating the structure of a first planarization layer in the portion of the array substrate depicted in FIG. 3A. FIG. 4H is a diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 3A. FIG. 4I is a diagram illustrating the structure of a second planarization layer in the portion of the array substrate depicted in FIG. 3A. FIG. 4J is a diagram illustrating the structure of an anode layer in the portion of the array substrate depicted in FIG. 3A. FIG. 4K is a diagram illustrating the structure of a pixel definition layer in the portion of the array substrate depicted in FIG. 3A. FIG. 5 is a cross-sectional view along an A-A’ line in FIG. 3A. FIG. 3A, FIG. 3B, FIG. 4A to FIG. 4K, and FIG. 5 depict a portion of the array substrate having three adjacent pixel driving circuits arranged in a row, including PDC1, PDC2, and PDC3.

[0146] Referring to FIG. 3A, FIG. 3B, FIG. 4A to FIG. 4K, and FIG. 5, the array substrate in some embodiments includes a base substrate BS, a light shielding layer LSL on the base substrate BS, a buffer layer BUF on a side of the light shielding layer LSL away from the base substrate BS, a semiconductor material layer SML on a side of the buffer layer BUF away from the base substrate BS, a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS, a first gate metal layer Gate1 on a side of the gate insulating layer GI away from the semiconductor material layer SML, an insulating layer IN on a side of the first gate metal layer Gate1 away from the gate insulating layer GI, a second gate metal layer Gate2 on a side of the insulating layer IN away from the first gate metal layer Gate1, an inter-layer dielectric layer ILD on a side of the second gate metal layer Gate2 away from the insulating layer IN, a first signal line layer SD1 on a side of the inter-layer dielectric layer ILD away from the second gate metal layer Gate2, a first planarization layer PLN1 on a side of the first signal line layer SD1 away from the inter-layer dielectric layer ILD, a second signal line layer SD2 on a side of the first planarization layer PLN1 away from the first signal line layer SD1, a second planarization layer PLN2 on a side of the second signal line layer SD2 away from the first planarization layer PLN1, an anode layer ADL on a side of the second planarization layer PLN2 away from the second signal line layer SD2, and a pixel definition layer PDL on a side of the anode layer ADL away from the second planarization layer PLN2.

[0147] Referring to FIG. 2A, FIG. 3A, FIG. 3B, and FIG. 4A, the light shielding layer LSL in some embodiments includes a light shield LS.

[0148] Referring to FIG. 2A, FIG. 3A, FIG. 3B, and FIG. 4B, the semiconductor material layer SML in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer SML further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer SML further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer SML includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Various appropriate semiconductor materials may be used for making the semiconductor material layer SML. Examples of the semiconductor materials for making the semiconductor material layer SML include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0149] FIG. 4B is annotated with labels indicating components of each of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode Sr1, and a second electrode Dr1. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode Sr2, and a second electrode Dr2. The third reset transistor Tr3 includes an active layer ACTr3, a first electrode Sr3, and a second electrode Dr3. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd.

[0150] Optionally, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , the first electrodes (S1, S2, S3, S4, Sr1, Sr2, Sr3, and Sd) , and the second electrodes (D1, D2, D3, D4, Dr1, Dr2, Dr3, and Dd) of the respective transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) are in a same layer.

[0151] In some embodiments, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, Sr3, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, Dr3, and Dd) of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit are parts of a unitary structure.

[0152] In some embodiments, the semiconductor material layer SML further includes a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) . In some embodiments, the respective first reset signal line Vint1 is connected to first electrodes of first reset transistors of pixel driving circuits in a same row. In some embodiments, the respective first reset signal line Vint1, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, Sr3, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, Dr3, and Dd) of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1; active layers, first electrodes, and second electrodes of transistors in pixel driving circuits in a same row are parts of a unitary structure.

[0153] Referring to FIG. 2A, FIG. 3A, FIG. 3B, and FIG. 4C, the first gate metal layer Gate1 in some embodiments includes a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a first capacitor electrode Ce1 of the storage capacitor Cst, a first gate electrode pad GEP1, a second gate electrode pad GEP2, a third gate electrode pad GEP3, a fourth gate electrode pad GEP4, and a fifth gate electrode pad GEP5.

[0154] Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first gate metal layer Gate1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first gate metal layer Gate1 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the respective second reset control signal line rst2 of the plurality of second reset control signal lines, the first capacitor electrode Ce1 of the storage capacitor Cst, the first gate electrode pad GEP1, the second gate electrode pad GEP2, the third gate electrode pad GEP3, the fourth gate electrode pad GEP4, and the fifth gate electrode pad GEP5 are in a same layer.

[0155] As used herein, the term “same layer” refers to the relationship between the layers simultaneously formed in the same step. In one example, the respective second reset control signal line rst2 and the first capacitor electrode Ce1 are in a same layer when they are formed as a result of one or more steps of a same patterning process performed in a same layer of material. In another example, the respective second reset control signal line rst2 and the first capacitor electrode Ce1 can be formed in a same layer by simultaneously performing the step of forming the respective second reset control signal line rst2, and the step of forming the first capacitor electrode Ce1. The term “same layer” does not always mean that the thickness of the layer or the height of the layer in a cross-sectional view is the same.

[0156] In some embodiments, the first gate electrode pad GEP1 includes the gate electrode G1 of the first transistor T1 in the pixel driving circuit. In some embodiments, the second gate electrode pad GEP2 includes the gate electrode G2 of the second transistor T2 in the pixel driving circuit. In some embodiments, the third gate electrode pad GEP3 includes the gate electrode G3 of the third transistor T3 in the pixel driving circuit. In some embodiments, the fourth gate electrode pad GEP4 includes the gate electrode G4 of the fourth transistor T4 in the pixel driving circuit. In some embodiments, the fifth gate electrode pad GEP5 includes the gate electrode Gr1 of the first reset transistor Tr1 in the pixel driving circuit. The first gate electrode pad GEP1 is connected to a respective first gate line GL1 of a plurality of first gate lines. The second gate electrode pad GEP2 is connected to a respective second gate line GL2 of a plurality of second gate lines. The third gate electrode pad GEP3 is connected to a respective first light emitting control signal line em1 of a plurality of first light emitting control signal lines. The fourth gate electrode pad GEP4 is connected to a respective second light emitting control signal line em2 of a plurality of second light emitting control signal lines. The fifth gate electrode pad GEP5 is connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines.

[0157] Referring to FIG. 2A, FIG. 3A, FIG. 3B, and FIG. 4D, the second gate metal layer Gate2 in some embodiments includes a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , and a second capacitor electrode Ce2 of the storage capacitor Cst. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second gate metal layer Gate2. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second gate metal layer Gate2 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of second reset signal lines and the second capacitor electrode Ce2 of the storage capacitor Cst are in a same layer.

[0158] Vias extending through the inter-layer dielectric layer ILD are depicted in FIG. 4E.

[0159] Referring to FIG. 2A, FIG. 3A, FIG. 3B, and FIG. 4F, the first signal line layer SD1 in some embodiments includes a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of second gate lines (e.g., a respective second gate line GL2) , a plurality of first light emitting control signal lines (e.g., a respective first light emitting control signal line em1) , a plurality of second light emitting control signal lines (e.g., a respective second light emitting control signal line em2) , a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) , a plurality of first voltage supply lines (e.g., a respective first voltage supply line Vdd1) , a first node connecting line Cln1, a data signal connecting pad DCP, a relay electrode RE, and a reset signal connecting pad Cli.

[0160] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer SD1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure.

[0161] Optionally, the plurality of first reset control signal lines (e.g., the respective first reset control signal line rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of second gate lines (e.g., the respective second gate line GL2) , the plurality of first light emitting control signal lines (e.g., the respective first light emitting control signal line em1) , the plurality of second light emitting control signal lines (e.g., the respective second light emitting control signal line em2) , the plurality of third reset signal lines (e.g., the respective third reset signal line Vint3) , the plurality of first voltage supply lines (e.g., the respective first voltage supply line Vdd1) , the first node connecting line Cln1, the data signal connecting pad DCP, the relay electrode RE, and the reset signal connecting pad Cli are in a same layer.

[0162] In some embodiments, the first node connecting line Cln1 in the pixel driving circuit connects multiple components of the pixel driving circuit to the first node N1. Referring to FIG. 5, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1 through a first via v1, and connected to the second transistor T2 (e.g., to the second electrode D2 of the second transistor T2) through a second via v2. Optionally, the first node connecting line Cln1 corresponds to the first node N1 depicted in FIG. 2A.

[0163] Referring to FIG. 2A, FIG. 3A, FIG. 3B, FIG. 4C, FIG. 4D, FIG. 4F, and FIG. 5, in some embodiments, in a hole region H, a portion of the second capacitor electrode Ce2 is absent. Optionally, an orthographic projection of the second capacitor electrode Ce2 on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers, with a margin, an orthographic projection of the first capacitor electrode Ce1 on the base substrate BS except for the hole region H in which a portion of the second capacitor electrode Ce2 is absent. Optionally, the first via v1 extends through the inter-layer dielectric layer ILD and the insulating layer IN. Optionally, the second via v2 extends through the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI.

[0164] Referring to FIG. 4A, FIG. 4F, FIG. 4H, and FIG. 5, the data signal connecting pad DCP in the pixel driving circuit connects the respective data line DL to the first electrode S1 of the first transistor T1, data signals provided by the respective data line DL is transmitted to the first electrode S1 of the first transistor T1 through the signal connecting pad DCP.

[0165] Referring to FIG. 4A, FIG. 4F, FIG. 4H, and FIG. 5, the relay electrode RE connects an anode connecting pad ACP with a second electrode D4 of the fourth transistor T4 in the pixel driving circuit. The anode connecting pad ACP is further connected to an anode of a light emitting element.

[0166] Referring to FIG. 3A, FIG. 3B, FIG. 3D, FIG. 3I, FIG. 4A, and FIG. 4B, the reset signal connecting line Cli connects the respective second reset signal line Vint2 with the first electrode Sr2 of the second reset transistor Tr2 in the pixel driving circuit, thereby providing a reset signal to the first electrode Sr2 of the second reset transistor Tr2 in the pixel driving circuit.

[0167] In some embodiments, the reset signal connecting line Cli in at least one pixel driving circuit is further connected to a respective fourth reset signal line Vint4 of a plurality of fourth reset signal lines in the second signal line layer SD2.

[0168] In some embodiments, the relay electrode RE is connected to a second electrode of the fourth transistor and a second electrode of the second reset transistor, and connected to an anode connecting pad.

[0169] Vias extending through the first planarization layer PLN1 are depicted in FIG. 4G.

[0170] Referring to FIG. 2A, FIG. 3A, FIG. 3B, and FIG. 4H, the second signal line layer SD2 in some embodiments includes a plurality of second voltage supply lines (e.g., a respective second voltage supply line Vdd2) , a plurality of data lines (e.g., a respective data line DL) , a plurality of fourth reset signal lines (e.g., a respective fourth reset signal line Vint4) , and an anode connecting pad ACP.

[0171] In some embodiments, the plurality of first voltage supply lines and the plurality of second voltage supply lines are configured to provide a first reference voltage signal. In one example, the first reference voltage signal is a constant voltage signal, e.g., a high reference voltage signal.

[0172] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second signal line layer SD2. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer SD2 include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the second signal line layer includes a plurality of sub-layers stacked together. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of second voltage supply lines (e.g., the respective second voltage supply line Vdd2) , the plurality of data lines (e.g., the respective data line DL) , the plurality of fourth reset signal lines (e.g., the respective fourth reset signal line Vint4) , and the anode connecting pad ACP are in a same layer.

[0173] In some embodiments, the plurality of first voltage supply lines are configured to provide a first reference voltage signal. In one example, the first reference voltage signal is a constant voltage signal, e.g., a high reference voltage signal.

[0174] Vias extending through the second planarization layer PLN2 are depicted in FIG. 4I.

[0175] Referring to FIG. 2A, FIG. 3A, FIG. 3B, and FIG. 4J, the anode layer ADL in some embodiments includes a plurality of anodes AD.

[0176] Referring to FIG. 2A, FIG. 3A, FIG. 3B, and FIG. 4K, the array substrate in some embodiments includes a plurality of subpixel apertures SA extending through the pixel definition layer PDL.

[0177] In some embodiments, referring to FIG. 2A, FIG. 3A, FIG. 3B, FIG. 4A to FIG. 4K, and FIG. 5, the plurality of first reset signal lines are in the semiconductor material layer SML. In some embodiments, a respective first reset signal line Vint1 of the plurality of first reset signal lines is connected to first electrodes of first reset transistors of pixel driving circuits in a same row. In some embodiments, the respective first reset signal line Vint1 and the first electrodes of first reset transistors of pixel driving circuits in the same row are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1, the active layers, at least portions of the first electrodes, and at least portions of the second electrodes of multiple transistors in the pixel driving circuit are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, Sr3, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, Dr3, and Dd) of all transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit are parts of a unitary structure. The inventors of the present disclosure discover that having the plurality of first reset signal lines in the semiconductor material layer SML obviates the need for forming vias in the array substrate.

[0178] In some embodiments, the plurality of first light emitting control signal lines and the plurality of second light emitting control signal lines are in the first signal line layer SD1. The first signal line layer SD1 is made of a conductive material having a relatively low resistance, thus the plurality of first light emitting control signal lines and the plurality of second light emitting control signal lines have a relatively low resistance when they are formed in the first signal line layer SD1.

[0179] In some embodiments, the plurality of first reset signal lines are in the semiconductor material layer SML, the plurality of second reset signal lines are in the second gate metal layer Gate2, and the plurality of third reset signal lines are in the first signal line layer SD1.

[0180] FIG. 6A is a diagram illustrating the structure of a second signal line layer and an anode layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 6B is a diagram illustrating the structure of a second signal line layer and a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 6A, FIG. 6B, FIG. 2A, FIG. 3A, FIG. 3B, FIG. 4A to FIG. 4K, and FIG. 5, in some embodiments, at least one second voltage supply line of the plurality of second voltage supply lines includes a main body MB and a loop LP. In some embodiments, the array substrate includes an aperture AP extending through the at least one second voltage supply line, wherein the loop LP includes a branch BH at least partially surrounding the aperture AP. In some embodiments, the branch BH extends along a second direction DR2; the main body MB, the aperture AP, and the branch BH are arranged along a first direction DR1, the first direction DR1 and the second direction DR2 being different from each other. In one example, the first direction DR1 and the second direction DR2 are perpendicular to each other. In some embodiments, the plurality of second voltage supply lines are arranged along the first direction DR1. In some embodiments, the plurality of data lines are arranged along the first direction DR1. In some embodiments, the plurality of fourth reset signal lines are arranged along the first direction DR1.

[0181] In some embodiments, the array substrate includes three lines of the plurality of second voltage supply lines, including a first line Vdd2-1, a second line Vdd2-2, and a third line Vdd2-3. In some embodiments, the first line Vdd2-1, the second line Vdd2-2, and the third line Vdd2-3 are configured to provide reference voltage signals to three adjacent columns of pixel driving circuits, respectively. In some embodiments, the first line Vdd2-1 includes a loop LP, while the second line Vdd2-2 and the third line Vdd2-3 do not include a loop.

[0182] In some embodiments, an orthographic projection of a first anode AD1 on a base substrate at least partially overlaps with an orthographic projection of the first line Vdd2-1 on the base substrate, and at least partially overlaps with an orthographic projection of the second line Vdd2-2 on the base substrate. Optionally, the orthographic projection of the first anode AD1 on the base substrate is non-overlapping with an orthographic projection of the third line Vdd2-3 on the base substrate. Optionally, the first anode AD1 is an anode in a subpixel configured to receive a reference voltage signal from the first line Vdd2-1.

[0183] In some embodiments, an orthographic projection of a second anode AD2 on a base substrate at least partially overlaps with an orthographic projection of the first line Vdd2-1 on the base substrate, and at least partially overlaps with an orthographic projection of the second line Vdd2-2 on the base substrate. Optionally, the orthographic projection of the second anode AD2 on the base substrate is non-overlapping with an orthographic projection of the third line Vdd2-3 on the base substrate. Optionally, the second anode AD2 is an anode in a subpixel configured to receive a reference voltage signal from the second line Vdd2-2.

[0184] In some embodiments, an orthographic projection of a third anode AD3 on a base substrate at least partially overlaps with an orthographic projection of the third line Vdd2-3 on the base substrate. Optionally, the orthographic projection of the third anode AD3 on the base substrate is non-overlapping with an orthographic projection of the first line Vdd2-1 on the base substrate, and non-overlapping with an orthographic projection of the second line Vdd2-2 on the base substrate. Optionally, the third anode AD3 is an anode in a subpixel configured to receive a reference voltage signal from the third line Vdd2-3.

[0185] In some embodiments, the first line Vdd2-1 includes a main body MB, a first loop LP1, and a second loop LP2. In some embodiments, the array substrate includes a first aperture AP1 and a second aperture AP2 extending through the first line Vdd2-1. Optionally, the first loop LP1 includes a first branch BH1 at least partially surrounding the first aperture AP1. Optionally, the second loop LP2 includes a second branch BH2 at least partially surrounding the second aperture AP2.

[0186] In some embodiments, the first branch BH1 and the second branch BH2 extend along a second direction DR2; the main body MB, the first aperture AP1, and the first branch BH1 are arranged along a first direction DR1; the main body MB, the second aperture AP2, and the second branch BH are arranged along the first direction DR1, the first direction DR1 and the second direction DR2 being different from each other. In one example, the first direction DR1 and the second direction DR2 are perpendicular to each other. In some embodiments, the plurality of second voltage supply lines are arranged along the first direction DR1. In some embodiments, the plurality of data lines are arranged along the first direction DR1. In some embodiments, the plurality of fourth reset signal lines are arranged along the first direction DR1.

[0187] In some embodiments, an orthographic projection of a first anode AD1 on a base substrate overlaps with an orthographic projection of a portion of the main body MB of the first line Vdd2-1 on the base substrate, overlaps with an orthographic projection of a portion of the first loop LP1 of the first line Vdd2-1 on the base substrate, overlaps with an orthographic projection of a portion of a first data line DL1 of the plurality of data lines on the base substrate, and overlaps with an orthographic projection of a portion of the second line Vdd2-2 on the base substrate.

[0188] In some embodiments, the orthographic projection of the portion of the main body MB of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the first loop LP1 of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the first data line DL1 of the plurality of data lines on the base substrate, and the orthographic projection of the portion of the second line Vdd2-2 on the base substrate are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the first anode AD1 on the base substrate.

[0189] In some embodiments, an orthographic projection of a second anode AD2 on a base substrate overlaps with an orthographic projection of a portion of the main body MB of the first line Vdd2-1 on the base substrate, overlaps with an orthographic projection of a portion of the second loop LP2 of the first line Vdd2-1 on the base substrate, overlaps with an orthographic projection of a portion of a first data line DL1 of the plurality of data lines on the base substrate, and overlaps with an orthographic projection of a portion of the second line Vdd2-2 on the base substrate.

[0190] In some embodiments, the orthographic projection of the portion of the main body MB of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the second loop LP2 of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the first data line DL1 of the plurality of data lines on the base substrate, and the orthographic projection of the portion of the second line Vdd2-2 on the base substrate are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the second anode AD2 on the base substrate.

[0191] In some embodiments, an orthographic projection of a third anode AD3 on a base substrate overlaps with an orthographic projection of a portion of a second data line DL2 of the plurality of data lines on the base substrate, overlaps with an orthographic projection of a portion of the third line Vdd2-3 on the base substrate, and overlaps with an orthographic projection of a portion of a third data line DL3 of the plurality of data lines on the base substrate.

[0192] In some embodiments, the orthographic projection of the portion of the second data line DL2 of the plurality of data lines on the base substrate, the orthographic projection of the portion of the third line Vdd2-3 on the base substrate, and the orthographic projection of the portion of the third data line DL3 of the plurality of data lines on the base substrate are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the third anode AD3 on the base substrate.

[0193] The inventors of the present disclosure discover that a degree of evenness of anodes in a display panel could adversely affect image display. For example, color shift may result from the anodes being tilted. It is discovered in the present disclosure that signal lines underneath the anodes could significantly affect the degree the anodes being titled. In one example, underneath an anode, at one side a signal line is disposed while the other side is absent of a signal line. This results in an uneven surface of a planarization layer on top of the signal line. The uneven surface of the planarization layer in turn results in the anode on top of the planarization layer being tilted. For example, the presence of a signal line underneath a left side portion of a planarization layer results in an uneven surface of the planarization layer, which in turn results in an anode on top of the planarization layer being titled toward the right side. The titled anode reflects more light toward the right side of the display panel. In the display panel, anodes associated with subpixels of different colors have different titled angles, thus light reflected by anodes in subpixels of different colors reflect light of different colors respectively at different angles. The accumulated effect of this issue lead to color shift at a large viewing angle.

[0194] In the present disclosure, by having the orthographic projection of the portion of the main body MB of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the first loop LP1 of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the first data line DL1 of the plurality of data lines on the base substrate, and the orthographic projection of the portion of the second line Vdd2-2 on the base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the first anode AD1 on the base substrate, the array substrate achieves an even surface of the planarization layer underneath the first anode AD1.

[0195] By having the orthographic projection of the portion of the main body MB of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the second loop LP2 of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the first data line DL1 of the plurality of data lines on the base substrate, and the orthographic projection of the portion of the second line Vdd2-2 on the base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the second anode AD2 on the base substrate, the array substrate achieves an even surface of the planarization layer underneath the second anode AD2. As a result, color shift issue can be alleviated.

[0196] By having the orthographic projection of the portion of the second data line DL2 of the plurality of data lines on the base substrate, the orthographic projection of the portion of the third line Vdd2-3 on the base substrate, and the orthographic projection of the portion of the third data line DL3 of the plurality of data lines on the base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the third anode AD3 on the base substrate, the array substrate achieves an even surface of the planarization layer underneath the third anode AD3. As a result, color shift issue can be alleviated.

[0197] In some embodiments, the array substrate includes a plurality of subpixel apertures extending through the pixel definition layer PDL, including a first subpixel aperture SA1, a second subpixel aperture SA2, and a third subpixel aperture SA3. In some embodiments, the first subpixel aperture SA1 exposes a portion of the first anode AD1, the second subpixel aperture SA2 exposes a portion of the second anode AD2, and the third subpixel aperture SA3 exposes a portion of the third anode AD3. Optionally, the first subpixel aperture SA1 is a subpixel aperture in a subpixel configured to receive a reference voltage signal from the first line Vdd2-1. Optionally, the second subpixel aperture SA2 is a subpixel aperture in a subpixel configured to receive a reference voltage signal from the second line Vdd2-2. Optionally, the third subpixel aperture SA3 is a subpixel aperture in a subpixel configured to receive a reference voltage signal from the third line Vdd2-3.

[0198] In some embodiments, an orthographic projection of a first subpixel aperture SA1 on a base substrate overlaps with an orthographic projection of a portion of the main body MB of the first line Vdd2-1 on the base substrate, overlaps with an orthographic projection of a portion of the first loop LP1 of the first line Vdd2-1 on the base substrate, overlaps with an orthographic projection of a portion of a first data line DL1 of the plurality of data lines on the base substrate, and overlaps with an orthographic projection of a portion of the second line Vdd2-2 on the base substrate.

[0199] In some embodiments, the orthographic projection of the portion of the main body MB of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the first loop LP1 of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the first data line DL1 of the plurality of data lines on the base substrate, and the orthographic projection of the portion of the second line Vdd2-2 on the base substrate are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the first subpixel aperture SA1 on the base substrate.

[0200] In some embodiments, an orthographic projection of a second subpixel aperture SA2 on a base substrate overlaps with an orthographic projection of a portion of the main body MB of the first line Vdd2-1 on the base substrate, overlaps with an orthographic projection of a portion of the second loop LP2 of the first line Vdd2-1 on the base substrate, overlaps with an orthographic projection of a portion of a first data line DL1 of the plurality of data lines on the base substrate, and overlaps with an orthographic projection of a portion of the second line Vdd2-2 on the base substrate.

[0201] In some embodiments, the orthographic projection of the portion of the main body MB of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the second loop LP2 of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the first data line DL1 of the plurality of data lines on the base substrate, and the orthographic projection of the portion of the second line Vdd2-2 on the base substrate are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the second subpixel aperture SA2 on the base substrate.

[0202] In some embodiments, an orthographic projection of a third subpixel aperture SA3 on a base substrate overlaps with an orthographic projection of a portion of a second data line DL2 of the plurality of data lines on the base substrate, overlaps with an orthographic projection of a portion of the third line Vdd2-3 on the base substrate, and overlaps with an orthographic projection of a portion of a third data line DL3 of the plurality of data lines on the base substrate.

[0203] In some embodiments, the orthographic projection of the portion of the second data line DL2 of the plurality of data lines on the base substrate, the orthographic projection of the portion of the third line Vdd2-3 on the base substrate, and the orthographic projection of the portion of the third data line DL3 of the plurality of data lines on the base substrate are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the third subpixel aperture SA3 on the base substrate.

[0204] FIG. 6C is a diagram illustrating the structure of a first planarization layer, a second signal line layer, a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure. In some embodiments, an orthographic projection of vias extending through the first planarization layer on a base substrate is substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the plurality of subpixel apertures on the base substrate. By having this structure, the inventors of the present disclosure discover that the array substrate achieves an even surface of the planarization layer underneath the anodes. As a result, color shift issue can be alleviated.

[0205] In some embodiments, the array substrate includes a plurality of third via v3 extending through the first planarization layer. A respective second voltage supply line of the plurality of second voltage supply lines extends through a respective third via of the plurality of third via v3 to connect to a respective first voltage supply line of the plurality of first voltage supply lines. In some embodiments, an orthographic projection of the plurality of third via v3 on a base substrate is substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the plurality of subpixel apertures on the base substrate.

[0206] In some embodiments, the array substrate includes a plurality of fourth vias v4 extending through the first planarization layer. A respective data line of the plurality of data lines extends through a respective fourth via of the plurality of fourth vias v4 to connect to a data connecting pad. In some embodiments, an orthographic projection of the plurality of fourth vias v4 on a base substrate is substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the plurality of subpixel apertures on the base substrate.

[0207] FIG. 6D is a diagram illustrating the structure of a semiconductor material layer, a second gate metal layer, a respective first gate line, and a respective second gate line in a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 6D, in some embodiments, a portion of the second capacitor electrode Ce2 is configured to shield a portion of the semiconductor material layer comprising at least a portion of the second electrode D2 of the second transistor and / or at least a portion of a second electrode Dr1 of the first reset transistor from the respective first gate line GL1 and / or the respective second gate line GL2. The inventors of the present disclosure discover that this structure can prevent interference of the respective first gate line GL1 and / or the respective second gate line GL2 on the first node N1 (e.g., the portion of the semiconductor material layer comprising at least a portion of the second electrode D2 of the second transistor and / or at least a portion of a second electrode Dr1 of the first reset transistor) . The capacitance between the portion of the second capacitor electrode Ce2 and the first node N1 stabilizes the voltage at the first node N1.

[0208] In some embodiments, an orthographic projection of a portion of the respective first gate line GL1 on a base substrate overlaps with an orthographic projection of a portion of the semiconductor material layer comprising at least a portion of the second electrode D2 of the second transistor and / or at least a portion of a second electrode Dr1 of the first reset transistor on the base substrate; and an orthographic projection of a portion of the second capacitor electrode Ce2 of the storage capacitor on the base substrate at least partially overlaps with the orthographic projection of the portion of the respective first gate line GL1 on the base substrate, and at least partially overlaps with the orthographic projection of the portion of the semiconductor material layer comprising at least a portion of the second electrode D2 of the second transistor and / or at least a portion of a second electrode Dr1 of the first reset transistor on the base substrate.

[0209] In some embodiments, an orthographic projection of a portion of the respective second gate line GL2 on a base substrate overlaps with an orthographic projection of a portion of the semiconductor material layer comprising at least a portion of the second electrode D2 of the second transistor and / or at least a portion of a second electrode Dr1 of the first reset transistor on the base substrate; and an orthographic projection of a portion of the second capacitor electrode Ce2 of the storage capacitor on the base substrate at least partially overlaps with the orthographic projection of the portion of the respective second gate line GL2 on the base substrate, and at least partially overlaps with the orthographic projection of the portion of the semiconductor material layer comprising at least a portion of the second electrode D2 of the second transistor and / or at least a portion of a second electrode Dr1 of the first reset transistor on the base substrate.

[0210] FIG. 6E is a diagram illustrating the structure of a second capacitor electrode in an  array substrate in some embodiments according to the present disclosure. Referring to FIG. 6E, the second capacitor electrode in some embodiments includes a main portion MP, and an extension ET extending away from the main portion MP. In some embodiments, the extension ET extends away from the main portion MP first along the second direction DR2, then along the first direction DR1, and then along the second direction DR2. In some embodiments, the extension ET includes a first part P1, a second part P2, and a third part P3, wherein the first part P1 is connected to the main portion MP, and the second part P2 connects the first part P1 to the third part P3. In some embodiments, the first part P1 extends along the second direction DR2 away from the main portion MP, the second part P2 extends along the first direction DR1, and the third part P3 extends along the second direction DR2 away from the main portion MP.

[0211] In some embodiments, an orthographic projection of a portion of the respective first gate line GL1 on a base substrate overlaps with an orthographic projection of a portion of the semiconductor material layer comprising at least a portion of the second electrode D2 of the second transistor and / or at least a portion of a second electrode Dr1 of the first reset transistor on the base substrate; and an orthographic projection of the third part P3 on the base substrate at least partially overlaps with the orthographic projection of the portion of the respective first gate line GL1 on the base substrate, and at least partially overlaps with the orthographic projection of the portion of the semiconductor material layer comprising at least a portion of the second electrode D2 of the second transistor and / or at least a portion of a second electrode Dr1 of the first reset transistor on the base substrate.

[0212] In some embodiments, an orthographic projection of a portion of the respective second gate line GL2 on a base substrate overlaps with an orthographic projection of a portion of the semiconductor material layer comprising at least a portion of the second electrode D2 of the second transistor and / or at least a portion of a second electrode Dr1 of the first reset transistor on the base substrate; and an orthographic projection of the third part P3 on the base substrate at least partially overlaps with the orthographic projection of the portion of the respective second gate line GL2 on the base substrate, and at least partially overlaps with the orthographic projection of the portion of the semiconductor material layer comprising at least a portion of the second electrode D2 of the second transistor and / or at least a portion of a second electrode Dr1 of the first reset transistor on the base substrate.

[0213] FIG. 7A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 7B is a schematic diagram illustrating an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 7A. FIG. 8A is a diagram illustrating the structure of a light shielding layer in the portion of the array substrate depicted in FIG. 7A. FIG. 8B is a diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 7A. FIG. 8C is a diagram illustrating the structure of a first gate metal layer in the portion of the array substrate depicted in FIG. 7A. FIG. 8D is a diagram illustrating the structure of a second gate metal layer in the portion of the array substrate depicted in FIG. 7A. FIG. 8E is a diagram illustrating the structure of an inter-layer dielectric layer in the portion of the array substrate depicted in FIG. 7A. FIG. 8F is a diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 7A. FIG. 8G is a diagram illustrating the structure of a first planarization layer in the portion of the array substrate depicted in FIG. 7A. FIG. 8H is a diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 7A. FIG. 8I is a diagram illustrating the structure of a second planarization layer in the portion of the array substrate depicted in FIG. 7A. FIG. 8J is a diagram illustrating the structure of an anode layer in the portion of the array substrate depicted in FIG. 7A. FIG. 8K is a diagram illustrating the structure of a pixel definition layer in the portion of the array substrate depicted in FIG. 7A. FIG. 7A, FIG. 7B, and FIG. 8A to FIG. 8K depict a portion of the array substrate having three adjacent pixel driving circuits arranged in a row, including PDC1, PDC2, and PDC3.

[0214] Referring to FIG. 2A, FIG. 7A, FIG. 7B, and FIG. 8A, the light shielding layer in some embodiments includes a light shield LS.

[0215] Referring to FIG. 2A, FIG. 7A, FIG. 7B, and FIG. 8B, the semiconductor material layer in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Various appropriate semiconductor materials may be used for making the semiconductor material layer. Examples of the semiconductor materials for making the semiconductor material layer include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0216] FIG. 8B is annotated with labels indicating components of each of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode Sr1, and a second electrode Dr1. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode Sr2, and a second electrode Dr2. The third reset transistor Tr3 includes an active layer ACTr3, a first electrode Sr3, and a second electrode Dr3. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd.

[0217] Optionally, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , the first electrodes (S1, S2, S3, S4, Sr1, Sr2, Sr3, and Sd) , and the second electrodes (D1, D2, D3, D4, Dr1, Dr2, Dr3, and Dd) of the respective transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) are in a same layer.

[0218] In some embodiments, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure.

[0219] In some embodiments, the semiconductor material layer further includes a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) . In some embodiments, the respective first reset signal line Vint1 is connected to first electrodes of first reset transistors of pixel driving circuits in a same row. In some embodiments, the respective first reset signal line Vint1, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure.

[0220] Referring to FIG. 2A, FIG. 7A, FIG. 7B, and FIG. 8C, the first gate metal layer in some embodiments includes a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of second light emitting control signal lines (e.g., a respective second light emitting control signal line em2) , a first capacitor electrode Ce1 of the storage capacitor Cst, a first gate electrode pad GEP1, a second gate electrode pad GEP2, a third gate electrode pad GEP3, and a fifth gate electrode pad GEP5.

[0221] Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the respective second reset control signal line rst2 of the plurality of second reset control signal lines, the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines, the first capacitor electrode Ce1 of the storage capacitor Cst, the first gate electrode pad GEP1, the second gate electrode pad GEP2, the third gate electrode pad GEP3, and the fifth gate electrode pad GEP5 are in a same layer.

[0222] In some embodiments, the first gate electrode pad GEP1 includes the gate electrode G1 of the first transistor T1 in the pixel driving circuit. In some embodiments, the second gate electrode pad GEP2 includes the gate electrode G2 of the second transistor T2 in the pixel driving circuit. In some embodiments, the third gate electrode pad GEP3 includes the gate electrode G3 of the third transistor T3 in the pixel driving circuit. In some embodiments, the fifth gate electrode pad GEP5 includes the gate electrode Gr1 of the first reset transistor Tr1 in the pixel driving circuit. The first gate electrode pad GEP1 is connected to a respective first gate line GL1 of a plurality of first gate lines. The second gate electrode pad GEP2 is connected to a respective second gate line GL2 of a plurality of second gate lines. The third gate electrode pad GEP3 is connected to a respective first light emitting control signal line em1 of a plurality of first light emitting control signal lines. The fifth gate electrode pad GEP5 is connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines.

[0223] Referring to FIG. 2A, FIG. 7A, FIG. 7B, and FIG. 8D, the second gate metal layer in some embodiments includes a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , a plurality of first light emitting control signal lines (e.g., a respective first light emitting control signal line em1) , and a second capacitor electrode Ce2 of the storage capacitor Cst. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of second reset signal lines, the plurality of first light emitting control signal lines, and the second capacitor electrode Ce2 of the storage capacitor Cst are in a same layer.

[0224] Vias extending through the inter-layer dielectric layer are depicted in FIG. 8E.

[0225] Referring to FIG. 2A, FIG. 7A, FIG. 7B, and FIG. 8F, the first signal line layer in some embodiments includes a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of second gate lines (e.g., a respective second gate line GL2) , a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) , a plurality of first voltage supply lines (e.g., a respective first voltage supply line Vdd1) , a first node connecting line Cln1, a second node connecting line Cln2, a light emitting control signal connecting pad LEP, a data signal connecting pad DCP, a relay electrode RE, and a reset signal connecting pad Cli.

[0226] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure.

[0227] Optionally, the plurality of first reset control signal lines (e.g., the respective first reset control signal line rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of second gate lines (e.g., the respective second gate line GL2) , the plurality of third reset signal lines (e.g., the respective third reset signal line Vint3) , the plurality of first voltage supply lines (e.g., the respective first voltage supply line Vdd1) , the first node connecting line Cln1, the second node connecting line Cln2, the light emitting control signal connecting pad LEP, the data signal connecting pad DCP, the relay electrode RE, and the reset signal connecting pad Cli are in a same layer.

[0228] In some embodiments, the first node connecting line Cln1 in the pixel driving circuit connects multiple components of the pixel driving circuit to the first node N1. In some embodiments, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1 through a first via v1, and connected to the second transistor T2 (e.g., to the second electrode D2 of the second transistor T2) through a second via v2. Optionally, the first node connecting line Cln1 corresponds to the node N1 depicted in FIG. 2A.

[0229] In some embodiments, the second node connecting line Cln2 in the pixel driving circuit connects multiple components of the pixel driving circuit to the second node N2. In some embodiments, the second node connecting line Cln2 is connected to a second electrode of the third transistor, and connected to a second electrode of the third reset transistor. Optionally, the second node connecting line Cln2 corresponds to the second node N2 depicted in FIG. 2A.

[0230] Referring to FIG. 8A, FIG. 8F, FIG. 8H, the data signal connecting pad DCP in the pixel driving circuit connects the respective data line DL to the first electrode S1 of the first transistor T1, data signals provided by the respective data line DL is transmitted to the first electrode S1 of the first transistor T1 through the signal connecting pad DCP.

[0231] Referring to FIG. 8A, FIG. 8F, FIG. 8H, the relay electrode RE connects an anode connecting pad ACP with a second electrode D4 of the fourth transistor T4 in the pixel driving circuit. The anode connecting pad ACP is further connected to an anode of a light emitting element.

[0232] Referring to FIG. 7A, FIG. 7B, FIG. 7D, FIG. 7I, FIG. 8A, and FIG. 8B, the reset signal connecting line Cli connects the respective second reset signal line Vint2 with the first electrode Sr2 of the second reset transistor Tr2 in the pixel driving circuit, thereby providing a reset signal to the first electrode Sr2 of the second reset transistor Tr2 in the pixel driving circuit.

[0233] In some embodiments, the reset signal connecting line Cli in at least one pixel driving circuit is further connected to a respective fourth reset signal line Vint4 of a plurality of fourth reset signal lines in the second signal line layer.

[0234] In some embodiments, the light emitting control signal connecting pad LEP is connected to the third gate electrode pad GEP3, and is connected to a respective first light emitting control signal line em1.

[0235] In some embodiments, the relay electrode RE is connected to a second electrode of the fourth transistor and a second electrode of the second reset transistor, and connected to an anode connecting pad.

[0236] Vias extending through the first planarization layer are depicted in FIG. 8G.

[0237] Referring to FIG. 2A, FIG. 7A, FIG. 7B, and FIG. 8H, the second signal line layer in some embodiments includes a plurality of second voltage supply lines (e.g., a respective second voltage supply line Vdd2) , a plurality of data lines (e.g., a respective data line DL) , a plurality of fourth reset signal lines (e.g., a respective fourth reset signal line Vint4) , and an anode connecting pad ACP.

[0238] In some embodiments, the plurality of first voltage supply lines and the plurality of second voltage supply lines are configured to provide a first reference voltage signal. In one example, the first reference voltage signal is a constant voltage signal, e.g., a high reference voltage signal.

[0239] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the second signal line layer includes a plurality of sub-layers stacked together. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of second voltage supply lines (e.g., the respective second voltage supply line Vdd2) , the plurality of data lines (e.g., the respective data line DL) , the plurality of fourth reset signal lines (e.g., the respective fourth reset signal line Vint4) , and the anode connecting pad ACP are in a same layer.

[0240] In some embodiments, the plurality of first voltage supply lines are configured to provide a first reference voltage signal. In one example, the first reference voltage signal is a constant voltage signal, e.g., a high reference voltage signal.

[0241] Vias extending through the first planarization layer PLN1 are depicted in FIG. 8I.

[0242] Referring to FIG. 2A, FIG. 7A, FIG. 7B, and FIG. 8J, the anode layer in some embodiments includes a plurality of anodes AD.

[0243] Referring to FIG. 2A, FIG. 7A, FIG. 7B, and FIG. 8K, the array substrate in some embodiments includes a plurality of subpixel apertures SA extending through the pixel definition layer PDL.

[0244] In some embodiments, referring to FIG. 2A, FIG. 7A, FIG. 7B, FIG. 8A to FIG. 8K, the plurality of first reset signal lines are in the semiconductor material layer. In some embodiments, a respective first reset signal line Vint1 of the plurality of first reset signal lines is connected to first electrodes of first reset transistors of pixel driving circuits in a same row. In some embodiments, the respective first reset signal line Vint1 and the first electrodes of first reset transistors of pixel driving circuits in the same row are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1, the active layers, at least portions of the first electrodes, and at least portions of the second electrodes of multiple transistors in the pixel driving circuit are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of all transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure. The inventors of the present disclosure discover that having the plurality of first reset signal lines in the semiconductor material layer obviates the need for forming vias in the array substrate.

[0245] In some embodiments, the plurality of first light emitting control signal lines are in the second gate metal layer, and the plurality of second light emitting control signal lines are in the first gate metal layer. By having the plurality of first light emitting control signal lines in the second gate metal layer and the plurality of second light emitting control signal lines in the first gate metal layer, the first signal line layer can have a lower wiring density (e.g., lowered from 29.84%to 27.98%) . The inventors of the present disclosure discover that this structure prevents wires in the first signal line layer from shorts.

[0246] In some embodiments, the plurality of first reset signal lines are in the semiconductor material layer, the plurality of second reset signal lines are in the second gate metal layer, and the plurality of third reset signal lines are in the first signal line layer.

[0247] FIG. 9A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 9B is a schematic diagram illustrating an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 9A. FIG. 10A is a diagram illustrating the structure of a light shielding layer in the portion of the array substrate depicted in FIG. 9A. FIG. 10B is a diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 9A. FIG. 10C is a diagram illustrating the structure of a first gate metal layer in the portion of the array substrate depicted in FIG. 9A. FIG. 10D is a diagram illustrating the structure of a second gate metal layer in the portion of the array substrate depicted in FIG. 9A. FIG. 10E is a diagram illustrating the structure of an inter-layer dielectric layer in the portion of the array substrate depicted in FIG. 9A. FIG. 10F is a diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 9A. FIG. 10G is a diagram illustrating the structure of a first planarization layer in the portion of the array substrate depicted in FIG. 9A. FIG. 10H is a diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 9A. FIG. 10I is a diagram illustrating the structure of a second planarization layer in the portion of the array substrate depicted in FIG. 9A. FIG. 10J is a diagram illustrating the structure of an anode layer in the portion of the array substrate depicted in FIG. 9A. FIG. 10K is a diagram illustrating the structure of a pixel definition layer in the portion of the array substrate depicted in FIG. 9A. FIG. 9A, FIG. 9B, and FIG. 10A to FIG. 10K depict a portion of the array substrate having three adjacent pixel driving circuits arranged in a row, including PDC1, PDC2, and PDC3.

[0248] Referring to FIG. 2A, FIG. 9A, FIG. 9B, and FIG. 10A, the light shielding layer in some embodiments includes a light shield LS.

[0249] Referring to FIG. 2A, FIG. 9A, FIG. 9B, and FIG. 10B, the semiconductor material layer in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Various appropriate semiconductor materials may be used for making the semiconductor material layer. Examples of the semiconductor materials for making the semiconductor material layer include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0250] FIG. 10B is annotated with labels indicating components of each of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode Sr1, and a second electrode Dr1. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode Sr2, and a second electrode Dr2. The third reset transistor Tr3 includes an active layer ACTr3, a first electrode Sr3, and a second electrode Dr3. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd.

[0251] Optionally, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , the first electrodes (S1, S2, S3, S4, Sr1, Sr2, Sr3, and Sd) , and the second electrodes (D1, D2, D3, D4, Dr1, Dr2, Dr3, and Dd) of the respective transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) are in a same layer.

[0252] In some embodiments, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure.

[0253] In some embodiments, the semiconductor material layer further includes a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) . In some embodiments, the respective first reset signal line Vint1 is connected to first electrodes of first reset transistors of pixel driving circuits in a same row. In some embodiments, the respective first reset signal line Vint1, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure.

[0254] Referring to FIG. 2A, FIG. 9A, FIG. 9B, and FIG. 10C, the first gate metal layer in some embodiments includes a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of second light emitting control signal lines (e.g., a respective second light emitting control signal line em2) , a first capacitor electrode Ce1 of the storage capacitor Cst, a first gate electrode pad GEP1, a second gate electrode pad GEP2, a third gate electrode pad GEP3, and a fifth gate electrode pad GEP5.

[0255] Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the respective second reset control signal line rst2 of the plurality of second reset control signal lines, the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines, the first capacitor electrode Ce1 of the storage capacitor Cst, the first gate electrode pad GEP1, the second gate electrode pad GEP2, the third gate electrode pad GEP3, and the fifth gate electrode pad GEP5 are in a same layer.

[0256] In some embodiments, the first gate electrode pad GEP1 includes the gate electrode G1 of the first transistor T1 in the pixel driving circuit. In some embodiments, the second gate electrode pad GEP2 includes the gate electrode G2 of the second transistor T2 in the pixel driving circuit. In some embodiments, the third gate electrode pad GEP3 includes the gate electrode G3 of the third transistor T3 in the pixel driving circuit. In some embodiments, the fifth gate electrode pad GEP5 includes the gate electrode Gr1 of the first reset transistor Tr1 in the pixel driving circuit. The first gate electrode pad GEP1 is connected to a respective first gate line GL1 of a plurality of first gate lines. The second gate electrode pad GEP2 is connected to a respective second gate line GL2 of a plurality of second gate lines. The third gate electrode pad GEP3 is connected to a respective first light emitting control signal line em1 of a plurality of first light emitting control signal lines. The fifth gate electrode pad GEP5 is connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines.

[0257] Referring to FIG. 2A, FIG. 9A, FIG. 9B, and FIG. 10D, the second gate metal layer in some embodiments includes a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , a plurality of first light emitting control signal lines (e.g., a respective first light emitting control signal line em1) , and a second capacitor electrode Ce2 of the storage capacitor Cst. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of second reset signal lines, the plurality of first light emitting control signal lines, and the second capacitor electrode Ce2 of the storage capacitor Cst are in a same layer.

[0258] Vias extending through the inter-layer dielectric layer are depicted in FIG. 10E.

[0259] Referring to FIG. 2A, FIG. 9A, FIG. 9B, and FIG. 10F, the first signal line layer in some embodiments includes a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of second gate lines (e.g., a respective second gate line GL2) , a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) , a plurality of first voltage supply lines (e.g., a respective first voltage supply line Vdd1) , a first node connecting line Cln1, a second node connecting line Cln2, a light emitting control signal connecting pad LEP, a data signal connecting pad DCP, a relay electrode RE, and a reset signal connecting pad Cli.

[0260] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure.

[0261] Optionally, the plurality of first reset control signal lines (e.g., the respective first reset control signal line rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of second gate lines (e.g., the respective second gate line GL2) , the plurality of third reset signal lines (e.g., the respective third reset signal line Vint3) , the plurality of first voltage supply lines (e.g., the respective first voltage supply line Vdd1) , the first node connecting line Cln1, the second node connecting line Cln2, the light emitting control signal connecting pad LEP, the data signal connecting pad DCP, the relay electrode RE, and the reset signal connecting pad Cli are in a same layer.

[0262] In some embodiments, the first node connecting line Cln1 in the pixel driving circuit connects multiple components of the pixel driving circuit to the first node N1. In some embodiments, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1 through a first via v1, and connected to the second transistor T2 (e.g., to the second electrode D2 of the second transistor T2) through a second via v2. Optionally, the first node connecting line Cln1 corresponds to the node N1 depicted in FIG. 2A.

[0263] In some embodiments, the second node connecting line Cln2 in the pixel driving circuit connects multiple components of the pixel driving circuit to the second node N2. In some embodiments, the second node connecting line Cln2 is connected to a second electrode of the third transistor, and connected to a second electrode of the third reset transistor. Optionally, the second node connecting line Cln2 corresponds to the second node N2 depicted in FIG. 2A.

[0264] Referring to FIG. 10A, FIG. 10F, FIG. 10H, the data signal connecting pad DCP in the pixel driving circuit connects the respective data line DL to the first electrode S1 of the first transistor T1, data signals provided by the respective data line DL is transmitted to the first electrode S1 of the first transistor T1 through the signal connecting pad DCP.

[0265] Referring to FIG. 10A, FIG. 10F, FIG. 10H, the relay electrode RE connects an anode connecting pad ACP with a second electrode D4 of the fourth transistor T4 in the pixel driving circuit. The anode connecting pad ACP is further connected to an anode of a light emitting element.

[0266] Referring to FIG. 9A, FIG. 9B, FIG. 9D, FIG. 9I, FIG. 10A, and FIG. 10B, the reset signal connecting line Cli connects the respective second reset signal line Vint2 with the first electrode Sr2 of the second reset transistor Tr2 in the pixel driving circuit, thereby providing a reset signal to the first electrode Sr2 of the second reset transistor Tr2 in the pixel driving circuit.

[0267] In some embodiments, the reset signal connecting line Cli in at least one pixel driving circuit is further connected to a respective fourth reset signal line Vint4 of a plurality of fourth reset signal lines in the second signal line layer.

[0268] In some embodiments, the light emitting control signal connecting pad LEP is connected to the third gate electrode pad GEP3, and is connected to a respective first light emitting control signal line em1.

[0269] In some embodiments, the relay electrode RE is connected to a second electrode of the fourth transistor and a second electrode of the second reset transistor, and connected to an anode connecting pad.

[0270] Vias extending through the first planarization layer are depicted in FIG. 10G.

[0271] Referring to FIG. 2A, FIG. 9A, FIG. 9B, and FIG. 10H, the second signal line layer in some embodiments includes a plurality of second voltage supply lines (e.g., a respective second voltage supply line Vdd2) , a plurality of data lines (e.g., a respective data line DL) , a plurality of fourth reset signal lines (e.g., a respective fourth reset signal line Vint4) , and an anode connecting pad ACP.

[0272] In some embodiments, the plurality of first voltage supply lines and the plurality of second voltage supply lines are configured to provide a first reference voltage signal. In one example, the first reference voltage signal is a constant voltage signal, e.g., a high reference voltage signal.

[0273] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the second signal line layer includes a plurality of sub-layers stacked together. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of second voltage supply lines (e.g., the respective second voltage supply line Vdd2) , the plurality of data lines (e.g., the respective data line DL) , the plurality of fourth reset signal lines (e.g., the respective fourth reset signal line Vint4) , and the anode connecting pad ACP are in a same layer.

[0274] In some embodiments, the plurality of first voltage supply lines are configured to provide a first reference voltage signal. In one example, the first reference voltage signal is a constant voltage signal, e.g., a high reference voltage signal.

[0275] Vias extending through the first planarization layer PLN1 are depicted in FIG. 10I.

[0276] Referring to FIG. 2A, FIG. 9A, FIG. 9B, and FIG. 10J, the anode layer in some embodiments includes a plurality of anodes AD.

[0277] Referring to FIG. 2A, FIG. 9A, FIG. 9B, and FIG. 10K, the array substrate in some embodiments includes a plurality of subpixel apertures SA extending through the pixel definition layer PDL.

[0278] In some embodiments, referring to FIG. 2A, FIG. 9A, FIG. 9B, FIG. 10A to FIG. 10K, the plurality of first reset signal lines are in the semiconductor material layer. In some embodiments, a respective first reset signal line Vint1 of the plurality of first reset signal lines is connected to first electrodes of first reset transistors of pixel driving circuits in a same row. In some embodiments, the respective first reset signal line Vint1 and the first electrodes of first reset transistors of pixel driving circuits in the same row are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1, the active layers, at least portions of the first electrodes, and at least portions of the second electrodes of multiple transistors in the pixel driving circuit are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of all transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure. The inventors of the present disclosure discover that having the plurality of first reset signal lines in the semiconductor material layer obviates the need for forming vias in the array substrate.

[0279] In some embodiments, the plurality of first light emitting control signal lines are in the second gate metal layer, and the plurality of second light emitting control signal lines are in the first gate metal layer. By having the plurality of first light emitting control signal lines in the second gate metal layer and the plurality of second light emitting control signal lines in the first gate metal layer, the first signal line layer can have a lower wiring density (e.g., lowered from 29.84%to 27.98%) . The inventors of the present disclosure discover that this structure prevents wires in the first signal line layer from shorts.

[0280] In some embodiments, the plurality of first reset signal lines are in the semiconductor material layer, the plurality of second reset signal lines are in the second gate metal layer, and the plurality of third reset signal lines are in the first signal line layer.

[0281] FIG. 11A is a diagram illustrating the structure of a semiconductor material layer and a light emitting control signal connecting pad in a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 11A, in some embodiments, an orthographic projection of the light emitting control signal connecting pad LEP on a base substrate is non-overlapping with an orthographic projection of the semiconductor material layer on the base substrate. By having this structure, the parasitic capacitance between the light emitting control signal connecting pad LEP and the third node (e.g., the first electrode S4 of the fourth transistor) can be minimized. In some embodiments, the orthographic projection of the light emitting control signal connecting pad LEP on the base substrate is non-overlapping with an orthographic projection of the fourth transistor on the base substrate. In some embodiments, the orthographic projection of the light emitting control signal connecting pad LEP on the base substrate is non-overlapping with an orthographic projection of the third node on the base substrate.

[0282] FIG. 11B is a diagram illustrating the structure of a semiconductor material layer and a respective first light emitting control signal line in a portion of the array substrate depicted in FIG. 10A. FIG. 11C is a diagram illustrating the structure of a semiconductor material layer and a respective first light emitting control signal line in a portion of the array substrate depicted in FIG. 8A. Referring to FIG. 11B and FIG. 11C, an overlapping area between an orthographic projection of the respective first light emitting control signal line em1 on a base substrate and an orthographic projection of the semiconductor material layer on the base substrate is reduced in the array substrate depicted in FIG. 10A as compared to that in the array substrate depicted in FIG. 8A. In some embodiments, the overlapping area between the orthographic projection of the respective first light emitting control signal line em1 on the base substrate and an orthographic projection of the third node on the base substrate is reduced in the array substrate depicted in FIG. 10A as compared to that in the array substrate depicted in FIG. 8A. In some embodiments, the overlapping area between the orthographic projection of the respective first light emitting control signal line em1 on the base substrate and an orthographic projection of the first electrode S4 of the fourth transistor on the base substrate is reduced in the array substrate depicted in FIG. 10A as compared to that in the array substrate depicted in FIG. 8A. The inventors of the present disclosure discover that the structure effectively minimizes the parasitic capacitance between the light emitting control signal connecting pad LEP and the third node (e.g., the first electrode S4 of the fourth transistor) .

[0283] In some embodiments, referring to FIG. 11B, a portion of the semiconductor material layer having the first electrode S3, the active layer ACT3, the second electrode D3 of the third transistor, and the first electrode Sd of the driving transistor has a U shape. In some embodiments, an orthographic projection of the respective first light emitting control signal line em1 on a base substrate at least partially overlaps with an orthographic projection of a bottom of the U shape on the base substrate. Optionally, the bottom of the U shape includes at least a portion of the second electrode D3 of the third transistor.

[0284] FIG. 12A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 12B is a schematic diagram illustrating an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 12A. FIG. 13A is a diagram illustrating the structure of a light shielding layer in the portion of the array substrate depicted in FIG. 12A. FIG. 13B is a diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 12A. FIG. 13C is a diagram illustrating the structure of a first gate metal layer in the portion of the array substrate depicted in FIG. 12A. FIG. 13D is a diagram illustrating the structure of a second gate metal layer in the portion of the array substrate depicted in FIG. 12A. FIG. 13E is a diagram illustrating the structure of an inter-layer dielectric layer in the portion of the array substrate depicted in FIG. 12A. FIG. 13F is a diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 12A. FIG. 13G is a diagram illustrating the structure of a first planarization layer in the portion of the array substrate depicted in FIG. 12A. FIG. 13H is a diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 12A. FIG. 13I is a diagram illustrating the structure of a second planarization layer in the portion of the array substrate depicted in FIG. 12A. FIG. 13J is a diagram illustrating the structure of an anode layer in the portion of the array substrate depicted in FIG. 12A. FIG. 13K is a diagram illustrating the structure of a pixel definition layer in the portion of the array substrate depicted in FIG. 12A. FIG. 12A, FIG. 12B, and FIG. 13A to FIG. 13K depict a portion of the array substrate having three adjacent pixel driving circuits arranged in a row, including PDC1, PDC2, and PDC3.

[0285] Referring to FIG. 2A, FIG. 12A, FIG. 12B, and FIG. 13A, the light shielding layer in some embodiments includes a light shield LS.

[0286] Referring to FIG. 2A, FIG. 12A, FIG. 12B, and FIG. 13B, the semiconductor material layer in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Various appropriate semiconductor materials may be used for making the semiconductor material layer. Examples of the semiconductor materials for making the semiconductor material layer include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0287] FIG. 13B is annotated with labels indicating components of each of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode Sr1, and a second electrode Dr1. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode Sr2, and a second electrode Dr2. The third reset transistor Tr3 includes an active layer ACTr3, a first electrode Sr3, and a second electrode Dr3. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd.

[0288] Optionally, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , the first electrodes (S1, S2, S3, S4, Sr1, Sr2, Sr3, and Sd) , and the second electrodes (D1, D2, D3, D4, Dr1, Dr2, Dr3, and Dd) of the respective transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) are in a same layer.

[0289] In some embodiments, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure.

[0290] In some embodiments, the semiconductor material layer further includes a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) . In some embodiments, the respective first reset signal line Vint1 is connected to first electrodes of first reset transistors of pixel driving circuits in a same row. In some embodiments, the respective first reset signal line Vint1, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure.

[0291] Referring to FIG. 2A, FIG. 12A, FIG. 12B, and FIG. 13C, the first gate metal layer in some embodiments includes a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of second light emitting control signal lines (e.g., a respective second light emitting control signal line em2) , a first capacitor electrode Ce1 of the storage capacitor Cst, a first gate electrode pad GEP1, a second gate electrode pad GEP2, a third gate electrode pad GEP3, and a fifth gate electrode pad GEP5.

[0292] Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the respective second reset control signal line rst2 of the plurality of second reset control signal lines, the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines, the first capacitor electrode Ce1 of the storage capacitor Cst, the first gate electrode pad GEP1, the second gate electrode pad GEP2, the third gate electrode pad GEP3, and the fifth gate electrode pad GEP5 are in a same layer.

[0293] In some embodiments, the first gate electrode pad GEP1 includes the gate electrode G1 of the first transistor T1 in the pixel driving circuit. In some embodiments, the second gate electrode pad GEP2 includes the gate electrode G2 of the second transistor T2 in the pixel driving circuit. In some embodiments, the third gate electrode pad GEP3 includes the gate electrode G3 of the third transistor T3 in the pixel driving circuit. In some embodiments, the fifth gate electrode pad GEP5 includes the gate electrode Gr1 of the first reset transistor Tr1 in the pixel driving circuit. The first gate electrode pad GEP1 is connected to a respective first gate line GL1 of a plurality of first gate lines. The second gate electrode pad GEP2 is connected to a respective second gate line GL2 of a plurality of second gate lines. The third gate electrode pad GEP3 is connected to a respective first light emitting control signal line em1 of a plurality of first light emitting control signal lines. The fifth gate electrode pad GEP5 is connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines.

[0294] Referring to FIG. 2A, FIG. 12A, FIG. 12B, and FIG. 13D, the second gate metal layer in some embodiments includes a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2, and a second capacitor electrode Ce2 of the storage capacitor Cst. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of second reset signal lines, and the second capacitor electrode Ce2 of the storage capacitor Cst are in a same layer.

[0295] Vias extending through the inter-layer dielectric layer are depicted in FIG. 13E.

[0296] Referring to FIG. 2A, FIG. 12A, FIG. 12B, and FIG. 13F, the first signal line layer in some embodiments includes a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of first light emitting control signal lines (e.g., a respective first light emitting control signal line em1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of second gate lines (e.g., a respective second gate line GL2) , a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) , a plurality of first voltage supply lines (e.g., a respective first voltage supply line Vdd1) , a first node connecting line Cln1, a second node connecting line Cln2, a data signal connecting pad DCP, a relay electrode RE, and a reset signal connecting pad Cli.

[0297] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure.

[0298] Optionally, the plurality of first reset control signal lines (e.g., the respective first reset control signal line rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , the plurality of first light emitting control signal lines (e.g., the respective first light emitting control signal line em1) , the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of second gate lines (e.g., the respective second gate line GL2) , the plurality of third reset signal lines (e.g., the respective third reset signal line Vint3) , the plurality of first voltage supply lines (e.g., the respective first voltage supply line Vdd1) , the first node connecting line Cln1, the second node connecting line Cln2, the data signal connecting pad DCP, the relay electrode RE, and the reset signal connecting pad Cli are in a same layer.

[0299] In some embodiments, the first node connecting line Cln1 in the pixel driving circuit connects multiple components of the pixel driving circuit to the first node N1. In some embodiments, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1 through a first via v1, and connected to the second transistor T2 (e.g., to the second electrode D2 of the second transistor T2) through a second via v2. Optionally, the first node connecting line Cln1 corresponds to the node N1 depicted in FIG. 2A.

[0300] In some embodiments, the second node connecting line Cln2 in the pixel driving circuit connects multiple components of the pixel driving circuit to the second node N2. In some embodiments, the second node connecting line Cln2 is connected to a second electrode of the third transistor, and connected to a second electrode of the third reset transistor. Optionally, the second node connecting line Cln2 corresponds to the second node N2 depicted in FIG. 2A.

[0301] Referring to FIG. 13A, FIG. 13F, FIG. 13H, the data signal connecting pad DCP in the pixel driving circuit connects the respective data line DL to the first electrode S1 of the first transistor T1, data signals provided by the respective data line DL is transmitted to the first electrode S1 of the first transistor T1 through the signal connecting pad DCP.

[0302] Referring to FIG. 13A, FIG. 13F, FIG. 13H, the relay electrode RE connects an anode connecting pad ACP with a second electrode D4 of the fourth transistor T4 in the pixel driving circuit. The anode connecting pad ACP is further connected to an anode of a light emitting element.

[0303] Referring to FIG. 12A, FIG. 12B, FIG. 12D, FIG. 12I, FIG. 13A, and FIG. 13B, the reset signal connecting line Cli connects the respective second reset signal line Vint2 with the first electrode Sr2 of the second reset transistor Tr2 in the pixel driving circuit, thereby providing a reset signal to the first electrode Sr2 of the second reset transistor Tr2 in the pixel driving circuit.

[0304] In some embodiments, the reset signal connecting line Cli in at least one pixel driving circuit is further connected to a respective fourth reset signal line Vint4 of a plurality of fourth reset signal lines in the second signal line layer.

[0305] In some embodiments, the relay electrode RE is connected to a second electrode of the fourth transistor and a second electrode of the second reset transistor, and connected to an anode connecting pad.

[0306] Vias extending through the first planarization layer are depicted in FIG. 13G.

[0307] Referring to FIG. 2A, FIG. 12A, FIG. 12B, and FIG. 13H, the second signal line layer in some embodiments includes a plurality of second voltage supply lines (e.g., a respective second voltage supply line Vdd2) , a plurality of data lines (e.g., a respective data line DL) , a plurality of fourth reset signal lines (e.g., a respective fourth reset signal line Vint4) , and an anode connecting pad ACP.

[0308] In some embodiments, the plurality of first voltage supply lines and the plurality of second voltage supply lines are configured to provide a first reference voltage signal. In one example, the first reference voltage signal is a constant voltage signal, e.g., a high reference voltage signal.

[0309] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the second signal line layer includes a plurality of sub-layers stacked together. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of second voltage supply lines (e.g., the respective second voltage supply line Vdd2) , the plurality of data lines (e.g., the respective data line DL) , the plurality of fourth reset signal lines (e.g., the respective fourth reset signal line Vint4) , and the anode connecting pad ACP are in a same layer.

[0310] In some embodiments, the plurality of first voltage supply lines are configured to provide a first reference voltage signal. In one example, the first reference voltage signal is a constant voltage signal, e.g., a high reference voltage signal.

[0311] Vias extending through the first planarization layer PLN1 are depicted in FIG. 13I.

[0312] Referring to FIG. 2A, FIG. 12A, FIG. 12B, and FIG. 13J, the anode layer in some embodiments includes a plurality of anodes AD.

[0313] Referring to FIG. 2A, FIG. 12A, FIG. 12B, and FIG. 13K, the array substrate in some embodiments includes a plurality of subpixel apertures SA extending through the pixel definition layer PDL.

[0314] In some embodiments, referring to FIG. 2A, FIG. 12A, FIG. 12B, FIG. 13A to FIG. 13K, the plurality of first reset signal lines are in the semiconductor material layer. In some embodiments, a respective first reset signal line Vint1 of the plurality of first reset signal lines is connected to first electrodes of first reset transistors of pixel driving circuits in a same row. In some embodiments, the respective first reset signal line Vint1 and the first electrodes of first reset transistors of pixel driving circuits in the same row are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1, the active layers, at least portions of the first electrodes, and at least portions of the second electrodes of multiple transistors in the pixel driving circuit are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of all transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure. The inventors of the present disclosure discover that having the plurality of first reset signal lines in the semiconductor material layer obviates the need for forming vias in the array substrate.

[0315] In some embodiments, the plurality of first light emitting control signal lines are in the first signal line layer, and the plurality of second light emitting control signal lines are in the first gate metal layer. By having the plurality of first light emitting control signal lines in the first signal line layer and the plurality of second light emitting control signal lines in the first gate metal layer, the first signal line layer can have a lower wiring density (e.g., lowered from 29.84%to 27.98%) . The inventors of the present disclosure discover that this structure prevents wires in the first signal line layer from shorts.

[0316] In some embodiments, the plurality of first reset signal lines are in the semiconductor material layer, the plurality of second reset signal lines are in the second gate metal layer, and the plurality of third reset signal lines are in the first signal line layer.

[0317] FIG. 14 is a diagram illustrating the structure of a semiconductor material layer, a second gate metal layer, a second node connecting line, and a respective first light emitting control signal line in a portion of the array substrate depicted in FIG. 13A. Referring to FIG. 13A to FIG. 13K, and FIG. 14, in some embodiments, an orthographic projection of the second node connecting line Cln2 on a base substrate is non-overlapping with an orthographic projection of the respective first light emitting control signal line em1 on the base substrate. In some embodiments, an orthographic projection of a portion of the semiconductor material layer comprising at least a portion of the second electrode D3 of the third transistor and / or at least a portion of a first electrode Sd of the driving transistor on a base substrate at least partially overlaps with an orthographic projection of the respective first light emitting control signal line em1 on the base substrate. Optionally, a portion of the semiconductor material layer comprising at least a portion of the second electrode D3 of the third transistor and / or at least a portion of a first electrode Sd of the driving transistor crosses over the respective first light emitting control signal line em1.

[0318] In some embodiments, the respective first light emitting control signal line em1 has a zig-zag shape, to avoid the second node connecting line Cln2.

[0319] In some embodiments, a portion of the second capacitor electrode Ce2 of the storage capacitor is configured to shield the portion of the semiconductor material layer comprising at least a portion of the second electrode D3 of the third transistor and / or at least a portion of a first electrode Sd of the driving transistor from the respective first light emitting control signal line em1. The inventors of the present disclosure discover that this structure can prevent interference of the respective first light emitting control signal line em1 on the second node N2 (e.g., the portion of the semiconductor material layer comprising at least a portion of the second electrode D3 of the third transistor and / or at least a portion of a first electrode Sd of the driving transistor) . The capacitance between the portion of the second capacitor electrode Ce2 and the second node N2 stabilizes the voltage at the second node N2. At low frequencies, the leakage time is extended, preventing voltage changes at the N1 / N2 nodes from accelerating leakage.

[0320] In some embodiments, an orthographic projection of a portion of the respective first light emitting control signal line em1 on a base substrate overlaps with an orthographic projection of a portion of the semiconductor material layer comprising at least a portion of the second electrode D3 of the third transistor and / or at least a portion of a first electrode Sd of the driving transistor on the base substrate; and an orthographic projection of a portion of the second capacitor electrode Ce2 of the storage capacitor on the base substrate at least partially overlaps with the orthographic projection of the portion of the respective first light emitting control signal line em1 on the base substrate, and at least partially overlaps with the orthographic projection of the portion of the semiconductor material layer comprising at least the portion of the second electrode D3 of the third transistor and / or at least the portion of the first electrode Sd of the driving transistor on the base substrate.

[0321] In some embodiments, the respective second gate line GL2 has a zig-zag shape; and the respective first reset control signal line rst1 has a zig-zag shape. By having the zig-zag shapes, the space between the respective second gate line GL2 and the respective first reset control signal line rst1 can be increased, decreasing parasitic capacitance between the respective second gate line GL2 and the respective first reset control signal line rst1.

[0322] FIG. 15A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 15B is a schematic diagram illustrating an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 15A. FIG. 16A is a diagram illustrating the structure of a light shielding layer in the portion of the array substrate depicted in FIG. 15A. FIG. 16B is a diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 15A. FIG. 16C is a diagram illustrating the structure of a first gate metal layer in the portion of the array substrate depicted in FIG. 15A. FIG. 16D is a diagram illustrating the structure of a second gate metal layer in the portion of the array substrate depicted in FIG. 15A. FIG. 16E is a diagram illustrating the structure of an inter-layer dielectric layer in the portion of the array substrate depicted in FIG. 15A. FIG. 16F is a diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 15A. FIG. 16G is a diagram illustrating the structure of a first planarization layer in the portion of the array substrate depicted in FIG. 15A. FIG. 16H is a diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 15A. FIG. 16I is a diagram illustrating the structure of a second planarization layer in the portion of the array substrate depicted in FIG. 15A. FIG. 16J is a diagram illustrating the structure of an anode layer in the portion of the array substrate depicted in FIG. 15A. FIG. 16K is a diagram illustrating the structure of a pixel definition layer in the portion of the array substrate depicted in FIG. 15A. FIG. 15A, FIG. 15B, and FIG. 16A to FIG. 16K depict a portion of the array substrate having three adjacent pixel driving circuits arranged in a row, including PDC1, PDC2, and PDC3.

[0323] Referring to FIG. 2A, FIG. 15A, FIG. 15B, and FIG. 16A, the light shielding layer in some embodiments includes a light shield LS.

[0324] Referring to FIG. 2A, FIG. 15A, FIG. 15B, and FIG. 16B, the semiconductor material layer in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Various appropriate semiconductor materials may be used for making the semiconductor material layer. Examples of the semiconductor materials for making the semiconductor material layer include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0325] FIG. 16B is annotated with labels indicating components of each of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode Sr1, and a second electrode Dr1. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode Sr2, and a second electrode Dr2. The third reset transistor Tr3 includes an active layer ACTr3, a first electrode Sr3, and a second electrode Dr3. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd.

[0326] Optionally, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , the first electrodes (S1, S2, S3, S4, Sr1, Sr2, Sr3, and Sd) , and the second electrodes (D1, D2, D3, D4, Dr1, Dr2, Dr3, and Dd) of the respective transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) are in a same layer.

[0327] In some embodiments, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure.

[0328] In some embodiments, the semiconductor material layer further includes a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) . In some embodiments, the respective first reset signal line Vint1 is connected to first electrodes of first reset transistors of pixel driving circuits in a same row. In some embodiments, the respective first reset signal line Vint1, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure.

[0329] Referring to FIG. 2A, FIG. 15A, FIG. 15B, and FIG. 16C, the first gate metal layer in some embodiments includes a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of second light emitting control signal lines (e.g., a respective second light emitting control signal line em2) , a first capacitor electrode Ce1 of the storage capacitor Cst, a first gate electrode pad GEP1, a second gate electrode pad GEP2, a third gate electrode pad GEP3, and a fifth gate electrode pad GEP5.

[0330] Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the respective second reset control signal line rst2 of the plurality of second reset control signal lines, the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines, the first capacitor electrode Ce1 of the storage capacitor Cst, the first gate electrode pad GEP1, the second gate electrode pad GEP2, the third gate electrode pad GEP3, and the fifth gate electrode pad GEP5 are in a same layer.

[0331] In some embodiments, the first gate electrode pad GEP1 includes the gate electrode G1 of the first transistor T1 in the pixel driving circuit. In some embodiments, the second gate electrode pad GEP2 includes the gate electrode G2 of the second transistor T2 in the pixel driving circuit. In some embodiments, the third gate electrode pad GEP3 includes the gate electrode G3 of the third transistor T3 in the pixel driving circuit. In some embodiments, the fifth gate electrode pad GEP5 includes the gate electrode Gr1 of the first reset transistor Tr1 in the pixel driving circuit. The first gate electrode pad GEP1 is connected to a respective first gate line GL1 of a plurality of first gate lines. The second gate electrode pad GEP2 is connected to a respective second gate line GL2 of a plurality of second gate lines. The third gate electrode pad GEP3 is connected to a respective first light emitting control signal line em1 of a plurality of first light emitting control signal lines. The fifth gate electrode pad GEP5 is connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines.

[0332] Referring to FIG. 2A, FIG. 15A, FIG. 15B, and FIG. 16D, the second gate metal layer in some embodiments includes a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2, and a second capacitor electrode Ce2 of the storage capacitor Cst. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of second reset signal lines, and the second capacitor electrode Ce2 of the storage capacitor Cst are in a same layer.

[0333] Vias extending through the inter-layer dielectric layer are depicted in FIG. 16E.

[0334] Referring to FIG. 2A, FIG. 15A, FIG. 15B, and FIG. 16F, the first signal line layer in some embodiments includes a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of first light emitting control signal lines (e.g., a respective first light emitting control signal line em1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of second gate lines (e.g., a respective second gate line GL2) , a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) , a plurality of first voltage supply lines (e.g., a respective first voltage supply line Vdd1) , a first node connecting line Cln1, a second node connecting line Cln2, a data signal connecting pad DCP, a relay electrode RE, and a reset signal connecting pad Cli.

[0335] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure.

[0336] Optionally, the plurality of first reset control signal lines (e.g., the respective first reset control signal line rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , the plurality of first light emitting control signal lines (e.g., the respective first light emitting control signal line em1) , the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of second gate lines (e.g., the respective second gate line GL2) , the plurality of third reset signal lines (e.g., the respective third reset signal line Vint3) , the plurality of first voltage supply lines (e.g., the respective first voltage supply line Vdd1) , the first node connecting line Cln1, the second node connecting line Cln2, the data signal connecting pad DCP, the relay electrode RE, and the reset signal connecting pad Cli are in a same layer.

[0337] In some embodiments, the first node connecting line Cln1 in the pixel driving circuit connects multiple components of the pixel driving circuit to the first node N1. In some embodiments, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1 through a first via v1, and connected to the second transistor T2 (e.g., to the second electrode D2 of the second transistor T2) through a second via v2. Optionally, the first node connecting line Cln1 corresponds to the node N1 depicted in FIG. 2A.

[0338] In some embodiments, the second node connecting line Cln2 in the pixel driving circuit connects multiple components of the pixel driving circuit to the second node N2. In some embodiments, the second node connecting line Cln2 is connected to a second electrode of the third transistor, and connected to a second electrode of the third reset transistor. Optionally, the second node connecting line Cln2 corresponds to the second node N2 depicted in FIG. 2A.

[0339] Referring to FIG. 16A, FIG. 16F, FIG. 16H, the data signal connecting pad DCP in the pixel driving circuit connects the respective data line DL to the first electrode S1 of the first transistor T1, data signals provided by the respective data line DL is transmitted to the first electrode S1 of the first transistor T1 through the signal connecting pad DCP.

[0340] Referring to FIG. 16A, FIG. 16F, FIG. 16H, the relay electrode RE connects an anode connecting pad ACP with a second electrode D4 of the fourth transistor T4 in the pixel driving circuit. The anode connecting pad ACP is further connected to an anode of a light emitting element.

[0341] Referring to FIG. 15A, FIG. 15B, FIG. 15D, FIG. 15I, FIG. 16A, and FIG. 16B, the reset signal connecting line Cli connects the respective second reset signal line Vint2 with the first electrode Sr2 of the second reset transistor Tr2 in the pixel driving circuit, thereby providing a reset signal to the first electrode Sr2 of the second reset transistor Tr2 in the pixel driving circuit.

[0342] In some embodiments, the reset signal connecting line Cli in at least one pixel driving circuit is further connected to a respective fourth reset signal line Vint4 of a plurality of fourth reset signal lines in the second signal line layer.

[0343] In some embodiments, the relay electrode RE is connected to a second electrode of the fourth transistor and a second electrode of the second reset transistor, and connected to an anode connecting pad.

[0344] Vias extending through the first planarization layer are depicted in FIG. 16G.

[0345] Referring to FIG. 2A, FIG. 15A, FIG. 15B, and FIG. 16H, the second signal line layer in some embodiments includes a plurality of second voltage supply lines (e.g., a respective second voltage supply line Vdd2) , a plurality of third voltage supply lines (e.g., a respective third voltage supply line Vss) , a plurality of data lines (e.g., a respective data line DL) , a plurality of fourth reset signal lines (e.g., a respective fourth reset signal line Vint4) , and an anode connecting pad ACP.

[0346] In some embodiments, the plurality of first voltage supply lines and the plurality of second voltage supply lines are configured to provide a first reference voltage signal. In one example, the first reference voltage signal is a constant voltage signal, e.g., a high reference voltage signal. In some embodiments, the plurality of third voltage supply lines are configured to provide a second reference voltage signal. In one example, the second reference voltage signal is a constant voltage signal, e.g., a low reference voltage signal. In some embodiments, the first reference voltage signal has a voltage level higher than a voltage level of the second reference voltage signal.

[0347] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the second signal line layer includes a plurality of sub-layers stacked together. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of second voltage supply lines (e.g., the respective second voltage supply line Vdd2) , the plurality of data lines (e.g., the respective data line DL) , the plurality of fourth reset signal lines (e.g., the respective fourth reset signal line Vint4) , and the anode connecting pad ACP are in a same layer.

[0348] In some embodiments, the plurality of first voltage supply lines are configured to provide a first reference voltage signal. In one example, the first reference voltage signal is a constant voltage signal, e.g., a high reference voltage signal.

[0349] Vias extending through the first planarization layer PLN1 are depicted in FIG. 16I.

[0350] Referring to FIG. 2A, FIG. 15A, FIG. 15B, and FIG. 16J, the anode layer in some embodiments includes a plurality of anodes AD.

[0351] Referring to FIG. 2A, FIG. 15A, FIG. 15B, and FIG. 16K, the array substrate in some embodiments includes a plurality of subpixel apertures SA extending through the pixel definition layer PDL.

[0352] In some embodiments, referring to FIG. 2A, FIG. 15A, FIG. 15B, FIG. 16A to FIG. 16K, the plurality of first reset signal lines are in the semiconductor material layer. In some embodiments, a respective first reset signal line Vint1 of the plurality of first reset signal lines is connected to first electrodes of first reset transistors of pixel driving circuits in a same row. In some embodiments, the respective first reset signal line Vint1 and the first electrodes of first reset transistors of pixel driving circuits in the same row are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1, the active layers, at least portions of the first electrodes, and at least portions of the second electrodes of multiple transistors in the pixel driving circuit are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of all transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure. The inventors of the present disclosure discover that having the plurality of first reset signal lines in the semiconductor material layer obviates the need for forming vias in the array substrate.

[0353] In some embodiments, the plurality of first light emitting control signal lines are in the first signal line layer, and the plurality of second light emitting control signal lines are in the first gate metal layer. By having the plurality of first light emitting control signal lines in the first signal line layer and the plurality of second light emitting control signal lines in the first gate metal layer, the first signal line layer can have a lower wiring density (e.g., lowered from 29.84%to 27.98%) . The inventors of the present disclosure discover that this structure prevents wires in the first signal line layer from shorts.

[0354] In some embodiments, the plurality of first reset signal lines are in the semiconductor material layer, the plurality of second reset signal lines are in the second gate metal layer, and the plurality of third reset signal lines are in the first signal line layer.

[0355] FIG. 17A is a diagram illustrating the structure of a second signal line layer and an anode layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 17B is a diagram illustrating the structure of a second signal line layer and a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 17C is a diagram illustrating the structure of a first planarization layer, a second signal line layer, a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 17A, FIG. 17B, FIG. 17C, FIG. 2A, FIG. 15A, FIG. 15B, and FIG. 16A to FIG. 16K, in some embodiments, the array substrate includes three lines of the plurality of second voltage supply lines, including a first line Vdd2-1, a second line Vdd2-2, and a third line Vdd2-3. In some embodiments, the first line Vdd2-1, the second line Vdd2-2, and the third line Vdd2-3 are configured to provide reference voltage signals to three adjacent columns of pixel driving circuits, respectively.

[0356] In some embodiments, the respective third voltage supply line Vss extends along a second direction DR2; the first line Vdd2-1 extends along the second direction DR2; the second line Vdd2-2 extends along the second direction DR2; and the third line Vdd2-3 extends along the second direction DR2. In some embodiments, the first line Vdd2-1, the respective third voltage supply line Vss, the second line Vdd2-2, and the third line Vdd2-3 are arranged along a first direction DR1, the first direction DR1 and the second direction DR2 being different from each other. In one example, the first direction DR1 and the second direction DR2 are perpendicular to each other. In some embodiments, the plurality of second voltage supply lines are arranged along the first direction DR1. In some embodiments, the plurality of data lines are arranged along the first direction DR1. In some embodiments, the plurality of fourth reset signal lines are arranged along the first direction DR1.

[0357] In some embodiments, an orthographic projection of a first anode AD1 on a base substrate at least partially overlaps with an orthographic projection of the first line Vdd2-1 on the base substrate, and at least partially overlaps with an orthographic projection of the second line Vdd2-2 on the base substrate. Optionally, the orthographic projection of the first anode AD1 on the base substrate is non-overlapping with an orthographic projection of the third line Vdd2-3 on the base substrate. Optionally, the first anode AD1 is an anode in a subpixel configured to receive a reference voltage signal from the first line Vdd2-1.

[0358] In some embodiments, an orthographic projection of a second anode AD2 on a base substrate at least partially overlaps with an orthographic projection of the first line Vdd2-1 on the base substrate, and at least partially overlaps with an orthographic projection of the second line Vdd2-2 on the base substrate. Optionally, the orthographic projection of the second anode AD2 on the base substrate is non-overlapping with an orthographic projection of the third line Vdd2-3 on the base substrate. Optionally, the second anode AD2 is an anode in a subpixel configured to receive a reference voltage signal from the second line Vdd2-2.

[0359] In some embodiments, an orthographic projection of a third anode AD3 on a base substrate at least partially overlaps with an orthographic projection of the third line Vdd2-3 on the base substrate. Optionally, the orthographic projection of the third anode AD3 on the base substrate is non-overlapping with an orthographic projection of the first line Vdd2-1 on the base substrate, and non-overlapping with an orthographic projection of the second line Vdd2-2 on the base substrate. Optionally, the third anode AD3 is an anode in a subpixel configured to receive a reference voltage signal from the third line Vdd2-3.

[0360] In some embodiments, an orthographic projection of a first anode AD1 on a base substrate overlaps with an orthographic projection of a portion of the first line Vdd2-1 on the base substrate, overlaps with an orthographic projection of a portion of the respective third voltage supply line Vss on the base substrate, overlaps with an orthographic projection of a portion of a first data line DL1 of the plurality of data lines on the base substrate, and overlaps with an orthographic projection of a portion of the second line Vdd2-2 on the base substrate.

[0361] In some embodiments, the orthographic projection of the portion of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the respective third voltage supply line Vss on the base substrate, the orthographic projection of the portion of the first data line DL1 of the plurality of data lines on the base substrate, and the orthographic projection of the portion of the second line Vdd2-2 on the base substrate are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the first anode AD1 on the base substrate.

[0362] In some embodiments, an orthographic projection of a second anode AD2 on a base substrate overlaps with an orthographic projection of a portion of the first line Vdd2-1 on the base substrate, overlaps with an orthographic projection of a portion of the respective third voltage supply line Vss on the base substrate, overlaps with an orthographic projection of a portion of a first data line DL1 of the plurality of data lines on the base substrate, and overlaps with an orthographic projection of a portion of the second line Vdd2-2 on the base substrate.

[0363] In some embodiments, the orthographic projection of the portion of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the respective third voltage supply line Vss on the base substrate, the orthographic projection of the portion of the first data line DL1 of the plurality of data lines on the base substrate, and the orthographic projection of the portion of the second line Vdd2-2 on the base substrate are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the second anode AD2 on the base substrate.

[0364] In some embodiments, an orthographic projection of a third anode AD3 on a base substrate overlaps with an orthographic projection of a portion of a second data line DL2 of the plurality of data lines on the base substrate, overlaps with an orthographic projection of a portion of the third line Vdd2-3 on the base substrate, and overlaps with an orthographic projection of a portion of a third data line DL3 of the plurality of data lines on the base substrate.

[0365] In some embodiments, the orthographic projection of the portion of the second data line DL2 of the plurality of data lines on the base substrate, the orthographic projection of the portion of the third line Vdd2-3 on the base substrate, and the orthographic projection of the portion of the third data line DL3 of the plurality of data lines on the base substrate are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the third anode AD3 on the base substrate.

[0366] The inventors of the present disclosure discover that a degree of evenness of anodes in a display panel could adversely affect image display. For example, color shift may result from the anodes being tilted. It is discovered in the present disclosure that signal lines underneath the anodes could significantly affect the degree the anodes being titled. In one example, underneath an anode, at one side a signal line is disposed while the other side is absent of a signal line. This results in an uneven surface of a planarization layer on top of the signal line. The uneven surface of the planarization layer in turn results in the anode on top of the planarization layer being tilted. For example, the presence of a signal line underneath a left side portion of a planarization layer results in an uneven surface of the planarization layer, which in turn results in an anode on top of the planarization layer being titled toward the right side. The titled anode reflects more light toward the right side of the display panel. In the display panel, anodes associated with subpixels of different colors have different titled angles, thus light reflected by anodes in subpixels of different colors reflect light of different colors respectively at different angles. The accumulated effect of this issue lead to color shift at a large viewing angle.

[0367] In the present disclosure, by having the orthographic projection of the portion of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the respective third voltage supply line Vss on the base substrate, the orthographic projection of the portion of the first data line DL1 of the plurality of data lines on the base substrate, and the orthographic projection of the portion of the second line Vdd2-2 on the base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the first anode AD1 on the base substrate, the array substrate achieves an even surface of the planarization layer underneath the first anode AD1.

[0368] By having the orthographic projection of the portion of the first line Vdd2-1 on the base substrate, the orthographic projection of the portion of the respective third voltage supply line Vss on the base substrate, the orthographic projection of the portion of the first data line DL1 of the plurality of data lines on the base substrate, and the orthographic projection of the portion of the second line Vdd2-2 on the base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the second anode AD2 on the base substrate, the array substrate achieves an even surface of the planarization layer underneath the second anode AD2. As a result, color shift issue can be alleviated.

[0369] By having the orthographic projection of the portion of the second data line DL2 of the plurality of data lines on the base substrate, the orthographic projection of the portion of the third line Vdd2-3 on the base substrate, and the orthographic projection of the portion of the third data line DL3 of the plurality of data lines on the base substrate substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) evenly distributed with respect to the orthographic projection of the third anode AD3 on the base substrate, the array substrate achieves an even surface of the planarization layer underneath the third anode AD3. As a result, color shift issue can be alleviated.

[0370] FIG. 18A is a diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 18B is a schematic diagram illustrating an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 18A. FIG. 19A is a diagram illustrating the structure of a light shielding layer in the portion of the array substrate depicted in FIG. 18A. FIG. 19B is a diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 18A. FIG. 19C is a diagram illustrating the structure of a first gate metal layer in the portion of the array substrate depicted in FIG. 18A. FIG. 19D is a diagram illustrating the structure of a second gate metal layer in the portion of the array substrate depicted in FIG. 18A. FIG. 19E is a diagram illustrating the structure of an inter-layer dielectric layer in the portion of the array substrate depicted in FIG. 18A. FIG. 19F is a diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 18A. FIG. 19G is a diagram illustrating the structure of a first planarization layer in the portion of the array substrate depicted in FIG. 18A. FIG. 19H is a diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 18A. FIG. 19I is a diagram illustrating the structure of a second planarization layer in the portion of the array substrate depicted in FIG. 18A. FIG. 19J is a diagram illustrating the structure of an anode layer in the portion of the array substrate depicted in FIG. 18A. FIG. 19K is a diagram illustrating the structure of a pixel definition layer in the portion of the array substrate depicted in FIG. 18A. FIG. 18A, FIG. 18B, and FIG. 19A to FIG. 19K depict a portion of the array substrate having three adjacent pixel driving circuits arranged in a row, including PDC1, PDC2, and PDC3.

[0371] Referring to FIG. 2A, FIG. 18A, FIG. 18B, and FIG. 19A, the light shielding layer in some embodiments includes a light shield LS.

[0372] Referring to FIG. 2A, FIG. 18A, FIG. 18B, and FIG. 19B, the semiconductor material layer in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the semiconductor material layer includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Various appropriate semiconductor materials may be used for making the semiconductor material layer. Examples of the semiconductor materials for making the semiconductor material layer include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0373] FIG. 19B is annotated with labels indicating components of each of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode Sr1, and a second electrode Dr1. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode Sr2, and a second electrode Dr2. The third reset transistor Tr3 includes an active layer ACTr3, a first electrode Sr3, and a second electrode Dr3. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd.

[0374] Optionally, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , the first electrodes (S1, S2, S3, S4, Sr1, Sr2, Sr3, and Sd) , and the second electrodes (D1, D2, D3, D4, Dr1, Dr2, Dr3, and Dd) of the respective transistors (T1, T2, T3, T4, Tr1, Tr2, Tr3, and Td) are in a same layer.

[0375] In some embodiments, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure.

[0376] In some embodiments, the semiconductor material layer further includes a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) . In some embodiments, the respective first reset signal line Vint1 is connected to first electrodes of first reset transistors of pixel driving circuits in a same row. In some embodiments, the respective first reset signal line Vint1, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure.

[0377] Referring to FIG. 2A, FIG. 18A, FIG. 18B, and FIG. 19C, the first gate metal layer in some embodiments includes a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of second light emitting control signal lines (e.g., a respective second light emitting control signal line em2) , a first capacitor electrode Ce1 of the storage capacitor Cst, a first gate electrode pad GEP1, a second gate electrode pad GEP2, a third gate electrode pad GEP3, and a fifth gate electrode pad GEP5.

[0378] Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the respective second reset control signal line rst2 of the plurality of second reset control signal lines, the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines, the first capacitor electrode Ce1 of the storage capacitor Cst, the first gate electrode pad GEP1, the second gate electrode pad GEP2, the third gate electrode pad GEP3, and the fifth gate electrode pad GEP5 are in a same layer.

[0379] In some embodiments, the first gate electrode pad GEP1 includes the gate electrode G1 of the first transistor T1 in the pixel driving circuit. In some embodiments, the second gate electrode pad GEP2 includes the gate electrode G2 of the second transistor T2 in the pixel driving circuit. In some embodiments, the third gate electrode pad GEP3 includes the gate electrode G3 of the third transistor T3 in the pixel driving circuit. In some embodiments, the fifth gate electrode pad GEP5 includes the gate electrode Gr1 of the first reset transistor Tr1 in the pixel driving circuit. The first gate electrode pad GEP1 is connected to a respective first gate line GL1 of a plurality of first gate lines. The second gate electrode pad GEP2 is connected to a respective second gate line GL2 of a plurality of second gate lines. The third gate electrode pad GEP3 is connected to a respective first light emitting control signal line em1 of a plurality of first light emitting control signal lines. The fifth gate electrode pad GEP5 is connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines.

[0380] Referring to FIG. 2A, FIG. 18A, FIG. 18B, and FIG. 19D, the second gate metal layer in some embodiments includes a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2, and a second capacitor electrode Ce2 of the storage capacitor Cst. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of second reset signal lines, and the second capacitor electrode Ce2 of the storage capacitor Cst are in a same layer.

[0381] Vias extending through the inter-layer dielectric layer are depicted in FIG. 19E.

[0382] Referring to FIG. 2A, FIG. 18A, FIG. 18B, and FIG. 19F, the first signal line layer in some embodiments includes a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of first light emitting control signal lines (e.g., a respective first light emitting control signal line em1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of second gate lines (e.g., a respective second gate line GL2) , a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) , a plurality of first voltage supply lines (e.g., a respective first voltage supply line Vdd1) , a first node connecting line Cln1, a second node connecting line Cln2, a data signal connecting pad DCP, a relay electrode RE, and a reset signal connecting pad Cli.

[0383] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure.

[0384] Optionally, the plurality of first reset control signal lines (e.g., the respective first reset control signal line rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , the plurality of first light emitting control signal lines (e.g., the respective first light emitting control signal line em1) , the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of second gate lines (e.g., the respective second gate line GL2) , the plurality of third reset signal lines (e.g., the respective third reset signal line Vint3) , the plurality of first voltage supply lines (e.g., the respective first voltage supply line Vdd1) , the first node connecting line Cln1, the second node connecting line Cln2, the data signal connecting pad DCP, the relay electrode RE, and the reset signal connecting pad Cli are in a same layer.

[0385] In some embodiments, the first node connecting line Cln1 in the pixel driving circuit connects multiple components of the pixel driving circuit to the first node N1. In some embodiments, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1 through a first via v1, and connected to the second transistor T2 (e.g., to the second electrode D2 of the second transistor T2) through a second via v2. Optionally, the first node connecting line Cln1 corresponds to the node N1 depicted in FIG. 2A.

[0386] In some embodiments, the second node connecting line Cln2 in the pixel driving circuit connects multiple components of the pixel driving circuit to the second node N2. In some embodiments, the second node connecting line Cln2 is connected to a second electrode of the third transistor, and connected to a second electrode of the third reset transistor. Optionally, the second node connecting line Cln2 corresponds to the second node N2 depicted in FIG. 2A.

[0387] Referring to FIG. 19A, FIG. 19F, FIG. 19H, the data signal connecting pad DCP in the pixel driving circuit connects the respective data line DL to the first electrode S1 of the first transistor T1, data signals provided by the respective data line DL is transmitted to the first electrode S1 of the first transistor T1 through the signal connecting pad DCP.

[0388] Referring to FIG. 19A, FIG. 19F, FIG. 19H, the relay electrode RE connects an anode connecting pad ACP with a second electrode D4 of the fourth transistor T4 in the pixel driving circuit. The anode connecting pad ACP is further connected to an anode of a light emitting element.

[0389] Referring to FIG. 18A, FIG. 18B, FIG. 18D, FIG. 18I, FIG. 19A, and FIG. 19B, the reset signal connecting line Cli connects the respective second reset signal line Vint2 with the first electrode Sr2 of the second reset transistor Tr2 in the pixel driving circuit, thereby providing a reset signal to the first electrode Sr2 of the second reset transistor Tr2 in the pixel driving circuit.

[0390] In some embodiments, the reset signal connecting line Cli in at least one pixel driving circuit is further connected to a respective fourth reset signal line Vint4 of a plurality of fourth reset signal lines in the second signal line layer.

[0391] In some embodiments, the relay electrode RE is connected to a second electrode of the fourth transistor and a second electrode of the second reset transistor, and connected to an anode connecting pad.

[0392] Vias extending through the first planarization layer are depicted in FIG. 19G.

[0393] Referring to FIG. 2A, FIG. 18A, FIG. 18B, and FIG. 19H, the second signal line layer in some embodiments includes a plurality of second voltage supply lines (e.g., a respective second voltage supply line Vdd2) , a plurality of third voltage supply lines (e.g., a respective third voltage supply line Vss) , a plurality of data lines (e.g., a respective data line DL) , a plurality of fourth reset signal lines (e.g., a respective fourth reset signal line Vint4) , and an anode connecting pad ACP.

[0394] In some embodiments, the plurality of first voltage supply lines and the plurality of second voltage supply lines are configured to provide a first reference voltage signal. In one example, the first reference voltage signal is a constant voltage signal, e.g., a high reference voltage signal. In some embodiments, the plurality of third voltage supply lines are configured to provide a second reference voltage signal. In one example, the second reference voltage signal is a constant voltage signal, e.g., a low reference voltage signal. In some embodiments, the first reference voltage signal has a voltage level higher than a voltage level of the second reference voltage signal.

[0395] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the second signal line layer includes a plurality of sub-layers stacked together. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of second voltage supply lines (e.g., the respective second voltage supply line Vdd2) , the plurality of data lines (e.g., the respective data line DL) , the plurality of fourth reset signal lines (e.g., the respective fourth reset signal line Vint4) , and the anode connecting pad ACP are in a same layer.

[0396] In some embodiments, the plurality of first voltage supply lines are configured to provide a first reference voltage signal. In one example, the first reference voltage signal is a constant voltage signal, e.g., a high reference voltage signal.

[0397] Vias extending through the first planarization layer PLN1 are depicted in FIG. 19I.

[0398] Referring to FIG. 2A, FIG. 18A, FIG. 18B, and FIG. 19J, the anode layer in some embodiments includes a plurality of anodes AD.

[0399] Referring to FIG. 2A, FIG. 18A, FIG. 18B, and FIG. 19K, the array substrate in some embodiments includes a plurality of subpixel apertures SA extending through the pixel definition layer PDL.

[0400] In some embodiments, referring to FIG. 2A, FIG. 18A, FIG. 18B, FIG. 19A to FIG. 19K, the plurality of first reset signal lines are in the semiconductor material layer. In some embodiments, a respective first reset signal line Vint1 of the plurality of first reset signal lines is connected to first electrodes of first reset transistors of pixel driving circuits in a same row. In some embodiments, the respective first reset signal line Vint1 and the first electrodes of first reset transistors of pixel driving circuits in the same row are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1, the active layers, at least portions of the first electrodes, and at least portions of the second electrodes of multiple transistors in the pixel driving circuit are parts of a unitary structure. In some embodiments, the respective first reset signal line Vint1, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, and ACTd) , at least portions of the first electrodes (S1, S2, S3, S4, Sr1, Sr2, and Sd) , and at least portions of the second electrodes (D1, D2, D3, D4, Dr1, Dr2, and Dd) of all transistors (T1, T2, T3, T4, Tr1, Tr2, and Td) in the pixel driving circuit are parts of a unitary structure. The inventors of the present disclosure discover that having the plurality of first reset signal lines in the semiconductor material layer obviates the need for forming vias in the array substrate.

[0401] In some embodiments, the plurality of first light emitting control signal lines are in the first signal line layer, and the plurality of second light emitting control signal lines are in the first gate metal layer. By having the plurality of first light emitting control signal lines in the first signal line layer and the plurality of second light emitting control signal lines in the first gate metal layer, the first signal line layer can have a lower wiring density (e.g., lowered from 29.84%to 27.98%) . The inventors of the present disclosure discover that this structure prevents wires in the first signal line layer from shorts.

[0402] In some embodiments, the plurality of first reset signal lines are in the semiconductor material layer, the plurality of second reset signal lines are in the second gate metal layer, and the plurality of third reset signal lines are in the first signal line layer.

[0403] FIG. 20A is a diagram illustrating the structure of a semiconductor material layer in a portion of the array substrate depicted in FIG. 18A. FIG. 20B is a diagram illustrating the structure of a semiconductor material layer in a portion of the array substrate depicted in FIG. 18A. FIG. 20C is a diagram illustrating the structure of a light shielding layer in a portion of the array substrate depicted in FIG. 18A. FIG. 20D is a diagram illustrating the structure of a second gate electrode pad in a portion of the array substrate depicted in FIG. 18A. FIG. 20E is a diagram illustrating the structure of a semiconductor material layer, a light shielding layer, and a second gate electrode pad in a portion of the array substrate depicted in FIG. 18A.

[0404] In some embodiments, the first reset transistor is a double gate transistor, an active layer ACTr1 of the first reset transistor includes two channel parts spaced apart from each other by a first intermediate portion IP1. The first intermediate portion IP1 connects the two portions of the active layer ACTr1 of the first reset transistor.

[0405] Referring to FIG. 20A to FIG. 20E, the semiconductor material layer in some embodiments includes a first protrusion P1 protruding away from a first main line ML1 of the semiconductor material layer. In some embodiments, the first protrusion P1 includes at least a portion of the first intermediate portion IP1.

[0406] In some embodiments, the second transistor is a double gate transistor, an active layer ACT2 of the second transistor includes two channel parts spaced apart from each other by a second intermediate portion IP2. The second intermediate portion IP2 connects the two portions of the active layer ACT2 of the second transistor.

[0407] Referring to FIG. 20A to FIG. 20E, the semiconductor material layer in some embodiments includes a second protrusion P2 protruding away from a first main line ML1 of the semiconductor material layer. In some embodiments, the second protrusion P2 includes at least a portion of the second intermediate portion IP2.

[0408] In some embodiments, the light shield LS includes a third protrusion P3 protruding away from a second main line ML2 of the light shield LS. In some embodiments, an orthographic projection of the third protrusion P3 on a base substrate covers an orthographic projection of the first protrusion P1 on the base substrate. The inventors of the present disclosure discover that, by having the first protrusion P1 and the third protrusion P3, the capacitance with the first intermediate portion IP1 can be enhanced, stabilizing the voltage level at this portion.

[0409] In some embodiments, an orthographic projection of the light shield LS on a base substrate covers an orthographic projection of the second protrusion P2 on the base substrate. The inventors of the present disclosure discover that, by having the second protrusion P2, the capacitance with the second intermediate portion IP2 can be enhanced, stabilizing the voltage level at this portion and reducing leakage of the second transistor, improving low-frequency performance, and reducing bright spot defects.

[0410] In some embodiments, the second gate electrode pad GEP2 includes two portions of the gate electrode G2 of the second transistor, the two portions of the gate electrode G2 spaced apart from each other by a connecting portion CP. In some embodiments, an orthographic projection of the connecting portion CP on a base substrate is substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) non-overlapping with an orthographic projection of the light shield LS on the base substrate. The inventors of the present disclosure discover that, by having the orthographic projection of the connecting portion CP on the base substrate substantially non-overlapping with the orthographic projection of the light shield LS on the base substrate, loading on the second gate electrode pad GEP2 can be reduced.

[0411] In another aspect, the present invention provides a display apparatus, including the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus.

[0412] In another aspect, the present disclosure provides a method of fabricating an array substrate. In some embodiments, the method includes forming a first reset transistor having a gate electrode coupled to a respective first reset control signal line; forming a compensating transistor having a gate electrode coupled to a respective second gate line; forming a first light emitting control transistor having a gate electrode coupled to a respective first light emitting control signal line; and forming a second light emitting control transistor having a gate electrode coupled to a respective second light emitting control signal line. Optionally, the respective first reset control signal line and the respective second gate line are configured to receive output control signals of different stages from a first scan circuit. Optionally, the respective first light emitting control signal line and the respective second light emitting control signal line are configured to receive output control signals of different stages from a second scan circuit.

[0413] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.A pixel driving circuit, comprising:a first reset transistor having a gate electrode coupled to a respective first reset control signal line;a compensating transistor having a gate electrode coupled to a respective second gate line;a first light emitting control transistor having a gate electrode coupled to a respective first light emitting control signal line; anda second light emitting control transistor having a gate electrode coupled to a respective second light emitting control signal line;wherein the respective first reset control signal line and the respective second gate line are configured to receive output control signals of different stages from a first scan circuit; andthe respective first light emitting control signal line and the respective second light emitting control signal line are configured to receive output control signals of different stages from a second scan circuit.2.The pixel driving circuit of claim 1, wherein the respective second gate line is configured to receive an output control signal from an n-th stage of the first scan circuit; andthe respective first reset control signal line is configured to receive an output control signal from a previous stage of the first scan circuit.3.The pixel driving circuit of claim 1, wherein the respective first light emitting control signal line is configured to receive an output control signal from an m-th stage of the second scan circuit; andthe respective second light emitting control signal line is configured to receive an output control signal from an (m-1) -th stage of the second scan circuit, m being an integer equal to or greater than 2.4.An array substrate, comprising:the pixel driving circuit of any one of claims 1 to 3;the first scan circuit comprising a plurality of stages of scan units cascaded in series; andthe second scan circuit comprising a plurality of stages of scan units cascaded in series;wherein the first scan circuit is configured to output output control signals through the plurality of stages of scan units to a plurality of rows of pixel driving circuits in the array substrate; andthe second scan circuit is configured to output output control signals through the plurality of stages of scan units to a plurality of rows of pixel driving circuits in the array substrate.5.An array substrate, comprising a semiconductor material layer;wherein the semiconductor material layer comprises:a plurality of first reset signal lines; andactive layers, first electrodes, and second electrodes of multiple transistors of a plurality of pixel driving circuits;wherein a respective first reset signal line of the plurality of first reset signal lines is connected to first electrodes of first reset transistors of pixel driving circuits in a same row; andthe respective first reset signal line and the first electrodes of the first reset transistors of the pixel driving circuits in the same row are parts of a unitary structure.6.The array substrate of claim 5, further comprising a first signal line layer on a side of the semiconductor material layer away from a base substrate;wherein the first signal line layer comprises:a plurality of first light emitting control signal lines; anda plurality of second light emitting control signal lines.7.The array substrate of claim 5, further comprising:a second gate metal layer on a side of the semiconductor material layer away from a base substrate; anda first signal line layer on a side of the second gate metal layer away from the base substrate;wherein the array substrate comprises:a plurality of second reset signal lines; anda plurality of third reset signal lines;wherein the plurality of first reset signal lines are in the semiconductor material layer;the plurality of second reset signal lines are in at least one of the second gate metal layer or the first signal line layer; andthe plurality of third reset signal lines are in at least one of the second gate metal layer or the first signal line layer.8.The array substrate of claim 5, further comprising:a second signal line layer on a side of the semiconductor material layer away from a base substrate; andan anode layer on a side of the second signal line layer away from the base substrate;wherein the second signal line layer comprises:a plurality of second voltage supply lines; anda plurality of data lines;wherein the plurality of second voltage supply lines comprise a first line, a second line, and a third line;the first line, the second line, and the third line are configured to provide reference voltage signals to three adjacent columns of pixel driving circuits, respectively;the first line comprises a main body, a first loop, and a second loop;the array substrate includes a first aperture and a second aperture through the first line;the first loop comprises a first branch at least partially surrounding the first aperture; andthe second loop comprises a second branch at least partially surrounding the second aperture.9.The array substrate of claim 8, wherein an orthographic projection of a first anode on a base substrate overlaps with an orthographic projection of a portion of the main body of the first line on the base substrate, overlaps with an orthographic projection of a portion of the first loop of the first line on the base substrate, overlaps with an orthographic projection of a portion of a first data line of the plurality of data lines on the base substrate, and overlaps with an orthographic projection of a portion of the second line on the base substrate.10.The array substrate of claim 5, further comprising:a storage capacitor comprising a second capacitor electrode; anda respective first gate line;wherein an orthographic projection of a portion of the respective first gate line on a base substrate overlaps with an orthographic projection of a portion of the semiconductor material layer comprising at least a portion of a second electrode of the second transistor and / or at least a portion of a second electrode of the first reset transistor on the base substrate;an orthographic projection of a portion of the second capacitor electrode of the storage capacitor on the base substrate at least partially overlaps with the orthographic projection of the portion of the respective first gate line on the base substrate, and at least partially overlaps with the orthographic projection of the portion of the semiconductor material layer comprising at least the portion of the second electrode of the second transistor and / or at least the portion of the second electrode of the first reset transistor on the base substrate;an orthographic projection of a portion of the respective second gate line on the base substrate overlaps with an orthographic projection of the portion of the semiconductor material layer comprising at least the portion of the second electrode of the second transistor and / or at least the portion of the second electrode of the first reset transistor on the base substrate; andan orthographic projection of the portion of the second capacitor electrode of the storage capacitor on the base substrate at least partially overlaps with the orthographic projection of the portion of the respective second gate line on the base substrate, and at least partially overlaps with the orthographic projection of the portion of the semiconductor material layer comprising at least the portion of the second electrode of the second transistor and / or at least a portion of a second electrode of the first reset transistor on the base substrate.11.The array substrate of claim 5, further comprising:a first gate metal layer on a side of the semiconductor material layer away from a base substrate; anda second gate metal layer on a side of the first gate metal layer away from the base substrate;wherein the first gate metal layer comprises a plurality of second light emitting control signal lines; andthe second gate metal layer comprises a plurality of first light emitting control signal lines.12.The array substrate of claim 11, further comprising a first signal line layer on a side of the second gate metal layer away from the base substrate;wherein the first signal line layer comprises a second node connecting line;a pixel driving circuit of the plurality of pixel driving circuits comprises a third reset transistor;the second node connecting line is connected to a second electrode of the first light emitting control transistor, and connected to a second electrode of the third reset transistor;an orthographic projection of the second node connecting line on the base substrate partially overlaps with an orthographic projection of a respective first light emitting control signal line of the plurality of first light emitting control signal lines on the base substrate, and partially overlaps with an orthographic projection of a respective second light emitting control signal line of the plurality of second light emitting control signal lines on the base substrate.13.The array substrate of claim 5, further comprising:a first gate metal layer on a side of the semiconductor material layer away from a base substrate;a second gate metal layer on a side of the first gate metal layer away from the base substrate; anda first signal line layer on a side of the second gate metal layer away from the base substrate;wherein the first gate metal layer comprises a third gate electrode pad;a pixel driving circuit of the plurality of pixel driving circuits comprises a first light emitting control transistor;the third gate electrode pad comprises a gate electrode of the first light emitting control transistor;the second gate metal layer comprises a plurality of first light emitting control signal lines;the first signal line layer comprises a light emitting control signal connecting pad;the light emitting control signal connecting pad is connected to the third gate electrode pad, and is connected to a respective first light emitting control signal line; andan orthographic projection of the light emitting control signal connecting pad on a base substrate is non-overlapping with an orthographic projection of the semiconductor material layer on the base substrate.14.The array substrate of claim 5, further comprising a second gate metal layer on a side of the semiconductor material layer away from a base substrate;wherein the second gate metal layer comprises a plurality of first light emitting control signal lines;wherein a pixel driving circuit of the plurality of pixel driving circuits comprises a first light emitting control transistor and a driving transistor;wherein a portion of the semiconductor material layer having a first electrode, an active layer, a second electrode of the first light emitting control transistor, and a first electrode of the driving transistor, has a U shape;an orthographic projection of a respective first light emitting control signal line of the plurality of first light emitting control signal lines on a base substrate at least partially overlaps with an orthographic projection of a bottom of the U shape on the base substrate; andthe bottom of the U shape comprises at least a portion of the second electrode of the third transistor.15.The array substrate of claim 5, further comprising:a second gate metal layer on a side of the semiconductor material layer away from a base substrate; anda first signal line layer on a side of the second gate metal layer away from the base substrate;wherein the first signal line layer comprises a second node connecting line;a pixel driving circuit of the plurality of pixel driving circuits comprises a first light emitting control transistor, a third reset transistor, and a driving transistor;the second node connecting line is connected to a second electrode of the first light emitting control transistor, and connected to a second electrode of the third reset transistor;an orthographic projection of the second node connecting line on a base substrate is non-overlapping with an orthographic projection of a respective first light emitting control signal line of the plurality of first light emitting control signal lines on the base substrate;an orthographic projection of a portion of the semiconductor material layer comprising at least a portion of the second electrode of the first light emitting control transistor and / or at least a portion of a first electrode of the driving transistor on the base substrate at least partially overlaps with an orthographic projection of the respective first light emitting control signal line on the base substrate.16.The array substrate of claim 15, wherein the second gate metal layer further comprising a second capacitor electrode of a storage capacitor;an orthographic projection of a portion of the respective first light emitting control signal line on the base substrate overlaps with an orthographic projection of a portion of the semiconductor material layer comprising at least a portion of the second electrode of the third transistor and / or at least a portion of a first electrode of the driving transistor on the base substrate; andan orthographic projection of a portion of the second capacitor electrode of the storage capacitor on the base substrate at least partially overlaps with the orthographic projection of the portion of the respective first light emitting control signal line on the base substrate, and at least partially overlaps with the orthographic projection of the portion of the semiconductor material layer comprising at least the portion of the second electrode of the third transistor and / or at least the portion of the first electrode of the driving transistor on the base substrate.17.The array substrate of claim 5, further comprising:a second signal line layer on a side of the semiconductor material layer away from a base substrate; andan anode layer on a side of the second signal line layer away from the base substrate;wherein the second signal line layer comprises:a plurality of second voltage supply lines;a plurality of data lines; anda plurality of third voltage supply lines;wherein the plurality of second voltage supply lines comprise a first line, a second line, and a third line;the first line, the second line, and the third line are configured to provide reference voltage signals to three adjacent columns of pixel driving circuits, respectively;an orthographic projection of a first anode on a base substrate overlaps with an orthographic projection of a portion of the first line on the base substrate, overlaps with an orthographic projection of a portion of a respective third voltage supply line of the plurality of third voltage supply lines on the base substrate, overlaps with an orthographic projection of a portion of a first data line of the plurality of data lines on the base substrate, and overlaps with an orthographic projection of a portion of the second line on the base substrate.18.The array substrate of claim 5, further comprising a light shielding layer;wherein a pixel driving circuit of the plurality of pixel driving circuits comprises a first reset transistor;the first reset transistor is a double gate transistor, an active layer of the first reset transistor comprising two channel parts spaced apart from each other by a first intermediate portion;the first intermediate portion connects the two channel parts of the active layer of the first reset transistor;the semiconductor material layer comprises a first protrusion protruding away from a first main line of the semiconductor material layer;the first protrusion comprises at least a portion of the first intermediate portion;the light shielding layer comprises a light shield;the light shield comprises a third protrusion protruding away from a second main line of the light shield; andan orthographic projection of the third protrusion on a base substrate covers an orthographic projection of the first protrusion on the base substrate.19.The array substrate of claim 5, further comprising:a light shielding layer; anda first gate metal layer on a side of the semiconductor material layer away from the light shielding layer;wherein a pixel driving circuit of the plurality of pixel driving circuits comprises a compensating transistor;wherein the first gate metal layer comprises a second gate electrode pad;the second gate electrode pad comprises a gate electrode of the compensating transistor;the compensating transistor is a double gate transistor, an active layer of the compensating transistor comprising two channel parts spaced apart from each other by a second intermediate portion;the second intermediate portion connects the two channel parts of the active layer of the compensating transistor;the semiconductor material layer comprises a second protrusion protruding away from a first main line of the semiconductor material layer;the second protrusion comprises at least a portion of the second intermediate portion;the light shielding layer comprises a light shield;an orthographic projection of the light shield on a base substrate covers an orthographic projection of the second protrusion on the base substrate;the second gate electrode pad comprises two portions of the gate electrode of the compensating transistor, the two portions of the gate electrode spaced apart from each other by a connecting portion; andan orthographic projection of the connecting portion on the base substrate is substantially non-overlapping with an orthographic projection of the light shield on the base substrate.20.A display apparatus, comprising the array substrate of any one of claims 4 to 19, and one or more integrated circuits connected to the array substrate.

Images