Systems, methods, and apparatus for autotuning of retrieval augmented generation parameters

Abstract

Systems, apparatus, and methods for autotuning of retrieval augmented generation parameters are disclosed. Example instructions to perform the same include instructions to vectorize a dataset using retrieval augmented generation (RAG) parameters, the RAG parameters identified based on a domain of the dataset, wherein the RAG parameters control at least one of ingestion of data or retrieval of data, execute a machine learning model using the RAG parameters, evaluate a quality of an output of the machine learning model, after determination that the quality does not meet a quality threshold, update the RAG parameters and cause re-execution of the machine learning model using the updated RAG parameters, and after determination that the quality meets the quality threshold, store the RAG parameters in association with the domain of the dataset.

Description

SYSTEMS, METHODS, AND APPARATUS FOR AUTOTUNING OF RETRIEVAL AUGMENTED GENERATION PARAMETERSRELATED APPLICATIONS

[0001] This patent arises from the national stage of International Application No. PCT / CN2025 / 075206, which was filed on January 26, 2025. International Application No. PCT / CN2025 / 075206 is hereby incorporated herein by reference in its entirety. Priority to International Application No. PCT / CN2025 / 075206 is hereby claimed.BACKGROUND

[0002] Advancements in artificial intelligence (AI) technologies have enabled significant progress in applications such as natural language processing (NLP) , where Retrieval Augmented Generation (RAG) has emerged as a powerful framework. RAG combines traditional search techniques with large language models, enabling the large language models to access and utilize external knowledge during text generation.BRIEF DESCRIPTION OF THE DRAWINGS

[0003] FIG. 1 is a block diagram of an example environment in which example RAG auto-tuner circuitry operates to tune RAG configuration parameters used by a RAG pipeline and large language model circuitry.

[0004] FIG. 2 is a block diagram of an example implementation of the RAG auto-tuner circuitry of FIG. 1.

[0005] FIG. 3 is a flowchart representative of example machine readable instructions and / or example operations that may be executed, instantiated, and / or performed by programmable circuitry to utilize tuned RAG parameters.

[0006] FIG. 4 is a flowchart representative of example machine readable instructions and / or example operations that may be executed, instantiated, and / or performed by programmable circuitry to utilize tuned RAG parameters.

[0007] FIG. 5 is a block diagram of an example processing platform including programmable circuitry structured to execute, instantiate, and / or perform the example machine readable instructions and / or perform the example operations of FIGS. 3 and / or 4 to implement the RAG auto-tuner circuitry of FIG. 2.

[0008] FIG. 6 is a block diagram of an example implementation of the programmable circuitry of FIG. 5.

[0009] FIG. 7 is a block diagram of another example implementation of the programmable circuitry of FIG. 5.

[0010] FIG. 8 is a block diagram of an example software / firmware / instructions distribution platform (e.g., one or more servers) to distribute software, instructions, and / or firmware (e.g., corresponding to the example machine readable instructions of FIGS. 3 and / or 4) to client devices associated with end users and / or consumers (e.g., for license, sale, and / or use) , retailers (e.g., for sale, re-sale, license, and / or sub-license) , and / or original equipment manufacturers (OEMs) (e.g., for inclusion in products to be distributed to, for example, retailers and / or to other end users such as direct buy customers) .

[0011] In general, the same reference numbers will be used throughout the drawing (s) and accompanying written description to refer to the same or like parts. The figures are not necessarily to scale.DETAILED DESCRIPTION

[0012] The field of artificial intelligence (AI) has seen remarkable advancements, particularly in natural language processing (NLP) technologies. Among these advancements is Retrieval Augmented Generation (RAG) , an approach that integrates background knowledge retrieval with text generation to enhance output quality and relevance. RAG systems utilize vector databases to supplement generative model (s) , enabling the generative model (s) to access information during the creation of new content.

[0013] RAG typically involves two main phases, an ingestion phase where information is vectorized and stored into a vector database, and an inference phase, where the machine learning model (e.g., a large language model (LLM) ) utilizes the information stored in the vector database. Each phase operates using various parameters, sometimes referred to as hyperparameters, or RAG parameters. Such RAG parameters control how various operations within the RAG pipeline and / or inference are performed. For example, a chunk size parameter identifies an amount of text that is to be processed at once, retrieval threshold parameter (s) define what might be considered a relevant result during inference, etc. Other RAG parameters exist, and it is anticipated that future developments to RAG systems might also introduce new parameters. In some examples, when utilizing the information stored in the vector database (e.g., during inference) , similarity searches are performed to identify content and use the identified content to augment inputs to the LLM.

[0014] Current approaches to tuning RAG pipelines face significant challenges. Manual parameter adjustments are time-intensive and prone to error due to the intricate interplay between various hyperparameters. These parameters influence everything from data ingestion and vectorization to retrieval strategies and reranking mechanisms, each requiring careful calibration.

[0015] Traditional methods of optimizing these configurations often rely on manual analysis or computationally expensive algorithms like grid search or Bayesian optimization. While these techniques can achieve tuning objectives, they fall short in terms of efficiency and scalability. Such limitations hinder the rapid development and deployment of AI solutions across diverse applications.

[0016] Moreover, RAG parameters, which control how information is retrieved and used in generation tasks, can lead to varying quality outcomes depending on the specific domain of data being processed. For example, sales data may require a different set of RAG parameters than human resources (HR) data due to their distinct characteristics. As an example, sales data might be more structured with clear patterns, while HR data could involve less structured, qualitative information.

[0017] This variability means that a one-size-fits-all approach for setting RAG parameters might not be effective. What works well for sales forecasting might not yield optimal results for talent management, patient diagnosis, financial projections, etc. Manually adjusting RAG parameters for each domain can be time-consuming and error-prone.

[0018] Further still, various datasets might exist with varying levels of specialization. For example, medical records can be highly specialized, often tied to specific healthcare providers, institutions, medical equipment, etc. This specificity necessitates a more tailored approach for RAG parameters, as each healthcare provider’s records may vary in format and content. In other words, RAG parameters that are specifically tailored towards a particular dataset (e.g., a dataset for a particular healthcare provider) might result in output of data that is of a higher quality, as compared to RAG parameters that are more generically tailored towards medical data. Consequently, tailoring these RAG parameters becomes important for generating high-quality outputs.

[0019] Examples disclosed herein address such challenges by utilizing an automated approach for RAG parameter tuning using domain-specific datasets. The system iteratively evaluates current configurations, applying adjustments based on performance metrics until settings that result in a particular quality threshold are achieved. Example approaches disclosed herein enhance efficiency and reduce errors compared to manual tuning, as the example approaches disclosed herein utilize systematic learning rather than manual guesswork that would otherwise be performed by a human attempting to set parameters using pen and paper. Such example approaches eliminate the need for manual intervention or extensive computational resources, significantly accelerating the development and refinement of AI models tailored to specific domains.

[0020] FIG. 1 is a block diagram of an example environment 100 in which example RAG auto-tuner circuitry 130 operates to tune RAG configuration parameters utilized by a RAG pipeline 115 and large language model circuitry 120. The example environment includes the RAG pipeline 115, which processes domain-specific dataset (s) 105 according to RAG configuration parameters stored in the RAG configuration parameter datastore 125. The processed dataset (s) are stored in a RAG vector database 110. The LLM circuitry 120 executes a prompt provided by the RAG auto-tuner circuitry 130 and references information stored in the RAG vector database 110 to prepare a response to be provided to the RAG auto-tuner circuitry 130. When referencing information stored in the RAG vector database 110, the LLM circuitry 120 utilizes RAG configuration parameters stored in the RAG configuration parameter datastore 125.

[0021] The example domain-specific dataset (s) 105 of the illustrated example of FIG. 1 represent input data into the RAG pipeline 115. The domain of the domain-specific dataset (s) 105 may correspond to various subject matter areas, such as sales transactions, employee records, or training materials. This domain-specific focus enhances relevance and accuracy in applications like retrieval augmented generation (RAG) systems. However, such varying domains might tend to be represented by data stored in different formats, including structured databases, unstructured documents, spreadsheets, or other data formats. While allowing for various types of data formats is important, such varying formats can result in varying levels of usefulness when processed using the same RAG parameters. As noted above, the domains of the domain-specific datasets may be of varying levels of specificity. For example, one entity might represent sales data in a spreadsheet format, whereas another entity might represent sales data in a structured database. Thus, the domain identified for a particular dataset might be generic (e.g., sales data) , or might be more specific (e.g., sales data from entity A) .

[0022] The example RAG pipeline 115 of the illustrated example of FIG. 1 transforms raw domain-specific datasets into structured vectors that are usable by the LLM circuitry 120. The RAG pipeline 115 is capable of handling various data types and / or domains, from sales records to human resources data. The RAG pipeline 115 utilizes configurable RAG parameters stored in the RAG configuration datastore 125 to dictate how data is ingested and processed via the RAG pipeline 115. The RAG pipeline 115 may implement various strategies for ingesting / processing data into a vectorized format including, for example, data loaders, data splitters, chunking methods, embedding generators, vectorization techniques, etc.

[0023] The example RAG vector database 110 of the illustrated example of FIG. 1 serves as the central repository for storing the vectorized representations of domain-specific datasets 105. The example RAG vector database 110 of the illustrated example of FIG. 2 is implemented by any memory, storage device and / or storage disc for storing data such as, for example, flash memory, magnetic media, optical media, solid state memory, hard drive (s) , thumb drive (s) , etc. Furthermore, the data stored in the example RAG vector database 110 may be in any data format such as, for example, binary data, comma delimited data, tab delimited data, structured query language (SQL) structures, etc. While, in the illustrated example, the RAG vector database 110 is illustrated as a single device, the example RAG vector database 110 and / or any other data storage devices described herein may be implemented by any number and / or type (s) of memories. In the illustrated example of FIG. 2, the RAG vector database 110 is populated by the RAG pipeline 115 in a vectorized format (e.g., as vectors) . These vectors are then used by the LLM circuitry 120 to generate contextually relevant responses when prompted.

[0024] The example LLM circuitry 120 of the illustrated example of FIG. 1 executes a model (e.g., a Large Language Model (LLM) ) . The example LLM circuitry 120 enables use of various models, some of which may be trained on extensive datasets. The LLM circuitry 120 processes prompts received from various sources, including the RAG auto-tuner circuitry 130 and user inputs, to generate corresponding responses based on vectorized data stored in the RAG vector database 110.

[0025] Examples disclosed herein support the execution of various models (e.g., LLMs, machine learning models, artificial intelligence models, etc. ) tailored for diverse tasks or domains. In some examples, such models might be executed locally (e.g., at a user device) , or might instead be executed at a server (e.g., a cloud device) . Local execution usually requires robust hardware specifications, including significant processing power and storage capacity, which may be advantageous for real-time responses without internet connectivity. Additionally, local processing avoids data privacy issues that might arise when sharing data (e.g., a domain-specific dataset or a vectorization thereof) with a third-party service provider. Conversely, remote (cloud) execution offloads computation to external servers, typically utilizing pre-trained models, ensuring up-to-date advancements in LLM technology while managing resource constraints on client devices.

[0026] The LLM circuitry 120 of FIG. 1 utilizes RAG configuration parameters stored in the RAG configuration parameter datastore to access vectorized information stored in the RAG vector database 110. In some examples, the RAG parameters utilized by the LLM circuitry 120 are called inference parameters or retrieval parameters, as the RAG parameters used by the LLM circuitry 120 are specific to the operations of the LLM circuitry 120 and how data is accessed and / or retrieved from the RAG vector database 110 (e.g., as opposed to ingestion parameters that direct how data is ingested / vectorized by the RAG pipeline 115 for storage in the RAG vector database 110. )

[0027] In some examples, the LLM circuitry 120 is utilized to evaluate a quality of a response of the LLM circuitry 120. In other words, the LLM circuitry 120 may evaluate its own responses to determine a quality metric of the responses. Such quality metric (s) may be utilized to determine if the RAG parameters result in responses that meet a threshold quality level. In some examples, different models might be utilized by the LLM circuitry 120 when generating a response to an initial prompt that utilizes information from the RAG vector database 110, as compared to when generating a response to a subsequent prompt that requests the LLM circuitry 120 to evaluate a quality of a response to the initial prompt.

[0028] The example RAG configuration parameter datastore 125 of the illustrated example of FIG. 1 represents a central repository for various RAG parameters that enable the RAG pipeline 115 to ingest data and the LLM circuitry 120 to retrieve the vectorized data when generating a response to a prompt. These parameters fall into two primary categories: ingestion parameters and inference parameters.

[0029] Ingestion parameters determine how data is fetched, processed, and prepared for use by the system. For instance, these might include file data cleaning parameters, chunking parameters, embedding model settings, metadata settings, multi-indexing settings, indexing algorithm selections, etc. On the other hand, inference parameters govern how responses are generated during model execution, such as query transformation settings, retrieval parameters, re-ranking settings, model settings, temperature settings affecting creativity in generation models, etc. In some examples, a single parameter can serve both purposes, meaning that a parameter might be used in both ingestion and inference.

[0030] Furthermore, domains within the system may be highly granular, such as "sales data within the mobile device space, " which necessitates that configuration parameters are tailored to these precise subdomains. This granularity ensures that each component of the system operates optimally according to its defined domain and context.

[0031] The example RAG auto-tuner circuitry 130 of FIG. 1 dynamically adjusts RAG parameters to ensure quality outputs based on a domain of the dataset provided by the user. The components of the RAG auto-tuner circuitry 130 are further disclosed below in connection with FIG. 2.

[0032] FIG. 2 is a block diagram of an example implementation of the RAG auto-tuner circuitry 130 of FIG. 1. The RAG auto-tuner circuitry 130 of FIG. 2 may be instantiated (e.g., creating an instance of, bring into being for any length of time, materialize, implement, etc. ) by programmable circuitry. For example, programmable circuitry may be implemented by a Central Processor Unit (CPU) executing first instructions, a field programmable gate array, a programmable logic device (PLD) , a generic array logic (GAL) device, a programmable array logic (PAL) device, a complex programmable logic device (CPLD) , a simple programmable logic device (SPLD) , a microcontroller (MCU) , a programmable system on chip (PSoC) , etc. Additionally or alternatively, the RAG auto-tuner circuitry 130 of FIG. 2 may be instantiated (e.g., creating an instance of, bring into being for any length of time, materialize, implement, etc. ) by (i) an Application Specific Integrated Circuit (ASIC) and / or (ii) a Field Programmable Gate Array (FPGA) (e.g., another form of programmable circuitry) structured and / or configured in response to execution of second instructions to perform operations corresponding to the first instructions. It should be understood that some or all of the circuitry of FIG. 2 may, thus, be instantiated at the same or different times. Some or all of the circuitry of FIG. 2 may be instantiated, for example, in one or more threads executing concurrently on hardware and / or in series on hardware. Moreover, in some examples, some or all of the circuitry of FIG. 2 may be implemented by microprocessor circuitry executing instructions and / or FPGA circuitry performing operations to implement one or more virtual machines and / or containers.

[0033] The RAG auto-tuner circuitry 130 of FIG. 2 includes domain identification circuitry 205, pipeline execution circuitry 210, LLM interface circuitry 220, result evaluation circuitry 230, and parameter updater circuitry 240.

[0034] The example domain identification circuitry 205 of the illustrated example of FIG. 2 identifies a domain of a dataset. In examples disclosed herein, the domain of the dataset represents a subject matter (e.g., the content of the dataset) . For example, the dataset may represent sales data and therefore be identified as a “sales” domain. In some examples, the domain identification circuitry 205 may provide samples and / or excerpts of the data in the dataset to the LLM circuitry 120 via a prompt to request identification of the domain (i.e., the subject matter) of the dataset. In some examples, the identification of the domain of the data set might involve detecting the types and / or formats of data included in the dataset. For example, marketing data might more frequently include unstructured data formats (e.g., images, text documents, presentations, etc. ) , whereas sales data might more frequently include structured data formats (e.g., spreadsheets, structured query language (SQL) databases, etc. ) . In other words, the domain of the data set may, in some examples, refer to the type (s) and / or format (s) of data included in the dataset, rather than simply the subject matter of the dataset.

[0035] In some examples, the domain identification circuitry 205 is instantiated by programmable circuitry executing domain identification instructions and / or configured to perform operations such as those represented by the flowchart (s) of FIGS. 3 and / or 4.

[0036] In some examples, the RAG auto-tuner circuitry 130 includes means for identifying a domain of a dataset. For example, the means for identifying may be implemented by domain identification circuitry 205. In some examples, the domain identification circuitry 205 may be instantiated by programmable circuitry such as the example programmable circuitry 512 of FIG. 5. For instance, the domain identification circuitry 205 may be instantiated by the example microprocessor 600 of FIG. 6 executing machine executable instructions such as those implemented by at least blocks 310, 320, 330 of FIG. 3. In some examples, the domain identification circuitry 205 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 700 of FIG. 7 configured and / or structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the domain identification circuitry 205 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the domain identification circuitry 205 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) configured and / or structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0037] The example pipeline execution circuitry 210 of the illustrated example of FIG. 2 controls execution of the RAG pipeline 115. For example, the pipeline execution circuitry 210 causes the RAG pipeline 115 to ingest / vectorize the domain-specific dataset. In some examples, the RAG pipeline 115 is instructed to use the RAG parameters stored in the RAG configuration parameter datastore 125. In some examples, the pipeline execution circuitry 210 is instantiated by programmable circuitry executing pipeline execution instructions and / or configured to perform operations such as those represented by the flowchart (s) of FIGS. 3 and / or 4.

[0038] In some examples, the RAG auto-tuner circuitry 130 includes means for controlling execution of a RAG pipeline. For example, the means for controlling may be implemented by pipeline execution circuitry 210 . In some examples, the pipeline execution circuitry 210 may be instantiated by programmable circuitry such as the example programmable circuitry 512 of FIG. 5. For instance, the pipeline execution circuitry 210 may be instantiated by the example microprocessor 600 of FIG. 6 executing machine executable instructions such as those implemented by at least block 410 of FIG. 4. In some examples, the pipeline execution circuitry 210 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 700 of FIG. 7 configured and / or structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the pipeline execution circuitry 210 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the pipeline execution circuitry 210 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) configured and / or structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0039] The example LLM interface circuitry 220 of the illustrated example of FIG. 2 enables interaction between the RAG auto-tuner circuitry 130 and the LLM circuitry 120. The example LLM interface circuitry 220 may utilize any techniques for communicating with the LLM circuitry 120. In some examples, the LLM interface circuitry 220 causes the LLM circuitry 120 to execute a prompt using the RAG parameters stored in the RAG configuration parameter datastore 125. The example LLM interface circuitry 220 accesses a result of the LLM circuitry 120, which may then be analyzed by other components of the RAG auto-tuner circuitry 130.

[0040] In some examples, the LLM interface circuitry 220 is instantiated by programmable circuitry executing LLM interface instructions and / or configured to perform operations such as those represented by the flowchart (s) of FIGS. 3 and / or 4.

[0041] In some examples, the RAG auto-tuner circuitry 130 includes means for interfacing with a Large Language Model. For example, the means for interfacing may be implemented by LLM interface circuitry 220. In some examples, the LLM interface circuitry 220 may be instantiated by programmable circuitry such as the example programmable circuitry 512 of FIG. 5. For instance, the LLM interface circuitry 220 may be instantiated by the example microprocessor 600 of FIG. 6 executing machine executable instructions such as those implemented by at least blocks 420, 430 of FIG. 4. In some examples, LLM interface circuitry 220 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 700 of FIG. 7 configured and / or structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the LLM interface circuitry 220 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the LLM interface circuitry 220 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) configured and / or structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0042] The example result evaluation circuitry 230 of the illustrated example of FIG. 2 evaluates a quality of the result of the execution of the LLM circuitry 120. In examples disclosed herein, the quality of the result is represented using a numeric value (e.g., an integer value between 0 and 100, a floating point value between 0 and 1, etc. ) . However, other approaches to representing a quality of a response may additionally or alternatively be used. In examples disclosed herein, the result evaluation circuitry 230 generates a prompt that directs the LLM circuitry 120 to evaluate the quality of the prior response. In some examples, multiple additional prompts are generated to evaluate the quality of corresponding prior prompts. In some examples, a user might be asked to rate the quality of the response (s) . The example result evaluation circuitry 230 determines whether the quality of the result (s) is / are sufficient by comparing the quality value (e.g., an integer value, a floating point value) to a corresponding quality threshold.

[0043] In some examples, the result evaluation circuitry 230 is instantiated by programmable circuitry executing result evaluation instructions and / or configured to perform operations such as those represented by the flowchart (s) of FIGS. 3 and / or 4.

[0044] In some examples, the RAG auto-tuner circuitry 130 includes means for evaluating a result. For example, the means for evaluating may be implemented by result evaluation circuitry 230. In some examples, the result evaluation circuitry 230 may be instantiated by programmable circuitry such as the example programmable circuitry 512 of FIG. 5. For instance, the result evaluation circuitry 230 may be instantiated by the example microprocessor 600 of FIG. 6 executing machine executable instructions such as those implemented by at least blocks 440, 450 of FIG. 4. In some examples, result evaluation circuitry 230 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 700 of FIG. 7 configured and / or structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the result evaluation circuitry 230 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the result evaluation circuitry 230 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) configured and / or structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0045] The example parameter updater circuitry 240 of the illustrated example of FIG. 2 identifies one or more RAG parameter (s) to update. When selecting RAG parameter (s) to be updated, the example parameter updater circuitry 240 might bias towards selection of RAG parameters that are not ingestion RAG parameters. If, for example, an ingestion RAG parameter were to be updated, the dataset would need to be re-vectorized according to the updated (ingestion) RAG parameters. To that end, updating of non-ingestion RAG parameters (e.g., inference RAG parameters being selected such that none of the selected parameters are ingestion RAG parameters) prior to updating ingestion RAG parameters avoids the additional computational requirements associated with re-vectorizing a dataset. Once RAG parameters are selected for updating, the example parameter updater circuitry 240 updates the identified RAG parameters. In examples disclosed herein, stochastic gradient descent is utilized to determine the updated value (s) for the selected RAG parameters. Additionally or alternatively, grid search or random search might be utilized to update the RAG parameters. In some other examples, more complex searching algorithms like reinforcement learning (RL) , Evolution, or Bayesian optimization, etc. might be used to update the RAG parameter (s) .

[0046] In some examples, the parameter updater circuitry 240 is instantiated by programmable circuitry executing parameter update instructions and / or configured to perform operations such as those represented by the flowchart (s) of FIGS. 3 and / or 4.

[0047] In some examples, the RAG auto-tuner circuitry 130 includes means for updating a RAG parameter. For example, the means for updating may be implemented by parameter updater circuitry 240. In some examples, the parameter updater circuitry 240 may be instantiated by programmable circuitry such as the example programmable circuitry 512 of FIG. 5. For instance, the parameter updater circuitry 240 may be instantiated by the example microprocessor 600 of FIG. 6 executing machine executable instructions such as those implemented by at least blocks 460, 450, 465, 0470, 490 of FIG. 4. In some examples, the parameter updater circuitry 240 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 700 of FIG. 7 configured and / or structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the parameter updater circuitry 240 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the parameter updater circuitry 240 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) configured and / or structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0048] While an example manner of implementing the RAG auto-tuner circuitry 130 of FIG. 1 is illustrated in FIG. 2, one or more of the elements, processes, and / or devices illustrated in FIG. 2 may be combined, divided, re-arranged, omitted, eliminated, and / or implemented in any other way. Further, the example domain identification circuitry 205, the example pipeline execution circuitry 210, the example LLM interface circuitry 220, the example result evaluation circuitry 230, the example parameter updater circuitry 240, and / or, more generally, the example RAG auto-tuner circuitry 130 of FIG. 2, may be implemented by hardware alone or by hardware in combination with software and / or firmware. Thus, for example, any of the example domain identification circuitry 205, the example pipeline execution circuitry 210, the example LLM interface circuitry 220, the example result evaluation circuitry 230, the example parameter updater circuitry 240, and / or, more generally, the example RAG auto-tuner circuitry 130, could be implemented by programmable circuitry, processor circuitry, analog circuit (s) , digital circuit (s) , logic circuit (s) , programmable processor (s) , programmable microcontroller (s) , graphics processing unit (s) (GPU (s) ) , digital signal processor (s) (DSP (s) ) , ASIC (s) , programmable logic device (s) (PLD (s) ) , vision processing units (VPUs) , and / or field programmable logic device (s) (FPLD (s) ) such as FPGAs in combination with machine readable instructions (e.g., firmware or software) . Further still, the example RAG auto-tuner circuitry 130 of FIG. 2 may include one or more elements, processes, and / or devices in addition to, or instead of, those illustrated in FIG. 2, and / or may include more than one of any or all of the illustrated elements, processes and devices.

[0049] Flowchart (s) representative of example machine readable instructions, which may be executed by programmable circuitry to implement and / or instantiate the RAG auto-tuner circuitry 130 of FIG. 2 and / or representative of example operations which may be performed by programmable circuitry to implement and / or instantiate the RAG auto-tuner circuitry 130 of FIG. 2, are shown in FIGS. 3 and / or 4. The machine readable instructions may be one or more executable programs or portion (s) of one or more executable programs for execution by programmable circuitry such as the programmable circuitry 512 shown in the example processor platform 500 discussed below in connection with FIG. 5 and / or may be one or more function (s) or portion (s) of functions to be performed by the example programmable circuitry (e.g., an FPGA) discussed below in connection with FIGS. 6 and / or 7. In some examples, the machine readable instructions cause an operation, a task, etc., to be carried out and / or performed in an automated manner in the real world. As used herein, “automated” means without human involvement.

[0050] The program may be embodied in instructions (e.g., software and / or firmware) stored on one or more non-transitory computer readable and / or machine readable storage medium such as cache memory, a magnetic-storage device or disk (e.g., a floppy disk, a Hard Disk Drive (HDD) , etc. ) , an optical-storage device or disk (e.g., a Blu-ray disk, a Compact Disk (CD) , a Digital Versatile Disk (DVD) , etc. ) , a Redundant Array of Independent Disks (RAID) , a register, ROM, a solid-state drive (SSD) , SSD memory, non-volatile memory (e.g., electrically erasable programmable read-only memory (EEPROM) , flash memory, etc. ) , volatile memory (e.g., Random Access Memory (RAM) of any type, etc. ) , and / or any other storage device or storage disk. The instructions of the non-transitory computer readable and / or machine readable medium may program and / or be executed by programmable circuitry located in one or more hardware devices, but the entire program and / or parts thereof could alternatively be executed and / or instantiated by one or more hardware devices other than the programmable circuitry and / or embodied in dedicated hardware. The machine readable instructions may be distributed across multiple hardware devices and / or executed by two or more hardware devices (e.g., a server and a client hardware device) . For example, the client hardware device may be implemented by an endpoint client hardware device (e.g., a hardware device associated with a human and / or machine user) or an intermediate client hardware device gateway (e.g., a radio access network (RAN) ) that may facilitate communication between a server and an endpoint client hardware device. Similarly, the non-transitory computer readable storage medium may include one or more mediums. Further, although the example program is described with reference to the flowchart (s) illustrated in FIGS. 3 and / or 4, many other methods of implementing the example RAG auto-tuner circuitry 130 may alternatively be used. For example, the order of execution of the blocks of the flowchart (s) may be changed, and / or some of the blocks described may be changed, eliminated, or combined. Additionally or alternatively, any or all of the blocks of the flow chart may be implemented by one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) structured to perform the corresponding operation without executing software or firmware. The programmable circuitry may be distributed in different network locations and / or local to one or more hardware devices (e.g., a single-core processor (e.g., a single core CPU) , a multi-core processor (e.g., a multi-core CPU, an XPU, etc. ) ) . As used herein, programmable circuitry includes any type (s) of circuitry that may be programmed to perform a desired function such as, for example, a CPU, a GPU, a VPU, and / or an FPGA. The programmable circuitry may include one or more CPUs, one or more GPUs, one or more VPUs, and / or one or more FPGAs located in the same package (e.g., the same integrated circuit (IC) package or in two or more separate housings) , one or more CPUs, GPUs, VPUs, and / or one or more FPGAs in a single machine, multiple CPUs, GPUs, VPUs, and / or FPGAs distributed across multiple servers of a server rack, and / or multiple CPUs, GPUs, VPUs, and / or FPGAs distributed across one or more server racks. Additionally or alternatively, programmable circuitry may include a programmable logic device (PLD) , a generic array logic (GAL) device, a programmable array logic (PAL) device, a complex programmable logic device (CPLD) , a simple programmable logic device (SPLD) , a microcontroller (MCU) , a programmable system on chip (PSoC) , etc., and / or any combination (s) thereof in any of the contexts explained above.

[0051] The machine readable instructions described herein may be stored in one or more of a compressed format, an encrypted format, a fragmented format, a compiled format, an executable format, a packaged format, etc. Machine readable instructions as described herein may be stored as data (e.g., computer-readable data, machine-readable data, one or more bits (e.g., one or more computer-readable bits, one or more machine-readable bits, etc. ) , a bitstream (e.g., a computer-readable bitstream, a machine-readable bitstream, etc. ) , etc. ) or a data structure (e.g., as portion (s) of instructions, code, representations of code, etc. ) that may be utilized to create, manufacture, and / or produce machine executable instructions. For example, the machine readable instructions may be fragmented and stored on one or more storage devices, disks and / or computing devices (e.g., servers) located at the same or different locations of a network or collection of networks (e.g., in the cloud, in edge devices, etc. ) . The machine readable instructions may require one or more of installation, modification, adaptation, updating, combining, supplementing, configuring, decryption, decompression, unpacking, distribution, reassignment, compilation, etc., in order to make them directly readable, interpretable, and / or executable by a computing device and / or other machine. For example, the machine readable instructions may be stored in multiple parts, which are individually compressed, encrypted, and / or stored on separate computing devices, wherein the parts when decrypted, decompressed, and / or combined form a set of computer-executable and / or machine executable instructions that implement one or more functions and / or operations that may together form a program such as that described herein.

[0052] In another example, the machine readable instructions may be stored in a state in which they may be read by programmable circuitry, but require addition of a library (e.g., a dynamic link library (DLL) ) , a software development kit (SDK) , an application programming interface (API) , etc., in order to execute the machine-readable instructions on a particular computing device or other device. In another example, the machine readable instructions may need to be configured (e.g., settings stored, data input, network addresses recorded, etc. ) before the machine readable instructions and / or the corresponding program (s) can be executed in whole or in part. Thus, machine readable, computer readable and / or machine readable media, as used herein, may include instructions and / or program (s) regardless of the particular format or state of the machine readable instructions and / or program (s) .

[0053] The machine readable instructions described herein can be represented by any past, present, or future instruction language, scripting language, programming language, etc. For example, the machine readable instructions may be represented using any of the following languages: C, C++, Java, C-Sharp, Perl, Python, JavaScript, HyperText Markup Language (HTML) , Structured Query Language (SQL) , Swift, etc.

[0054] As mentioned above, the example operations of FIGS. 3 and / or 4 may be implemented using executable instructions (e.g., computer readable and / or machine readable instructions) stored on one or more non-transitory computer readable and / or machine readable media. As used herein, the terms non-transitory computer readable medium, non-transitory computer readable storage medium, non-transitory machine readable medium, and / or non-transitory machine readable storage medium are expressly defined to include any type of computer readable storage device and / or storage disk and to exclude propagating signals and to exclude transmission media. Examples of such non-transitory computer readable medium, non-transitory computer readable storage medium, non-transitory machine readable medium, and / or non-transitory machine readable storage medium include optical storage devices, magnetic storage devices, an HDD, a flash memory, a read-only memory (ROM) , a CD, a DVD, a cache, a RAM of any type, a register, and / or any other storage device or storage disk in which information is stored for any duration (e.g., for extended time periods, permanently, for brief instances, for temporarily buffering, and / or for caching of the information) . As used herein, the terms “non-transitory computer readable storage device” and “non-transitory machine readable storage device” are defined to include any physical (mechanical, magnetic and / or electrical) hardware to retain information for a time period, but to exclude propagating signals and to exclude transmission media. Examples of non-transitory computer readable storage devices and / or non-transitory machine readable storage devices include random access memory of any type, read only memory of any type, solid state memory, flash memory, optical discs, magnetic disks, disk drives, and / or redundant array of independent disks (RAID) systems. As used herein, the term “device” refers to physical structure such as mechanical and / or electrical equipment, hardware, and / or circuitry that may or may not be configured by computer readable instructions, machine readable instructions, etc., and / or manufactured to execute computer-readable instructions, machine-readable instructions, etc.

[0055] FIG. 3 is a flowchart representative of example machine readable instructions and / or example operations 300 that may be executed, instantiated, and / or performed by programmable circuitry to utilize tuned RAG parameters. The example process 300 of FIG. 3 begins at block 310, where the example domain identification circuitry 205 identifies a domain of a dataset. (Block 310) . The example domain identification circuitry 205 classifies a dataset into one or more domains. The domain identification process may be implemented by, for example, analyzing metadata associated with the dataset, such as tags or identifiers, to determine a general category (e.g., "customer sentiment" ) of the dataset. In some examples, more narrow categories might be identified. For example, the dataset might pertain to customer reviews on mobile devices, where the domain might be identified more specifically as "sentiment analysis on mobile device user feedback. "

[0056] Beyond simply identifying the subject matter, in some examples, the identification of the domain of the data set might involve detecting the types and / or formats of data included in the dataset. For example, marketing data might more frequently include unstructured data formats (e.g., images, text documents, presentations, etc. ) , whereas sales data might more frequently include structured data formats (e.g., spreadsheets, structured query language (SQL) databases, etc. ) . In other words, the domain of the data set may, in some examples, refer to the type (s) and / or format (s) of data included in the dataset, rather than simply the subject matter of the dataset.

[0057] The domain identification circuitry 205 consults the RAG configuration parameter datastore 125 to determine whether RAG parameters are known for the identified domain of the dataset. (Block 320) . In this manner, a lookup (or another querying technique) is performed using the identified domain to retrieve the RAG parameters associated with the domain. These retrieved RAG parameters include both ingestion parameters, such as data formats and normalization rules, and inference parameters, like various thresholds and document weighting strategies.

[0058] In some examples, a similarity of the identified domain might be utilized during the lookup of the RAG parameters to enable use of RAG parameters that are associated with a domain that most closely matches the identified domain. In such examples, a similarity rating of the identified domain and a domain having stored RAG parameters may be utilized to identify a matching domain. The similarity, in some examples, is identified by providing a pair of domains (e.g., the identified domain of the dataset and a potential matching domain having RAG parameters stored in the RAG configuration parameter datastore 125) , and selecting the potential matching domain that has the greatest similarity to the identified domain. In some examples, a similarity threshold might also be utilized to enable the domain identification circuitry 205 to identify that no matching domains have stored RAG parameters.

[0059] The example domain identification circuitry 205 determines whether further refinement of RAG parameters is desired. (Block 330) . This enables a user (e.g., a developer) to request further tuning of RAG parameters, even if RAG parameters are known for the identified domain of the dataset. Such an approach enables RAG parameters for similar domains to be used, if known, but also allows for a user to select that further refinement is desired. This is especially useful in situations where a narrow domain is identified for the dataset (e.g., sales data related to mobile devices) , but RAG parameters from a broader domain are selected (e.g., generic sales data) .

[0060] If RAG parameters are not known for the domain of the dataset (e.g., Block 320 returns a result of NO) or if further refinement of the RAG parameters are desired (e.g., Block 330 returns a result of YES) , the example RAG auto-tuner circuitry 130 updates RAG parameters for the identified domain of the dataset. (Block 340) . The process of block 340 is further described below in connection with FIG. 4.

[0061] Upon selection of known RAG parameters (e.g., block 330 returning a result of NO) or upon completion of an update to the RAG parameters (e.g., block 340) , the example RAG auto-tuner circuitry 130 causes operation of the LLM circuitry 120 using the selected domain-specific RAG parameters. This ensures that subsequent prompts are processed using the RAG configuration parameters that are tailored to the specific domain of the dataset. This allows for contextually relevant and high-quality interactions between users, the LLM circuitry 120, and the domain-specific dataset.

[0062] FIG. 4 is a flowchart representative of example machine readable instructions and / or example operations 340 that may be executed, instantiated, and / or performed by programmable circuitry to utilize tuned RAG parameters. The example process 340 of FIG. 4 begins at block 410, where the pipeline execution circuitry 210 causes the RAG pipeline 115 to ingest / vectorize the domain-specific dataset. (Block 410) . The RAG pipeline is instructed to use the RAG parameters stored in the RAG configuration parameter datastore 125, which are selected based on the identification of the domain of the dataset (e.g., as identified in FIG. 3) . In some examples, no RAG parameters are known for a particular domain, in which case the pipeline execution circuitry 210 may initialize RAG parameters for the domain (e.g., using default values for the various RAG parameters) . In response to the pipeline execution circuitry 210, the RAG pipeline 115 ingests and / or vectorizes the dataset and stores the vectorized version of the dataset in the RAG vector datastore 125, such that the vectorized data may later be utilized by the LLM circuitry 120.

[0063] The example LLM interface circuitry 220 causes the LLM circuitry 120 to execute a prompt using the RAG parameters. (Block 420) . In examples disclosed herein, the prompt is initially provided by a user. In particular, the prompt might be provided by a user who has specific questions or instructions they wish to see processed by the LLM circuitry 120. Additionally or alternatively, the prompt could be generated algorithmically based on predefined characteristics of the dataset or the domain of the dataset. In some examples, multiple prompts might be utilized.

[0064] The example LLM interface circuitry 220 accesses a result of the execution of the LLM circuitry 120. (Block 430) . The example result evaluation circuitry 230 then evaluates a quality of the result of the execution of the LLM circuitry 120. (Block 440) . In examples disclosed herein, the quality of the result is represented using a numeric value (e.g., an integer value between 0 and 100, a floating point value between 0 and 1, etc. ) . In examples disclosed herein, the result evaluation circuitry 230 generates a prompt that directs the LLM circuitry 120 to evaluate the quality of the prior response. In some examples, multiple additional prompts are generated to evaluate the quality of corresponding prior prompts (e.g., if multiple prompts are provided and results received in connection with blocks 420 and 430) . Alternatively, a user might be asked to rate the quality of the response (s) .

[0065] The example result evaluation circuitry 230 determines whether the quality of the result (s) is / are sufficient. (Block 450) . The example result evaluation circuitry 230 makes this determination by comparing the quality value (e.g., an integer value, a floating point value) to a corresponding quality threshold. Like the quality value, the quality threshold is represented as a numeric value. In some examples, the quality threshold may be provided by a user. Additionally or alternatively, a default quality threshold may be utilized (e.g., a threshold of 0.8 when the quality value is a floating point value ranging from 0 to 1 with 0 representing low quality and 1 representing high quality) .

[0066] If the result evaluation circuitry 230 determines that the quality threshold is not met (e.g., block 450 returns a result of NO) , the parameter updater circuitry 240 identifies one or more RAG parameter (s) to update. (Block 460) . When selecting RAG parameter (s) to be updated, the example parameter updater circuitry 240 may bias towards selection of RAG parameters that are not ingestion RAG parameters. If, for example, an ingestion RAG parameter were to be updated, the dataset would need to be re-vectorized according to the updated (ingestion) RAG parameters. To that end, updating of non-ingestion RAG parameters (e.g., inference RAG parameters) prior to updating ingestion RAG parameters avoids the additional computational requirements associated with re-vectorizing a dataset.

[0067] The example parameter updater circuitry 240 updates the identified RAG parameters. (Block 465) . In examples disclosed herein, stochastic gradient descent is utilized to determine the updated value (s) for the selected RAG parameters. Additionally or alternatively, grid search or random search might be utilized to update the RAG parameters. In some other examples, more complex searching algorithms like reinforcement learning (RL) , Evolution, or Bayesian optimization, etc. might be used to update the RAG parameter (s) .

[0068] The example parameter updater circuitry 240 determines whether any ingestion related RAG parameters were updated. (Block 470) . If ingestion related RAG parameters were updated (e.g., block 470 returns a result of YES) , control returns to block 410, where intake of the dataset is performed again using the updated RAG parameters (e.g., including the updated ingestion RAG parameter (s) ) . If ingestion-related RAG parameters were not updated (e.g., block 470 returns a result of NO) , control returns to block 420, where the LLM circuitry 120 is instructed to re-execute the prompts using the updated RAG parameters (e.g., the inference-related parameters) . Such an approach avoids having to re-ingest the dataset via the RAG pipeline 115 if no ingestion-related parameters were updated.

[0069] Returning to block 450, if the example result evaluation circuitry 230 determines that the quality of the result (s) is / are sufficient (e.g., block 450 returns a result of YES) , the example parameter updater circuitry 240 stores the RAG parameters in association with the domain of the dataset in the RAG configuration parameter datastore 125. (Block 490) . In this manner, the updated RAG parameters are stored in memory during the tuning process and then stored once an acceptable combination of RAG parameters are identified. However, in some examples, the updated parameters might be stored in memory during the tuning process. (e.g., after block 465 updates the RAG parameters) . After ensuring that RAG parameters that produce quality results are stored, the example process 430 of FIG. 4 terminates. Control then returns to block 350 where the LLM circuitry 120 is utilized to operate on the domain-specific dataset using RAG parameters that are tuned for the domain-specific dataset. In this manner, users can quickly build Artificial Intelligence (AI) platforms that are tuned to operate on their own data.

[0070] FIG. 5 is a block diagram of an example programmable circuitry platform 500 structured to execute and / or instantiate the example machine-readable instructions and / or the example operations of FIGS. 3 and / or 4 to implement the RAG auto-tuner circuitry 130 of FIG. 2. The programmable circuitry platform 500 can be, for example, a server, a personal computer, a workstation, a self-learning machine (e.g., a neural network) , a mobile device (e.g., a cell phone, a smart phone, a tablet such as an iPadTM) , a personal digital assistant (PDA) , an Internet appliance, a DVD player, a CD player, a digital video recorder, a Blu-ray player, a gaming console, a personal video recorder, a set top box, a headset (e.g., an augmented reality (AR) headset, a virtual reality (VR) headset, etc. ) or other wearable device, or any other type of computing and / or electronic device.

[0071] The programmable circuitry platform 500 of the illustrated example includes programmable circuitry 512. The programmable circuitry 512 of the illustrated example is hardware. For example, the programmable circuitry 512 can be implemented by one or more integrated circuits, logic circuits, FPGAs, microprocessors, CPUs, GPUs, VPUs, DSPs, and / or microcontrollers from any desired family or manufacturer. The programmable circuitry 512 may be implemented by one or more semiconductor based (e.g., silicon based) devices. In this example, the programmable circuitry 512 implements the example domain identification circuitry 205, the example pipeline execution circuitry 210, the example LLM interface circuitry 220, the example result evaluation circuitry 230, and the example parameter updater circuitry 240.

[0072] The programmable circuitry 512 of the illustrated example includes a local memory 513 (e.g., a cache, registers, etc. ) . The programmable circuitry 512 of the illustrated example is in communication with main memory 514, 516, which includes a volatile memory 514 and a non-volatile memory 516, by a bus 518. The volatile memory 514 may be implemented by Synchronous Dynamic Random Access Memory (SDRAM) , Dynamic Random Access Memory (DRAM) ,  Dynamic Random Access Memory  and / or any other type of RAM device. The non-volatile memory 516 may be implemented by flash memory and / or any other desired type of memory device. Access to the main memory 514, 516 of the illustrated example is controlled by a memory controller 517. In some examples, the memory controller 517 may be implemented by one or more integrated circuits, logic circuits, microcontrollers from any desired family or manufacturer, or any other type of circuitry to manage the flow of data going to and from the main memory 514, 516.

[0073] The programmable circuitry platform 500 of the illustrated example also includes interface circuitry 520. The interface circuitry 520 may be implemented by hardware in accordance with any type of interface standard, such as an Ethernet interface, a universal serial bus (USB) interface, a  interface, a near field communication (NFC) interface, a Peripheral Component Interconnect (PCI) interface, and / or a Peripheral Component Interconnect Express (PCIe) interface.

[0074] In the illustrated example, one or more input devices 522 are connected to the interface circuitry 520. The input device (s) 522 permit (s) a user (e.g., a human user, a machine user, etc. ) to enter data and / or commands into the programmable circuitry 512. The input device (s) 522 can be implemented by, for example, an audio sensor, a microphone, a camera (still or video) , a keyboard, a button, a mouse, a touchscreen, a trackpad, a trackball, an isopoint device, and / or a voice recognition system.

[0075] One or more output devices 524 are also connected to the interface circuitry 520 of the illustrated example. The output device (s) 524 can be implemented, for example, by display devices (e.g., a light emitting diode (LED) , an organic light emitting diode (OLED) , a liquid crystal display (LCD) , a cathode ray tube (CRT) display, an in-place switching (IPS) display, a touchscreen, etc. ) , a tactile output device, a printer, and / or speaker. The interface circuitry 520 of the illustrated example, thus, typically includes a graphics driver card, a graphics driver chip, and / or graphics processor circuitry such as a GPU.

[0076] The interface circuitry 520 of the illustrated example also includes a communication device such as a transmitter, a receiver, a transceiver, a modem, a residential gateway, a wireless access point, and / or a network interface to facilitate exchange of data with external machines (e.g., computing devices of any kind) by a network 526. The communication can be by, for example, an Ethernet connection, a digital subscriber line (DSL) connection, a telephone line connection, a coaxial cable system, a satellite system, a beyond-line-of-sight wireless system, a line-of-sight wireless system, a cellular telephone system, an optical connection, etc.

[0077] The programmable circuitry platform 500 of the illustrated example also includes one or more mass storage discs or devices 528 to store firmware, software, and / or data. Examples of such mass storage discs or devices 528 include magnetic storage devices (e.g., floppy disk, drives, HDDs, etc. ) , optical storage devices (e.g., Blu-ray disks, CDs, DVDs, etc. ) , RAID systems, and / or solid-state storage discs or devices such as flash memory devices and / or SSDs.

[0078] The machine readable instructions 532, which may be implemented by the machine readable instructions of FIGS. 3 and / or 4, may be stored in the mass storage device 528, in the volatile memory 514, in the non-volatile memory 516, and / or on at least one non-transitory computer readable storage medium such as a CD or DVD which may be removable.

[0079] FIG. 6 is a block diagram of an example implementation of the programmable circuitry 512 of FIG. 5. In this example, the programmable circuitry 512 of FIG. 5 is implemented by a microprocessor 600. For example, the microprocessor 600 may be a general-purpose microprocessor (e.g., general-purpose microprocessor circuitry) . The microprocessor 600 executes some or all of the machine-readable instructions of the flowcharts of FIGS. 3 and / or 4 to effectively instantiate the circuitry of FIG. 2 as logic circuits to perform operations corresponding to those machine readable instructions. In some such examples, the circuitry of FIG. 2 is instantiated by the hardware circuits of the microprocessor 600 in combination with the machine-readable instructions. For example, the microprocessor 600 may be implemented by multi-core hardware circuitry such as a CPU, a DSP, a GPU, an XPU, etc. Although it may include any number of example cores 602 (e.g., 1 core) , the microprocessor 600 of this example is a multi-core semiconductor device including N cores. The cores 602 of the microprocessor 600 may operate independently or may cooperate to execute machine readable instructions. For example, machine code corresponding to a firmware program, an embedded software program, or a software program may be executed by one of the cores 602 or may be executed by multiple ones of the cores 602 at the same or different times. In some examples, the machine code corresponding to the firmware program, the embedded software program, or the software program is split into threads and executed in parallel by two or more of the cores 602. The software program may correspond to a portion or all of the machine readable instructions and / or operations represented by the flowcharts of FIGS. 3 and / or 4.

[0080] The cores 602 may communicate by a first example bus 604. In some examples, the first bus 604 may be implemented by a communication bus to effectuate communication associated with one (s) of the cores 602. For example, the first bus 604 may be implemented by at least one of an Inter-Integrated Circuit (I2C) bus, a Serial Peripheral Interface (SPI) bus, a PCI bus, or a PCIe bus. Additionally or alternatively, the first bus 604 may be implemented by any other type of computing or electrical bus. The cores 602 may obtain data, instructions, and / or signals from one or more external devices by example interface circuitry 606. The cores 602 may output data, instructions, and / or signals to the one or more external devices by the interface circuitry 606. Although the cores 602 of this example include example local memory 620 (e.g., Level 1 (L1) cache that may be split into an L1 data cache and an L1 instruction cache) , the microprocessor 600 also includes example shared memory 610 that may be shared by the cores (e.g., Level 2 (L2 cache) ) for high-speed access to data and / or instructions. Data and / or instructions may be transferred (e.g., shared) by writing to and / or reading from the shared memory 610. The local memory 620 of each of the cores 602 and the shared memory 610 may be part of a hierarchy of storage devices including multiple levels of cache memory and the main memory (e.g., the main memory 514, 516 of FIG. 5) . Typically, higher levels of memory in the hierarchy exhibit lower access time and have smaller storage capacity than lower levels of memory. Changes in the various levels of the cache hierarchy are managed (e.g., coordinated) by a cache coherency policy.

[0081] Each core 602 may be referred to as a CPU, DSP, GPU, etc., or any other type of hardware circuitry. Each core 602 includes control unit circuitry 614, arithmetic and logic (AL) circuitry (sometimes referred to as an ALU) 616, a plurality of registers 618, the local memory 620, and a second example bus 622. Other structures may be present. For example, each core 602 may include vector unit circuitry, single instruction multiple data (SIMD) unit circuitry, load / store unit (LSU) circuitry, branch / jump unit circuitry, floating-point unit (FPU) circuitry, etc. The control unit circuitry 614 includes semiconductor-based circuits structured to control (e.g., coordinate) data movement within the corresponding core 602. The AL circuitry 616 includes semiconductor-based circuits structured to perform one or more mathematic and / or logic operations on the data within the corresponding core 602. The AL circuitry 616 of some examples performs integer based operations. In other examples, the AL circuitry 616 also performs floating-point operations. In yet other examples, the AL circuitry 616 may include first AL circuitry that performs integer-based operations and second AL circuitry that performs floating-point operations. In some examples, the AL circuitry 616 may be referred to as an Arithmetic Logic Unit (ALU) .

[0082] The registers 618 are semiconductor-based structures to store data and / or instructions such as results of one or more of the operations performed by the AL circuitry 616 of the corresponding core 602. For example, the registers 618 may include vector register (s) , SIMD register (s) , general-purpose register (s) , flag register (s) , segment register (s) , machine-specific register (s) , instruction pointer register (s) , control register (s) , debug register (s) , memory management register (s) , machine check register (s) , etc. The registers 618 may be arranged in a bank as shown in FIG. 6. Alternatively, the registers 618 may be organized in any other arrangement, format, or structure, such as by being distributed throughout the core 602 to shorten access time. The second bus 622 may be implemented by at least one of an I2C bus, a SPI bus, a PCI bus, or a PCIe bus.

[0083] Each core 602 and / or, more generally, the microprocessor 600 may include additional and / or alternate structures to those shown and described above. For example, one or more clock circuits, one or more power supplies, one or more power gates, one or more cache home agents (CHAs) , one or more converged / common mesh stops (CMSs) , one or more shifters (e.g., barrel shifter (s) ) and / or other circuitry may be present. The microprocessor 600 is a semiconductor device fabricated to include many transistors interconnected to implement the structures described above in one or more integrated circuits (ICs) contained in one or more packages.

[0084] The microprocessor 600 may include and / or cooperate with one or more accelerators (e.g., acceleration circuitry, hardware accelerators, etc. ) . In some examples, accelerators are implemented by logic circuitry to perform certain tasks more quickly and / or efficiently than can be done by a general-purpose processor. Examples of accelerators include ASICs and FPGAs such as those discussed herein. A GPU, DSP and / or other programmable device can also be an accelerator. Accelerators may be on-board the microprocessor 600, in the same chip package as the microprocessor 600 and / or in one or more separate packages from the microprocessor 600.

[0085] FIG. 7 is a block diagram of another example implementation of the programmable circuitry 512 of FIG. 5. In this example, the programmable circuitry 512 is implemented by FPGA circuitry 700. For example, the FPGA circuitry 700 may be implemented by an FPGA. The FPGA circuitry 700 can be used, for example, to perform operations that could otherwise be performed by the example microprocessor 600 of FIG. 6 executing corresponding machine readable instructions. However, once configured, the FPGA circuitry 700 instantiates the operations and / or functions corresponding to the machine readable instructions in hardware and, thus, can often execute the operations / functions faster than they could be performed by a general-purpose microprocessor executing the corresponding software.

[0086] More specifically, in contrast to the microprocessor 600 of FIG. 6 described above (which is a general purpose device that may be programmed to execute some or all of the machine readable instructions represented by the flowchart (s) of FIGS. 3 and / or 4 but whose interconnections and logic circuitry are fixed once fabricated) , the FPGA circuitry 700 of the example of FIG. 7 includes interconnections and logic circuitry that may be configured, structured, programmed, and / or interconnected in different ways after fabrication to instantiate, for example, some or all of the operations / functions corresponding to the machine readable instructions represented by the flowchart (s) of FIGS. 3 and / or 4. In particular, the FPGA circuitry 700 may be thought of as an array of logic gates, interconnections, and switches. The switches can be programmed to change how the logic gates are interconnected by the interconnections, effectively forming one or more dedicated logic circuits (unless and until the FPGA circuitry 700 is reprogrammed) . The configured logic circuits enable the logic gates to cooperate in different ways to perform different operations on data received by input circuitry. Those operations may correspond to some or all of the instructions (e.g., the software and / or firmware) represented by the flowchart (s) of FIGS. 3 and / or 4. As such, the FPGA circuitry 700 may be configured and / or structured to effectively instantiate some or all of the operations / functions corresponding to the machine readable instructions of the flowchart (s) of FIGS. 3 and / or 4 as dedicated logic circuits to perform the operations / functions corresponding to those software instructions in a dedicated manner analogous to an ASIC. Therefore, the FPGA circuitry 700 may perform the operations / functions corresponding to the some or all of the machine readable instructions of FIGS. 3 and / or 4 faster than the general-purpose microprocessor can execute the same.

[0087] In the example of FIG. 7, the FPGA circuitry 700 is configured and / or structured in response to being programmed (and / or reprogrammed one or more times) based on a binary file. In some examples, the binary file may be compiled and / or generated based on instructions in a hardware description language (HDL) such as Lucid, Very High Speed Integrated Circuits (VHSIC) Hardware Description Language (VHDL) , or Verilog. For example, a user (e.g., a human user, a machine user, etc. ) may write code or a program corresponding to one or more operations / functions in an HDL; the code / program may be translated into a low-level language as needed; and the code / program (e.g., the code / program in the low-level language) may be converted (e.g., by a compiler, a software application, etc. ) into the binary file. In some examples, the FPGA circuitry 700 of FIG. 7 may access and / or load the binary file to cause the FPGA circuitry 700 of FIG. 7 to be configured and / or structured to perform the one or more operations / functions. For example, the binary file may be implemented by a bit stream (e.g., one or more computer-readable bits, one or more machine-readable bits, etc. ) , data (e.g., computer-readable data, machine-readable data, etc. ) , and / or machine-readable instructions accessible to the FPGA circuitry 700 of FIG. 7 to cause configuration and / or structuring of the FPGA circuitry 700 of FIG. 7, or portion (s) thereof.

[0088] In some examples, the binary file is compiled, generated, transformed, and / or otherwise output from a uniform software platform utilized to program FPGAs. For example, the uniform software platform may translate first instructions (e.g., code or a program) that correspond to one or more operations / functions in a high-level language (e.g., C, C++, Python, etc. ) into second instructions that correspond to the one or more operations / functions in an HDL. In some such examples, the binary file is compiled, generated, and / or otherwise output from the uniform software platform based on the second instructions. In some examples, the FPGA circuitry 700 of FIG. 7 may access and / or load the binary file to cause the FPGA circuitry 700 of FIG. 7 to be configured and / or structured to perform the one or more operations / functions. For example, the binary file may be implemented by a bit stream (e.g., one or more computer-readable bits, one or more machine-readable bits, etc. ) , data (e.g., computer-readable data, machine-readable data, etc. ) , and / or machine-readable instructions accessible to the FPGA circuitry 700 of FIG. 7 to cause configuration and / or structuring of the FPGA circuitry 700 of FIG. 7, or portion (s) thereof.

[0089] The FPGA circuitry 700 of FIG. 7, includes example input / output (I / O) circuitry 702 to obtain and / or output data to / from example configuration circuitry 704 and / or external hardware 706. For example, the configuration circuitry 704 may be implemented by interface circuitry that may obtain a binary file, which may be implemented by a bit stream, data, and / or machine-readable instructions, to configure the FPGA circuitry 700, or portion (s) thereof. In some such examples, the configuration circuitry 704 may obtain the binary file from a user, a machine (e.g., hardware circuitry (e.g., programmable or dedicated circuitry) that may implement an Artificial Intelligence / Machine Learning (AI / ML) model to generate the binary file) , etc., and / or any combination (s) thereof) . In some examples, the external hardware 706 may be implemented by external hardware circuitry. For example, the external hardware 706 may be implemented by the microprocessor 600 of FIG. 6.

[0090] The FPGA circuitry 700 also includes an array of example logic gate circuitry 708, a plurality of example configurable interconnections 710, and example storage circuitry 712. The logic gate circuitry 708 and the configurable interconnections 710 are configurable to instantiate one or more operations / functions that may correspond to at least some of the machine readable instructions of FIGS. 3 and / or 4 and / or other desired operations. The logic gate circuitry 708 shown in FIG. 7 is fabricated in blocks or groups. Each block includes semiconductor-based electrical structures that may be configured into logic circuits. In some examples, the electrical structures include logic gates (e.g., And gates, Or gates, Nor gates, etc. ) that provide basic building blocks for logic circuits. Electrically controllable switches (e.g., transistors) are present within each of the logic gate circuitry 708 to enable configuration of the electrical structures and / or the logic gates to form circuits to perform desired operations / functions. The logic gate circuitry 708 may include other electrical structures such as look-up tables (LUTs) , registers (e.g., flip-flops or latches) , multiplexers, etc.

[0091] The configurable interconnections 710 of the illustrated example are conductive pathways, traces, vias, or the like that may include electrically controllable switches (e.g., transistors) whose state can be changed by programming (e.g., using an HDL instruction language) to activate or deactivate one or more connections between one or more of the logic gate circuitry 708 to program desired logic circuits.

[0092] The storage circuitry 712 of the illustrated example is structured to store result (s) of the one or more of the operations performed by corresponding logic gates. The storage circuitry 712 may be implemented by registers or the like. In the illustrated example, the storage circuitry 712 is distributed amongst the logic gate circuitry 708 to facilitate access and increase execution speed.

[0093] The example FPGA circuitry 700 of FIG. 7 also includes example dedicated operations circuitry 714. In this example, the dedicated operations circuitry 714 includes special purpose circuitry 716 that may be invoked to implement commonly used functions to avoid the need to program those functions in the field. Examples of such special purpose circuitry 716 include memory (e.g., DRAM) controller circuitry, PCIe controller circuitry, clock circuitry, transceiver circuitry, memory, and multiplier-accumulator circuitry. Other types of special purpose circuitry may be present. In some examples, the FPGA circuitry 700 may also include example general purpose programmable circuitry 718 such as an example CPU 720 and / or an example DSP 722. Other general purpose programmable circuitry 718 may additionally or alternatively be present such as a GPU, an XPU, etc., that can be programmed to perform other operations.

[0094] Although FIGS. 6 and 7 illustrate two example implementations of the programmable circuitry 512 of FIG. 5, many other approaches are contemplated. For example, FPGA circuitry may include an on-board CPU, such as one or more of the example CPU 720 of FIG. 6. Therefore, the programmable circuitry 512 of FIG. 5 may additionally be implemented by combining at least the example microprocessor 600 of FIG. 6 and the example FPGA circuitry 700 of FIG. 7. In some such hybrid examples, one or more cores 602 of FIG. 6 may execute a first portion of the machine readable instructions represented by the flowchart (s) of FIGS. 3 and / or 4 to perform first operation (s)  / function (s) , the FPGA circuitry 700 of FIG. 7 may be configured and / or structured to perform second operation (s)  / function (s) corresponding to a second portion of the machine readable instructions represented by the flowcharts of FIG. 3 and / or 4, and / or an ASIC may be configured and / or structured to perform third operation (s)  / function (s) corresponding to a third portion of the machine readable instructions represented by the flowcharts of FIGS. 3 and / or 4.

[0095] It should be understood that some or all of the circuitry of FIG. 2 may, thus, be instantiated at the same or different times. For example, same and / or different portion (s) of the microprocessor 600 of FIG. 6 may be programmed to execute portion (s) of machine-readable instructions at the same and / or different times. In some examples, same and / or different portion (s) of the FPGA circuitry 700 of FIG. 7 may be configured and / or structured to perform operations / functions corresponding to portion (s) of machine-readable instructions at the same and / or different times.

[0096] In some examples, some or all of the circuitry of FIG. 2 may be instantiated, for example, in one or more threads executing concurrently and / or in series. For example, the microprocessor 600 of FIG. 6 may execute machine readable instructions in one or more threads executing concurrently and / or in series. In some examples, the FPGA circuitry 700 of FIG. 7 may be configured and / or structured to carry out operations / functions concurrently and / or in series. Moreover, in some examples, some or all of the circuitry of FIG. 2 may be implemented within one or more virtual machines and / or containers executing on the microprocessor 600 of FIG. 6.

[0097] In some examples, the programmable circuitry 512 of FIG. 5 may be in one or more packages. For example, the microprocessor 600 of FIG. 6 and / or the FPGA circuitry 700 of FIG. 7 may be in one or more packages. In some examples, an XPU may be implemented by the programmable circuitry 512 of FIG. 5, which may be in one or more packages. For example, the XPU may include a CPU (e.g., the microprocessor 600 of FIG. 6, the CPU 720 of FIG. 7, etc. ) in one package, a DSP (e.g., the DSP 722 of FIG. 7) in another package, a GPU in yet another package, and an FPGA (e.g., the FPGA circuitry 700 of FIG. 7) in still yet another package.

[0098] A block diagram illustrating an example software distribution platform 805 to distribute software such as the example machine readable instructions 532 of FIG. 5 to other hardware devices (e.g., hardware devices owned and / or operated by third parties from the owner and / or operator of the software distribution platform) is illustrated in FIG. 8. The example software distribution platform 805 may be implemented by any computer server, data facility, cloud service, etc., capable of storing and transmitting software to other computing devices. The third parties may be customers of the entity owning and / or operating the software distribution platform 805. For example, the entity that owns and / or operates the software distribution platform 805 may be a developer, a seller, and / or a licensor of software such as the example machine readable instructions 532 of FIG. 5. The third parties may be consumers, users, retailers, OEMs, etc., who purchase and / or license the software for use and / or re-sale and / or sub-licensing. In the illustrated example, the software distribution platform 805 includes one or more servers and one or more storage devices. The storage devices store the machine readable instructions 532, which may correspond to the example machine readable instructions of FIGS. 3 and / or 4, as described above. The one or more servers of the example software distribution platform 805 are in communication with an example network 810, which may correspond to any one or more of the Internet and / or any of the example networks described above. In some examples, the one or more servers are responsive to requests to transmit the software to a requesting party as part of a commercial transaction. Payment for the delivery, sale, and / or license of the software may be handled by the one or more servers of the software distribution platform and / or by a third party payment entity. The servers enable purchasers and / or licensors to download the machine readable instructions 532 from the software distribution platform 805. For example, the software, which may correspond to the example machine readable instructions of FIG. 3 and / or 4, may be downloaded to the example programmable circuitry platform 500, which is to execute the machine readable instructions 532 to implement the RAG auto-tuner circuitry 130. In some examples, one or more servers of the software distribution platform 805 periodically offer, transmit, and / or force updates to the software (e.g., the example machine readable instructions 532 of FIG. 5) to ensure improvements, patches, updates, etc., are distributed and applied to the software at the end user devices. Although referred to as software above, the distributed “software” could alternatively be firmware.

[0099] “Including” and “comprising” (and all forms and tenses thereof) are used herein to be open ended terms. Thus, whenever a claim employs any form of “include” or “comprise” (e.g., comprises, includes, comprising, including, having, etc. ) as a preamble or within a claim recitation of any kind, it is to be understood that additional elements, terms, etc., may be present without falling outside the scope of the corresponding claim or recitation. As used herein, when the phrase “at least” is used as the transition term in, for example, a preamble of a claim, it is open-ended in the same manner as the term “comprising” and “including” are open ended. The term “and / or” when used, for example, in a form such as A, B, and / or C refers to any combination or subset of A, B, C such as (1) A alone, (2) B alone, (3) C alone, (4) A with B, (5) A with C, (6) B with C, or (7) A with B and with C. As used herein in the context of describing structures, components, items, objects and / or things, the phrase “at least one of A and B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B. Similarly, as used herein in the context of describing structures, components, items, objects and / or things, the phrase “at least one of A or B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B. As used herein in the context of describing the performance or execution of processes, instructions, actions, activities, etc., the phrase “at least one of A and B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B. Similarly, as used herein in the context of describing the performance or execution of processes, instructions, actions, activities, etc., the phrase “at least one of A or B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B.

[0100] As used herein, singular references (e.g., “a” , “an” , “first” , “second” , etc. ) do not exclude a plurality. The term “a” or “an” object, as used herein, refers to one or more of that object. The terms “a” (or “an” ) , “one or more” , and “at least one” are used interchangeably herein. Furthermore, although individually listed, a plurality of means, elements, or actions may be implemented by, e.g., the same entity or object. Additionally, although individual features may be included in different examples or claims, these may possibly be combined, and the inclusion in different examples or claims does not imply that a combination of features is not feasible and / or advantageous.

[0101] As used herein, unless otherwise stated, the term “above” describes the relationship of two parts relative to Earth. A first part is above a second part, if the second part has at least one part between Earth and the first part. Likewise, as used herein, a first part is “below” a second part when the first part is closer to the Earth than the second part. As noted above, a first part can be above or below a second part with one or more of: other parts therebetween, without other parts therebetween, with the first and second parts touching, or without the first and second parts being in direct contact with one another.

[0102] As used in this patent, stating that any part (e.g., a layer, film, area, region, or plate) is in any way on (e.g., positioned on, located on, disposed on, or formed on, etc. ) another part, indicates that the referenced part is either in contact with the other part, or that the referenced part is above the other part with one or more intermediate part (s) located therebetween.

[0103] As used herein, connection references (e.g., attached, coupled, connected, and joined) may include intermediate members between the elements referenced by the connection reference and / or relative movement between those elements unless otherwise indicated. As such, connection references do not necessarily infer that two elements are directly connected and / or in fixed relation to each other. As used herein, stating that any part is in “contact” with another part is defined to mean that there is no intermediate part between the two parts.

[0104] Unless specifically stated otherwise, descriptors such as “first, ” “second, ” “third, ” etc., are used herein without imputing or otherwise indicating any meaning of priority, physical order, arrangement in a list, and / or ordering in any way, but are merely used as labels and / or arbitrary names to distinguish elements for ease of understanding the disclosed examples. In some examples, the descriptor “first” may be used to refer to an element in the detailed description, while the same element may be referred to in a claim with a different descriptor such as “second” or “third. ” In such instances, it should be understood that such descriptors are used merely for identifying those elements distinctly within the context of the discussion (e.g., within a claim) in which the elements might, for example, otherwise share a same name.

[0105] As used herein, the phrase “in communication, ” including variations thereof, encompasses direct communication and / or indirect communication through one or more intermediary components, and does not require direct physical (e.g., wired) communication and / or constant communication, but rather additionally includes selective communication at periodic intervals, scheduled intervals, aperiodic intervals, and / or one-time events.

[0106] As used herein, “programmable circuitry” is defined to include (i) one or more special purpose electrical circuits (e.g., an application specific circuit (ASIC) ) structured to perform specific operation (s) and including one or more semiconductor-based logic devices (e.g., electrical hardware implemented by one or more transistors) , and / or (ii) one or more general purpose semiconductor-based electrical circuits programmable with instructions to perform specific functions (s) and / or operation (s) and including one or more semiconductor-based logic devices (e.g., electrical hardware implemented by one or more transistors) . Examples of programmable circuitry include programmable microprocessors such as Central Processor Units (CPUs) that may execute first instructions to perform one or more operations and / or functions, Field Programmable Gate Arrays (FPGAs) that may be programmed with second instructions to cause configuration and / or structuring of the FPGAs to instantiate one or more operations and / or functions corresponding to the first instructions, Graphics Processor Units (GPUs) that may execute first instructions to perform one or more operations and / or functions, Digital Signal Processors (DSPs) that may execute first instructions to perform one or more operations and / or functions, XPUs, Network Processing Units (NPUs) one or more microcontrollers that may execute first instructions to perform one or more operations and / or functions and / or integrated circuits such as Application Specific Integrated Circuits (ASICs) . For example, an XPU may be implemented by a heterogeneous computing system including multiple types of programmable circuitry (e.g., one or more FPGAs, one or more CPUs, one or more GPUs, one or more NPUs, one or more DSPs, etc., and / or any combination (s) thereof) , and orchestration technology (e.g., application programming interface (s) (API (s) ) that may assign computing task (s) to whichever one (s) of the multiple types of programmable circuitry is / are suited and available to perform the computing task (s) .

[0107] As used herein integrated circuit / circuitry is defined as one or more semiconductor packages containing one or more circuit elements such as transistors, capacitors, inductors, resistors, current paths, diodes, etc. For example an integrated circuit may be implemented as one or more of an ASIC, an FPGA, a chip, a microchip, programmable circuitry, a semiconductor substrate coupling multiple circuit elements, a system on chip (SoC) , etc.

[0108] From the foregoing, it will be appreciated that example systems, apparatus, articles of manufacture, and methods have been disclosed that enable development of artificial intelligence (AI) based systems that can rapidly be specialized to operate on domain-specific datasets. Disclosed systems, apparatus, articles of manufacture, and methods improve the efficiency of using a computing device by enabling tuning of RAG parameters to a particular domain of a dataset. Example approaches disclosed herein enhance efficiency and reduce errors compared to manual tuning, as the example approaches disclosed herein utilize systematic learning rather than manual guesswork that would otherwise be performed by a human attempting to set parameters using pen and paper. Disclosed systems, apparatus, articles of manufacture, and methods are accordingly directed to one or more improvement (s) in the operation of a machine such as a computer or other electronic and / or mechanical device.

[0109] It is noted that this patent claims priority from Patent Cooperation Treaty Patent Application Number PCT / CN2025 / 075206, which was filed on January 26, 2025, and is hereby incorporated by reference in its entirety.

[0110] Example methods, apparatus, systems, and articles of manufacture to systems, methods, and apparatus for autotuning of retrieval augmented generation parameters are disclosed herein. Further examples and combinations thereof include the following:

[0111] Example 1 includes At least one non-transitory machine readable storage medium comprising instructions to cause programmable circuitry to at least vectorize a dataset using retrieval augmented generation (RAG) parameters, the RAG parameters identified based on a domain of the dataset, wherein the RAG parameters control at least one of ingestion of data or retrieval of data, execute a machine learning model using the RAG parameters, evaluate a quality of an output of the machine learning model, after determination that the quality does not meet a quality threshold, update the RAG parameters and cause re-execution of the machine learning model using the updated RAG parameters, and after determination that the quality meets the quality threshold, store the RAG parameters in association with the domain of the dataset.

[0112] Example 2 includes the at least one non-transitory machine-readable storage medium of example 1, wherein the instructions cause the programmable circuitry to determine the domain of the dataset, and perform a lookup to determine the RAG parameters based on the domain of the dataset.

[0113] Example 3 includes the apparatus of any one or more of examples 1-2, wherein the domain of the dataset represents at least one of a subject matter of the dataset or a data format of the dataset.

[0114] Example 4 includes the apparatus of any one or more of examples 1-3, wherein the RAG parameters include ingestion RAG parameters and inference RAG parameters, the ingestion RAG parameters utilized during vectorization of the dataset, the inference RAG parameters utilized during execution of the machine learning model.

[0115] Example 5 includes the at least one non-transitory machine-readable storage medium of example 4, wherein the dataset is re-vectorized using the RAG parameters if at least one of the updated RAG parameters is an ingestion RAG parameter.

[0116] Example 6 includes the apparatus of any one or more of examples 4-5, wherein the dataset is not re-vectorized if none of the updated RAG parameters are ingestion RAG parameters.

[0117] Example 7 includes the apparatus of any one or more of examples 1-6, wherein the updating of the RAG parameters includes utilizing stochastic gradient descent to update at least one of the RAG parameters.

[0118] Example 8 includes the apparatus of any one or more of examples 1-7, wherein the instructions cause the programmable circuitry to select the at least one of the RAG parameters based on whether an update to the at least one of the RAG parameters cause a need for re-vectorization of the dataset.

[0119] Example 9 includes the apparatus of any one or more of examples 1-8, wherein the domain of the dataset includes at least one of sales data, human resources data, medical data, or financial data.

[0120] Example 10 includes the apparatus of any one or more of examples 1-9, wherein to execute the machine learning model using the RAG parameters, the instructions cause the programmable circuitry to generate a first prompt, and to evaluate the quality of the output of the machine learning model, the instructions cause the programmable circuitry to provide a second prompt to the machine learning model, the second prompt to cause the machine learning model to return a value representing the quality of the output in response to the first prompt.

[0121] Example 11 includes an apparatus comprising interface circuitry, machine-readable instructions, and programmable circuitry to at least one of instantiate or execute the machine-readable instructions to vectorize a dataset using retrieval augmented generation (RAG) parameters, the RAG parameters identified based on a domain of the dataset, wherein the RAG parameters control at least one of ingestion of data or retrieval of data, execute a machine learning model using the RAG parameters, evaluate a quality of an output of the machine learning model, after determination that the quality does not meet a quality threshold, update the RAG parameters and cause re-execution of the machine learning model using the updated RAG parameters, and after determination that the quality meets the quality threshold, store the RAG parameters in association with the domain of the dataset.

[0122] Example 12 includes the apparatus of example 11, wherein the instructions cause the programmable circuitry to determine the domain of the dataset, and perform a lookup to determine the RAG parameters based on the domain of the dataset.

[0123] Example 13 includes the apparatus of any one or more of examples 11-12, wherein the domain of the dataset represents at least one of a subject matter of the dataset or a data format of the dataset.

[0124] Example 14 includes the apparatus of any one or more of examples 11-13, wherein the RAG parameters include ingestion RAG parameters and inference RAG parameters, the ingestion RAG parameters utilized during vectorization of the dataset, the inference RAG parameters utilized during execution of the machine learning model.

[0125] Example 15 includes the apparatus of example 14, wherein the dataset is re-vectorized using the RAG parameters if at least one of the updated RAG parameters is an ingestion RAG parameter.

[0126] Example 16 includes the apparatus of any one or more of examples 14-15, wherein the dataset is not re-vectorized if none of the updated RAG parameters are ingestion RAG parameters.

[0127] Example 17 includes the apparatus of any one or more of examples 11-16, wherein the update of the RAG parameters includes use of stochastic gradient descent to update at least one of the RAG parameters.

[0128] Example 18 includes the apparatus of any one or more of examples 11-17, wherein the instructions cause the programmable circuitry to select the at least one of the RAG parameters based on whether an update to the at least one of the RAG parameters cause a need for re-vectorization of the dataset.

[0129] Example 19 includes the apparatus of any one or more of examples 11-18, wherein the domain of the dataset includes at least one of sales data, human resources data, medical data, or financial data.

[0130] Example 20 includes the apparatus of any one or more of examples 11-19, wherein to execute the machine learning model using the RAG parameters, the instructions cause the programmable circuitry to generate a first prompt, and to evaluate the quality of the output of the machine learning model, the instructions cause the programmable circuitry to provide a second prompt to the machine learning model, the second prompt to cause the machine learning model to return a value representing the quality of the output in response to the first prompt.

[0131] Example 21 includes an apparatus comprising means for vectorizing a dataset using retrieval augmented generation (RAG) parameters, the RAG parameters identified based on a domain of the dataset, wherein the RAG parameters control at least one of ingestion of data or retrieval of data, means for interfacing with a machine learning model to cause execution of the machine learning model using the RAG parameters, means for evaluating a quality of an output of the machine learning model, and means for updating to, after determination that the quality does not meet a quality threshold, update the RAG parameters and cause re-execution of the machine learning model using the updated RAG parameters, the means for updating to, after determination that the quality meets the quality threshold, store the RAG parameters in association with the domain of the dataset.

[0132] Example 22 includes the apparatus of example 21, further including means for identifying to determine the domain of the dataset, and perform a lookup to determine the RAG parameters based on the domain of the dataset.

[0133] Example 23 includes the apparatus of any one or more of examples 21-22, wherein the domain of the dataset represents at least one of a subject matter of the dataset or a data format of the dataset.

[0134] Example 24 includes the apparatus of any one or more of examples 21-23, wherein the RAG parameters include ingestion RAG parameters and inference RAG parameters, the ingestion RAG parameters utilized during vectorization of the dataset, the inference RAG parameters utilized during execution of the machine learning model.

[0135] Example 25 includes the apparatus of example 24, wherein the dataset is re-vectorized using the RAG parameters if at least one of the updated RAG parameters is an ingestion RAG parameter.

[0136] Example 26 includes the apparatus of any one or more of examples 24-25, wherein the dataset is not re-vectorized if none of the updated RAG parameters are ingestion RAG parameters.

[0137] Example 27 includes the apparatus of any one or more of examples 21-26, wherein the update of the RAG parameters includes use of stochastic gradient descent to update at least one of the RAG parameters.

[0138] Example 28 includes the apparatus of any one or more of examples 21-27, wherein the means for updating is to select the at least one of the RAG parameters based on whether an update to the at least one of the RAG parameters cause a need for re-vectorization of the dataset.

[0139] Example 29 includes the apparatus of any one or more of examples 21-28, wherein the domain of the dataset includes at least one of sales data, human resources data, medical data, or financial data.

[0140] Example 30 includes the apparatus of any one or more of examples 21-29, wherein to execute the machine learning model using the RAG parameters, the means for evaluating is to generate a first prompt, and to evaluate the quality of the output of the machine learning model, the means for evaluating is to provide a second prompt to the machine learning model, the second prompt to cause the machine learning model to return a value representing the quality of the output in response to the first prompt.

[0141] Example 31 includes a method for autotuning of retrieval augmented generation (RAG) parameters, the method comprising vectorizing a dataset using RAG, the RAG parameters identified based on a domain of the dataset, wherein the RAG parameters control at least one of ingestion of data or retrieval of data, interfacing with a machine learning model to cause execution of the machine learning model using the RAG parameters, evaluating a quality of an output of the machine learning model, after determination that the quality does not meet a quality threshold, updating the RAG parameters and cause re-execution of the machine learning model using the updated RAG parameters, and after determination that the quality meets the quality threshold, storing the RAG parameters in association with the domain of the dataset.

[0142] Example 32 includes the method of example 31, further including identifying the domain of the dataset, and performing a lookup to determine the RAG parameters based on the domain of the dataset.

[0143] Example 33 includes the method of any one or more of examples 31-32, wherein the domain of the dataset represents at least one of a subject matter of the dataset or a data format of the dataset.

[0144] Example 34 includes the method of any one or more of examples 31-33, wherein the RAG parameters include ingestion RAG parameters and inference RAG parameters, the ingestion RAG parameters utilized during vectorization of the dataset, the inference RAG parameters utilized during execution of the machine learning model.

[0145] Example 35 includes the method of example 34, wherein the dataset is re-vectorized using the RAG parameters if at least one of the updated RAG parameters is an ingestion RAG parameter.

[0146] Example 36 includes the method of any one or more of examples 34-35, wherein the dataset is not re-vectorized if none of the updated RAG parameters are ingestion RAG parameters.

[0147] Example 37 includes the method of any one or more of examples 31-36, wherein the update of the RAG parameters includes use of stochastic gradient descent to update at least one of the RAG parameters.

[0148] Example 38 includes the method of any one or more of examples 31-37, further including selecting the at least one of the RAG parameters to be updated based on whether an update to the at least one of the RAG parameters cause a need for re-vectorization of the dataset.

[0149] Example 39 includes the method of any one or more of examples 31-38, wherein the domain of the dataset includes at least one of sales data, human resources data, medical data, or financial data.

[0150] Example 40 includes the method of any one or more of examples 31-39, wherein the execution of the machine learning model using the RAG parameters is performed using a first prompt, and further including providing a second prompt to the machine learning model, the second prompt to cause the machine learning model to return a value representing the quality of the output in response to the first prompt.

[0151] The following claims are hereby incorporated into this Detailed Description by this reference. Although certain example systems, apparatus, articles of manufacture, and methods have been disclosed herein, the scope of coverage of this patent is not limited thereto. On the contrary, this patent covers all systems, apparatus, articles of manufacture, and methods fairly falling within the scope of the claims of this patent.

Claims

1.At least one non-transitory machine readable storage medium comprising instructions to cause programmable circuitry to at least:vectorize a dataset using retrieval augmented generation (RAG) parameters, the RAG parameters identified based on a domain of the dataset, wherein the RAG parameters control at least one of ingestion of data or retrieval of data;execute a machine learning model using the RAG parameters;evaluate a quality of an output of the machine learning model;after determination that the quality does not meet a quality threshold, update the RAG parameters and cause re-execution of the machine learning model using the updated RAG parameters; andafter determination that the quality meets the quality threshold, store the RAG parameters in association with the domain of the dataset.2.The at least one non-transitory machine-readable storage medium of claim 1, wherein the instructions cause the programmable circuitry to:determine the domain of the dataset; andperform a lookup to determine the RAG parameters based on the domain of the dataset.3.The at least one non-transitory machine-readable storage medium of any one of claims 1-2, wherein the domain of the dataset represents at least one of a subject matter of the dataset or a data format of the dataset.4.The at least one non-transitory machine-readable storage medium of any one of claims 1-3, wherein the RAG parameters include ingestion RAG parameters and inference RAG parameters, the ingestion RAG parameters utilized during vectorization of the dataset, the inference RAG parameters utilized during execution of the machine learning model.5.The at least one non-transitory machine-readable storage medium of claim 4, wherein the dataset is re-vectorized using the RAG parameters if at least one of the updated RAG parameters is an ingestion RAG parameter.6.The at least one non-transitory machine-readable storage medium of claim 4, wherein the dataset is not re-vectorized if none of the updated RAG parameters are ingestion RAG parameters.7.The at least one non-transitory machine-readable storage medium of any one of claims 1-6, wherein the updating of the RAG parameters includes utilizing stochastic gradient descent to update at least one of the RAG parameters.8.The at least one non-transitory machine-readable storage medium of any one of claims 1-7, wherein the instructions cause the programmable circuitry to select the at least one of the RAG parameters based on whether an update to the at least one of the RAG parameters cause a need for re-vectorization of the dataset.9.The at least one non-transitory machine-readable storage medium of any one of claims 1-8, wherein the domain of the dataset includes at least one of sales data, human resources data, medical data, or financial data.10.The at least one non-transitory machine-readable storage medium of any one of claims 1-9, wherein:to execute the machine learning model using the RAG parameters, the instructions cause the programmable circuitry to generate a first prompt; andto evaluate the quality of the output of the machine learning model, the instructions cause the programmable circuitry to provide a second prompt to the machine learning model, the second prompt to cause the machine learning model to return a value representing the quality of the output in response to the first prompt.11.An apparatus comprising:interface circuitry;machine-readable instructions; andprogrammable circuitry to at least one of instantiate or execute the machine-readable instructions to:vectorize a dataset using retrieval augmented generation (RAG) parameters, the RAG parameters identified based on a domain of the dataset, wherein the RAG parameters control at least one of ingestion of data or retrieval of data;execute a machine learning model using the RAG parameters;evaluate a quality of an output of the machine learning model;after determination that the quality does not meet a quality threshold, update the RAG parameters and cause re-execution of the machine learning model using the updated RAG parameters; andafter determination that the quality meets the quality threshold, store the RAG parameters in association with the domain of the dataset.12.The apparatus of claim 11, wherein the instructions cause the programmable circuitry to:determine the domain of the dataset; andperform a lookup to determine the RAG parameters based on the domain of the dataset.13.The apparatus of any one of claims 11-12, wherein the domain of the dataset represents at least one of a subject matter of the dataset or a data format of the dataset.14.The apparatus of any one of claims 11-13, wherein the RAG parameters include ingestion RAG parameters and inference RAG parameters, the ingestion RAG parameters utilized during vectorization of the dataset, the inference RAG parameters utilized during execution of the machine learning model.15.The apparatus of claim 14, wherein the dataset is re-vectorized using the RAG parameters if at least one of the updated RAG parameters is an ingestion RAG parameter.16.The apparatus of claim 14, wherein the dataset is not re-vectorized if none of the updated RAG parameters are ingestion RAG parameters.17.The apparatus of any one of claims 11-16, wherein the update of the RAG parameters includes use of stochastic gradient descent to update at least one of the RAG parameters.18.The apparatus of any one of claims 11-17, wherein the instructions cause the programmable circuitry to select the at least one of the RAG parameters based on whether an update to the at least one of the RAG parameters cause a need for re-vectorization of the dataset.19.The apparatus of any one of claims 11-18, wherein the domain of the dataset includes at least one of sales data, human resources data, medical data, or financial data.20.The apparatus of any one of claims 11-19, wherein:to execute the machine learning model using the RAG parameters, the instructions cause the programmable circuitry to generate a first prompt; andto evaluate the quality of the output of the machine learning model, the instructions cause the programmable circuitry to provide a second prompt to the machine learning model, the second prompt to cause the machine learning model to return a value representing the quality of the output in response to the first prompt.21.An apparatus comprising:means for vectorizing a dataset using retrieval augmented generation (RAG) parameters, the RAG parameters identified based on a domain of the dataset, wherein the RAG parameters control at least one of ingestion of data or retrieval of data;means for interfacing with a machine learning model to cause execution of the machine learning model using the RAG parameters;means for evaluating a quality of an output of the machine learning model; andmeans for updating to, after determination that the quality does not meet a quality threshold, update the RAG parameters and cause re-execution of the machine learning model using the updated RAG parameters, the means for updating to, after determination that the quality meets the quality threshold, store the RAG parameters in association with the domain of the dataset.22.The apparatus of claim 21, further including means for identifying to determine the domain of the dataset, and perform a lookup to determine the RAG parameters based on the domain of the dataset.23.The apparatus of any one of claims 21-22, wherein the domain of the dataset represents at least one of a subject matter of the dataset or a data format of the dataset.24.The apparatus of any one of claims 21-23, wherein the RAG parameters include ingestion RAG parameters and inference RAG parameters, the ingestion RAG parameters utilized during vectorization of the dataset, the inference RAG parameters utilized during execution of the machine learning model.25.A method for autotuning of retrieval augmented generation (RAG) parameters, the method comprising:vectorizing a dataset using RAG, the RAG parameters identified based on a domain of the dataset, wherein the RAG parameters control at least one of ingestion of data or retrieval of data;interfacing with a machine learning model to cause execution of the machine learning model using the RAG parameters;evaluating a quality of an output of the machine learning model;after determination that the quality does not meet a quality threshold, updating the RAG parameters and cause re-execution of the machine learning model using the updated RAG parameters; andafter determination that the quality meets the quality threshold, storing the RAG parameters in association with the domain of the dataset.

Images