Methods and apparatus for personalized generative artificial intelligence (GENAI) assistant

Abstract

An apparatus includes interface circuitry, machine-readable instructions, and at least one processor circuit to be programmed by the machine-readable instructions to obtain a first output from a natural language processing machine learning model engine, the first output generated with retrieval augmented generation (RAG) to respond to a user query, obtain a first feedback answer input associated with the user query, generate an embedding of the first feedback answer input and the user query, cause the embedding to be stored in a vector database to provide feedback for the RAG, and obtain a second output from the natural language processing machine learning model engine, the second output generated in response to the user query, the second output to include the first feedback answer input.

Description

METHODS AND APPARATUS FOR PERSONALIZED GENERATIVE ARTIFICIAL INTELLIGENCE (GenAI) ASSISTANTRELATED APPLICATION

[0001] This patent claims the benefit of PCT Application No. PCT / CN2025 / 075246, which was filed on January 26, 2025. PCT Patent Application No. PCT / CN2025 / 075246 is hereby incorporated herein by reference in its entirety. Priority to PCT Application No. PCT / CN2025 / 075246 is hereby claimed.BACKGROUND

[0002] Artificial intelligence (AI) assistants using Generative AI (GenAI) provide support to users with tasks such as natural language understanding, content generation, and / or task automation. GenAI relies on algorithms trained to predict data sequences based on training information, with Large Language Models (LLMs) representing a subset of GenAI focusing on image and text generation.BRIEF DESCRIPTION OF THE DRAWINGS

[0003] FIG. 1 is a block diagram of an example implementation of Retrieval Augmented Generation (RAG) circuitry and user feedback evaluator circuitry to improve the accuracy of RAG-based Large Language Model (LLM) output.

[0004] FIG. 2 is a block diagram of an example implementation of the user feedback evaluator circuitry of FIG. 1 constructed in accordance with teachings of this disclosure to evaluate user feedback as part of Retrieval Augmented Generation (RAG) .

[0005] FIG. 3 is a flowchart representative of example machine-readable instructions and / or example operations that may be executed, instantiated, and / or performed by example programmable circuitry to implement the example RAG circuitry and / or the example user feedback evaluator circuitry of FIG. 1.

[0006] FIG. 4 is a flowchart representative of example machine-readable instructions and / or example operations that may be executed, instantiated, and / or performed by example programmable circuitry to implement the example RAG circuitry of FIG. 1 to perform RAG as part of generating an answer to a query.

[0007] FIG. 5 is a flowchart representative of example machine-readable instructions and / or example operations that may be executed, instantiated, and / or performed by example programmable circuitry to implement the example RAG circuitry and / or the example user feedback evaluator circuitry of FIG. 1 to correct LLM-based output using user feedback.

[0008] FIG. 6 is a flowchart representative of example machine-readable instructions and / or example operations that may be executed, instantiated, and / or performed by example programmable circuitry to implement the example RAG circuitry and / or the example user feedback evaluator circuitry to process a query based on consistency between a user-provided answer and an existing answer stored in the RAG database.

[0009] FIG. 7 is a block diagram of an example processing platform including programmable circuitry structured to execute, instantiate, and / or perform the example machine readable instructions and / or perform the example operations of FIGS. 3-6 to implement the example RAG circuitry and / or the example user feedback evaluator circuitry of FIG. 1.

[0010] FIG. 8 is a block diagram of an example implementation of the programmable circuitry of FIG. 7.

[0011] FIG. 9 is a block diagram of another example implementation of the programmable circuitry of FIG. 7.

[0012] FIG. 10 is a block diagram of an example software / firmware / instructions distribution platform (e.g., one or more servers) to distribute software, instructions, and / or firmware (e.g., corresponding to the example machine readable instructions of FIGS. 3-6) to client devices associated with end users and / or consumers (e.g., for license, sale, and / or use) , retailers (e.g., for sale, re-sale, license, and / or sub-license) , and / or original equipment manufacturers (OEMs) (e.g., for inclusion in products to be distributed to, for example, retailers and / or to other end users such as direct buy customers) .

[0013] In general, the same reference numbers will be used throughout the drawing (s) and accompanying written description to refer to the same or like parts. The figures are not necessarily to scale.DETAILED DESCRIPTION

[0014] Retrieval Augmented Generation (RAG) is a GenAI framework that improves GenAI by allowing natural language processing machine learning model engines (e.g., LLMs) to integrate private enterprise data with publicly available information. Reliance on the use of GenAI to provide responses to user-based queries requires accuracy. However, while LLMs can be trained on publicly available information, these models lack the type of frequent re-training that would rapidly improve the accuracy of GenAI. Additionally, LLM vendors may not have access to real-time private data within the organizations that rely on GenAI to provide answers to user-based queries. As such, LLMs can produce incorrect and / or irrelevant information (e.g., hallucinations) due to a lack of fact-based answers and / or reliance on existing training data patterns. To address these limitations, RAG may be utilized to enhance LLM-based responses by retrieving data specific to a given enterprise and providing this data to the LLM, allowing for the integration of external information with internal data to improve GenAI accuracy.

[0015] RAG models allow for the combination of retrieval-based methods with generative models to obtain contextually accurate and semantically rich outputs. RAG can search, query, and provision relevant data associated with a user-based query to generate an enriched, contextual prompt that is provided to the LLM for further processing. RAG-based methods can be classified into vector-based RAG and graph-based RAG. Vector-based RAG calculates semantic similarity between query and document embedding (s) , allowing for efficient retrieval of generally related content (e.g., document searches, product recommendations, etc. ) . However, such embeddings may not capture specialized vocabulary and / or relationships that are specific to a given field (e.g., manufacturing) . As such, while broadly relevant information can be identified, RAG-based generated responses can overlook domain-specific distinctions. Conversely, graph-based RAG leverages knowledge graphs, providing more precise contextual information (e.g., for tasks such as question answering, knowledge base completion, etc. ) , but lacks applications of unstructured aspects of real-world data.

[0016] Several limitations are associated with RAG-based applications in GenAI. While RAG helps to reduce the occurrence of LLM hallucinations, outputs with low accuracy (e.g., incorrect answers to questions) can still occur due to hallucination, a lack of relevant context, and / or unsuccessful retrieval of relevant context. In some systems, LLMs are fine-tuned with domain specific knowledge. However, fine tuning requires high quality ground truth data in each domain and consumes time and hardware resources. A fine-tuned LLM model can still hallucinate and / or encounter accuracy problems due to a limited knowledge scope of the training dataset, since the model does not have access to new information (e.g., real-time data) after the training is complete.

[0017] Methods and apparatus disclosed herein improve the accuracy of GenAI systems such as personalized GenAI assistants. In examples disclosed herein, when the GenAI pipeline provides an incorrect answer, users can provide fact-based feedback to enhance the accuracy of RAG-based natural language processing machine learning model output (s) . In examples disclosed herein, user feedback can be classified based on question categories and feedback that can be saved to a tagged vector database based on the feedback category. If the feedback represents new information associated with existing queries, methods and apparatus disclosed herein assess both existing outputs (e.g., answers generated to a query by the RAG-based model) and updated outputs (e.g., answers associated with user-provided feedback) to determine whether to retain the previously generated answers or merge the model-generated outputs with the user-provided inputs. Methods and apparatus disclosed herein improve RAG accuracy by implementing the capture and processing of user-provided feedback. As such, methods and apparatus disclosed herein allow for self-correction, continuously tracking the most up-to-date knowledge to support swift implementation (e.g., providing the LLM with updated user-based information relevant to existing and / or new queries) .

[0018] FIG. 1 is a block diagram 100 of an example implementation of Retrieval Augmented Generation (RAG) circuitry 102 and user feedback evaluator circuitry 105 to improve the accuracy of RAG-based Large Language Model (LLM) output. The RAG circuitry 102 of FIG. 1 may be instantiated (e.g., creating an instance of, bring into being for any length of time, materialize, implement, etc. ) by programmable circuitry. For example, programmable circuitry may be implemented by a Central Processing Unit (CPU) executing first instructions, a field programmable gate array, a programmable logic device (PLD) , a generic array logic (GAL) device, a programmable array logic (PAL) device, a complex programmable logic device (CPLD) , a simple programmable logic device (SPLD) , a microcontroller (MCU) , a programmable system on chip (PSoC) , etc. Additionally or alternatively, the RAG circuitry 102 of FIG. 1 may be instantiated (e.g., creating an instance of, bring into being for any length of time, materialize, implement, etc. ) by (i) an Application Specific Integrated Circuit (ASIC) and / or (ii) a Field Programmable Gate Array (FPGA) (e.g., another form of programmable circuitry) structured and / or configured in response to execution of second instructions to perform operations corresponding to the first instructions. It should be understood that some or all of the circuitry of FIG. 1 may, thus, be instantiated at the same or different times. Some or all of the circuitry of FIG. 1 may be instantiated, for example, in one or more threads executing concurrently on hardware and / or in series on hardware. Moreover, in some examples, some or all of the circuitry of FIG. 1 may be implemented by microprocessor circuitry executing instructions and / or FPGA circuitry performing operations to implement one or more virtual machines and / or containers.

[0019] In the example of FIG. 1, the RAG circuitry 120 includes example embedding generator circuitry 125, example document data storage 128, example retriever circuitry 130, and example ranker circuitry 140. RAG enhances language model generation (e.g., using example LLM 145) by retrieving relevant information from a given source (e.g., documents) and using the retrieved information to inform the generation process. The LLM 145 leverages knowledge and information provided by external sources (e.g., databases) by using outputs from the RAG circuitry 120.

[0020] The embedding generator circuitry 125 generates embeddings of received prompts (e.g., user queries) and / or documents as part of a RAG ingestion stage. For example, RAG can be described using three different stages, including ingestion, retrieval, and synthesis / response generation. Ingestion includes receiving prompts and / or documents and dividing the prompts and / or documents into smaller, more manageable segments. The segments can be defined based on a fixed size, number of characters, number of sentences, and / or any other type of segment-based selection for reducing noise while maintaining integrity of the context (e.g., fixed-size chunking, context-aware chunking, etc. ) . In the example of FIG. 1, the embedding generator circuitry 125 can receive different type (s) of input (s) 1-N (e.g., documents, images, etc. ) , as shown using input type (s) 1-N 108, 110, 115. In examples disclosed herein, the embedding generator circuitry 125 encodes each segment of the prompt and / or document into an embedding vector for retrieval. In the example of FIG. 1, the embedding generator circuitry 125 stores the embedding vectors in a vector database (e.g., document data storage 128) . The embedding generator circuitry 125 can also receive and process a user query (e.g., user query 150) during retrieval (e.g., using retriever circuitry 130) . As such, smaller segments associated with the stored documents allow for increased accuracy between the stored data and the received user query 150.

[0021] The embedding generator circuitry 125 embeds the received document (s) (e.g., input type (s) 108, 110, 115) and the user query 150. For example, the embedding generator circuitry 125 transforms the document (s) and prompt (s) to a format that can be compared for relevance. In some examples, the embedding generator circuitry 125 selects a type of embedding based on a given task (e.g., sparse embedding, semantic embedding such as Bidirectional Encoder Representations from Transformers (BERT) , SentenceBERT, etc. ) . While sparse embedding allows for a lexical-based matching of the prompt (s) with the received document (s) (e.g., keyword matching) , semantic embedding is more appropriate for RAG-based embedding due to a focus on both context and meaning, resulting in semantically rich embedding that captures contextual nuances. However, the embedding generator circuitry 125 can use any type of embedding and is not limited to the example embedding types described herein.

[0022] In some examples, the apparatus includes means for generating an embedding. For example, the means for generating an embedding may be implemented by embedding generator circuitry 125. In some examples, the embedding generator circuitry 125 may be instantiated by programmable circuitry such as the example programmable circuitry 712 of FIG. 7. For instance, the embedding generator circuitry 125 may be instantiated by the example microprocessor 800 of FIG. 8 executing machine executable instructions such as those implemented by at least block (s) 405, 410 of FIG. 4. In some examples, the embedding generator circuitry 125 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 900 of FIG. 9 structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the embedding generator circuitry 125 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the embedding generator circuitry 125 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0023] The retriever circuitry 130 retrieves information that is most relevant to a received prompt (e.g., user query 150) . For example, the retrieval stage of RAG identifies relevant contexts (e.g., candidate context 155) to condition the LLM 145, augmenting the knowledge base of the LLM 145 with relevant documents identified using the embedding generator circuitry 125. In some examples, the retriever circuitry 130 determines a type of retrieval to perform based on the nature of the dataset, the complexity of the received user query (e.g., user query 150) , and / or the level of contextual understanding desired in the responses to the user query. For example, the retriever circuitry 130 can include the use of a vector database (e.g., document data storage 128) , a graph database, or a regular Structured Query Language (SQL) database. In examples disclosed herein, the vector database is used when queries are embedded for generating dense vector embeddings and / or sparse embeddings, such that the retriever circuitry 130 performs a search based on term frequency (e.g., Term Frequency-Inverse Document Frequency (TF-IDF) ) and / or semantic similarity. However, any other type of database and / or method of retrieval can be used to identify relevant candidate context. For example, vector databases can be used for partitioning indexing data using LLM-encoded vectors to obtain semantically similar vector retrieval. In some examples, graph databases can be used to develop a database from extracted entity relationships in the text, introducing concise retrievals (e.g., by requiring exact query matching) .

[0024] In the example of FIG. 1, the output of the retriever circuitry 130 is the candidate context 155, which refers to information retrieved from the knowledge base (e.g., document data storage 128) that can be used to augment the LLM 145 response to the user query 150. In examples disclosed herein, the user query 150 can be a search query, a question associated with a Question / Answer (Q / A) task, a dialog utterance, and / or any other type of prompt. In examples disclosed herein, the retriever circuitry 130 can select the top K passages or documents related to the user query 150 (e.g., using semantic dense vector search, TF-IDF, etc. ) . For example, the retriever circuitry 130 can leverage different retrieval strategies (e.g., based on TF-DIF) to find relevant information, including standard retrieval, sentence window retrieval, and / or auto-merging retrieval. For example, standard retrieval uses the same text segment (s) for indexing / embedding and for output synthesis. Sentence window retrieval reduces documents to smaller units (e.g., sentences) and decouples embeddings for retrieval tasks, adding back context around the retrieved segments during synthesis.

[0025] In some examples, the apparatus includes means for retrieving information. For example, the means for retrieving information may be implemented by retriever circuitry 130. In some examples, the retriever circuitry 130 may be instantiated by programmable circuitry such as the example programmable circuitry 712 of FIG. 7. For instance, the retriever circuitry 130 may be instantiated by the example microprocessor 800 of FIG. 8 executing machine executable instructions such as those implemented by at least block 415 of FIG. 4. In some examples, the retriever circuitry 130 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 900 of FIG. 9 structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the retriever circuitry 130 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the retriever circuitry 130 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0026] The ranker circuitry 140 filers and re-orders information retrieved by the retriever circuitry 130 (e.g., in response to the user query 150) . For example, the ranker circuitry 140 re-orders K retrieved passages to pick the most relevant passages based on the user query 150. The ranker circuitry 140 can apply re-ranking techniques such as, but not limited to lexical re-ranking (e.g., re-ranking based on lexical similarity between the query and retrieved information as determined using TF-IDF vectors) , semantic re-ranking (e.g., re-ranking based on semantic assessment using BERT or other transformer-based models) , and Learning-to-Rank (LTR) re-ranking (e.g., using a trained model to rank documents based on features extracted from the user query 150 and the documents) . In the example of FIG. 1, the ranker circuitry 140 provides output to the LLM 145 to generate an informed response to the user (e.g., answer 160) based on the received user query 150.

[0027] In some examples, the apparatus includes means for ranking information. For example, the means for ranking information may be implemented by ranker circuitry 140. In some examples, the ranker circuitry 140 may be instantiated by programmable circuitry such as the example programmable circuitry 712 of FIG. 7. For instance, the ranker circuitry 140 may be instantiated by the example microprocessor 800 of FIG. 8 executing machine executable instructions such as those implemented by at least block 420 of FIG. 4. In some examples, the ranker circuitry 140 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 900 of FIG. 9 structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the ranker circuitry 140 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the ranker circuitry 140 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0028] The user feedback evaluator circuitry 105 receives and evaluates user feedback (e.g., user feedback 165) as part of improving the accuracy of RAG-based LLM responses (e.g., answer (s) 160) . For example, when the user feedback evaluator circuitry 105 determines that the received answer 160 is incorrect (e.g., due to LLM hallucination, lack of relevant context, etc. ) based on the original user query 150, the user feedback evaluator circuitry 105 provides updated information to the RAG circuitry 102 based on fact-based feedback received from the user (e.g., user feedback 165) . In some examples, the user feedback evaluator circuitry 105 determines whether the user feedback 165 is associated with an existing user query 150 (e.g., stored in the document data storage 128) or associated with a new query not previously processed by the RAG circuitry 102 and / or the LLM 145. In examples disclosed herein, the user feedback evaluator circuitry 105 determines whether to (1) replace the answer 160 generated by the LLM 145 (e.g., based on RAG circuitry 102 output (s) ) or (2) merge the answer 160 together with the provided user feedback 165, as described in more detail in connection with FIG. 2. As such, subsequent user queries that are the same or similar to the original user query 155 will yield an updated and / or corrected answer 160 (e.g., based on embeddings generated for the updated answer (s) and / or prompt (s) ) . In examples disclosed herein, self-correction is implemented to ensure that the answer (s) most relevant to the query are provided, allowing personalized GenAI assistant (s) to maintain access to state-of-the-art knowledge. Additionally, new user queries can also be supplemented with answer (s) provided based on user feedback 165, as described in more detail in connection with FIG. 2.

[0029] FIG. 2 is a block diagram 200 illustrating an example implementation of user feedback evaluator circuitry 105 of FIG. 1 constructed in accordance with teachings of this disclosure to evaluate user feedback as part of Retrieval Augmented Generation (RAG) . The user feedback evaluator circuitry 105 of FIG. 1 may be instantiated (e.g., creating an instance of, bring into being for any length of time, materialize, implement, etc. ) by programmable circuitry. For example, programmable circuitry may be implemented by a Central Processing Unit (CPU) executing first instructions, a field programmable gate array, a programmable logic device (PLD) , a generic array logic (GAL) device, a programmable array logic (PAL) device, a complex programmable logic device (CPLD) , a simple programmable logic device (SPLD) , a microcontroller (MCU) , a programmable system on chip (PSoC) , etc. Additionally or alternatively, the user feedback evaluator circuitry 105 of FIG. 1 may be instantiated (e.g., creating an instance of, bring into being for any length of time, materialize, implement, etc. ) by (i) an Application Specific Integrated Circuit (ASIC) and / or (ii) a Field Programmable Gate Array (FPGA) (e.g., another form of programmable circuitry) structured and / or configured in response to execution of second instructions to perform operations corresponding to the first instructions. It should be understood that some or all of the circuitry of FIG. 2 may, thus, be instantiated at the same or different times. Some or all of the circuitry of FIG. 2 may be instantiated, for example, in one or more threads executing concurrently on hardware and / or in series on hardware. Moreover, in some examples, some or all of the circuitry of FIG. 2 may be implemented by microprocessor circuitry executing instructions and / or FPGA circuitry performing operations to implement one or more virtual machines and / or containers.

[0030] In the example of FIG. 2, the user feedback evaluator circuitry 105 includes example input identifier circuitry 205, example analyzer circuitry 210, example consistency evaluator circuitry 215, example output generator circuitry 220, and example data storage 225. In the example of FIG. 2, the input identifier circuitry 205, the analyzer circuitry 210, the consistency evaluator circuitry 215, the output generator circuitry 220, and the data storage 225 are in communication via an example bus 230.

[0031] The input identifier circuitry 205 identifies input received by the user feedback evaluator circuitry 105, including user-provided feedback (e.g., user feedback 165 of FIG. 1) and / or output from the RAG circuitry 102 (e.g., LLM-generated answer 160 of FIG. 1) . In examples disclosed herein, the input identifier circuitry 205 receives a first feedback answer input associated with the user query (e.g., user query 150) and / or a second feedback answer input associated with a new user query (e.g., different from the user query 150) . In some examples, the input identifier circuitry 205 receives one or more document (s) associated with the first feedback answer and / or the second feedback answer (e.g., supporting documentation provided by a user in response to the original user query and / or a new user query) .

[0032] [Rectified under Rule 91, 30.04.2025]In some examples, the apparatus includes means for receiving a feedback answer. For example, the means for receiving the feedback answer may be implemented by input identifier circuitry 205. In some examples, the input identifier circuitry 205 may be instantiated by programmable circuitry such as the example programmable circuitry 712 of FIG. 7. For instance, the input identifier circuitry 205 may be instantiated by the example microprocessor 800 of FIG. 8 executing machine executable instructions such as those implemented by at least block 505 of FIG. 5. In some examples, the input identifier circuitry 205 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 900 of FIG. 9 structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the input identifier circuitry 205 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the input identifier circuitry 205 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0033] The analyzer circuitry 210 determines whether the user-provided answer (e.g., the first feedback answer input and / or the second feedback answer input) addresses a new query or an existing query (e.g., user query 150) . For example, when the analyzer circuitry 210 determines that the user-provided answer addresses a new query (e.g., user query not previously received by the RAG circuitry 105 and / or the LLM 145) , the analyzer circuitry 210 initiates an embedding request at the RAG circuitry 105 to generate embedding (s) for the new query and the user-provided answer associated with the new query (e.g., the second feedback answer input) . In some examples, the analyzer circuitry 210 identifies a category associated with the provided answer in connection with the new user query. For example, the categories can be selected based on a given subject matter and / or field (e.g., queries directed to a select topic may be associated with the subject area encompassing that topic) . In some examples, the analyzer circuitry 210 classifies the query / answer pair based on an existing subject category and / or generates a new subject category. In some examples, the analyzer circuitry 210 identifies the type of input information received in the user feedback (e.g., documents, images, etc. ) . In some examples, the analyzer circuitry 210 accumulates and / or assesses a set number of user feedback input (s) and / or query / answer pairs prior to transmitting an embedding request to the RAG circuitry 102.

[0034] In some examples, the analyzer circuitry 210 implements a similarity search engine to determine whether the user-provided feedback is associated with an existing query (e.g., user query 150) or a new query. For example, the analyzer circuitry 210 uses similarity metrics (e.g., cosine similarity algorithms, etc. ) to identify similarities between the user-provided feedback (e.g., the first feedback answer input, the second feedback answer input, etc. ) and an existing query (e.g., user query 150) . For example, the analyzer circuitry 210 identifies semantic similarities between the user feedback-based input data (e.g., documents, datasets, and / or images) and the previously provided user queries that have a corresponding answer (e.g., answer 160 generated by the RAG circuitry 102 and / or the LLM 145) . In some examples, the analyzer circuitry 210 uses a vector-based search engine to identify whether the input data is relevant to the previously provided user queries and / or associated with new queries (e.g., user queries not previously received by the RAG circuitry 102 and / or the LLM 145) . In examples disclosed herein, if the analyzer circuitry 210 determines that there is a lack of similarity (e.g., based on a similarity threshold) between the user-provided feedback answer (e.g., user feedback 165) and an existing user query (e.g., user query 150) , the analyzer circuitry 210 prompts the RAG circuitry 102 to save the user query (e.g., identified as a new user query) , the user-provided feedback answer (e.g., the second feedback answer input associated with the new user query) , and the classified category (e.g., related to the new user query) to a vector database (e.g., document data storage 128 of FIG. 1) . However, when the analyzer circuitry 210 determines that there is similarity between the user-provided feedback answer and the existing user query (e.g., based on the similarity threshold) , the analyzer circuitry 210 prompts the consistency evaluator circuitry 215 to proceed with a consistency evaluation between the user-provided feedback answer and the existing answer (e.g., answer 160 of FIG. 1) , as described in more detail in connection with FIG. 5.

[0035] [Rectified under Rule 91, 30.04.2025]In some examples, the apparatus includes means for analyzing the feedback answer. For example, the means for analyzing the feedback answer may be implemented by analyzer circuitry 210. In some examples, the analyzer circuitry 210 may be instantiated by programmable circuitry such as the example programmable circuitry 712 of FIG. 7. For instance, the analyzer circuitry 210 may be instantiated by the example microprocessor 800 of FIG. 8 executing machine executable instructions such as those implemented by at least block 510 of FIG. 5. In some examples, the analyzer circuitry 210 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 900 of FIG. 9 structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the analyzer circuitry 210 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the analyzer circuitry 210 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0036] The consistency evaluator circuitry 215 performs a consistency evaluation between the user-provided feedback answer and the existing answer (e.g., answer 160 of FIG. 1) . For example, the consistency evaluator circuitry 215 determines whether to replace the existing answer (e.g., answer 160) with the user-provided feedback (e.g., the first feedback answer input associated with the user query 150) or supplement (e.g., merge) the existing answer with the user-provided feedback, as described in more detail in connection with FIG. 6. In examples disclosed herein, the consistency evaluator circuitry 215 can perform a distance calculation, a similarity calculation, and / or apply a cross-encoder assessment to determine consistency between the user-provided feedback answer and the existing answer (e.g., answer 160 of FIG. 1) . In some examples, the consistency evaluator circuitry 215 performs a distance calculation (e.g., using cosine similarity, Euclidean distance, etc. ) to assess similarity or dissimilarity between two vectors representing text (e.g., embeddings performed using the embedding generator circuitry 125 of FIG. 1) . In some examples, the consistency evaluator circuitry 215 implements a cross-encoder assessment to directly compare text, resulting in a similarity score (e.g., a score between 0 and 1, representing the likelihood of the user-provided feedback answer being relevant to the existing answer) . In examples disclosed herein, the consistency evaluator circuitry 215 merges the answers when the similarity score indicates relevance of the user-provided feedback answer to the existing answer. In examples disclosed herein, the consistency evaluator circuitry 215 replaces the existing answer with the user-provided feedback answer when the similarity score indicates a lack of relevance between the user-provided feedback answer and the existing answer. For example, the consistency evaluator circuitry 215 can initiate a replacement and / or merging of the answer (s) by prompting the RAG circuitry 102 to generate a new embedding for the merged answer and / or generate an embedding for the user-provided answer. As such, the RAG circuitry 102 saves the updated answer (s) (e.g., as a merging or a replacement) in the vector database (e.g., document data storage 128 of FIG. 1) .

[0037] [Rectified under Rule 91, 30.04.2025]In some examples, the apparatus includes means for performing a comparison. For example, the means for performing a comparison may be implemented by consistency evaluator circuitry 215. In some examples, the consistency evaluator circuitry 215 may be instantiated by programmable circuitry such as the example programmable circuitry 712 of FIG. 7. For instance, the consistency evaluator circuitry 215 may be instantiated by the example microprocessor 800 of FIG. 8 executing machine executable instructions such as those implemented by at least block 605 of FIG. 6. In some examples, the consistency evaluator circuitry 215 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 900 of FIG. 9 structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the consistency evaluator circuitry 215 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the consistency evaluator circuitry 215 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0038] The output generator circuitry 220 generates output (s) from the user feedback evaluator circuitry 105 of FIG. 1 to the RAG circuitry 102 of FIG. 1. For example, the output generator circuitry 220 outputs user-provided answer (s) (e.g., first feedback answer input) linked to existing queries and / or user-provided answer (s) (e.g., second feedback answer input) linked to newly identified queries. As such, the output generator circuitry 220 provides data to the embedding generator circuitry 125 to proceed with the embedding of the user-provided answer (s) and / or queries. In some examples, the output generator circuitry 220 provides a category associated with the user-provided answer to the embedding generator circuitry 125, allowing the embedding generator circuitry 125 to store (e.g., in a vector database) the received queries, user-provided answer (s) , and / or categories associated with the provided question / answer pair (s) .

[0039] [Rectified under Rule 91, 30.04.2025]In some examples, the apparatus includes means for receiving an output. For example, the means for receiving an output may be implemented by output generator circuitry 220. In some examples, the output generator circuitry 220 may be instantiated by programmable circuitry such as the example programmable circuitry 712 of FIG. 7. For instance, the output generator circuitry 220 may be instantiated by the example microprocessor 800 of FIG. 8 executing machine executable instructions such as those implemented by at least block 610 of FIG. 6. In some examples, the output generator circuitry 220 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 900 of FIG. 9 structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the output generator circuitry 220 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the output generator circuitry 220 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0040] The data storage 225 can be used to store any information associated with the input identifier circuitry 205, the analyzer circuitry 210, the consistency evaluator circuitry 215, and / or the output generator circuitry 220. The data storage 225 of the illustrated example of FIG. 2 can be implemented by any memory, storage device and / or storage disc for storing data such as flash memory, magnetic media, optical media, etc. Furthermore, the data stored in the data storage 225 can be in any data format such as binary data, comma delimited data, tab delimited data, structured query language (SQL) structures, image data, etc.

[0041] While an example manner of implementing the RAG circuitry 102 is illustrated in FIG. 1, one or more of the elements, processes and / or devices illustrated in FIG. 1 may be combined, divided, re-arranged, omitted, eliminated and / or implemented in any other way. Further, the example embedding generator circuitry 125, the example retriever circuitry 130, the example ranker circuitry 130, and / or, more generally, the example RAG circuitry 102 of FIG. 1 may be implemented by hardware, software, firmware and / or any combination of hardware, software and / or firmware. Thus, for example, any of the embedding generator circuitry 125, the example retriever circuitry 130, the example ranker circuitry 130, and / or, more generally, the example RAG circuitry 102 of FIG. 1 could be implemented by programmable circuitry, processor circuitry, analog circuit (s) , digital circuit (s) , logic circuit (s) , programmable processor (s) , programmable microcontroller (s) , graphics processing unit (s) (GPU (s) ) , digital signal processor (s) (DSP (s) , ASIC (s) ) , programmable logic device (s) (PLD (s) ) , vision processing units (VPUs) , and / or field programmable logic device (s) (FPLD (s) ) such as FPGAs in combination with machine readable instructions (e.g., firmware or software) . Further still, the RAG circuitry 102 of FIG. 1 may include one or more elements, processes, and / or devices in addition to, or instead of, those illustrated in FIG. 1, and / or may include more than one of any or all of the illustrated elements, processes and devices.

[0042] Flowcharts representative of example machine readable instructions, which may be executed by programmable circuitry to implement and / or instantiate the RAG circuitry 102 of FIG. 1 and / or representative of example operations which may be performed by programmable circuitry to implement and / or instantiate the RAG circuitry 102 of FIG. 1, are shown in FIGS. 3, 4, 5, and / or 6. The machine readable instructions may be one or more executable programs or portion (s) of one or more executable programs for execution by programmable circuitry, such as the programmable circuitry 712 shown in the example processor platform 700 discussed below in connection with FIG. 7 and / or may be one or more function (s) or portion (s) of functions to be performed by the example programmable circuitry (e.g., an FPGA) discussed below in connection with FIGS. 8 and / or 9. In some examples, the machine readable instructions cause an operation, a task, etc., to be carried out and / or performed in an automated manner in the real world. As used herein, “automated” means without human involvement.

[0043] While an example manner of implementing the user feedback evaluator circuitry 105 is illustrated in FIG. 2, one or more of the elements, processes and / or devices illustrated in FIG. 2 may be combined, divided, re-arranged, omitted, eliminated and / or implemented in any other way. Further, the example input identifier circuitry 205, the example analyzer circuitry 210, the example consistency evaluator circuitry 215, the example output generator circuitry 220, and / or, more generally, the user feedback evaluator circuitry 105 of FIG. 2 may be implemented by hardware, software, firmware and / or any combination of hardware, software and / or firmware. Thus, for example, any of the input identifier circuitry 205, the example analyzer circuitry 210, the example consistency evaluator circuitry 215, the example output generator circuitry 220, and / or, more generally, the user feedback evaluator circuitry 105 of FIG. 2 could be implemented by programmable circuitry, processor circuitry, analog circuit (s) , digital circuit (s) , logic circuit (s) , programmable processor (s) , programmable microcontroller (s) , graphics processing unit (s) (GPU (s) ) , digital signal processor (s) (DSP (s) , ASIC (s) ) , programmable logic device (s) (PLD (s) ) , vision processing units (VPUs) , and / or field programmable logic device (s) (FPLD (s) ) such as FPGAs in combination with machine readable instructions (e.g., firmware or software) . Further still, the user feedback evaluator circuitry 105 of FIG. 2 may include one or more elements, processes, and / or devices in addition to, or instead of, those illustrated in FIG. 2, and / or may include more than one of any or all of the illustrated elements, processes and devices.

[0044] Flowcharts representative of example machine readable instructions, which may be executed by programmable circuitry to implement and / or instantiate the user feedback evaluator circuitry 105 of FIG. 1 and / or representative of example operations which may be performed by programmable circuitry to implement and / or instantiate the neural network identifier circuitry 105, are shown in FIGS. 3, 5, and / or 6. The machine readable instructions may be one or more executable programs or portion (s) of one or more executable programs for execution by programmable circuitry, such as the programmable circuitry 712 shown in the example processor platform 700 discussed below in connection with FIG. 7 and / or may be one or more function (s) or portion (s) of functions to be performed by the example programmable circuitry (e.g., an FPGA) discussed below in connection with FIGS. 8 and / or 9. In some examples, the machine readable instructions cause an operation, a task, etc., to be carried out and / or performed in an automated manner in the real world. As used herein, “automated” means without human involvement.

[0045] The program may be embodied in instructions (e.g., software and / or firmware) stored on one or more non-transitory computer readable and / or machine readable storage medium such as cache memory, a magnetic-storage device or disk (e.g., a floppy disk, a Hard Disk Drive (HDD) , etc. ) , an optical-storage device or disk (e.g., a Blu-ray disk, a Compact Disk (CD) , a Digital Versatile Disk (DVD) , etc. ) , a Redundant Array of Independent Disks (RAID) , a register, ROM, a solid-state drive (SSD) , SSD memory, non-volatile memory (e.g., electrically erasable programmable read-only memory (EEPROM) , flash memory, etc. ) , volatile memory (e.g., Random Access Memory (RAM) of any type, etc. ) , and / or any other storage device or storage disk. The instructions of the non-transitory computer readable and / or machine readable medium may program and / or be executed by programmable circuitry located in one or more hardware devices, but the entire program and / or parts thereof could alternatively be executed and / or instantiated by one or more hardware devices other than the programmable circuitry and / or embodied in dedicated hardware. The machine readable instructions may be distributed across multiple hardware devices and / or executed by two or more hardware devices (e.g., a server and a client hardware device) . For example, the client hardware device may be implemented by an endpoint client hardware device (e.g., a hardware device associated with a human and / or machine user) or an intermediate client hardware device gateway (e.g., a radio access network (RAN) ) that may facilitate communication between a server and an endpoint client hardware device. Similarly, the non-transitory computer readable storage medium may include one or more mediums. Further, although the example program is described with reference to the flowcharts illustrated in FIGS. 3-6, many other methods of implementing the example RAG circuitry 102 of FIG. 1 and / or the example user feedback evaluator circuitry 105 may alternatively be used. For example, the order of execution of the blocks of the flowchart (s) may be changed, and / or some of the blocks described may be changed, eliminated, or combined. Additionally or alternatively, any or all of the blocks of the flow chart may be implemented by one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) structured to perform the corresponding operation without executing software or firmware. The programmable circuitry may be distributed in different network locations and / or local to one or more hardware devices (e.g., a single-core processor (e.g., a single core CPU) , a multi-core processor (e.g., a multi-core CPU, an XPU, etc. ) ) . As used herein, programmable circuitry includes any type (s) of circuitry that may be programmed to perform a desired function such as, for example, a CPU, a GPU, a VPU, and / or an FPGA. The programmable circuitry may include one or more CPUs, one or more GPUs, one or more VPUs, and / or one or more FPGAs located in the same package (e.g., the same integrated circuit (IC) package or in two or more separate housings) , one or more CPUs, GPUs, VPUs, and / or one or more FPGAs in a single machine, multiple CPUs, GPUs, VPUs, and / or FPGAs distributed across multiple servers of a server rack, and / or multiple CPUs, GPUs, VPUs, and / or FPGAs distributed across one or more server racks. Additionally or alternatively, programmable circuitry may include a programmable logic device (PLD) , a generic array logic (GAL) device, a programmable array logic (PAL) device, a complex programmable logic device (CPLD) , a simple programmable logic device (SPLD) , a microcontroller (MCU) , a programmable system on chip (PSoC) , etc., and / or any combination (s) thereof in any of the contexts explained above.

[0046] The machine readable instructions described herein may be stored in one or more of a compressed format, an encrypted format, a fragmented format, a compiled format, an executable format, a packaged format, etc. Machine readable instructions as described herein may be stored as data (e.g., computer-readable data, machine-readable data, one or more bits (e.g., one or more computer-readable bits, one or more machine-readable bits, etc. ) , a bitstream (e.g., a computer-readable bitstream, a machine-readable bitstream, etc. ) , etc. ) or a data structure (e.g., as portion (s) of instructions, code, representations of code, etc. ) that may be utilized to create, manufacture, and / or produce machine executable instructions. For example, the machine readable instructions may be fragmented and stored on one or more storage devices, disks and / or computing devices (e.g., servers) located at the same or different locations of a network or collection of networks (e.g., in the cloud, in edge devices, etc. ) . The machine readable instructions may require one or more of installation, modification, adaptation, updating, combining, supplementing, configuring, decryption, decompression, unpacking, distribution, reassignment, compilation, etc., in order to make them directly readable, interpretable, and / or executable by a computing device and / or other machine. For example, the machine readable instructions may be stored in multiple parts, which are individually compressed, encrypted, and / or stored on separate computing devices, wherein the parts when decrypted, decompressed, and / or combined form a set of computer-executable and / or machine executable instructions that implement one or more functions and / or operations that may together form a program such as that described herein.

[0047] In another example, the machine readable instructions may be stored in a state in which they may be read by programmable circuitry, but require addition of a library (e.g., a dynamic link library (DLL) ) , a software development kit (SDK) , an application programming interface (API) , etc., in order to execute the machine-readable instructions on a particular computing device or other device. In another example, the machine readable instructions may need to be configured (e.g., settings stored, data input, network addresses recorded, etc. ) before the machine readable instructions and / or the corresponding program (s) can be executed in whole or in part. Thus, machine readable, computer readable and / or machine readable media, as used herein, may include instructions and / or program (s) regardless of the particular format or state of the machine readable instructions and / or program (s) .

[0048] The machine readable instructions described herein can be represented by any past, present, or future instruction language, scripting language, programming language, etc. For example, the machine readable instructions may be represented using any of the following languages: C, C++, Java, C#, Perl, Python, JavaScript, HyperText Markup Language (HTML) , Structured Query Language (SQL) , Swift, etc.

[0049] As mentioned above, the example operations of FIGS. 3-6 may be implemented using executable instructions (e.g., computer readable and / or machine readable instructions) stored on one or more non-transitory computer readable and / or machine readable media. As used herein, the terms non-transitory computer readable medium, non-transitory computer readable storage medium, non-transitory machine readable medium, and / or non-transitory machine readable storage medium are expressly defined to include any type of computer readable storage device and / or storage disk and to exclude propagating signals and to exclude transmission media. Examples of such non-transitory computer readable medium, non-transitory computer readable storage medium, non-transitory machine readable medium, and / or non-transitory machine readable storage medium include optical storage devices, magnetic storage devices, an HDD, a flash memory, a read-only memory (ROM) , a CD, a DVD, a cache, a RAM of any type, a register, and / or any other storage device or storage disk in which information is stored for any duration (e.g., for extended time periods, permanently, for brief instances, for temporarily buffering, and / or for caching of the information) . As used herein, the terms “non-transitory computer readable storage device” and “non-transitory machine readable storage device” are defined to include any physical (mechanical, magnetic and / or electrical) hardware to retain information for a time period, but to exclude propagating signals and to exclude transmission media. Examples of non-transitory computer readable storage devices and / or non-transitory machine readable storage devices include random access memory of any type, read only memory of any type, solid state memory, flash memory, optical discs, magnetic disks, disk drives, and / or redundant array of independent disks (RAID) systems. As used herein, the term “device” refers to physical structure such as mechanical and / or electrical equipment, hardware, and / or circuitry that may or may not be configured by computer readable instructions, machine readable instructions, etc., and / or manufactured to execute computer-readable instructions, machine-readable instructions, etc.

[0050] FIG. 3 is a flowchart representative of example machine-readable instructions and / or example operations 300 that may be executed, instantiated, and / or performed by example programmable circuitry to implement the example RAG circuitry 102 of FIG. 1 and / or the example user feedback evaluator circuitry 105 of FIG. 2. The machine-readable instructions and / or the operations 300 of FIG. 3 begin at block 305, at which the embedding generator circuitry 125 determines whether the user-based query and / or query document has been received. Once the embedding generator circuitry 125 receives the user-based query and / or query document (e.g., user query 150 of FIG. 1) , the RAG circuitry 102 initiates Retrieval Augmented Generation (RAG) to generate an answer to the user query, at block 310. For example, as described in more detail in connection with FIG. 1 and FIG. 4, the RAG circuitry 102 generates embeddings of the received query, retrieves the most relevant candidate context (e.g., candidate context 155 of FIG. 1) from a vector database (e.g., document data storage 128) , and ranks the candidate context based on relevance and similarity to the original user query. Subsequently, a natural language processing machine learning model engine (e.g., LLM 145) applies output resulting from the RAG circuitry 102 to generate a final answer to the user query (e.g., answer 160) . In examples disclosed herein, user (s) (e.g., users of a GenAI Assistant service implementing the RAG circuitry 102 and / or the LLM 145) can provide user feedback (e.g., user feedback 165) to supplement the provided answer (e.g., answer 160) and / or replace the provided answer (e.g., based on information available to the user) . For example, the user feedback evaluator circuitry 105 (e.g., input identifier circuitry 205) receives the user feedback and determines whether the LLM output (e.g., answer 160) needs correction, at block 315. In some examples, receipt of user feedback by the user feedback evaluator circuitry 105 indicates that the LLM-generated answer needs to be supplemented with additional information and / or replaced. As such, the user feedback evaluator circuitry 105 proceeds to correct LLM output using the user feedback, at block 320, as described in more detail in connection with FIG. 5. However, if no user feedback is received by the user feedback evaluator circuitry 105, control returns to the RAG circuitry 102 (e.g., at block 305) to proceed with the evaluation of subsequent user queries. As such, methods and apparatus disclosed herein improve the accuracy of generated answer (s) in response to one or more user queries by incorporating user-provided feedback. For example, the implementation of user feedback evaluator circuitry 105 as described herein reduces the occurrence of LLM hallucination and significantly improves answer-based output accuracy, allowing the LLM to leverage knowledge and information provided by user feedback.

[0051] FIG. 4 is a flowchart representative of example machine-readable instructions and / or example operations 310 that may be executed, instantiated, and / or performed by example programmable circuitry to implement the example RAG circuitry 102 of FIG. 1 to generate an answer to a query. The machine-readable instructions and / or the operations 310 of FIG. 4 begin at block 405, at which the embedding generator circuitry 125 generates embedding (s) of received user queries and / or document (s) , as previously described in connection with FIG. 1. The embedding generator circuitry 125 saves the generated embedding (s) in a vector database (e.g., document data storage 128 of FIG. 1) , at block 410. However, the embedding generator circuitry 125 can store user query information in any other type of database (e.g., graph database, etc. ) . The retriever circuitry 130 retrieves the most relevant candidate context (e.g., candidate context 155 of FIG. 1) from the vector database, at block 415. The ranker circuitry 130 then ranks the candidate context based on relevance and similarity to the original user query and / or document, at block 420. The ranker circuitry 130 outputs the retrieved context, allowing for the integration of the user query with the retrieved context into prompt (s) for LLM-based questions, at block 425.

[0052] FIG. 5 is a flowchart representative of example machine-readable instructions and / or example operations 320 that may be executed, instantiated, and / or performed by example programmable circuitry to implement the example RAG circuitry 102 of FIG. 1 and / or the example user feedback evaluator circuitry 105 of FIG. 1 to correct LLM-based output using user feedback. The machine-readable instructions and / or the operations 320 of FIG. 4 begin at block 505, at which the input identifier circuitry 205 receives a user-provided answer to a query. The analyzer circuitry 210 determines whether the user-provided answer addresses a new question or an existing query, at block 510. As previously described in connection with FIG. 2, the analyzer circuitry 210 uses similarity metrics (e.g., cosine similarity algorithms, etc. ) to identify similarities between the user-provided feedback (e.g., the first feedback answer input, the second feedback answer input, etc. ) and an existing query (e.g., user query 150) . If the analyzer circuitry 210 determines that the user-provided answer addresses an existing query, at block 515, control proceeds to the consistency evaluator circuitry 215 to process the query based on consistency between user-provided answer (s) and existing answer (s) in the database (e.g., document data storage 128 of FIG. 1) , at block 535, as described in more detail in connection with FIG. 6. If the analyzer circuitry 210 determines that the user-provided answer addresses a new query, at block 515, the analyzer circuitry 210 prompts the embedding generator circuitry 125 to generate embedding (s) for the new query and user-provided answer (s) , at block 520. In some examples, the analyzer circuitry 210 identifies a category for the query-answer pair based on a classification associated with the new query, at block 525. For example, the analyzer circuitry 210 sorts the query-answer pair into a category that matches the subject matter of the query. The embedding generator circuitry 125 saves the query, the user-provided answer, and the classified category into the vector database, at block 530.

[0053] FIG. 6 is a flowchart representative of example machine-readable instructions and / or example operations 535 that may be executed, instantiated, and / or performed by example programmable circuitry to implement the example RAG circuitry 102 of FIG. 1 and / or the example user feedback evaluator circuitry 105 of FIG. 1 to process a query based on consistency between a user-provided answer and an existing answer stored in the RAG database. The machine-readable instructions and / or the operations 535 of FIG. 6 begin at block 605, at which the consistency evaluator circuitry 215 determines whether the user-provided answer and the existing answer are consistent. If the consistency evaluator circuitry 215 determines that there is a high level of consistency between the user-provided answer and the existing answer (e.g., based on a similarity score) , the consistency evaluator circuitry 215 initiates a merging of the user-provided answer and the existing answer, at block 610. For example, the consistency evaluator circuitry 215 prompts the embedding generator circuitry 125 to generate a new embedding for merged answers, at block 615. The embedding generator circuitry 125 subsequently saves the query and the merged answer in the vector database once embedding is completed, at block 620. If the consistency evaluator circuitry 215 determines that there is a low level of consistency between the user-provided answer and the existing answer, at block 605, the consistency evaluator circuitry 215 initiates a replacement of the existing answer with the user-provided answer, at block 625. For example, the consistency evaluator circuitry 215 prompts the embedding generator circuitry 125 to generate an embedding for the user-provided answer, at block 630. The embedding generator circuitry 125 proceeds to store the user-provided answer together with the query and query category in the vector database, at block 635.

[0054] FIG. 7 is a block diagram of an example programmable circuitry platform 700 structured to execute and / or instantiate the example machine-readable instructions and / or the example operations of FIGS. 3-6 to implement the example RAG circuitry 102 of FIG. 1 and / or the example user feedback evaluator circuitry 105 of FIG. 1. The programmable circuitry platform 700 can be, for example, a server, a personal computer, a workstation, a self-learning machine (e.g., a neural network) , a mobile device (e.g., a cell phone, a smart phone, a tablet such as an iPadTM) , a personal digital assistant (PDA) , an Internet appliance, a DVD player, a CD player, a digital video recorder, a Blu-ray player, a gaming console, a personal video recorder, a set top box, a headset (e.g., an augmented reality (AR) headset, a virtual reality (VR) headset, etc. ) or other wearable device, or any other type of computing and / or electronic device.

[0055] The programmable circuitry platform 700 of the illustrated example includes programmable circuitry 712. The programmable circuitry 712 of the illustrated example is hardware. For example, the programmable circuitry 712 can be implemented by one or more integrated circuits, logic circuits, FPGAs microprocessors, CPUs, GPUs, DSPs, and / or microcontrollers from any desired family or manufacturer. The programmable circuitry 712 may be implemented by one or more semiconductor based (e.g., silicon based) devices. In this example, the processor circuitry 712 implements the embedding generator circuitry 125, the retriever circuitry 130, the ranker circuitry 140, the input identifier circuitry 205, the analyzer circuitry 210, the consistency evaluator circuitry 215, and the output generator circuitry 220.

[0056] The programmable circuitry 712 of the illustrated example includes a local memory 713 (e.g., a cache, registers, etc. ) . The programmable circuitry 712 of the illustrated example is in communication with a main memory including a volatile memory 714 and a non-volatile memory 716 by a bus 718. The volatile memory 714 may be implemented by Synchronous Dynamic Random Access Memory (SDRAM) , Dynamic Random Access Memory (DRAM) ,  Dynamic Random Access Memory and / or any other type of RAM device. The non-volatile memory 716 may be implemented by flash memory and / or any other desired type of memory device. Access to the main memory 714, 716 of the illustrated example is controlled by a memory controller 717. In some examples, the memory controller 717 may be implemented by one or more integrated circuits, logic circuits, microcontrollers from any desired family or manufacturer, or any other type of circuitry to manage the flow of data going to and from the main memory 714, 716.

[0057] The programmable circuitry platform 700 of the illustrated example also includes interface circuitry 720. The interface circuitry 720 may be implemented by hardware in accordance with any type of interface standard, such as an Ethernet interface, a universal serial bus (USB) interface, a  interface, a near field communication (NFC) interface, a Peripheral Component Interconnect (PCI) interface, and / or a Peripheral Component Interconnect Express (PCIe) interface.

[0058] In the illustrated example, one or more input devices 722 are connected to the interface circuitry 720. The input device (s) 722 permit (s) a user (e.g., a human user, a machine user, etc. ) to enter data and / or commands into the programmable circuitry 712. The input device (s) 722 can be implemented by, for example, an audio sensor, a microphone, a camera (still or video) , a keyboard, a button, a mouse, a touchscreen, a track-pad, a trackball, an isopoint device, and / or a voice recognition system.

[0059] One or more output devices 724 are also connected to the interface circuitry 720 of the illustrated example. The output devices 724 can be implemented, for example, by display devices (e.g., a light emitting diode (LED) , an organic light emitting diode (OLED) , a liquid crystal display (LCD) , a cathode ray tube (CRT) display, an in-place switching (IPS) display, a touchscreen, etc. ) , a tactile output device, a printer, and / or speaker. The interface circuitry 720 of the illustrated example, thus, typically includes a graphics driver card, a graphics driver chip, and / or graphics processor circuitry such as a GPU.

[0060] The interface circuitry 720 of the illustrated example also includes a communication device such as a transmitter, a receiver, a transceiver, a modem, a residential gateway, a wireless access point, and / or a network interface to facilitate exchange of data with external machines (e.g., computing devices of any kind) by a network 726. The communication can be by, for example, an Ethernet connection, a digital subscriber line (DSL) connection, a telephone line connection, a coaxial cable system, a satellite system, a line-of-site wireless system, a cellular telephone system, an optical connection, etc.

[0061] The programmable circuitry platform 700 of the illustrated example also includes one or more mass storage devices 728 to store software and / or data. Examples of such mass storage devices 728 include magnetic storage devices (e.g., floppy disk, drives, HDDs, etc. ) , optical storage devices (e.g., Blu-ray disks, CDs, DVDs, etc. ) , RAID systems, and / or solid-state storage discs or devices such as flash memory devices and / or SSDs.

[0062] The machine executable instructions 732, which may be implemented by the machine readable instructions of FIGS. 3-6, may be stored in the mass storage device 728, in the volatile memory 714, in the non-volatile memory 716, and / or on at least one non-transitory computer readable storage medium such as a CD or DVD which may be removable.

[0063] FIG. 8 is a block diagram of an example implementation of the programmable circuitry 712 of FIG. 7. In this example, the programmable circuitry 712 of FIG. 7 is implemented by a microprocessor 800. For example, the microprocessor 800 may be a general purpose microprocessor (e.g., general purpose microprocessor circuitry) . The microprocessor 800 executes some or all of the machine readable instructions of the flowcharts of FIGS. 3-6 to effectively instantiate the circuitry of FIGS. 1 and / or 2 logic circuits to perform the operations corresponding to those machine readable instructions. In some such examples, the circuitry of FIGS. 1 and / or 2 is instantiated by the hardware circuits of the microprocessor 800 in combination with the instructions. For example, the microprocessor 800 may implement multi-core hardware circuitry such as a CPU, a DSP, a GPU, an XPU, etc. Although it may include any number of example cores 802 (e.g., 1 core) , the microprocessor 800 of this example is a multi-core semiconductor device including N cores. The cores 802 of the microprocessor 800 may operate independently or may cooperate to execute machine readable instructions. For example, machine code corresponding to a firmware program, an embedded software program, or a software program may be executed by one of the cores 802 or may be executed by multiple ones of the cores 802 at the same or different times. In some examples, the machine code corresponding to the firmware program, the embedded software program, or the software program is split into threads and executed in parallel by two or more of the cores 802. The software program may correspond to a portion or all of the machine readable instructions and / or operations represented by the flowcharts of FIGS. 3-6.

[0064] The cores 802 may communicate by a first example bus 804. In some examples, the first bus 804 may implement a communication bus to effectuate communication associated with one (s) of the cores 802. For example, the first bus 804 may implement at least one of an Inter-Integrated Circuit (I2C) bus, a Serial Peripheral Interface (SPI) bus, a PCI bus, or a PCIe bus. Additionally or alternatively, the first bus 804 may implement any other type of computing or electrical bus. The cores 802 may obtain data, instructions, and / or signals from one or more external devices by example interface circuitry 806. The cores 802 may output data, instructions, and / or signals to the one or more external devices by the interface circuitry 806. Although the cores 802 of this example include example local memory 820 (e.g., Level 1 (L1) cache that may be split into an L1 data cache and an L1 instruction cache) , the microprocessor 800 also includes example shared memory 810 that may be shared by the cores (e.g., Level 2 (L2_cache) ) for high-speed access to data and / or instructions. Data and / or instructions may be transferred (e.g., shared) by writing to and / or reading from the shared memory 810. The local memory 820 of each of the cores 802 and the shared memory 810 may be part of a hierarchy of storage devices including multiple levels of cache memory and the main memory (e.g., the main memory 714, 716 of FIG. 7) . Typically, higher levels of memory in the hierarchy exhibit lower access time and have smaller storage capacity than lower levels of memory. Changes in the various levels of the cache hierarchy are managed (e.g., coordinated) by a cache coherency policy.

[0065] Each core 802 may be referred to as a CPU, DSP, GPU, etc., or any other type of hardware circuitry. Each core 802 includes control unit circuitry 814, arithmetic and logic (AL) circuitry (sometimes referred to as an ALU) 816, a plurality of registers 818, the L1 cache 820, and a second example bus 822. Other structures may be present. For example, each core 802 may include vector unit circuitry, single instruction multiple data (SIMD) unit circuitry, load / store unit (LSU) circuitry, branch / jump unit circuitry, floating-point unit (FPU) circuitry, etc. The control unit circuitry 814 includes semiconductor-based circuits structured to control (e.g., coordinate) data movement within the corresponding core 802. The AL circuitry 816 includes semiconductor-based circuits structured to perform one or more mathematic and / or logic operations on the data within the corresponding core 802. The AL circuitry 816 of some examples performs integer-based operations. In other examples, the AL circuitry 816 also performs floating-point operations. In yet other examples, the AL circuitry 816 may include first AL circuitry that performs integer-based operations and second AL circuitry that performs floating point operations. In some examples, the AL circuitry 816 may be referred to as an Arithmetic Logic Unit (ALU) .

[0066] The registers 818 are semiconductor-based structures to store data and / or instructions such as results of one or more of the operations performed by the AL circuitry 816 of the corresponding core 802. For example, the registers 818 may include vector register (s) , SIMD register (s) , general purpose register (s) , flag register (s) , segment register (s) , machine specific register (s) , instruction pointer register (s) , control register (s) , debug register (s) , memory management register (s) , machine check register (s) , etc. The registers 818 may be arranged in a bank as shown in FIG. 8. Alternatively, the registers 818 may be organized in any other arrangement, format, or structure including distributed throughout the core 802 to shorten access time. The second bus 822 may be implemented by at least one of an I2C bus, a SPI bus, a PCI bus, or a PCIe bus.

[0067] Each core 802 and / or, more generally, the microprocessor 800 may include additional and / or alternate structures to those shown and described above. For example, one or more clock circuits, one or more power supplies, one or more power gates, one or more cache home agents (CHAs) , one or more converged / common mesh stops (CMSs) , one or more shifters (e.g., barrel shifter (s) ) and / or other circuitry may be present. The microprocessor 800 is a semiconductor device fabricated to include many transistors interconnected to implement the structures described above in one or more integrated circuits (ICs) contained in one or more packages.

[0068] The microprocessor 800 may include and / or cooperate with one or more accelerators (e.g., acceleration circuitry, hardware accelerators, etc. ) . In some examples, accelerators are implemented by logic circuitry to perform certain tasks more quickly and / or efficiently than can be done by a general-purpose processor. Examples of accelerators include ASICs and FPGAs such as those discussed herein. A GPU, DSP and / or other programmable device can also be an accelerator. Accelerators may be on-board the microprocessor 800, in the same chip package as the microprocessor 800 and / or in one or more separate packages from the microprocessor 800.

[0069] FIG. 9 is a block diagram of another example implementation of the programmable circuitry of FIG. 7. In this example, the programmable circuitry 712 is implemented by FPGA circuitry 900. For example, the FPGA circuitry 900 may be implemented by an FPGA. The FPGA circuitry 900 can be used, for example, to perform operations that could otherwise be performed by the example microprocessor 800 of FIG. 8 executing corresponding machine readable instructions. However, once configured, the FPGA circuitry 900 instantiates the operations and / or functions corresponding to the machine readable instructions in hardware and, thus, can often execute the operations / functions faster than they could be performed by a general-purpose microprocessor executing the corresponding software.

[0070] More specifically, in contrast to the microprocessor 800 of FIG. 8 described above (which is a general purpose device that may be programmed to execute some or all of the machine readable instructions represented by the flowcharts of FIGS. 3-6 but whose interconnections and logic circuitry are fixed once fabricated) , the FPGA circuitry 900 of the example of FIG. 9 includes interconnections and logic circuitry that may be configured, structured, programmed, and / or interconnected in different ways after fabrication to instantiate, for example, some or all of the operations / functions corresponding to the machine readable instructions represented by the flowcharts of FIGS. 3-6. In particular, the FPGA 900 may be thought of as an array of logic gates, interconnections, and switches. The switches can be programmed to change how the logic gates are interconnected by the interconnections, effectively forming one or more dedicated logic circuits (unless and until the FPGA circuitry 900 is reprogrammed) . The configured logic circuits enable the logic gates to cooperate in different ways to perform different operations on data received by input circuitry. Those operations may correspond to some or all of the instructions (e.g., the software and / or firmware) represented by the flowcharts of FIGS. 3-6. As such, the FPGA circuitry 900 may be configured and / or structured to effectively instantiate some or all of the operations / functions corresponding to the machine readable instructions of the flowcharts of FIGS. 3-6 as dedicated logic circuits to perform the operations / functions corresponding to those software instructions in a dedicated manner analogous to an ASIC. Therefore, the FPGA circuitry 900 may perform the operations / functions corresponding to the some or all of the machine readable instructions of FIGS. 3-6 faster than the general-purpose microprocessor can execute the same.

[0071] In the example of FIG. 9, the FPGA circuitry 900 is configured and / or structured in response to being programmed (and / or reprogrammed one or more times) based on a binary file. In some examples, the binary file may be compiled and / or generated based on instructions in a hardware description language (HDL) such as Lucid, Very High Speed Integrated Circuits (VHSIC) Hardware Description Language (VHDL) , or Verilog. For example, a user (e.g., a human user, a machine user, etc. ) may write code or a program corresponding to one or more operations / functions in an HDL; the code / program may be translated into a low-level language as needed; and the code / program (e.g., the code / program in the low-level language) may be converted (e.g., by a compiler, a software application, etc. ) into the binary file. In some examples, the FPGA circuitry 900 of FIG. 9 may access and / or load the binary file to cause the FPGA circuitry 900 of FIG. 9 to be configured and / or structured to perform the one or more operations / functions. For example, the binary file may be implemented by a bit stream (e.g., one or more computer-readable bits, one or more machine-readable bits, etc. ) , data (e.g., computer-readable data, machine-readable data, etc. ) , and / or machine-readable instructions accessible to the FPGA circuitry 900 of FIG. 9 to cause configuration and / or structuring of the FPGA circuitry 900 of FIG. 9, or portion (s) thereof.

[0072] In some examples, the binary file is compiled, generated, transformed, and / or otherwise output from a uniform software platform utilized to program FPGAs. For example, the uniform software platform may translate first instructions (e.g., code or a program) that correspond to one or more operations / functions in a high-level language (e.g., C, C++, Python, etc. ) into second instructions that correspond to the one or more operations / functions in an HDL. In some such examples, the binary file is compiled, generated, and / or otherwise output from the uniform software platform based on the second instructions. In some examples, the FPGA circuitry 900 of FIG. 9 may access and / or load the binary file to cause the FPGA circuitry 900 of FIG. 9 to be configured and / or structured to perform the one or more operations / functions. For example, the binary file may be implemented by a bit stream (e.g., one or more computer-readable bits, one or more machine-readable bits, etc. ) , data (e.g., computer-readable data, machine-readable data, etc. ) , and / or machine-readable instructions accessible to the FPGA circuitry 900 of FIG. 9 to cause configuration and / or structuring of the FPGA circuitry 900 of FIG. 9, or portion (s) thereof.

[0073] The FPGA circuitry 900 of FIG. 9, includes example input / output (I / O) circuitry 902 to obtain and / or output data to / from example configuration circuitry 904 and / or external hardware 906. For example, the configuration circuitry 904 may be implemented by interface circuitry that may obtain a binary file, which may be implemented by a bit stream, data, and / or machine-readable instructions, to configure the FPGA circuitry 900, or portion (s) thereof. In some such examples, the configuration circuitry 904 may obtain the binary file from a user, a machine (e.g., hardware circuitry (e.g., programmable or dedicated circuitry) that may implement an Artificial Intelligence / Machine Learning (AI / ML) model to generate the binary file) , etc., and / or any combination (s) thereof) . In some examples, the external hardware 906 may be implemented by external hardware circuitry. For example, the external hardware 906 may be implemented by the microprocessor 800 of FIG. 8.

[0074] The FPGA circuitry 900 also includes an array of example logic gate circuitry 908, a plurality of example configurable interconnections 910, and example storage circuitry 912. The logic gate circuitry 908 and the configurable interconnections 910 are configurable to instantiate one or more operations / functions that may correspond to at least some of the machine readable instructions of FIGS. 3-6 and / or other desired operations. The logic gate circuitry 908 shown in FIG. 9 is fabricated in blocks or groups. Each block includes semiconductor-based electrical structures that may be configured into logic circuits. In some examples, the electrical structures include logic gates (e.g., And gates, Or gates, Nor gates, etc. ) that provide basic building blocks for logic circuits. Electrically controllable switches (e.g., transistors) are present within each of the logic gate circuitry 908 to enable configuration of the electrical structures and / or the logic gates to form circuits to perform desired operations / functions. The logic gate circuitry 908 may include other electrical structures such as look-up tables (LUTs) , registers (e.g., flip-flops or latches) , multiplexers, etc.

[0075] The configurable interconnections 910 of the illustrated example are conductive pathways, traces, vias, or the like that may include electrically controllable switches (e.g., transistors) whose state can be changed by programming (e.g., using an HDL instruction language) to activate or deactivate one or more connections between one or more of the logic gate circuitry 908 to program desired logic circuits.

[0076] The storage circuitry 912 of the illustrated example is structured to store result (s) of the one or more of the operations performed by corresponding logic gates. The storage circuitry 912 may be implemented by registers or the like. In the illustrated example, the storage circuitry 912 is distributed amongst the logic gate circuitry 908 to facilitate access and increase execution speed.

[0077] The example FPGA circuitry 900 of FIG. 9 also includes example dedicated operations circuitry 914. In this example, the dedicated operations circuitry 914 includes special purpose circuitry 916 that may be invoked to implement commonly used functions to avoid the need to program those functions in the field. Examples of such special purpose circuitry 916 include memory (e.g., DRAM) controller circuitry, PCIe controller circuitry, clock circuitry, transceiver circuitry, memory, and multiplier-accumulator circuitry. Other types of special purpose circuitry may be present. In some examples, the FPGA circuitry 900 may also include example general purpose programmable circuitry 918 such as an example CPU 920 and / or an example DSP 922. Other general purpose programmable circuitry 918 may additionally or alternatively be present such as a GPU, an XPU, etc., that can be programmed to perform other operations.

[0078] Although FIGS. 8 and 9 illustrate two example implementations of the programmable circuitry 712 of FIG. 7, many other approaches are contemplated. For example, FPGA circuitry may include an on-board CPU, such as one or more of the example CPU 920 of FIG. 9. Therefore, the programmable circuitry 712 of FIG. 7 may additionally be implemented by combining at least the example microprocessor 800 of FIG. 8 and the example FPGA circuitry 900 of FIG. 9. In some such hybrid examples, one or more cores 902 of FIG. 9 may execute a first portion of the machine readable instructions represented by the flowchart (s) of FIGS. 3-6 to perform first operation (s)  / function (s) , the FPGA circuitry 900 of FIG. 9 may be configured and / or structured to perform second operation (s)  / function (s) corresponding to a second portion of the machine readable instructions represented by the flowcharts of FIGS. 3-6, and / or an ASIC may be configured and / or structured to perform third operation (s)  / function (s) corresponding to a third portion of the machine readable instructions represented by the flowcharts of FIGS. 3-6.

[0079] It should be understood that some or all of the circuitry of FIGS. 1 and / or 2 may, thus, be instantiated at the same or different times. For example, same and / or different portion (s) of the microprocessor 800 of FIG. 8 may be programmed to execute portion (s) of machine-readable instructions at the same and / or different times. In some examples, same and / or different portion (s) of the FPGA circuitry 900 of FIG. 9 may be configured and / or structured to perform operations / functions corresponding to portion (s) of machine-readable instructions at the same and / or different times.

[0080] In some examples, some or all of the circuitry of FIGS. 1 and / or 2 may be instantiated, for example, in one or more threads executing concurrently and / or in series. For example, the microprocessor 800 of FIG. 8 may execute machine readable instructions in one or more threads executing concurrently and / or in series. In some examples, the FPGA circuitry 900 of FIG. 9 may be configured and / or structured to carry out operations / functions concurrently and / or in series. Moreover, in some examples, some or all of the circuitry of FIGS. 1 and / or 2 may be implemented within one or more virtual machines and / or containers executing on the microprocessor 800 of FIG. 8.

[0081] In some examples, the programmable circuitry 712 of FIG. 7 may be in one or more packages. For example, the microprocessor 800 of FIG. 8 and / or the FPGA circuitry 900 of FIG. 9 may be in one or more packages. In some examples, an XPU may be implemented by the programmable circuitry 712 of FIG. 7 which may be in one or more packages. For example, the XPU may include a CPU (e.g., the microprocessor 800 of FIG. 8, the CPU 920 of FIG. 9, etc. ) in one package, a DSP (e.g., the DSP 922 of FIG. 9) in another package, a GPU in yet another package, and an FPGA (e.g., the FPGA circuitry 900 of FIG. 9) in still yet another package.

[0082] A block diagram illustrating an example software distribution platform 1005 to distribute software such as the example machine readable instructions 732 of FIG. 7 to other hardware devices (e.g., hardware devices owned and / or operated by third parties from the owner and / or operator of the software distribution platform) is illustrated in FIG. 10. The example software distribution platform 1005 may be implemented by any computer server, data facility, cloud service, etc., capable of storing and transmitting software to other computing devices. The third parties may be customers of the entity owning and / or operating the software distribution platform 1005. For example, the entity that owns and / or operates the software distribution platform 1005 may be a developer, a seller, and / or a licensor of software such as the example machine readable instructions 732 of FIG. 7. The third parties may be consumers, users, retailers, OEMs, etc., who purchase and / or license the software for use and / or re-sale and / or sub-licensing. In the illustrated example, the software distribution platform 1005 includes one or more servers and one or more storage devices. The storage devices store the machine readable instructions 732, which may correspond to the example machine readable instructions of FIGS. 3-6, as described above. The one or more servers of the example software distribution platform 1005 are in communication with an example network 1010, which may correspond to any one or more of the Internet and / or any of the example networks described above. In some examples, the one or more servers are responsive to requests to transmit the software to a requesting party as part of a commercial transaction. Payment for the delivery, sale, and / or license of the software may be handled by the one or more servers of the software distribution platform and / or by a third party payment entity. The servers enable purchasers and / or licensors to download the machine readable instructions 732 from the software distribution platform 1005. For example, the software, which may correspond to the example machine readable instructions of FIGS. 3-6, may be downloaded to the example programmable circuitry platform 700, which is to execute the machine readable instructions 732 to implement the RAG circuitry 102 and / or the user feedback evaluator circuitry 105 of FIG. 1. In some examples, one or more servers of the software distribution platform 1005 periodically offer, transmit, and / or force updates to the software (e.g., the example machine readable instructions 732 of FIG. 7) to ensure improvements, patches, updates, etc., are distributed and applied to the software at the end user devices. Although referred to as software above, the distributed “software” could alternatively be firmware.

[0083] “Including” and “comprising” (and all forms and tenses thereof) are used herein to be open ended terms. Thus, whenever a claim employs any form of “include” or “comprise” (e.g., comprises, includes, comprising, including, having, etc. ) as a preamble or within a claim recitation of any kind, it is to be understood that additional elements, terms, etc., may be present without falling outside the scope of the corresponding claim or recitation. As used herein, when the phrase “at least” is used as the transition term in, for example, a preamble of a claim, it is open-ended in the same manner as the term “comprising” and “including” are open ended. The term “and / or” when used, for example, in a form such as A, B, and / or C refers to any combination or subset of A, B, C such as (1) A alone, (2) B alone, (3) C alone, (4) A with B, (5) A with C, (6) B with C, or (7) A with B and with C. As used herein in the context of describing structures, components, items, objects and / or things, the phrase “at least one of A and B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B. Similarly, as used herein in the context of describing structures, components, items, objects and / or things, the phrase “at least one of A or B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B. As used herein in the context of describing the performance or execution of processes, instructions, actions, activities, etc., the phrase “at least one of A and B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B. Similarly, as used herein in the context of describing the performance or execution of processes, instructions, actions, activities, etc., the phrase “at least one of A or B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B.

[0084] As used herein, singular references (e.g., “a” , “an” , “first” , “second” , etc. ) do not exclude a plurality. The term “a” or “an” object, as used herein, refers to one or more of that object. The terms “a” (or “an” ) , “one or more” , and “at least one” are used interchangeably herein. Furthermore, although individually listed, a plurality of means, elements, or actions may be implemented by, e.g., the same entity or object. Additionally, although individual features may be included in different examples or claims, these may possibly be combined, and the inclusion in different examples or claims does not imply that a combination of features is not feasible and / or advantageous.

[0085] As used herein, the phrase “in communication, ” including variations thereof, encompasses direct communication and / or indirect communication through one or more intermediary components, and does not require direct physical (e.g., wired) communication and / or constant communication, but rather additionally includes selective communication at periodic intervals, scheduled intervals, aperiodic intervals, and / or one-time events.

[0086] As used herein, “programmable circuitry” is defined to include (i) one or more special purpose electrical circuits (e.g., an application specific circuit (ASIC) ) structured to perform specific operation (s) and including one or more semiconductor-based logic devices (e.g., electrical hardware implemented by one or more transistors) , and / or (ii) one or more general purpose semiconductor-based electrical circuits programmable with instructions to perform specific functions (s) and / or operation (s) and including one or more semiconductor-based logic devices (e.g., electrical hardware implemented by one or more transistors) . Examples of programmable circuitry include programmable microprocessors such as Central Processor Units (CPUs) that may execute first instructions to perform one or more operations and / or functions, Field Programmable Gate Arrays (FPGAs) that may be programmed with second instructions to cause configuration and / or structuring of the FPGAs to instantiate one or more operations and / or functions corresponding to the first instructions, Graphics Processor Units (GPUs) that may execute first instructions to perform one or more operations and / or functions, Digital Signal Processors (DSPs) that may execute first instructions to perform one or more operations and / or functions, XPUs, Network Processing Units (NPUs) one or more microcontrollers that may execute first instructions to perform one or more operations and / or functions and / or integrated circuits such as Application Specific Integrated Circuits (ASICs) . For example, an XPU may be implemented by a heterogeneous computing system including multiple types of programmable circuitry (e.g., one or more FPGAs, one or more CPUs, one or more GPUs, one or more NPUs, one or more DSPs, etc., and / or any combination (s) thereof) , and orchestration technology (e.g., application programming interface (s) (API (s) ) that may assign computing task (s) to whichever one (s) of the multiple types of programmable circuitry is / are suited and available to perform the computing task (s) .

[0087] As used herein integrated circuit / circuitry is defined as one or more semiconductor packages containing one or more circuit elements such as transistors, capacitors, inductors, resistors, current paths, diodes, etc. For example, an integrated circuit may be implemented as one or more of an ASIC, an FPGA, a chip, a microchip, programmable circuitry, a semiconductor substrate coupling multiple circuit elements, a system on chip (SoC) , etc.

[0088] From the foregoing, it will be appreciated that example systems, methods, apparatus, and articles of manufacture disclosed herein improve the accuracy of personalized GenAI assistants. Methods and apparatus disclosed herein allow users to provide fact-based feedback to enhance the accuracy of RAG-based natural language processing machine learning model output (s) . Methods and apparatus disclosed herein assess both existing outputs (e.g., answers generated to a query by the RAG-based model) and updated outputs (e.g., answers associated with user-provided feedback) to determine whether to retain previously generated answers or merge the model-generated outputs with user-provided inputs. As such, examples disclosed herein allow for self-correction, continuously tracking the most up-to-date knowledge to support swift implementation in natural language processing machine learning models. Thus, examples disclosed herein result in improvements to the operation of a machine.

[0089] Example methods, apparatus, systems, and articles of manufacture for a personalized Generative Artificial Intelligence (GenAI) assistant are disclosed herein. Further examples and combinations thereof include the following:

[0090] Example 1 includes an apparatus, comprising interface circuitry, machine-readable instructions, and at least one processor circuit to be programmed by the machine-readable instructions to obtain a first output from a natural language processing machine learning model engine, the first output generated with retrieval augmented generation (RAG) to respond to a user query, obtain a first feedback answer input associated with the user query, generate an embedding of the first feedback answer input and the user query, cause the embedding to be stored in a vector database to provide feedback for the RAG, and obtain a second output from the natural language processing machine learning model engine, the second output generated in response to the user query, the second output to include the first feedback answer input.

[0091] Example 2 includes the apparatus of example 1, wherein one or more of the at least one processor circuit is to perform a comparison between the first output and the first feedback answer input based on at least one of a distance calculation, a similarity calculation, or a cross-encoder assessment.

[0092] Example 3 includes the apparatus of example 1 and / or example 2, wherein the second output includes the first output when the comparison results in a semantic similarity between the first output and the first feedback answer input.

[0093] Example 4 includes the apparatus of any one or more of examples 1-3, wherein one or more of the at least one processor circuit is to obtain a second feedback answer input associated with a new query, the new query different from the user query.

[0094] Example 5 includes the apparatus any one or more of examples 1-4, wherein one or more of the at least one processor circuit is to generate an embedding of the second feedback answer input and the new query and store the embedding in the vector database.

[0095] Example 6 includes the apparatus any one or more of examples 1-5, wherein one or more of the at least one processor circuit is to perform a classification of the second feedback answer input based on the new query, the classification associated with a subject matter of the new query.

[0096] Example 7 includes the apparatus any one or more of examples 1-6, wherein one or more of the at least one processor circuit is to generate a third output from the natural language processing machine learning model engine in response to the new query, the third output including the second feedback answer input.

[0097] Example 8 includes at least one non-transitory machine-readable medium comprising machine-readable instructions to cause at least one processor circuit to at least obtain a first output from a natural language processing machine learning model engine, the first output generated with retrieval augmented generation (RAG) to respond to a user query, obtain a first feedback answer input associated with the user query, generate an embedding of the first feedback answer input and the user query, cause the embedding to be stored in a vector database to provide feedback for the RAG, and obtain a second output from the natural language processing machine learning model engine, the second output generated in response to the user query, the second output to include the first feedback answer input.

[0098] Example 9 includes the at least one non-transitory machine-readable medium of example 8, wherein the instructions are to cause one or more of the at least one processor circuit to perform a comparison between the first output and the first feedback answer input based on at least one of a distance calculation, a similarity calculation, or a cross-encoder assessment.

[0099] Example 10 includes the at least one non-transitory machine-readable medium of example 8 and / or example 9, wherein the second output includes the first output when the comparison results in a semantic similarity between the first output and the first feedback answer input.

[0100] Example 11 includes the at least one non-transitory machine-readable medium of any one or more of examples 8-10, wherein the machine-readable instructions are to cause one or more of the at least one processor circuit to obtain a second feedback answer input associated with a new query, the new query different from the user query.

[0101] Example 12 includes the at least one non-transitory machine-readable medium of any one or more of examples 8-11, wherein the machine-readable instructions are to cause one or more of the at least one processor circuit to generate an embedding of the second feedback answer input and the new query and store the embedding in the vector database.

[0102] Example 13 includes the at least one non-transitory machine-readable medium of any one or more of examples 8-12, wherein the machine-readable instructions are to cause one or more of the at least one processor circuit to perform a classification of the second feedback answer input based on the new query, the classification associated with a subject matter of the new query.

[0103] Example 14 includes the at least one non-transitory machine-readable medium of any one or more of examples 8-13, wherein the machine-readable instructions are to cause one or more of the at least one processor circuit to generate a third output from the natural language processing machine learning model engine in response to the new query, the third output including the second feedback answer input.

[0104] Example 15 includes an apparatus, comprising means for receiving a first output from a natural language processing machine learning model engine, the first output generated with retrieval augmented generation (RAG) to respond to a user query, means for receiving a first feedback answer input associated with the user query, means for generating to generate an embedding of the first feedback answer input and the user query, and cause the embedding to be stored in a vector database to provide feedback for the RAG, the means for receiving including obtaining a second output from the natural language processing machine learning model engine, the second output generated in response to the user query, the second output to include the first feedback answer input.

[0105] Example 16 includes the apparatus of example 15, further including means for comparing to perform a comparison between the first output and the first feedback answer input based on at least one of a distance calculation, a similarity calculation, or a cross-encoder assessment.

[0106] Example 17 includes the apparatus of example 15 and / or example 16, wherein the second output includes the first output when the comparison results in a semantic similarity between the first output and the first feedback answer input.

[0107] Example 18 includes the apparatus of any one or more of examples 15-17, wherein the means for receiving is to obtain a second feedback answer input associated with a new query, the new query different from the user query.

[0108] Example 19 includes the apparatus of any one or more of examples 15-18, wherein the means for generating an embedding is to generate an embedding of the second feedback answer input and the new query and store the embedding in the vector database.

[0109] Example 20 includes the apparatus of any one or more of examples 15-19, wherein the means for generating is to generate a third output in response to the new query, the third output including the second feedback answer input.

[0110] The following claims are hereby incorporated into this Detailed Description by this reference. Although certain example systems, methods, apparatus, and articles of manufacture have been disclosed herein, the scope of coverage of this patent is not limited thereto. On the contrary, this patent covers all systems, methods, apparatus, and articles of manufacture fairly falling within the scope of the claims of this patent.

Claims

1.An apparatus, comprising:interface circuitry;machine-readable instructions; andat least one processor circuit to be programmed by the machine-readable instructions to:obtain a first output from a natural language processing machine learning model engine, the first output generated with retrieval augmented generation (RAG) to respond to a user query;obtain a first feedback answer input associated with the user query;generate an embedding of the first feedback answer input and the user query;cause the embedding to be stored in a vector database to provide feedback for the RAG; andobtain a second output from the natural language processing machine learning model engine, the second output generated in response to the user query, the second output to include the first feedback answer input.2.The apparatus of claim 1, wherein one or more of the at least one processor circuit is to perform a comparison between the first output and the first feedback answer input based on at least one of a distance calculation, a similarity calculation, or a cross-encoder assessment.3.The apparatus of claim 2, wherein the second output includes the first output when the comparison results in a semantic similarity between the first output and the first feedback answer input.4.The apparatus of claim 1, wherein one or more of the at least one processor circuit is to obtain a second feedback answer input associated with a new query, the new query different from the user query.5.The apparatus of claim 4, wherein one or more of the at least one processor circuit is to generate an embedding of the second feedback answer input and the new query and store the embedding in the vector database.6.The apparatus of claim 4, wherein one or more of the at least one processor circuit is to perform a classification of the second feedback answer input based on the new query, the classification associated with a subject matter of the new query.7.The apparatus of claim 4, wherein one or more of the at least one processor circuit is to generate a third output from the natural language processing machine learning model engine in response to the new query, the third output including the second feedback answer input.8.At least one non-transitory machine-readable medium comprising machine-readable instructions to cause at least one processor circuit to at least:obtain a first output from a natural language processing machine learning model engine, the first output generated with retrieval augmented generation (RAG) to respond to a user query;obtain a first feedback answer input associated with the user query;generate an embedding of the first feedback answer input and the user query;cause the embedding to be stored in a vector database to provide feedback for the RAG; andobtain a second output from the natural language processing machine learning model engine, the second output generated in response to the user query, the second output to include the first feedback answer input.9.The at least one non-transitory machine-readable medium of claim 8, wherein the instructions are to cause one or more of the at least one processor circuit to perform a comparison between the first output and the first feedback answer input based on at least one of a distance calculation, a similarity calculation, or a cross-encoder assessment.10.The at least one non-transitory machine-readable medium of claim 9, wherein the second output includes the first output when the comparison results in a semantic similarity between the first output and the first feedback answer input.11.The at least one non-transitory machine-readable medium of claim 8, wherein the machine-readable instructions are to cause one or more of the at least one processor circuit to obtain a second feedback answer input associated with a new query, the new query different from the user query.12.The at least one non-transitory machine-readable medium of claim 11, wherein the machine-readable instructions are to cause one or more of the at least one processor circuit to generate an embedding of the second feedback answer input and the new query and store the embedding in the vector database.13.The at least one non-transitory machine-readable medium of claim 11, wherein the machine-readable instructions are to cause one or more of the at least one processor circuit to perform a classification of the second feedback answer input based on the new query, the classification associated with a subject matter of the new query.14.The at least one non-transitory machine-readable medium of claim 11, wherein the machine-readable instructions are to cause one or more of the at least one processor circuit to generate a third output from the natural language processing machine learning model engine in response to the new query, the third output including the second feedback answer input.15.An apparatus, comprising:means for obtaining a first output from a natural language processing machine learning model engine, the first output generated with retrieval augmented generation (RAG) to respond to a user query;means for obtaining a first feedback answer input associated with the user query;means for generating to:generate an embedding of the first feedback answer input and the user query; andcause the embedding to be stored in a vector database to provide feedback for the RAG;the means for obtaining including obtaining a second output from the natural language processing machine learning model engine, the second output generated in response to the user query, the second output to include the first feedback answer input.16.The apparatus of claim 15, further including means for comparing to perform a comparison between the first output and the first feedback answer input based on at least one of a distance calculation, a similarity calculation, or a cross-encoder assessment.17.The apparatus of claim 16, wherein the second output includes the first output when the comparison results in a semantic similarity between the first output and the first feedback answer input.18.The apparatus of claim 16, wherein the means for obtaining is to obtain a second feedback answer input associated with a new query, the new query different from the user query.19.The apparatus of claim 18, wherein the means for generating an embedding is to generate an embedding of the second feedback answer input and the new query and store the embedding in the vector database.20.The apparatus of claim 18, wherein the means for generating is to generate a third output in response to the new query, the third output including the second feedback answer input.

Images