Array substrate and display apparatus

Abstract

An array substrate is provided. The array substrate includes a base substrate; a signal line layer including a plurality of signal lines on the base substrate; a planarization layer on a side of the signal line layer away from the base substrate; a passivation layer on a side of the planarization layer away from the base substrate; an anode layer on a side of the passivation layer away from the base substrate; a pixel definition layer on a side of the anode layer away from the base substrate; a plurality of grooves extending through the pixel definition layer; a plurality of first recesses extending into the planarization layer; and a plurality of second recesses extending into the passivation layer.

Description

ARRAY SUBSTRATE AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to an array substrate and a display apparatus.BACKGROUND

[0002] Display technology has advanced significantly to meet the increasing demands for high-resolution, power efficiency, and enhanced image quality across various applications, including smartphones, tablets, wearable devices, and large-scale displays. Among these technologies, organic light-emitting diode (OLED) displays have gained widespread adoption due to their self-emissive properties, high contrast ratios, and wide color gamut.SUMMARY

[0003] In one aspect, the present disclosure provides an array substrate, comprising a base substrate; a signal line layer comprising a plurality of signal lines on the base substrate; a planarization layer on a side of the signal line layer away from the base substrate; a passivation layer on a side of the planarization layer away from the base substrate; an anode layer on a side of the passivation layer away from the base substrate; a pixel definition layer on a side of the anode layer away from the base substrate; a plurality of grooves extending through the pixel definition layer; a plurality of first recesses extending into the planarization layer; and a plurality of second recesses extending into the passivation layer.

[0004] Optionally, an orthographic projection of a respective groove of the plurality of grooves on the base substrate at least partially overlaps with an orthographic projection of a respective first recess of the plurality of first recesses on the base substrate; and at least partially overlaps with an orthographic projection of a respective second recess of the plurality of second recesses on the base substrate.

[0005] Optionally, two first recesses of the plurality of first recesses partially surround a subpixel aperture on two opposite sides, respectively; two second recesses of the plurality of second recesses partially surround the subpixel aperture on two opposite sides, respectively; and two grooves of the plurality of grooves partially surround the subpixel aperture on two opposite sides, respectively.

[0006] Optionally, the array substrate comprises a plurality of pixels; wherein a respective pixel of the plurality of pixels includes a first subpixel, a second subpixel, and a third subpixel; subpixels of the array substrate are arranged in a plurality of first columns and a plurality of second columns; the plurality of first columns and the plurality of second columns are alternately arranged; the first subpixel and the second subpixel are in a first column of the plurality of first columns; and the third subpixel is in a second column of the plurality of second columns.

[0007] Optionally, the plurality of first recesses, the plurality of second recesses, and the plurality of grooves are present in the plurality of first columns, and are absent in the plurality of second columns.

[0008] Optionally, the second passivation layer comprises a plurality of first bars and a plurality of second bars; the plurality of first bars are in a plurality of first columns, respectively; and the plurality of second bars are in a plurality of second columns, respectively.

[0009] Optionally, the anode layer comprises a plurality of anodes arranged in a plurality of first columns and a plurality of second columns; an orthographic projection of a respective first bar of the plurality of first bars on the base substrate at least partially overlaps with an orthographic projection of anodes in a respective first column of the plurality of first columns; and an orthographic projection of a respective second bar of the plurality of second bars on the base substrate at least partially overlaps with an orthographic projection of anodes in a respective second column of the plurality of second columns.

[0010] Optionally, the array substrate comprises a plurality of pixels; wherein a respective pixel of the plurality of pixels includes a first subpixel, a second subpixel, and a third subpixel; the respective pixel comprises a first anode in a first subpixel, a second anode in a second subpixel, and a third anode in a third subpixel; an orthographic projection of a respective first bar of the plurality of first bars on the base substrate at least partially overlaps with an orthographic projection of the first anode and the second anode in a respective first column of the plurality of first columns; and an orthographic projection of a respective second bar of the plurality of second bars on the base substrate at least partially overlaps with an orthographic projection of the third anode in a respective second column of the plurality of second columns.

[0011] Optionally, the plurality of second recesses are present in the plurality of first bars, and are absent in the plurality of second bars.

[0012] Optionally, two first recesses of the plurality of first recesses partially surround two second recesses of the plurality of second recesses.

[0013] Optionally, an orthographic projection of a respective groove of the plurality of grooves on the base substrate covers an orthographic projection of a respective first recess of the plurality of first recesses on the base substrate; and covers an orthographic projection of a respective second recess of the plurality of second recesses on the base substrate; and an orthographic projection of the respective first recess on the base substrate is non-overlapping with an orthographic projection of the respective second recess on the base substrate.

[0014] Optionally, two grooves of the plurality of grooves partially surrounding a subpixel aperture have a partial circular ring shape; two first recesses of the plurality of first recesses partially surrounding the subpixel aperture have a partial circular ring shape; and two second recesses of the plurality of second recesses partially surrounding the subpixel aperture have a partial circular ring shape.

[0015] Optionally, the plurality of first bars and the plurality of second bars are arranged along a first direction; the plurality of first bars and the plurality of second bars extend along a second direction; two grooves of the plurality of grooves partially surrounding a subpixel aperture are arranged along the first direction; two first recesses of the plurality of first recesses partially surrounding the subpixel aperture are arranged along the first direction; and two second recesses of the plurality of second recesses partially surrounding the subpixel aperture are arranged along the first direction.

[0016] Optionally, the array substrate comprises a plurality of pixels; wherein a respective pixel of the plurality of pixels includes a first subpixel, a second subpixel, and a third subpixel; subpixels of the array substrate are arranged in a plurality of first columns and a plurality of second columns; the plurality of first columns and the plurality of second columns are alternately arranged; the first subpixel and the second subpixel are in a first column of the plurality of first columns; and the third subpixel is in a second column of the plurality of second columns; wherein the plurality of first bars and the plurality of second bars are arranged along a first direction; the plurality of first bars and the plurality of second bars extend along a second direction; two grooves of the plurality of grooves partially surrounding a subpixel aperture of the first subpixel are arranged along the first direction; two grooves of the plurality of grooves partially surrounding a subpixel aperture of a second subpixel are arranged along a third direction; and the third direction is different from the first direction, and different from the second direction.

[0017] Optionally, an orthographic projection of at least one of the two grooves of the plurality of grooves partially surrounding a subpixel aperture of the second subpixel on the base substrate at least partially overlaps with an orthographic projection of an anode connecting pad of the plurality of anode connecting pads connected to a first anode in the first subpixel on the base substrate; an orthographic projection of at least one of the two first recesses of the plurality of first recesses partially surrounding a subpixel aperture of the second subpixel on the base substrate at least partially overlaps with an orthographic projection of an anode connecting pad of the plurality of anode connecting pads connected to a first anode in the first subpixel on the base substrate; and an orthographic projection of at least one of the two second recesses of the plurality of second recesses partially surrounding a subpixel aperture of the second subpixel on the base substrate at least partially overlaps with an orthographic projection of an anode connecting pad of the plurality of anode connecting pads connected to a first anode in the first subpixel on the base substrate.

[0018] Optionally, a groove of the plurality of grooves partially surrounding a subpixel aperture of the first subpixel and a groove of the plurality of grooves partially surrounding a subpixel aperture of the second subpixel are interconnected; and a first recess of the plurality of first recesses partially surrounding the subpixel aperture of the first subpixel and a first recess of the plurality of first recesses partially surrounding the subpixel aperture of the second subpixel are interconnected.

[0019] Optionally, a second recess of the plurality of second recesses partially surrounding the subpixel aperture of the first subpixel and a second recess of the plurality of second recesses partially surrounding the subpixel aperture of the second subpixel are spaced apart from each other.

[0020] Optionally, a respective groove of the plurality of grooves has a rectangular shape; a respective first recess of the plurality of first recesses has a rectangular shape; and a respective second recess of the plurality of second recesses has a rectangular shape.

[0021] Optionally, a respective groove of the plurality of grooves has an L shape; a respective first recess of the plurality of first recesses has an L shape; and a respective second recess of the plurality of second recesses has an L shape.

[0022] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein, and one or more integrated circuits connected to the array substrate. BRIEF DESCRIPTION OF THE FIGURES

[0023] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0024] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure.

[0025] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0026] FIG. 2B is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0027] FIG. 3A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure.

[0028] FIG. 3B is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 3A.

[0029] FIG. 3C is a diagram illustrating the structure of a first semiconductor material layer and a first gate metal layer in the array substrate depicted in FIG. 3A.

[0030] FIG. 3D is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 3A.

[0031] FIG. 3E is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 3A.

[0032] FIG. 3F is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, and a third gate metal layer in the array substrate depicted in FIG. 3A.

[0033] FIG. 3G is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, and a passivation layer in the array substrate depicted in FIG. 3A.

[0034] FIG. 3H is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, a first planarization layer, and a first signal line layer in the array substrate depicted in FIG. 3A.

[0035] FIG. 3I is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, a first planarization layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 3A.

[0036] FIG. 3J is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, a first planarization layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 3A.

[0037] FIG. 4A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0038] FIG. 4B is a schematic diagram illustrating the structure of a third signal line layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0039] FIG. 4C is a schematic diagram illustrating the structure of a planarization layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0040] FIG. 4D is a schematic diagram illustrating the structure of a second passivation layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0041] FIG. 4E is a schematic diagram illustrating the structure of an anode layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0042] FIG. 4F is a schematic diagram illustrating the structure of a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0043] FIG. 4G is a schematic diagram illustrating the structure of a plurality of recesses in a portion of an array substrate in some embodiments according to the present disclosure.

[0044] FIG. 5 is a cross-sectional view of a portion of an array substrate in some embodiments according to the present disclosure.

[0045] FIG. 6A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0046] FIG. 6B is a schematic diagram illustrating the structure of a third signal line layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0047] FIG. 6C is a schematic diagram illustrating the structure of a planarization layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0048] FIG. 6D is a schematic diagram illustrating the structure of a second passivation layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0049] FIG. 6E is a schematic diagram illustrating the structure of an anode layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0050] FIG. 6F is a schematic diagram illustrating the structure of a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0051] FIG. 6G is a schematic diagram illustrating the structure of a plurality of recesses in a portion of an array substrate in some embodiments according to the present disclosure.

[0052] FIG. 7A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0053] FIG. 7B is a schematic diagram illustrating the structure of a third signal line layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0054] FIG. 7C is a schematic diagram illustrating the structure of a planarization layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0055] FIG. 7D is a schematic diagram illustrating the structure of a second passivation layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0056] FIG. 7E is a schematic diagram illustrating the structure of an anode layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0057] FIG. 7F is a schematic diagram illustrating the structure of a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0058] FIG. 7G is a schematic diagram illustrating the structure of a plurality of recesses in a portion of an array substrate in some embodiments according to the present disclosure.

[0059] FIG. 8A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0060] FIG. 8B is a schematic diagram illustrating the structure of a third signal line layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0061] FIG. 8C is a schematic diagram illustrating the structure of a planarization layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0062] FIG. 8D is a schematic diagram illustrating the structure of a second passivation layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0063] FIG. 8E is a schematic diagram illustrating the structure of an anode layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0064] FIG. 8F is a schematic diagram illustrating the structure of a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0065] FIG. 8G is a schematic diagram illustrating the structure of a plurality of recesses in a portion of an array substrate in some embodiments according to the present disclosure.

[0066] FIG. 9A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0067] FIG. 9B is a schematic diagram illustrating the structure of a third signal line layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0068] FIG. 9C is a schematic diagram illustrating the structure of a planarization layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0069] FIG. 9D is a schematic diagram illustrating the structure of a second passivation layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0070] FIG. 9E is a schematic diagram illustrating the structure of an anode layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0071] FIG. 9F is a schematic diagram illustrating the structure of a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure.

[0072] FIG. 9G is a schematic diagram illustrating the structure of a plurality of recesses in a portion of an array substrate in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0073] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0074] Currently, AMOLED pixel structures used in mobile phone panels are predominantly based on Sub Pixel Rendering (SPR) , which is widely applied in the design of handheld displays. In contrast, wearable smartwatches, large-size tablets, and computers generally adopt a Real RGB pixel structure, though the PPI of Real RGB displays is typically lower, ranging between 185 and 326.

[0075] At present, with the increasing demand for higher image quality, the required PPI for Real RGB displays is also rising. However, LTPO-based Real RGB designs remain relatively limited. Since a Real RGB arrangement consists of three sub-pixels per full pixel, the horizontal layout space for each sub-pixel is more constrained compared to an SPR arrangement of the same PPI. As a result, achieving higher PPI presents challenges for layout design.

[0076] Accordingly, the present disclosure provides, inter alia, an array substrate and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides an array substrate. In some embodiments, the array substrate includes a base substrate; a signal line layer comprising a plurality of signal lines on the base substrate; a planarization layer on a side of the signal line layer away from the base substrate; a passivation layer on a side of the planarization layer away from the base substrate; an anode layer on a side of the passivation layer away from the base substrate; a pixel definition layer on a side of the anode layer away from the base substrate; a plurality of grooves extending through the pixel definition layer; a plurality of first recesses extending into the planarization layer; and a plurality of second recesses extending into the passivation layer.

[0077] Various appropriate pixel driving circuits may be used in the present array substrate. Examples of appropriate driving circuits include 3T1C, 2T1C, 4T1C, 4T2C, 5T2C, 6T1C, 7T1C, 7T2C, 8T1C, and 8T2C. In some embodiments, the respective one of the plurality of pixel driving circuits is an 8T1C driving circuit. Various appropriate light emitting elements may be used in the present array substrate. Examples of appropriate light emitting elements include organic light emitting diodes, quantum dots light emitting diodes, and micro light emitting diodes. Optionally, the light emitting element is micro light emitting diode. Optionally, the light emitting element is an organic light emitting diode including an organic light emitting layer.

[0078] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 1, the array substrate includes an array of subpixels Sp. Each subpixel includes an electronic component, e.g., a light emitting element. In one example, the light emitting element is driven by a respective pixel driving circuit PDC. The array substrate includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of second gate lines (e.g., a respective second gate line GL2) , a plurality of data lines (e.g., a respective data line DL) , a plurality of power supply lines (e.g., a respective power supply line Vdd) , and a plurality of voltage supply lines (e.g., a respective voltage supply line Vss) . Light emission in a respective subpixel Sp is driven by a respective pixel driving circuit PDC. In one example, a high voltage signal (e.g., a VDD signal) is input, through the respective power supply line Vdd of the plurality of power supply lines, to the respective pixel driving circuit PDC connected to an anode of the light emitting element; a low voltage signal (e.g., a VSS signal) is input, through a voltage supply line, to a cathode of the light emitting element. A voltage difference between the high voltage signal (e.g., the VDD signal) and the low voltage signal (e.g., the VSS signal) is a driving voltage ΔV that drives light emission in the light emitting element.

[0079] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A, in some embodiments, the pixel driving circuit includes a driving transistor Td; a storage capacitor Cst having a first capacitor electrode Ce1 and a second capacitor electrode Ce2; a second reset transistor Tr2 having a gate electrode connected to a respective second reset control signal line rst2 of a plurality of second reset control signal lines, a first electrode connected to a respective second reset signal line Vint2 of a plurality of second reset signal lines, and a second electrode connected to a second electrode of the driving transistor Td; a first transistor T1 having a gate electrode connected to a respective first gate line GL1 of a plurality of first gate lines, a first electrode connected to a respective data line DL of a plurality of data lines, and a second electrode connected to a first electrode of the driving transistor Td; a third reset transistor Tr3 having a gate electrode connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective third reset signal line Vint3 of a plurality of third reset signal lines, and a second electrode connected to the first electrode of the driving transistor Td; a second transistor T2 having a gate electrode connected to a respective second gate line GL2 of a plurality of second gate lines, a first electrode connected to the first capacitor electrode Ce1 of the storage capacitor Cst and the gate electrode of the driving transistor Td, and a second electrode connected to the second electrode of the driving transistor Td; a third transistor T3 having a gate electrode connected to a respective light emitting control signal line em of a plurality of light emitting control signal lines, a first electrode connected to a respective power supply line Vdd of a plurality of power supply lines, and a second electrode connected to the first electrode of the driving transistor Td and the second electrode of the first transistor T1; a fourth transistor T4 having a gate electrode connected to the respective light emitting control signal line em of the plurality of light emitting control signal lines, a first electrode connected to second electrodes of the driving transistor Td and the second transistor T2, and a second electrode connected to an anode of a light emitting element LE; and a first reset transistor Tr1 having a gate electrode connected to the respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective first reset signal line Vint1 of a plurality of first reset signal lines, and a second electrode connected to the second electrode of the fourth transistor T4 and the anode of the light emitting element LE. The second capacitor electrode Ce2 is connected to the respective power supply line and the first electrode of the third transistor T3.

[0080] In some embodiments, the pixel driving circuit includes a driving transistor Td, a data write transistor (e.g., the first transistor T1) , a compensating transistor (e.g., the second transistor T2) , two light emitting control transistors (e.g., the third transistor T3 and the fourth transistor T4) , and three reset transistors (e.g., the first reset transistor Tr1, the second reset transistor Tr2, and the third reset transistor Tr3) .

[0081] As used herein, a first electrode or a second electrode refers to one of a first terminal and a second terminal of a transistor, the first terminal and the second terminal being connected to an active layer of the transistor. A direction of a current flowing through the transistor may be configured to be from a first electrode to a second electrode, or from a second electrode to a first electrode. Accordingly, depending on the direction of the current flowing through the transistor, in one example, the first electrode is configured to receive an input signal and the second electrode is configured to output an output signal; in another example, the second electrode is configured to receive an input signal and the first electrode is configured to output an output signal.

[0082] The pixel driving circuit further include a first node N1, a second node N2, a third node N3, and a fourth node N4. The first node N1 is connected to the gate electrode of the driving transistor Td, the first capacitor electrode Ce1, and the first electrode of the second transistor T2. The second node N2 is connected to the second electrode of the third transistor T3, the second electrode of the first transistor T1, the second electrode of the third reset transistor Tr3, and the first electrode of the driving transistor Td. The third node N3 is connected to the second electrode of the driving transistor Td, the second electrode of the second transistor T2, the first electrode of the fourth transistor T4, and the second electrode of the second reset transistor Tr2. The fourth node N4 is connected to the second electrode of the fourth transistor T4, the second electrode of the first reset transistor Tr1, and the anode of the light emitting element LE.

[0083] The array substrate in some embodiments includes a plurality of subpixels. In some embodiments, the plurality of subpixels include a respective first subpixel, a respective second subpixel, and a respective third subpixel. Optionally, a respective pixel of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. The plurality of subpixels in the array substrate are arranged in an array. In one example, the array of the plurality of subpixels includes a S1-S2-S3 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, and S3 stands for the respective third subpixel. In another example, the S1-S2-S3 format is a C1-C2-C3 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, and C3 stands for the respective third subpixel of a third color. In another example, the C1-C2-C3 format is an R-G-B format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, and the respective third subpixel is a blue subpixel.

[0084] In another example, the array of the plurality of subpixels includes a S1-S2-S3-S4 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, S3 stands for the respective third subpixel, and S4 stands for the respective fourth subpixel. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C4 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C4 stands for the respective fourth subpixel of a fourth color. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C2’ format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C2’ stands for the respective fourth subpixel of the second color. In another example, the C1-C2-C3-C2’ format is a R-G-B-G format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, the respective third subpixel is a blue subpixel, and the respective fourth subpixel is a green subpixel.

[0085] In some embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, and the respective third subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, the driving transistor Td, and the storage capacitor Cst.

[0086] In alternative embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes a respective first subpixel, a respective second subpixel, a respective third subpixel, and a respective fourth subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, the driving transistor Td, and the storage capacitor Cst.

[0087] The present disclosure may be implemented in pixel driving circuit having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, and a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. Referring to FIG. 2A, the second transistor T2 is an n-type transistor such as a metal oxide transistor, and other transistors are p-type transistors such as polysilicon transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0088] FIG. 2B is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A and FIG. 2B, during one frame of image, the operation of the pixel driving circuit includes a reset sub-phase t1, a data write sub-phase t2, and a light emitting sub-phase t3. In the initial sub-phase t0, a turning-off reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A turning-off reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. In the initial sub-phase t0, the respective first gate line GL1 is provided with a turning-off signal, thus the first transistor T1 is turned off.

[0089] In the reset sub-phase t1, a turning-on reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 to turn on the first reset transistor Tr1; allowing an initialization voltage signal from the respective first reset signal line Vint1 to pass from a first electrode of the first reset transistor Tr1 to a second electrode of the first reset transistor Tr1; and in turn to the node N4. The anode of the light emitting element LE is initialized. A turning-on reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the third reset transistor Tr3 to turn on the third reset transistor Tr3; allowing an initialization voltage signal from the respective third reset signal line Vint3 to pass from a first electrode of the third reset transistor Tr3 to a second electrode of the third reset transistor Tr3; and in turn to the node N2. The node N2 is initialized. The second capacitor electrode Ce2 receives a high voltage signal from the respective power supply line Vdd. The first capacitor electrode Ce1 is charged in the reset sub-phase t1 due to an increasing voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2. In the reset sub-phase t1, the respective first gate line GL1 is provided with a turning-off signal, thus the first transistor T1 is turned off. The respective light emitting control signal line em is provided with a high voltage signal to turn off the third transistor T3 and the fourth transistor T4.

[0090] In the data write sub-phase t2, a turning-on reset control signal is provided through the second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn on the second reset transistor Tr2; allowing an initialization voltage signal from the respective second reset signal line Vint2 to pass from a first electrode of the second reset transistor Tr2 to a second electrode of the second reset transistor Tr2, and in turn to the second electrode of the driving transistor Td. The second electrode of the driving transistor Td is initialized.

[0091] In the data write sub-phase t2, the turning-off reset control signal is again provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. The respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-on signal, thus the first transistor T1 and the second transistor T2 are turned on. A first electrode of the driving transistor Td is connected with the second electrode of the second transistor T2. A gate electrode of the driving transistor Td is electrically connected with the first electrode of the second transistor T2. Because the second transistor T2 is turned on in the data write sub-phase t2, the gate electrode and the second electrode of the driving transistor Td are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, thus rendering the driving transistor Td in a diode connecting mode. The first transistor T1 is turned on in the data write sub-phase t2. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the driving transistor Td, which is connected to the second electrode of the first transistor T1. A node N2 connecting to the first electrode of the driving transistor Td has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, the voltage level at the node N1 in the data write sub-phase t2 increase gradually to (Vdata + Vth) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth is the voltage level of the threshold voltage Th of the PN junction. The storage capacitor Cst is discharged because the voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2 is reduced to a relatively small value. The respective light emitting control signal line em is provided with a high voltage signal to turn off the third transistor T3 and the fourth transistor T4.

[0092] In the light emitting sub-phase t3, a turning-off reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A turning-off reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. The respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-off signal, the first transistor T1 and the second transistor T2 are turned off. The respective light emitting control signal line em is provided with a low voltage signal to turn on the third transistor T3 and the fourth transistor T4. The voltage level at the node N1 in the light emitting sub-phase t3 is maintained at (Vdata + Vth) , the driving transistor Td is turned on by the voltage level, and working in the saturation area. A path is formed through the third transistor T3, the driving transistor Td, the fourth transistor T4, to the light emitting element LE. The driving transistor Td generates a driving current for driving the light emitting element LE to emit light. A voltage level at a node N3 connected to the second electrode of the driving transistor Td equals to a light emitting voltage of the light emitting element LE.

[0093] FIG. 3A is a schematic diagram illustrating an arrangement of pixel driving circuits in an array substrate in some embodiments according to the present disclosure. FIG. 3B is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 3A. FIG. 3C is a diagram illustrating the structure of a first semiconductor material layer and a first gate metal layer in the array substrate depicted in FIG. 3A. FIG. 3D is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, and a second gate metal layer in the array substrate depicted in FIG. 3A. FIG. 3E is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, and a second semiconductor material layer in the array substrate depicted in FIG. 3A. FIG. 3F is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, and a third gate metal layer in the array substrate depicted in FIG. 3A. FIG. 3G is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, and a passivation layer in the array substrate depicted in FIG. 3A. FIG. 3H is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, a first planarization layer, and a first signal line layer in the array substrate depicted in FIG. 3A. FIG. 3I is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, a first planarization layer, a first signal line layer, and a second signal line layer in the array substrate depicted in FIG. 3A. FIG. 3J is a diagram illustrating the structure of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, a first planarization layer, a first signal line layer, a second signal line layer, and a third signal line layer in the array substrate depicted in FIG. 3A. FIG. 3A to FIG. 3J depict a portion of the array substrate having twelve adjacent pixel driving circuits, including PDC1, PDC2, PDC3, PDC4, PDC5, PDC6, PDC7, PDC8, PDC9, PDC10, PDC11, and PDC12. The twelve adjacent pixel driving circuits are arranged in four columns and two rows.

[0094] Referring to FIG. 2A, FIG. 3J, FIG. 3A, and FIG. 3B, the first semiconductor material layer in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Various appropriate semiconductor materials may be used for making the first semiconductor material layer. Examples of the semiconductor materials for making the first semiconductor material layer include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0095] In FIG. 3B, a pixel driving circuit corresponding to PDC1 in FIG. 3A is annotated with labels indicating components of each of multiple transistors (T1, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode, and a second electrode. The third transistor T3 includes an active layer ACT3, a first electrode, and a second electrode. The fourth transistor T4 includes an active layer ACT4, a first electrode, and a second electrode. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode, and a second electrode. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode, and a second electrode. The third reset transistor Tr3 includes an active layer ACTr3, a first electrode, and a second electrode. The driving transistor Td includes an active layer ACTd, a first electrode, and a second electrode.

[0096] Optionally, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , the first electrodes, and the second electrodes of the respective transistors (T1, T3, T4, Tr1, Tr2, Tr3, and Td) are in a same layer.

[0097] In some embodiments, the active layers (ACT1, ACT3, ACT4, ACTr1, and ACTd) , at least portions of the first electrodes, and at least portions of the second electrodes of multiple transistors (T1, T3, T4, Tr1, and Td) in the pixel driving circuit are parts of a unitary structure. Optionally, a part of the second reset transistor Tr2 in the first semiconductor material layer is spaced apart from the unitary structure (T1, T3, T4, Tr1, and Td) in a same pixel driving circuit. Optionally, a part of the second reset transistor Tr3 in the first semiconductor material layer is spaced apart from the unitary structure (T1, T3, T4, Tr1, and Td) in a same pixel driving circuit. As shown in FIG. 3B, in some embodiments, the active layers (ACT1, ACT3, ACT4, ACTr1, and ACTd) , at least portions of the first electrodes, and at least portions of the second electrodes of multiple transistors (T1, T3, T4, Tr1, and Td) in two adjacent pixel driving circuits are parts of a unitary structure.

[0098] Referring to FIG. 2A, FIG. 3J, FIG. 3C, the first gate metal layer in some embodiments includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of light emitting control signal lines (e.g., a respective light emitting control signal line em) , a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , and a first capacitor electrode Ce1 of the storage capacitor Cst in the pixel driving circuit.

[0099] Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of light emitting control signal lines (e.g., the respective light emitting control signal line em) , the plurality of first reset control signal lines (e.g., the respective first reset control signal line rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , and the first capacitor electrode Ce1 of the storage capacitor Cst in the pixel driving circuit are in a same layer.

[0100] As used herein, the term “same layer” refers to the relationship between the layers simultaneously formed in the same step. In one example, the plurality of first gate lines and the first capacitor electrode Ce1 are in a same layer when they are formed as a result of one or more steps of a same patterning process performed in a same layer of material. In another example, the plurality of first gate lines and the first capacitor electrode Ce1 can be formed in a same layer by simultaneously performing the step of forming the plurality of first gate lines, and the step of forming the first capacitor electrode Ce1. The term “same layer” does not always mean that the thickness of the layer or the height of the layer in a cross-sectional view is the same.

[0101] Referring to FIG. 2A, FIG. 3J, FIG. 3D, the second gate metal layer in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , and a second capacitor electrode Ce2 of the storage capacitor Cst in the pixel driving circuit. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the at least portions of the plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) and the second capacitor electrode Ce2 of the storage capacitor Cst in the pixel driving circuit are in a same layer.

[0102] Referring to FIG. 2A, FIG. 3J, FIG. 3E, the second semiconductor material layer in some embodiments includes at least an active layer ACT2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer further includes at least a portion of a first electrode of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer further includes at least a portion of a second electrode of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer includes the active layer ACT2, the first electrode, and the second electrode of the second transistor T2. In the present array substrate, at least the active layer ACT2 of the second transistor T2 is in a layer different from at least the active layers of other transistors of the pixel driving circuit. Various appropriate semiconductor materials may be used for making the second semiconductor material layer. Examples of the semiconductor materials for making the second semiconductor material layer include metal oxide-based semiconductor material such as indium gallium zinc oxide and metal oxynitride-based semiconductor materials such as zinc oxynitride.

[0103] In FIG. 3E, a pixel driving circuit corresponding to PDC1 in FIG. 3A is annotated with labels indicating components of the second transistor in the pixel driving circuit. For example, the second transistor T2 includes an active layer ACT2, a first electrode, and a second electrode. Optionally, the active layer ACT2, the first electrode, and the second electrode of the second transistor T2 are in a same layer.

[0104] Referring to FIG. 2A, FIG. 3J, FIG. 3F, the third gate metal layer in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line second branch GL2-2) , a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) , a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , and a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) . Various appropriate electrode materials and various appropriate fabricating methods may be used to make the third gate metal layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the third gate metal layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0105] FIG. 3G illustrates vias extending through the passivation layer in the array substrate depicted in FIG. 3A.

[0106] Referring to FIG. 2A, FIG. 3J, FIG. 3H, the first signal line layer in some embodiments includes a first node connecting line Cln1; a second node connecting line Cln2; and a third node connecting line Cln3.

[0107] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the first node connecting line Cln1; the second node connecting line Cln2; and the third node connecting line Cln3 are in a same layer.

[0108] In some embodiments, the first node connecting line Cln1 connects multiple components of the pixel driving circuit to the first node N1. In some embodiments, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1 through a first via, and connected to the second transistor T2 (e.g., to the first electrode of the second transistor T2) through a second via. Optionally, the first node connecting line Cln1 corresponds to the node N1 depicted in FIG. 2A.

[0109] In some embodiments, the first node connecting line Cln1 crosses over a respective second gate line of the plurality of second gate lines. In some embodiments, the first node connecting line Cln1 crosses over the respective second gate line first branch GL2-1 in the second gate metal layer, and the respective second gate line second branch GL2-2 in the third gate metal layer.

[0110] In some embodiments, the second node connecting line Cln2 connects multiple components of the pixel driving circuit to the second node N2. In some embodiments, the second node connecting line Cln2 is connected to the second electrode of the third reset transistor Tr3, is connected to the second electrode of the third transistor T3, and is connected to the first electrode of the driving transistor Td.

[0111] In some embodiments, the third node connecting line Cln3 is connected to the second electrode of the driving transistor Td, is connected to the second electrode of the second reset transistor Tr2, and is connected to the first electrode of the fourth transistor T4.

[0112] Referring to FIG. 2A, FIG. 3J, FIG. 3I, the second signal line layer in some embodiments includes a plurality of voltage supply lines (e.g., a respective voltage supply line Vdd) .

[0113] In some embodiments, the respective voltage supply line Vdd is configured to provide a first reference voltage signal. Optionally, the first reference voltage signal (e.g., a high voltage signal) is a constant voltage signal.

[0114] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure.

[0115] Referring to FIG. 2A, FIG. 3J, FIG. 3N, the third signal line layer in some embodiments includes a plurality of data lines (e.g., a respective data line DL) .

[0116] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the third signal line layer. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the third signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure.

[0117] In some embodiments, referring to FIG. 3A to FIG. 3J, corresponding layers of a first pixel driving circuit (e.g., PDC1 in FIG. 3A) and corresponding layers of a second pixel driving circuit (e.g., PDC2 in FIG. 3A) directly adjacent to each other and in the present stage (e.g., in a same row) have a substantially (e.g., at least 80%symmetrical, at least 85%symmetrical, at least 90%symmetrical, at least 95%symmetrical, at least 98%symmetrical, at least 99%symmetrical, or completely symmetrical) mirror symmetry with respect to each other, e.g., about a plane perpendicular to a main surface of the array substrate and substantially parallel to the plurality of data lines.

[0118] As used herein, the term “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” is not intended to include layers that are not parts of the pixel driving circuits. For example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include an anode layer or a pixel definition layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a third signal line layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a second signal line layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a first signal line layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a third gate metal layer. In some embodiments, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” do not include a second gate metal layer.

[0119] In one example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” refer to at least one conductive layer of the first pixel driving circuit and at least one conductive layer of a second pixel driving circuit. In one specific example, “corresponding layers” include at least one of a first semiconductor material layer, a first gate metal layer, a second gate metal layer, a second semiconductor material layer, a third gate metal layer, a first signal line layer, a second signal line layer, or a third signal line layer. In another specific example, “corresponding layers” further include at least one of a gate insulating layer, an insulating layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a passivation layer, a first planarization layer, or a second planarization layer. In another specific example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” include the first semiconductor material layer. In another specific example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” include the first gate metal layer. In another specific example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” include the second semiconductor material layer.

[0120] The inventors of the present disclosure discover that one major challenge in Real RGB pixel circuits incorporating both Tandem and COE technologies is the issue of Tandem crosstalk. The inventors of the present disclosure discover that isolation pillars can be used to prevent interference between adjacent pixels. The inventors of the present disclosure discover that Real RGB pixels have a denser distribution of subpixel apertures compared to GGRB arrangements, further complicating the layout. Due to the subpixels arrangement in Real RGB, it is difficult to achieve a fully mirrored pixel structure. Otherwise, the parasitic differences among same-color pixels with different orientations could lead to Mura issues. This compromises the effectiveness of COE, as COE requires a fully symmetrical metal layer beneath the pixels. Considering these factors, the inventors of the present disclosure discover a novel and inventive array substrate that address COE symmetry, Tandem isolation requirements, and the inherent asymmetry of Real RGB structures.

[0121] FIG. 4A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 4B is a schematic diagram illustrating the structure of a third signal line layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 4C is a schematic diagram illustrating the structure of a planarization layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 4D is a schematic diagram illustrating the structure of a second passivation layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 4E is a schematic diagram illustrating the structure of an anode layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 4F is a schematic diagram illustrating the structure of a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 4G is a schematic diagram illustrating the structure of a plurality of recesses in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 5 is a cross-sectional view of a portion of an array substrate in some embodiments according to the present disclosure. For example, FIG. 5 may be a cross-sectional view along an A-A’ line in FIG. 4A.

[0122] In some embodiments, the array substrate includes a base substrate BS, a third signal line layer SL3 on the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ADL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ADL away from the base substrate BS.

[0123] In some embodiments, the third signal line layer includes a plurality of power supply lines (e.g., a respective power supply line Vdd) , a plurality of data lines (e.g., a respective data line DL) , and a plurality of anode connecting pads (e.g., a respective anode connecting pad ACP) .

[0124] In some embodiments, the array substrate includes a plurality of first recesses RES1 extending into the planarization layer PLN. A first recess of the plurality of first recesses RES1 partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two first recesses of the plurality of first recesses RES1 partially surround the subpixel aperture on two opposite sides, respectively.

[0125] In some embodiments, the array substrate includes a plurality of pixels. In some embodiments, a respective pixel of the plurality of pixels includes a first subpixel Sp1, a second subpixel Sp2, and a third subpixel Sp3. Optionally, the first subpixel Sp1, the second subpixel Sp2, and the third subpixel Sp3 are subpixels of different colors.

[0126] In some embodiments, subpixels of the array substrate are arranged in a plurality of first columns and a plurality of second columns. The plurality of first columns and the plurality of second columns are alternately arranged. In some embodiments, the first subpixel Sp1 and the second subpixel Sp2 are in a first column of the plurality of first columns, and the third subpixel Sp3 is in a second column of the plurality of second columns. In some embodiments, the plurality of first recesses RES1 are present in the plurality of first columns, and are absent in the plurality of second columns.

[0127] In some embodiments, the plurality of first recesses RES1 partially extend into the planarization layer PLN, for example, the plurality of first recesses RES1 do not extend through the planarization layer PLN.

[0128] In some embodiments, the second passivation layer PVX2 includes a plurality of first bars BA1 and a plurality of second bars BA2. The plurality of first bars BA1 are in the plurality of first columns, respectively; and the plurality of second bars BA2 are in the plurality of second columns, respectively.

[0129] In some embodiments, the anode layer ADL includes a plurality of anodes arranged in the plurality of first columns and the plurality of second columns. The respective pixel of the plurality of pixels includes a first anode AD1 in the first subpixel Sp1, a second anode AD2 in the second subpixel Sp2, and a third anode AD3 in the third subpixel Sp3.

[0130] In some embodiments, an orthographic projection of a respective first bar of the plurality of first bars BA1 on a base substrate BS at least partially overlaps with an orthographic projection of anodes (e.g., the first anode AD1 and the second anode AD2) in a respective first column of the plurality of first columns. In some embodiments, an orthographic projection of a respective second bar of the plurality of second bars BA2 on a base substrate BS at least partially overlaps with an orthographic projection of anodes (e.g., the third anode AD3) in a respective second column of the plurality of second columns.

[0131] In some embodiments, an orthographic projection of a respective first bar of the plurality of first bars BA1 on a base substrate BS covers an orthographic projection of anodes (e.g., the first anode AD1 and the second anode AD2) in a respective first column of the plurality of first columns. In some embodiments, an orthographic projection of a respective second bar of the plurality of second bars BA2 on a base substrate BS covers an orthographic projection of anodes (e.g., the third anode AD3) in a respective second column of the plurality of second columns.

[0132] In some embodiments, the array substrate includes a plurality of second recesses RES2 extending into the second passivation layer PVX2. A second recess of the plurality of second recesses RES2 partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two second recesses of the plurality of second recesses RES2 partially surround the subpixel aperture on two opposite sides, respectively.

[0133] In some embodiments, a first recess of the plurality of first recesses RES1 partially surrounds a second recess of the plurality of second recesses RES2. In one example, two first recesses of the plurality of first recesses RES1 partially surround two second recesses of the plurality of second recesses RES2.

[0134] In some embodiments, the plurality of second recesses RES2 are present in the plurality of first bars BA1, and are absent in the plurality of second bars BA2.

[0135] In some embodiments, the array substrate includes a plurality of subpixel apertures SA extending through the pixel definition layer PDL, and a plurality of grooves extending through the pixel definition layer PDL. In some embodiments, an orthographic projection of a respective groove of the plurality of grooves GV on the base substrate BS at least partially overlaps with an orthographic projection of a respective first recess of the plurality of first recesses RES1 on the base substrate BS; and at least partially overlaps with an orthographic projection of a respective second recess of the plurality of second recesses RES2 on the base substrate BS.

[0136] In some embodiments, an orthographic projection of a respective groove of the plurality of grooves GV on the base substrate BS covers an orthographic projection of a respective first recess of the plurality of first recesses RES1 on the base substrate BS; and covers an orthographic projection of a respective second recess of the plurality of second recesses RES2 on the base substrate BS.

[0137] In some embodiments, a groove of the plurality of grooves GV partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two grooves of the plurality of grooves GV partially surround the subpixel aperture on two opposite sides, respectively.

[0138] Referring to FIG. 4A and FIG. 4G, the array substrate in some embodiments includes a plurality of recesses RES. A respective recess of the plurality of recesses RES includes a respective first recess of the plurality of first recesses RES1 and a respective second recess of the plurality of second recesses RES2. In some embodiments, an orthographic projection of the respective first recess on the base substrate is non-overlapping with an orthographic projection of the respective second recess on the base substrate.

[0139] The inventors of the present disclosure discover that, by having the plurality of grooves GV, the plurality of first recesses RES1, and the plurality of second recesses RES2, when an organic material layer (e.g., a common layer such as a hole transport layer or an electron transport layer) is deposited on the array substrate, the plurality of grooves GV, the plurality of first recesses RES1, and the plurality of second recesses RES2 at least partially segregates the organic material layer into discontinuous segments, thereby defining a plurality of subpixels.

[0140] In the example depicted in FIG. 4A to FIG. 4G, and FIG. 5, the two grooves of the plurality of grooves GV partially surrounding the subpixel aperture have a partial circular ring shape; the two first recesses of the plurality of first recesses RES1 partially surrounding the subpixel aperture have a partial circular ring shape; and the two second recesses of the plurality of second recesses RES2 partially surrounding the subpixel aperture have a partial circular ring shape.

[0141] In some embodiments, the plurality of first bars BA1 and the plurality of second bars BA2 are arranged along a first direction DR1, and the plurality of first bars BA1 and the plurality of second bars BA2 extend along a second direction DR2. In some embodiments, the two grooves of the plurality of grooves GV partially surrounding the subpixel aperture are arranged along the first direction DR1. In some embodiments, the two first recesses of the plurality of first recesses RES1 partially surrounding the subpixel aperture are arranged along the first direction DR1. In some embodiments, the two second recesses of the plurality of second recesses RES2 partially surrounding the subpixel aperture are arranged along the first direction DR1.

[0142] FIG. 6A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 6B is a schematic diagram illustrating the structure of a third signal line layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 6C is a schematic diagram illustrating the structure of a planarization layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 6D is a schematic diagram illustrating the structure of a second passivation layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 6E is a schematic diagram illustrating the structure of an anode layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 6F is a schematic diagram illustrating the structure of a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 6G is a schematic diagram illustrating the structure of a plurality of recesses in a portion of an array substrate in some embodiments according to the present disclosure. In one example, FIG. 5 may be a cross-sectional view along a B-B’ line in FIG. 6A.

[0143] In some embodiments, the array substrate includes a base substrate BS, a third signal line layer SL3 on the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ADL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ADL away from the base substrate BS.

[0144] In some embodiments, the third signal line layer includes a plurality of power supply lines (e.g., a respective power supply line Vdd) , a plurality of data lines (e.g., a respective data line DL) , and a plurality of anode connecting pads (e.g., a respective anode connecting pad ACP) .

[0145] In some embodiments, the array substrate includes a plurality of first recesses RES1 extending into the planarization layer PLN. A first recess of the plurality of first recesses RES1 partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two first recesses of the plurality of first recesses RES1 partially surround the subpixel aperture on two opposite sides, respectively.

[0146] In some embodiments, the array substrate includes a plurality of pixels. In some embodiments, a respective pixel of the plurality of pixels includes a first subpixel Sp1, a second subpixel Sp2, and a third subpixel Sp3. Optionally, the first subpixel Sp1, the second subpixel Sp2, and the third subpixel Sp3 are subpixels of different colors.

[0147] In some embodiments, subpixels of the array substrate are arranged in a plurality of first columns and a plurality of second columns. The plurality of first columns and the plurality of second columns are alternately arranged. In some embodiments, the first subpixel Sp1 and the second subpixel Sp2 are in a first column of the plurality of first columns, and the third subpixel Sp3 is in a second column of the plurality of second columns. In some embodiments, the plurality of first recesses RES1 are present in the plurality of first columns, and are absent in the plurality of second columns.

[0148] In some embodiments, the plurality of first recesses RES1 partially extend into the planarization layer PLN, for example, the plurality of first recesses RES1 do not extend through the planarization layer PLN.

[0149] In some embodiments, the second passivation layer PVX2 includes a plurality of first bars BA1 and a plurality of second bars BA2. The plurality of first bars BA1 are in the plurality of first columns, respectively; and the plurality of second bars BA2 are in the plurality of second columns, respectively.

[0150] In some embodiments, the anode layer ADL includes a plurality of anodes arranged in the plurality of first columns and the plurality of second columns. The respective pixel of the plurality of pixels includes a first anode AD1 in the first subpixel Sp1, a second anode AD2 in the second subpixel Sp2, and a third anode AD3 in the third subpixel Sp3.

[0151] In some embodiments, an orthographic projection of a respective first bar of the plurality of first bars BA1 on a base substrate BS at least partially overlaps with an orthographic projection of anodes (e.g., the first anode AD1 and the second anode AD2) in a respective first column of the plurality of first columns. In some embodiments, an orthographic projection of a respective second bar of the plurality of second bars BA2 on a base substrate BS at least partially overlaps with an orthographic projection of anodes (e.g., the third anode AD3) in a respective second column of the plurality of second columns.

[0152] In some embodiments, an orthographic projection of a respective first bar of the plurality of first bars BA1 on a base substrate BS covers an orthographic projection of anodes (e.g., the first anode AD1 and the second anode AD2) in a respective first column of the plurality of first columns. In some embodiments, an orthographic projection of a respective second bar of the plurality of second bars BA2 on a base substrate BS covers an orthographic projection of anodes (e.g., the third anode AD3) in a respective second column of the plurality of second columns.

[0153] In some embodiments, the array substrate includes a plurality of second recesses RES2 extending into the second passivation layer PVX2. A second recess of the plurality of second recesses RES2 partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two second recesses of the plurality of second recesses RES2 partially surround the subpixel aperture on two opposite sides, respectively.

[0154] In some embodiments, a first recess of the plurality of first recesses RES1 partially surrounds a second recess of the plurality of second recesses RES2. In one example, two first recesses of the plurality of first recesses RES1 partially surround two second recesses of the plurality of second recesses RES2.

[0155] In some embodiments, the plurality of second recesses RES2 are present in the plurality of first bars BA1, and are absent in the plurality of second bars BA2.

[0156] In some embodiments, the array substrate includes a plurality of subpixel apertures SA extending through the pixel definition layer PDL, and a plurality of grooves extending through the pixel definition layer PDL. In some embodiments, an orthographic projection of a respective groove of the plurality of grooves GV on the base substrate BS at least partially overlaps with an orthographic projection of a respective first recess of the plurality of first recesses RES1 on the base substrate BS; and at least partially overlaps with an orthographic projection of a respective second recess of the plurality of second recesses RES2 on the base substrate BS.

[0157] In some embodiments, an orthographic projection of a respective groove of the plurality of grooves GV on the base substrate BS covers an orthographic projection of a respective first recess of the plurality of first recesses RES1 on the base substrate BS; and covers an orthographic projection of a respective second recess of the plurality of second recesses RES2 on the base substrate BS.

[0158] In some embodiments, a groove of the plurality of grooves GV partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two grooves of the plurality of grooves GV partially surround the subpixel aperture on two opposite sides, respectively.

[0159] Referring to FIG. 6A and FIG. 6G, the array substrate in some embodiments includes a plurality of recesses RES. A respective recess of the plurality of recesses RES includes a respective first recess of the plurality of first recesses RES1 and a respective second recess of the plurality of second recesses RES2. In some embodiments, an orthographic projection of the respective first recess on the base substrate is non-overlapping with an orthographic projection of the respective second recess on the base substrate.

[0160] The inventors of the present disclosure discover that, by having the plurality of grooves GV, the plurality of first recesses RES1, and the plurality of second recesses RES2, when an organic material layer (e.g., a common layer such as a hole transport layer or an electron transport layer) is deposited on the array substrate, the plurality of grooves GV, the plurality of first recesses RES1, and the plurality of second recesses RES2 at least partially segregates the organic material layer into discontinuous segments, thereby defining a plurality of subpixels.

[0161] In the example depicted in FIG. 6A to FIG. 6G, and FIG. 5, the two grooves of the plurality of grooves GV partially surrounding the subpixel aperture have a partial circular ring shape; the two first recesses of the plurality of first recesses RES1 partially surrounding the subpixel aperture have a partial circular ring shape; and the two second recesses of the plurality of second recesses RES2 partially surrounding the subpixel aperture have a partial circular ring shape.

[0162] In some embodiments, the plurality of first bars BA1 and the plurality of second bars BA2 are arranged along a first direction DR1, and the plurality of first bars BA1 and the plurality of second bars BA2 extend along a second direction DR2. In some embodiments, two grooves of the plurality of grooves GV partially surrounding a subpixel aperture of the first subpixel Sp1 are arranged along the first direction DR1. In some embodiments, two grooves of the plurality of grooves GV partially surrounding a subpixel aperture of the second subpixel Sp2 are arranged along a third direction DR3, wherein the third direction DR3 is different from the first direction DR1, and different from the second direction DR2.

[0163] In some embodiments, two first recesses of the plurality of first recesses RES1 partially surrounding a subpixel aperture of the first subpixel Sp1 are arranged along the first direction DR1. In some embodiments, two first recesses of the plurality of first recesses RES1 partially surrounding a subpixel aperture of the second subpixel Sp2 are arranged along a third direction DR3, wherein the third direction DR3 is different from the first direction DR1, and different from the second direction DR2.

[0164] In some embodiments, two second recesses of the plurality of second recesses RES2 partially surrounding a subpixel aperture of the first subpixel Sp1 are arranged along the first direction DR1. In some embodiments, two second recesses of the plurality of second recesses RES2 partially surrounding a subpixel aperture of the second subpixel Sp2 are arranged along a third direction DR3, wherein the third direction DR3 is different from the first direction DR1, and different from the second direction DR2.

[0165] In some embodiments, an orthographic projection of at least one of the two grooves of the plurality of grooves GV partially surrounding a subpixel aperture of the second subpixel Sp2 on the base substrate at least partially overlaps with an orthographic projection of an anode connecting pad of the plurality of anode connecting pads ACP connected to a first anode AD1 in the first subpixel Sp1 on the base substrate. The inventors of the present disclosure discover that this structure can better segregate the organic material layer when it’s deposited on the array substrate.

[0166] In some embodiments, an orthographic projection of at least one of the two first recesses of the plurality of first recesses RES1 partially surrounding a subpixel aperture of the second subpixel Sp2 on the base substrate at least partially overlaps with an orthographic projection of an anode connecting pad of the plurality of anode connecting pads ACP connected to a first anode AD1 in the first subpixel Sp1 on the base substrate. The inventors of the present disclosure discover that this structure can better segregate the organic material layer when it’s deposited on the array substrate.

[0167] In some embodiments, an orthographic projection of at least one of the two second recesses of the plurality of second recesses RES2 partially surrounding a subpixel aperture of the second subpixel Sp2 on the base substrate at least partially overlaps with an orthographic projection of an anode connecting pad of the plurality of anode connecting pads ACP connected to a first anode AD1 in the first subpixel Sp1 on the base substrate. The inventors of the present disclosure discover that this structure can better segregate the organic material layer when it’s deposited on the array substrate.

[0168] FIG. 7A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 7B is a schematic diagram illustrating the structure of a third signal line layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 7C is a schematic diagram illustrating the structure of a planarization layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 7D is a schematic diagram illustrating the structure of a second passivation layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 7E is a schematic diagram illustrating the structure of an anode layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 7F is a schematic diagram illustrating the structure of a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 7G is a schematic diagram illustrating the structure of a plurality of recesses in a portion of an array substrate in some embodiments according to the present disclosure. In one example, FIG. 5 may be a cross-sectional view along a C-C’ line in FIG. 7A.

[0169] In some embodiments, the array substrate includes a base substrate BS, a third signal line layer SL3 on the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ADL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ADL away from the base substrate BS.

[0170] In some embodiments, the third signal line layer includes a plurality of power supply lines (e.g., a respective power supply line Vdd) , a plurality of data lines (e.g., a respective data line DL) , and a plurality of anode connecting pads (e.g., a respective anode connecting pad ACP) .

[0171] In some embodiments, the array substrate includes a plurality of first recesses RES1 extending into the planarization layer PLN. A first recess of the plurality of first recesses RES1 partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two first recesses of the plurality of first recesses RES1 partially surround the subpixel aperture on two opposite sides, respectively.

[0172] In some embodiments, the array substrate includes a plurality of pixels. In some embodiments, a respective pixel of the plurality of pixels includes a first subpixel Sp1, a second subpixel Sp2, and a third subpixel Sp3. Optionally, the first subpixel Sp1, the second subpixel Sp2, and the third subpixel Sp3 are subpixels of different colors.

[0173] In some embodiments, subpixels of the array substrate are arranged in a plurality of first columns and a plurality of second columns. The plurality of first columns and the plurality of second columns are alternately arranged. In some embodiments, the first subpixel Sp1 and the second subpixel Sp2 are in a first column of the plurality of first columns, and the third subpixel Sp3 is in a second column of the plurality of second columns. In some embodiments, the plurality of first recesses RES1 are present in the plurality of first columns, and are absent in the plurality of second columns.

[0174] In some embodiments, the plurality of first recesses RES1 partially extend into the planarization layer PLN, for example, the plurality of first recesses RES1 do not extend through the planarization layer PLN.

[0175] In some embodiments, the second passivation layer PVX2 includes a plurality of first bars BA1 and a plurality of second bars BA2. The plurality of first bars BA1 are in the plurality of first columns, respectively; and the plurality of second bars BA2 are in the plurality of second columns, respectively.

[0176] In some embodiments, the anode layer ADL includes a plurality of anodes arranged in the plurality of first columns and the plurality of second columns. The respective pixel of the plurality of pixels includes a first anode AD1 in the first subpixel Sp1, a second anode AD2 in the second subpixel Sp2, and a third anode AD3 in the third subpixel Sp3.

[0177] In some embodiments, an orthographic projection of a respective first bar of the plurality of first bars BA1 on a base substrate BS at least partially overlaps with an orthographic projection of anodes (e.g., the first anode AD1 and the second anode AD2) in a respective first column of the plurality of first columns. In some embodiments, an orthographic projection of a respective second bar of the plurality of second bars BA2 on a base substrate BS at least partially overlaps with an orthographic projection of anodes (e.g., the third anode AD3) in a respective second column of the plurality of second columns.

[0178] In some embodiments, an orthographic projection of a respective first bar of the plurality of first bars BA1 on a base substrate BS covers an orthographic projection of anodes (e.g., the first anode AD1 and the second anode AD2) in a respective first column of the plurality of first columns. In some embodiments, an orthographic projection of a respective second bar of the plurality of second bars BA2 on a base substrate BS covers an orthographic projection of anodes (e.g., the third anode AD3) in a respective second column of the plurality of second columns.

[0179] In some embodiments, the array substrate includes a plurality of second recesses RES2 extending into the second passivation layer PVX2. A second recess of the plurality of second recesses RES2 partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two second recesses of the plurality of second recesses RES2 partially surround the subpixel aperture on two opposite sides, respectively.

[0180] In some embodiments, a first recess of the plurality of first recesses RES1 partially surrounds a second recess of the plurality of second recesses RES2. In one example, two first recesses of the plurality of first recesses RES1 partially surround two second recesses of the plurality of second recesses RES2.

[0181] In some embodiments, the plurality of second recesses RES2 are present in the plurality of first bars BA1, and are absent in the plurality of second bars BA2.

[0182] In some embodiments, the array substrate includes a plurality of subpixel apertures SA extending through the pixel definition layer PDL, and a plurality of grooves extending through the pixel definition layer PDL. In some embodiments, an orthographic projection of a respective groove of the plurality of grooves GV on the base substrate BS at least partially overlaps with an orthographic projection of a respective first recess of the plurality of first recesses RES1 on the base substrate BS; and at least partially overlaps with an orthographic projection of a respective second recess of the plurality of second recesses RES2 on the base substrate BS.

[0183] In some embodiments, an orthographic projection of a respective groove of the plurality of grooves GV on the base substrate BS covers an orthographic projection of a respective first recess of the plurality of first recesses RES1 on the base substrate BS; and covers an orthographic projection of a respective second recess of the plurality of second recesses RES2 on the base substrate BS.

[0184] In some embodiments, a groove of the plurality of grooves GV partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two grooves of the plurality of grooves GV partially surround the subpixel aperture on two opposite sides, respectively.

[0185] Referring to FIG. 7A and FIG. 7G, the array substrate in some embodiments includes a plurality of recesses RES. A respective recess of the plurality of recesses RES includes a respective first recess of the plurality of first recesses RES1 and a respective second recess of the plurality of second recesses RES2. In some embodiments, an orthographic projection of the respective first recess on the base substrate is non-overlapping with an orthographic projection of the respective second recess on the base substrate.

[0186] The inventors of the present disclosure discover that, by having the plurality of grooves GV, the plurality of first recesses RES1, and the plurality of second recesses RES2, when an organic material layer (e.g., a common layer such as a hole transport layer or an electron transport layer) is deposited on the array substrate, the plurality of grooves GV, the plurality of first recesses RES1, and the plurality of second recesses RES2 at least partially segregates the organic material layer into discontinuous segments, thereby defining a plurality of subpixels.

[0187] In the example depicted in FIG. 7A to FIG. 7G, and FIG. 5, the two grooves of the plurality of grooves GV partially surrounding the subpixel aperture have a partial circular ring shape; the two first recesses of the plurality of first recesses RES1 partially surrounding the subpixel aperture have a partial circular ring shape; and the two second recesses of the plurality of second recesses RES2 partially surrounding the subpixel aperture have a partial circular ring shape.

[0188] In some embodiments, the plurality of first bars BA1 and the plurality of second bars BA2 are arranged along a first direction DR1, and the plurality of first bars BA1 and the plurality of second bars BA2 extend along a second direction DR2. In some embodiments, two grooves of the plurality of grooves GV partially surrounding a subpixel aperture of the first subpixel Sp1 are arranged along the first direction DR1. In some embodiments, two grooves of the plurality of grooves GV partially surrounding a subpixel aperture of the second subpixel Sp2 are arranged along a third direction DR3, wherein the third direction DR3 is different from the first direction DR1, and different from the second direction DR2.

[0189] In some embodiments, two first recesses of the plurality of first recesses RES1 partially surrounding a subpixel aperture of the first subpixel Sp1 are arranged along the first direction DR1. In some embodiments, two first recesses of the plurality of first recesses RES1 partially surrounding a subpixel aperture of the second subpixel Sp2 are arranged along a third direction DR3, wherein the third direction DR3 is different from the first direction DR1, and different from the second direction DR2.

[0190] In some embodiments, two second recesses of the plurality of second recesses RES2 partially surrounding a subpixel aperture of the first subpixel Sp1 are arranged along the first direction DR1. In some embodiments, two second recesses of the plurality of second recesses RES2 partially surrounding a subpixel aperture of the second subpixel Sp2 are arranged along a third direction DR3, wherein the third direction DR3 is different from the first direction DR1, and different from the second direction DR2.

[0191] In some embodiments, an orthographic projection of at least one of the two grooves of the plurality of grooves GV partially surrounding a subpixel aperture of the second subpixel Sp2 on the base substrate at least partially overlaps with an orthographic projection of an anode connecting pad of the plurality of anode connecting pads ACP connected to a first anode AD1 in the first subpixel Sp1 on the base substrate. The inventors of the present disclosure discover that this structure can better segregate the organic material layer when it’s deposited on the array substrate.

[0192] In some embodiments, an orthographic projection of at least one of the two first recesses of the plurality of first recesses RES1 partially surrounding a subpixel aperture of the second subpixel Sp2 on the base substrate at least partially overlaps with an orthographic projection of an anode connecting pad of the plurality of anode connecting pads ACP connected to a first anode AD1 in the first subpixel Sp1 on the base substrate. The inventors of the present disclosure discover that this structure can better segregate the organic material layer when it’s deposited on the array substrate.

[0193] In some embodiments, an orthographic projection of at least one of the two second recesses of the plurality of second recesses RES2 partially surrounding a subpixel aperture of the second subpixel Sp2 on the base substrate at least partially overlaps with an orthographic projection of an anode connecting pad of the plurality of anode connecting pads ACP connected to a first anode AD1 in the first subpixel Sp1 on the base substrate. The inventors of the present disclosure discover that this structure can better segregate the organic material layer when it’s deposited on the array substrate.

[0194] In some embodiments, a groove of the plurality of grooves GV partially surrounding a subpixel aperture of the first subpixel Sp1 and a groove of the plurality of grooves GV partially surrounding a subpixel aperture of the second subpixel Sp2 are interconnected. The inventors of the present disclosure discover that this structure results in lower crosstalk.

[0195] In some embodiments, a first recess of the plurality of first recesses RES1 partially surrounding a subpixel aperture of the first subpixel Sp1 and a first recess of the plurality of first recesses RES1 partially surrounding a subpixel aperture of the second subpixel Sp2 are interconnected. The inventors of the present disclosure discover that this structure results in lower crosstalk.

[0196] In some embodiments, a second recess of the plurality of second recesses RES2 partially surrounding a subpixel aperture of the first subpixel Sp1 and a second recess of the plurality of second recesses RES2 partially surrounding a subpixel aperture of the second subpixel Sp2 are spaced apart from each other.

[0197] FIG. 8A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 8B is a schematic diagram illustrating the structure of a third signal line layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 8C is a schematic diagram illustrating the structure of a planarization layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 8D is a schematic diagram illustrating the structure of a second passivation layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 8E is a schematic diagram illustrating the structure of an anode layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 8F is a schematic diagram illustrating the structure of a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 8G is a schematic diagram illustrating the structure of a plurality of recesses in a portion of an array substrate in some embodiments according to the present disclosure. In one example, FIG. 5 may be a cross-sectional view along a D-D’ line in FIG. 8A.

[0198] In some embodiments, the array substrate includes a base substrate BS, a third signal line layer SL3 on the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ADL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ADL away from the base substrate BS.

[0199] In some embodiments, the third signal line layer includes a plurality of power supply lines (e.g., a respective power supply line Vdd) , a plurality of data lines (e.g., a respective data line DL) , and a plurality of anode connecting pads (e.g., a respective anode connecting pad ACP) .

[0200] In some embodiments, the array substrate includes a plurality of first recesses RES1 extending into the planarization layer PLN. A first recess of the plurality of first recesses RES1 partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two first recesses of the plurality of first recesses RES1 partially surround the subpixel aperture on two opposite sides, respectively.

[0201] In some embodiments, the array substrate includes a plurality of pixels. In some embodiments, a respective pixel of the plurality of pixels includes a first subpixel Sp1, a second subpixel Sp2, and a third subpixel Sp3. Optionally, the first subpixel Sp1, the second subpixel Sp2, and the third subpixel Sp3 are subpixels of different colors.

[0202] In some embodiments, subpixels of the array substrate are arranged in a plurality of first columns and a plurality of second columns. The plurality of first columns and the plurality of second columns are alternately arranged. In some embodiments, the first subpixel Sp1 and the second subpixel Sp2 are in a first column of the plurality of first columns, and the third subpixel Sp3 is in a second column of the plurality of second columns. In some embodiments, the plurality of first recesses RES1 are present in the plurality of first columns, and are absent in the plurality of second columns.

[0203] In some embodiments, the plurality of first recesses RES1 partially extend into the planarization layer PLN, for example, the plurality of first recesses RES1 do not extend through the planarization layer PLN.

[0204] In some embodiments, the second passivation layer PVX2 includes a plurality of first bars BA1 and a plurality of second bars BA2. The plurality of first bars BA1 are in the plurality of first columns, respectively; and the plurality of second bars BA2 are in the plurality of second columns, respectively.

[0205] In some embodiments, the anode layer ADL includes a plurality of anodes arranged in the plurality of first columns and the plurality of second columns. The respective pixel of the plurality of pixels includes a first anode AD1 in the first subpixel Sp1, a second anode AD2 in the second subpixel Sp2, and a third anode AD3 in the third subpixel Sp3.

[0206] In some embodiments, an orthographic projection of a respective first bar of the plurality of first bars BA1 on a base substrate BS at least partially overlaps with an orthographic projection of anodes (e.g., the first anode AD1 and the second anode AD2) in a respective first column of the plurality of first columns. In some embodiments, an orthographic projection of a respective second bar of the plurality of second bars BA2 on a base substrate BS at least partially overlaps with an orthographic projection of anodes (e.g., the third anode AD3) in a respective second column of the plurality of second columns.

[0207] In some embodiments, an orthographic projection of a respective first bar of the plurality of first bars BA1 on a base substrate BS covers an orthographic projection of anodes (e.g., the first anode AD1 and the second anode AD2) in a respective first column of the plurality of first columns. In some embodiments, an orthographic projection of a respective second bar of the plurality of second bars BA2 on a base substrate BS covers an orthographic projection of anodes (e.g., the third anode AD3) in a respective second column of the plurality of second columns.

[0208] In some embodiments, the array substrate includes a plurality of second recesses RES2 extending into the second passivation layer PVX2. A second recess of the plurality of second recesses RES2 partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two second recesses of the plurality of second recesses RES2 partially surround the subpixel aperture on two opposite sides, respectively.

[0209] In some embodiments, a first recess of the plurality of first recesses RES1 partially surrounds a second recess of the plurality of second recesses RES2. In one example, two first recesses of the plurality of first recesses RES1 partially surround two second recesses of the plurality of second recesses RES2.

[0210] In some embodiments, the plurality of second recesses RES2 are present in the plurality of first bars BA1, and are absent in the plurality of second bars BA2.

[0211] In some embodiments, the array substrate includes a plurality of subpixel apertures SA extending through the pixel definition layer PDL, and a plurality of grooves extending through the pixel definition layer PDL. In some embodiments, an orthographic projection of a respective groove of the plurality of grooves GV on the base substrate BS at least partially overlaps with an orthographic projection of a respective first recess of the plurality of first recesses RES1 on the base substrate BS; and at least partially overlaps with an orthographic projection of a respective second recess of the plurality of second recesses RES2 on the base substrate BS.

[0212] In some embodiments, an orthographic projection of a respective groove of the plurality of grooves GV on the base substrate BS covers an orthographic projection of a respective first recess of the plurality of first recesses RES1 on the base substrate BS; and covers an orthographic projection of a respective second recess of the plurality of second recesses RES2 on the base substrate BS.

[0213] In some embodiments, a groove of the plurality of grooves GV partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two grooves of the plurality of grooves GV partially surround the subpixel aperture on two opposite sides, respectively.

[0214] Referring to FIG. 8A and FIG. 8G, the array substrate in some embodiments includes a plurality of recesses RES. A respective recess of the plurality of recesses RES includes a respective first recess of the plurality of first recesses RES1 and a respective second recess of the plurality of second recesses RES2. In some embodiments, an orthographic projection of the respective first recess on the base substrate is non-overlapping with an orthographic projection of the respective second recess on the base substrate.

[0215] The inventors of the present disclosure discover that, by having the plurality of grooves GV, the plurality of first recesses RES1, and the plurality of second recesses RES2, when an organic material layer (e.g., a common layer such as a hole transport layer or an electron transport layer) is deposited on the array substrate, the plurality of grooves GV, the plurality of first recesses RES1, and the plurality of second recesses RES2 at least partially segregates the organic material layer into discontinuous segments, thereby defining a plurality of subpixels.

[0216] In the example depicted in FIG. 8A to FIG. 8G, and FIG. 5, a respective groove of the plurality of grooves GV has a rectangular shape; a respective first recess of the plurality of first recesses RES1 has a rectangular shape; and a respective second recess of the plurality of second recesses RES2 has a rectangular shape. Optionally, a longitudinal side of the rectangular shape extends along the second direction DR2.

[0217] In some embodiments, the plurality of first bars BA1 and the plurality of second bars BA2 are arranged along a first direction DR1, and the plurality of first bars BA1 and the plurality of second bars BA2 extend along a second direction DR2. In some embodiments, two grooves of the plurality of grooves GV partially surrounding a subpixel aperture are arranged along the first direction DR1. In some embodiments, two first recesses of the plurality of first recesses RES1 partially surrounding a subpixel aperture are arranged along the first direction DR1. In some embodiments, two second recesses of the plurality of second recesses RES2 partially surrounding a subpixel aperture are arranged along the first direction DR1.

[0218] FIG. 9A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 9B is a schematic diagram illustrating the structure of a third signal line layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 9C is a schematic diagram illustrating the structure of a planarization layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 9D is a schematic diagram illustrating the structure of a second passivation layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 9E is a schematic diagram illustrating the structure of an anode layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 9F is a schematic diagram illustrating the structure of a pixel definition layer in a portion of an array substrate in some embodiments according to the present disclosure. FIG. 9G is a schematic diagram illustrating the structure of a plurality of recesses in a portion of an array substrate in some embodiments according to the present disclosure. In one example, FIG. 5 may be a cross-sectional view along a E-E’ line in FIG. 9A.

[0219] In some embodiments, the array substrate includes a base substrate BS, a third signal line layer SL3 on the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ADL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ADL away from the base substrate BS.

[0220] In some embodiments, the third signal line layer includes a plurality of power supply lines (e.g., a respective power supply line Vdd) , a plurality of data lines (e.g., a respective data line DL) , and a plurality of anode connecting pads (e.g., a respective anode connecting pad ACP) .

[0221] In some embodiments, the array substrate includes a plurality of first recesses RES1 extending into the planarization layer PLN. A first recess of the plurality of first recesses RES1 partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two first recesses of the plurality of first recesses RES1 partially surround the subpixel aperture on two opposite sides, respectively.

[0222] In some embodiments, the array substrate includes a plurality of pixels. In some embodiments, a respective pixel of the plurality of pixels includes a first subpixel Sp1, a second subpixel Sp2, and a third subpixel Sp3. Optionally, the first subpixel Sp1, the second subpixel Sp2, and the third subpixel Sp3 are subpixels of different colors.

[0223] In some embodiments, subpixels of the array substrate are arranged in a plurality of first columns and a plurality of second columns. The plurality of first columns and the plurality of second columns are alternately arranged. In some embodiments, the first subpixel Sp1 and the second subpixel Sp2 are in a first column of the plurality of first columns, and the third subpixel Sp3 is in a second column of the plurality of second columns. In some embodiments, the plurality of first recesses RES1 are present in the plurality of first columns, and are absent in the plurality of second columns.

[0224] In some embodiments, the plurality of first recesses RES1 partially extend into the planarization layer PLN, for example, the plurality of first recesses RES1 do not extend through the planarization layer PLN.

[0225] In some embodiments, the second passivation layer PVX2 includes a plurality of first bars BA1 and a plurality of second bars BA2. The plurality of first bars BA1 are in the plurality of first columns, respectively; and the plurality of second bars BA2 are in the plurality of second columns, respectively.

[0226] In some embodiments, the anode layer ADL includes a plurality of anodes arranged in the plurality of first columns and the plurality of second columns. The respective pixel of the plurality of pixels includes a first anode AD1 in the first subpixel Sp1, a second anode AD2 in the second subpixel Sp2, and a third anode AD3 in the third subpixel Sp3.

[0227] In some embodiments, an orthographic projection of a respective first bar of the plurality of first bars BA1 on a base substrate BS at least partially overlaps with an orthographic projection of anodes (e.g., the first anode AD1 and the second anode AD2) in a respective first column of the plurality of first columns. In some embodiments, an orthographic projection of a respective second bar of the plurality of second bars BA2 on a base substrate BS at least partially overlaps with an orthographic projection of anodes (e.g., the third anode AD3) in a respective second column of the plurality of second columns.

[0228] In some embodiments, an orthographic projection of a respective first bar of the plurality of first bars BA1 on a base substrate BS covers an orthographic projection of anodes (e.g., the first anode AD1 and the second anode AD2) in a respective first column of the plurality of first columns. In some embodiments, an orthographic projection of a respective second bar of the plurality of second bars BA2 on a base substrate BS covers an orthographic projection of anodes (e.g., the third anode AD3) in a respective second column of the plurality of second columns.

[0229] In some embodiments, the array substrate includes a plurality of second recesses RES2 extending into the second passivation layer PVX2. A second recess of the plurality of second recesses RES2 partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two second recesses of the plurality of second recesses RES2 partially surround the subpixel aperture on two opposite sides, respectively.

[0230] In some embodiments, a first recess of the plurality of first recesses RES1 partially surrounds a second recess of the plurality of second recesses RES2. In one example, two first recesses of the plurality of first recesses RES1 partially surround two second recesses of the plurality of second recesses RES2.

[0231] In some embodiments, the plurality of second recesses RES2 are present in the plurality of first bars BA1, and are absent in the plurality of second bars BA2.

[0232] In some embodiments, the array substrate includes a plurality of subpixel apertures SA extending through the pixel definition layer PDL, and a plurality of grooves extending through the pixel definition layer PDL. In some embodiments, an orthographic projection of a respective groove of the plurality of grooves GV on the base substrate BS at least partially overlaps with an orthographic projection of a respective first recess of the plurality of first recesses RES1 on the base substrate BS; and at least partially overlaps with an orthographic projection of a respective second recess of the plurality of second recesses RES2 on the base substrate BS.

[0233] In some embodiments, an orthographic projection of a respective groove of the plurality of grooves GV on the base substrate BS covers an orthographic projection of a respective first recess of the plurality of first recesses RES1 on the base substrate BS; and covers an orthographic projection of a respective second recess of the plurality of second recesses RES2 on the base substrate BS.

[0234] In some embodiments, a groove of the plurality of grooves GV partially surrounds a subpixel aperture of a plurality of subpixel apertures SA. In one example, two grooves of the plurality of grooves GV partially surround the subpixel aperture on two opposite sides, respectively.

[0235] Referring to FIG. 9A and FIG. 9G, the array substrate in some embodiments includes a plurality of recesses RES. A respective recess of the plurality of recesses RES includes a respective first recess of the plurality of first recesses RES1 and a respective second recess of the plurality of second recesses RES2. In some embodiments, an orthographic projection of the respective first recess on the base substrate is non-overlapping with an orthographic projection of the respective second recess on the base substrate.

[0236] The inventors of the present disclosure discover that, by having the plurality of grooves GV, the plurality of first recesses RES1, and the plurality of second recesses RES2, when an organic material layer (e.g., a common layer such as a hole transport layer or an electron transport layer) is deposited on the array substrate, the plurality of grooves GV, the plurality of first recesses RES1, and the plurality of second recesses RES2 at least partially segregates the organic material layer into discontinuous segments, thereby defining a plurality of subpixels.

[0237] In the example depicted in FIG. 9A to FIG. 9G, and FIG. 5, a respective groove of the plurality of grooves GV has an L shape; a respective first recess of the plurality of first recesses RES1 has an L shape; and a respective second recess of the plurality of second recesses RES2 has an L shape.

[0238] In another aspect, the present invention provides a display apparatus, including the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus.

[0239] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.An array substrate, comprising:a base substrate;a signal line layer comprising a plurality of signal lines on the base substrate;a planarization layer on a side of the signal line layer away from the base substrate;a passivation layer on a side of the planarization layer away from the base substrate;an anode layer on a side of the passivation layer away from the base substrate;a pixel definition layer on a side of the anode layer away from the base substrate;a plurality of grooves extending through the pixel definition layer;a plurality of first recesses extending into the planarization layer; anda plurality of second recesses extending into the passivation layer.2.The array substrate of claim 1, wherein an orthographic projection of a respective groove of the plurality of grooves on the base substrate at least partially overlaps with an orthographic projection of a respective first recess of the plurality of first recesses on the base substrate; and at least partially overlaps with an orthographic projection of a respective second recess of the plurality of second recesses on the base substrate.3.The array substrate of claim 1, wherein two first recesses of the plurality of first recesses partially surround a subpixel aperture on two opposite sides, respectively;two second recesses of the plurality of second recesses partially surround the subpixel aperture on two opposite sides, respectively; andtwo grooves of the plurality of grooves partially surround the subpixel aperture on two opposite sides, respectively.4.The array substrate of any one of claims 1 to 3, comprising a plurality of pixels;wherein a respective pixel of the plurality of pixels includes a first subpixel, a second subpixel, and a third subpixel;subpixels of the array substrate are arranged in a plurality of first columns and a plurality of second columns;the plurality of first columns and the plurality of second columns are alternately arranged;the first subpixel and the second subpixel are in a first column of the plurality of first columns; andthe third subpixel is in a second column of the plurality of second columns.5.The array substrate of claim 4, wherein the plurality of first recesses, the plurality of second recesses, and the plurality of grooves are present in the plurality of first columns, and are absent in the plurality of second columns.6.The array substrate of any one of claims 1 to 5, wherein the second passivation layer comprises a plurality of first bars and a plurality of second bars;the plurality of first bars are in a plurality of first columns, respectively; andthe plurality of second bars are in a plurality of second columns, respectively.7.The array substrate of claim 6, wherein the anode layer comprises a plurality of anodes arranged in a plurality of first columns and a plurality of second columns;an orthographic projection of a respective first bar of the plurality of first bars on the base substrate at least partially overlaps with an orthographic projection of anodes in a respective first column of the plurality of first columns; andan orthographic projection of a respective second bar of the plurality of second bars on the base substrate at least partially overlaps with an orthographic projection of anodes in a respective second column of the plurality of second columns.8.The array substrate of claim 7, comprising a plurality of pixels;wherein a respective pixel of the plurality of pixels includes a first subpixel, a second subpixel, and a third subpixel;the respective pixel comprises a first anode in a first subpixel, a second anode in a second subpixel, and a third anode in a third subpixel;an orthographic projection of a respective first bar of the plurality of first bars on the base substrate at least partially overlaps with an orthographic projection of the first anode and the second anode in a respective first column of the plurality of first columns; andan orthographic projection of a respective second bar of the plurality of second bars on the base substrate at least partially overlaps with an orthographic projection of the third anode in a respective second column of the plurality of second columns.9.The array substrate of claim 6, wherein the plurality of second recesses are present in the plurality of first bars, and are absent in the plurality of second bars.10.The array substrate of any one of claims 1 to 9, wherein two first recesses of the plurality of first recesses partially surround two second recesses of the plurality of second recesses.11.The array substrate of any one of claims 1 to 10, wherein an orthographic projection of a respective groove of the plurality of grooves on the base substrate covers an orthographic projection of a respective first recess of the plurality of first recesses on the base substrate; and covers an orthographic projection of a respective second recess of the plurality of second recesses on the base substrate; andan orthographic projection of the respective first recess on the base substrate is non-overlapping with an orthographic projection of the respective second recess on the base substrate.12.The array substrate of any one of claims 1 to 11, wherein two grooves of the plurality of grooves partially surrounding a subpixel aperture have a partial circular ring shape;two first recesses of the plurality of first recesses partially surrounding the subpixel aperture have a partial circular ring shape; andtwo second recesses of the plurality of second recesses partially surrounding the subpixel aperture have a partial circular ring shape.13.The array substrate of claim 6, wherein the plurality of first bars and the plurality of second bars are arranged along a first direction;the plurality of first bars and the plurality of second bars extend along a second direction;two grooves of the plurality of grooves partially surrounding a subpixel aperture are arranged along the first direction;two first recesses of the plurality of first recesses partially surrounding the subpixel aperture are arranged along the first direction; andtwo second recesses of the plurality of second recesses partially surrounding the subpixel aperture are arranged along the first direction.14.The array substrate of claim 6, comprising a plurality of pixels;wherein a respective pixel of the plurality of pixels includes a first subpixel, a second subpixel, and a third subpixel;subpixels of the array substrate are arranged in a plurality of first columns and a plurality of second columns;the plurality of first columns and the plurality of second columns are alternately arranged;the first subpixel and the second subpixel are in a first column of the plurality of first columns; andthe third subpixel is in a second column of the plurality of second columns;wherein the plurality of first bars and the plurality of second bars are arranged along a first direction;the plurality of first bars and the plurality of second bars extend along a second direction;two grooves of the plurality of grooves partially surrounding a subpixel aperture of the first subpixel are arranged along the first direction;two grooves of the plurality of grooves partially surrounding a subpixel aperture of a second subpixel are arranged along a third direction; andthe third direction is different from the first direction, and different from the second direction.15.The array substrate of claim 4, wherein an orthographic projection of at least one of the two grooves of the plurality of grooves partially surrounding a subpixel aperture of the second subpixel on the base substrate at least partially overlaps with an orthographic projection of an anode connecting pad of the plurality of anode connecting pads connected to a first anode in the first subpixel on the base substrate;an orthographic projection of at least one of the two first recesses of the plurality of first recesses partially surrounding a subpixel aperture of the second subpixel on the base substrate at least partially overlaps with an orthographic projection of an anode connecting pad of the plurality of anode connecting pads connected to a first anode in the first subpixel on the base substrate; andan orthographic projection of at least one of the two second recesses of the plurality of second recesses partially surrounding a subpixel aperture of the second subpixel on the base substrate at least partially overlaps with an orthographic projection of an anode connecting pad of the plurality of anode connecting pads connected to a first anode in the first subpixel on the base substrate.16.The array substrate of claim 4, wherein a groove of the plurality of grooves partially surrounding a subpixel aperture of the first subpixel and a groove of the plurality of grooves partially surrounding a subpixel aperture of the second subpixel are interconnected; anda first recess of the plurality of first recesses partially surrounding the subpixel aperture of the first subpixel and a first recess of the plurality of first recesses partially surrounding the subpixel aperture of the second subpixel are interconnected.17.The array substrate of claim 16, wherein a second recess of the plurality of second recesses partially surrounding the subpixel aperture of the first subpixel and a second recess of the plurality of second recesses partially surrounding the subpixel aperture of the second subpixel are spaced apart from each other.18.The array substrate of any one of claims 1 to 11, wherein a respective groove of the plurality of grooves has a rectangular shape;a respective first recess of the plurality of first recesses has a rectangular shape; anda respective second recess of the plurality of second recesses has a rectangular shape.19.The array substrate of any one of claims 1 to 11, wherein a respective groove of the plurality of grooves has an L shape;a respective first recess of the plurality of first recesses has an L shape; anda respective second recess of the plurality of second recesses has an L shape.20.A display apparatus, comprising the array substrate of any one of claims 1 to 19, and one or more integrated circuits connected to the array substrate.

Images