Display panel, display apparatus, and method of fabricating display panel

Abstract

A display panel includes a display area; one or more scan circuits in a peripheral area; a plurality of connecting lines in an area between the display area and the one or more scan circuits, the plurality of connecting lines being configured to provide signals to a row of pixel driving circuits in the display area; and a plurality of electrodes in an area between the display area and the one or more scan circuits. The plurality of electrodes include multiple output electrodes connected to output signal lines, respectively. A respective output electrode of the multiple output electrode is positioned so that a respective output signal line connected to the respective output electrode extends substantially parallel to a first direction to connect to a corresponding terminal in a pixel driving circuit in the display panel. The plurality of connecting lines extend along a second direction different from the first direction.

Description

DISPLAY PANEL, DISPLAY APPARATUS, AND METHOD OF FABRICATING DISPLAY PANELTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a display panel, a display apparatus, and a method of fabricating a display panel.BACKGROUND

[0002] Display technology has evolved significantly, enabling advancements in applications such as consumer electronics, automotive displays, industrial panels, and augmented reality devices. Among various display technologies, active matrix organic light-emitting diode (AMOLED) displays are widely used due to their high contrast ratios, fast response times, and power efficiency. These characteristics make AMOLED displays particularly suitable for high-resolution and flexible display applications.SUMMARY

[0003] In one aspect, the present disclosure provides a display panel, comprising a display area; one or more scan circuits in a peripheral area outside the display area; a plurality of connecting lines in an area between the display area and the one or more scan circuits, the plurality of connecting lines being configured to provide signals to a row of pixel driving circuits in the display area; and a plurality of electrodes in an area between the display area and the one or more scan circuits; wherein the plurality of electrodes comprise multiple output electrodes connected to output signal lines, respectively; a respective output electrode of the multiple output electrode is positioned so that a respective output signal line connected to the respective output electrode extends substantially parallel to a first direction to connect to a corresponding terminal in a pixel driving circuit in the display panel; and the plurality of connecting lines extend along a second direction different from the first direction.

[0004] Optionally, the plurality of electrodes comprise a first input electrode, a first output electrode, a second input electrode, and a second output electrode; the first input electrode, the first output electrode, the second input electrode, and the second output electrode are sequentially arranged along the first direction; and the first input electrode, the second input electrode, the first output electrode, and the second output electrode are sequentially arranged along the second direction.

[0005] Optionally, the plurality of electrodes comprise a first input electrode, a first output electrode, a second input electrode, and a second output electrode; the first input electrode, the first output electrode, the second input electrode, and the second output electrode are sequentially arranged along the first direction; and the first input electrode, the first output electrode, the second input electrode, and the second output electrode are sequentially arranged along the second direction.

[0006] Optionally, at least one connecting line adjacent to at least one electrode of the plurality of electrodes comprises one or more diagonal segments; and a respective diagonal segment of the one or more diagonal segments extends along a direction different from the first direction and different from the second direction.

[0007] Optionally, an orthographic projection of a respective electrode of the plurality of electrodes on a base substrate at least partially overlaps with orthographic projections of two adjacent connecting lines on the base substrate; and the respective electrode is centered with respect to a gap between the adjacent connecting lines.

[0008] Optionally, the respective electrode comprises a first portion in a first signal line layer and a second portion in the second signal line layer; an orthographic projection of the first portion on the base substrate at least partially overlaps with orthographic projections of the two adjacent connecting lines on the base substrate; and an orthographic projection of the second portion on the base substrate at least partially overlaps with orthographic projections of the two adjacent connecting lines on the base substrate.

[0009] Optionally, a width of the second portion along a plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate is in a range of 1 time to 1.5 times of a width of a corresponding connecting line along the plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate.

[0010] Optionally, a width of the second portion along a plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate is equal to or greater than 1.5 times of a width of a corresponding connecting line along the plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate.

[0011] Optionally, an orthographic projection of the respective electrode on a base substrate covers an orthographic projections of a corresponding connecting line on the base substrate.

[0012] Optionally, the respective electrode comprises a first portion in a first signal line layer and a second portion in the second signal line layer; an orthographic projection of the first portion on the base substrate covers the orthographic projections of the corresponding connecting line on the base substrate; and an orthographic projection of the second portion on the base substrate covers the orthographic projections of the corresponding connecting line on the base substrate.

[0013] Optionally, a width of the second portion along a plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate is in a range of 1 time to 1.5 times of a width of the corresponding connecting line along the plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate.

[0014] Optionally, a width of the second portion along a plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate is equal to or greater than 1.5 times of a width of the corresponding connecting line along the plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate.

[0015] Optionally, the display panel comprises a plurality of signal lines configured to provide signals to a row of pixel driving circuits; wherein the plurality of signal lines are connected to a respective scan circuit of the one or more scan circuits; and the plurality of signal lines are arranged alternately in two different layers in the peripheral area of a display panel.

[0016] Optionally, the plurality of signal lines in the peripheral area comprise a first reset voltage line, a second scan signal line, a gate line, a first scan signal line, a first light emitting control signal line, a second light emitting control signal line, and a second reset voltage line.

[0017] Optionally, the two different layers are a first gate metal layer and a second gate metal layer; the plurality of connecting lines are in a first signal line layer; the second gate metal layer is on a side of the first gate metal layer away from a base substrate; and the first signal line layer is on a side of the second gate metal layer away from the base substrate.

[0018] Optionally, the same layer is a first signal line layer; the plurality of connecting lines are in a first gate metal layer or in a first signal line layer; and the second signal line layer is on a side of the first signal line layer away from the first gate metal layer.

[0019] Optionally, the same layer is a second signal line layer; the plurality of connecting lines are in a first gate metal layer or in a first signal line layer; and the second signal line layer is on a side of the first signal line layer away from the first gate metal layer.

[0020] Optionally, the display panel further comprises a second scan circuit; a third scan circuit; a first connecting line connecting the second scan signal line to the previous stage of the second scan circuit; and a second connecting line connecting the second light emitting control signal line to the previous stage of the third scan circuit; the first connecting line and the second scan signal line are in two different layers; and the second connecting line and the second light emitting control signal line are in two different layers.

[0021] In another aspect, the present disclosure provides a display apparatus, comprising the display panel described herein, and one or more integrated circuits connected to the display panel.

[0022] In another aspect, the present disclosure provides a method of fabricating a display panel, comprising forming a display area; forming one or more scan circuits in a peripheral area outside the display area; forming a plurality of connecting lines in an area between the display area and the one or more scan circuits, the plurality of connecting lines being configured to provide signals to a row of pixel driving circuits in the display area; and forming a plurality of electrodes in an area between the display area and the one or more scan circuits; wherein forming the plurality of electrodes comprise forming multiple output electrodes connected to output signal lines, respectively; a respective output electrode of the multiple output electrode is positioned so that a respective output signal line connected to the respective output electrode extends substantially parallel to a first direction to connect to a corresponding terminal in a pixel driving circuit in the display panel; and the plurality of connecting lines extend along a second direction different from the first direction. BRIEF DESCRIPTION OF THE FIGURES

[0023] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0024] FIG. 1 is a circuit diagram illustrating the structure of a pixel driving circuit in a display panel in some embodiments according to the present disclosure.

[0025] FIG. 2 is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0026] FIG. 3 shows a signal line layout for a row of pixel driving circuits in a display panel in some embodiments according to the present disclosure.

[0027] FIG. 4 is a cross-sectional view along an A-A’ line in FIG. 3.

[0028] FIG. 5 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0029] FIG. 6A is a schematic diagram illustrating the structure of a portion of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0030] FIG. 6B is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the respective scan unit depicted in FIG. 6A.

[0031] FIG. 6C is a schematic diagram illustrating the structure of a first gate metal layer in the portion of the respective scan unit depicted in FIG. 6A.

[0032] FIG. 6D is a schematic diagram illustrating the structure of a second gate metal layer in the portion of the respective scan unit depicted in FIG. 6A.

[0033] FIG. 6E is a schematic diagram illustrating the structure of an inter-layer dielectric layer in the portion of the respective scan unit depicted in FIG. 6A.

[0034] FIG. 6F is a schematic diagram illustrating the structure of a first signal line layer in the portion of the respective scan unit depicted in FIG. 6A.

[0035] FIG. 7 shows a signal line layout for a row of pixel driving circuits in a display panel in some embodiments according to the present disclosure.

[0036] FIG. 8 shows a signal line layout for a row of pixel driving circuits in a display panel in some embodiments according to the present disclosure.

[0037] FIG. 9 shows a signal line layout for a row of pixel driving circuits in a display panel in some embodiments according to the present disclosure.

[0038] FIG. 10 shows a signal line layout for a row of pixel driving circuits in a display panel in some embodiments according to the present disclosure.

[0039] FIG. 11A illustrates multiple connecting lines of a plurality of connecting lines between a display area and one or more scan circuits in a display panel in some embodiments according to the present disclosure.

[0040] FIG. 11B illustrates multiple connecting lines of a plurality of connecting lines between a display area and one or more scan circuits in a display panel in some embodiments according to the present disclosure.

[0041] FIG. 12 shows a signal line layout for a row of pixel driving circuits in a display panel in some embodiments according to the present disclosure.

[0042] FIG. 13 is a schematic diagram illustrating the structure of a portion of a scan circuit in some embodiments according to the present disclosure.

[0043] FIG. 14 shows an arrangement of output electrodes and input electrodes in an area between a display area and one or more scan circuits in some embodiments according to the present disclosure.

[0044] FIG. 15 shows an arrangement of output electrodes and input electrodes in an area between a display area and one or more scan circuits in some embodiments according to the present disclosure.

[0045] FIG. 16 shows an arrangement of output electrodes and input electrodes in an area between a display area and one or more scan circuits in some embodiments according to the present disclosure.

[0046] FIG. 17 shows an arrangement of output electrodes and input electrodes in an area between a display area and one or more scan circuits in some embodiments according to the present disclosure.

[0047] FIG. 18 shows connection between a respective electrode and a corresponding connecting line in some embodiments according to the present disclosure.

[0048] FIG. 19 shows connection between a respective electrode and a corresponding connecting line in some embodiments according to the present disclosure.

[0049] FIG. 20 shows connection between a respective electrode and a corresponding connecting line in some embodiments according to the present disclosure.

[0050] FIG. 21 shows connection between a respective electrode and a corresponding connecting line in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0051] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0052] Organic Light-Emitting Diode (OLED) display technology has been widely applied in areas such as flexible displays, smart medical devices, advanced driver-assistance systems, and wearable devices. Although AMOLED displays have been extensively adopted, challenges related to their lifespan and reliability remain critical technical issues requiring further research and resolution. The lifespan of OLED materials and the instability of the threshold voltage of thin film transistors (TFTs) collectively lead to the occurrence of OLED image retention. Fundamentally, this phenomenon arises from performance degradation of the devices, wherein, under the same driving voltage, the display brightness of the OLED changes. As a result, during image transitions, information from the previous image may persist in the subsequent one.

[0053] To address the issue of image retention in OLED displays, one solution is to develop high-performance OLED emitting materials to extend the lifespan of OLEDs. At the same time, it is necessary to optimize TFT performance and enhance the stability of active matrix driving to fundamentally slow down the degradation process of OLED devices. Another approach is to adopt external compensation technologies, including the design of external driving circuits and pixel brightness compensation methods, to indirectly mitigate OLED image retention issues.

[0054] Among these, external compensation works by writing the data voltage Vdata and the TFT threshold voltage Vth into the storage capacitor Cst through a compensation circuit, thereby reducing the impact of Vth shifts on the drive current during the subsequent emission stage. Prior to writing Vdata, it is crucial to reset key nodes, including the source, drain, gate, and anode of the driving transistor. These resets must follow a specific sequence, and the required reset voltages differ. Furthermore, the need for narrower bezels limits the number of GOA circuits, prompting the development of GOA output signal multiplexing technology. This technology allows output signals to be staggered and input to different rows of pixels. These staggered outputs, which include advance and delay stages, require a significant number of connecting lines. Therefore, optimizing the layout of these connections is essential to achieving narrower bezels.

[0055] FIG. 1 is a circuit diagram illustrating the structure of a pixel driving circuit in a display panel in some embodiments according to the present disclosure. Referring to FIG. 1, the pixel driving circuit PDC in some embodiments includes a driving transistor T3, a data write transistor T4, a compensating transistor T2, a first light-emitting control transistor T5, a second light emitting control transistor T6, a first reset transistor T1, a second reset transistor T7, and a storage capacitor Cst.

[0056] A first electrode of the first light emitting control transistor T5 is coupled to a first voltage supply line Vdd, a second electrode of the first light emitting control transistor T5 is coupled to a second node N2, and a gate electrode of the first light emitting control transistor T5 is coupled to a first light emitting control signal line EM_N.

[0057] A first electrode of the data write transistor T4 is coupled to a data line DL, a second electrode of the data write transistor T4 is coupled to a second node N2, and a gate electrode of the data write transistor T4 is coupled to a gate line Gate.

[0058] A first electrode of the driving transistor T3 is coupled to the second node N2, a second electrode of the driving transistor T3 is coupled to a third node N3, and a gate electrode of the driving transistor T3 is coupled to a first node N1.

[0059] A first electrode of the second light emitting control transistor T6 is coupled to the third node N3, a second electrode of the second light emitting control transistor T6 is coupled to the fourth node N4, and a gate electrode of the second light emitting control transistor T6 is coupled to a second light emitting control signal line EM_N-4. Optionally, the second light emitting control signal line EM_N-4 is connected to a second stage of a scan circuit, the first light emitting control signal line EM_N is connected to a first stage of the scan circuit, the second stage is four stages ahead of the first stage.

[0060] A first electrode of the second reset transistor T7 is coupled to a second reset signal line Vint2, a second electrode of the second reset transistor T7 is coupled to a fourth node N4, and a gate electrode of the second reset transistor T7 is coupled to a reset signal line Reset.

[0061] A first electrode of the first reset transistor T1 is coupled to a first reset voltage line Vint1, a second electrode of the first reset transistor T1 is coupled to the node N1, and a gate electrode of the first reset transistor T1 is coupled to a second scan signal line Scan_N-7.

[0062] A first electrode of the compensating transistor T2 is coupled to the third node N3, a second electrode of the compensating transistor T2 is coupled to the first node N1, and a gate electrode of the compensating transistor T2 is coupled to a first scan signal line Scan_N.

[0063] A first electrode of the storage capacitor Cst is coupled to the node N1, and a second electrode of the storage capacitor Cst is coupled to the first voltage supply line Vdd.

[0064] A cathode of the light emitting element LE is coupled to a second voltage supply line Vss.

[0065] In some embodiments, the transistors in the pixel driving circuit are p-type transistors.

[0066] FIG. 2 is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2, during one frame of image, the operation of the respective first pixel driving circuit and the respective second pixel driving circuit includes a first period t1, a second period t2, a third period t3, a fourth period t4, a fifth period t5, and a sixth period t6.

[0067] During the first period t1, a scan signal provided by the scan signal line Scan_N-7 is pulled low, turning on the first reset transistor T1. This allows a reset voltage provided by the first reset signal line Vint1 to be written to the first node N1.

[0068] In the second period t2, the scan signal provided by the scan signal line Scan_N pulled low, and the compensating transistor T2 is turned on. The scan signal provided by the scan signal line Scan_N-7 remains low, turning on the first reset transistor T1. This operation resets the third node N3.

[0069] During the third period t3, a gate scanning signal provided by the gate line Gate is pulled low, turning on the data write transistor T4. The scan signal provided by the scan signal line Scan_N-7 is pulled high, turning off the first reset transistor T1. The scan signal provided by the scan signal line Scan_N remains low, turning on the compensating transistor T2. This operation enables a data voltage provided by the data line DL and the driving transistor's threshold voltage Vth to be written to the first node N1.

[0070] In the fourth period t4, the scan signal provided by the scan signal line Scan_N and the gate scanning signal provided by the gate line Gate are both pulled high, while a reset control signal provided by the reset control signal line Reset is pulled low. The second reset transistor T7 is activated, allowing a reset voltage provided by the second reset signal line Vint2 to be written to the fourth node N4, resetting the anode of the light emitting element LE.

[0071] During the fifth period t5, a light emitting control signal provided by the second light emitting control signal line EM_N-4 transitions to low, activating the second light emitting control transistor T6.

[0072] In the sixth period t6, the light emitting control signal provided by the first light emitting control signal line EM_N is pulled low, and the driving transistor T3, the first light emitting control transistor T5, and the second light emitting control transistor T6 are all activated. This allows current to flow through the light emitting element LE, emitting light.

[0073] Before the data writing and light-emitting stages, the nodes N1, N2, N3, and N4 are reset sequentially. This reset process is coordinated with the peripheral GOA signals, where the advance-stage GOA signal plays a crucial role in achieving the resets.

[0074] Accordingly, the present disclosure provides, inter alia, a display panel, a display apparatus, and a method of fabricating a display panel that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a display panel. In some embodiments, the display panel includes a display area; one or more scan circuits in a peripheral area outside the display area; a plurality of connecting lines in an area between the display area and the one or more scan circuits, the plurality of connecting lines being configured to provide signals to a row of pixel driving circuits in the display area; and a plurality of electrodes in an area between the display area and the one or more scan circuits. Optionally, the plurality of electrodes comprise multiple output electrodes connected to output signal lines, respectively. Optionally, a respective output electrode of the multiple output electrode is positioned so that a respective output signal line connected to the respective output electrode extends substantially parallel to a first direction to connect to a corresponding terminal in a pixel driving circuit in the display panel. Optionally, the plurality of connecting lines extend along a second direction different from the first direction.

[0075] FIG. 3 shows a signal line layout for a row of pixel driving circuits in a display panel in some embodiments according to the present disclosure. Referring to FIG. 3, in some embodiments, a plurality of signal lines configured to provide signals to a row of pixel driving circuits are arranged alternately in two different layers in a peripheral area of a display panel. In some embodiments, the plurality of signal lines in the peripheral area include the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2. In some embodiments, the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2 are arranged alternately in two different layers in a peripheral area of a display panel. The inventors of the present disclosure discover that the alternating wiring results in spacing requirements between different layers being smaller than those of the same layer, thereby reducing wiring space.

[0076] In some embodiments, the two different layers are a first gate metal layer and a second gate metal layer. Optionally, the second gate metal layer is on a side of the first gate metal layer away from a base substrate. Referring to FIG. 3, in some embodiments, the first reset voltage line Vint1, the gate line Gate, the first light emitting control signal line EM_N, and the second reset voltage line Vint2 are in the second gate metal layer; and the second scan signal line Scan_N-7, the first scan signal line Scan_N, and the second light emitting control signal line EM_N-4 are in the first gate metal layer.

[0077] In some embodiments, the display panel further includes a first reset signal supply line SVint1 and a second reset signal supply line SVint2 in the peripheral area. Optionally, the first reset signal line Vint1 and the second reset signal line Vint2 extend along a first direction DR1; and the first reset signal supply line SVint1 and the second reset signal supply line SVint2 extend along a second direction DR2.

[0078] In some embodiments, the first reset signal supply line SVint1 and the second reset signal supply line SVint2 are in a first signal line layer on a side of the second gate metal layer away from the first gate metal layer. The first reset signal supply line SVint1 is electrically connected to the first reset signal line Vint1 through a via, and the second reset signal supply line SVint2 is electrically connected to the second reset signal line Vint2 through a via.

[0079] In some embodiments, the display panel further includes one or more scan circuits. In some embodiments, the one or more scan circuits include a first scan circuit Gate GOA, a second scan circuit Scan GOA, and a third scan circuit EM GOA. In some embodiments, the first scan circuit Gate GOA is configured to provide a gate scanning signal to the gate line Gate; the second scan circuit Scan GOA is configured to provide a scanning signal to the first scan signal line Scan_N; and the third scan circuit EM GOA is configured to provide a light emitting control signal to the first light emitting control signal line EM_N.

[0080] In some embodiments, the second scan signal line Scan_N-7 is configured to receive an output signal from a previous stage of the second scan circuit Scan GOA. A first stage may be configured to receive an output signal from a preceding stage before the first stage (see, e.g., FIG. 13) . In some embodiments, the display panel further includes a first connecting line CL1 connecting the second scan signal line Scan_N-7 to the previous stage of the second scan circuit Scan GOA. Optionally, the first connecting line CL1 and the second scan signal line Scan_N-7 are in two different layers. In one example, the first connecting line CL1 is in the first signal line layer, and the second scan signal line Scan_N-7 is in the first gate metal layer. Optionally, the first connecting line CL1 extends along the second direction DR2, and the second scan signal line Scan_N-7 extends along the first direction DR1.

[0081] In some embodiments, the second light emitting control signal line EM_N-4 is configured to receive an output signal from a previous stage of the third scan circuit EM GOA. In some embodiments, the display panel further includes a second connecting line CL2 connecting the second light emitting control signal line EM_N-4 to the previous stage of the third scan circuit EM GOA. Optionally, the second connecting line CL2 and the second light emitting control signal line EM_N-4 are in two different layers. In one example, the second connecting line CL2 is in the first signal line layer, and the second light emitting control signal line EM_N-4 is in the first gate metal layer. Optionally, the second connecting line CL2 extends along the second direction DR2, and the second light emitting control signal line EM_N-4 extends along the first direction DR1. Optionally, the first connecting line CL1 and the second connecting line CL2 are in a same layer.

[0082] In some embodiments, the one or more scan circuits may use double-sided driving or single-sided driving. In one example, the first scan circuit and the third scan circuit use double-sided driving, and the second scan circuit uses single-sided driving.

[0083] In some embodiments, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, and the second light emitting control signal line EM_N-4 cross over a plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. In some embodiments, the display panel further includes a first intermediate line IML1 connecting the gate line Gate and the first scan circuit Gate GOA, a second intermediate line IML2 connecting the first scan signal line Scan_N and the second scan circuit Scan GOA, a third intermediate line IML3 connecting the first light emitting control signal line EM_N and the third scan circuit EM GOA, and a fourth intermediate line IML4 connecting the second light emitting control signal line EM_N-4 and the second connecting line CL2.

[0084] In some embodiments, the gate line Gate and the first intermediate line IML1 are in a same layer, e.g., the second gate metal layer. In some embodiments, the first scan signal line Scan_N and the second intermediate line IML2 are in a same layer, e.g., the first gate metal layer. In some embodiments, the first light emitting control signal line EM_N and the third intermediate line IML3 are in a same layer, e.g., the second gate metal layer. In some embodiments, the second light emitting control signal line EM_N-4 and the fourth intermediate line IML4 are in a same layer, e.g., the first gate metal layer.

[0085] FIG. 4 is a cross-sectional view along an A-A’ line in FIG. 3. Referring to FIG. 3 and FIG. 4, the display panel in some embodiments includes a base substrate BS, a buffer layer BUF on the base substrate BS, a first gate metal layer Gate1 on a side of the buffer BUF away from the base substrate BS, a gate insulating layer GI on a side of the first gate metal layer Gate1 away from the base substrate BS, a second gate metal layer Gate2 on a side of the gate insulating layer GI away from the base substrate BS, an inter-layer dielectric layer ILD on a side of the second gate metal layer Gate2 away from the base substrate BS, a first signal line layer SD1 on a side of the inter-layer dielectric layer ILD away from the base substrate BS, and a passivation layer PVX on a side of the first signal line layer SD1 away from the base substrate BS.

[0086] In some embodiments, the second scan signal line Scan_N-7, the first scan signal line Scan_N, and the second light emitting control signal line EM_N-4 are in the first gate metal layer. In some embodiments, the first reset voltage line Vint1, the gate line Gate, the first light emitting control signal line EM_N, and the second reset voltage line Vint2 are in the second gate metal layer. In some embodiments, the first reset signal supply line SVint1 and the second reset signal supply line SVint2 are in the first signal line layer.

[0087] In some embodiments, orthographic projections of connecting lines of the plurality of connecting lines in the first gate metal layer on a base substrate are non-overlapping with orthographic projections of connecting lines of the plurality of connecting lines in the second gate metal layer on the base substrate. In alternative embodiments, an orthographic projection of at least one connecting line of the plurality of connecting lines in the first gate metal layer on a base substrate at least partially overlaps with an orthographic projection of at least one connecting line of the plurality of connecting lines in the second gate metal layer on the base substrate.

[0088] In some embodiments, connecting lines of the plurality of connecting lines in the first gate metal layer are equi-spaced, and connecting lines of the plurality of connecting lines in the second gate metal layer are equi-spaced.

[0089] In some embodiments, the plurality of connecting lines in the first gate metal layer and in the second gate metal layer are equi-spaced. In alternative embodiments, at least two connecting lines of the plurality of connecting lines are spaced apart from each other by a distance different from other connecting lines. In one particular example, the first scan signal line Scan_N is spaced apart from the first light emitting control signal line EM_N by a first distance, other connecting lines are spaced apart from each other by a second distance, and the first distance is greater than the second distance.

[0090] In some embodiments, the plurality of connecting lines in the first gate metal layer and in the second gate metal layer have a same line width. In alternative embodiments, line widths of at least two connecting lines of the plurality of connecting lines are different from each other.

[0091] FIG. 5 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. The respective scan unit may be a scan unit of the first scan circuit, the second scan circuit, or the third scan circuit. In one example, the respective scan unit is a scan unit of the first scan circuit. Referring to FIG. 5, the respective scan unit in some embodiments includes a first control transistor GT1 to an eighth control transistor GT8, a first control capacitor GC1 and a second control capacitor GC2. In some embodiments, a gate electrode of the first control transistor GT1 is electrically connected to a first clock signal terminal GCK1, a first electrode of the first control transistor GT1 is electrically connected to an input terminal GIN, a second electrode of the first control transistor GT1 is electrically connected to a first node G1; a gate electrode of the second control transistor GT2 is electrically connected to the first node G1, a first electrode of the second control transistor GT2 is electrically connected to the first clock signal terminal GCK1, the second electrode of the second control transistor GT2 is electrically connected to a second node G2; a gate electrode of the third control transistor GT3 is electrically connected to a first clock signal terminal GCK1, a first electrode of the third control transistor GT3 is electrically connected to a first power supply signal VGL, a second electrode of the third control transistor GT3 is electrically connected to the second node G2; a gate electrode of the fourth control transistor GT4 is electrically connected to the second node G2, a first electrode of the fourth control transistor GT4 is electrically connected to a second power supply signal VGH, a second electrode of the fourth control transistor GT4 is electrically connected to an output terminal GOUT; a gate electrode of the fifth control transistor GT5 is electrically connected to a third node G3, a first electrode of the fifth control transistor GT5 is electrically connected to a second clock signal terminal GCK2, a second electrode of the fifth control transistor GT5 is electrically connected to the output terminal GOUT; a gate electrode of the sixth control transistor GT6 is electrically connected to the second node G2, a first electrode of the sixth control transistor GT6 is electrically connected to the second power supply signal VGH, a second electrode of the sixth control transistor GT6 is electrically connected to a first electrode of a seventh control transistor GT7; a gate electrode of the seventh control transistor GT7 is electrically connected to the second clock signal terminal GCK2, a second electrode of the seventh control transistor GT7 is electrically connected to the first node G1; a gate electrode of the eighth control transistor GT8 is electrically connected to a first power supply signal VGL, a first electrode of the eighth control transistor GT8 is electrically connected to the first node G1, a second electrode of the eighth control transistor GT8 is electrically connected to a third node G3; a first electrode plate GC11 of a first control capacitor GC1 is electrically connected to the second node G2, a second electrode plate GC12 of the first control capacitor GC1 is electrically connected to the second power supply signal VGH; and a first electrode plate GC21 of a second control capacitor GC2 is electrically connected to the third node G3, and a second electrode plate GC22 of the second control capacitor GC2 is electrically connected to the output terminal GOUT. In one example, the first control transistor GT1 to the eighth control transistor GT8 may be a P-type transistor or may be an N-type transistor. In another example, the second power supply signal VGH provides a continuous high level signal and the first power supply signal VGL provides a continuous low level signal.

[0092] FIG. 6A is a schematic diagram illustrating the structure of a portion of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. FIG. 6B is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the respective scan unit depicted in FIG. 6A. FIG. 6C is a schematic diagram illustrating the structure of a first gate metal layer in the portion of the respective scan unit depicted in FIG. 6A. FIG. 6D is a schematic diagram illustrating the structure of a second gate metal layer in the portion of the respective scan unit depicted in FIG. 6A. FIG. 6E is a schematic diagram illustrating the structure of an inter-layer dielectric layer in the portion of the respective scan unit depicted in FIG. 6A. FIG. 6F is a schematic diagram illustrating the structure of a first signal line layer in the portion of the respective scan unit depicted in FIG. 6A. Referring to FIG. 6A to FIG. 6F, in some embodiments, the semiconductor material layer includes an active layer ACT5 of the fifth control transistor GT5; the first gate metal layer includes a gate electrode G5 of the fifth control transistor GT5 and a first electrode plate GC21 of the second control capacitor GC2; the second gate metal layer includes a second electrode plate GC22 of the second control capacitor GC2; the first signal line layer includes a first electrode and a second electrode of the fifth control transistor GT5, and an output terminal GOUT. Optionally, the output terminal GOUT is connected to the second electrode plate GC22 of the second control capacitor GC2 through one or more vias extending through the inter-layer dielectric layer. The gate line depicted in FIG. 3 (denoted as “Gate” in FIG. 3) is connected to the output terminal GOUT.

[0093] In some embodiments, the gate line is in the second gate metal layer as depicted in FIG. 3. The inventors of the present disclosure discover that, by having the gate line in in the second gate metal layer, when the gate line crosses over the connecting lines in the first signal line layer, no jump wiring adjustments are required, reducing the need for via holes. The spacing between the connecting lines and the reset signal lines can then be horizontally compressed, enabling space optimization. This wiring scheme is applicable to scenarios where there is no gate metal layer pattern between the display area and scan circuits, such as where there are no multiplexer units between the display area and scan circuits, or when fanout wiring is located outside the scan circuit.

[0094] In alternative embodiments, the gate line is in the first signal line layer, e.g., in a same layer as the output terminal GOUT depicted in FIG. 6A to FIG. 6F.

[0095] FIG. 7 shows a signal line layout for a row of pixel driving circuits in a display panel in some embodiments according to the present disclosure. Referring to FIG. 7, in some embodiments, a plurality of signal lines configured to provide signals to a row of pixel driving circuits are in a same layer in a peripheral area of a display panel. In some embodiments, the plurality of signal lines in the peripheral area include the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2. In some embodiments, the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2 are in a same layer in a peripheral area of a display panel.

[0096] In some embodiments, the same layer is a first signal line layer. Referring to FIG. 7, in some embodiments, the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2 are in the first signal line layer.

[0097] In some embodiments, the display panel further includes a first reset signal supply line SVint1 and a second reset signal supply line SVint2 in the peripheral area. Optionally, the first reset signal line Vint1 and the second reset signal line Vint2 extend along a first direction DR1; and the first reset signal supply line SVint1 and the second reset signal supply line SVint2 extend along a second direction DR2.

[0098] In some embodiments, the first reset signal supply line SVint1 and the second reset signal supply line SVint2 are in a second signal line layer on a side of the first signal line layer away from a base substrate. The first reset signal supply line SVint1 is electrically connected to the first reset signal line Vint1 through a via, and the second reset signal supply line SVint2 is electrically connected to the second reset signal line Vint2 through a via.

[0099] In some embodiments, the display panel further includes one or more scan circuits. In some embodiments, the one or more scan circuits include a first scan circuit Gate GOA, a second scan circuit Scan GOA, and a third scan circuit EM GOA. In some embodiments, the first scan circuit Gate GOA is configured to provide a gate scanning signal to the gate line Gate; the second scan circuit Scan GOA is configured to provide a scanning signal to the first scan signal line Scan_N; and the third scan circuit EM GOA is configured to provide a light emitting control signal to the first light emitting control signal line EM_N.

[0100] In some embodiments, the second scan signal line Scan_N-7 is configured to receive an output signal from a previous stage of the second scan circuit Scan GOA. In some embodiments, the display panel further includes a first connecting line CL1 connecting the second scan signal line Scan_N-7 to the previous stage of the second scan circuit Scan GOA. Optionally, the first connecting line CL1 and the second scan signal line Scan_N-7 are in two different layers. In one example, the first connecting line CL1 is in the first gate metal layer, and the second scan signal line Scan_N-7 is in the first signal line layer. Optionally, the first connecting line CL1 extends along the second direction DR2, and the second scan signal line Scan_N-7 extends along the first direction DR1.

[0101] In some embodiments, the second light emitting control signal line EM_N-4 is configured to receive an output signal from a previous stage of the third scan circuit EM GOA. In some embodiments, the display panel further includes a second connecting line CL2 connecting the second light emitting control signal line EM_N-4 to the previous stage of the third scan circuit EM GOA. Optionally, the second connecting line CL2 and the second light emitting control signal line EM_N-4 are in two different layers. In one example, the second connecting line CL2 is in the first gate metal layer, and the second light emitting control signal line EM_N-4 is in the first signal line layer. Optionally, the second connecting line CL2 extends along the second direction DR2, and the second light emitting control signal line EM_N-4 extends along the first direction DR1.

[0102] The inventors of the present disclosure discover that the layout depicted in FIG. 7 is applicable to scenarios where there is a gate metal layer pattern between the display area and the one or more scan circuits. Consequently, the connection lines between the display area and the one or more scan circuits can only use the first signal line layer, while the connecting lines between adjacent scan units in different stages can only use the gate metal layer (e.g., the first gate metal layer depicted in FIG. 7) .

[0103] The inventors of the present disclosure discover that the first gate metal layer is beneath the second gate metal layer, with an inorganic insulating layer separating the two. Similarly, an inorganic layer separates the second gate metal layer from the first signal line layer. Consequently, the first gate metal layer offers advantages over the second gate metal layer in terms of both interlayer spacing and insulation thickness. Using the first gate metal layer reduces overlapping capacitance with the first signal line layer, thereby ensuring the integrity of the output signal waveform.

[0104] In some embodiments, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, and the second light emitting control signal line EM_N-4 cross over a plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. In some embodiments, the display panel further includes a first intermediate line IML1 connecting the gate line Gate and the first scan circuit Gate GOA, a second intermediate line IML2 connecting the first scan signal line Scan_N and the second scan circuit Scan GOA, a third intermediate line IML3 connecting the first light emitting control signal line EM_N and the third scan circuit EM GOA, and a fourth intermediate line IML4 connecting the second light emitting control signal line EM_N-4 and the second connecting line CL2.

[0105] In some embodiments, the gate line Gate and the first intermediate line IML1 are in a same layer, e.g., the first signal line layer. In some embodiments, the first scan signal line Scan_N and the second intermediate line IML2 are in a same layer, e.g., the first signal line layer. In some embodiments, the first light emitting control signal line EM_N and the third intermediate line IML3 are in a same layer, e.g., the first signal line layer. In some embodiments, the second light emitting control signal line EM_N-4 and the fourth intermediate line IML4 are in a same layer, e.g., the first signal line layer.

[0106] In alternative embodiments, the gate line Gate is in the first signal line layer, and the first intermediate line IML1 is in the second signal line layer; the first scan signal line Scan_N is in the first signal line layer, and the second intermediate line IML2 is in the second signal line layer; the first light emitting control signal line EM_N is in the first signal line layer, and the third intermediate line IML3 is in the second signal line layer; the second light emitting control signal line EM_N-4 is in the first signal line layer, and the fourth intermediate line IML4 is in the second signal line layer.

[0107] FIG. 8 shows a signal line layout for a row of pixel driving circuits in a display panel in some embodiments according to the present disclosure. Referring to FIG. 8, in some embodiments, a plurality of signal lines configured to provide signals to a row of pixel driving circuits are in a same layer in a peripheral area of a display panel. In some embodiments, the plurality of signal lines in the peripheral area include the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2. In some embodiments, the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2 are in a same layer in a peripheral area of a display panel.

[0108] In some embodiments, the same layer is a first signal line layer. Referring to FIG. 8, in some embodiments, the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2 are in the first signal line layer.

[0109] In some embodiments, the display panel further includes a first reset signal supply line SVint1 and a second reset signal supply line SVint2 in the peripheral area. Optionally, the first reset signal line Vint1 and the second reset signal line Vint2 extend along a first direction DR1; and the first reset signal supply line SVint1 and the second reset signal supply line SVint2 extend along a second direction DR2.

[0110] In some embodiments, the first reset signal supply line SVint1 and the second reset signal supply line SVint2 are in a second signal line layer on a side of the first signal line layer away from a base substrate. The first reset signal supply line SVint1 is electrically connected to the first reset signal line Vint1 through a via, and the second reset signal supply line SVint2 is electrically connected to the second reset signal line Vint2 through a via.

[0111] In some embodiments, the display panel further includes one or more scan circuits. In some embodiments, the one or more scan circuits include a first scan circuit Gate GOA, a second scan circuit Scan GOA, and a third scan circuit EM GOA. In some embodiments, the first scan circuit Gate GOA is configured to provide a gate scanning signal to the gate line Gate; the second scan circuit Scan GOA is configured to provide a scanning signal to the first scan signal line Scan_N; and the third scan circuit EM GOA is configured to provide a light emitting control signal to the first light emitting control signal line EM_N.

[0112] In some embodiments, the second scan signal line Scan_N-7 is configured to receive an output signal from a previous stage of the second scan circuit Scan GOA. In some embodiments, the display panel further includes a first connecting line CL1 connecting the second scan signal line Scan_N-7 to the previous stage of the second scan circuit Scan GOA. Optionally, the first connecting line CL1 and the second scan signal line Scan_N-7 are in a same layer. In one example, the first connecting line CL1 and the second scan signal line Scan_N-7 are in the first signal line layer. Optionally, the first connecting line CL1 extends along the second direction DR2, and the second scan signal line Scan_N-7 extends along the first direction DR1.

[0113] In some embodiments, the second light emitting control signal line EM_N-4 is configured to receive an output signal from a previous stage of the third scan circuit EM GOA. In some embodiments, the display panel further includes a second connecting line CL2 connecting the second light emitting control signal line EM_N-4 to the previous stage of the third scan circuit EM GOA. Optionally, the second connecting line CL2 and the second light emitting control signal line EM_N-4 are in a same layer. In one example, the second connecting line CL2 and the second light emitting control signal line EM_N-4 are in the first signal line layer. Optionally, the second connecting line CL2 extends along the second direction DR2, and the second light emitting control signal line EM_N-4 extends along the first direction DR1.

[0114] In some embodiments, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, and the second light emitting control signal line EM_N-4 cross over a plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. In some embodiments, the display panel further includes a first intermediate line IML1 connecting the gate line Gate and the first scan circuit Gate GOA, a second intermediate line IML2 connecting the first scan signal line Scan_N and the second scan circuit Scan GOA, a third intermediate line IML3 connecting the first light emitting control signal line EM_N and the third scan circuit EM GOA, and a fourth intermediate line IML4 connecting the second light emitting control signal line EM_N-4 and the second connecting line CL2.

[0115] In some embodiments, the first intermediate line IML1 is in a layer different from the gate line Gate. In one example, the gate line Gate is in the first signal line layer; and the first intermediate line IML1 is in the second gate metal layer, the first signal line layer being on a side of the second gate metal layer away from the base substrate. Optionally, the second connecting line CL2 extends along the second direction DR2, the first intermediate line IML1 extends along the first direction DR1, and the gate line Gate extends along the first direction DR1.

[0116] In some embodiments, the first intermediate line IML1 crosses over the plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. Optionally, the plurality of connecting lines CLLS are in the first signal line layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the plurality of connecting lines CLLS extend along the second direction DR2.

[0117] In some embodiments, the second intermediate line IML2 is in a layer different from the first scan signal line Scan_N. In one example, the first scan signal line Scan_N is in the first signal line layer; and the second intermediate line IML2 is in the first gate metal layer, the first signal line layer being on a side of the first gate metal layer away from the base substrate. Optionally, the second intermediate line IML2 extends along the first direction DR1, and the first scan signal line Scan_N extends along the first direction DR1.

[0118] In some embodiments, the second intermediate line IML2 crosses over the plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. Optionally, the plurality of connecting lines CLLS are in the first signal line layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the plurality of connecting lines CLLS extend along the second direction DR2.

[0119] In some embodiments, the third intermediate line IML3 is in a layer different from the first light emitting control signal line EM_N. In one example, the first light emitting control signal line EM_N is in the first signal line layer; and the third intermediate line IML3 is in the second gate metal layer, the first signal line layer being on a side of the second gate metal layer away from the base substrate. Optionally, the third intermediate line IML3 extends along the first direction DR1, and the first light emitting control signal line EM_N extends along the first direction DR1.

[0120] In some embodiments, the third intermediate line IML3 crosses over the plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. Optionally, the plurality of connecting lines CLLS are in the first signal line layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the plurality of connecting lines CLLS extend along the second direction DR2.

[0121] In some embodiments, the fourth intermediate line IML4 is in a layer different from the second connecting line CL2 and the second light emitting control signal line EM_N-4. In one example, the second connecting line CL2 and the second light emitting control signal line EM_N-4 are in the first signal line layer; and the fourth intermediate line IML4 is in the second signal line layer on a side of the first signal line layer away from the base substrate. Optionally, the second connecting line CL2 extends along the second direction DR2, the fourth intermediate line IML4 extends along the first direction DR1, and the second light emitting control signal line EM_N-4 extends along the first direction DR1.

[0122] In some embodiments, the fourth intermediate line IML4 crosses over one or more connecting lines CLS between the second connecting line CL2 and the one or more scan circuits. Optionally, the one or more connecting lines CLS are in the first signal line layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the one or more connecting lines CLS extend along the second direction DR2.

[0123] In alternative embodiments, the fourth intermediate line IML4 is in the first gate metal layer.

[0124] In alternative embodiments, the fourth intermediate line IML4 is in the second gate metal layer.

[0125] In alternative embodiments, the gate line Gate is in the first signal line layer, and the first intermediate line IML1 is in the second signal line layer; the first scan signal line Scan_N is in the first signal line layer, and the second intermediate line IML2 is in the second signal line layer; the first light emitting control signal line EM_N is in the first signal line layer, and the third intermediate line IML3 is in the second signal line layer; the second light emitting control signal line EM_N-4 is in the first signal line layer, and the fourth intermediate line IML4 is in the second signal line layer.

[0126] FIG. 9 shows a signal line layout for a row of pixel driving circuits in a display panel in some embodiments according to the present disclosure. Referring to FIG. 9, in some embodiments, a plurality of signal lines configured to provide signals to a row of pixel driving circuits are in a same layer in a peripheral area of a display panel. In some embodiments, the plurality of signal lines in the peripheral area include the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2. In some embodiments, the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2 are in a same layer in a peripheral area of a display panel.

[0127] In some embodiments, the same layer is a second signal line layer. Referring to FIG. 9, in some embodiments, the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2 are in the second signal line layer.

[0128] In some embodiments, the display panel further includes a first reset signal supply line SVint1 and a second reset signal supply line SVint2 in the peripheral area. Optionally, the first reset signal line Vint1 and the second reset signal line Vint2 extend along a first direction DR1; and the first reset signal supply line SVint1 and the second reset signal supply line SVint2 extend along a second direction DR2.

[0129] In some embodiments, the first reset signal supply line SVint1 and the second reset signal supply line SVint2 are in a first signal line layer on a side of the second signal line layer closer to a base substrate. The first reset signal supply line SVint1 is electrically connected to the first reset signal line Vint1 through a via, and the second reset signal supply line SVint2 is electrically connected to the second reset signal line Vint2 through a via.

[0130] In some embodiments, the display panel further includes one or more scan circuits. In some embodiments, the one or more scan circuits include a first scan circuit Gate GOA, a second scan circuit Scan GOA, and a third scan circuit EM GOA. In some embodiments, the first scan circuit Gate GOA is configured to provide a gate scanning signal to the gate line Gate; the second scan circuit Scan GOA is configured to provide a scanning signal to the first scan signal line Scan_N; and the third scan circuit EM GOA is configured to provide a light emitting control signal to the first light emitting control signal line EM_N.

[0131] In some embodiments, the second scan signal line Scan_N-7 is configured to receive an output signal from a previous stage of the second scan circuit Scan GOA. In some embodiments, the display panel further includes a first connecting line CL1 connecting the second scan signal line Scan_N-7 to the previous stage of the second scan circuit Scan GOA. Optionally, the first connecting line CL1 and the second scan signal line Scan_N-7 are in two different layers. In one example, the first connecting line CL1 is in the first gate metal layer, and the second scan signal line Scan_N-7 is in the second signal line layer. Optionally, the first connecting line CL1 extends along the second direction DR2, and the second scan signal line Scan_N-7 extends along the first direction DR1.

[0132] In some embodiments, the second light emitting control signal line EM_N-4 is configured to receive an output signal from a previous stage of the third scan circuit EM GOA. In some embodiments, the display panel further includes a second connecting line CL2 connecting the second light emitting control signal line EM_N-4 to the previous stage of the third scan circuit EM GOA. Optionally, the second connecting line CL2 and the second light emitting control signal line EM_N-4 are in two different layers. In one example, the second connecting line CL2 is in the first gate metal layer, and the second light emitting control signal line EM_N-4 is in the second signal line layer. Optionally, the second connecting line CL2 extends along the second direction DR2, and the second light emitting control signal line EM_N-4 extends along the first direction DR1.

[0133] In some embodiments, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, and the second light emitting control signal line EM_N-4 cross over a plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. In some embodiments, the display panel further includes a first intermediate line IML1 connecting the gate line Gate and the first scan circuit Gate GOA, a second intermediate line IML2 connecting the first scan signal line Scan_N and the second scan circuit Scan GOA, a third intermediate line IML3 connecting the first light emitting control signal line EM_N and the third scan circuit EM GOA, and a fourth intermediate line IML4 connecting the second light emitting control signal line EM_N-4 and the second connecting line CL2.

[0134] In some embodiments, the first intermediate line IML1 is in a layer different from the gate line Gate. In one example, the gate line Gate is in the second signal line layer; and the first intermediate line IML1 is in the first signal line layer, the second signal line layer being on a side of the first signal line layer away from the base substrate. Optionally, the second connecting line CL2 extends along the second direction DR2, the first intermediate line IML1 extends along the first direction DR1, and the gate line Gate extends along the first direction DR1.

[0135] In some embodiments, the first intermediate line IML1 crosses over the plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. Optionally, the plurality of connecting lines CLLS are in the first gate metal layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the plurality of connecting lines CLLS extend along the second direction DR2.

[0136] In some embodiments, the second intermediate line IML2 is in a layer different from the first scan signal line Scan_N. In one example, the first scan signal line Scan_N is in the second signal line layer; and the second intermediate line IML2 is in the first signal line layer, the second signal line layer being on a side of the first signal line layer away from the base substrate. Optionally, the second intermediate line IML2 extends along the first direction DR1, and the first scan signal line Scan_N extends along the first direction DR1.

[0137] In some embodiments, the second intermediate line IML2 crosses over the plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. Optionally, the plurality of connecting lines CLLS are in the first gate metal layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the plurality of connecting lines CLLS extend along the second direction DR2.

[0138] In some embodiments, the third intermediate line IML3 is in a layer different from the first light emitting control signal line EM_N. In one example, the first light emitting control signal line EM_N is in the second signal line layer; and the third intermediate line IML3 is in the first signal line layer, the second signal line layer being on a side of the first signal line layer away from the base substrate. Optionally, the third intermediate line IML3 extends along the first direction DR1, and the first light emitting control signal line EM_N extends along the first direction DR1.

[0139] In some embodiments, the third intermediate line IML3 crosses over the plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. Optionally, the plurality of connecting lines CLLS are in the first gate metal layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the plurality of connecting lines CLLS extend along the second direction DR2.

[0140] In some embodiments, the fourth intermediate line IML4 is in a layer different from the second connecting line CL2 and the second light emitting control signal line EM_N-4. In one example, the second connecting line CL2 is in the first gate metal layer, the fourth intermediate line IML4 is in the first signal line layer on a side of the first gate metal layer away from the base substrate, and the second light emitting control signal line EM_N-4 is in a second signal line layer on a side of the first signal line layer away from the base substrate. Optionally, the second connecting line CL2 extends along the second direction DR2, the fourth intermediate line IML4 extends along the first direction DR1, and the second light emitting control signal line EM_N-4 extends along the first direction DR1.

[0141] In some embodiments, the fourth intermediate line IML4 crosses over one or more connecting lines CLS between the second connecting line CL2 and the one or more scan circuits. Optionally, the one or more connecting lines CLS are in the first gate metal layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the one or more connecting lines CLS extend along the second direction DR2.

[0142] The inventors of the present disclosure discover that the layout depicted in FIG. 9 is applicable to scenarios where both a gate metal layer and the first signal line layer patterns exist between the display area AA and the one or more scan circuits. Examples of such products include designs with multiplex units in the corners or fanouts with a gate metal layer patterns, as well as cases where the fanout includes the first signal line layer.

[0143] FIG. 10 shows a signal line layout for a row of pixel driving circuits in a display panel in some embodiments according to the present disclosure. Referring to FIG. 10, in some embodiments, a plurality of signal lines configured to provide signals to a row of pixel driving circuits are in a same layer in a peripheral area of a display panel. In some embodiments, the plurality of signal lines in the peripheral area include the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2. In some embodiments, the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2 are in a same layer in a peripheral area of a display panel.

[0144] In some embodiments, the same layer is a second signal line layer. Referring to FIG. 10, in some embodiments, the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2 are in the second signal line layer.

[0145] In some embodiments, the display panel further includes a first reset signal supply line SVint1 and a second reset signal supply line SVint2 in the peripheral area. Optionally, the first reset signal line Vint1 and the second reset signal line Vint2 extend along a first direction DR1; and the first reset signal supply line SVint1 and the second reset signal supply line SVint2 extend along a second direction DR2.

[0146] In some embodiments, the first reset signal supply line SVint1 and the second reset signal supply line SVint2 are in a first signal line layer on a side of the second signal line layer closer to a base substrate. The first reset signal supply line SVint1 is electrically connected to the first reset signal line Vint1 through a via, and the second reset signal supply line SVint2 is electrically connected to the second reset signal line Vint2 through a via.

[0147] In some embodiments, the display panel further includes one or more scan circuits. In some embodiments, the one or more scan circuits include a first scan circuit Gate GOA, a second scan circuit Scan GOA, and a third scan circuit EM GOA. In some embodiments, the first scan circuit Gate GOA is configured to provide a gate scanning signal to the gate line Gate; the second scan circuit Scan GOA is configured to provide a scanning signal to the first scan signal line Scan_N; and the third scan circuit EM GOA is configured to provide a light emitting control signal to the first light emitting control signal line EM_N.

[0148] In some embodiments, the second scan signal line Scan_N-7 is configured to receive an output signal from a previous stage of the second scan circuit Scan GOA. In some embodiments, the display panel further includes a first connecting line CL1 connecting the second scan signal line Scan_N-7 to the previous stage of the second scan circuit Scan GOA. Optionally, the first connecting line CL1 and the second scan signal line Scan_N-7 are in two different layers. In one example, the first connecting line CL1 is in the first signal line layer, and the second scan signal line Scan_N-7 is in the second signal line layer. Optionally, the first connecting line CL1 extends along the second direction DR2, and the second scan signal line Scan_N-7 extends along the first direction DR1.

[0149] In some embodiments, the second light emitting control signal line EM_N-4 is configured to receive an output signal from a previous stage of the third scan circuit EM GOA. In some embodiments, the display panel further includes a second connecting line CL2 connecting the second light emitting control signal line EM_N-4 to the previous stage of the third scan circuit EM GOA. Optionally, the second connecting line CL2 and the second light emitting control signal line EM_N-4 are in two different layers. In one example, the second connecting line CL2 is in the first signal line layer, and the second light emitting control signal line EM_N-4 is in the second signal line layer. Optionally, the second connecting line CL2 extends along the second direction DR2, and the second light emitting control signal line EM_N-4 extends along the first direction DR1.

[0150] In some embodiments, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, and the second light emitting control signal line EM_N-4 cross over a plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. In some embodiments, the display panel further includes a first intermediate line IML1 connecting the gate line Gate and the first scan circuit Gate GOA, a second intermediate line IML2 connecting the first scan signal line Scan_N and the second scan circuit Scan GOA, a third intermediate line IML3 connecting the first light emitting control signal line EM_N and the third scan circuit EM GOA, and a fourth intermediate line IML4 connecting the second light emitting control signal line EM_N-4 and the second connecting line CL2.

[0151] In some embodiments, the first intermediate line IML1 is in a layer different from the gate line Gate. In one example, the gate line Gate is in the second signal line layer; and the first intermediate line IML1 is in the second gate metal layer, the second signal line layer being on a side of the second gate metal layer away from the base substrate. Optionally, the second connecting line CL2 extends along the second direction DR2, the first intermediate line IML1 extends along the first direction DR1, and the gate line Gate extends along the first direction DR1.

[0152] In some embodiments, the first intermediate line IML1 crosses over the plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. Optionally, the plurality of connecting lines CLLS are in the first signal line layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the plurality of connecting lines CLLS extend along the second direction DR2.

[0153] In some embodiments, the second intermediate line IML2 is in a layer different from the first scan signal line Scan_N. In one example, the first scan signal line Scan_N is in the second signal line layer; and the second intermediate line IML2 is in the first gate metal layer, the second signal line layer being on a side of the first gate metal layer away from the base substrate. Optionally, the second intermediate line IML2 extends along the first direction DR1, and the first scan signal line Scan_N extends along the first direction DR1.

[0154] In some embodiments, the second intermediate line IML2 crosses over the plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. Optionally, the plurality of connecting lines CLLS are in the first signal line layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the plurality of connecting lines CLLS extend along the second direction DR2.

[0155] In some embodiments, the third intermediate line IML3 is in a layer different from the first light emitting control signal line EM_N. In one example, the first light emitting control signal line EM_N is in the second signal line layer; and the third intermediate line IML3 is in the second gate metal layer, the second signal line layer being on a side of the second gate metal layer away from the base substrate. Optionally, the third intermediate line IML3 extends along the first direction DR1, and the first light emitting control signal line EM_N extends along the first direction DR1.

[0156] In some embodiments, the third intermediate line IML3 crosses over the plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. Optionally, the plurality of connecting lines CLLS are in the first signal line layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the plurality of connecting lines CLLS extend along the second direction DR2.

[0157] In some embodiments, the fourth intermediate line IML4 is in a layer different from the second connecting line CL2, and in a same layer as the second light emitting control signal line EM_N-4. In one example, the second connecting line CL2 is in the first signal line layer, the fourth intermediate line IML4 is in the second signal line layer on a side of the first gate metal layer away from the base substrate, and the second light emitting control signal line EM_N-4 is in a second signal line layer on a side of the first signal line layer away from the base substrate. Optionally, the second connecting line CL2 extends along the second direction DR2, the fourth intermediate line IML4 extends along the first direction DR1, and the second light emitting control signal line EM_N-4 extends along the first direction DR1.

[0158] In some embodiments, the fourth intermediate line IML4 crosses over one or more connecting lines CLS between the second connecting line CL2 and the one or more scan circuits. Optionally, the one or more connecting lines CLS are in the first signal line layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the one or more connecting lines CLS extend along the second direction DR2.

[0159] In some embodiments, the plurality of connecting lines between a display area and one or more scan circuits include multiple connecting lines transmitting signals from one or more previous stages to one or more next stages. FIG. 11A illustrates multiple connecting lines of a plurality of connecting lines between a display area and one or more scan circuits in a display panel in some embodiments according to the present disclosure. The arrows in FIG. 11A denote that the multiple connecting lines are configured to transmit signals from one or more previous stages to one or more next stages.

[0160] In some embodiments, the plurality of connecting lines between a display area and one or more scan circuits include multiple connecting lines transmitting signals from one or more next stages to one or more previous stages. FIG. 11B illustrates multiple connecting lines of a plurality of connecting lines between a display area and one or more scan circuits in a display panel in some embodiments according to the present disclosure. The arrows in FIG. 11B denote that the multiple connecting lines are configured to transmit signals from one or more next stages to one or more previous stages.

[0161] In some embodiments, the third scan circuit is configured to provide a second light emitting control signal from a third light emitting control signal line. Optionally, the third light emitting control signal line EM_N+4 is connected to a second stage of the third scan circuit, the first light emitting control signal line EM_N is connected to a first stage of the third scan circuit, the first stage is four stages ahead of the third stage.

[0162] FIG. 12 shows a signal line layout for a row of pixel driving circuits in a display panel in some embodiments according to the present disclosure. The display panel depicted in FIG. 12 differs from the display panel depicted in FIG. 10 in that the third scan circuit is configured to provide a signal from the third light emitting control signal line EM_N+4 to the gate electrode of the second light emitting control transistor in the corresponding rows of pixel driving circuits.

[0163] Referring to FIG. 12, in some embodiments, a plurality of signal lines configured to provide signals to a row of pixel driving circuits are in a same layer in a peripheral area of a display panel. In some embodiments, the plurality of signal lines in the peripheral area include the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, a third light emitting control signal line EM_N+4, and the second reset voltage line Vint2. In some embodiments, the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the third light emitting control signal line EM_N+4, and the second reset voltage line Vint2 are in a same layer in a peripheral area of a display panel.

[0164] In some embodiments, the same layer is a second signal line layer. Referring to FIG. 12, in some embodiments, the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, the second light emitting control signal line EM_N-4, and the second reset voltage line Vint2 are in the second signal line layer.

[0165] In some embodiments, the display panel further includes a first reset signal supply line SVint1 and a second reset signal supply line SVint2 in the peripheral area. Optionally, the first reset signal line Vint1 and the second reset signal line Vint2 extend along a first direction DR1; and the first reset signal supply line SVint1 and the second reset signal supply line SVint2 extend along a second direction DR2.

[0166] In some embodiments, the first reset signal supply line SVint1 and the second reset signal supply line SVint2 are in a first signal line layer on a side of the second signal line layer closer to a base substrate. The first reset signal supply line SVint1 is electrically connected to the first reset signal line Vint1 through a via, and the second reset signal supply line SVint2 is electrically connected to the second reset signal line Vint2 through a via.

[0167] In some embodiments, the display panel further includes one or more scan circuits. In some embodiments, the one or more scan circuits include a first scan circuit Gate GOA, a second scan circuit Scan GOA, and a third scan circuit EM GOA. In some embodiments, the first scan circuit Gate GOA is configured to provide a gate scanning signal to the gate line Gate; the second scan circuit Scan GOA is configured to provide a scanning signal to the first scan signal line Scan_N; and the third scan circuit EM GOA is configured to provide a light emitting control signal to the first light emitting control signal line EM_N.

[0168] In some embodiments, the second scan signal line Scan_N-7 is configured to receive an output signal from a previous stage of the second scan circuit Scan GOA. In some embodiments, the display panel further includes a first connecting line CL1 connecting the second scan signal line Scan_N-7 to the previous stage of the second scan circuit Scan GOA. Optionally, the first connecting line CL1 and the second scan signal line Scan_N-7 are in two different layers. In one example, the first connecting line CL1 is in the first signal line layer, and the second scan signal line Scan_N-7 is in the second signal line layer. Optionally, the first connecting line CL1 extends along the second direction DR2, and the second scan signal line Scan_N-7 extends along the first direction DR1.

[0169] In some embodiments, the third light emitting control signal line EM_N+4 is configured to receive an output signal from a next stage of the third scan circuit EM GOA. In some embodiments, the display panel further includes a second connecting line CL2 connecting the third light emitting control signal line EM_N+4 to the next stage of the third scan circuit EM GOA. Optionally, the second connecting line CL2 and the third light emitting control signal line EM_N+4 are in two different layers. In one example, the second connecting line CL2 is in the first signal line layer, and the third light emitting control signal line EM_N+4 is in the second signal line layer. Optionally, the second connecting line CL2 extends along the second direction DR2, and the third light emitting control signal line EM_N+4 extends along the first direction DR1.

[0170] In some embodiments, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, and the third light emitting control signal line EM_N+4 cross over a plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. In some embodiments, the display panel further includes a first intermediate line IML1 connecting the gate line Gate and the first scan circuit Gate GOA, a second intermediate line IML2 connecting the first scan signal line Scan_N and the second scan circuit Scan GOA, a third intermediate line IML3 connecting the first light emitting control signal line EM_N and the third scan circuit EM GOA, and a fourth intermediate line IML4 connecting the third light emitting control signal line EM_N+4 and the second connecting line CL2.

[0171] In some embodiments, the first intermediate line IML1 is in a layer different from the gate line Gate. In one example, the gate line Gate is in the second signal line layer; and the first intermediate line IML1 is in the second gate metal layer, the second signal line layer being on a side of the second gate metal layer away from the base substrate. Optionally, the second connecting line CL2 extends along the second direction DR2, the first intermediate line IML1 extends along the first direction DR1, and the gate line Gate extends along the first direction DR1.

[0172] In some embodiments, the first intermediate line IML1 crosses over the plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. Optionally, the plurality of connecting lines CLLS are in the first signal line layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the plurality of connecting lines CLLS extend along the second direction DR2.

[0173] In some embodiments, the second intermediate line IML2 is in a layer different from the first scan signal line Scan_N. In one example, the first scan signal line Scan_N is in the second signal line layer; and the second intermediate line IML2 is in the first gate metal layer, the second signal line layer being on a side of the first gate metal layer away from the base substrate. Optionally, the second intermediate line IML2 extends along the first direction DR1, and the first scan signal line Scan_N extends along the first direction DR1.

[0174] In some embodiments, the second intermediate line IML2 crosses over the plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. Optionally, the plurality of connecting lines CLLS are in the first signal line layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the plurality of connecting lines CLLS extend along the second direction DR2.

[0175] In some embodiments, the third intermediate line IML3 is in a layer different from the first light emitting control signal line EM_N. In one example, the first light emitting control signal line EM_N is in the second signal line layer; and the third intermediate line IML3 is in the second gate metal layer, the second signal line layer being on a side of the second gate metal layer away from the base substrate. Optionally, the third intermediate line IML3 extends along the first direction DR1, and the first light emitting control signal line EM_N extends along the first direction DR1.

[0176] In some embodiments, the third intermediate line IML3 crosses over the plurality of connecting lines CLLS between the display area AA and the one or more scan circuits. Optionally, the plurality of connecting lines CLLS are in the first signal line layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the plurality of connecting lines CLLS extend along the second direction DR2.

[0177] In some embodiments, the fourth intermediate line IML4 is in a layer different from the second connecting line CL2, and in a same layer as the third light emitting control signal line EM_N+4. In one example, the second connecting line CL2 is in the first signal line layer, the fourth intermediate line IML4 is in the second signal line layer on a side of the first gate metal layer away from the base substrate, and the third light emitting control signal line EM_N+4 is in a second signal line layer on a side of the first signal line layer away from the base substrate. Optionally, the second connecting line CL2 extends along the second direction DR2, the fourth intermediate line IML4 extends along the first direction DR1, and the third light emitting control signal line EM_N+4 extends along the first direction DR1.

[0178] In some embodiments, the fourth intermediate line IML4 crosses over one or more connecting lines CLS between the second connecting line CL2 and the one or more scan circuits. Optionally, the one or more connecting lines CLS are in the first signal line layer (e.g., in a same layer as the first connecting line CL1 and the second connecting line CL2) . Optionally, the one or more connecting lines CLS extend along the second direction DR2.

[0179] The inventors of the present disclosure discover that, by having the third light emitting control signal line EM_N+4 for providing the second light emitting control signal to the gate electrode of the second light emitting control transistor in the pixel driving circuit, the overall layout is minimally impacted. The layouts of the signal lines described in the present disclosure are fully compatible with the gate electrode of the second light emitting control transistor receiving the second light emitting control signal from a later stage of scan unit in the third scan circuit.

[0180] FIG. 13 is a schematic diagram illustrating the structure of a portion of a scan circuit in some embodiments according to the present disclosure. In one example, FIG. 13 may depict a portion of a third scan circuit. Referring to FIG. 13, the scan circuit in some embodiments includes one or more preceding stages PS (e.g., one or more preceding scan units) before a first stage S1 of the scan circuit. In one particular example, the scan circuit includes four preceding stages before the first stage S1. The four preceding stages are configured to provide second light emitting control signals for four rows of pixel driving circuits corresponding to the first stage to a fourth stage. The first one of the one or more preceding stages is configured to receive a start signal, and the one or more preceding stages are configured to sequentially transmit signals downward.

[0181] Based on the connection requirements between the display area and the one or more scan circuits, after the scan circuit horizontal output signals cross the plurality of connecting lines, the order from top to bottom must match the sequence of the display area pixel connecting lines or the via hole positions. In some embodiment, the display panel includes multiple output via holes and multiple input via holes in an area between the display area and the one or more scan circuits. An output via hole is configured to receive an output electrode for connecting to an output signal line. An input via hole is configured to receive an input electrode for connecting to an input signal line. In one example, the display panel includes two output via holes and two input via holes in an area between the display area and the one or more scan circuits.

[0182] In some embodiments, the display panel includes multiple output electrodes at least partially in the multiple output via holes, respectively, and multiple input electrodes at least partially in the multiple input via holes, respectively. A respective output electrode of the multiple output electrodes is connected to a corresponding connecting line of the plurality of connecting lines, and is connected to a corresponding output signal line that is connected to a corresponding electrode in a pixel driving circuit in the display area. A respective input electrode of the multiple input electrodes is connected to a corresponding connecting line of the plurality of connecting lines, and is connected to a corresponding input signal line that is connected to a corresponding scan unit of a corresponding scan circuit.

[0183] FIG. 14 shows an arrangement of output electrodes and input electrodes in an area between a display area and one or more scan circuits in some embodiments according to the present disclosure. Referring to FIG. 14, the display panel includes a first output electrode out1, a second output electrode out2, a first input electrode in1, and a second input electrode in2 in the area between the display area and the one or more scan circuits. In some embodiments, at least two electrodes (e.g., the first output electrode out1 and the second input electrode in2) are arranged side-by-side along a first direction DR1, and the plurality of connecting lines CLLS in the area between the display area and the one or more scan circuits extend along a second direction DR2. This arrangement requires horizontal crossing lines to route around the at least two electrodes for connection and output, which complicates the wiring process and increases the horizontal space required at the via hole location.

[0184] FIG. 15 shows an arrangement of output electrodes and input electrodes in an area between a display area and one or more scan circuits in some embodiments according to the present disclosure. Referring to FIG. 15, the display panel includes a first output electrode out1, a second output electrode out2, a first input electrode in1, and a second input electrode in2 in the area between the display area and the one or more scan circuits. In some embodiments, at least two electrodes (e.g., the first output electrode out1 and the second input electrode in2) are arranged in a staggered manner along both the first direction DR1 and the second direction DR2.

[0185] FIG. 16 shows an arrangement of output electrodes and input electrodes in an area between a display area and one or more scan circuits in some embodiments according to the present disclosure. Referring to FIG. 16, the display panel includes a first output electrode out1, a second output electrode out2, a first input electrode in1, and a second input electrode in2 in the area between the display area and the one or more scan circuits. In some embodiments, at least two electrodes (e.g., the first output electrode out1 and the second input electrode in2) are arranged in a staggered manner along both the first direction DR1 and the second direction DR2.

[0186] FIG. 17 shows an arrangement of output electrodes and input electrodes in an area between a display area and one or more scan circuits in some embodiments according to the present disclosure. Referring to FIG. 17, the display panel includes a first output electrode out1, a second output electrode out2, a first input electrode in1, and a second input electrode in2 in the area between the display area and the one or more scan circuits. In some embodiments, at least two electrodes (e.g., the first output electrode out1 and the second input electrode in2) are arranged in a staggered manner along both the first direction DR1 and the second direction DR2.

[0187] The difference between FIG. 15, FIG. 16, and FIG. 17 lies in the vertical positional relationship between the at least two electrodes (e.g., the first output electrode out1 and the second input electrode in2) . This positioning primarily depends on the relative height of the signals corresponding to the subpixels on the display area side.

[0188] In FIG. 15, the position of second output electrode out2 is constrained by a diagonal segment DS of a connection line, making it closer to the upper boundary of the unit. The smaller the subpixel size, the greater this constraint. When the subpixel signal requires a larger direct-line connection space, this arrangement is less favorable for narrowing the bezel. Adjusting the position of the via holes by extending the connection line introduces new challenges, as it consumes the wiring space allocated for other horizontal signal transmissions.

[0189] FIG. 16 provides a solution by pulling the second input electrode in2 and the second output electrode out2 downward. This adjustment increases a blank area BA abutting a diagonal segment DS of a connection line adjacent to the second output electrode out2, thereby expanding the vertical adjustment range for the second output electrode out2. The diagonal segment DS extends along a direction different from the first direction DR1 and differs from the second direction DR2.

[0190] Both FIG. 15 and FIG. 16 show areas with relatively large line spacing. If the terminal positions are appropriate, this area can be compressed to achieve horizontal space reduction. As illustrated in FIG. 17, after compression, the vertical adjustable range for the second output electrode out2 decreases, but the horizontal space is reduced. This arrangement requires a balance between horizontal and vertical space usage, allowing for flexible adjustments based on practical application requirements.

[0191] Referring to FIG. 15 to FIG. 17, the display panel in some embodiments includes a plurality of electrodes in an area between the display area and the one or more scan circuits. The plurality of electrodes include multiple output electrodes (e.g., out1 and out2 denoted in FIG. 15 to FIG. 17) connected to output signal lines, respectively. In one example, referring to FIG. 10 and FIG. 15 to FIG. 17, the output signal lines include a fourth intermediate line IML4 and a first reset voltage line Vint1. In another example, the first output electrode out1 is connected to the fourth intermediate line IML4, and the second output electrode out2 is connected to the first reset voltage line Vint1. A respective output electrode of the multiple output electrode is positioned so that a respective output signal line connected to a respective output electrode in a respective output via hole extends substantially parallel to the first direction DR1 to connect to a corresponding terminal in a pixel driving circuit in the display panel. As used herein, the term “substantially parallel” means that an angle is in the range of 0 degree to approximately 45 degrees, e.g., 0 degree to approximately 5 degrees, 0 degree to approximately 10 degrees, 0 degree to approximately 15 degrees, 0 degree to approximately 20 degrees, 0 degree to approximately 25 degrees, 0 degree to approximately 30 degrees.

[0192] As discussed above, the display panel includes a plurality of signal lines in the peripheral area. In some embodiments, the plurality of signal lines and the output signal lines may have at least one signal line in common. In one particular example, the plurality of signal lines in the peripheral area include the first reset voltage line Vint1, the second scan signal line Scan_N-7, the gate line Gate, the first scan signal line Scan_N, the first light emitting control signal line EM_N, a third light emitting control signal line EM_N+4, and the second reset voltage line Vint2. In another example, the output signal lines include the fourth intermediate line IML4 and the first reset voltage line Vint1. The first reset voltage line Vint1 is one of the plurality of signal lines, and is also one of the output signal lines.

[0193] In some embodiments, the plurality of signal lines include at least one signal line that is not part of the output signal lines. In some embodiments, the output signal lines include at least one signal line that is not part of the plurality of signal lines.

[0194] In some embodiments, the plurality of electrodes include a first input electrode in1, a first output electrode out1, a second input electrode in2, and a second output electrode out2. In some embodiments, referring to FIG. 16 and FIG. 17, the first input electrode in1, the first output electrode out1, the second input electrode in2, and the second output electrode out2 are sequentially arranged along the first direction DR1. The first input electrode in1, the second input electrode in2, the first output electrode out1, and the second output electrode out2 are sequentially arranged along the second direction DR2.

[0195] In some embodiments, referring to FIG. 15, the first input electrode in1, the first output electrode out1, the second input electrode in2, and the second output electrode out2 are sequentially arranged along the first direction DR1. The first input electrode in1, the first output electrode out1, the second input electrode in2, and the second output electrode out2 are sequentially arranged along the second direction DR2.

[0196] In some embodiments, referring to FIG. 17, at least one connecting line adjacent to at least one electrode of the plurality of electrodes includes multiple diagonal segments. A respective diagonal segment of the multiple diagonal segments extends along a direction different from the first direction DR1 and different from the second direction DR2.

[0197] In the layouts depicted in FIG. 7 and FIG. 9, the first gate metal layer is used for the plurality of connecting lines CLLS (including the first connecting line CL1 and the second connecting line CL2) , while the first signal line layer serves as the horizontal output signal cross-layer wiring. This configuration also helps adjust the vertical signal sequence. When space is constrained and the first signal line layer alone cannot meet the requirements, the first signal line layer can be routed to the second signal line layer. Since the vertical connection lines are on the first gate metal layer, the first signal line-to-second signal line electrodes can be positioned within the vertical connection line region.

[0198] Due to differences in the margin between rounded corners and straight edges, it is important to ensure consistent overlapping areas for the two electrodes. To achieve this, it is preferable to place the electrodes on flat areas without underlying wiring. However, in cases where the electrodes must be placed on the first gate metal layer used for the plurality of connecting lines, the following two situations should be considered.

[0199] FIG. 18 shows connection between a respective electrode and a corresponding connecting line in some embodiments according to the present disclosure. Referring to FIG. 18, when a width of the respective electrode RE is similar to a width and spacing of the corresponding connecting line CCL, the respective electrode RE is placed centered between the gaps of the lines. However, in this configuration, the passivation layer PVX underneath the respective electrode RE is uneven, leading to differences between rounded corners and straight edges during exposure. Additionally, the proximity of the passivation layer PVX and the first gate metal layer results in steep overlapping edges, increasing the likelihood of shape deformation. The second signal line layer above is prone to delamination under high stress, particularly in curved screen products.

[0200] FIG. 19 shows connection between a respective electrode and a corresponding connecting line in some embodiments according to the present disclosure. Referring to FIG. 19, to address the issues in FIG. 18, the respective electrode RE is placed centered directly on the corresponding connecting lines. This improves the flatness of the passivation layer PVX beneath the respective electrode RE, reduces the steepness of the interface slope, and enhances stability.

[0201] FIG. 20 shows connection between a respective electrode and a corresponding connecting line in some embodiments according to the present disclosure. Referring to FIG. 20, when a width of the respective electrode RE is significantly larger than a width and spacing of the corresponding connecting line CCL (e.g., approximately double the size) , the respective electrode RE is placed centered over the corresponding connecting line CCL results in the same issues observed in FIG. 18, including uneven exposure and steep edge overlaps.

[0202] FIG. 21 shows connection between a respective electrode and a corresponding connecting line in some embodiments according to the present disclosure. Referring to FIG. 21, the respective electrode RE is instead placed centered in a gap between adjacent connecting lines. This placement increases the distance between the passivation layer PVX and the first gate metal layer, ensuring better exposure of the passivation layer PVX and improving the alignment with the second signal line layer SD2 above. This approach enhances structural stability and reduces stress-related issues.

[0203] The inventors of the present disclosure discover that, by strategically selecting the placement of the respective electrode RE based on their relative size and the underlying connecting lines, the design can minimize defects and optimizes performance, particularly in demanding scenarios such as curved screen products.

[0204] In some embodiments, referring to FIG. 18 to FIG. 21, FIG. 7, and FIG. 9, when the plurality of connecting lines are in the first gate metal layer, and the space is constrained, the horizontal output signals cannot be adequately routed or reordered using only the first signal line layer. In this case, the second signal line layer can be added as a supplementary wiring layer. The via holes connecting the first signal line layer to the second signal line layer can be placed in the region of the plurality of connecting lines.

[0205] Referring to FIG. 18 to FIG. 21, in some embodiments, the respective electrode RE includes a first portion in the first signal line layer SD1 and a second portion in the second signal line layer SD2. The first portion connects the second portion to the corresponding connecting line CCL in the first gate metal layer Gate1.

[0206] Referring to FIG. 18, when a width of a via hole connecting the first signal line layer SD1 and the second signal line layer SD2 is similar to a width and spacing of the corresponding connecting line CCL, the via hole can be positioned centered between adjacent connecting lines. This placement ensures optimal alignment and minimizes the risk of overlapping capacitance or interference, maintaining signal integrity.

[0207] In some embodiments, an orthographic projection of the respective electrode RE on a base substrate BS at least partially overlaps with orthographic projections of two adjacent connecting lines on the base substrate BS. Optionally, the respective electrode RE is centered with respect to a gap between the adjacent connecting lines.

[0208] In some embodiments, the respective electrode RE includes a first portion in the first signal line layer SD1 and a second portion in the second signal line layer SD2. Optionally, an orthographic projection of the first portion on a base substrate BS at least partially overlaps with orthographic projections of two adjacent connecting lines on the base substrate BS. Optionally, an orthographic projection of the second portion on a base substrate BS at least partially overlaps with orthographic projections of two adjacent connecting lines on the base substrate BS.

[0209] In some embodiments, a width (denoted as w1 in FIG. 18) of the second portion along a plane intersecting the respective electrode RE, the plurality of connecting lines, and the base substrate BS is in a range of 1 time to 1.5 times of a width (denoted as w2 in FIG. 18) of the corresponding connecting line CCL along the plane intersecting the respective electrode RE, the plurality of connecting lines, and the base substrate BS.

[0210] Referring to FIG. 19, in some embodiments, an orthographic projection of the respective electrode RE on a base substrate BS at least partially overlaps with an orthographic projections of a corresponding connecting line on the base substrate BS. Optionally, the orthographic projection of the respective electrode RE on the base substrate BS covers the orthographic projections of a corresponding connecting line on the base substrate BS.

[0211] In some embodiments, the respective electrode RE includes a first portion in the first signal line layer SD1 and a second portion in the second signal line layer SD2. Optionally, an orthographic projection of the first portion on the base substrate BS covers the orthographic projections of the corresponding connecting line on the base substrate BS. Optionally, an orthographic projection of the second portion on the base substrate BS covers the orthographic projections of the corresponding connecting line on the base substrate BS.

[0212] In some embodiments, a width (denoted as w1 in FIG. 19) of the second portion along a plane intersecting the respective electrode RE, the plurality of connecting lines, and the base substrate BS is in a range of 1 time to 1.5 times of a width (denoted as w2 in FIG. 19) of the corresponding connecting line CCL along the plane intersecting the respective electrode RE, the plurality of connecting lines, and the base substrate BS.

[0213] Referring to FIG. 20, in some embodiments, an orthographic projection of the respective electrode RE on a base substrate BS at least partially overlaps with an orthographic projections of a corresponding connecting line on the base substrate BS. Optionally, the orthographic projection of the respective electrode RE on the base substrate BS covers the orthographic projections of a corresponding connecting line on the base substrate BS.

[0214] In some embodiments, the respective electrode RE includes a first portion in the first signal line layer SD1 and a second portion in the second signal line layer SD2. Optionally, an orthographic projection of the first portion on the base substrate BS covers the orthographic projections of the corresponding connecting line on the base substrate BS. Optionally, an orthographic projection of the second portion on the base substrate BS covers the orthographic projections of the corresponding connecting line on the base substrate BS.

[0215] In some embodiments, a width (denoted as w1 in FIG. 20) of the second portion along a plane intersecting the respective electrode RE, the plurality of connecting lines, and the base substrate BS is equal to or greater than 1.5 times of a width (denoted as w2 in FIG. 20) of the corresponding connecting line CCL along the plane intersecting the respective electrode RE, the plurality of connecting lines, and the base substrate BS.

[0216] Referring to FIG. 21, in some embodiments, an orthographic projection of the respective electrode RE on a base substrate BS at least partially overlaps with orthographic projections of two adjacent connecting lines on the base substrate BS. Optionally, the respective electrode RE is centered with respect to a gap between the adjacent connecting lines.

[0217] In some embodiments, the respective electrode RE includes a first portion in the first signal line layer SD1 and a second portion in the second signal line layer SD2. Optionally, an orthographic projection of the first portion on a base substrate BS at least partially overlaps with orthographic projections of two adjacent connecting lines on the base substrate BS. Optionally, an orthographic projection of the second portion on a base substrate BS at least partially overlaps with orthographic projections of two adjacent connecting lines on the base substrate BS.

[0218] In some embodiments, a width (denoted as w1 in FIG. 21) of the second portion along a plane intersecting the respective electrode RE, the plurality of connecting lines, and the base substrate BS is equal to or greater than 1.5 times of a width (denoted as w2 in FIG. 21) of the corresponding connecting line CCL along the plane intersecting the respective electrode RE, the plurality of connecting lines, and the base substrate BS.

[0219] In some embodiments, the connecting lines and signal lines in the present disclosure have a line width equal to or greater than 3 μm. The inventors of the present disclosure discover that this is conducive to achieving a lower resistance.

[0220] In some embodiments, a spacing distance between adjacent connecting lines or signal lines in a same layer in the present disclosure is equal to or greater than 3 μm. The inventors of the present disclosure discover that this prevents adhesion-induced short circuits and to reduce parasitic capacitance.

[0221] In some embodiments, orthographic projections of connecting lines and signal lines in the first gate metal layer on a base substrate is non-overlapping with orthographic projections of connecting lines and signal lines in the second gate metal layer on the base substrate. Optionally, an orthographic projection of a connecting line or a signal line in the first gate metal layer on the base substrate is spaced apart from an orthographic projection of a connecting line or a signal line in the second gate metal layer on the base substrate by a distance equal to or greater than 1 μm. The inventors of the present disclosure discover that this prevents the formation of overlapping capacitance.

[0222] In some embodiments, when space is constrained, orthographic projections of connecting lines and signal lines in the first signal line layer on a base substrate is allowed to overlap with orthographic projections of connecting lines and signal lines in the second signal layer on the base substrate. In some embodiments, when space is not constrained, orthographic projections of connecting lines and signal lines in the first signal line layer on a base substrate is non-overlapping with orthographic projections of connecting lines and signal lines in the second signal layer on the base substrate. The orthographic projections of connecting lines and signal lines in the first signal line layer or the second signal line layer are allowed to overlap with orthographic projections of connecting lines and signal lines in the first gate metal layer or the second gate metal layer.

[0223] In some embodiments, via holes connecting the first signal line layer and the second signal line layer are placed on flat regions to ensure consistent bonding between straight and rounded edges.

[0224] In some embodiments, jumping between layers requires via holes, which occupy considerable space. To enhance layout compression, via holes should be staggered when possible. Via holes should maintain a sufficient distance from adjacent wiring to prevent short circuits between different signals, e.g., equal to or greater than 2 μm.

[0225] In some embodiments, via holes must have stable dimensions to maintain structural integrity and reduce contact resistance. In one example, a via hole extending through the inter-layer dielectric layer has a size of 2.5 × 2.5 μm2. In another example, a via hole extending through the passivation layer has a size of 3 × 3 μm2.

[0226] In some embodiments, the overlaying layer of the via hole should have sufficient coverage to ensure bonding stability. In one example, the coverage margin is equal to or greater than 1.5 μm.

[0227] In another aspect, the present invention provides a display apparatus, including the display panel described herein or fabricated by a method described herein, and one or more integrated circuits connected to the display panel. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus.

[0228] In another aspect, the present invention provides a method of fabricating a display panel. In some embodiments, the method includes forming a display area; forming one or more scan circuits in a peripheral area outside the display area; forming a plurality of connecting lines in an area between the display area and the one or more scan circuits, the plurality of connecting lines being configured to provide signals to a row of pixel driving circuits in the display area; and forming a plurality of electrodes in an area between the display area and the one or more scan circuits. Optionally, forming the plurality of electrodes comprise forming multiple output electrodes connected to output signal lines, respectively. Optionally, a respective output electrode of the multiple output electrode is positioned so that a respective output signal line connected to the respective output electrode extends substantially parallel to a first direction to connect to a corresponding terminal in a pixel driving circuit in the display panel. Optionally, the plurality of connecting lines extend along a second direction different from the first direction.

[0229] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.A display panel, comprising:a display area;one or more scan circuits in a peripheral area outside the display area;a plurality of connecting lines in an area between the display area and the one or more scan circuits, the plurality of connecting lines being configured to provide signals to a row of pixel driving circuits in the display area; anda plurality of electrodes in an area between the display area and the one or more scan circuits;wherein the plurality of electrodes comprise multiple output electrodes connected to output signal lines, respectively;a respective output electrode of the multiple output electrode is positioned so that a respective output signal line connected to the respective output electrode extends substantially parallel to a first direction to connect to a corresponding terminal in a pixel driving circuit in the display panel; andthe plurality of connecting lines extend along a second direction different from the first direction.2.The display panel of claim 1, wherein the plurality of electrodes comprise a first input electrode, a first output electrode, a second input electrode, and a second output electrode;the first input electrode, the first output electrode, the second input electrode, and the second output electrode are sequentially arranged along the first direction; andthe first input electrode, the second input electrode, the first output electrode, and the second output electrode are sequentially arranged along the second direction.3.The display panel of claim 1, wherein the plurality of electrodes comprise a first input electrode, a first output electrode, a second input electrode, and a second output electrode;the first input electrode, the first output electrode, the second input electrode, and the second output electrode are sequentially arranged along the first direction; andthe first input electrode, the first output electrode, the second input electrode, and the second output electrode are sequentially arranged along the second direction.4.The display panel of claim 1, wherein at least one connecting line adjacent to at least one electrode of the plurality of electrodes comprises one or more diagonal segments; anda respective diagonal segment of the one or more diagonal segments extends along a direction different from the first direction and different from the second direction.5.The display panel of any one of claims 1 to 4, wherein an orthographic projection of a respective electrode of the plurality of electrodes on a base substrate at least partially overlaps with orthographic projections of two adjacent connecting lines on the base substrate; andthe respective electrode is centered with respect to a gap between the adjacent connecting lines.6.The display panel of claim 5, wherein the respective electrode comprises a first portion in a first signal line layer and a second portion in a second signal line layer;an orthographic projection of the first portion on the base substrate at least partially overlaps with orthographic projections of the two adjacent connecting lines on the base substrate; andan orthographic projection of the second portion on the base substrate at least partially overlaps with orthographic projections of the two adjacent connecting lines on the base substrate.7.The display panel of claim 6, wherein a width of the second portion along a plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate is in a range of 1 time to 1.5 times of a width of a corresponding connecting line along the plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate.8.The display panel of claim 6, wherein a width of the second portion along a plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate is equal to or greater than 1.5 times of a width of a corresponding connecting line along the plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate.9.The display panel of any one of claims 1 to 4, wherein an orthographic projection of the respective electrode on a base substrate covers an orthographic projections of a corresponding connecting line on the base substrate.10.The display panel of claim 9, wherein the respective electrode comprises a first portion in a first signal line layer and a second portion in a second signal line layer;an orthographic projection of the first portion on the base substrate covers the orthographic projections of the corresponding connecting line on the base substrate; andan orthographic projection of the second portion on the base substrate covers the orthographic projections of the corresponding connecting line on the base substrate.11.The display panel of claim 10, wherein a width of the second portion along a plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate is in a range of 1 time to 1.5 times of a width of the corresponding connecting line along the plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate.12.The display panel of claim 10, wherein a width of the second portion along a plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate is equal to or greater than 1.5 times of a width of the corresponding connecting line along the plane intersecting the respective electrode, the plurality of connecting lines, and the base substrate.13.The display panel of any one of claims 1 to 12, comprising a plurality of signal lines configured to provide signals to a row of pixel driving circuits;wherein the plurality of signal lines are connected to a respective scan circuit of the one or more scan circuits; andthe plurality of signal lines are arranged alternately in two different layers in the peripheral area of a display panel.14.The display panel of claim 13, wherein the plurality of signal lines in the peripheral area comprise a first reset voltage line, a second scan signal line, a gate line, a first scan signal line, a first light emitting control signal line, a second light emitting control signal line, and a second reset voltage line.15.The display panel of claim 13, wherein the two different layers are a first gate metal layer and a second gate metal layer;the plurality of connecting lines are in a first signal line layer;the second gate metal layer is on a side of the first gate metal layer away from a base substrate; andthe first signal line layer is on a side of the second gate metal layer away from the base substrate.16.The display panel of any one of claims 1 to 12, wherein the plurality of connecting lines are in a first signal line layer in the peripheral area of a display panel;the plurality of connecting lines are in a first gate metal layer or in the first signal line layer; anda second signal line layer is on a side of the first signal line layer away from the first gate metal layer.17.The display panel of any one of claims 1 to 12, wherein the plurality of connecting lines are in a second signal line layer in the peripheral area of a display panel;the plurality of connecting lines are in a first gate metal layer or in a first signal line layer; andthe second signal line layer is on a side of the first signal line layer away from the first gate metal layer.18.The display panel of claim 14, further comprising:a second scan circuit;a third scan circuit;a first connecting line connecting the second scan signal line to the previous stage of the second scan circuit; anda second connecting line connecting the second light emitting control signal line to the previous stage of the third scan circuit;the first connecting line and the second scan signal line are in two different layers; andthe second connecting line and the second light emitting control signal line are in two different layers.19.A display apparatus, comprising the display panel of any one of claims 1 to 18, and one or more integrated circuits connected to the display panel.20.A method of fabricating a display panel, comprising:forming a display area;forming one or more scan circuits in a peripheral area outside the display area;forming a plurality of connecting lines in an area between the display area and the one or more scan circuits, the plurality of connecting lines being configured to provide signals to a row of pixel driving circuits in the display area; andforming a plurality of electrodes in an area between the display area and the one or more scan circuits;wherein forming the plurality of electrodes comprise forming multiple output electrodes connected to output signal lines, respectively;a respective output electrode of the multiple output electrode is positioned so that a respective output signal line connected to the respective output electrode extends substantially parallel to a first direction to connect to a corresponding terminal in a pixel driving circuit in the display panel; andthe plurality of connecting lines extend along a second direction different from the first direction.

Images