Flexible memory die reduction for memory system

Abstract

A management of uneven topology / distribution of memory die per a memory channel in a memory system, while retaining the memory system's ability to manage standard / even topology. A memory die availability table is used by a memory system to maintain information indicating which memory die of a memory device of the memory system are available for use during execution of an operation performed on the memory system. When a write operation is initiated on the memory system, a controller of the memory system consults the memory die availability table to determine which memory die are available for use for the write operation and, based on the available memory die, determine valid storage physical memory locations on the memory device available for use by the write operation.

Description

FLEXIBLE MEMORY DIE REDUCTION FOR MEMORY SYSTEMTECHNICAL FIELD

[0001] Example embodiments of the disclosure relate generally to memory devices and, more specifically, to flexible memory die reduction for a memory system.BACKGROUND

[0002] A memory sub-system can include one or more memory devices that store data. The memory devices can be, for example, non-volatile memory devices and volatile memory devices. In general, a host system can utilize a memory sub-system to store data at the memory devices and to retrieve data from the memory devices.BRIEF DESCRIPTION OF THE DRAWINGS

[0003] The disclosure will be understood more fully from the detailed description given below and from the accompanying drawings of various example embodiments of the disclosure. The drawings, however, should not be taken to limit the disclosure to the specific example embodiments, but are for explanation and understanding only.

[0004] FIG. 1 is a block diagram illustrating an example computing system that includes a memory sub-system, in accordance with some example embodiments of the present disclosure.

[0005] FIG. 2 and FIG. 3 are flow diagrams of an example methods for flexible memory die reduction for a memory system, in accordance with some example embodiments of the present disclosure.

[0006] FIG. 4 is a block diagram of an example computer system in which example embodiments of the present disclosure may operate.DETAILED DESCRIPTION

[0007] Aspects of the present disclosure are directed to flexible memory channel or memory die reduction (e.g., dropping) for a memory system, such a memory sub-system. A memory sub-system can be a storage device, a memory module, or a hybrid of a storage device and memory module. Examples of storage devices and memory modules are described below in conjunction with FIG. 1. In general, a host system can utilize a memory sub-system that includes one or more components, such as memory devices that store data. The host system can send access requests to the memory sub-system, such as to store data at the memory sub-system and to read data from the memory sub-system.

[0008] The host system can send access requests (e.g., write command, read command) to the memory sub-system, such as to store data on a memory device at the memory sub-system, read data from the memory device on the memory sub-system, or write / read constructs (e.g., such as submission and completion queues) with respect to a memory device on the memory sub-system. The data to be read or written, as specified by a host request, is hereinafter referred to as “host data” or “user data. ”

[0009] A host request can include logical address information (e.g., logical block address (LBA) , namespace) for the host data, which is the location the host system associates with the host data. The logical address information (e.g., LBA, namespace) can be part of metadata for the host data. Metadata can also include error handling data (e.g., error-correcting code (ECC) code word, parity code) , data version (e.g., used to distinguish age of data written) , valid bitmap (which LBAs or logical transfer units contain valid data) , and so forth.

[0010] As used herein, a logical memory address (e.g., flash logical address (FLA) ) can comprise a logical block address (LBA) , which can be provided by a host system to a memory device or a memory sub-system. For example, depending on a physical interface used between a host system and a memory device / memory sub-system, an LBA can comprise a 2-byte or 4-byte number. As used herein, a physical memory address can comprise a memory address on a memory device or a memory sub-system where data (e.g., user data) is stored. For example, the physical memory address can comprise a physical block address (PBA) , which can be a position within an underling non-volatile memory device that can be identified by a 4-byte number or a tuple of numbers (e.g. die ID, block ID, page ID) . As used herein, an address mapping data can comprise logical memory address-to-physical memory address (L2P) data (e.g., L2P mapping or translation table) , which can associate (and therefore facilitate translation or reconstruction of) a logical memory address to a physical memory address of a memory device or a memory sub-system.

[0011] An example FLA format is provided below by Table 1.

[0012] The LUN can be divided into two sub-fields as shown in Table 2.

[0013] The memory sub-system can initiate media management operations, such as a write operation, on host data that is stored on a memory device. For example, firmware of the memory sub-system may re-write previously written host data from a location of a memory device to a new location as part of garbage collection management operations. The data that is re-written, for example as initiated by the firmware, is hereinafter referred to as “garbage collection data. ”

[0014] “User data” hereinafter generally refers to host data and garbage collection data. “System data” hereinafter refers to data that is created and / or maintained by the memory sub-system for performing operations in response to host requests and for media management. Examples of system data include, and are not limited to, system tables (e.g., logical-to-physical memory address mapping table (also referred to herein as a L2P table) , data from logging, scratch pad data, and so forth) .

[0015] A memory device can be a non-volatile memory device. A non-volatile memory device is a package of one or more die. Each die can be comprised of one or more planes. For some types of non-volatile memory devices (e.g., AND-type devices) , each plane is comprised of a set of physical blocks. For some memory devices, blocks are the smallest area that can be erased. Each block is comprised of a set of pages. Each page is comprised of a set of memory cells, which store bits of data. The memory devices can be raw memory devices (e.g., NAND) , which are managed externally, for example, by an external controller. The memory devices can be managed memory devices (e.g., managed NAND) , which are a raw memory device combined with a local embedded controller for memory management within the same memory device package.

[0016] Generally, writing data to such memory devices involves programming (by way of a program operation) the memory devices at the page level of a block, and erasing data from such memory devices involves erasing the memory devices at the block level (e.g., page level erasure of data is not possible) . Certain memory devices, such as NAND-type memory devices, comprise one or more blocks, (e.g., multiple blocks) with each of those blocks comprising multiple pages, where each page comprises a subset of memory cells of the block, and where a single wordline of a block (which connects a group of memory cells of the block together) defines one or more pages of a block (depending on the type of memory cell) . Depending on the example embodiment, different blocks can comprise different types of memory cells. For instance, a block (a single-level cell (SLC) block) can comprise multiple SLCs, a block (a multi-level cell (MLC) block) can comprise multiple MLCs, a block (a triple-level cell (TLC) block) can comprise multiple TLCs, a block (a quad-level cell (QLC) block) can comprise QLCs, and a block (a penta-level cell (PLC) block) can comprise PLCs. Other blocks comprising other types of memory cells (e.g., higher-level memory cells, having higher bit storage-per-cell) are also possible.

[0017] Conventional memory sub-systems often use a multi-channel architecture that can implement multiple memory channels (e.g., 8 or 16 channels) with a distribution of NAND-type memory device die (also referred to herein as memory die) across each memory channel (hereafter, channel) that creates an even topology (e.g., binary configuration) . This symmetric topology, where each channel contains the same number of die, represents a common design approach for solid-state drives (SSDs) .

[0018] The number of die per channel is usually determined by three primary factors. First, the user capacity requirements established by product specifications can dictate the baseline storage needs. Second, performance targets can influence die count, as parallel operations across multiple die within each channel increase back-end bandwidth. Third, a total bytes written (TBW) specification can affect die allocation, since additional memory die per channel increase overprovisioning (OP) capacity, reduce write amplification (WA) , and enable higher TBW ratings.

[0019] While even topology designs offer straightforward implementation, they may not optimize cost efficiency in cases where performance and TBW targets can be met with fewer hardware components (e.g., fewer NAND-type memory device die) . Unfortunately, traditional memory sub-system architectures require maintaining a symmetric memory die distribution across channels, potentially leading to excess capacity and increased manufacturing costs. For example, while symmetric channel and memory die configurations are favored for enterprise SSDs (e.g., to maintain consistent performance while managing wear leveling and garbage collection across a storage array) , such symmetric channel and memory die configurations may not represent the most cost-effective solution for all use cases.

[0020] Various example embodiments described herein enable a memory system to manage uneven topology / distribution of memory die (e.g., NAND-type memory device die) per a memory channel. Additionally, various example embodiments enable a memory system to manage uneven topology / distribution of memory die per a memory channel while retaining the ability to manage standard / even topology, thereby maintaining compatibility (e.g., firmware compatibility) of standard memory die / memory channel configurations. This can also save engineering designing and testing efforts of a memory system that implements various example embodiments.

[0021] According to various example embodiments, a memory system uses a table-based architecture for managing memory die configuration within the memory system, where the architecture enables the memory system to flexibly (or selectively) control memory die utilization. For some example embodiments, a memory die availability table (e.g., Bad Die Table (BDT) ) is used by a memory system to maintain information (e.g., a bitmap) indicating which memory die (of a memory device of the memory system) are available for use during execution of an operation (e.g., write operation) performed on the memory system. For example, the memory die availability table (e.g., BDT) can indicate which memory die of a memory device are unavailable (e.g., disabled to save resources or facilitate overprovisioning) or physically missing from the memory device (e.g., missing to save cost of manufacturing the memory device) . For some example embodiments, when a write operation is initiated on the memory system, a controller of the memory system consults memory die availability table (e.g., Bad Die Table (BDT) ) to determine which memory die (of the memory device) are available for use for the write operation and, based on the available memory die, determine whether a given block of the memory device (e.g., valid storage physical memory locations on the memory device corresponding to physical memory addresses of the memory device) are available for use by a write operation. Additionally, for some example embodiments, a memory system uses the memory die availability table (e.g., BDT) in conjunction with a Bad Block Table (BBT) to determine whether the given block is available for use by a write operation, where the BBT indicates bad blocks, grown bad blocks (e.g., blocks marked as bad by a memory system manufacturer) , or both of one or more memory die of the memory device of the memory system.

[0022] Depending on the example embodiment, when a memory system need to write data (e.g., host data) to a memory device of the memory system, the memory system can first determine a set of blocks available for writing using a memory die availability table, using a memory die availability table and the bad block table, or using a unified table (that comprises memory die availability information and bad block information) , and then write the data to the determined set of blocks. In this way a set of valid physical locations can first be determined for a write sequence, and the write sequence can be performed while skipping blocks marked as unavailable. Alternatively, when a memory system is about to write data (e.g., at least a portion of host data) to an individual block of the memory die, the memory system can first use a memory die availability table, using a memory die availability table and the bad block table, or using a unified table (that comprises memory die availability information and bad block information) to determine whether the individual block is available for a write operation, and then write the data to the individual block if it is determined to be available. If the current individual block is determined to not be available, a next individual block can be selected (e.g., based on a known write block selection sequence defined by an algorithm or rule) , and the process of determining the availability of the next individual block is repeated. In this way, a given physical memory location can be skipped when determined to be unavailable, and the memory system can increment to the next physical memory location in a write sequence. This can continue until an individual block is selected, is determined to be available, and the write the data is written to the individual block (after which, another individual block can be selected based on the write block selection sequence if there is another portion of host data that needs to be written) .

[0023] In an alternative approach, for some example embodiments, a memory system maintains a table (also referred to herein as a unified availability table or write availability table) that comprises information regarding memory die availability of a memory device of the memory system and information regarding which memory die of the memory device (e.g., regarding which planes of memory die of the memory device) comprise at least one bad block. For example, the unified availability table can indicate (e.g., mark) a given memory die of a memory device (e.g., a given plane of the given memory die of the memory device) comprises at least one bad block when the memory system determines (e.g., detects) that a bad block table exists in association with the given memory die (e.g., exists in association with the given plane of the given memory die) . According to some example embodiments, the memory system can consult the unified availability table (rather than consulting two or more separate tables, such as BDT and BBT) when determining whether the memory system can write to a select block of a select plane of a select memory die of the memory device. For various example embodiments, where a unified availability table is used, a bad block table still exists separate from the unified availability table (e.g., thereby permitting bad block management to continue by other processes of a memory system) .

[0024] For some example embodiments, a memory die availability table or a unified availability table as described herein enables a memory system to selectively remove / drop one or more memory die of a memory device from availability (e.g., because the memory die have failed, are being reserved, or are physically missing from the memory device to reduce cost) . For instance, to remove / drop an individual memory die from availability, a memory of an example embodiment can mark that individual memory die as unavailable (e.g., as bad, defective, missing, or otherwise unavailable for use) in the memory die availability table or the unified availability table. In this way, various example embodiments can flexibly support uneven topology configuration for memory die within a memory device, and can do so while still retaining the ability to support even topology configurations (e.g., when all memory die are marked as available in the table, an even topology configuration of memory die is achieved) . Additionally, for some example embodiments, a memory die availability table or a unified availability table as described herein enables a memory system to selectively remove / drop one or more memory channels from availability. For example, to remove / drop an individual memory channel from availability, a memory of an example embodiment can mark all memory die associated with the individual memory channel as unavailable (e.g., bad, defective, missing, or otherwise unavailable for use) in the memory die availability table or the unified availability table. In this way, various example embodiments can flexibly support an uneven topology configuration for memory channels within a memory device, and can do so while still retaining the ability to support even topology configurations (e.g., when all memory die are marked as available in the table, an even topology configuration of memory channels is achieved) .

[0025] For some example embodiments, a memory die availability table or unified availability table is stored on another memory device (e.g., DRAM) of a memory system separate from the memory device (e.g., NAND-type memory device) being managed by the memory system using the memory die availability table / unified availability table. In this way, an example embodiment can minimize performance impacts of using a memory die availability table / unified availability table as described herein.

[0026] The structure of a memory die availability table / unified availability table can vary between different example embodiments. For some example embodiments, the memory die availability table comprises a bitmap (or bitmap structure) that marks die as available or unavailable. Use of the memory die availability table (e.g., comprising a bitmap structure) to indicate (e.g., mark or render) a memory die available or unavailable (e.g., using a single bit per an individual memory die or a single bit per a memory plane of each memory die within the bitmap structure) can be more beneficial and efficient than using a bad block table (or some other existing table) of a memory system to render one or more memory die available or unavailable. For example, using a bad block table of a memory system to render a single memory die unavailable on the memory system (and cause the memory system to skip use of the single memory die during a write operation) would usually require marking all blocks of the single memory die bad to render the entire single memory die unavailable and, given the structure and granularity of the bad block table, this would result in marking or adding a separate entry for each individual block of the single memory die (e.g., resulting in 5000 entries where the single memory die comprises 5000 blocks) . For example, in a memory system comprising 16 channels (channels 0 through 15) and 128 memory die (memory die 0 through 127) , the memory system can use a memory die availability table to remove / drop channel 15 from availability by marking each memory die associated with (e.g., accessible via) channel 15 as unavailable (e.g., marking memory die 15, 31, 47, 63, 79, 95, 111, 127 as unavailable) . Accordingly, use of the memory die availability table can avoid increased use of resources (e.g., memory space) of a memory system that would otherwise result if a bad block table is used to flexibly remove / drop a memory die or a memory channel of a memory system.

[0027] Table 3 below presents an example unified availability table that provides bad block information and memory die availability information, which can be used by various example embodiments described herein. In particular, Table 3 represents an example unified availability table for memory device comprising 128 memory die (DIE0 through DIE127) , with each memory die comprising 4 memory planes (P0 through P3) . The first row of Table 3 is meant to provide information regarding which memory planes of each memory die of the memory device comprise at least one bad block and does this storing a value of “1” for each memory plane-memory die pair that has a bad block table currently existing (which would imply the memory plane-plane pair has at least one bad block) . According to various example embodiments, a memory system would skip writing data to a block on a memory plane that has at least one bad block. The second row of Table 3 is meant to provide information regarding which memory die of the memory device are available / unavailable; in the second row, an individual memory die is marked as unavailable by storing a value of “1” for all memory planes of the individual memory die. As described herein, a memory system can skip writing to data block on an individual memory die that a unified availability table indicates is unavailable. The optional third row of Table 3 by logically combining (e.g., by a logical OR operation) the values of the first row and the second row, thereby providing a unified status for each memory plane of each memory die of the memory device. The third row can enable a memory system of various example embodiments to check just a single row of Table 3 (the third row of Table 3) to determine whether a block on a particular memory plane of a particular memory die is available for a write operation (e.g., when the third row is storing a value of “1” for the particular memory plane of the particular memory die, all blocks on the memory plane can be considered unavailable for a write operation) . As illustrated by Table 3, a unified availability table can comprise a compact format having a size in bits =number of die × number of planes per die. Depending on the example embodiment, a unified availability table similar to Table 3 can be implemented by a bitmap structure.

[0028] For some example embodiments, a memory die availability table enables selective addition (rather than reduction) of memory die to increase overprovisioning capacity of a memory system. For example, where a 2T (terabyte) memory system having 16 channels with one die per channel requires additional overprovisioning to meet endurance requirements, the memory system can use a memory die availability table configured for a larger memory die topology (e.g., a 4T memory system topology having 32 die) and selectively filter specific die to create an uneven topology with extra overprovisioning capacity. In particular, the memory die availability table can be configured to filter die 16 through 30 while maintaining die 31 as an extra die for the 2T memory system, thereby providing additional overprovisioning capacity through the extra die while maintaining firmware compatibility. This approach enables flexible overprovisioning adjustment through table-based management rather than requiring physical modifications to the memory system. The selective die filtering capability of the memory die availability table also facilitates memory device configurations that can utilize lower-grade NAND components while still meeting higher use case requirements through the additional overprovisioning capacity. Table 4 illustrates an example memory die availability table of a memory system (e.g., 2T memory system) that implements the overprovisioning example described above. In Table 4, italicized DIE indicate memory die that are marked as unavailable.

[0029] For some example embodiments, a memory die availability table or (a unified availability table) is used to enable handling of memory die failures within the memory system. When a memory die becomes abnormal or fails during operation, the memory system can update the memory die availability table / unified availability table to mark the failed memory die as unavailable in the memory die availability table, causing subsequent write operations to automatically skip the physical location (e.g., failed physical locations) on the failed memory die. As described herein, this table-based approach can enable quick handling of memory die failure by avoiding the need to individually mark thousands of blocks as bad, which would be required if using only the bad block table is used. The memory system can maintain near-full performance during rebuild processes by efficiently routing write operations around the failed memory die while preserving firmware compatibility. For high-capacity drives where die failures occur with reasonable frequency, this efficient memory die failure management approach can help prevent customer-visible performance impacts that could otherwise lead to drive returns.

[0030] As used herein, a physical memory location of a memory die can comprise a block, a page, or a memory cell. For instance, where a physical memory location comprises a page or a memory cell, a set of physical memory locations can represent a single block or multiple blocks. The set of physical memory locations can be a set of contiguous physical memory locations. As used herein, storing data on one or more physical memory locations of a memory die can comprise writing data to the one or more physical memory locations, where the writing can comprise programming one or more pages of a block with the data.

[0031] As used herein, over-provisioning can refer to a difference between the logical advertised data storage capacity of a memory system (e.g., (e.g., advertised to a host system) and an actual (e.g., raw) data storage capacity of the memory system (based on actual data storage of one or more memory devices of the memory system) . The over-provisioning can be expressed as a percentage, where over-provisioning can be calculated using the following formula: Over-provisioning (percentage) = ( (RAW Data Storage Capacity -Advertised Data Storage Capacity)  / Advertised Capacity) *100. In general, over-provisioning refers to reserving a portion of the actual data storage capacity of a memory system (e.g., SSD) that as not user-accessible, where reserved portion (e.g., reserved data storage space) serves different purposes on the memory system, such as wear leveling, garbage collection, enhancing endurance / lifespan of the memory system (e.g., distribute writes more evenly, preventing premature wear and prolonging SSD lifespan) , and reduce write amplification (e.g., reserved portion allows the controller to manage these write / erase operation cycles to reduce the number of unnecessary writes to improve durability) .

[0032] As used herein, write amplification can refer to a multiplier of actual data written by the memory system (to a memory device thereof) compared to the logical amount of write data sent to the memory system by a host system. Write Amplification can be calculated using the following formula: Write Amplification = Data Written to Memory Device  / Data Written by Host System.

[0033] As used herein, a bad block (BB) can refer to a block (e.g., physical storage location) on a memory device (e.g., memory die thereof) that is marked as defective and not currently available for data storage use. A block can be detected as defective if the block becomes abnormal or fails during usage of the block. As used herein, a grown bad block (GBB) can refer to a bad block that is detected as being defective (and marked as defective) during usage of the block to store (e.g., during normal use to store host data after the memory device has left the factory / manufacturer of the memory device) and not marked as bad block by the factory / manufacturer of the memory device.

[0034] Disclosed herein are some examples of flexible memory channel or memory die reduction for a memory system, as described herein.

[0035] FIG. 1 illustrates an example computing system 100 that includes a memory sub-system 110, in accordance with some example embodiments of the present disclosure. The memory sub-system 110 can include media, such as one or more volatile memory devices (e.g., memory device 140) , one or more non-volatile memory devices (e.g., memory device 130) , or a combination of such.

[0036] A memory sub-system 110 can be a storage device, a memory module, or a hybrid of a storage device and memory module. Examples of a storage device include a solid-state drive (SSD) , a flash drive, a universal serial bus (USB) flash drive, a secure digital (SD) card, an embedded Multi-Media Controller (eMMC) drive, a Universal Flash Storage (UFS) drive, and a hard disk drive (HDD) . Examples of memory modules include a dual in-line memory module (DIMM) , a small outline DIMM (SO-DIMM) , and various types of non-volatile dual in-line memory module (NVDIMM) .

[0037] The computing system 100 can be a computing device such as a desktop computer, laptop computer, network server, mobile device, a vehicle (e.g., airplane, drone, train, automobile, or other conveyance) , Internet of Things (IoT) enabled device, embedded computer (e.g., one included in a vehicle, industrial equipment, or a networked commercial device) , or such computing device that includes memory and a processing device. The computing system 100 can be used to support or implement various types of applications, including those relating to artificial intelligence (AI) .

[0038] The computing system 100 can include a host system 120 that is coupled to one or more memory sub-systems 110. In some example embodiments, the host system 120 is coupled to different types of memory sub-systems 110. FIG. 1 illustrates one example of a host system 120 coupled to one memory sub-system 110. As used herein, “coupled to” or “coupled with” generally refers to a connection between components, which can be an indirect communicative connection or direct communicative connection (e.g., without intervening components) , whether wired or wireless, including connections such as electrical, optical, magnetic, and the like.

[0039] The host system 120 can include a processor chipset and a software stack executed by the processor chipset. The processor chipset can include one or more cores, one or more caches, a memory controller (e.g., NVDIMM controller) , and a storage protocol controller (e.g., a peripheral component interconnect express (PCIe) controller, serial advanced technology attachment (SATA) controller) . The host system 120 uses the memory sub-system 110, for example, to write data to the memory sub-system 110 and read data from the memory sub-system 110.

[0040] The host system 120 can include or be coupled to the memory sub-system 110 so that the host system 120 can read data from or write data to the memory sub-system 110. The host system 120 can be coupled to the memory sub-system 110 via a physical host interface. Examples of a physical host interface include, but are not limited to, a serial advanced technology attachment (SATA) interface, a peripheral component interconnect express (PCIe) interface, a compute express link (CXL) interface, a universal serial bus (USB) interface, a Fibre Channel interface, a Serial Attached SCSI (SAS) interface, etc. The physical host interface can be used to transmit data between the host system 120 and the memory sub-system 110. The host system 120 can further use an NVM Express (NVMe) interface to access the memory devices 130, 140 when the memory sub-system 110 is coupled with the host system 120 by the PCIe or CXL interface. The physical host interface can provide an interface for passing control, address, data, and other signals between the memory sub-system 110 and the host system 120.

[0041] The memory devices 130, 140 can include any combination of the different types of non-volatile memory devices and / or volatile memory devices. The volatile memory devices (e.g., memory device 140) can be, but are not limited to, random access memory (RAM) , such as dynamic random access memory (DRAM) and synchronous dynamic random access memory (SDRAM) .

[0042] Some examples of non-volatile memory devices (e.g., memory device 130) include a NAND type flash memory and write-in-place memory, such as a three-dimensional (3D) cross-point memory device, which is a cross-point array of non-volatile memory cells. A cross-point array of non-volatile memory can perform bit storage based on a change of bulk resistance, in conjunction with a stackable cross-gridded data access array. Additionally, in contrast to many flash-based memories, cross-point non-volatile memory can perform a write in-place operation, where a non-volatile memory cell can be programmed without the non-volatile memory cell being previously erased. NAND type flash memory includes, for example, two-dimensional (2D) NAND and 3D NAND.

[0043] Each of the memory devices 130, 140 can include one or more arrays of memory cells. One type of memory cell, for example, SLCs, can store one bit per cell. Other types of memory cells, such as MLCs, TLCs, QLCs, and PLCs, can store multiple bits per cell. In some example embodiments, each of the memory devices 130, 140 can include one or more arrays of memory cells such as SLCs, MLCs, TLCs, QLCs, or any combination of such. In some example embodiments, a particular memory device can include an SLC portion, and an MLC portion, a TLC portion, or a QLC portion of memory cells. The memory cells of the memory devices 130, 140 can be grouped as pages that can refer to a logical unit of the memory device used to store data. With some types of memory (e.g., NAND) , pages can be grouped to form blocks. As used herein, a block comprising SLCs can be referred to as a SLC block, a block comprising MLCs can be referred to as an MLC block, a block comprising TLCs can be referred to as a TLC block, and a block comprising QLCs can be referred to as a QLC block.

[0044] Although non-volatile memory components such as NAND type flash memory (e.g., 2D NAND, 3D NAND) and 3D cross-point array of non-volatile memory cells are described, the memory device 130 can be based on any other type of non-volatile memory, such as read-only memory (ROM) , phase change memory (PCM) , self-selecting memory, other chalcogenide-based memories, ferroelectric transistor random-access memory (FeTRAM) , ferroelectric random access memory (FeRAM) , magneto random access memory (MRAM) , Spin Transfer Torque (STT) -MRAM, conductive bridging RAM (CBRAM) , resistive random access memory (RRAM) , oxide-based RRAM (OxRAM) , negative-or (NOR) flash memory, and electrically erasable programmable read-only memory (EEPROM) .

[0045] A memory sub-system controller 115 (or controller 115 for simplicity) can communicate with the memory devices 130, 140 to perform operations such as reading data, writing data, or erasing data at the memory devices 130, 140 and other such operations. The memory sub-system controller 115 can include hardware such as one or more integrated circuits and / or discrete components, a buffer memory, or a combination thereof. The hardware can include digital circuitry with dedicated (e.g., hard-coded) logic to perform the operations described herein. The memory sub-system controller 115 can be a microcontroller, special purpose logic circuitry (e.g., a field programmable gate array (FPGA) , an application specific integrated circuit (ASIC) , etc. ) , or other suitable processor.

[0046] The memory sub-system controller 115 can include a processor (processing device) 117 configured to execute instructions stored in local memory 119. In the illustrated example, the local memory 119 of the memory sub-system controller 115 includes an embedded memory configured to store instructions for performing various processes, operations, logic flows, and routines that control operation of the memory sub-system 110, including handling communications between the memory sub-system 110 and the host system 120.

[0047] In some example embodiments, the local memory 119 can include memory registers storing memory pointers, fetched data, and so forth. The local memory 119 can also include ROM for storing micro-code. While the example memory sub-system 110 in FIG. 1 has been illustrated as including the memory sub-system controller 115, in another example embodiment of the present disclosure, a memory sub-system 110 does not include a memory sub-system controller 115, and can instead rely upon external control (e.g., provided by an external host, or by a processor or controller separate from the memory sub-system) .

[0048] In general, the memory sub-system controller 115 can receive commands or operations from the host system 120 and can convert the commands or operations into instructions or appropriate commands to achieve the desired access to the memory device 130 and / or the memory device 140. The memory sub-system controller 115 can be responsible for other operations such as wear leveling operations, garbage collection operations, error detection and ECC operations, encryption operations, caching operations, and address translations between a logical address (e.g., LBA, namespace) and a physical memory address (e.g., physical block address) that are associated with the memory devices 130, 140. The memory sub-system controller 115 can further include host interface circuitry to communicate with the host system 120 via the physical host interface. The host interface circuitry can convert the commands received from the host system 120 into command instructions to access the memory device 130 and / or the memory device 140 as well as convert responses associated with the memory device 130 and / or the memory device 140 into information for the host system 120.

[0049] The memory sub-system 110 can also include additional circuitry or components that are not illustrated. In some example embodiments, the memory sub-system 110 can include a cache or buffer (e.g., DRAM) and address circuitry (e.g., a row decoder and a column decoder) that can receive an address from the memory sub-system controller 115 and decode the address to access the memory devices 130, 140.

[0050] In some example embodiments, the memory device 130 includes local media controller 135 that operates in conjunction with memory sub-system controller 115 to execute operations on one or more memory cells of the memory device 130. An external controller (e.g., memory sub-system controller 115) can externally manage the memory device 130 (e.g., perform media management operations on the memory device 130) . In some example embodiments, a memory device 130 is a managed memory device, which is a raw memory device combined with a local controller (e.g., local media controller 135) for media management within the same memory device package. An example of a managed memory device is a managed NAND (MNAND) device.

[0051] The memory sub-system controller 115 includes a flexible memory die reduction component 113) that enables or facilitates the memory sub-system controller 115 to implement flexible memory die reduction on the memory sub-system 110 in accordance with various example embodiments described herein. Alternatively, some or all of the flexible memory die reduction component 113 is included by the local media controller 135, thereby enabling the local media controller 135 to enable or facilitate flexible memory die reduction on the memory sub-system 110.

[0052] FIG. 2 and FIG. 3 are flow diagrams of an example methods 200, 300 for flexible memory die reduction for a memory system, in accordance with some example embodiments of the present disclosure. Either method 200 or 300 can be performed by processing logic that can include hardware (e.g., processing device, circuitry, dedicated logic, programmable logic, microcode, hardware of a device, integrated circuit, etc. ) , software (e.g., instructions run or executed on a processing device) , or a combination thereof. In some example embodiments, either methods 200 or 300 is performed by the memory sub-system controller 115 of FIG. 1 based on the flexible memory die reduction component 113. Additionally, or alternatively, for some example embodiments, either method 200 or 300 is performed, at least in part, by the local media controller 135 of the memory device 130 of FIG. 1. Although shown in a particular sequence or order, unless otherwise specified, the order of the processes can be modified. Thus, the illustrated example embodiments should be understood only as examples, and the illustrated processes can be performed in a different order, and some processes can be performed in parallel. Additionally, one or more processes can be omitted in various example embodiments. Thus, not all processes are used in every example embodiment. Other process flows are possible.

[0053] Referring now to method 200 of FIG. 2, at operation 202 a processing device (e.g., the processor 117 of the memory sub-system controller 115) maintains a memory die availability table that comprises information indicating which memory die of a plurality of memory die of one or more memory devices (e.g., 130, 140) of a memory system (e.g., memory sub-system 110) are available for use during a write operation by the processing device. For various example embodiments, the memory die availability table comprises a bitmap (or bitmap structure) that indicates (e.g., by a single bit value per memory die) which individual memory die of the plurality of memory die (and the blocks contained therein) are available (or unavailable) for use during a write operation. Each memory die can comprise multiple memory planes, and the bitmap (or bitmap structure) of the memory die availability table can indicate (e.g., by a single bit value per memory plane per a memory die) which individual memory planes of each memory die of the plurality of memory die (and the blocks contained therein) are available (or unavailable) for use during a write operation. This sort of structure can be useful for checking memory die availability prior to performing a multi-plane write operation with respect to a particular plane (e.g., to a particular block on the particular plane) . Additionally, the plurality of memory die can be associated with a plurality of memory channels, where each individual memory channel is associated with a different sub-plurality of memory die and facilitates data reads and writes with respect to its respective sub-plurality of memory die. As part of the maintenance, the processing device can periodically update the memory die availability table (e.g., based on changed operating conditions of the memory system) or can update the memory die availability table in response to a triggered condition (e.g., detection of a failed memory die, or configuration change requested by the host system) . As described herein, the memory die availability table can be stored on another memory device (e.g., local memory 119) that is faster than the memory device (e.g., 130, 140) being managed by the memory die availability table to avoid or reduce the performance impact of the memory system using the memory die availability table.

[0054] At operation 204, the processing device (e.g., processor 117) receives a write operation request from a host system. According to various example embodiments, the write operation request is to write (host) target data to the memory system (e.g., memory sub-system 110) . In response to receiving the write operation request, at operation 206, the processing device executes the write operation request to write the target data to a set of available blocks of a plurality of memory die of one or more memory devices (e.g., 130, 140) of the memory system (e.g., memory sub-system 110) .

[0055] During operation 206, the processing device performs operations 212 through 220. At operation 212, the processing device (e.g., the processor 117) selects a current individual block (e.g., on a particular memory die) of the plurality of memory die based on a block write selection sequence. Depending on the example embodiment, the block write selection sequence comprises one or more existing algorithms or rules (e.g., memory address sequence rules) that are used by the memory system (e.g., the device) 117 of the memory sub-system 110) to identify a sequence physical memory locations (e.g., blocks corresponding to a sequence of physical memory addresses) to which target data (e.g., host data) associated with a single write operation request will be written (e.g., sequence of physical locations to be used by a write sequence) . As described herein, the memory die availability table can be used by a memory system (e.g., the processor 117 of the memory sub-system 110) to determine one or more physical locations that can be skipped during selection of physical memory locations (e.g., blocks) due to the unavailability of a memory die.

[0056] At operation 214, the processing device (e.g., processor 117) determines whether the current individual block is available for a write operation based on the memory die availability table (maintained by operation 202) . As described herein, the memory die availability table can comprise information that indicates which memory die of the plurality of memory die are available for use during a write operation. For some example embodiments, where the current individual block is on an individual memory die of the plurality of memory die, operation 214 comprises the processing device determining whether the individual memory die is available based on the memory die availability table, the processing device determining that the current individual block is not available in response to determining that the individual memory die is not available based on the memory die availability table, and the processing device determining that the current individual block is available in response to determining that the individual memory die is available based on the memory die availability table.

[0057] Additionally, for some example embodiments, operation 214 comprises the processing device determining whether the current individual block is available for a write operation based on the memory die availability table and based on a bad block table, where the bad block table is separate from the memory die availability table and the bad block table indicates one or more bad blocks (e.g., GBB or factory-marked) of one or more memory die of the plurality of memory die. For some example embodiments, where the current individual block is on an individual memory die of the plurality of memory die, operation 214 comprises the processing device determining whether the individual memory die is available based on the memory die availability table, the processing device determining that the current individual block is not available in response to determining that the individual memory die is not available based on the memory die availability table, and the processing device determining whether the current individual block is a bad block (or is on a memory plane that comprises at least one bad block) based on the bad block table in response to determining that the individual memory die is available based on the memory die availability table. In response to the processing device determining that the current individual block is a bad block (or is on a memory plane that comprises at least one bad block) based on the bad block table, the processing device can determine that current individual block is not available. In response to the processing device determining that the current individual block is not a bad block (or is not on a memory plane that comprises at least one bad block) based on the bad block table, the processing device can determine that current individual block is available.

[0058] At decision block 216, method 200 proceeds to operation 218 in response to the processing device (e.g., the processor 117) determining that the current individual block is available, and method 200 proceeds to operation 220 in response to the processing device determining that the current individual block is not available. For operation 218, the processing device causes at least a portion of the target data to be written to the current individual block. After operation 218, if there are any portions of the target data that remain to be written, method 200 can return to operation 212 so that another current individual block can be selected and the processing device can continue writing any remaining portions of the target data.

[0059] During operation 220, the processing device (e.g., the processor 117) selects a next individual block of the plurality of memory die based on the block write selection sequence, where the next individual block becomes the new current individual block. For various example embodiments, where the current individual block is on an individual memory die of the plurality of memory die, the next individual block selected is on a next memory die of the plurality of memory die (e.g., a memory die that is next relative to the individual memory die and that is selected based on the write block selection sequence) . After operation 220, method 200 returns to operation 214 with the next individual block being the new current individual block.

[0060] After operation 206, method 200 proceeds to operation 208, where the processing device (e.g., the processor 117) determines (e.g., detects) that a select memory die of the plurality of memory die has failed. Depending on the example embodiment, the processing device can determine that the select memory die has failed during use (e.g., normal use) of the select memory die. The select memory die can be considered failed in response to errors during a read or a write operation or in response to the select memory die behaving abnormally. In response to the processing device determining that the select memory die has failed, at operation 210, the processing device updates the memory die availability table to indicate that the select memory die is unavailable (e.g., updates the memory die availability table to mark the select memory die as unavailable) . By updating the memory die availability table in this way, the processing device can cause the select memory die to be filtered out from use. Memory die loss on large data storage capacity memory systems can be reasonably frequent, and an example embodiment can use the memory die availability table to effectively facilitate the rebuild process due to the select memory die failing (e.g., to quickly get the memory system back to near full performance to prevent the end customer from noticing) .

[0061] Referring now to FIG. 3, method 300 represents an alternative approach in comparison to method 200 of FIG. 2, where method 300 of FIG. 3 uses a table that unifies information regarding the availability of one or more memory die of a memory device (e.g., of a memory sub-system) and information regarding one or more bad blocks of the memory device. For instance, Table 3 represents an example structure of a unified availability table used by some example embodiments implementing method 300 of FIG. 3.

[0062] At operation 302, a processing device (e.g., the processor 117 of the memory sub-system controller 115) maintains a write availability table that comprises information regarding which memory die of a plurality of memory die of one or more memory devices (e.g., 130, 140) of a memory system (e.g., memory sub-system 110) are available for use during a write operation by the processing device and information regarding which memory planes of each memory die of the plurality of memory die comprise at least one bad block. According to various example embodiments, the write availability table comprises a first row that indicates which memory planes of each memory die of the plurality of memory die are available for use during a write operation, and a second row that indicates which memory planes of each memory die of the plurality of memory die comprise at least one bad block. For various example embodiments, existence of a bad block table with respect to a memory plane of a memory die implies the existence of at least one bad block on the memory plane. For some example embodiments, the write availability table exists separate from one or more bad block tables of the memory system.

[0063] According to some example embodiments, the write availability table comprises a bitmap (or bitmap structure) that indicates which individual memory die of the plurality of memory die (and the blocks contained therein) are available (or unavailable) for use during a write operation. In particular, the bitmap (or bitmap structure) of the write availability table can indicate (e.g., by a single bit value per memory plane per a memory die) which individual memory planes of each memory die of the plurality of memory die (and the blocks contained therein) are available (or unavailable) for use during a write operation by the processing device. For various example embodiments, the bitmap (or bitmap structure) of the write availability table indicates (e.g., by a single bit value per memory plane per a memory die) which individual memory planes of each memory die of the plurality of memory die (and the blocks contained therein) comprises at least one bad block. In this way, the write availability table can function as a memory plane availability table. This sort of memory plane-oriented structure of the write availability table can be useful for checking memory die availability prior to performing a multi-plane write operation with respect to a particular plane (e.g., to a particular block on the particular plane) .

[0064] As described herein, the plurality of memory die can be associated with a plurality of memory channels, where each individual memory channel is associated with a different sub-plurality of memory die and facilitates data reads and writes with respect to its respective sub-plurality of memory die. As part of the maintenance, the processing device can periodically update the write availability table (e.g., based on changed operating conditions of the memory system) or can update the write availability table in response to a triggered condition (e.g., detection of a failed memory die, or configuration change requested by the host system) . As described herein, the write availability table can be stored on another memory device (e.g., local memory 119) that is faster than the memory device (e.g., 130, 140) being managed by the memory die availability table to avoid or reduce the performance impact of the memory system using the write availability table.

[0065] At operation 304, a processing device (e.g., the processor 117 of the memory sub-system controller 115) receives a write operation request from a host system. According to various example embodiments, the write operation request is to write (host) target data to the memory system (e.g., memory sub-system 110) . In response to receiving the write operation request, at operation 306, the processing device executes the write operation request to write the target data to a set of available blocks of a plurality of memory die of one or more memory devices (e.g., 130, 140) of the memory system (e.g., memory sub-system 110) .

[0066] During operation 306, the processing device performs operations 312 through 320. At operation 312, the processing device (e.g., the processor 117) selects a current individual block (e.g., on a particular memory die) of the plurality of memory die based on a block write selection sequence. Depending on the example embodiment, the block write selection sequence comprises one or more existing algorithms or rules (e.g., memory address sequence rules) that are used by the memory system (e.g., the device) 117 of the memory sub-system 110) to identify a sequence physical memory locations (e.g., blocks corresponding to a sequence of physical memory addresses) to which target data (e.g., host data) associated with a single write operation request will be written (e.g., sequence of physical locations to be used by a write sequence) . As described herein, the write availability table can be used by a memory system (e.g., the processor 117 of the memory sub-system 110) to determine one or more physical locations that can be skipped during selection of physical memory locations (e.g., blocks) due to the unavailability of a memory die or a memory plane having at least one bad block.

[0067] At operation 314, the processing device (e.g., processor 117) determines whether the current individual block is available for a write operation based on the write availability table (maintained by operation 302) . For some example embodiments, where the current individual block is on an individual memory plane of an individual memory die of the plurality of memory die, operation 314 comprises the processing device determining whether the individual memory plane is marked as unavailable in the memory plane availability table, where the individual memory plane is marked as unavailable in the memory plane availability table in response to either the individual memory die being unavailable or a bad block table existing in association with the individual memory plane. For various example embodiments, the bad block table is separate from the write availability table. According to various example embodiments, the processing device determines that the current individual block is not available in response to the processing device determining that the individual memory plane is marked as unavailable in the memory plane availability table. However, in response to the processing device determining that the individual memory plane is marked as available in the memory plane availability table, the processing device can determine that the current individual block is available.

[0068] Alternatively, for some example embodiments, where the current individual block is on an individual memory plane of an individual memory die of the plurality of memory die, operation 314 comprises the processing device determining whether the individual memory plane is marked as unavailable in the write availability table, where the individual memory plane is marked as unavailable in the write availability table in response to either the individual memory die being unavailable or a bad block table existing in association with the individual memory plane (e.g., to mark one or blocks of the individual memory plane as bad blocks) . According to some example embodiments, the processing device determines that the current individual block is not available in response to determining that the individual memory plane is marked as unavailable in the memory plane availability table. However, in response to the processing device determining that the individual memory plane is marked as available in the memory plane availability table, the processing device can determine that the current individual block is available.

[0069] At decision block 316, method 300 proceeds to operation 318 in response to the processing device (e.g., the processor 117) determining that the current individual block is available, and method 300 proceeds to operation 320 in response to the processing device determining that the current individual block is not available. For operation 318, the processing device causes at least a portion of the target data to be written to the current individual block. After operation 318, if there are any portions of the target data that remain to be written, method 300 can return to operation 312 so that another current individual block can be selected and the processing device can continue writing any remaining portions of the target data.

[0070] During operation 320, the processing device (e.g., the processor 117) selects a next individual block of the plurality of memory die based on the block write selection sequence, where the next individual block becomes the new current individual block. For various example embodiments, where the current individual block is on an individual memory die of the plurality of memory die, the next individual block selected is on a next memory die of the plurality of memory die (e.g., a memory die that is next relative to the individual memory die and that is selected based on the write block selection sequence) . After operation 320, method 300 returns to operation 314 with the next individual block being the new current individual block.

[0071] After operation 306, method 300 proceeds to operations 308 and 310. According to various example embodiments, operations 308 and 310 are similar to operations 208 and 210 illustrated and described with respect to FIG. 2.

[0072] FIG. 4 illustrates an example machine in the form of a computer system 400 within which a set of instructions can be executed for causing the machine to perform any one or more of the methodologies discussed herein. In some example embodiments, the computer system 400 can correspond to a host system (e.g., the host system 120 of FIG. 1) that includes, is coupled to, or utilizes a memory sub-system (e.g., the memory sub-system 110 of FIG. 1) or can be used to perform the operations described herein. In alternative example embodiments, the machine can be connected (e.g., networked) to other machines in a local area network (LAN) , an intranet, an extranet, and / or the Internet. The machine can operate in the capacity of a server or a client machine in a client-server network environment, as a peer machine in a peer-to-peer (or distributed) network environment, or as a server or a client machine in a cloud computing infrastructure or environment.

[0073] The machine can be a personal computer (PC) , a tablet PC, a set-top box (STB) , a Personal Digital Assistant (PDA) , a cellular telephone, a web appliance, a server, a network router, a switch or bridge, or any machine capable of executing a set of instructions (sequential or otherwise) that specify actions to be taken by that machine. Further, while a single machine is illustrated, the term “machine” shall also be taken to include any collection of machines that individually or jointly execute a set (or multiple sets) of instructions to perform any one or more of the methodologies discussed herein.

[0074] The example computer system 400 includes a processing device 402, a main memory 404 (e.g., ROM, flash memory, DRAM such as SDRAM or Rambus DRAM (RDRAM) , etc. ) , a static memory 406 (e.g., flash memory, static random access memory (SRAM) , etc. ) , and a data storage device 410, which communicate with each other via a bus 418.

[0075] The processing device 402 represents one or more general-purpose processing devices such as a microprocessor, a central processing unit, or the like. More particularly, the processing device 402 can be a complex instruction set computing (CISC) microprocessor, a reduced instruction set computing (RISC) microprocessor, a very long instruction word (VLIW) microprocessor, a processor implementing other instruction sets, or processors implementing a combination of instruction sets. The processing device 402 can also be one or more special-purpose processing devices such as an application-specific integrated circuit (ASIC) , a field programmable gate array (FPGA) , a digital signal processor (DSP) , a network processor, or the like. The processing device 402 is configured to execute instructions 416 for performing the operations and steps discussed herein. The computer system 400 can further include a network interface device 408 to communicate over a network 412.

[0076] The data storage device 410 can include a machine-readable storage medium 414 (also known as a computer-readable medium) on which is stored one or more sets of instructions 416 or software embodying any one or more of the methodologies or functions described herein. The instructions 416 can also reside, completely or at least partially, within the main memory 404 and / or within the processing device 402 during execution thereof by the computer system 400, the main memory 404 and the processing device 402 also constituting machine-readable storage media. The machine-readable storage medium 414, data storage device 410, and / or main memory 404 can correspond to the memory sub-system 110 of FIG. 1.

[0077] In one example embodiment, the instructions 416 include instructions to implement functionality corresponding to providing flexible memory die reduction on a memory system as described herein (e.g., the flexible memory die reduction component 113 of FIG. 1) . While the machine-readable storage medium 414 is shown in an example embodiment to be a single medium, the term “machine-readable storage medium” should be taken to include a single medium or multiple media that store the one or more sets of instructions. The term “machine-readable storage medium” shall also be taken to include any medium that is capable of storing or encoding a set of instructions for execution by the machine and that cause the machine to perform any one or more of the methodologies of the present disclosure. The term “machine-readable storage medium” shall accordingly be taken to include, but not be limited to, solid-state memories, optical media, and magnetic media.

[0078] Described implementations of the subject matter can include one or more features, alone or in combination as illustrated below by way of examples.

[0079] Example 1 is a system comprising: a memory device comprising a plurality of memory die; and a processing device, operatively coupled to the memory device, configured to perform operations comprising: executing a write operation request to write target data to a set of available blocks of the plurality of memory die, the executing of the write operation request comprising: selecting a current individual block of the plurality of memory die based on a block write selection sequence; determining whether the current individual block is available for a write operation based on a memory die availability table, the memory die availability table comprising information that indicates which memory die of the plurality of memory die are available for use during a write operation; in response to determining that the current individual block is available for a write operation based on the memory die availability table, causing at least a portion of the target data to be written to the current individual block; and in response to determining that the current individual block is not available for a write operation based on the memory die availability table: selecting a next individual block of the plurality of memory die based on the block write selection sequence; and determining whether the next individual block is available for a write operation based on the memory die availability table.

[0080] In Example 2, the subject matter of Example 1 includes, wherein in response to determining that the current individual block is not available for a write operation based on the memory die availability table comprises: in response to determining that the next individual block is available for a write operation based on the memory die availability table, causing at least the portion of the target data to be written to the next individual block.

[0081] In Example 3, the subject matter of Examples 1–2 includes, wherein the current individual block is on an individual memory die of the plurality of memory die, wherein the next individual block is on a next memory die of the plurality of memory die, and wherein the determining of whether the current individual block is available for a write operation based on the memory die availability table comprises: determining whether the individual memory die is available based on the memory die availability table; and determining that the current individual block is not available in response to determining that the individual memory die is not available based on the memory die availability table.

[0082] In Example 4, the subject matter of Examples 1–3 includes, wherein the determining of whether the current individual block is available for a write operation based on the memory die availability table comprises: determining whether the current individual block is available for a write operation based on the memory die availability table and based on a bad block table, the bad block table indicating one or more bad blocks of one or more memory die of the plurality of memory die.

[0083] In Example 5, the subject matter of Example 4 includes, wherein the current individual block is on an individual memory die of the plurality of memory die, and wherein the determining of whether the current individual block is available for a write operation based on the memory die availability table and based on a bad block table comprises: determining whether the individual memory die is available based on the memory die availability table; and in response to determining that the individual memory die is available based on the memory die availability table; determining whether the current individual block is a bad block based on the bad block table; and determining that the current individual block is not available in response to determining that the current individual block is a bad block based on the bad block table.

[0084] In Example 6, the subject matter of Examples 1–5 includes, wherein the information indicates which memory die of the plurality of memory die are available for use by indicating which memory planes of each memory die of the plurality of memory die are available for use during a write operation.

[0085] In Example 7, the subject matter of Examples 1–6 includes, wherein the memory device is a first memory device, wherein the system comprises a second memory device that is faster than the first memory device, and wherein the memory die availability table is stored on the second memory device.

[0086] In Example 8, the subject matter of Examples 1–7 includes, wherein the operations comprise: determining that a select memory die of the plurality of memory die has failed; and in response to determining that select memory die has failed, updating the memory die availability table to indicate that the select memory die is not available.

[0087] In Example 9, the subject matter of Examples 1–8 includes, wherein the system is a memory sub-system, and wherein the operations comprise: receiving the write operation request from a host system, the write operation request is executed in response to the write operation request.

[0088] Example 10 is a method to implement any of Examples 1–9.

[0089] Example 11 is at least one machine-readable medium comprising instructions that, when executed by a processing device, cause the processing device to perform operations to implement any of Examples 1–9.

[0090] Example 12 is at least one non-transitory machine-readable storage medium comprising instructions that, when executed by a processing device, cause the processing device to perform operations comprising: executing a write operation request to write target data to a set of available blocks of a plurality of memory die of a memory device, the memory device being operatively coupled to the processing device, the executing of the write operation request comprising: selecting a current individual block of the plurality of memory die based on a block write selection sequence; determining whether the current individual block is available for a write operation based on a write availability table, the write availability table comprising information regarding which memory die of the plurality of memory die are available for use during a write operation and information regarding which memory planes of each memory die of the plurality of memory die comprise at least one bad block; in response to determining that the current individual block is available for a write operation based on the write availability table, causing at least a portion of the target data to be written to the current individual block; and in response to determining that the current individual block is not available for a write operation based on the write availability table: selecting a next individual block of the plurality of memory die based on the block write selection sequence; and determining whether the next individual block is available for a write operation based on the write availability table.

[0091] In Example 13, the subject matter of Example 12 includes, wherein the write availability table comprises: a first row that indicates which memory planes of each memory die of the plurality of memory die are available for use during a write operation; and a second row that indicates which memory planes of each memory die of the plurality of memory die comprise at least one bad block.

[0092] In Example 14, the subject matter of Examples 12–13 includes, wherein in response to determining that the current individual block is not available for a write operation based on the write availability table comprises: in response to determining that the next individual block is available for a write operation based on the write availability table, causing at least the portion of the target data to be written to the next individual block.

[0093] In Example 15, the subject matter of Examples 12–14 includes, wherein the current individual block is on an individual memory plane of an individual memory die of the plurality of memory die, and wherein the determining of whether the current individual block is available for a write operation based on the write availability table comprises: determining whether the individual memory plane is marked as unavailable in the write availability table, the individual memory plane being marked as unavailable in the write availability table in response to either the individual memory die being unavailable or the individual memory plane comprising at least one bad block; and determining that the current individual block is not available in response to determining that the individual memory plane is marked as unavailable in the memory plane availability table.

[0094] In Example 16, the subject matter of Examples 12–15 includes, wherein the current individual block is on an individual memory plane of an individual memory die of the plurality of memory die, and wherein the determining of whether the current individual block is available for a write operation based on the write availability table comprises: determining whether the individual memory plane is marked as unavailable in the write availability table, the individual memory plane being marked as unavailable in the write availability table in response to either the individual memory die being unavailable or a bad block table existing in association with the individual memory plane, the bad block table being separate from the write availability table; and determining that the current individual block is not available in response to determining that the individual memory plane is marked as unavailable in the memory plane availability table.

[0095] In Example 17, the subject matter of Examples 12–16 includes, wherein the memory device is a first memory device, and wherein the memory die availability table is stored on a second memory device that is faster than the first memory device.

[0096] In Example 18, the subject matter of Examples 12–17 includes, wherein the operations comprise: determining that a select memory die of the plurality of memory die has failed; and in response to determining that select memory die has failed, updating the memory die availability table to indicate that the select memory die is not available.

[0097] In Example 19, the subject matter of Examples 12–18 includes, wherein the processing device is part of a memory sub-system, and wherein the operations comprise: receiving the write operation request from a host system, the write operation request is executed in response to the write operation request.

[0098] Example 20 is a method to implement any of Examples 12-19.

[0099] Example 21 is a system to implement any of Examples 12-19.

[0100] Some portions of the preceding detailed descriptions have been presented in terms of algorithms and symbolic representations of operations on data bits within a computer memory. These algorithmic descriptions and representations are the ways used by those skilled in the data processing arts to most effectively convey the substance of their work to others skilled in the art. An algorithm is here, and generally, conceived to be a self-consistent sequence of operations leading to a desired result. The operations are those requiring physical manipulations of physical quantities. Usually, though not necessarily, these quantities take the form of electrical or magnetic signals capable of being stored, combined, compared, and otherwise manipulated. It has proven convenient at times, principally for reasons of common usage, to refer to these signals as bits, values, elements, symbols, characters, terms, numbers, or the like.

[0101] It should be borne in mind, however, that all of these and similar terms are to be associated with the appropriate physical quantities and are merely convenient labels applied to these quantities. The present disclosure can refer to the action and processes of a computer system, or similar electronic computing device, that manipulates and transforms data represented as physical (electronic) quantities within the computer system's registers and memories into other data similarly represented as physical quantities within the computer system memories or registers or other such information storage systems.

[0102] The present disclosure also relates to an apparatus for performing the operations herein. This apparatus can be specially constructed for the intended purposes, or it can include a general purpose computer selectively activated or reconfigured by a computer program stored in the computer. Such a computer program can be stored in a computer-readable storage medium, such as, but not limited to, any type of disk including floppy disks, optical disks, CD-ROMs, and magnetic-optical disks, ROMs, RAMs, EPROMs, EEPROMs, magnetic or optical cards, or any type of media suitable for storing electronic instructions, each coupled to a computer system bus.

[0103] The algorithms and displays presented herein are not inherently related to any particular computer or other apparatus. Various general-purpose systems can be used with programs in accordance with the teachings herein, or it can prove convenient to construct a more specialized apparatus to perform the method. The structure for a variety of these systems will appear as set forth in the description below. In addition, the present disclosure is not described with reference to any particular programming language. It will be appreciated that a variety of programming languages can be used to implement the teachings of the disclosure as described herein.

[0104] The present disclosure can be provided as a computer program product, or software, that can include a machine-readable medium (such as a non-transitory machine-readable medium) having stored thereon instructions, which can be used to program a computer system (or other electronic devices) to perform a process according to the present disclosure. A machine-readable medium includes any mechanism for storing information in a form readable by a machine (e.g., a computer) . In some example embodiments, a machine-readable (e.g., computer-readable) medium includes a machine (e.g., a computer) readable storage medium such as a ROM, RAM, magnetic disk storage media, optical storage media, flash memory components, and so forth. A machine-readable storage medium can be non-transitory (in other words, not having any transitory signals) in that it does not embody a propagating signal. However, labeling a machine-readable storage medium “non-transitory” should not be construed to mean that the machine-readable storage medium is incapable of movement; the machine-readable storage medium should be considered as being transportable from one physical location to another.

[0105] In the foregoing specification, example embodiments of the disclosure have been described with reference to specific example embodiments thereof. It will be evident that various modifications can be made thereto without departing from the broader spirit and scope of example embodiments of the disclosure as set forth in the following claims. The specification and drawings are, accordingly, to be regarded in an illustrative sense rather than a restrictive sense.

Claims

1.A system comprising:a memory device comprising a plurality of memory die; anda processing device, operatively coupled to the memory device, configured to perform operations comprising:executing a write operation request to write target data to a set of available blocks of the plurality of memory die, the executing of the write operation request comprising:selecting a current individual block of the plurality of memory die based on a block write selection sequence;determining whether the current individual block is available for a write operation based on a memory die availability table, the memory die availability table comprising information that indicates which memory die of the plurality of memory die are available for use during a write operation;in response to determining that the current individual block is available for a write operation based on the memory die availability table, causing at least a portion of the target data to be written to the current individual block; andin response to determining that the current individual block is not available for a write operation based on the memory die availability table:selecting a next individual block of the plurality of memory die based on the block write selection sequence; anddetermining whether the next individual block is available for a write operation based on the memory die availability table.2.The system of claim 1, wherein in response to determining that the current individual block is not available for a write operation based on the memory die availability table comprises:in response to determining that the next individual block is available for a write operation based on the memory die availability table, causing at least the portion of the target data to be written to the next individual block.3.The system of claim 1, wherein the current individual block is on an individual memory die of the plurality of memory die, wherein the next individual block is on a next memory die of the plurality of memory die, and wherein the determining of whether the current individual block is available for a write operation based on the memory die availability table comprises:determining whether the individual memory die is available based on the memory die availability table; anddetermining that the current individual block is not available in response to determining that the individual memory die is not available based on the memory die availability table.4.The system of claim 1, wherein the determining of whether the current individual block is available for a write operation based on the memory die availability table comprises:determining whether the current individual block is available for a write operation based on the memory die availability table and based on a bad block table, the bad block table indicating one or more bad blocks of one or more memory die of the plurality of memory die.5.The system of claim 4, wherein the current individual block is on an individual memory die of the plurality of memory die, and wherein the determining of whether the current individual block is available for a write operation based on the memory die availability table and based on a bad block table comprises:determining whether the individual memory die is available based on the memory die availability table; andin response to determining that the individual memory die is available based on the memory die availability table;determining whether the current individual block is a bad block based on the bad block table; anddetermining that the current individual block is not available in response to determining that the current individual block is a bad block based on the bad block table.6.The system of claim 1, wherein the information indicates which memory die of the plurality of memory die are available for use by indicating which memory planes of each memory die of the plurality of memory die are available for use during a write operation.7.The system of claim 1, wherein the memory device is a first memory device, wherein the system comprises a second memory device that is faster than the first memory device, and wherein the memory die availability table is stored on the second memory device.8.The system of claim 1, wherein the operations comprise:determining that a select memory die of the plurality of memory die has failed; andin response to determining that select memory die has failed, updating the memory die availability table to indicate that the select memory die is not available.9.The system of claim 1, wherein the system is a memory sub-system, and wherein the operations comprise:receiving the write operation request from a host system, the write operation request is executed in response to the write operation request.10.At least one non-transitory machine-readable storage medium comprising instructions that, when executed by a processing device, cause the processing device to perform operations comprising:executing a write operation request to write target data to a set of available blocks of a plurality of memory die of a memory device, the memory device being operatively coupled to the processing device, the executing of the write operation request comprising:selecting a current individual block of the plurality of memory die based on a block write selection sequence;determining whether the current individual block is available for a write operation based on a write availability table, the write availability table comprising information regarding which memory die of the plurality of memory die are available for use during a write operation and information regarding which memory planes of each memory die of the plurality of memory die comprise at least one bad block;in response to determining that the current individual block is available for a write operation based on the write availability table, causing at least a portion of the target data to be written to the current individual block; andin response to determining that the current individual block is not available for a write operation based on the write availability table:selecting a next individual block of the plurality of memory die based on the block write selection sequence; anddetermining whether the next individual block is available for a write operation based on the write availability table.11.The non-transitory machine-readable storage medium of claim 10, wherein the write availability table comprises:a first row that indicates which memory planes of each memory die of the plurality of memory die are available for use during a write operation; anda second row that indicates which memory planes of each memory die of the plurality of memory die comprise at least one bad block.12.The non-transitory machine-readable storage medium of claim 10, wherein in response to determining that the current individual block is not available for a write operation based on the write availability table comprises:in response to determining that the next individual block is available for a write operation based on the write availability table, causing at least the portion of the target data to be written to the next individual block.13.The non-transitory machine-readable storage medium of claim 10, wherein the current individual block is on an individual memory plane of an individual memory die of the plurality of memory die, and wherein the determining of whether the current individual block is available for a write operation based on the write availability table comprises:determining whether the individual memory plane is marked as unavailable in the write availability table, the individual memory plane being marked as unavailable in the write availability table in response to either the individual memory die being unavailable or the individual memory plane comprising at least one bad block; anddetermining that the current individual block is not available in response to determining that the individual memory plane is marked as unavailable in the memory plane availability table.14.The non-transitory machine-readable storage medium of claim 10, wherein the current individual block is on an individual memory plane of an individual memory die of the plurality of memory die, and wherein the determining of whether the current individual block is available for a write operation based on the write availability table comprises:determining whether the individual memory plane is marked as unavailable in the write availability table, the individual memory plane being marked as unavailable in the write availability table in response to either the individual memory die being unavailable or a bad block table existing in association with the individual memory plane, the bad block table being separate from the write availability table; anddetermining that the current individual block is not available in response to determining that the individual memory plane is marked as unavailable in the memory plane availability table.15.The non-transitory machine-readable storage medium of claim 10, wherein the memory device is a first memory device, and wherein the memory die availability table is stored on a second memory device that is faster than the first memory device.16.The non-transitory machine-readable storage medium of claim 10, wherein the operations comprise:determining that a select memory die of the plurality of memory die has failed; andin response to determining that select memory die has failed, updating the memory die availability table to indicate that the select memory die is not available.17.The non-transitory machine-readable storage medium of claim 10, wherein the processing device is part of a memory sub-system, and wherein the operations comprise:receiving the write operation request from a host system, the write operation request is executed in response to the write operation request.18.A method comprising:receiving, by a processing device of a memory sub-system, a write operation request from a host system; andin response to the write operation request, executing, by the processing device, a write operation request to write target data to a set of available blocks of a plurality of memory die of a memory device, the executing of the write operation request comprising:selecting a current individual block of the plurality of memory die based on a block write selection sequence;determining that the current individual block is not available for a write operation based on a write availability table, the write availability table comprising information regarding which memory die of the plurality of memory die are available for use during a write operation and information regarding which memory planes of each memory die of the plurality of memory die comprise at least one bad block; andin response to determining that the current individual block is not available for a write operation based on the write availability table:selecting a next individual block of the plurality of memory die based on the block write selection sequence; anddetermining whether the next individual block is available for a write operation based on the write availability table.19.The method of claim 18, wherein the write availability table comprises:a first row that indicates which memory planes of each memory die of the plurality of memory die are available for use during a write operation; anda second row that indicates which memory planes of each memory die of the plurality of memory die comprise at least one bad block.20.The method of claim 18, wherein the current individual block is on an individual memory plane of an individual memory die of the plurality of memory die, and wherein the determining that the current individual block is not available for a write operation based on the write availability table comprises:determining that the individual memory plane is marked as unavailable on the memory plane availability table, the individual memory plane being marked as unavailable in response to either the individual memory die being unavailable or the individual memory plane comprising at least one bad block; anddetermining that the current individual block is not available in response to determining that the individual memory plane is not available.

Images