Scan circuit and display apparatus

Abstract

A scan circuit includes a plurality of stages cascaded, a respective stage of the plurality of stages including a respective scan unit of a plurality of scan units. The respective scan unit includes a first output subcircuit and a second output subcircuit. The first output subcircuit is configured to output a gate scanning signal through a first output terminal. The second output subcircuit is configured to output a cascade signal through a cascade signal line. A cascade signal line includes a first branch, a second branch, and a connecting line connected to the first branch and the second branch. An orthographic projection of the connecting line on the base substrate at least partially overlaps with an orthographic projection of a first power supply signal line configured to provide the first power supply signal on the base substrate.

Description

SCAN CIRCUIT AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a scan circuit and a display apparatus.BACKGROUND

[0002] Display panels are widely used in various electronic devices, including televisions, smartphones, tablets, and wearable devices, with thin-film transistor (TFT) technology playing a critical role in driving individual pixels and controlling image rendering. Among different TFT backplane technologies, oxide semiconductor-based TFTs have gained prominence due to their high electron mobility, low power consumption, and suitability for high-resolution and high-refresh-rate applications. To enhance display performance, gate driver circuits on array (GOA) are integrated directly onto the display substrate, replacing external driver ICs to enable narrow bezel designs, reduce module thickness, and improve signal transmission efficiency.SUMMARY

[0003] In one aspect, the present disclosure provides a scan circuit, comprising a plurality of stages cascaded, a respective stage of the plurality of stages comprising a respective scan unit of a plurality of scan units; wherein the respective scan unit comprises a first output subcircuit and a second output subcircuit; the first output subcircuit is configured to output a gate scanning signal through a first output terminal; the second output subcircuit is configured to output a cascade signal through a cascade signal line; the cascade signal line comprises a first branch, a second branch, and a connecting line connected to the first branch and the second branch; the connecting line is in a first layer, and the first branch and the second branch are in a second layer different from the first layer; the first branch is configured to provide the cascade signal to one or more previous stages of the scan circuit; the second branch is configured to provide the cascade signal to one or more subsequent stages of the scan circuit; and an orthographic projection of the connecting line on a base substrate at least partially overlaps with an orthographic projection of a first power supply signal line configured to provide the first power supply signal on the base substrate.

[0004] Optionally, the connecting line and a fourth clock signal line configured to provide a fourth clock signal are in the first layer; and the first branch, the second branch, the first power supply signal line configured to provide the first power supply signal, a second power supply signal line configured to provide a second power supply signal, and a voltage supply signal line configured to provide a voltage supply signal are in the second layer.

[0005] Optionally, an orthographic projection of the first branch on the base substrate at least partially overlaps with an orthographic projection of a fourth clock signal line configured to provide a fourth clock signal on the base substrate; and the orthographic projection of the connecting line on the base substrate at least partially overlaps with an orthographic projection of the first power supply signal line configured to provide the first power supply signal, a second power supply signal line configured to provide a second power supply signal, and a voltage supply signal line configured to provide a voltage supply signal on the base substrate.

[0006] Optionally, the respective scan unit comprises a first capacitor and a third capacitor; wherein the connecting line, a sixth capacitor electrode of the third capacitor, and a second capacitor electrode of the first capacitor are in the first layer; and the first branch, the second branch, and the first power supply signal line configured to provide the first power supply signal are in the second layer.

[0007] Optionally, the orthographic projection of the connecting line on the base substrate at least partially overlaps with an orthographic projection of the first power supply signal line configured to provide the first power supply signal and a first clock signal line configured to provide a first clock signal on the base substrate.

[0008] Optionally, a ratio of channel width to channel length of a transistor in the second output subcircuit is at least twice of a ratio of channel width to channel length of a transistor that is not a part of the first output subcircuit or the second output subcircuit.

[0009] Optionally, a ratio of channel width to channel length of a transistor in the first output subcircuit is at least ten times of the ratio of channel width to channel length of the transistor that is not a part of the first output subcircuit or the second output subcircuit.

[0010] Optionally, an orthographic projection of active layers of transistors of the second output subcircuit on the base substrate is between an orthographic projection of a second clock signal line configured to provide a second clock signal on the base substrate and an orthographic projection of a fourth clock signal line configured to provide a fourth clock signal on the base substrate; the orthographic projection of active layers of the transistors of the second output subcircuit on the base substrate is non-overlapping with the orthographic projection of the second clock signal line configured to provide the second clock signal on the base substrate, and is non-overlapping with the orthographic projection of the fourth clock signal line configured to provide the fourth clock signal on the base substrate; an orthographic projection of active layers of transistors of the first output subcircuit on the base substrate is between an orthographic projection of a first clock signal line configured to provide a first clock signal on the base substrate and an orthographic projection of a third clock signal line configured to provide a third clock signal on the base substrate; and the orthographic projection of active layers of the transistors of the first output subcircuit on the base substrate is non-overlapping with the orthographic projection of the first clock signal line configured to provide a first clock signal on the base substrate, and is non-overlapping with the orthographic projection of the third clock signal line configured to provide the third clock signal on the base substrate.

[0011] Optionally, an orthographic projection of active layers of transistors of the second output subcircuit on a base substrate at least partially overlaps with an orthographic projection of a second clock signal line configured to provide a second clock signal on the base substrate, and at least partially overlaps with an orthographic projection of a fourth clock signal line configured to provide a fourth clock signal on the base substrate; and an orthographic projection of active layers of transistors of the first output subcircuit on a base substrate at least partially overlaps with an orthographic projection of a first clock signal line configured to provide a first clock signal on the base substrate, and at least partially overlaps with an orthographic projection of a third clock signal line configured to provide a third clock signal on the base substrate.

[0012] Optionally, a first clock signal line configured to provide a first clock signal and a second clock signal line configured to provide a second clock signal are configured to provide clock signals to an n-th stage scan unit of the scan circuit; and a third clock signal line configured to provide the third clock signal and a fourth clock signal line configured to provide the fourth clock signal are configured to provide clock signals to an (n+1) -th stage scan unit of the scan circuit, wherein n is a positive integer.

[0013] Optionally, the respective scan unit further comprises a third output subcircuit; wherein a first clock signal line configured to provide a first clock signal is configured to provide clock signals to first electrodes of a transistor in the first output subcircuit and a transistor in the second output subcircuit in an n-th stage scan unit of the scan circuit; a third clock signal line configured to provide a third clock signal is configured to provide clock signals to a first electrode of a transistor in the third output subcircuit in the n-th stage scan unit of the scan circuit; a fifth clock signal line configured to provide a third clock signal is configured to provide clock signals to first electrodes of a transistor in the first output subcircuit and a transistor in the second output subcircuit in an (n+1) -th stage scan unit of the scan circuit; and a sixth clock signal line configured to provide a fourth clock signal is configured to provide clock signals to the first electrode of a transistor in the third output subcircuit in the (n+1) -th stage scan unit of the scan circuit.

[0014] Optionally, the respective scan unit further comprises a third output subcircuit; wherein a second clock signal line configured to provide a second clock signal is configured to provide clock signals to a first electrode of a transistor in the first output subcircuit in an n-th stage scan unit of the scan circuit; a first clock signal line configured to provide a first clock signal is configured to provide clock signals to a first electrode of a transistor in the second output subcircuit in the n-th stage scan unit of the scan circuit; a third clock signal line configured to provide a third clock signal is configured to provide clock signals to the first electrode of a transistor in the third output subcircuit in the n-th stage scan unit of the scan circuit; a fourth clock signal line configured to provide a fourth clock signal is configured to provide clock signals to a first electrode of a transistor in the first output subcircuit in an (n+1) -th stage scan unit of the scan circuit; a fifth clock signal line configured to provide a third clock signal is configured to provide clock signals to a first electrode of a transistor in the second output subcircuit in the (n+1) -th stage scan unit of the scan circuit; and a sixth clock signal line configured to provide a fourth clock signal is configured to provide clock signals to the first electrode of a transistor in the third output subcircuit in the (n+1) -th stage scan unit of the scan circuit.

[0015] Optionally, the respective scan unit further comprises an input subcircuit, a second input subcircuit, a reset subcircuit, a second reset subcircuit, and a third output subcircuit; wherein the first output subcircuit comprises a seventeenth transistor, an eighteenth transistor, and a first capacitor; the third output subcircuit comprises a twenty third transistor, a twenty fourth transistor, and a third capacitor; the input subcircuit comprises a first transistor; the second input subcircuit comprises a nineteenth transistor; the reset subcircuit comprises a third transistor, a sixth transistor, an eighth transistor; and the second reset subcircuit comprises a twentieth transistor, a twenty first transistor, and a twenty second transistor; wherein the seventeenth transistor, the eighteenth transistor, the first capacitor, the first transistor, the third transistor, the sixth transistor, and the eighth transistor have a substantial mirror symmetry with respect to the twenty third transistor, the twenty fourth transistor, the third capacitor, the nineteenth transistor, the twentieth transistor, the twenty first transistor, and the twenty second transistor, along a plane perpendicular to at least one of a first gate metal layer, a second gate metal layer, a semiconductor material layer, a first signal line layer, or a second signal line layer.

[0016] Optionally, the first layer is a first signal line layer; and the second layer is a second signal line layer on a side of the first signal line layer away from the base substrate.

[0017] Optionally, the first layer is a first gate metal layer; and the second layer is a second signal line layer on a side of the first gate metal layer away from the base substrate.

[0018] In another aspect, the present disclosure provides a display apparatus, comprising a display panel having the scan circuit described herein, and one or more integrated circuits connected to the display panel.

[0019] Optionally, the display apparatus comprises a first clock signal line configured to provide a first clock signal; a second clock signal line configured to provide a second clock signal; a third clock signal line configured to provide a third clock signal; a fourth clock signal line configured to provide a fourth clock signal; a reset signal line configured to provide a reset control signal; the first power supply signal line configured to provide the first power supply signal; a second power supply signal line configured to provide a second power supply signal; and a voltage supply signal line configured to provide a voltage supply signal; wherein the second clock signal line configured to provide the second clock signal, the fourth clock signal line configured to provide the fourth clock signal, the first clock signal line configured to provide a first clock signal, the third clock signal line configured to provide the third clock signal, and the reset signal line configured to provide a reset control signal are in the first signal line layer; and the first power supply signal line configured to provide the first power supply signal, the second power supply signal line configured to provide the second power supply signal, or the voltage supply signal line configured to provide the voltage supply signal are in the second signal line layer.

[0020] Optionally, the display apparatus comprises a first clock signal line configured to provide a first clock signal; a second clock signal line configured to provide a second clock signal; a third clock signal line configured to provide a third clock signal; a fourth clock signal line configured to provide a fourth clock signal; a reset signal line configured to provide a reset control signal; the first power supply signal line configured to provide the first power supply signal; a second power supply signal line configured to provide a second power supply signal; and a voltage supply signal line configured to provide a voltage supply signal; wherein the reset signal line configured to provide the reset control signal is in the first signal line layer; and the second clock signal line configured to provide the second clock signal, the fourth clock signal line configured to provide the fourth clock signal, the first clock signal line configured to provide a first clock signal, the third clock signal line configured to provide the third clock signal, the first power supply signal line configured to provide the first power supply signal, the second power supply signal line configured to provide the second power supply signal, and the voltage supply signal line configured to provide the voltage supply signal are in the second signal line layer.

[0021] Optionally, the display apparatus comprises a first clock signal line configured to provide a first clock signal; a second clock signal line configured to provide a second clock signal; a third clock signal line configured to provide a third clock signal; a fifth clock signal line configured to provide a fifth clock signal; a sixth clock signal line configured to provide a sixth clock signal; a reset signal line configured to provide a reset control signal; the first power supply signal line configured to provide the first power supply signal; a second power supply signal line configured to provide a second power supply signal; and a voltage supply signal line configured to provide a voltage supply signal; wherein the reset signal line configured to provide the reset control signal, the first clock signal line configured to provide the first clock signal, the third clock signal line configured to provide the third clock signal, the fifth clock signal line configured to provide the fifth clock signal, and the sixth clock signal line configured to provide the sixth clock signal are in the first signal line layer; and the first power supply signal line configured to provide the first power supply signal, the second power supply signal line configured to provide the second power supply signal, and the voltage supply signal line configured to provide the voltage supply signal are in the second signal line layer.

[0022] Optionally, the display apparatus comprises a first clock signal line configured to provide a first clock signal; a second clock signal line configured to provide a second clock signal; a third clock signal line configured to provide a third clock signal; a fifth clock signal line configured to provide a fifth clock signal; a sixth clock signal line configured to provide a sixth clock signal; a reset signal line configured to provide a reset control signal; the first power supply signal line configured to provide the first power supply signal; a second power supply signal line configured to provide a second power supply signal; and a voltage supply signal line configured to provide a voltage supply signal; wherein the reset signal line configured to provide the reset control signal is in the first signal line layer; and the first clock signal line configured to provide the first clock signal, the third clock signal line configured to provide the third clock signal, the fifth clock signal line configured to provide the fifth clock signal, and the sixth clock signal line configured to provide the sixth clock signal, the first power supply signal line configured to provide the first power supply signal, the second power supply signal line configured to provide the second power supply signal, and the voltage supply signal line configured to provide the voltage supply signal are in the second signal line layer. BRIEF DESCRIPTION OF THE FIGURES

[0023] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0024] FIG. 1 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0025] FIG. 2 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0026] FIG. 3 is a timing diagram illustrating the operation of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0027] FIG. 4 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0028] FIG. 5 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0029] FIG. 6 is a timing diagram illustrating the operation of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0030] FIG. 7A is a schematic diagram illustrating the structure of a portion of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0031] FIG. 7B is a schematic diagram illustrating the structure of a first gate metal layer in the respective scan unit depicted in FIG. 7A.

[0032] FIG. 7C is a schematic diagram illustrating the structure of a first gate metal layer and a second gate metal layer in the respective scan unit depicted in FIG. 7A.

[0033] FIG. 7D is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, and a back gate metal layer in the respective scan unit depicted in FIG. 7A.

[0034] FIG. 7E is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, and a semiconductor material layer in the respective scan unit depicted in FIG. 7A.

[0035] FIG. 7F is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, and a third gate metal layer in the respective scan unit depicted in FIG. 7A.

[0036] FIG. 7G is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, and a first inter-layer dielectric layer in the respective scan unit depicted in FIG. 7A.

[0037] FIG. 7H is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, and a second inter-layer dielectric layer in the respective scan unit depicted in FIG. 7A.

[0038] FIG. 7I is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, and a first signal line layer in the respective scan unit depicted in FIG. 7A.

[0039] FIG. 7J is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, and a planarization layer in the respective scan unit depicted in FIG. 7A.

[0040] FIG. 7K is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, a planarization layer, and a second signal line layer in the respective scan unit depicted in FIG. 7A.

[0041] FIG. 8 is a schematic diagram illustrating the structure of an output cascade signal line in some embodiments according to the present disclosure.

[0042] FIG. 9A is a schematic diagram illustrating the structure of a portion of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0043] FIG. 9B is a schematic diagram illustrating the structure of a first gate metal layer in the respective scan unit depicted in FIG. 9A.

[0044] FIG. 9C is a schematic diagram illustrating the structure of a first gate metal layer and a second gate metal layer in the respective scan unit depicted in FIG. 9A.

[0045] FIG. 9D is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, and a back gate metal layer in the respective scan unit depicted in FIG. 9A.

[0046] FIG. 9E is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, and a semiconductor material layer in the respective scan unit depicted in FIG. 9A.

[0047] FIG. 9F is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, and a third gate metal layer in the respective scan unit depicted in FIG. 9A.

[0048] FIG. 9G is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, and a first inter-layer dielectric layer in the respective scan unit depicted in FIG. 9A.

[0049] FIG. 9H is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, and a second inter-layer dielectric layer in the respective scan unit depicted in FIG. 9A.

[0050] FIG. 9I is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, and a first signal line layer in the respective scan unit depicted in FIG. 9A.

[0051] FIG. 9J is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, and a planarization layer in the respective scan unit depicted in FIG. 9A.

[0052] FIG. 9K is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, a planarization layer, and a second signal line layer in the respective scan unit depicted in FIG. 9A.

[0053] FIG. 10A is a schematic diagram illustrating the structure of a portion of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0054] FIG. 10B is a schematic diagram illustrating the structure of a first gate metal layer in the respective scan unit depicted in FIG. 10A.

[0055] FIG. 10C is a schematic diagram illustrating the structure of a first gate metal layer and a second gate metal layer in the respective scan unit depicted in FIG. 10A.

[0056] FIG. 10D is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, and a back gate metal layer in the respective scan unit depicted in FIG. 10A.

[0057] FIG. 10E is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, and a semiconductor material layer in the respective scan unit depicted in FIG. 10A.

[0058] FIG. 10F is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, and a third gate metal layer in the respective scan unit depicted in FIG. 10A.

[0059] FIG. 10G is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, and a first inter-layer dielectric layer in the respective scan unit depicted in FIG. 10A.

[0060] FIG. 10H is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, and a second inter-layer dielectric layer in the respective scan unit depicted in FIG. 10A.

[0061] FIG. 10I is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, and a first signal line layer in the respective scan unit depicted in FIG. 10A.

[0062] FIG. 10J is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, and a planarization layer in the respective scan unit depicted in FIG. 10A.

[0063] FIG. 10K is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, a planarization layer, and a second signal line layer in the respective scan unit depicted in FIG. 10A.

[0064] FIG. 11 is a schematic diagram illustrating the structure of an output cascade signal line in some embodiments according to the present disclosure.

[0065] FIG. 12A is a schematic diagram illustrating the structure of a portion of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0066] FIG. 12B is a schematic diagram illustrating the structure of a first gate metal layer in the respective scan unit depicted in FIG. 12A.

[0067] FIG. 12C is a schematic diagram illustrating the structure of a first gate metal layer and a second gate metal layer in the respective scan unit depicted in FIG. 12A.

[0068] FIG. 12D is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, and a back gate metal layer in the respective scan unit depicted in FIG. 12A.

[0069] FIG. 12E is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, and a semiconductor material layer in the respective scan unit depicted in FIG. 12A.

[0070] FIG. 12F is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, and a third gate metal layer in the respective scan unit depicted in FIG. 12A.

[0071] FIG. 12G is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, and a first inter-layer dielectric layer in the respective scan unit depicted in FIG. 12A.

[0072] FIG. 12H is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, and a second inter-layer dielectric layer in the respective scan unit depicted in FIG. 12A.

[0073] FIG. 12I is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, and a first signal line layer in the respective scan unit depicted in FIG. 12A.

[0074] FIG. 12J is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, and a planarization layer in the respective scan unit depicted in FIG. 12A.

[0075] FIG. 12K is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, a planarization layer, and a second signal line layer in the respective scan unit depicted in FIG. 12A.DETAILED DESCRIPTION

[0076] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0077] With the continuous advancement of OLED technology, new innovations are emerging rapidly. In recent years, the industry has placed increasing emphasis on narrow bezels, high refresh rates, image retention reduction, and lower power consumption. LTPO (Low-Temperature Polycrystalline Oxide) is a display backplane technology that combines LTPS (Low-Temperature Polycrystalline Silicon) and Oxide transistors to achieve improved power efficiency and high-performance display characteristics. LTPO technology involves a complex manufacturing process, requiring an increased number of exposure masks and multiple doping steps, making it difficult to improve yield rates and resulting in high production costs.

[0078] Accordingly, the present disclosure provides, inter alia, a scan circuit and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a scan circuit. In some embodiments, the scan circuit includes a plurality of stages cascaded, a respective stage of the plurality of stages comprising a respective scan unit of a plurality of scan units. Optionally, the respective scan unit comprises a first output subcircuit and a second output subcircuit. Optionally, the first output subcircuit is configured to output a gate scanning signal through a first output terminal. Optionally, the second output subcircuit is configured to output a cascade signal through a cascade signal line. Optionally, the cascade signal line comprises a first branch, a second branch, and a connecting line connected to the first branch and the second branch. Optionally, the connecting line is in a first layer, and the first branch and the second branch are in a second layer different from the first layer. Optionally, the first branch is configured to provide the cascade signal to one or more previous stages of the scan circuit. Optionally, the second branch is configured to provide the cascade signal to one or more subsequent stages of the scan circuit. Optionally, an orthographic projection of the connecting line on the base substrate at least partially overlaps with an orthographic projection of a first power supply signal line configured to provide the first power supply signal on the base substrate.

[0079] To provide control signals to the pixel driving circuit, one or more scan circuits may be implemented. A scan circuit includes a plurality of stages cascaded, a respective stage of the plurality of stages comprising a respective scan unit of a plurality of scan units. The scan circuit in some embodiments is configured to provide control signals to rows of subpixels in an array substrate. Examples of control signals include gate scanning signals, reset control signals, and light emitting control signals. In one example, the scan circuit is a gate scanning signal scan circuit configured to provide gate scanning signals to the plurality of gate lines. In another example, the scan circuit is a light emitting control signal scan circuit configured to provide light emitting control signals to the plurality of light emitting control signal lines. In another example, the scan circuit is a reset control signal scan circuit configured to provide reset control signals to the plurality of reset control signal lines.

[0080] FIG. 1 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 1, the respective scan unit in some embodiments includes an input subcircuit ISC, a reset subcircuit RSC, an anti-leak subcircuit ALSC, a first control subcircuit CSC1, a second control subcircuit CSC2, a first output subcircuit OSC1, and a second output subcircuit OSC2.

[0081] The input subcircuit ISC is configured to receive an input signal (e.g., a first cascade signal CR<N-2> from a previous stage (e.g., the (N-2) -th stage) ) and is connected to the reset subcircuit RSC and the anti-leak subcircuit ALSC. The input subcircuit ISC is configured to drive an initialization signal that assists in controlling a first node Q<N>.

[0082] The reset subcircuit RSC is configured to receive a reset control signal TRST and a second cascade signal CR<N+4> from a subsequent stage (e.g., the (N+4) -th stage) , ensuring proper initialization of the circuit. The reset subcircuit RSC is connected to the input subcircuit ISC, the anti-leak subcircuit ALSC, and the second control subcircuit CSC2. The reset subcircuit RSC is configured to reset the first node Q<N> and a second node QB<N>.

[0083] The anti-leak subcircuit ALSC is configured to receive a voltage supply signal GVDD, preventing leakage of the first node Q<N>. The anti-leak subcircuit ALSC is connected to the reset subcircuit RSC and the input subcircuit ISC. The anti-leak subcircuit ALSC is configured to input the voltage supply signal GVDD to a third node OFF<N> under the control of the signal at the first node Q<N>. For example, the potential of the voltage supply signal GVDD is not lower than the potential of the first node Q<N> when the first node Q<N> is at a high potential, thereby ensuring that the first control node OFF<N> is at a high potential. In this state, on one hand, the circuit prevents the first node Q<N> from discharging through the third node OFF<N>, thereby maintaining the potential of the first node Q<N>. On the other hand, the circuit increases the potential of the first electrode (or the second electrode) of the transistor connected to the third node OFF<N>, thereby ensuring that the gate-source voltage of the transistor is negative, which enhances the transistor's turn-off state and prevents leakage current. This effectively reduces leakage in transistors that are directly electrically connected to the third node OFF<N>.

[0084] The first control subcircuit CSC1 is configured to receive the voltage supply signal GVDD and is connected to the second control subcircuit CSC2. The first control subcircuit CSC1 is configured to control the second node QB<N>, ensuring proper charge storage and transfer.

[0085] The second control subcircuit CSC2 is configured to receive a first power supply signal VGL1, a second power supply signal VGL2, and the first cascade signal CR<N-2> from a previous stage (e.g., the (N-2) -th stage) ) . The second control subcircuit CSC2 is connected to the first control subcircuit CSC1, the reset subcircuit RSC, the first output subcircuit OSC1, and the second output subcircuit OSC2. The second control subcircuit CSC2 is configured to regulate the biasing and switching voltages necessary for the scan circuit’s operation.

[0086] The first output subcircuit OSC1 is configured to receive the second power supply signal VGL2 and a first clock signal CLKE1. The first output subcircuit OSC1 is connected to the second output subcircuit OSC2. The first output subcircuit OSC1 is configured to output a gate scanning signal through a first output terminal OT1, which activates a corresponding gate line.

[0087] The second output subcircuit OSC2 is configured to receive the first power supply signal VGL1 and a second clock signal CLKD1. The second output subcircuit OSC2 is connected to the first output subcircuit OSC1. The second output subcircuit OSC2 is configured to output a cascade signal through a second output terminal OT2, which is used to control subsequent or previous scan circuit stages.

[0088] FIG. 2 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 1 and FIG. 2, the respective scan unit in some embodiments includes an input subcircuit ISC, a reset subcircuit RSC, an anti-leak subcircuit ALSC, a first control subcircuit CSC1, a second control subcircuit CSC2, a first output subcircuit OSC1, and a second output subcircuit OSC2.

[0089] In some embodiments, the input subcircuit ISC includes a first transistor M1 and a second transistor M2.

[0090] In some embodiments, the reset subcircuit RSC includes a third transistor M3, a fourth transistor M4, a sixth transistor M6, a seventh transistor M7, an eighth transistor M8, and a ninth transistor M9.

[0091] In some embodiments, the anti-leak subcircuit ALSC includes one or more fifth transistors (e.g., M5_1 and M5_2) .

[0092] In some embodiments, the first control subcircuit CSC1 includes one or more tenth transistors (e.g., M10_1 and M10_2) and an eleventh transistor M11.

[0093] In some embodiments, the second control subcircuit CSC2 includes a twelfth transistor M12, a thirteenth transistor M13, and a fourteenth transistor M14.

[0094] In some embodiments, the first output subcircuit OSC1 includes the seventeenth transistor M17, the eighteenth transistor M18, and the first capacitor C1.

[0095] In some embodiments, the second output subcircuit OSC2 includes the fifteenth transistor M15, the sixteenth transistor M16, and the second capacitor C2.

[0096] In some embodiments, a first electrode and a gate electrode of the first transistor M1 are coupled to a first cascade signal line configured to provide a first cascade signal CR<N-2>, and a second electrode of the first transistor M1 is coupled to the third node OFF<N>.

[0097] In some embodiments, a first electrode of the second transistor M2 is coupled to the third node OFF<N>, a second electrode of the second transistor M2 is coupled to the first node Q<N>, and a gate electrode of the second transistor M2 is coupled to the first cascade signal line configured to provide the first cascade signal CR<N-2>.

[0098] In some embodiments, a first electrode of the third transistor M3 is coupled to the first node Q<N>, a second electrode of the third transistor M3 is coupled to the third node OFF<N>, and a gate electrode of the third transistor M3 is coupled to a reset signal line configured to provide a reset control signal TRST.

[0099] In some embodiments, a first electrode of the fourth transistor M4 is coupled to a first power supply signal line configured to provide the first power supply signal VGL1, a second electrode of the fourth transistor M4 is coupled to the third node OFF<N>, and a gate electrode of the fourth transistor M4 is coupled to the reset signal line configured to provide the reset control signal TRST.

[0100] In some embodiments, a first electrode of one or more fifth transistors (e.g., M5_1 and M5_2) is coupled to the voltage supply signal line configured to provide the voltage supply signal GVDD, a second electrode of one or more fifth transistors (e.g., M5_1 and M5_2) is coupled to the third node OFF<N>, and a gate electrode of one or more fifth transistors (e.g., M5_1 and M5_2) is coupled to the first node Q<N>.

[0101] In some embodiments, a first electrode of the sixth transistor M6 is coupled to the first node Q<N>, a second electrode of the sixth transistor M6 is coupled to the third node OFF<N>, and a gate electrode of the sixth transistor M6 is coupled to the second cascade signal line configured to provide the second cascade signal CR<N+4>.

[0102] In some embodiments, a first electrode of the seventh transistor M7 is coupled to the first power supply signal line configured to provide the first power supply signal VGL1, a second electrode of the seventh transistor M7 is coupled to the third node OFF<N>, and a gate electrode of the seventh transistor M7 is coupled to the second cascade signal line configured to provide the second cascade signal CR<N+4>.

[0103] In some embodiments, a first electrode of the eighth transistor M8 is coupled to the first node Q<N>, a second electrode of the eighth transistor M8 is coupled to the third node OFF<N>, and a gate electrode of the eighth transistor M8 is coupled to the second node QB<N>.

[0104] In some embodiments, a first electrode of the ninth transistor M9 is coupled to the first power supply signal line configured to provide the first power supply signal VGL1, a second electrode of the ninth transistor M9 is coupled to the third node OFF<N>, and a gate electrode of the ninth transistor M9 is coupled to the second node QB<N>.

[0105] In some embodiments, a first electrode of one or more tenth transistors (e.g., M10_1 and M10_2) is coupled to the voltage supply signal line configured to provide the voltage supply signal GVDD, a second electrode of one or more tenth transistors (e.g., M10_1 and M10_2) is coupled to a fourth node N4, and a gate electrode of one or more tenth transistors (e.g., M10_1 and M10_2) is coupled to the voltage supply signal line configured to provide the voltage supply signal GVDD.

[0106] In some embodiments, a first electrode of the eleventh transistor M11 is coupled to the voltage supply signal line configured to provide the voltage supply signal GVDD, a second electrode of the eleventh transistor M11 is coupled to the second node QB<N>, and a gate electrode of the eleventh transistor M11 is coupled to the fourth node N4.

[0107] In some embodiments, a first electrode of the twelfth transistor M12 is coupled to a second power supply signal line configured to provide the second power supply signal VGL2, a second electrode of the twelfth transistor M12 is coupled to the fourth node N4, and a gate electrode of the twelfth transistor M12 is coupled to the first node Q<N>.

[0108] In some embodiments, a first electrode of the thirteenth transistor M13 is coupled to the first power supply signal line configured to provide the first power supply signal VGL1, a second electrode of the thirteenth transistor M13 is coupled to the second node QB<N>, and a gate electrode of the thirteenth transistor M13 is coupled to the first node Q<N>.

[0109] In some embodiments, a first electrode of the fourteenth transistor M14 is coupled to the first power supply signal line configured to provide the first power supply signal VGL1, a second electrode of the fourteenth transistor M14 is coupled to the second node QB<N>, and a gate electrode of the fourteenth transistor M14 is coupled to the first cascade signal line configured to provide the first cascade signal CR<N-2>.

[0110] In some embodiments, a first electrode of the fifteenth transistor M15 is coupled to a second clock signal line configured to provide the second clock signal CLKD1, a second electrode of the fifteenth transistor M15 is coupled to the second output terminal OT2 configured to output a cascade signal CR<N>, and a gate electrode of the fifteenth transistor M15 is coupled to the first node Q<N>.

[0111] In some embodiments, a first electrode of the sixteenth transistor M16 is coupled to the first power supply signal line configured to provide the first power supply signal VGL1, a second electrode of the sixteenth transistor M16 is coupled to the second output terminal OT2 configured to output the cascade signal CR<N>, and a gate electrode of the sixteenth transistor M16 is coupled to the second node QB<N>.

[0112] In some embodiments, a first electrode of the seventeenth transistor M17 is coupled to a first clock signal line configured to provide the first clock signal CLKE1, a second electrode of the seventeenth transistor M17 is coupled to the first output terminal OT1 configured to output a gate scanning signal G1<N>, and a gate electrode of the seventeenth transistor M17 is coupled to the first node Q<N>.

[0113] In some embodiments, a first electrode of the eighteenth transistor M18 is coupled to the second power supply signal line configured to provide the second power supply signal VGL2, a second electrode of the eighteenth transistor M18 is coupled to the first output terminal OT1 configured to output the gate scanning signal G1<N>, and a gate electrode of the eighteenth transistor M18 is coupled to the second node QB<N>.

[0114] In some embodiments, a first capacitor electrode of the first capacitor C1 is coupled to the first node Q<N>, a second capacitor electrode of the first capacitor C1 is coupled to the first output terminal OT1 configured to output the gate scanning signal G1<N>.

[0115] In some embodiments, a first capacitor electrode of the second capacitor C2 is coupled to the first node Q<N>, a second capacitor electrode of the second capacitor C2 is coupled to the second output terminal OT2 configured to output the cascade signal CR<N>.

[0116] FIG. 3 is a timing diagram illustrating the operation of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 3, during one frame of an image, the operation of the respective scan unit includes a first period t1, a second period t2, and a third period t3.

[0117] During the first period t1, a cascade control signal CR<N-2> is set high (effective) , turning on the fourteenth transistor M14, which writes a first power supply signal VGL1 to the second node QB<N>. Simultaneously, the sixteenth transistor M16 and the eighteenth transistor M18 are turned off. The first transistor M1 and the second transistor M2 are turned on, writing a high voltage level (effective) to the first node Q<N>. As a result, the fifteenth transistor M15 and the seventeenth transistor M17 are turned on, enabling the cascade control signal CR<N> and the output signal G1<N> to output a first clock signal CLKE1 and a second clock signal CLKD1, respectively. During this period, the tenth transistor M10, the twelfth transistor M12, and the thirteenth transistor M13 are turned on. The eleventh transistor M11 is controlled by adjusting the gate-to-source voltage Vgs, which determines the output current of the eleventh transistor M11, thereby regulating its effect on the voltage of the second node QB<N> to an ignorable level.

[0118] During the second period t2, the cascade control signal CR<N-2> is set low (ineffective) . Due to the stabilizing effect of the first capacitor C1 and the second capacitor C2, the first node Q<N> remains at a high voltage level (effective) , while the cascade control signal CR<N> and the output signal G1<N> continue outputting the first clock signal CLKE1 and the second clock signal CLKD1, respectively.

[0119] During the third period t3, the cascade control signal CR<N+4> is set high (effective) , turning on the sixth transistor M6 and the seventh transistor M7, which write the first power supply signal VGL1 to the first node Q<N>. As a result, the fifteenth transistor M15 and the seventeenth transistor M17 are turned off. Meanwhile, the twelfth transistor M12 and the thirteenth transistor M13 are turned off, allowing the voltage supply signal GVDD to raise the gate voltage of the eleventh transistor M11 through the tenth transistor M10, thereby effectively turning on the eleventh transistor M11. This allows a high voltage level (effective) to be written to the second node QB<N>. At the same time, the eighth transistor M8 and the ninth transistor M9 are turned on, continuously writing the first power supply signal VGL1 to the first node Q<N>. Additionally, the sixteenth transistor M16 and the seventeenth transistor M18 are turned on, enabling the cascade control signal CR<N> and the output signal G1<N>to output the first power supply signal VGL1 and the second power supply signal VGL2, respectively. At this point, the scan unit completes a shift register operation.

[0120] In some embodiments, the reset control signal TRST is only activated during the power-on phase for a few high-level pulses (H pulses) to initialize the first node Q<N> to a low voltage level.

[0121] The present disclosure may be implemented in scan circuits having transistors of various types, including a scan circuit having p-type transistors, a scan circuit having n-type transistors, and a scan circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0122] In some embodiments, all transistors in the present scan circuit are n-type transistors.

[0123] The inventors of the present disclosure discover that, by combining low leakage current with a newly developed high-electron-mobility metal oxide, display performance at lower frequency bands can be ensured. Additionally, the Oxide TFT features a lower threshold voltage Vth, resulting in lower power consumption and reduced manufacturing costs compared to LTPO technology.

[0124] FIG. 4 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 4, the respective scan unit in some embodiments includes an input subcircuit ISC, a second input subcircuit ISC2, a reset subcircuit RSC, an anti-leak subcircuit ALSC, a second reset subcircuit RSC2, a first control subcircuit CSC1, a second control subcircuit CSC2, a first output subcircuit OSC1, a second output subcircuit OSC2, and a third output subcircuit OSC3.

[0125] The input subcircuit ISC is configured to receive an input signal (e.g., a first cascade signal CR<N-2> from a previous stage (e.g., the (N-2) -th stage) ) and is connected to the reset subcircuit RSC and the anti-leak subcircuit ALSC. The input subcircuit ISC is configured to drive an initialization signal that assists in controlling a first node Q<N>.

[0126] The second input subcircuit ISC2 is configured to receive an input signal (e.g., a first cascade signal CR<N-2> from a previous stage (e.g., the (N-2) -th stage) ) and is connected to the second reset subcircuit RSC2. The second input subcircuit ISC2 is configured to drive an initialization signal that assists in controlling a fifth node Q<N+1>.

[0127] The reset subcircuit RSC is configured to receive a reset control signal TRST and a second cascade signal CR<N+4> from a subsequent stage (e.g., the (N+4) -th stage) , ensuring proper initialization of the circuit. The reset subcircuit RSC is connected to the input subcircuit ISC, the anti-leak subcircuit ALSC, the second control subcircuit CSC2, and the second reset subcircuit RSC2. The reset subcircuit RSC is configured to reset the first node Q<N> and a second node QB<N>.

[0128] The anti-leak subcircuit ALSC is configured to receive a voltage supply signal GVDD, preventing leakage of the first node Q<N>. The anti-leak subcircuit ALSC is connected to the reset subcircuit RSC and the input subcircuit ISC. The anti-leak subcircuit ALSC is configured to input the voltage supply signal GVDD to a third node OFF<N> under the control of the signal at the first node Q<N>. For example, the potential of the voltage supply signal GVDD is not lower than the potential of the first node Q<N> when the first node Q<N> is at a high potential, thereby ensuring that the first control node OFF<N> is at a high potential. In this state, on one hand, the circuit prevents the first node Q<N> from discharging through the third node OFF<N>, thereby maintaining the potential of the first node Q<N>. On the other hand, the circuit increases the potential of the first electrode (or the second electrode) of the transistor connected to the third node OFF<N>, thereby ensuring that the gate-source voltage of the transistor is negative, which enhances the transistor's turn-off state and prevents leakage current. This effectively reduces leakage in transistors that are directly electrically connected to the third node OFF<N>.

[0129] The first control subcircuit CSC1 is configured to receive the voltage supply signal GVDD and is connected to the second control subcircuit CSC2. The first control subcircuit CSC1 is configured to control the second node QB<N>, ensuring proper charge storage and transfer.

[0130] The second control subcircuit CSC2 is configured to receive a first power supply signal VGL1, a second power supply signal VGL2, and the first cascade signal CR<N-2> from a previous stage (e.g., the (N-2) -th stage) ) . The second control subcircuit CSC2 is connected to the first control subcircuit CSC1, the reset subcircuit RSC, the first output subcircuit OSC1, and the second output subcircuit OSC2. The second control subcircuit CSC2 is configured to regulate the biasing and switching voltages necessary for the scan circuit’s operation.

[0131] The first output subcircuit OSC1 is configured to receive the second power supply signal VGL2 and a first clock signal CLKE1. The first output subcircuit OSC1 is connected to the second output subcircuit OSC2. The first output subcircuit OSC1 is configured to output a gate scanning signal through a first output terminal OT1, which activates a corresponding gate line.

[0132] The second output subcircuit OSC2 is configured to receive the first power supply signal VGL1 and a second clock signal CLKD1. The second output subcircuit OSC2 is connected to the first output subcircuit OSC1. The second output subcircuit OSC2 is configured to output a cascade signal through a second output terminal OT2, which is used to control subsequent or previous scan circuit stages.

[0133] The second reset subcircuit RSC2 is configured to receive the reset control signal TRST and the second cascade signal CR<N+4> from a subsequent stage (e.g., the (N+4) -th stage) . The second reset subcircuit RSC2 is connected to the second input subcircuit ISC2, the reset subcircuit RSC, and the third output subcircuit OSC3. The second reset subcircuit RSC2 is configured to assist in initializing a fifth node Q<N+1>.

[0134] The third output subcircuit OSC3 is configured to receive a third clock signal CLKE2 and the second power supply signal VGL2. The third output subcircuit OSC3 is connected to the second reset subcircuit RSC2. The third output subcircuit OSC3 is configured to output a second gate scanning signal through a third output terminal OT3, which is used for further scan line control.

[0135] FIG. 5 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 4 and FIG. 5, the respective scan unit in some embodiments includes an input subcircuit ISC, a reset subcircuit RSC, a second reset subcircuit RSC2, a first control subcircuit CSC1, a second control subcircuit CSC2, a first output subcircuit OSC1, a second output subcircuit OSC2, and a third output subcircuit OSC3.

[0136] In some embodiments, the input subcircuit ISC includes a first transistor M1 and a second transistor M2.

[0137] In some embodiments, the second input subcircuit ISC2 includes a nineteenth transistor M19.

[0138] In some embodiments, the reset subcircuit RSC includes a third transistor M3, a fourth transistor M4, a sixth transistor M6, a seventh transistor M7, an eighth transistor M8, and a ninth transistor M9.

[0139] In some embodiments, the anti-leak subcircuit ALSC includes one or more fifth transistors (e.g., M5_1 and M5_2) .

[0140] In some embodiments, the second reset subcircuit RSC2 includes a twentieth transistor M20, a twenty-first transistor M21, and a twenty-second transistor M22.

[0141] In some embodiments, the first control subcircuit CSC1 includes one or more tenth transistors (e.g., M10_1 and M10_2) and an eleventh transistor M11.

[0142] In some embodiments, the second control subcircuit CSC2 includes a twelfth transistor M12, a thirteenth transistor M13, and a fourteenth transistor M14.

[0143] In some embodiments, the first output subcircuit OSC1 includes the seventeenth transistor M17, the eighteenth transistor M18, and the first capacitor C1.

[0144] In some embodiments, the second output subcircuit OSC2 includes the fifteenth transistor M15 and the sixteenth transistor M16.

[0145] In some embodiments, the third output subcircuit OSC3 includes a twenty-third transistor M23, a twenty-fourth transistor M24, and a third capacitor C3.

[0146] In some embodiments, a first electrode and a gate electrode of the first transistor M1 are coupled to a first cascade signal line configured to provide a first cascade signal CR<N-2>, and a second electrode of the first transistor M1 is coupled to the third node OFF<N>.

[0147] In some embodiments, a first electrode of the second transistor M2 is coupled to the third node OFF<N>, a second electrode of the second transistor M2 is coupled to the first node Q<N>, and a gate electrode of the second transistor M2 is coupled to the first cascade signal line configured to provide the first cascade signal CR<N-2>.

[0148] In some embodiments, a first electrode of the third transistor M3 is coupled to the first node Q<N>, a second electrode of the third transistor M3 is coupled to the third node OFF<N>, and a gate electrode of the third transistor M3 is coupled to a reset signal line configured to provide a reset control signal TRST.

[0149] In some embodiments, a first electrode of the fourth transistor M4 is coupled to a first power supply signal line configured to provide the first power supply signal VGL1, a second electrode of the fourth transistor M4 is coupled to the third node OFF<N>, and a gate electrode of the fourth transistor M4 is coupled to the reset signal line configured to provide the reset control signal TRST.

[0150] In some embodiments, a first electrode of one or more fifth transistors (e.g., M5_1 and M5_2) is coupled to the voltage supply signal line configured to provide the voltage supply signal GVDD, a second electrode of one or more fifth transistors (e.g., M5_1 and M5_2) is coupled to the third node OFF<N>, and a gate electrode of one or more fifth transistors (e.g., M5_1 and M5_2) is coupled to the first node Q<N>.

[0151] In some embodiments, a first electrode of the sixth transistor M6 is coupled to the first node Q<N>, a second electrode of the sixth transistor M6 is coupled to the third node OFF<N>, and a gate electrode of the sixth transistor M6 is coupled to the second cascade signal line configured to provide the second cascade signal CR<N+4>.

[0152] In some embodiments, a first electrode of the seventh transistor M7 is coupled to the first power supply signal line configured to provide the first power supply signal VGL1, a second electrode of the seventh transistor M7 is coupled to the third node OFF<N>, and a gate electrode of the seventh transistor M7 is coupled to the second cascade signal line configured to provide the second cascade signal CR<N+4>.

[0153] In some embodiments, a first electrode of the eighth transistor M8 is coupled to the first node Q<N>, a second electrode of the eighth transistor M8 is coupled to the third node OFF<N>, and a gate electrode of the eighth transistor M8 is coupled to the second node QB<N>.

[0154] In some embodiments, a first electrode of the ninth transistor M9 is coupled to the first power supply signal line configured to provide the first power supply signal VGL1, a second electrode of the ninth transistor M9 is coupled to the third node OFF<N>, and a gate electrode of the ninth transistor M9 is coupled to the second node QB<N>.

[0155] In some embodiments, a first electrode of one or more tenth transistors (e.g., M10_1 and M10_2) is coupled to the voltage supply signal line configured to provide the voltage supply signal GVDD, a second electrode of one or more tenth transistors (e.g., M10_1 and M10_2) is coupled to a fourth node N4, and a gate electrode of one or more tenth transistors (e.g., M10_1 and M10_2) is coupled to the voltage supply signal line configured to provide the voltage supply signal GVDD.

[0156] In some embodiments, a first electrode of the eleventh transistor M11 is coupled to the voltage supply signal line configured to provide the voltage supply signal GVDD, a second electrode of the eleventh transistor M11 is coupled to the second node QB<N>, and a gate electrode of the eleventh transistor M11 is coupled to the fourth node N4.

[0157] In some embodiments, a first electrode of the twelfth transistor M12 is coupled to a second power supply signal line configured to provide the second power supply signal VGL2, a second electrode of the twelfth transistor M12 is coupled to the fourth node N4, and a gate electrode of the twelfth transistor M12 is coupled to the first node Q<N>.

[0158] In some embodiments, a first electrode of the thirteenth transistor M13 is coupled to the first power supply signal line configured to provide the first power supply signal VGL1, a second electrode of the thirteenth transistor M13 is coupled to the second node QB<N>, and a gate electrode of the thirteenth transistor M13 is coupled to the first node Q<N>.

[0159] In some embodiments, a first electrode of the fourteenth transistor M14 is coupled to the first power supply signal line configured to provide the first power supply signal VGL1, a second electrode of the fourteenth transistor M14 is coupled to the second node QB<N>, and a gate electrode of the fourteenth transistor M14 is coupled to the first cascade signal line configured to provide the first cascade signal CR<N-2>.

[0160] In some embodiments, a first electrode of the fifteenth transistor M15 is coupled to a second clock signal line configured to provide the second clock signal CLKD1, a second electrode of the fifteenth transistor M15 is coupled to the second output terminal OT2 configured to output a cascade signal CR<N>, and a gate electrode of the fifteenth transistor M15 is coupled to the first node Q<N>.

[0161] In some embodiments, a first electrode of the sixteenth transistor M16 is coupled to the first power supply signal line configured to provide the first power supply signal VGL1, a second electrode of the sixteenth transistor M16 is coupled to the second output terminal OT2 configured to output the cascade signal CR<N>, and a gate electrode of the sixteenth transistor M16 is coupled to the second node QB<N>.

[0162] In some embodiments, a first electrode of the seventeenth transistor M17 is coupled to a first clock signal line configured to provide the first clock signal CLKE1, a second electrode of the seventeenth transistor M17 is coupled to the first output terminal OT1 configured to output a gate scanning signal G1<N>, and a gate electrode of the seventeenth transistor M17 is coupled to the first node Q<N>.

[0163] In some embodiments, a first electrode of the eighteenth transistor M18 is coupled to the second power supply signal line configured to provide the second power supply signal VGL2, a second electrode of the eighteenth transistor M18 is coupled to the first output terminal OT1 configured to output the gate scanning signal G1<N>, and a gate electrode of the eighteenth transistor M18 is coupled to the second node QB<N>.

[0164] In some embodiments, a first capacitor electrode of the first capacitor C1 is coupled to the first node Q<N>, a second capacitor electrode of the first capacitor C1 is coupled to the first output terminal OT1 configured to output the gate scanning signal G1<N>.

[0165] In some embodiments, a first electrode of the nineteenth transistor M19 is coupled to the third node OFF<N>, a second electrode of the nineteenth transistor M19 is coupled to the fifth node Q<N+1>, and a gate electrode of the nineteenth transistor M19 is coupled to the first cascade signal line configured to provide the first cascade signal CR<N-2>.

[0166] In some embodiments, a first electrode of the twentieth transistor M20 is coupled to the third node OFF<N>, a second electrode of the twentieth transistor M20 is coupled to the fifth node Q<N+1>, and a gate electrode of the twentieth transistor M20 is coupled to the reset signal line configured to provide the reset control signal TRST.

[0167] In some embodiments, a first electrode of the twenty-first transistor M21 is coupled to the third node OFF<N>, a second electrode of the twenty-first transistor M21 is coupled to the fifth node Q<N+1>, and a gate electrode of the twenty-first transistor M21 is coupled to the second cascade signal line configured to provide the second cascade signal CR<N+4>.

[0168] In some embodiments, a first electrode of the twenty-second transistor M22 is coupled to the third node OFF<N>, a second electrode of the twenty-second transistor M22 is coupled to the fifth node Q<N+1>, and a gate electrode of the twenty-second transistor M22 is coupled to the second node QB<N>.

[0169] In some embodiments, a first electrode of the twenty-third transistor M23 is coupled to the third clock signal line configured to provide the third clock signal CLKE2, a second electrode of the twenty-third transistor M23 is coupled to the third output terminal OT3 configured to output a second gate scanning signal G1<N+1>, and a gate electrode of the twenty-third transistor M23 is coupled to the fifth node Q<N+1>.

[0170] In some embodiments, a first electrode of the twenty-fourth transistor M24 is coupled to the second power supply signal line configured to provide the second power supply signal VGL2, a second electrode of the twenty-fourth transistor M24 is coupled to the third output terminal OT3 configured to output the second gate scanning signal G1<N+1>, and a gate electrode of the twenty-fourth transistor M24 is coupled to the second node QB<N>.

[0171] In some embodiments, a first capacitor electrode of the third capacitor C3 is coupled to the fifth node Q<N+1>, and a second capacitor electrode of the third capacitor C3 is coupled to the third output terminal OT3 configured to output the second gate scanning signal G1<N+1>.

[0172] FIG. 6 is a timing diagram illustrating the operation of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 6, during one frame of an image, the operation of the respective scan unit includes a first period t1, a second period t2, and a third period t3.

[0173] During the first period t1, the first cascade control signal CR<N-2> is set high (effective) , turning on the fourteenth transistor M14, which writes the first power supply signal VGL1 to the second node QB<N>. Simultaneously, the sixteenth transistor M16 and the eighteenth transistor M18 are turned off. The first transistor M1 and the second transistor M2 are turned on, writing a high voltage level (effective voltage level) to the first node Q<N>. As a result, the fifteenth transistor M15 and the seventeenth transistor M17 are turned on, enabling the cascade control signal CR<N> and the output signal G1<N> to output a first clock signal CLKE1 and a second clock signal CLKD1, respectively.

[0174] During this period, the tenth transistor M10, the twelfth transistor M12, and the thirteenth transistor M13 are turned on. The eleventh transistor M11 is controlled by adjusting the gate-to-source voltage Vgs, which determines the output current of the eleventh transistor M11, thereby regulating its effect on the voltage of the second node QB<N> to an ignorable level.

[0175] During the second period t2, the first cascade control signal CR<N-2> is set low (ineffective) . Due to the stabilizing effect of the first capacitor C1, the first node Q<N>remains at a high voltage level (effective voltage level) , while the cascade control signal CR<N> and the output signal G1<N> continue outputting the first clock signal CLKE1 and the second clock signal CLKD1, respectively.

[0176] Additionally, the third output subcircuit OSC3 remains in an inactive state as the fifth node Q<N+1> is not yet initialized.

[0177] During the third period t3, the second cascade control signal CR<N+4> is set high (effective) , turning on the sixth transistor M6 and the seventh transistor M7, which write the first power supply signal VGL1 to the first node Q<N>. As a result, the fifteenth transistor M15 and the seventeenth transistor M17 are turned off.

[0178] Meanwhile, the twelfth transistor M12 and the thirteenth transistor M13 are turned off, allowing the voltage supply signal GVDD to raise the gate voltage of the eleventh transistor M11 through the tenth transistor M10, thereby effectively turning on the eleventh transistor M11. This allows a high voltage level (effective voltage level) to be written to the second node QB<N>.

[0179] At the same time, the eighth transistor M8 and the ninth transistor M9 are turned on, continuously writing the first power supply signal VGL1 to the first node Q<N>. Additionally, the sixteenth transistor M16 and the seventeenth transistor M18 are turned on, enabling the cascade control signal CR<N> and the output signal G1<N> to output the first power supply signal VGL1 and the second power supply signal VGL2, respectively.

[0180] During this period, the twenty-second transistor M22 are activated, allowing Q<N+1>to transition to a high voltage level (effective voltage level) , preparing it for controlling the subsequent scan unit. Simultaneously, the third output subcircuit OSC3 is activated, enabling the third output terminal OT3 to output a second gate scanning signal G1<N+1> using the third clock signal CLKE2.

[0181] The scan unit depicted in FIG. 4 and FIG. 5 corresponds to two rows of pixels, allowing simultaneous control of adjacent gate lines. As shown in the timing diagram of FIG. 6, the operating principle remains largely consistent with that of the scan unit depicted in FIG. 1 and FIG. 2, with the following key differences. First, the clock signals for the N-th stage scan unit are connected to CLKD1, CLKE1, and CLKE2, while the adjacent (N-1) -th or (N+1) -th stage scan unit is connected to CLKD2, CLKE3, and CLKE4. Second, the signals CLKD1 and CLKE1 are identical, while CLKD2 and CLKE3 are also identical. Third, the output signals G1<N>, G1<N+1>, G1<N+2>, and G1<N+3> correspond to the clock signals CLKE1, CLKE2, CLKE3, and CLKE4, respectively. Compared to the scan unit depicted in FIG. 1 and FIG. 2, the scan unit depicted in FIG. 4 and FIG. 5 incorporates six additional thin-film transistors (TFTs) . This enhanced design improves layout efficiency by optimizing routing and spatial compression, making it more favorable for layout design and wiring arrangement.

[0182] FIG. 7A is a schematic diagram illustrating the structure of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. The portion of the respective scan unit includes multiple transistors, capacitors, and signal lines that contribute to the operation of the scan circuit. The layout depicts the spatial arrangement of these components and their interconnections, with annotations identifying specific transistors, capacitors, and signal lines corresponding to elements in the circuit diagram. Referring to FIG. 7A, the respective scan circuit in some embodiments includes the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, one or more fifth transistors (e.g., M5_1 and M5_2) , the sixth transistor M6, the seventh transistor M7, the eighth transistor M8, the ninth transistor M9, one or more tenth transistors (e.g., M10_1 and M10_2) , the eleventh transistor M11, the twelfth transistor M12, the thirteenth transistor M13, the fourteenth transistor M14, the fifteenth transistor M15, the sixteenth transistor M16, the seventeenth transistor M17, the eighteenth transistor M18, the first capacitor C1 and the second capacitor C2. The display panel further includes the reset signal line configured to provide a reset control signal TRST, the first cascade signal line configured to provide a first cascade signal CR<N-2>, the second cascade signal line configured to provide a second cascade signal CR<N+4>, the first clock signal line configured to provide a first clock signal CLKE1, the second clock signal line configured to provide a second clock signal CLKD1, the first power supply signal line configured to provide a first power supply signal VGL1, the second power supply signal line configured to provide a second power supply signal VGL2, and the voltage supply signal line configured to provide a voltage supply signal GVDD. Additionally, output terminals indicating the points where the respective scan unit outputs gate scanning signals N_out and N+1_out are denoted in FIG. 7A. The respective scan unit depicted in FIG. 7A to FIG. 7K corresponds to the respective scan unit depicted in FIG. 2.

[0183] FIG. 7B is a schematic diagram illustrating the structure of a first gate metal layer in the respective scan unit depicted in FIG. 7A. In some embodiments, the first gate metal layer includes conductive traces corresponding to key nodes and capacitor electrodes. Specifically, FIG. 7B illustrates the first node Q<N> and the second node QB<N>, which are critical for signal storage and circuit operation. Additionally, the first gate metal layer includes a fourth capacitor electrode Ce4 of the second capacitor and a second capacitor electrode Ce2 of the first capacitor, which contribute to charge storage and signal stabilization within the respective scan unit.

[0184] FIG. 7C is a schematic diagram illustrating the structure of a first gate metal layer and a second gate metal layer in the respective scan unit depicted in FIG. 7A. Referring to FIG. 7A and FIG. 7C, the second gate metal layer in some embodiments includes a first capacitor electrode Ce1 of the first capacitor C1 and a third capacitor electrode Ce3 of the second capacitor C2. The second gate metal layer in some embodiments further includes the third node OFF<N>, which serves as a critical control node in the respective scan unit.

[0185] FIG. 7D is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, and a back gate metal layer in the respective scan unit depicted in FIG. 7A. Referring to FIG. 7A and FIG. 7D, the back gate metal layer in some embodiments includes a first back gate electrode BG17 of the seventeenth transistor M17 and a second back gate electrode BG18 of the eighteenth transistor M18. The back gate metal layer is positioned above the second gate metal layer and serves as a structural component that enhances the electrical characteristics of the transistors in the respective scan unit. The inclusion of the back gate electrodes provides additional control over the electrical properties of the scan circuit, improving stability and reducing leakage currents.

[0186] FIG. 7E is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, and a semiconductor material layer in the respective scan unit depicted in FIG. 7A. the semiconductor material layer in some embodiments includes a plurality of active layers corresponding to respective transistors in the respective scan unit. Specifically, the semiconductor material layer includes an active layer ACT1 of the first transistor M1, an active layer ACT2 of the second transistor M2, an active layer ACT3 of the third transistor M3, an active layer ACT4 of the fourth transistor M4, an active layer ACT5 of the fifth transistor M5, an active layer ACT6 of the sixth transistor M6, an active layer ACT7 of the seventh transistor M7, an active layer ACT8 of the eighth transistor M8, an active layer ACT9 of the ninth transistor M9, an active layer ACT10 of the tenth transistor M10, an active layer ACT11 of the eleventh transistor M11, an active layer ACT12 of the twelfth transistor M12, an active layer ACT13 of the thirteenth transistor M13, an active layer ACT14 of the fourteenth transistor M14, an active layer ACT15 of the fifteenth transistor M15, an active layer ACT16 of a sixteenth transistor M16, an active layer ACT17 of a seventeenth transistor M17, and an active layer ACT18 of the eighteenth transistor M18. Each active layer serves as the channel region of its corresponding transistor, positioned between a first electrode (source) and a second electrode (drain) , enabling charge carrier flow. The semiconductor material layer interacts with the back gate metal layer to regulate charge movement, thereby modulating the switching behavior of the transistors. The distribution of the active layers ensures precise charge control, optimizing the scan circuit’s performance and stability.

[0187] FIG. 7F is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, and a third gate metal layer in the respective scan unit depicted in FIG. 7A. Referring to FIG. 7A and FIG. 7F, the third gate metal layer in some embodiments includes a plurality of gate electrodes corresponding to respective transistors in the respective scan unit. Specifically, the third gate metal layer includes a gate electrode G1 of the first transistor M1, a gate electrode G2 of the second transistor M2, a gate electrode G3 of the third transistor M3, a gate electrode G4 of the fourth transistor M4, a gate electrode G5 of the fifth transistor M5, a gate electrode G6 of the sixth transistor M6, a gate electrode G7 of the seventh transistor M7, a gate electrode G8 of the eighth transistor M8, a gate electrode G9 of the ninth transistor M9, a gate electrode G10 of the tenth transistor M10, a gate electrode G11 of the eleventh transistor M11, a gate electrode G12 of the twelfth transistor M12, a gate electrode G13 of the thirteenth transistor M13, a gate electrode G14 of the fourteenth transistor M14, a gate electrode G15 of the fifteenth transistor M15, a gate electrode G16 of the sixteenth transistor M16, a gate electrode G17 of the seventeenth transistor M17, and a gate electrode G18 of the eighteenth transistor M18.

[0188] FIG. 7G is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, and a first inter-layer dielectric layer in the respective scan unit depicted in FIG. 7A. Vias extending through the first inter-layer dielectric layer are shown in FIG. 7G.

[0189] FIG. 7H is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, and a second inter-layer dielectric layer in the respective scan unit depicted in FIG. 7A. Vias extending through the second inter-layer dielectric layer are shown in FIG. 7H.

[0190] FIG. 7I is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, and a first signal line layer in the respective scan unit depicted in FIG. 7A. Referring to FIG. 7A and FIG. 7I, the first signal line layer in some embodiments includes a reset signal line configured to provide a reset control signal TRST, a first clock signal line configured to provide a first clock signal CLKE1, a third clock signal line configured to provide a third clock signal CLKE2, a second clock signal line configured to provide a second clock signal CLKD1, and a fourth clock signal line configured to provide a fourth clock signal CLKD2.

[0191] FIG. 7J is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, and a planarization layer in the respective scan unit depicted in FIG. 7A. Vias extending through the planarization layer are shown in FIG. 7J.

[0192] FIG. 7K is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, a planarization layer, and a second signal line layer in the respective scan unit depicted in FIG. 7A. Referring to FIG. 7A and FIG. 7K, the second signal line layer in some embodiments includes a voltage supply signal line configured to provide a voltage supply signal GVDD, a first power supply signal line configured to provide a first power supply signal VGL1, a second power supply signal line configured to provide a second power supply signal VGL2, a first cascade signal line configured to provide a first cascade signal CR<N-2>, a second cascade signal line configured to provide a second cascade signal CR<N+4>, and an output cascade signal line configured to provide a cascade signal CR<N>.

[0193] FIG. 7A to FIG. 7K illustrate the structure of the respective scan unit depicted in FIG. 2, depicting the clock signal routing, cascade signal configuration, and optimization techniques applied to improve performance and reduce interference. The clock signal follows the first signal line routing path, minimizing overlap with other direct current and alternating current vertical signal lines to reduce interference. Transistors M15 and M16 output the cascade signal CR<N>, which serves as an advanced stage signal for the next two stages and a delayed stage signal for the preceding four stages. To achieve the required connectivity, the cascade signal CR<N> is rerouted through jumper wires, first leading to the second signal line layer, where it crosses the fourth clock signal line configured to provide the fourth clock signal CLKD2, and is directed toward transistors M1, M2, and M14. Subsequently, the signal line is rerouted to the first signal line layer, crossing signal lines VDD, VGL1, and VGL2, before finally being rerouted back to the second signal line layer, leading to transistors M6 and M7.

[0194] The second clock signal line configured to provide the second clock signal CLKD1 is configured to provide an input signal for the fifteenth transistor M15. The second clock signal line configured to provide the second clock signal CLKD1 and the fourth clock signal line configured to provide the fourth clock signal CLKD2 are positioned on both sides of the fifteenth transistor M15 and the sixteenth transistor M16, eliminating the need for long-distance jumper wire connections. Compared to one-sided placement, where the far-end clock signal would require jumper connections to reach other transistors, introducing variations between odd and even rows, the placement of signals on both sides ensures a consistent same-layer routing approach, avoiding differences between odd and even scan lines. Similarly, the first clock signal line configured to provide the first clock signal CLKE1 and the third clock signal line configured to provide the third clock signal CLKE2 are placed on both sides of the seventeenth transistor M17 and the eighteenth transistor M18 to ensure symmetrical signal distribution and balanced signal propagation.

[0195] Since the seventeenth transistor M17 and the eighteenth transistor M18 function as output stage transistors, higher waveform precision is required. To achieve this, a dual-gate structure is implemented, where the top gate is in the third gate metal layer, while the bottom gate in the back gate metal layer, is used to enhance transistor control, thereby reducing threshold voltage variation and improving stability. Additionally, different channel width-to-channel length (W / L) ratios are applied to various transistors in the circuit to optimize their performance. In some embodiments, the fifteenth transistor M15 and the sixteenth transistor M16 have a W / L ratio that is several to over ten times larger than that of a normal transistor to accommodate the signal propagation requirements, while the seventeenth transistor M17 and the eighteenth transistor M18 have a W / L ratio that is tens of times larger than that of a normal transistor to ensure strong driving capability. The term "normal transistors" refers to other transistors (e.g., any of M1 to M14) in the circuit that follow a standard design without width-to-length ratio optimization.

[0196] FIG. 8 is a schematic diagram illustrating the structure of an output cascade signal line in some embodiments according to the present disclosure. Referring to FIG. 8, the output cascade signal line configured to provide a cascade signal CR<N> in some embodiments includes a first branch BR1, a second branch BR2, and a connecting line CL connecting the first branch BR1 to the second branch BR2. In some embodiments, the connecting line CL is in a first layer, and the first branch BR1 and the second branch BR2 are in a second layer different from the first layer. In some embodiments, the first layer is the first signal line layer, and the second layer is the second signal line layer. The first branch BR1 is configured to provide the cascade signal CR<N> to one or more previous stages of the scan circuit, and the second branch BR2 is configured to provide the cascade signal CR<N> to one or more subsequent stages of the scan circuit.

[0197] In some embodiments, the connecting line CL and the fourth clock signal line configured to provide the fourth clock signal CLKD2 are in the first layer; and the first branch BR1, the second branch BR2, the first power supply signal line configured to provide the first power supply signal VGL1, the second power supply signal line configured to provide the second power supply signal VGL2, and the voltage supply signal line configured to provide the voltage supply signal GVDD are in the second layer.

[0198] In some embodiments, an orthographic projection of the first branch BR1 on a base substrate at least partially overlaps with an orthographic projection of the fourth clock signal line configured to provide the fourth clock signal CLKD2 on the base substrate. In some embodiments, an orthographic projection of the connecting line CL on the base substrate at least partially overlaps with an orthographic projection of at least one of the first power supply signal line configured to provide the first power supply signal VGL1, the second power supply signal line configured to provide the second power supply signal VGL2, or the voltage supply signal line configured to provide the voltage supply signal GVDD on the base substrate.

[0199] In some embodiments, referring to FIG. 7A to FIG. 7K, an orthographic projection of active layers of the fifteenth transistor M15 and the sixteenth transistor M16 on a base substrate is between an orthographic projection of the second clock signal line configured to provide the second clock signal CLKD1 on the base substrate and an orthographic projection of the fourth clock signal line configured to provide the fourth clock signal CLKD2 on the base substrate. Optionally, the orthographic projection of active layers of the fifteenth transistor M15 and the sixteenth transistor M16 on the base substrate is non-overlapping with the orthographic projection of the second clock signal line configured to provide the second clock signal CLKD1 on the base substrate, and is non-overlapping with the orthographic projection of the fourth clock signal line configured to provide the fourth clock signal CLKD2 on the base substrate.

[0200] In some embodiments, an orthographic projection of active layers of the seventeenth transistor M17 and the eighteenth transistor M18 on a base substrate is between an orthographic projection of the first clock signal line configured to provide a first clock signal CLKE1 on the base substrate and an orthographic projection of the third clock signal line configured to provide the third clock signal CLKE2 on the base substrate. Optionally, the orthographic projection of active layers of the seventeenth transistor M17 and the eighteenth transistor M18 on the base substrate is non-overlapping with the orthographic projection of the first clock signal line configured to provide a first clock signal CLKE1 on the base substrate, and is non-overlapping with the orthographic projection of the third clock signal line configured to provide the third clock signal CLKE2 on the base substrate.

[0201] In some embodiments, a ratio of channel width to channel length of the fifteenth transistor M15 is at least twice (e.g., at least three times, at least four time, at least five times, at least six times, at least seven times, at least eighth time, at least nine times, at least ten times, at least eleven times, at least twelve times, at least thirteen times, at least fourteen times, or at least fifteen times) of a ratio of channel width to channel length of at least one (e.g., any one) of the first transistor M1 to the fourteenth transistor M14.

[0202] In some embodiments, a ratio of channel width to channel length of the sixteenth transistor M16 is at least twice (e.g., at least three times, at least four time, at least five times, at least six times, at least seven times, at least eighth time, at least nine times, at least ten times, at least eleven times, at least twelve times, at least thirteen times, at least fourteen times, or at least fifteen times) of a ratio of channel width to channel length of at least one (e.g., any one) of the first transistor M1 to the fourteenth transistor M14.

[0203] In some embodiments, a ratio of channel width to channel length of the seventeenth transistor M17 is at least 10 times (e.g., at least 15 times, at least 20 time, at least 25 times, at least 30 times, at least 35 times, or at least 40 time) of a ratio of channel width to channel length of at least one (e.g., any one) of the first transistor M1 to the fourteenth transistor M14.

[0204] In some embodiments, a ratio of channel width to channel length of the eighteenth transistor M18 is at least 10 times (e.g., at least 15 times, at least 20 time, at least 25 times, at least 30 times, at least 35 times, or at least 40 time) of a ratio of channel width to channel length of at least one (e.g., any one) of the first transistor M1 to the fourteenth transistor M14.

[0205] In some embodiments, at least one of the second clock signal line configured to provide the second clock signal CLKD1, the fourth clock signal line configured to provide the fourth clock signal CLKD2, the first clock signal line configured to provide a first clock signal CLKE1, the third clock signal line configured to provide the third clock signal CLKE2, or the reset signal line configured to provide a reset control signal TRST is in the first signal line layer; and at least one of the first power supply signal line configured to provide the first power supply signal VGL1, the second power supply signal line configured to provide the second power supply signal VGL2, or the voltage supply signal line configured to provide the voltage supply signal GVDD is in the second signal line layer.

[0206] FIG. 9A is a schematic diagram illustrating the structure of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. The portion of the respective scan unit includes multiple transistors, capacitors, and signal lines that contribute to the operation of the scan circuit. The layout depicts the spatial arrangement of these components and their interconnections, with annotations identifying specific transistors, capacitors, and signal lines corresponding to elements in the circuit diagram. Referring to FIG. 9A, the respective scan circuit in some embodiments includes the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, one or more fifth transistors (e.g., M5_1 and M5_2) , the sixth transistor M6, the seventh transistor M7, the eighth transistor M8, the ninth transistor M9, one or more tenth transistors (e.g., M10_1 and M10_2) , the eleventh transistor M11, the twelfth transistor M12, the thirteenth transistor M13, the fourteenth transistor M14, the fifteenth transistor M15, the sixteenth transistor M16, the seventeenth transistor M17, the eighteenth transistor M18, the first capacitor C1 and the second capacitor C2. The display panel further includes the reset signal line configured to provide a reset control signal TRST, the first cascade signal line configured to provide a first cascade signal CR<N-2>, the second cascade signal line configured to provide a second cascade signal CR<N+4>, the first clock signal line configured to provide a first clock signal CLKE1, the second clock signal line configured to provide a second clock signal CLKD1, the first power supply signal line configured to provide a first power supply signal VGL1, the second power supply signal line configured to provide a second power supply signal VGL2, and the voltage supply signal line configured to provide a voltage supply signal GVDD. Additionally, output terminals indicating the points where the respective scan unit outputs gate scanning signals N_out and N+1_out are denoted in FIG. 9A. The respective scan unit depicted in FIG. 9A to FIG. 9K corresponds to the respective scan unit depicted in FIG. 2.

[0207] FIG. 9B is a schematic diagram illustrating the structure of a first gate metal layer in the respective scan unit depicted in FIG. 9A. In some embodiments, the first gate metal layer includes conductive traces corresponding to key nodes and capacitor electrodes. Specifically, FIG. 9B illustrates the first node Q<N> and the second node QB<N>, which are critical for signal storage and circuit operation. Additionally, the first gate metal layer includes a fourth capacitor electrode Ce4 of the second capacitor and a second capacitor electrode Ce2 of the first capacitor, which contribute to charge storage and signal stabilization within the respective scan unit.

[0208] FIG. 9C is a schematic diagram illustrating the structure of a first gate metal layer and a second gate metal layer in the respective scan unit depicted in FIG. 9A. Referring to FIG. 9A and FIG. 9C, the second gate metal layer in some embodiments includes a first capacitor electrode Ce1 of the first capacitor C1 and a third capacitor electrode Ce3 of the second capacitor C2. The second gate metal layer in some embodiments further includes the third node OFF<N>, which serves as a critical control node in the respective scan unit.

[0209] FIG. 9D is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, and a back gate metal layer in the respective scan unit depicted in FIG. 9A. Referring to FIG. 9A and FIG. 9D, the back gate metal layer in some embodiments includes a first back gate electrode BG17 of the seventeenth transistor M17 and a second back gate electrode BG18 of the eighteenth transistor M18. The back gate metal layer is positioned above the second gate metal layer and serves as a structural component that enhances the electrical characteristics of the transistors in the respective scan unit. The inclusion of the back gate electrodes provides additional control over the electrical properties of the scan circuit, improving stability and reducing leakage currents.

[0210] FIG. 9E is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, and a semiconductor material layer in the respective scan unit depicted in FIG. 9A. the semiconductor material layer in some embodiments includes a plurality of active layers corresponding to respective transistors in the respective scan unit. Specifically, the semiconductor material layer includes an active layer ACT1 of the first transistor M1, an active layer ACT2 of the second transistor M2, an active layer ACT3 of the third transistor M3, an active layer ACT4 of the fourth transistor M4, an active layer ACT5 of the fifth transistor M5, an active layer ACT6 of the sixth transistor M6, an active layer ACT7 of the seventh transistor M7, an active layer ACT8 of the eighth transistor M8, an active layer ACT9 of the ninth transistor M9, an active layer ACT10 of the tenth transistor M10, an active layer ACT11 of the eleventh transistor M11, an active layer ACT12 of the twelfth transistor M12, an active layer ACT13 of the thirteenth transistor M13, an active layer ACT14 of the fourteenth transistor M14, an active layer ACT15 of the fifteenth transistor M15, an active layer ACT16 of a sixteenth transistor M16, an active layer ACT17 of a seventeenth transistor M17, and an active layer ACT18 of the eighteenth transistor M18. Each active layer serves as the channel region of its corresponding transistor, positioned between a first electrode (source) and a second electrode (drain) , enabling charge carrier flow. The semiconductor material layer interacts with the back gate metal layer to regulate charge movement, thereby modulating the switching behavior of the transistors. The distribution of the active layers ensures precise charge control, optimizing the scan circuit’s performance and stability.

[0211] FIG. 9F is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, and a third gate metal layer in the respective scan unit depicted in FIG. 9A. Referring to FIG. 9A and FIG. 9F, the third gate metal layer in some embodiments includes a plurality of gate electrodes corresponding to respective transistors in the respective scan unit. Specifically, the third gate metal layer includes a gate electrode G1 of the first transistor M1, a gate electrode G2 of the second transistor M2, a gate electrode G3 of the third transistor M3, a gate electrode G4 of the fourth transistor M4, a gate electrode G5 of the fifth transistor M5, a gate electrode G6 of the sixth transistor M6, a gate electrode G7 of the seventh transistor M7, a gate electrode G8 of the eighth transistor M8, a gate electrode G9 of the ninth transistor M9, a gate electrode G10 of the tenth transistor M10, a gate electrode G11 of the eleventh transistor M11, a gate electrode G12 of the twelfth transistor M12, a gate electrode G13 of the thirteenth transistor M13, a gate electrode G14 of the fourteenth transistor M14, a gate electrode G15 of the fifteenth transistor M15, a gate electrode G16 of the sixteenth transistor M16, a gate electrode G17 of the seventeenth transistor M17, and a gate electrode G18 of the eighteenth transistor M18.

[0212] FIG. 9G is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, and a first inter-layer dielectric layer in the respective scan unit depicted in FIG. 9A. Vias extending through the first inter-layer dielectric layer are shown in FIG. 9G.

[0213] FIG. 9H is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, and a second inter-layer dielectric layer in the respective scan unit depicted in FIG. 9A. Vias extending through the second inter-layer dielectric layer are shown in FIG. 9H.

[0214] FIG. 9I is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, and a first signal line layer in the respective scan unit depicted in FIG. 9A. Referring to FIG. 9A and FIG. 9I, the first signal line layer in some embodiments includes a reset signal line configured to provide a reset control signal TRST.

[0215] FIG. 9J is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, and a planarization layer in the respective scan unit depicted in FIG. 9A. Vias extending through the planarization layer are shown in FIG. 9J.

[0216] FIG. 9K is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, a planarization layer, and a second signal line layer in the respective scan unit depicted in FIG. 9A. Referring to FIG. 9A and FIG. 9K, the second signal line layer in some embodiments includes a first clock signal line configured to provide a first clock signal CLKE1, a second clock signal line configured to provide a second clock signal CLKD1, a third clock signal line configured to provide a third clock signal CLKE2, a fourth clock signal line configured to provide a fourth clock signal CLKD2, a voltage supply signal line configured to provide a voltage supply signal GVDD, a first power supply signal line configured to provide a first power supply signal VGL1, a second power supply signal line configured to provide a second power supply signal VGL2, a first cascade signal line configured to provide a first cascade signal CR<N-2>, a second cascade signal line configured to provide a second cascade signal CR<N+4>, and an output cascade signal line configured to provide a cascade signal CR<N>.

[0217] FIG. 9A to FIG. 9K illustrate the structure of the respective scan unit depicted in FIG. 2, depicting the clock signal routing, cascade signal configuration, and optimization techniques applied to improve performance and reduce interference. The respective scan unit depicted in FIG. 9A to FIG. 9K differs from the respective scan unit depicted in FIG. 7A to FIG. 7K in the routing of the clock signal lines. In the respective scan unit depicted in FIG. 9A to FIG. 9K, the clock signal lines are in the second signal line layer to achieve a more compact layout, reducing the horizontal space required for routing by approximately 80 μm.

[0218] To ensure proper clock signal distribution across odd and even scan lines, the odd-row and even-row clock signals are routed through planarization (PLN) vias to connect to the transistor input stages. Specifically, in odd-numbered scan lines, transistors M15 and M17 receive clock signals CLKD1 and CLKE1, respectively. Conversely, in even-numbered scan lines, transistors M15 and M17 receive clock signals CLKD2 and CLKE2, respectively. This design maintains signal integrity while optimizing space efficiency in the layout.

[0219] The structure of the output cascade signal line configured to provide a cascade signal CR<N> in the respective scan unit depicted in FIG. 9A to FIG. 9K is similar to that of the respective scan unit depicted in FIG. 7A to FIG. 7K. Referring to FIG. 8, the output cascade signal line configured to provide a cascade signal CR<N> in some embodiments includes a first branch BR1, a second branch BR2, and a connecting line CL connecting the first branch BR1 to the second branch BR2. In some embodiments, the connecting line CL is in a first layer, and the first branch BR1 and the second branch BR2 are in a second layer different from the first layer. In some embodiments, the first layer is the first signal line layer, and the second layer is the second signal line layer.

[0220] In some embodiments, the connecting line CL and the fourth clock signal line configured to provide the fourth clock signal CLKD2 are in the first layer; and the first branch BR1, the second branch BR2, the first power supply signal line configured to provide the first power supply signal VGL1, the second power supply signal line configured to provide the second power supply signal VGL2, and the voltage supply signal line configured to provide the voltage supply signal GVDD are in the second layer.

[0221] In some embodiments, an orthographic projection of the first branch BR1 on a base substrate at least partially overlaps with an orthographic projection of the fourth clock signal line configured to provide the fourth clock signal CLKD2 on the base substrate. In some embodiments, an orthographic projection of the connecting line CL on the base substrate at least partially overlaps with an orthographic projection of at least one of the first power supply signal line configured to provide the first power supply signal VGL1, the second power supply signal line configured to provide the second power supply signal VGL2, or the voltage supply signal line configured to provide the voltage supply signal GVDD on the base substrate.

[0222] In some embodiments, referring to FIG. 9A to FIG. 9K, an orthographic projection of active layers of the fifteenth transistor M15 and the sixteenth transistor M16 on a base substrate at least partially overlaps with an orthographic projection of the second clock signal line configured to provide the second clock signal CLKD1 on the base substrate, and at least partially overlaps with an orthographic projection of the fourth clock signal line configured to provide the fourth clock signal CLKD2 on the base substrate.

[0223] In some embodiments, an orthographic projection of active layers of the seventeenth transistor M17 and the eighteenth transistor M18 on a base substrate at least partially overlaps with an orthographic projection of the first clock signal line configured to provide a first clock signal CLKE1 on the base substrate, and at least partially overlaps with an orthographic projection of the third clock signal line configured to provide the third clock signal CLKE2 on the base substrate.

[0224] In some embodiments, a ratio of channel width to channel length of the fifteenth transistor M15 is at least twice (e.g., at least three times, at least four time, at least five times, at least six times, at least seven times, at least eighth time, at least nine times, at least ten times, at least eleven times, at least twelve times, at least thirteen times, at least fourteen times, or at least fifteen times) of a ratio of channel width to channel length of at least one (e.g., any one) of the first transistor M1 to the fourteenth transistor M14.

[0225] In some embodiments, a ratio of channel width to channel length of the sixteenth transistor M16 is at least twice (e.g., at least three times, at least four time, at least five times, at least six times, at least seven times, at least eighth time, at least nine times, at least ten times, at least eleven times, at least twelve times, at least thirteen times, at least fourteen times, or at least fifteen times) of a ratio of channel width to channel length of at least one (e.g., any one) of the first transistor M1 to the fourteenth transistor M14.

[0226] In some embodiments, a ratio of channel width to channel length of the seventeenth transistor M17 is at least 10 times (e.g., at least 15 times, at least 20 time, at least 25 times, at least 30 times, at least 35 times, or at least 40 time) of a ratio of channel width to channel length of at least one (e.g., any one) of the first transistor M1 to the fourteenth transistor M14.

[0227] In some embodiments, a ratio of channel width to channel length of the eighteenth transistor M18 is at least 10 times (e.g., at least 15 times, at least 20 time, at least 25 times, at least 30 times, at least 35 times, or at least 40 time) of a ratio of channel width to channel length of at least one (e.g., any one) of the first transistor M1 to the fourteenth transistor M14.

[0228] In some embodiments, the reset signal line configured to provide a reset control signal TRST is in the first signal line layer; and at least one of the second clock signal line configured to provide the second clock signal CLKD1, the fourth clock signal line configured to provide the fourth clock signal CLKD2, the first clock signal line configured to provide a first clock signal CLKE1, the third clock signal line configured to provide the third clock signal CLKE2, the first power supply signal line configured to provide the first power supply signal VGL1, the second power supply signal line configured to provide the second power supply signal VGL2, or the voltage supply signal line configured to provide the voltage supply signal GVDD is in the second signal line layer.

[0229] In some embodiments, the first clock signal line configured to provide a first clock signal CLKE1 and the second clock signal line configured to provide the second clock signal CLKD1 are configured to provide clock signals to an n-th stage scan unit of the scan circuit, the third clock signal line configured to provide the third clock signal CLKE2 and the fourth clock signal line configured to provide the fourth clock signal CLKD2 are configured to provide clock signals to an (n+1) -th stage scan unit of the scan circuit, wherein n is a positive integer.

[0230] FIG. 10A is a schematic diagram illustrating the structure of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. The portion of the respective scan unit includes multiple transistors, capacitors, and signal lines that contribute to the operation of the scan circuit. The layout depicts the spatial arrangement of these components and their interconnections, with annotations identifying specific transistors, capacitors, and signal lines corresponding to elements in the circuit diagram. Referring to FIG. 10A, the respective scan circuit in some embodiments includes the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, one or more fifth transistors (e.g., the first fifth transistor M5_1 and the second fifth transistor M5_2) , the sixth transistor M6, the seventh transistor M7, the eighth transistor M8, the ninth transistor M9, the tenth transistor M10, one or more eleventh transistors (e.g., the first eleventh transistor M11_1 and the second eleventh transistor M11_2) , the twelfth transistor M12, the thirteenth transistor M13, the fourteenth transistor M14, the fifteenth transistor M15, the sixteenth transistor M16, the seventeenth transistor M17, the eighteenth transistor M18, the nineteenth transistor M19, the twentieth transistor M20, the twenty-first transistor M21, the twenty-second transistor M22, the twenty-third transistor M23, and the twenty-fourth transistor M24. The circuit further includes the first capacitor C1, and the third capacitor C3. The scan circuit is configured to operate with a reset signal line configured to provide a reset control signal TRST, a first cascade signal line configured to provide a first cascade signal CR<N-2>, a second cascade signal line configured to provide a second cascade signal CR<N+4>, a first clock signal line configured to provide a first clock signal CLKE1, a second clock signal line configured to provide a second clock signal CLKD1, a third clock signal line configured to provide a third clock signal CLKE2, , a fifth clock signal line configured to provide a fifth clock signal CLKE3, a sixth clock signal line configured to provide a sixth clock signal CLKE4, a first power supply signal line configured to provide a first power supply signal VGL1, a second power supply signal line configured to provide a second power supply signal VGL2, and a voltage supply signal line configured to provide a voltage supply signal GVDD. Additionally, output terminals indicating the points where the respective scan unit outputs gate scanning signals N_out, N+1_out, N+2_out, and N+3_out are denoted in FIG. 10A. The respective scan unit depicted in FIG. 10A to FIG. 10K corresponds to the respective scan unit depicted in FIG. 5.

[0231] FIG. 10B is a schematic diagram illustrating the structure of a first gate metal layer in the respective scan unit depicted in FIG. 10A. In some embodiments, the first gate metal layer includes conductive traces corresponding to key nodes and capacitor electrodes. In some embodiments, the first gate metal layer includes a sixth capacitor electrode Ce6 of the third capacitor C3 and a second capacitor electrode Ce2 of the first capacitor C1, which contribute to charge storage and signal stabilization within the respective scan unit.

[0232] FIG. 10C is a schematic diagram illustrating the structure of a first gate metal layer and a second gate metal layer in the respective scan unit depicted in FIG. 10A. Referring to FIG. 10A and FIG. 10C, the second gate metal layer in some embodiments includes a first capacitor electrode Ce1 of the first capacitor C1 and a fifth capacitor electrode Ce5 of the third capacitor C3.

[0233] FIG. 10D is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, and a back gate metal layer in the respective scan unit depicted in FIG. 10A. Referring to FIG. 10A and FIG. 10D, the back gate metal layer in some embodiments includes a first back gate electrode BG17 of the seventeenth transistor M17, a second back gate electrode BG18 of the eighteenth transistor M18, a third back gate electrode BG23 of the twenty third transistor M23, and a fourth back gate electrode BG24 of the twenty fourth transistor M24. The back gate metal layer is positioned above the second gate metal layer and serves as a structural component that enhances the electrical characteristics of the transistors in the respective scan unit. The inclusion of the back gate electrodes provides additional control over the electrical properties of the scan circuit, improving stability and reducing leakage currents.

[0234] FIG. 10E is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, and a semiconductor material layer in the respective scan unit depicted in FIG. 10A. The semiconductor material layer in some embodiments includes a plurality of active layers corresponding to respective transistors in the respective scan unit. Specifically, the semiconductor material layer includes an active layer ACT1 of the first transistor M1, an active layer ACT2 of the second transistor M2, an active layer ACT3 of the third transistor M3, an active layer ACT4 of the fourth transistor M4, an active layer ACT5 of the fifth transistor M5, an active layer ACT6 of the sixth transistor M6, an active layer ACT7 of the seventh transistor M7, an active layer ACT8 of the eighth transistor M8, an active layer ACT9 of the ninth transistor M9, an active layer ACT10 of the tenth transistor M10, an active layer ACT11 of the eleventh transistor M11, an active layer ACT12 of the twelfth transistor M12, an active layer ACT13 of the thirteenth transistor M13, an active layer ACT14 of the fourteenth transistor M14, an active layer ACT15 of the fifteenth transistor M15, an active layer ACT16 of the sixteenth transistor M16, an active layer ACT17 of the seventeenth transistor M17, an active layer ACT18 of the eighteenth transistor M18, an active layer ACT19 of the nineteenth transistor M19, an active layer ACT20 of the twentieth transistor M20, an active layer ACT21 of the twenty-first transistor M21, an active layer ACT22 of the twenty-second transistor M22, an active layer ACT23 of the twenty-third transistor M23, and an active layer ACT24 of the twenty-fourth transistor M24. Each active layer serves as the channel region of its corresponding transistor, positioned between a first electrode (source) and a second electrode (drain) , enabling charge carrier flow.

[0235] FIG. 10F is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, and a third gate metal layer in the respective scan unit depicted in FIG. 10A. Referring to FIG. 10A and FIG. 10F, the third gate metal layer in some embodiments includes a plurality of gate electrodes corresponding to respective transistors in the respective scan unit, such as a gate electrode G1 of the first transistor M1, a gate electrode G2 of the second transistor M2, a gate electrode G3 of the third transistor M3, a gate electrode G4 of the fourth transistor M4, a gate electrode G5 of the fifth transistor M5, a gate electrode G6 of the sixth transistor M6, a gate electrode G7 of the seventh transistor M7, a gate electrode G8 of the eighth transistor M8, a gate electrode G9 of the ninth transistor M9, a gate electrode G10 of the tenth transistor M10, a gate electrode G11 of the eleventh transistor M11, a gate electrode G12 of the twelfth transistor M12, a gate electrode G13 of the thirteenth transistor M13, a gate electrode G14 of the fourteenth transistor M14, a gate electrode G15 of the fifteenth transistor M15, a gate electrode G16 of the sixteenth transistor M16, a gate electrode G17 of the seventeenth transistor M17, a gate electrode G18 of the eighteenth transistor M18, a gate electrode G19 of the nineteenth transistor M19, a gate electrode G20 of the twentieth transistor M20, a gate electrode G21 of the twenty-first transistor M21, a gate electrode G22 of the twenty-second transistor M22, a gate electrode G23 of the twenty-third transistor M23, and a gate electrode G24 of the twenty-fourth transistor M24.

[0236] FIG. 10G is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, and a first inter-layer dielectric layer in the respective scan unit depicted in FIG. 10A. Vias extending through the first inter-layer dielectric layer are shown in FIG. 10G.

[0237] FIG. 10H is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, and a second inter-layer dielectric layer in the respective scan unit depicted in FIG. 10A. Vias extending through the second inter-layer dielectric layer are shown in FIG. 10H.

[0238] FIG. 10I is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, and a first signal line layer in the respective scan unit depicted in FIG. 10A. Referring to FIG. 10A and FIG. 10I, the first signal line layer in some embodiments includes a reset signal line configured to provide a reset control signal TRST, the first clock signal line configured to provide a first clock signal CLKE1, the third clock signal line configured to provide the third clock signal CLKE2, a fifth clock signal line configured to provide a fifth clock signal CLKE3, and a sixth clock signal line configured to provide a sixth clock signal CLKE4.

[0239] FIG. 10J is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, and a planarization layer in the respective scan unit depicted in FIG. 10A. Vias extending through the planarization layer are shown in FIG. 10J.

[0240] FIG. 10K is a schematic diagram illustrating the structure of all layers in the respective scan unit depicted in FIG. 10A. Referring to FIG. 10A and FIG. 10K, the second signal line layer in some embodiments includes a voltage supply signal line configured to provide a voltage supply signal GVDD, a first power supply signal line configured to provide a first power supply signal VGL1, a second power supply signal line configured to provide a second power supply signal VGL2, a first cascade signal line configured to provide a first cascade signal CR<N-2>, a second cascade signal line configured to provide a second cascade signal CR<N+4>, and an output cascade signal line configured to provide a cascade signal CR<N>.

[0241] In the respective scan unit depicted in FIG. 10A to FIG. 10K, the clock signal lines are in the first signal line layer. Since each scan unit drives two rows of subpixels, additional transistors are symmetrically placed to ensure consistent rise time (Tr) and fall time (Tf) of the output waveforms across the newly added two rows. The specific symmetrical transistor pairings are as follows: the first transistor M1 corresponds to the nineteenth transistor M19, the third transistor M3 corresponds to the twentieth transistor M20, the sixth transistor M6 corresponds to the twenty-first transistor M21, the eighth transistor M8 corresponds to the twenty-second transistor M22, the seventeenth transistor M17 corresponds to the twenty-third transistor M23, and the eighteenth transistor M18 corresponds to the twenty-fourth transistor M24. Similarly, the first capacitor C1 is symmetrically arranged with respect to the third capacitor C3.

[0242] In some embodiments, the output cascade signal line configured to provide a cascade signal CR<N> is routed across the first signal line layer and the second signal line layer. To achieve this, the output cascade signal line configured to provide a cascade signal CR<N> is first rerouted through jumper connections at the first gate metal layer, transitioning from the first signal line layer to the second signal line layer at designated locations. From there, the cascade signal is distributed to the adjacent upper and lower scan units.

[0243] In some embodiments, the display panel includes four enable clock signals CLKE1, CLKE2, CLKE3, and CLKE4, as well as two driving clock signals CLKD1 and CLKD2. The waveforms of CLKD1 and CLKD2 are identical to those of CLKE1 and CLKE3, respectively. To optimize layout space and maintain a consistent odd-even row connection approach for the seventeenth transistor M17 and the twenty-third transistor M23, the driving clock signals CLKD1 and CLKD2 are not utilized for the respective scan unit. Instead, the fifteenth transistor M15 and the seventeenth transistor M17 share the enable clock signals CLKE1 and CLKE3, with their inputs connected in series. In odd-numbered rows, the fifteenth transistor M15 and the seventeenth transistor M17 are jointly connected to CLKE1, while the twenty-third transistor M23 is connected to CLKE2. In even-numbered rows, the fifteenth transistor M15 and the seventeenth transistor M17 are jointly connected to CLKE3, while the twenty-third transistor M23 is connected to CLKE4.

[0244] In some embodiments, at least one of the reset signal line configured to provide a reset control signal TRST, the first clock signal line configured to provide a first clock signal CLKE1, the third clock signal line configured to provide the third clock signal CLKE2, a fifth clock signal line configured to provide a fifth clock signal CLKE3, or a sixth clock signal line configured to provide a sixth clock signal CLKE4 are in the first signal line layer; and at least one of the first power supply signal line configured to provide the first power supply signal VGL1, the second power supply signal line configured to provide the second power supply signal VGL2, or the voltage supply signal line configured to provide the voltage supply signal GVDD is in the second signal line layer.

[0245] In some embodiments, the seventeenth transistor M17 and the eighteenth transistor M18 have a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the twenty third transistor M23 and the twenty fourth transistor M24, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0246] In some embodiments, the first capacitor C1 has a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the third capacitor C3, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0247] In some embodiments, the first transistor M1 has a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the nineteenth transistor M19, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0248] In some embodiments, the third transistor M3 has a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the twentieth transistor M20, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0249] In some embodiments, the sixth transistor M6 has a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the twenty first transistor M21, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0250] In some embodiments, the eighth transistor M8 has a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the twenty second transistor M22, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0251] In some embodiments, the seventeenth transistor M17, the eighteenth transistor M18, the first capacitor C1, the first transistor M1, the third transistor M3, the sixth transistor M6, and the eighth transistor M8 have a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the twenty third transistor M23, the twenty fourth transistor M24, the third capacitor C3, the nineteenth transistor M19, the twentieth transistor M20, the twenty first transistor M21, and the twenty second transistor M22, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0252] FIG. 11 is a schematic diagram illustrating the structure of an output cascade signal line in some embodiments according to the present disclosure. Referring to FIG. 11, the output cascade signal line configured to provide a cascade signal CR<N> in some embodiments includes a first branch BR1, a second branch BR2, and a connecting line CL connected to the second output terminal, the first branch BR1, and the second branch BR2. In some embodiments, the connecting line CL is in a first layer, and the first branch BR1 and the second branch BR2 are in a second layer different from the first layer. In some embodiments, the first layer is the first gate metal layer, and the second layer is the second signal line layer. The first branch BR1 is configured to provide the cascade signal CR<N> to one or more previous stages of the scan circuit, and the second branch BR2 is configured to provide the cascade signal CR<N> to one or more subsequent stages of the scan circuit.

[0253] In some embodiments, the connecting line CL, the sixth capacitor electrode Ce6 of the third capacitor C3, and a second capacitor electrode Ce2 of the first capacitor C1 are in the first layer; and the first branch BR1, the second branch BR2, and the first power supply signal line configured to provide the first power supply signal VGL1 are in the second layer.

[0254] In some embodiments, an orthographic projection of the connecting line CL on the base substrate at least partially overlaps with an orthographic projection of at least one of the first power supply signal line configured to provide the first power supply signal VGL1 or the first clock signal line configured to provide a first clock signal CLKE1 on the base substrate.

[0255] In some embodiments, the first clock signal line configured to provide a first clock signal CLKE1 is configured to provide clock signals to first electrodes of the fifteenth transistor M15 and the seventeenth transistor M17 in an n-th stage scan unit of the scan circuit, the third clock signal line configured to provide the third clock signal CLKE2 is configured to provide clock signals to the first electrode of the twenty third transistor M23 in the n-th stage scan unit of the scan circuit.

[0256] In some embodiments, the fifth clock signal line configured to provide a fifth clock signal CLKE3 is configured to provide clock signals to first electrodes of the fifteenth transistor M15 and the seventeenth transistor M17 in an (n+1) -th stage scan unit of the scan circuit, the sixth clock signal line configured to provide a sixth clock signal CLKE4 is configured to provide clock signals to the first electrode of the twenty third transistor M23 in the (n+1) -th stage scan unit of the scan circuit.

[0257] FIG. 12A is a schematic diagram illustrating the structure of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. The portion of the respective scan unit includes multiple transistors, capacitors, and signal lines that contribute to the operation of the scan circuit. The layout depicts the spatial arrangement of these components and their interconnections, with annotations identifying specific transistors, capacitors, and signal lines corresponding to elements in the circuit diagram. Referring to FIG. 12A, the respective scan circuit in some embodiments includes the first transistor M1, the second transistor M2, the third transistor M3, the fourth transistor M4, one or more fifth transistors (e.g., the first fifth transistor M5_1 and the second fifth transistor M5_2) , the sixth transistor M6, the seventh transistor M7, the eighth transistor M8, the ninth transistor M9, the tenth transistor M10, one or more eleventh transistors (e.g., the first eleventh transistor M11_1 and the second eleventh transistor M11_2) , the twelfth transistor M12, the thirteenth transistor M13, the fourteenth transistor M14, the fifteenth transistor M15, the sixteenth transistor M16, the seventeenth transistor M17, the eighteenth transistor M18, the nineteenth transistor M19, the twentieth transistor M20, the twenty-first transistor M21, the twenty-second transistor M22, the twenty-third transistor M23, and the twenty-fourth transistor M24. The circuit further includes the first capacitor C1, and the third capacitor C3. The scan circuit is configured to operate with a reset signal line configured to provide a reset control signal TRST, a first cascade signal line configured to provide a first cascade signal CR<N-2>, a second cascade signal line configured to provide a second cascade signal CR<N+4>, a first clock signal line configured to provide a first clock signal CLKE1, a second clock signal line configured to provide a second clock signal CLKD1, a third clock signal line configured to provide a third clock signal CLKE2, a fifth clock signal line configured to provide a fifth clock signal CLKE3, a sixth clock signal line configured to provide a sixth clock signal CLKE4, a first power supply signal line configured to provide a first power supply signal VGL1, a second power supply signal line configured to provide a second power supply signal VGL2, and a voltage supply signal line configured to provide a voltage supply signal GVDD. Additionally, output terminals indicating the points where the respective scan unit outputs gate scanning signals N_out, N+1_out, N+2_out, and N+3_out are denoted in FIG. 12A. The respective scan unit depicted in FIG. 12A to FIG. 12K corresponds to the respective scan unit depicted in FIG. 5.

[0258] FIG. 12B is a schematic diagram illustrating the structure of a first gate metal layer in the respective scan unit depicted in FIG. 12A. In some embodiments, the first gate metal layer includes conductive traces corresponding to key nodes and capacitor electrodes. In some embodiments, the first gate metal layer includes a sixth capacitor electrode Ce6 of the third capacitor C3 and a second capacitor electrode Ce2 of the first capacitor C1, which contribute to charge storage and signal stabilization within the respective scan unit.

[0259] FIG. 12C is a schematic diagram illustrating the structure of a first gate metal layer and a second gate metal layer in the respective scan unit depicted in FIG. 12A. Referring to FIG. 12A and FIG. 12C, the second gate metal layer in some embodiments includes a first capacitor electrode Ce1 of the first capacitor C1 and a fifth capacitor electrode Ce5 of the third capacitor C3.

[0260] FIG. 12D is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, and a back gate metal layer in the respective scan unit depicted in FIG. 12A. Referring to FIG. 12A and FIG. 12D, the back gate metal layer in some embodiments includes a first back gate electrode BG17 of the seventeenth transistor M17, a second back gate electrode BG18 of the eighteenth transistor M18, a third back gate electrode BG23 of the twenty third transistor M23, and a fourth back gate electrode BG24 of the twenty fourth transistor M24. The back gate metal layer is positioned above the second gate metal layer and serves as a structural component that enhances the electrical characteristics of the transistors in the respective scan unit. The inclusion of the back gate electrodes provides additional control over the electrical properties of the scan circuit, improving stability and reducing leakage currents.

[0261] FIG. 12E is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, and a semiconductor material layer in the respective scan unit depicted in FIG. 12A. The semiconductor material layer in some embodiments includes a plurality of active layers corresponding to respective transistors in the respective scan unit. Specifically, the semiconductor material layer includes an active layer ACT1 of the first transistor M1, an active layer ACT2 of the second transistor M2, an active layer ACT3 of the third transistor M3, an active layer ACT4 of the fourth transistor M4, an active layer ACT5 of the fifth transistor M5, an active layer ACT6 of the sixth transistor M6, an active layer ACT7 of the seventh transistor M7, an active layer ACT8 of the eighth transistor M8, an active layer ACT9 of the ninth transistor M9, an active layer ACT10 of the tenth transistor M10, an active layer ACT11 of the eleventh transistor M11, an active layer ACT12 of the twelfth transistor M12, an active layer ACT13 of the thirteenth transistor M13, an active layer ACT14 of the fourteenth transistor M14, an active layer ACT15 of the fifteenth transistor M15, an active layer ACT16 of the sixteenth transistor M16, an active layer ACT17 of the seventeenth transistor M17, an active layer ACT18 of the eighteenth transistor M18, an active layer ACT19 of the nineteenth transistor M19, an active layer ACT20 of the twentieth transistor M20, an active layer ACT21 of the twenty-first transistor M21, an active layer ACT22 of the twenty-second transistor M22, an active layer ACT23 of the twenty-third transistor M23, and an active layer ACT24 of the twenty-fourth transistor M24. Each active layer serves as the channel region of its corresponding transistor, positioned between a first electrode (source) and a second electrode (drain) , enabling charge carrier flow.

[0262] FIG. 12F is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, and a third gate metal layer in the respective scan unit depicted in FIG. 12A. Referring to FIG. 12A and FIG. 12F, the third gate metal layer in some embodiments includes a plurality of gate electrodes corresponding to respective transistors in the respective scan unit, such as a gate electrode G1 of the first transistor M1, a gate electrode G2 of the second transistor M2, a gate electrode G3 of the third transistor M3, a gate electrode G4 of the fourth transistor M4, a gate electrode G5 of the fifth transistor M5, a gate electrode G6 of the sixth transistor M6, a gate electrode G7 of the seventh transistor M7, a gate electrode G8 of the eighth transistor M8, a gate electrode G9 of the ninth transistor M9, a gate electrode G10 of the tenth transistor M10, a gate electrode G11 of the eleventh transistor M11, a gate electrode G12 of the twelfth transistor M12, a gate electrode G13 of the thirteenth transistor M13, a gate electrode G14 of the fourteenth transistor M14, a gate electrode G15 of the fifteenth transistor M15, a gate electrode G16 of the sixteenth transistor M16, a gate electrode G17 of the seventeenth transistor M17, a gate electrode G18 of the eighteenth transistor M18, a gate electrode G19 of the nineteenth transistor M19, a gate electrode G20 of the twentieth transistor M20, a gate electrode G21 of the twenty-first transistor M21, a gate electrode G22 of the twenty-second transistor M22, a gate electrode G23 of the twenty-third transistor M23, and a gate electrode G24 of the twenty-fourth transistor M24.

[0263] FIG. 12G is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, and a first inter-layer dielectric layer in the respective scan unit depicted in FIG. 12A. Vias extending through the first inter-layer dielectric layer are shown in FIG. 12G.

[0264] FIG. 12H is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, and a second inter-layer dielectric layer in the respective scan unit depicted in FIG. 12A. Vias extending through the second inter-layer dielectric layer are shown in FIG. 12H.

[0265] FIG. 12I is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, and a first signal line layer in the respective scan unit depicted in FIG. 12A. Referring to FIG. 12A and FIG. 12I, the first signal line layer in some embodiments includes a reset signal line configured to provide a reset control signal TRST.

[0266] FIG. 12J is a schematic diagram illustrating the structure of a first gate metal layer, a second gate metal layer, a back gate metal layer, a semiconductor material layer, a third gate metal layer, a first inter-layer dielectric layer, a second inter-layer dielectric layer, a first signal line layer, and a planarization layer in the respective scan unit depicted in FIG. 12A. Vias extending through the planarization layer are shown in FIG. 12J.

[0267] FIG. 12K is a schematic diagram illustrating the structure of all layers in the respective scan unit depicted in FIG. 12A. Referring to FIG. 12A and FIG. 12K, the second signal line layer in some embodiments includes a first clock signal line configured to provide a first clock signal CLKE1, a third clock signal line configured to provide the third clock signal CLKE2, a fifth clock signal line configured to provide a fifth clock signal CLKE3, a sixth clock signal line configured to provide a sixth clock signal CLKE4, a voltage supply signal line configured to provide a voltage supply signal GVDD, a first power supply signal line configured to provide a first power supply signal VGL1, a second power supply signal line configured to provide a second power supply signal VGL2, a first cascade signal line configured to provide a first cascade signal CR<N-2>, a second cascade signal line configured to provide a second cascade signal CR<N+4>, and an output cascade signal line configured to provide a cascade signal CR<N>.

[0268] FIG. 12A to FIG. 12K illustrate the structure of the respective scan unit depicted in FIG. 5, depicting the clock signal routing, cascade signal configuration, and optimization techniques applied to improve performance and reduce interference. The respective scan unit depicted in FIG. 12A to FIG. 12K differs from the respective scan unit depicted in FIG. 10A to FIG. 10K in the routing of the clock signal lines. In the respective scan unit depicted in FIG. 12A to FIG. 12K, the clock signal lines are in the second signal line layer to achieve a more compact layout, reducing the horizontal space required for routing by approximately 80 μm.

[0269] The structure of the output cascade signal line configured to provide a cascade signal CR<N> in the respective scan unit depicted in FIG. 12A to FIG. 12K is similar to that of the respective scan unit depicted in FIG. 10A to FIG. 10K. Referring to FIG. 11, the output cascade signal line configured to provide a cascade signal CR<N> in some embodiments includes a first branch BR1, a second branch BR2, and a connecting line CL connected to the second output terminal, the first branch BR1, and the second branch BR2. In some embodiments, the connecting line CL is in a first layer, and the first branch BR1 and the second branch BR2 are in a second layer different from the first layer. In some embodiments, the first layer is the first gate metal layer, and the second layer is the second signal line layer. The first branch BR1 is configured to provide the cascade signal CR<N> to one or more previous stages of the scan circuit, and the second branch BR2 is configured to provide the cascade signal CR<N> to one or more subsequent stages of the scan circuit.

[0270] In some embodiments, the connecting line CL, the sixth capacitor electrode Ce6 of the third capacitor C3, and a second capacitor electrode Ce2 of the first capacitor C1 are in the first layer; and the first branch BR1, the second branch BR2, and the first power supply signal line configured to provide the first power supply signal VGL1 are in the second layer.

[0271] In some embodiments, an orthographic projection of the connecting line CL on the base substrate at least partially overlaps with an orthographic projection of at least one of the first power supply signal line configured to provide the first power supply signal VGL1 or the first clock signal line configured to provide a first clock signal CLKE1 on the base substrate.

[0272] In some embodiments, the second clock signal line configured to provide a second clock signal CLKD1 is configured to provide clock signals to a first electrode of the fifteenth transistor M15 in an n-th stage scan unit of the scan circuit, the first clock signal line configured to provide a first clock signal CLKE1 is configured to provide clock signals to a first electrode of the seventeenth transistor M17 in the n-th stage scan unit of the scan circuit, the third clock signal line configured to provide the third clock signal CLKE2 is configured to provide clock signals to the first electrode of the twenty third transistor M23 in the n-th stage scan unit of the scan circuit.

[0273] In some embodiments, the fourth clock signal line configured to provide a fourth clock signal CLKD2 is configured to provide clock signals to a first electrode of the fifteenth transistor M15 in an (n+1) -th stage scan unit of the scan circuit, the fifth clock signal line configured to provide a fifth clock signal CLKE3 is configured to provide clock signals to a first electrode of the seventeenth transistor M17 in the (n+1) -th stage scan unit of the scan circuit, the sixth clock signal line configured to provide a sixth clock signal CLKE4 is configured to provide clock signals to the first electrode of the twenty third transistor M23 in the (n+1) -th stage scan unit of the scan circuit.

[0274] In some embodiments, the reset signal line configured to provide a reset control signal TRST is in the first signal line layer; and at least one of the first clock signal line configured to provide a first clock signal CLKE1, the third clock signal line configured to provide the third clock signal CLKE2, a fifth clock signal line configured to provide a fifth clock signal CLKE3, or a sixth clock signal line configured to provide a sixth clock signal CLKE4, the first power supply signal line configured to provide the first power supply signal VGL1, the second power supply signal line configured to provide the second power supply signal VGL2, or the voltage supply signal line configured to provide the voltage supply signal GVDD is in the second signal line layer.

[0275] In some embodiments, the seventeenth transistor M17 and the eighteenth transistor M18 have a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the twenty third transistor M23 and the twenty fourth transistor M24, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0276] In some embodiments, the first capacitor C1 has a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the third capacitor C3, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0277] In some embodiments, the first transistor M1 has a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the nineteenth transistor M19, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0278] In some embodiments, the third transistor M3 has a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the twentieth transistor M20, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0279] In some embodiments, the sixth transistor M6 has a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the twenty first transistor M21, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0280] In some embodiments, the eighth transistor M8 has a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the twenty second transistor M22, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0281] In some embodiments, the seventeenth transistor M17, the eighteenth transistor M18, the first capacitor C1, the first transistor M1, the third transistor M3, the sixth transistor M6, and the eighth transistor M8 have a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to the twenty third transistor M23, the twenty fourth transistor M24, the third capacitor C3, the nineteenth transistor M19, the twentieth transistor M20, the twenty first transistor M21, and the twenty second transistor M22, along a plane perpendicular to at least one of the first gate metal layer, the second gate metal layer, the semiconductor material layer, the first signal line layer, or the second signal line layer.

[0282] In some embodiments, the connecting lines and signal lines in the present disclosure have a line width equal to or greater than 3 μm. The inventors of the present disclosure discover that this is conducive to achieving a lower resistance.

[0283] In some embodiments, a spacing distance between adjacent connecting lines or signal lines in a same layer in the present disclosure is equal to or greater than 3 μm. The inventors of the present disclosure discover that this prevents adhesion-induced short circuits and to reduce parasitic capacitance.

[0284] In some embodiments, orthographic projections of connecting lines and signal lines in the first gate metal layer on a base substrate is non-overlapping with orthographic projections of connecting lines and signal lines in the second gate metal layer on the base substrate. Optionally, an orthographic projection of a connecting line or a signal line in the first gate metal layer on the base substrate is spaced apart from an orthographic projection of a connecting line or a signal line in the second gate metal layer on the base substrate by a distance equal to or greater than 1 μm. The inventors of the present disclosure discover that this prevents the formation of overlapping capacitance.

[0285] In some embodiments, when space is constrained, orthographic projections of connecting lines and signal lines in the first signal line layer on a base substrate is allowed to overlap with orthographic projections of connecting lines and signal lines in the second signal layer on the base substrate. In some embodiments, when space is not constrained, orthographic projections of connecting lines and signal lines in the first signal line layer on a base substrate is non-overlapping with orthographic projections of connecting lines and signal lines in the second signal layer on the base substrate. The orthographic projections of connecting lines and signal lines in the first signal line layer or the second signal line layer are allowed to overlap with orthographic projections of connecting lines and signal lines in the first gate metal layer or the second gate metal layer.

[0286] In some embodiments, via holes connecting the first signal line layer and the second signal line layer are placed on flat regions to ensure consistent bonding between straight and rounded edges.

[0287] In some embodiments, jumping between layers requires via holes, which occupy considerable space. To enhance layout compression, via holes should be staggered when possible. Via holes should maintain a sufficient distance from adjacent wiring to prevent short circuits between different signals, e.g., equal to or greater than 2 μm.

[0288] In some embodiments, via holes must have stable dimensions to maintain structural integrity and reduce contact resistance. In one example, a via hole extending through the inter-layer dielectric layer has a size of 2.5 × 2.5 μm2. In another example, a via hole extending through the passivation layer has a size of 3 × 3 μm2.

[0289] In some embodiments, the overlaying layer of the via hole should have sufficient coverage to ensure bonding stability. In one example, the coverage margin is equal to or greater than 1.5 μm.

[0290] In another aspect, the present invention provides a display apparatus, including the display panel described herein or fabricated by a method described herein, and one or more integrated circuits connected to the display panel. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus.

[0291] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.A scan circuit, comprising a plurality of stages cascaded, a respective stage of the plurality of stages comprising a respective scan unit of a plurality of scan units;wherein the respective scan unit comprises a first output subcircuit and a second output subcircuit;the first output subcircuit is configured to output a gate scanning signal through a first output terminal;the second output subcircuit is configured to output a cascade signal through a cascade signal line;the cascade signal line comprises a first branch, a second branch, and a connecting line connected to the first branch and the second branch;the connecting line is in a first layer, and the first branch and the second branch are in a second layer different from the first layer;the first branch is configured to provide the cascade signal to one or more previous stages of the scan circuit;the second branch is configured to provide the cascade signal to one or more subsequent stages of the scan circuit; andan orthographic projection of the connecting line on a base substrate at least partially overlaps with an orthographic projection of a first power supply signal line configured to provide a first power supply signal on the base substrate.2.The scan circuit of claim 1, wherein the connecting line and a fourth clock signal line configured to provide a fourth clock signal are in the first layer; andthe first branch, the second branch, the first power supply signal line configured to provide the first power supply signal, a second power supply signal line configured to provide a second power supply signal, and a voltage supply signal line configured to provide a voltage supply signal are in the second layer.3.The scan circuit of claim 1, wherein an orthographic projection of the first branch on the base substrate at least partially overlaps with an orthographic projection of a fourth clock signal line configured to provide a fourth clock signal on the base substrate; andthe orthographic projection of the connecting line on the base substrate at least partially overlaps with an orthographic projection of the first power supply signal line configured to provide the first power supply signal, a second power supply signal line configured to provide a second power supply signal, and a voltage supply signal line configured to provide a voltage supply signal on the base substrate.4.The scan circuit of claim 1, wherein the respective scan unit comprises a first capacitor and a third capacitor;wherein the connecting line, a sixth capacitor electrode of the third capacitor, and a second capacitor electrode of the first capacitor are in the first layer; andthe first branch, the second branch, and the first power supply signal line configured to provide the first power supply signal are in the second layer.5.The scan circuit of claim 1, wherein the orthographic projection of the connecting line on the base substrate at least partially overlaps with an orthographic projection of the first power supply signal line configured to provide the first power supply signal and a first clock signal line configured to provide a first clock signal on the base substrate.6.The scan circuit of any one of claims 1 to 5, wherein a ratio of channel width to channel length of a transistor in the second output subcircuit is at least twice of a ratio of channel width to channel length of a transistor that is not a part of the first output subcircuit or the second output subcircuit.7.The scan circuit of any one of claims 1 to 6, wherein a ratio of channel width to channel length of a transistor in the first output subcircuit is at least ten times of the ratio of channel width to channel length of the transistor that is not a part of the first output subcircuit or the second output subcircuit.8.The scan circuit of any one of claims 1 to 6, wherein an orthographic projection of active layers of transistors of the second output subcircuit on the base substrate is between an orthographic projection of a second clock signal line configured to provide a second clock signal on the base substrate and an orthographic projection of a fourth clock signal line configured to provide a fourth clock signal on the base substrate;the orthographic projection of active layers of the transistors of the second output subcircuit on the base substrate is non-overlapping with the orthographic projection of the second clock signal line configured to provide the second clock signal on the base substrate, and is non-overlapping with the orthographic projection of the fourth clock signal line configured to provide the fourth clock signal on the base substrate;an orthographic projection of active layers of transistors of the first output subcircuit on the base substrate is between an orthographic projection of a first clock signal line configured to provide a first clock signal on the base substrate and an orthographic projection of a third clock signal line configured to provide a third clock signal on the base substrate; andthe orthographic projection of active layers of the transistors of the first output subcircuit on the base substrate is non-overlapping with the orthographic projection of the first clock signal line configured to provide a first clock signal on the base substrate, and is non-overlapping with the orthographic projection of the third clock signal line configured to provide the third clock signal on the base substrate.9.The scan circuit of any one of claims 1 to 6, wherein an orthographic projection of active layers of transistors of the second output subcircuit on a base substrate at least partially overlaps with an orthographic projection of a second clock signal line configured to provide a second clock signal on the base substrate, and at least partially overlaps with an orthographic projection of a fourth clock signal line configured to provide a fourth clock signal on the base substrate; andan orthographic projection of active layers of transistors of the first output subcircuit on the base substrate at least partially overlaps with an orthographic projection of a first clock signal line configured to provide a first clock signal on the base substrate, and at least partially overlaps with an orthographic projection of a third clock signal line configured to provide a third clock signal on the base substrate.10.The scan circuit of any one of claims 1 to 6, wherein a first clock signal line configured to provide a first clock signal and a second clock signal line configured to provide a second clock signal are configured to provide clock signals to an n-th stage scan unit of the scan circuit; anda third clock signal line configured to provide the third clock signal and a fourth clock signal line configured to provide the fourth clock signal are configured to provide clock signals to an (n+1) -th stage scan unit of the scan circuit, wherein n is a positive integer.11.The scan circuit of any one of claims 1 to 6, wherein the respective scan unit further comprises a third output subcircuit;wherein a first clock signal line configured to provide a first clock signal is configured to provide clock signals to first electrodes of a transistor in the first output subcircuit and a transistor in the second output subcircuit in an n-th stage scan unit of the scan circuit;a third clock signal line configured to provide a third clock signal is configured to provide clock signals to a first electrode of a transistor in the third output subcircuit in the n-th stage scan unit of the scan circuit;a fifth clock signal line configured to provide a third clock signal is configured to provide clock signals to first electrodes of a transistor in the first output subcircuit and a transistor in the second output subcircuit in an (n+1) -th stage scan unit of the scan circuit; anda sixth clock signal line configured to provide a fourth clock signal is configured to provide clock signals to the first electrode of a transistor in the third output subcircuit in the (n+1) -th stage scan unit of the scan circuit.12.The scan circuit of any one of claims 1 to 6, wherein the respective scan unit further comprises a third output subcircuit;wherein a second clock signal line configured to provide a second clock signal is configured to provide clock signals to a first electrode of a transistor in the first output subcircuit in an n-th stage scan unit of the scan circuit;a first clock signal line configured to provide a first clock signal is configured to provide clock signals to a first electrode of a transistor in the second output subcircuit in the n-th stage scan unit of the scan circuit;a third clock signal line configured to provide a third clock signal is configured to provide clock signals to the first electrode of a transistor in the third output subcircuit in the n-th stage scan unit of the scan circuit;a fourth clock signal line configured to provide a fourth clock signal is configured to provide clock signals to a first electrode of a transistor in the first output subcircuit in an (n+1) -th stage scan unit of the scan circuit;a fifth clock signal line configured to provide a third clock signal is configured to provide clock signals to a first electrode of a transistor in the second output subcircuit in the (n+1) -th stage scan unit of the scan circuit; anda sixth clock signal line configured to provide a fourth clock signal is configured to provide clock signals to the first electrode of a transistor in the third output subcircuit in the (n+1) -th stage scan unit of the scan circuit.13.The scan circuit of claim 1, wherein the respective scan unit further comprises an input subcircuit, a second input subcircuit, a reset subcircuit, a second reset subcircuit, and a third output subcircuit;wherein the first output subcircuit comprises a seventeenth transistor, an eighteenth transistor, and a first capacitor;the third output subcircuit comprises a twenty third transistor, a twenty fourth transistor, and a third capacitor;the input subcircuit comprises a first transistor;the second input subcircuit comprises a nineteenth transistor;the reset subcircuit comprises a third transistor, a sixth transistor, an eighth transistor; andthe second reset subcircuit comprises a twentieth transistor, a twenty first transistor, and a twenty second transistor;wherein the seventeenth transistor, the eighteenth transistor, the first capacitor, the first transistor, the third transistor, the sixth transistor, and the eighth transistor have a substantial mirror symmetry with respect to the twenty third transistor, the twenty fourth transistor, the third capacitor, the nineteenth transistor, the twentieth transistor, the twenty first transistor, and the twenty second transistor, along a plane perpendicular to at least one of a first gate metal layer, a second gate metal layer, a semiconductor material layer, a first signal line layer, or a second signal line layer.14.The scan circuit of any one of claim 1 to 13, wherein the first layer is a first signal line layer; andthe second layer is a second signal line layer on a side of the first signal line layer away from the base substrate.15.The scan circuit of any one of claim 1 to 13, wherein the first layer is a first gate metal layer; andthe second layer is a second signal line layer on a side of the first gate metal layer away from the base substrate.16.A display apparatus, comprising a display panel having the scan circuit of any one of claims 1 to 15, and one or more integrated circuits connected to the display panel.17.The display apparatus of claim 16, comprising:a first clock signal line configured to provide a first clock signal;a second clock signal line configured to provide a second clock signal;a third clock signal line configured to provide a third clock signal;a fourth clock signal line configured to provide a fourth clock signal;a reset signal line configured to provide a reset control signal;the first power supply signal line configured to provide the first power supply signal;a second power supply signal line configured to provide a second power supply signal; anda voltage supply signal line configured to provide a voltage supply signal;wherein the second clock signal line configured to provide the second clock signal, the fourth clock signal line configured to provide the fourth clock signal, the first clock signal line configured to provide a first clock signal, the third clock signal line configured to provide the third clock signal, and the reset signal line configured to provide a reset control signal are in the first signal line layer; andthe first power supply signal line configured to provide the first power supply signal, the second power supply signal line configured to provide the second power supply signal, or the voltage supply signal line configured to provide the voltage supply signal are in the second signal line layer.18.The display apparatus of claim 16, comprising:a first clock signal line configured to provide a first clock signal;a second clock signal line configured to provide a second clock signal;a third clock signal line configured to provide a third clock signal;a fourth clock signal line configured to provide a fourth clock signal;a reset signal line configured to provide a reset control signal;the first power supply signal line configured to provide the first power supply signal;a second power supply signal line configured to provide a second power supply signal; anda voltage supply signal line configured to provide a voltage supply signal;wherein the reset signal line configured to provide the reset control signal is in the first signal line layer; andthe second clock signal line configured to provide the second clock signal, the fourth clock signal line configured to provide the fourth clock signal, the first clock signal line configured to provide the first clock signal, the third clock signal line configured to provide the third clock signal, the first power supply signal line configured to provide the first power supply signal, the second power supply signal line configured to provide the second power supply signal, and the voltage supply signal line configured to provide the voltage supply signal are in the second signal line layer.19.The display apparatus of claim 16, comprising:a first clock signal line configured to provide a first clock signal;a second clock signal line configured to provide a second clock signal;a third clock signal line configured to provide a third clock signal;a fifth clock signal line configured to provide the fifth clock signal;a sixth clock signal line configured to provide a sixth clock signal;a reset signal line configured to provide a reset control signal;the first power supply signal line configured to provide the first power supply signal;a second power supply signal line configured to provide a second power supply signal; anda voltage supply signal line configured to provide a voltage supply signal;wherein the reset signal line configured to provide the reset control signal, the first clock signal line configured to provide the first clock signal, the third clock signal line configured to provide the third clock signal, the fifth clock signal line configured to provide the fifth clock signal, and the sixth clock signal line configured to provide the sixth clock signal are in the first signal line layer; andthe first power supply signal line configured to provide the first power supply signal, the second power supply signal line configured to provide the second power supply signal, and the voltage supply signal line configured to provide the voltage supply signal are in the second signal line layer.20.The display apparatus of claim 16, comprising:a first clock signal line configured to provide a first clock signal;a second clock signal line configured to provide a second clock signal;a third clock signal line configured to provide a third clock signal;a fifth clock signal line configured to provide a fifth clock signal;a sixth clock signal line configured to provide a sixth clock signal;a reset signal line configured to provide a reset control signal;the first power supply signal line configured to provide the first power supply signal;a second power supply signal line configured to provide a second power supply signal; anda voltage supply signal line configured to provide a voltage supply signal;wherein the reset signal line configured to provide the reset control signal is in the first signal line layer; andthe first clock signal line configured to provide the first clock signal, the third clock signal line configured to provide the third clock signal, the fifth clock signal line configured to provide the fifth clock signal, and the sixth clock signal line configured to provide the sixth clock signal, the first power supply signal line configured to provide the first power supply signal, the second power supply signal line configured to provide the second power supply signal, and the voltage supply signal line configured to provide the voltage supply signal are in the second signal line layer.

Images