System for short-reach interconnection with PAM-4 optical transmitter

Abstract

An optical transmitter system includes an encoder, a multiplexer, a low-dropout regulator, a phase-locked loop, and a clock distribution circuit. The encoder receives parallel input data signals and encodes the input data signals. The multiplexer serializes encoded signals into multi-bundle data streams. The VCSEL driver stage comprises a 4: 1 multiplexer and a differential driver circuit. The 4: 1 multiplexer is integrated within a current-mode driver serializing the multi-bundle data streams. The differential driver circuit comprises a stacked inductor structure generating modulation currents that are applied to a VCSEL device to produce an optical output signal for short-reach optical interconnection. The low-dropout regulator provides regulated supply voltages and bias currents to the encoder, the multiplexer, the VCSEL driver stage, and the VCSEL device. The phase-locked loop generates a low-jitter reference clock. The clock distribution circuit generates and distributes multi-phase clock signals to the VCSEL driver stage.

Description

SYSTEM FOR SHORT-REACH INTERCONNECTION WITH PAM-4 OPTICAL TRANSMITTERTechnical Field:

[0001] The present invention relates to optical interconnection system technology, particularly to a system for short-reach interconnection with a Pulse Amplitude Modulation-4 (PAM-4) optical transmitter and associated circuitry.Background:

[0002] Short-reach optical interconnects utilizing multi-mode vertical-cavity surface-emitting lasers (VCSELs) represent a promising technology for high-speed communication over distances ranging from 1 to tens of meters, particularly in data center applications. This technology supports emerging trends such as cloud computing and big data. VCSEL-based short-reach interconnections offer significant advantages, including negligible frequency-dependent loss compared to conventional electrical links.

[0003] However, traditional transmitter designs for VCSEL optical interconnections face several challenges. First, the output stage typically employs a differential configuration but only utilizes single-sided current to drive the VCSEL, resulting in wasted current from the unused side. Second, there remains insufficient power-efficient and low-jitter clock generation and distribution circuitry suitable for driving the transmitter in high-speed operation.

[0004] Therefore, there is a need for improvement in short-reach optical interconnection systems, particularly in providing more power-efficient transmitter architectures and reliable clock generation schemes to support high-speed data communication.Summary of Invention:

[0005] It is an objective of the present invention to provide an apparatus and a method to address the aforementioned shortcomings and unmet needs in the state of the art.

[0006] In the present invention, a short-reach optical interconnection system is presented, incorporating innovative implementation techniques for the optical transmitter, clock generation and distribution circuits, and associated passive and active components. The solution provided in the present disclosure aims to achieve a power-efficient optical transmitter integrated circuit capable of supporting high-speed operation with reduced power consumption.

[0007] In accordance with a first aspect of the present invention, an optical transmitter system is provided. The optical transmitter system includes an encoder, a multiplexer, a low-dropout regulator, a phase-locked loop, and a clock distribution circuit. The encoder is configured to receive parallel input data signals and encode the input data signals. The multiplexer is configured to serialize encoded signals from the encoder into multi-bundle data streams. The Vertical-Cavity Surface-Emitting Laser (VCSEL) driver stage is coupled to the multiplexer and comprises a 4: 1 multiplexer and a differential driver circuit. The 4: 1 multiplexer is integrated within a current-mode driver configured to serialize the multi-bundle data streams. The differential driver circuit comprises a stacked inductor structure configured to generate modulation currents that are applied to a VCSEL device to produce an optical output signal for short-reach optical interconnection. The low-dropout regulator is configured to provide regulated supply voltages and bias currents to the encoder, the multiplexer, the VCSEL driver stage, and the VCSEL device. The phase-locked loop is configured to generate a low-jitter reference clock. The clock distribution circuit is coupled to the phase-locked loop and is configured to generate and distribute multi-phase clock signals at least to the VCSEL driver stage.

[0008] In accordance with a second aspect of the present invention, a computing module is provided. The computing module includes a printed circuit board (PCB) , a substrate disposed above the PCB, a graphics processing unit (GPU) mounted on the substrate, a memory device mounted on the substrate, and an optical transceiver system. The optical transceiver system is mounted on the substrate and electrically interconnected with the GPU through at least one conductive pattern of the substrate. The optical transceiver system comprises the optical transmitter system according, in which the VCSEL device is coupled to the VCSEL driver stage and is configured to generate an optical output signal based on modulation currents from the VCSEL driver stage. The optical transceiver system is further coupled to an optical fiber configured to deliver the optical output signal between the computing module and external devices.

[0009] With the configuration above, the present disclosure provides a short-reach optical interconnection system that can be applied to vertical-cavity surface-emitting lasers-based (VCSEL-based) optical transceivers. The proposed system architecture supports high-speed operation with improved power efficiency.Brief Description of Drawings:

[0010] Embodiments of the invention are described in more details hereinafter with reference to the drawings, in which:

[0011] FIG. 1 illustrates a schematic diagram of an architecture of an optical transmitter system according to some embodiments of the present invention;

[0012] FIG. 2 illustrates a schematic diagram of a subsystem of the optical transmitter system that generates differential output current signals, according to some embodiments of the present invention;

[0013] FIG. 3A depicts a traditional spiral inductor;

[0014] FIG. 3B shows a stacked inductor configuration according to some embodiments of the present invention;

[0015] FIG. 3C presents a comparison of inductance and quality factor between the two approaches;

[0016] FIG. 4 illustrates a system diagram of the PLL employed in the optical transmitter system of FIG. 1 according to some embodiments of the present invention;

[0017] FIG. 5 illustrates a passive bandwidth control circuit employed in the PLL of the optical transmitter system according to some embodiments of the present invention;

[0018] FIG. 6 illustrates a subsystem diagram of the 4-phase and 8-phase clock generator according to some embodiments of the present invention, which forms part of the clock distribution circuit described in FIG. 1;

[0019] FIG. 7 illustrates an exemplary implementation detail of the QCG subsystem previously shown in FIG. 6; and

[0020] FIG. 8 illustrates an embodiment of a computing module incorporating an optical transceiver system, according to some embodiments of the present invention.Detailed Description of the Invention:

[0021] In the following description, a system for short-reach interconnection with a pulse amplitude modulation-4 (PAM-4) optical transmitter and associated circuitry and the likes are set forth as preferred examples. It will be apparent to those skilled in the art that modifications, including additions and / or substitutions may be made without departing from the scope and spirit of the invention. Specific details may be omitted so as not to obscure the invention; however, the disclosure is written to enable one skilled in the art to practice the teachings herein without undue experimentation.

[0022] In the present invention, a novel approach to enhancing the performance of short-reach optical interconnection systems is presented. The proposed approach entails the use of a PAM-4 optical transmitter architecture in combination with innovative clock generation and distribution circuits, thereby improving data throughput while maintaining low power consumption. One of the key inventive aspects of the present invention is the differential transmitter output stage, which effectively utilizes both current paths to drive the VCSEL and avoids the current waste associated with conventional single-sided driving, increasing the optical modulation efficiency of the transmitter.

[0023] FIG. 1 illustrates a schematic diagram of an architecture of an optical transmitter system 100 according to some embodiments of the present invention. The optical transmitter system 100 can serve as a VCSEL-based optical transmitter system, which integrates a differential VCSEL driver topology and a low-jitter clock generation and distribution scheme. The architecture is configured for 4-level pulse amplitude modulation (PAM-4) signalling to support short-reach optical interconnection.

[0024] The optical transmitter system 100 includes an encoder 110, a multiplexer (Mux) 120, a VCSEL driver stage 130, an integrated low-dropout regulator (LDO) 140, a phase-locked loop (PLL) 150, and a dedicated clock distribution circuit 160. Each of these functional blocks may be implemented using hardware circuitry such as transistors, resistors, capacitors, and inductors, or using logic components such as logic gates, flip-flops, and state machines, thereby providing a concrete hardware realization of the optical transmitter system 100.

[0025] The encoder 110 receives parallel input signals ranging from a least significant bit (LSB) to a most significant bit (MSB) . The multiplexer 120 may be a 64: 4 multiplexer configured to serialize the parallel signals from the encoder 110 into multi-bundle data streams.

[0026] The VCSEL driver stage 130 serves as the transmitter (Tx) output block of the optical transmitter system 100. The VCSEL driver stage 130 includes a 4: 1 multiplexer integrated within a current-mode driver, which operates to further serialize the input data streams from the multiplexer 120. The serialized signals are then delivered to a VCSEL device 200 (e.g., an off-chip VCSEL device) through bonding wires, thereby generating an optical output signal transmitted via an optical fiber.

[0027] The VCSEL driver stage 130 differs from conventional single-ended VCSEL drivers that utilize only one branch of a differential pair and waste current in the unused branch. In contrast, the VCSEL driver stage 130 adopts a differential configuration in which both current paths are effectively employed to modulate the VCSEL device 200, thereby enhancing the overall optical modulation efficiency. Furthermore, the VCSEL driver stage 130 incorporates a stacked inductor structure. This arrangement reduces silicon area and lowers power consumption compared to traditional implementations.

[0028] The optical output signal is generated by the VCSEL device 200, which is electrically coupled to the driver stage 130 through bonding wires and optically coupled to an optical fiber for transmission. This arrangement provides the optical transmission capability required for short-reach interconnection applications.

[0029] The integrated LDO 140 is configured to supply stable power to the encoder 110, the multiplexer 120, and the VCSEL driver stage 130, while also providing a bias voltage to the VCSEL device 200 through bonding wires. In addition, the LDO 140 delivers a clean supply voltage to the PLL 150, thereby reducing supply noise coupling and enhancing clock stability.

[0030] The PLL 150 is implemented on-chip and configured to generate a low-jitter reference clock, which is delivered to the clock distribution circuit 160. The clock distribution circuit 160 is configured to generate multi-phase clock signals from the low-jitter reference clock provided by the PLL 150, and to distribute the generated clock signals to the encoder 110 and the VCSEL driver stage 130. By coordinating the operation of these circuits, the optical transmitter system 100 achieves reliable serialization and modulation of PAM-4 data. The proposed distribution approach reduces jitter compared to conventional buffer-chain-based schemes, thereby enabling high-speed data transmission with improved signal integrity.

[0031] Within the optical transmitter system 100, one inventive aspect of the present disclosure resides in the VCSEL driver stage 130, which employs a differential driver configuration combined with a stacked inductor structure. This topology not only avoids the current waste inherent in conventional single-ended drivers but also achieves higher optical modulation efficiency, reduced silicon area, and lower overall power consumption.

[0032] Another inventive aspect lies in the cooperation of the PLL 150 and the clock distribution circuit 160. The PLL 150 provides a low-jitter reference clock, while the clock distribution circuit 160 actively generates and delivers multi-phase clock signals across the transmitter. This coordinated design reduces clock jitter compared to conventional buffer-chain-based methods, thereby supporting reliable PAM-4 signaling at higher data rates for short-reach optical interconnection.

[0033] Further details regarding these mechanisms will be provided hereinafter.

[0034] Accordingly, the optical transmitter system 100 represents a complete PAM-4 VCSEL-based optical transmitter, combining a novel differential driver topology and a robust low-jitter clock generation and distribution method, thereby providing improved power efficiency, reduced area, and enhanced performance for short-reach optical interconnections.

[0035] FIG. 2 illustrates a schematic diagram of a subsystem of the optical transmitter system 100 that generates differential output current signals, according to some embodiments of the present invention. In particular, the illustration of FIG. 2 focuses on the VCSEL driver stage 130 and associated supply and passive networks, highlighting the differential driving configuration and bandwidth extension features.

[0036] Specifically, the output stage of the optical transmitter circuit is depicted in FIG. 2, and corresponds to the VCSEL driver stage 130 illustrated in FIG. 1. The VCSEL driver stage 130 of the optical transmitter circuit comprises three parallel current paths identified as top, middle, and bottom. Each path is controlled by thermometer-coded input signals. The output currents from these paths are combined and AC-coupled to the output.

[0037] Within each path, there are four driver segments. Each driver segment is driven by one of the four quarter-rate data input pulses. These pulses are derived from a pulse generator (PG) that takes the quarter-rate data as input, applies the I / Q quarter-rate clock as a control signal, and generates the required pulse to drive the segment. Each driver segment comprises three Metal-Oxide-Semiconductor Field-Effect Transistors (MOSFETs) arranged in series. A biasing MOSFET MB sets the current level. A cascode MOSFET MCAS enhances the output impedance. A driving MOSFET MDRV provides the modulation current. The driving current of each segment can be adjusted by varying the bias voltage applied to MB.

[0038] Furthermore, the upper portion of FIG. 2 illustrates the power supply and passive network associated with the driver stage 130. The integrated LDO 140 provides regulated supply voltages. VDDTX powers the transmitter circuitry and VDDVCSEL supplies the bias current (IBP) for the VCSEL device 200. Between the driver outputs and the VCSEL device 200, stacked inductors are implemented together with T-coil structures and electrostatic discharge (ESD) protection devices. These passive elements offset the impact of parasitic capacitances from the bias current sources and bonding pads, ensure a smooth frequency response with minimal in-band gain variation, and reduce group delay distortion across frequencies.

[0039] A notable feature of the VCSEL driver stage 130 is its differential driving configuration. The output currents are injected into both the anode and cathode nodes of the VCSEL device 200. This differential operation improves signal symmetry and integrity. This configuration ensures that the entire driver current is effectively utilized, unlike conventional single-ended transmitter designs where one branch may be wasted through a dummy load. The differential driving configuration also enables the use of differential inductor structures in the output L-C ladder network. As a result, chip area is reduced and the effective bandwidth extension capability is enhanced compared to conventional single-ended approaches.

[0040] In some embodiments, the optical transmitter system 100 may further incorporate an in-package photodiode 210 together with a feedback control loop 212, as illustrated on the right-hand side of FIG. 2 within the dashed box. The optical responsivity of the VCSEL device 200 is temperature-sensitive and requires regulation through such a loop. Two aspects require control: preventing the VCSEL device from overheating and maintaining consistent output optical eye quality, particularly the optimal modulation amplitude. The feedback path of the feedback control loop 212 may include a Transimpedance Amplifier (TIA) , a Low Pass Filter (LPF) , a slicer, and control logic. The feedback path of the feedback control loop 212 generates a control code that adjusts the biasing current of MB, ensuring that the PAM-4 modulation amplitude is maintained. In some implementations, the feedback control of the feedback control loop 212 may also regulate an external cooler to stabilize the VCSEL device temperature. These optional configurations provide enhanced stability of the optical output quality but are not required for the basic operation of the optical transmitter system 100.

[0041] Further, as illustrated in FIG. 2, inductors serve as essential elements in the transmitter circuit and are implemented between the VCSEL driver stage 130 and the VCSEL device 200, together with T-coil structures and ESD protection devices. To minimize chip area while maintaining the required inductance, the present invention employs a stacked inductor configuration.

[0042] In this regard, FIG. 3A, FIG. 3B, and FIG. 3C further illustrate the inductor design and performance comparison. Specifically, FIG. 3A depicts a traditional spiral inductor; and FIG. 3B shows a stacked inductor configuration according to some embodiments of the present invention, in which the conductor traces are vertically aligned across multiple layers.

[0043] As shown in FIG. 3B, the inductor routing is directly stacked in the vertical direction across multiple metal layers, for example, from the top metal layer down to the third top layer, rather than confined to a single-layer spiral layout. By stacking the metal layers in this manner, inductance density is maximized while the overall footprint of the inductor is significantly reduced. Compared to a conventional single-layer spiral inductor, the stacked inductor can achieve a similar inductance value with a much smaller chip area. In one exemplary embodiment, the stacked inductor may occupy an area of approximately 36 μm by 40 μm. This dimension is merely illustrative, and variations of about ±10%are also contemplated. For example, the stacked inductor may have dimensions in the range of about 32 μm to 40 μm in one direction and about 35 μm to 45 μm in the other direction, while still achieving the advantages of reduced area footprint and high inductance density.

[0044] FIG. 3C presents a comparison of inductance and quality factor between the two approaches. The results reveal that, for a similar inductance value, the stacked inductor achieves a significantly higher resonant frequency, albeit with a slightly lower quality factor. This trade-off is acceptable and advantageous because the stacked configuration results in a substantially smaller area footprint, making the stacked inductor design a more efficient and practical choice for integration in the high-speed PAM-4 optical transmitter configuration for the optical transmitter system 100.

[0045] FIG. 4 illustrates a system diagram of the PLL 150 employed in the optical transmitter system 100 of FIG. 1 according to some embodiments of the present invention. The PLL 150 is configured as an LC-based architecture for global clock generation. In order to support fractional-N operation, the feedback path includes a multi-modulus divider (MMDIV) that is controlled by a Delta-Sigma modulator (ΣΔM) driven by a frequency-control word (FCW) . The fractional error   generated by this configuration is compensated in the reference path by a digital-to-time converter (DTC) . The gain of the DTC is calibrated by a calibrator (Cal. ) based on the outputs of the sampling phase detector (SPD) and the fractional error

[0046] The PLL 150 further incorporates a passive bandwidth control scheme at the output of the SPD. This control path enables flexible adjustment of the loop bandwidth to achieve low noise operation, similar to that used in integer-N PLLs. A charge pump (CP) and loop filter (LF) are also included to process the phase error information and stabilize the loop. A transconductance amplifier (Gm) together with capacitors Cint1 and Cint2 provides the necessary loop dynamics.

[0047] Accordingly, one inventive feature of the architecture as shown in FIG. 4 is the use of a subsampling dual-path PLL configuration, which enhances the effective phase detector gain and improves robustness of the loop bandwidth across process, voltage, and temperature (PVT) variations. Because the linearity of the DTC may be affected under PVT variations, potentially leading to larger fractional spurs, the passive bandwidth control scheme provides additional suppression of in-band fractional spurs through adaptive loop shaping.

[0048] The PLL 150 of FIG. 4 generates a low-jitter reference clock that is subsequently distributed by the clock distribution circuit 160. This distributed clock may drive the encoder 110, the multiplexer 120, and the VCSEL driver stage 130, as described in FIG. 1, achieving synchronized high-speed PAM-4 data serialization and modulation. The stable operation of the PLL 150 is supported by the integrated LDO 140, which provides a clean supply voltage to the PLL 150 as well as to the transmitter front-end. Accordingly, the cooperation between the PLL 150 and the driver stage 130 allows the optical transmitter system 100 to achieve high-speed operation with improved signal integrity and reduced jitter.

[0049] FIG. 5 illustrates a passive bandwidth control circuit employed in the PLL 150 of the optical transmitter system 100 according to some embodiments of the present invention. The passive bandwidth control circuit operates as part of the loop filter and is driven by the differential output signals VSSPD_P and VSSPD_N from the SPD. The passive bandwidth control circuit includes fixed capacitors C1P, C3P, C1N, and C3N, as well as fixed loop filter capacitors CLF_P and CLF_N, which together establish the baseline loop filter characteristics. A set of digitally controlled switches SWLF and SWCN<2, 1, 0> selectively connects a binary-weighted capacitor array composed of capacitors with values 8CU, 4CU, 2CU, and 1CU. By enabling different combinations of these capacitors, the effective loop filter capacitance can be varied. This passive tuning mechanism allows the loop bandwidth to be adjusted flexibly without introducing active noise sources.

[0050] The configuration of the passive bandwidth control circuit is provided as an example and is not intended to limit the present invention. For example, adjustments may be made to the capacitance values, the switching configurations, or the arrangement of the capacitor array, while still achieving the intended purpose.

[0051] Through this approach, the PLL 150 can operate with a wider bandwidth during acquisition to accelerate lock time and with a narrower bandwidth during steady-state operation to reduce phase noise and fractional spurs. The use of passive components minimizes additional noise contribution and provides a robust and power-efficient method for adaptive bandwidth control under PVT variations.

[0052] FIG. 6 illustrates a subsystem diagram of the 4-phase and 8-phase clock generator according to some embodiments of the present invention, which forms part of the clock distribution circuit 160 described in FIG. 1. The input to this subsystem is sourced from the Voltage-Controlled Oscillator (VCO) within the PLL 150. The differential VCO output is first processed by a duty cycle correction loop that comprises a duty error detection (DED) circuit and a duty cycle correction (DCC) circuit. The corrected output signal, having a 50%duty cycle, is then applied to delay elements that produce two delayed signals denoted as C4PD and C4ND, in addition to the undelayed signals C4P and C4N.

[0053] Both the undelayed (C4P / C4N) and delayed (C4PD / C4ND) signals are directed into two pairs of phase interpolators (PIA / PIB) . Each phase interpolator is configured to generate an interpolated phase located midway between its two input phases. As a result, the differential outputs from the interpolators (C4IP / N and C4QP / N) exhibit a 90-degree phase spacing, thereby yielding four-phase clock signals. These four-phase signals serve as the basis for high-speed serialization within the encoder 110, multiplexer 120, and particularly the VCSEL driver stage 130, where quarter-rate data pulses are generated.

[0054] Furthermore, the subsystem can be cascaded to produce eight-phase clock signals. Specifically, the four-phase outputs are input into a subsequent quadrature clock generation (QCG) stage, which interpolates additional phases to provide eight evenly spaced clock phases. These eight-phase clocks are utilized for precise timing alignment and sampling within the optical transmitter system 100, and are distributed by the clock distribution circuit 160 to achieve synchronized operation of the VCSEL driver stage 130, the encoder 110, and the multiplexer 120. The combination of the PLL 150, the 4-phase / 8-phase clock generator, and the distribution network 160 provides a low-jitter multi-phase clocking solution that enables reliable PAM-4 modulation of the VCSEL device 200.

[0055] FIG. 7 illustrates an exemplary implementation detail of the QCG subsystem previously shown in FIG. 6. In this regard, FIG. 6 presents the overall subsystem architecture for generating four-phase and eight-phase clock signals, and FIG. 7 depicts a specific circuit-level realization of the coarse and fine four-phase generation.

[0056] In conventional approaches, a four-stage injection-locked oscillator is typically employed to generate coarse four-phase clocks. However, in such configurations, the injection signal directly influences the oscillator nodes, resulting in duty cycle distortion and degraded clock quality. In view of this, by the proposed implementation, an eight-stage injection-locked oscillator is adopted to generate coarse four-phase clocks. A key improvement is that the injection node is isolated from the output node, thereby preventing the injection signal from disturbing the duty cycle of the outputs and improving overall signal symmetry. In addition, variable capacitors are incorporated into the oscillator stages to extend the frequency coverage of the quadrature generator and to ensure robust operation over PVT variations.

[0057] In the illustration of FIG. 7, the quadrature clock generation is divided into a coarse four-phase generation stage and a fine four-phase generation stage. The coarse stage, implemented by the injection-locked oscillator, provides four phases that are approximately ninety degrees apart. The fine stage, implemented by phase interpolator (PI) cells, refines these coarse phases to produce accurately spaced quadrature outputs. Each PI cell, biased by a dedicated control circuit, interpolates between two input phases to produce a finely tuned output phase. This combination of coarse generation by the injection-locked oscillator and fine adjustment by the PI cells enables precise quadrature clock generation with extended frequency range and improved noise immunity. The resulting four-phase outputs can also be cascaded to generate eight evenly spaced phase clocks, which are distributed by the clock distribution circuit 160 to the encoder 110, the multiplexer 120, and the VCSEL driver stage 130, thereby supporting synchronized high-speed PAM-4 data transmission through the VCSEL device 200.

[0058] FIG. 8 illustrates an embodiment of a computing module 300 incorporating an optical transceiver system, according to some embodiments of the present invention. The computing module 300 is built upon a printed circuit board (PCB) 302, over which multiple functional layers are mounted. The computing module 300 further includes an interconnection layer 304, a substrate 306, a solder bump layer 308, a memory device 310, a graphics processing unit (GPU) 312, an optical transceiver system 314.

[0059] The substrate 306 is disposed above the PCB 302, with the interconnection layer 304 connected between the substrate 306 and the PCB 302. The solder bump layer 308 is stacked on the substrate 306 to provide electrical and mechanical connections for mounted devices. In some embodiments, the substrate 306 may include an organic laminate substrate, a ceramic substrate, or a silicon interposer, depending on the packaging technology adopted. The memory device 310 and the GPU 312 are mounted on the substrate 306 through the solder bump layer 308 and are electrically coupled with each other for signal communication. The optical transceiver system 314 is likewise mounted on the same substrate 304 and electrically interconnected with the GPU 312 through a conductive pattern on the substrate 306.

[0060] The optical transceiver system 314 is configured to employ the same internal architecture as the optical transmitter system 100 previously described with reference to FIG. 1, including an encoder 110, a multiplexer 120, a VCSEL driver stage 130, an integrated LDO 140, a PLL 150, and a clock distribution circuit 160. In some embodiments, the optical transceiver system 314 may further include a VCSEL device that is electrically driven by the VCSEL driver stage 130. In this configuration, the optical transmitter system 100 generates the serialized electrical modulation signals, and the VCSEL device converts these electrical signals into an optical output. In other embodiments, additional receiver circuitry may also be incorporated on top of the transmitter architecture of the optical transmitter system 100, thereby forming a complete optical transceiver system.

[0061] The optical output from the VCSEL device is coupled into an optical fiber 316, which delivers high-speed optical signals between the computing module 300 and external devices. Through this arrangement, the GPU 312 and memory 310 are enabled to communicate at high data rates with reduced power consumption, leveraging the VCSEL-based PAM-4 optical signaling architecture of the optical transceiver system 314.

[0062] In operation, the computing module 300 provides parallel digital data streams from functional devices such as the GPU 312 and the memory device 310 to the optical transceiver system 314. Within the optical transceiver system 314, the optical transmitter system 100, comprising the encoder 110, multiplexer 120, VCSEL driver stage 130, integrated LDO 140, PLL 150, and clock distribution circuit 160, processes the incoming digital signals. The encoder 110 and multiplexer 120 serialize the parallel data, and the VCSEL driver stage 130 converts the serialized data into differential modulation currents.

[0063] During this process, the integrated LDO 140 supplies regulated power domains and bias voltages both for the internal circuits and for the VCSEL device 200, while the PLL 150 generates a low-jitter reference clock and the clock distribution circuit 160 derives and distributes multi-phase clocks to synchronize the encoder 110, multiplexer 120, and driver stage 130.

[0064] The modulation currents generated by the driver stage 130 are applied to the VCSEL device 200, which may be included within or coupled to the optical transceiver system 314. The VCSEL device 200 responds by producing an optical output signal corresponding to the modulation pattern. This optical signal is coupled into the optical fiber 316, which conveys the signal outward from the computing module 300 to external devices. Through this coordinated arrangement of data processing, power regulation, and clock generation, the computing module 300 enables high-bandwidth and low-power optical interconnection between its internal processing units and remote systems, utilizing the PAM-4 signaling architecture of the optical transceiver system 314.

[0065] In conclusion, the present disclosure provides an optical transmitter system that integrates a differential VCSEL driver stage, stacked inductor structures, and a low-jitter clock generation and distribution scheme. By combining regulated power delivery, synchronized multi-phase clocking, and efficient electrical-to-optical conversion through a VCSEL device the optical transmitter system enables high-speed PAM-4 optical signaling. This architecture supports short-reach optical interconnections with improved power efficiency, reduced chip area, and enhanced data integrity.

[0066] Spatial references such as “on, ” “above, ” “below, ” and similar terms are defined relative to a component or plane as shown in the figure. These terms are for illustration only and do not limit the actual arrangement, provided the described embodiments retain their intended benefits.

[0067] It should be noted that while various structures are depicted as approximately rectangular in the illustrations, their actual shapes may differ in practice due to fabrication conditions. These shapes may include curves, rounded edges, or variations in thickness. The use of straight lines and right angles in the figures is merely a representational convenience for depicting layers and features.

[0068] In this disclosure, the terms “a, ” “an, ” and “the” should be interpreted to include both singular and plural forms unless explicitly specified otherwise by the context. Additionally, when describing embodiments, a component positioned “on” or “over” another component can refer to cases where the two components are directly in contact or where one or more intermediate components are situated between them.

[0069] The foregoing description of the present invention has been provided for the purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise forms disclosed. Many modifications and variations will be apparent to the practitioner skilled in the art.

[0070] The embodiments were chosen and described in order to best explain the principles of the invention and its practical application, thereby enabling others skilled in the art to understand the invention for various embodiments and with various modifications that are suited to the particular use contemplated.

Claims

1.An optical transmitter system, comprising:an encoder configured to receive parallel input data signals and encode the input data signals;a multiplexer configured to serialize encoded signals from the encoder into multi-bundle data streams;a Vertical-Cavity Surface-Emitting Laser (VCSEL) driver stage coupled to the multiplexer and comprising:a 4: 1 multiplexer integrated within a current-mode driver configured to serialize the multi-bundle data streams; anda differential driver circuit comprising a stacked inductor structure configured to generate modulation currents that are applied to a VCSEL device to produce an optical output signal for short-reach optical interconnection;a low-dropout regulator configured to provide regulated supply voltages and bias currents to the encoder, the multiplexer, the VCSEL driver stage, and the VCSEL device;a phase-locked loop configured to generate a low-jitter reference clock; anda clock distribution circuit coupled to the phase-locked loop and configured to generate and distribute multi-phase clock signals at least to the VCSEL driver stage.2.The optical transmitter system of claim 1, wherein the stacked inductor structure is implemented by vertically stacking conductor traces across multiple metal layers.3.The optical transmitter system of claim 2, wherein the stacked inductor structure occupies an area ranging from 32 μm to 40 μm in one dimension and from 35 μm to 45 μm in another dimension.4.The optical transmitter system of claim 1, wherein the VCSEL driver stage comprises three parallel current paths each controlled by thermometer-coded input signals.5.The optical transmitter system of claim 4, wherein each parallel current path comprises a plurality of driver segments, and each of the driver segments comprises a biasing MOSFET, a cascode MOSFET, and a driving MOSFET.6.The optical transmitter system of claim 5, wherein the biasing MOSFET, the cascode MOSFET, and the driving MOSFET of each of the driver segments are connected in series, the biasing MOSFET is configured to set a current level, the cascode MOSFET is configured to enhance output impedance, and the driving MOSFET is configured to provide modulation current.7.The optical transmitter system of claim 1, wherein the VCSEL driver stage is further configured to drive the VCSEL device through bonding wires connected respectively to an anode node and a cathode node of the VCSEL device to achieve differential optical modulation.8.The optical transmitter system of claim 1, wherein the phase-locked loop comprises a multi-modulus divider in a feedback path controlled by a delta-sigma modulator to achieve fractional-N operation.9.The optical transmitter system of claim 8, wherein the phase-locked loop further comprises a digital-to-time converter in a reference path configured to compensate for a fractional error, and the digital-to-time converter is calibrated by a calibrator based on outputs of a sampling phase detector.10.The optical transmitter system of claim 9, wherein the phase-locked loop comprises a passive bandwidth control circuit configured to vary loop filter capacitance using a binary-weighted capacitor array selectively connected by digitally controlled switches.11.The optical transmitter system of claim 1, wherein the clock distribution circuit comprises a duty cycle correction loop comprising a duty error detection circuit and a duty cycle correction circuit.12.The optical transmitter system of claim 11, wherein the clock distribution circuit comprises a plurality of phase interpolators configured to generate four-phase clock signals and further cascaded to generate eight-phase clock signals.13.The optical transmitter system of claim 12, wherein the clock distribution circuit further comprises:an injection-locked oscillator configured to generate coarse four-phase clocks; andphase interpolator cells configured to refine the coarse four-phase clocks into finely tuned quadrature outputs.14.The optical transmitter system of claim 13, wherein the injection-locked oscillator comprises eight stages having injection nodes isolated from output nodes, and further comprises variable capacitors configured to extend frequency coverage.15.A computing module, comprising:a printed circuit board (PCB) ;a substrate disposed above the PCB;a graphics processing unit (GPU) mounted on the substrate;a memory device mounted on the substrate; andan optical transceiver system mounted on the substrate and electrically interconnected with the GPU through at least one conductive pattern of the substrate, wherein the optical transceiver system comprises:the optical transmitter system according to claim 1, wherein the VCSEL device is coupled to the VCSEL driver stage and configured to generate an optical output signal based on modulation currents from the VCSEL driver stage, and wherein the optical transceiver system is further coupled to an optical fiber configured to deliver the optical output signal between the computing module and external devices.

Images