Linear voltage regulator

Abstract

The present invention discloses a linear voltage regulator, comprising: an error amplifier (A); a pass transistor (T); a first feedback resistor network (R1) and a second feedback resistor network (R2); a replica transistor (T1) comprises a gate node and a source node connected to the T; a transconductor (G) having an output current that is configured to pass to a drain of T1; a first amplifier (A1) and a second amplifier (A2); and a node NX.

Description

Linear Voltage RegulatorFIELD OF THE INVENTION

[0001] The present invention relates to voltage regulation circuits. More particularly, the present invention pertains to a linear voltage regulator (LVR) with improved power supply rejection ratio (PSRR) .BACKGROUND OF THE INVENTION

[0002] LVR are extensively used in electronic systems to convert a higher input voltage to a lower regulated voltage. The regulated voltage serves as a clean and stable supply rail to power various load components and circuitry in the systems. In high performance systems, it is especially important to use an LVR with PSRR to power sensitive components such as radio-frequency (RF) amplifiers, voltage-controlled oscillator (VCO) , timing integrated circuit (IC) , Serdes, high resolution analog-to-digital converters (ADC) or digital-to-analog converters (DAC) , and image sensors. This is because any disturbances in the supply rail of these components can directly impact the overall system performance. For instance, excessive power supply disturbances for the image sensor in a camera module can lead to a degradation in image quality.

[0003] In an ideal LVR, the output voltage (VOUT) is supposedly unaffected by changes in the input voltage (VIN) . However, in practice, any disturbances in the VIN does have an impact on the VOUT. The PSRR is a measure of how well an LVR can reject these input voltage disturbances. However, conventional LVR often has poor PSRR primarily due to the intrinsic output resistance (ro) of the pass transistor that couples the VIN to the VOUT. As the VIN varies, the output current (IOUT) hence the VOUT will be perturbed accordingly. This is especially noticeable in the medium to high frequency range as the loop gain decreases, and when operating under heavy load conditions where ro becomes small.

[0004] There are a few existing methods and systems of voltage regulators in the market. Some of these examples are discussed in the following prior arts.

[0005] China Patent Publication No. 106094966A discloses a linear voltage regulator of a kind of wideband high PSRR. An NMOS source follower (M1) is used to generate a pre-regulated rail (VP1) to power the LDO. This helps to reduce the supply (VDD) noise seen by the LDO. However, the series element (M1) added in the power path significantly increases area overhead. The increase of area overhead as extra circuitry may incur high production cost. The Dropout Voltage of the resulting LDO is also degraded as a result.

[0006] WIPO Publication No. 2022261428A1 discloses an improving PSRR across load and supply variances, using feedforward cancellation. In general, the method of feedforward cancellation comprises the step of injecting a feedforward signal that derived from the supply at certain circuit node within the LVR to nullify the effect of supply perturbation on the LVR output. However, when the actual operating conditions such as headroom and load current are different from the assumed values, over-compensation may result, making the actual PSRR worse instead of improving it. The feedforward method is optimal only for a specific load current, and requires adjustments when load current changes. Feedforward method may also suffer from over-compensation when voltage headroom condition changes. In fact, an extra circuitry is added in the circuit to adjust the feedforward signal based on actual operating conditions such as load current and voltage headroom.SUMMARY OF THE INVENTION

[0007] It is an objective of the present invention to provide a LVR with an improved PSRR.

[0008] It is also an objective of the present invention to provide a LVR that could perform post-fabrication trimming of PSRR for adjusting to the optimal value after fabrication.

[0009] Accordingly, these objectives may be achieved by following the teachings of the present invention. The present invention relates to a linear voltage regulator, comprising: an error amplifier (A) ; a pass transistor (T) ; a first feedback resistor network (R1) and a second feedback resistor network (R2) ; a replica transistor (T1) comprises a gate node and a source node connected to the T; a transconductor (G) having an output current that is configured to pass to a drain of T1; a first amplifier (A1) and a second amplifier (A2) ; and a node NX.BRIEF DESCRIPTION OF THE DRAWINGS

[0010] The features of the invention will be more readily understood and appreciated from the following detailed description when read in conjunction with the accompanying drawings of the preferred embodiment of the present invention, in which:

[0011] Fig. 1 illustrates a diagram of conventional LVR;

[0012] Fig. 2 illustrates an example diagram of a LVR with configuration A in the present invention;

[0013] Fig. 3 illustrates an example diagram of a LVR with configuration B in the present invention;

[0014] Fig. 4 illustrates an example of implementation of configuration A in the present invention;

[0015] Fig. 5 illustrates a graph of simulated PSRR of LVR with device mismatch. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT

[0016] For the purposes of promoting and understanding of the principles of the invention, reference will now be made to the embodiments illustrated in the drawings and described in the following written specification. It is understood that the present invention includes any alterations and modifications to the illustrated embodiments and includes further applications of the principles of the invention as would normally occur to one skilled in the art to which the invention pertains.

[0017] The present invention teaches a linear voltage regulator, comprising: an error amplifier (A) ; a pass transistor (T) ; a first feedback resistor network (R1) and a second feedback resistor network (R2) ; a replica transistor (T1) comprises a gate node and a source node connected to the T; a transconductor (G) having an output current that is configured to pass to a drain of T1; a first amplifier (A1) and a second amplifier (A2) ; and a node NX.

[0018] In accordance with a preferred embodiment of the present invention, the T and T1 include but are not limited to p-channel metal-oxide-semiconductor (PMOS) , N-type metal-oxide-semiconductor (NMOS) , PNP bipolar junction transistor and NPN bipolar junction transistor.

[0019] In accordance with a preferred embodiment of the present invention, the G is implemented by an NMOS transistor (MN1) , NPN, and the like. For instance, any circuit that could perform the function of a transconductor can be implemented.

[0020] In accordance with a preferred embodiment of the present invention, the A1 comprises a negative input terminal that is connected to the node NX and a positive input terminal that is connected to the drain of T1.

[0021] In accordance with a preferred embodiment of the present invention, the A1 comprises an output terminal that is optionally passed to a gate of the T (V3) or passed to an input of G (V2) .

[0022] In accordance with a preferred embodiment of the present invention, the A1 is configured to form a feedback loop to regulate (V1) to the voltage at the node NX.

[0023] In accordance with a preferred embodiment of the present invention, the A2 comprises a negative input terminal that is connected to an output of A (VE) and a positive input terminal that is connected to the V2.

[0024] In accordance with a preferred embodiment of the present invention, the A2 comprises an output terminal that is passed to the V3.

[0025] In accordance with a preferred embodiment of the present invention, the node NX is optionally connected to a fixed reference voltage (VREF1) nominally equal to (1+R1 / R2) *VREF or connected to an output of the linear voltage regulator (VOUT) .

[0026] The present invention also discloses a method for operating a linear voltage regulator, comprising the steps of: forming a feedback loop by a first amplifier (A1) to regulate node voltage (V1) to the voltage at node NX; and connecting the node NX to at least one voltage selected from fixed reference voltage (VREF1) and output of linear voltage regulator (VOUT) .

[0027] In accordance with a preferred embodiment of the present invention, the method further comprises the steps of: forcing the V1 to be equal to VOUT nominally under normal operation; wherein a pass transistor (T) and a replica transistor (T1) are forced to have equal VDS; and sharing same gate node and source node of the T and T1 to have equal VGS.

[0028] In accordance with a preferred embodiment of the present invention, the method further comprises the step of: equaling an input of G (V2) to an output of A (VE) .

[0029] In accordance with a preferred embodiment of the present invention, the equaling comprises the step of: driving an input of transconductor (G) directly by an error amplifier (A) output. The method further comprises the step of forcing the V2 equal to the VE by a second amplifier (A2) using feedback loop. Each step is an alternative method that can work independently.

[0030] In accordance with a preferred embodiment of the present invention, the method further comprises the step of: forming the VOUT substantially independent of the input voltage (VIN) to produce a high-power supply rejection ratio (PSRR) .EXAMPLE

[0031] A diagram of conventional LVR is illustrated in Fig. 1. The conventional LVR consists of A, T, R1 and R2. By controlling the conduction of the T, the VOUT regulates to the value (1+R1 / R2) *VREF via negative feedback. The VOUT is supposedly unaffected by changes in the VIN. However, in practice, any disturbances in the VIN does have an impact on the VOUT.

[0032] The PSRR is a measure of how well an LVR can reject these input voltage disturbances. It is defined as: PSRR=20 *log10 (Δvin / Δvout) ............................ (1) over a range of frequency, typically 10Hz to 10MHz.

[0033] The conventional LVR often has poor PSRR primarily due to the intrinsic output resistance (ro) of the T that couples the VIN to the VOUT. As the VIN varies, the IOUT hence the VOUT will be perturbed accordingly. This is especially noticeable in the medium to high frequency range as the loop gain decreases, and when operating under heavy load conditions where ro becomes small.

[0034] Fig. 2 and Fig. 3 illustrates an examples diagram of a LVR with configuration A and configuration B, respectively in the present invention. These are illustrative, not restrictive in nature. Those skilled in the art should realize that there are other equivalent configurations possible without departing from the spirit and scope of the invention. The configurations comprise A, T, R1, R2, T1, G and node NX. The gate and source of the T1 are connected to the T, respectively wherein the size W / L equal to (1 / K) that of the T, with K>1 typically as below: (W / L) T1 = (1 / K) * (W / L) T .................... (2)

[0035] The G in the both configurations has I1 that dependent on its input voltage V2 and passes to the drain of T1. Further, both configurations have A1 with its negative input terminal connects to the node NX and its positive input terminal connects to the drain of T1. Its output terminal will pass to V3 in configuration A, whereas the output terminal will pass to V2 in configuration B.

[0036] In configuration B, there is an additional A2 with its negative input terminal connects to VE, positive input terminal connects to V2, and its output terminal pass to the V3.

[0037] In both configurations A and B, A1 serves to form a feedback loop to regulate V1 to the voltage at the node NX. As node NX is optional to connect to either VREF1 or directly to VOUT, V1 is forced to be equal to VOUT under normal operation. This in turn forces the T and T1 to have equal VDS. Further, the T and T1 share the same gate node and source node in both configurations A and B, therefore they have equal VGS. With the T and T1 having equal VDS and equal VGS, it follows that: IOUT = [ (W / L) T  /  (W / L) T1] *I1 = K *I1 ..................... (3)

[0038] The output of A is driving the input of G directly in configuration A, while A2 forces V2 to equal VE by way of feedback loop in configuration B. Thus, V2 is equal to VE in both configurations. Consequently, the IOUT being proportional to I1, is made a function of the error amplifier output (VE) , which is ground referenced by design. It follows that IOUT, hence VOUT, of the LVR is made substantially independent of the input voltage VIN, resulting in a high PSRR. As a result, compared with conventional LVR, the PSRR degradation caused by the T output resistance (ro) is minimized.

[0039] The connection of node NX to the VREF1 could achieves higher loop bandwidth at a given power budget in comparison connect directly to VOUT. This is because the feedback loop associated with A1 does not see the LVR output node that has relatively large capacitance attached due to the pass transistor itself and / or output capacitor. However, there is an extra circuitry needed to generate VREF1 with its extra area and power overhead involved, unless LVR is in unity gain feedback, where R2 equal to infinity and R1 equal to zero.

[0040] In contrast, the need for extra circuitry is eliminated for the connection of node NX directly to VOUT because VOUT is an existing node. However, the feedback loop associated with A1 sees the LVR output node with large capacitance, hence in general has lower loop bandwidth at a given power budget.

[0041] Both configurations could achieve high PSRR by making IOUT, hence VOUT substantially independent of VIN. User may select one of the configurations depend on requirements such as supported VIN and VOUT range, and specific transistor level implementations. As an example, if a common source amplifier with high impedance inputs is chosen to implement A1, then the corresponding loop in configuration A will contain two high impedance nodes (V1 and V3) and see the large gate capacitance of the T, necessitating large compensation capacitor and / or high power for frequency compensation. In this case, configuration B despite requiring an extra A2 may be preferred.

[0042] Fig. 4 illustrates an example of implementation of configuration A in the present invention. A common gate amplifier implements A1 and an NMOS transistor (MN1) implements G in the Fig. 4. Node NX is connected to the VREF1 in this example wherein the VREF1 generates by a voltage buffer with VREF1 equals (1+R1’  / R2’ ) *VREF nominally. VREF1 should be set equal to the nominal value of VOUT i.e. (1+R1 / R2) *VREF, by having R1’  / R2’ = R1 / R2 for ideally having highest PSRR. Due to systematic offsets inherent in the circuit as well as random offsets introduced by process variations and mismatch, the optimum VREF1 for highest PSRR may not be exactly equal to the nominal VOUT.

[0043] Fig. 5 illustrates a graph of simulated PSRR of LVR with device mismatch. In this simulation example, the nominal VOUT is 1.8V, and a mismatch is intentionally introduced between the pass transistor (T) and replica transistor (T1) . It can be seen that the optimum VREF1 does deviate from the nominal VOUT of 1.8V.

[0044] The example implementation in Fig. 4 together with the example simulation plot in Fig. 5 also demonstrate a way to trim for PSRR. By adjusting R2’ , for example, it is possible to vary VREF1 to obtain highest PSRR after fabrication. The control bits TRIM_PSRR are used for this purpose, and can be realized by electrical fuse or any other forms of one-time programmable (OTP) memory. Therefore, the present invention allows a mechanism to perform post-fabrication trimming of PSRR. Due to manufacturing process variation, the as-fabricated PSRR of a LVR may differ from the designed values. Trimming allows the PSRR of a LVR to be adjusted to the optimal value after fabrication.

[0045] The LVR in the present invention could effectively suppresses disturbances in the input voltage. The resulting high PSRR in the present invention is a highly valuable characteristic for LVR and is crucial for maintaining the system performance in demanding applications.

[0046] The present invention explained above is not limited to the aforementioned embodiment and drawings, and it will be obvious to those having an ordinary skill in the art of the prevent invention that various replacements, deformations, and changes may be made without departing from the scope of the invention.

Claims

1.A linear voltage regulator, comprising:an error amplifier (A) ;a pass transistor (T) ;a first feedback resistor network (R1) and a second feedback resistor network (R2) ;a replica transistor (T1) comprises a gate node and a source node connected to the T;a transconductor (G) having an output current that is configured to pass to a drain of T1;a first amplifier (A1) and a second amplifier (A2) ; anda node NX.2.The linear voltage regulator, according to claim 1, wherein the T and T1 include but are not limited to p-channel metal–oxide–semiconductor (PMOS) , N-type metal–oxide–semiconductor (NMOS) , PNP bipolar junction transistor and NPN bipolar junction transistor.3.The linear voltage regulator, according to claim 1, wherein the G is implemented by an NMOS transistor (MN1) , NPN, and the like.4.The linear voltage regulator, according to claim 1, wherein the A1 comprises a negative input terminal that is connected to the node NX and a positive input terminal that is connected to a drain of T1.5.The linear voltage regulator, according to claim 4, wherein the A1 comprises an output terminal that is optionally passed to a gate of the T (V3) or passed to an input of G (V2) .6.The linear voltage regulator, according to claim 4 or 5, wherein the A1 is configured to form a feedback loop to regulate (V1) to the voltage at the node NX.7.The linear voltage regulator, according to claim 5, wherein the A2 comprises a negative input terminal that is connected to an output of A (VE) and a positive input terminal that is connected to the V2.8.The linear voltage regulator, according to claim 7, wherein the A2 comprises an output terminal that is passed to the V3.9.The linear voltage regulator, according to claim 1, wherein the node NX is optionally connected to a fixed reference voltage (VREF1) or connected to an output of the linear voltage regulator (VOUT) .10.A method for operating a linear voltage regulator, comprising the steps of:forming a feedback loop by a first amplifier (A1) to regulate node voltage (V1) to the voltage at a node NX; andconnecting the node NX to at least one voltage selected from fixed reference voltage (VREF1) and output of linear voltage regulator (VOUT) .11.The method for operating a linear voltage regulator, according to claim 10, wherein the method further comprises the steps of:forcing the V1 to be equal to VOUT;wherein a pass transistor (T) and a replica transistor (T1) are forced to have equal VDS; andsharing same gate node and source node of the T and T1 to have equal VGS.12.The method for operating a linear voltage regulator, according to claim 11, wherein the method further comprises the step of:equaling an input of G (V2) to an output of A (VE) .13.The method for operating a linear voltage regulator, according to claim 12, wherein the equaling comprises the step of:driving an input of transconductor (G) directly by an error amplifier (A) output.14.The method for operating a linear voltage regulator, according to claim 12, wherein the equaling comprises the step of:forcing the V2 equal to the VE by a second amplifier (A2) using feedback loop.15.The method for operating a linear voltage regulator, according to claim 12, wherein the method further comprises the step of:forming the VOUT substantially independent of the input voltage (VIN) to produce a high-power supply rejection ratio (PSRR) .

Images