A method for manufacturing a semiconductor package assembly as well as such semiconductor package assembly

Abstract

According to a first example of the disclosure, a method for manufacturing a semiconductor package assembly is proposed, the method comprising the steps of i) forming a semiconductor package by means of the sub-steps: i1) providing a lead frame having a first frame side and a second frame side opposite to the first frame side; i2) providing a silicon die structure having a first die side and a second die side opposite to the first side with its second die side on the first frame side of the lead frame; i3) wire bonding the silicon die structure with the lead frame with a plurality of wire bonds; and ii) encapsulating the semiconductor package with a moulding resin; wherein, prior to step ii but after step i3, step i further comprises the sub-steps: i4) applying, through atomic layer deposition, the semiconductor package with a first layer coating consisting of a first material; i5) coating, through atomic layer deposition, the first layer coating with a second layer coating consisting of a second material, being different from the first material; and i6) coating, through atomic layer deposition, the second layer coating with a final layer coating consisting of an amorphous silicon oxide (a-SiOx).

Description

A METHOD FOR MANUFACTURING A SEMICONDUCTOR PACKAGE ASSEMBLY AS WELL AS SUCH SEMICONDUCTOR PACKAGE ASSEMBLYTECHNICAL FIELD

[0001] The present disclosure relates to a method for manufacturing a semiconductor package assembly consisting of a semiconductor package and a moulding resin case encapsulating the semiconductor package as well as a semiconductor package assembly.

[0002] BACKGROUND OF THE DISCLOSURE

[0003] Semiconductors are the basis of many contemporary electronics, serving as the foundation for a range of devices. These semiconductor devices may undergo packaging to protect the semiconductor components and facilitate the integration into a variety of applications. However, the packaging face challenges regarding delamination and corrosion, which may compromise their performance and robustness.

[0004] Delamination, which is the separation of layers within a semiconductor package, may pose a significant threat to device integrity. This damaging phenomenon may occur due to mechanical stress, thermal cycling and moisture creep. Mechanical stress during manufacturing processes like die bonding and wire bonding can create microcracks and weaken interfaces between layers. Subsequent thermal cycling, a result of normal device operation, can exacerbate these microcracks, leading to the propagation of delamination. These mechanical stresses may be mitigated using EMC.

[0005] Moisture creep may further compromise the packaging, as it may cause corrosion when paired with the mobile ions from the EMC or the environment.

[0006] Corrosion presents a significant challenge for semiconductor packages, particularly those containing metal components. Corrosion is the degradation of metals due to chemical reactions with their environment, involving moisture. In semiconductor packages, corrosion can occur at various locations, including wire bonds, lead frames, and solder joints. Electrochemical corrosion, driven by exposure to electrolytes like moisture or ionic contaminants, is a common form of corrosion in semiconductor packages. This can lead to the formation of galvanic cells, accelerating the corrosion process and potentially causing electrical and mechanical failures.

[0007] Accordingly, it is a goal of the present disclosure to provide an improved packaging, specifically specialized coatings, using compatible material suited for providing excellent moisture prevention, as this is critical for prolonging the lifetime of the components as well as increasing reliability as defect formation is minimized.

[0008] SUMMARY OF THE DISCLOSURE

[0009] According to a first example of the disclosure, a method for manufacturing a semiconductor package assembly is proposed, the method comprising the steps of

[0010] i) forming a semiconductor package by means of the sub-steps:

[0011] i1) providing a lead frame having a first frame side and a second frame side opposite to the first frame side;

[0012] i2) providing a silicon die structure having a first die side and a second die side opposite to the first side with its second die side on the first frame side of the lead frame;

[0013] i3) wire bonding the silicon die structure with the lead frame with a plurality of wire bonds;

[0014] and

[0015] ii) encapsulating the semiconductor package with a moulding resin;

[0016] wherein, prior to step ii but after step i3, step i further comprises the sub-steps:

[0017] i4) applying, through atomic layer deposition, the semiconductor package with a first layer coating consisting of a first material;

[0018] i5) coating, through atomic layer deposition, the first layer coating with a second layer coating consisting of a second material, being different from the first material; and

[0019] i6) coating, through atomic layer deposition, the second layer coating with a final layer coating consisting of an amorphous silicon oxide (a-SiOx) .

[0020] By coating the complete semiconductor package including the bond wires by means of a coating layer composed of at least three sub-layers as outlined above, protects the semiconductor package against the moulding resin, which is applied as a subsequent step for encapsulating the complete semiconductor package. Accordingly. the encapsulating moulding resin case thus formed prevents any corrosion phenomenon from occurring as any halogen components contained in the moulding resin are no longer capable of affecting the bond wires and in particular the intermetallic compound (IMC) at the wire-bond pad interface. In particular, the use of the technique of atomic layer deposition (ALD) results in an even coating being created. Other techniques, such a plasma enhanced CVD technique, creates problems at the end points of the bond wire connection with the lead frame or semiconductor die. CVD techniques creates wedge corners between the bond wires and the lead frame which increases the risk for pop-corn effect (dampness initiated issue of delamination and breaking) . The use of ALD coating results in a higher conformality and the technique is able to coat the narrow gap less than 0.1 μm.

[0021] The method for manufacturing a semiconductor package assembly according to claim 1, wherein the sub-steps i4 and i5 are repeated two or more times, in particular 5 times, and more in particular 10 times. This results in an even overall coating with improved protection against aggressive components present in the moulding resin that is used to subsequently encapsulate the complete semiconductor package.

[0022] In an example, the first layer coating applied during each sub-step i4 has a layer thickness in the range of 5-25 nm, in particular 20 nm, whereas the second layer coating applied during each sub-step i5 has a layer thickness in the range of 1-10 nm, in particular 2 nm, and wherein the final layer coating applied during the sub-step i6 has a layer thickness in the range of 1-20 nm, in particular 2 nm.

[0023] In particular it is noted that with the method steps as outlined above the overall layer coating as applied during the sub-steps i4-i5-i6 has an overall layer coating thickness in the range of 6-1000 nm, in particular between 100-200 nm, more in particular 130 nm.

[0024] The intermediate, second layer coating has the functionality of reducing stress in the first layer coating, in particular when the first layer coating has a significant thickness. The intermediate, second layer coating should also be an electrically insulating material.

[0025] In particular, the sub-steps i4-i5-i6 are performed under process temperature conditions at a temperature lower than 80℃ and preferably at a temperature range between 20℃ -80℃, more preferably at a temperature of 70 ℃. The latter process temperature of 70 ℃ has been proven to be at least optimal for an even application -through ALD techniques -of the at least three layer coatings.

[0026] Preferably, the first layer coating contains aluminium (III) oxide (Al2O3) , whereas the second layer coating contains titanium (IV) oxide (TiO2) . It is preferred that the sub-steps i4-i5-i6 are conducted under vacuum, in particular under pressurized conditions ranging 1 Torr -10 Torr in particular 4 Torr. In an advantageous example, the atomic layer deposition time of a sequence of steps i4 and i5 amount to 60 minutes or less, In an example, the atomic layer deposition time of sub-step i4 may amount approx. 50 minutes and the atomic layer deposition time of sub-step i5 may amount approx. 10 minutes, because of the larger thickness (range) of the first layer coating compared to the smaller thickness (range) of the second layer coating.

[0027] Furthermore, sub-step i1 may be preceded by the steps:

[0028] i0) providing a lead frame tape and mounting the lead frame with its second frame side on the lead frame tape.

[0029] In a further example of the disclosure, a semiconductor package assembly is proposed as obtained with the method according to the disclosure. It consists of a semiconductor package and a moulding resin case encapsulating the semiconductor package. The semiconductor package at least comprises a lead frame having a first frame side and a second frame side opposite to the first frame side; a silicon die structure having a first die side and a second die side opposite to the first side, the silicon die structure being mounted with its second die side on the first frame side of the lead frame; one or more bond wires electrically connecting the silicon die structure with the lead frame; as well as a coating layer covering the semiconductor package from the encapsulating moulding resin case, the overall coating layer being composed of at least three or more different layer coatings.

[0030] In a particular example, the overall coating layer being composed of at least three or more different layer coatings may consist of

[0031] * a first layer coating coating the semiconductor package comprising aluminium (III) oxide (Al2O3) ;

[0032] * a second layer coating coating the first layer coating comprising titanium (IV) oxide (TiO2) ; and

[0033] * a final layer coating coating the second layer coating comprising an amorphous silicon oxide (a-SiOx) .

[0034] The use of an at least three sub-layer composite coating layer covering the semiconductor package including the bond wires and protecting it against the moulding resin subsequently encapsulating the complete semiconductor package, thus forming the encapsulating moulding resin case prevents any corrosion phenomenon from occurring as any halogen components contained in the moulding resin are no longer capable of affecting the bond wires and the intermetallic compound (IMC) at the wire-bond pad interface. The use of the technique of atomic layer deposition (ALD) results in an even coating being created.

[0035] In an example, the overall coating layer is composed of at least two or more layer coating sets, each layer coating set consisting of the first layer coating and the second layer coating. This results in an even overall coating with improved protection against aggressive components present in the moulding resin that is used to subsequently encapsulate the complete semiconductor package. In particular, the intermediate, second layer coating has the functionality of reducing stress in the first layer coating, in particular when the first layer coating has a significant thickness. The intermediate, second layer coating should also be an electrically insulating material.

[0036] The first layer coating has a layer thickness in the range of 5-25 nm, in particular 20 nm, whereas the second layer coating has a layer thickness in the range of 1-10 nm, in particular 2 nm, and the final layer coating has a layer thickness in the range of 1-20 nm, in particular 2 nm. Accordingly, in view of the above thicknesses, the overall layer coating has an overall layer coating thickness in the range of 6-1000 nm, in particular between 100-200 nm, more in particular 130 nm. The intermediate, second layer coating has the functionality of reducing stress in the first layer coating, in particular when the first layer coating has a significant thickness larger than that of the second layer coating, given the thickness ranges mentioned above. The intermediate, second layer coating should also be an electrically insulating material. The outer layer coating has the functionality to prevent delamination, after encapsulation.

[0037] The semiconductor package assembly according to the disclosure may further comprise a lead frame tape mounted to the second frame side of the lead frame. The lead frame may consist of a central die pad and a plurality of frame leads, wherein the silicon die structure is mounted at the central die pad and the plurality of bond wires are electrically connected to the plurality of frame leads.BRIEF DESCRIPTION OF THE DRAWINGS

[0038] The disclosure will now be discussed with reference to the drawings, which show in:

[0039] Figure 1 an example of a semiconductor package assembly according to the state of the art;

[0040] Figures 2-5 details various examples (first, second and third example) of a semiconductor package assembly according to the disclosure as manufactured with the method according to the disclosure.

[0041] DETAILED DESCRIPTION OF THE DISCLOSURE

[0042] For a proper understanding of the disclosure, in the detailed description below corresponding elements or parts of the disclosure will be denoted with identical reference numerals in the drawings.

[0043] Figure 1 depicts a conventional lead frame-based IC package assembly 1 according to the prior art and prior to mold encapsulation. The main part is a semiconductor package, indicated with reference numeral 11. The semiconductor package 11 includes in a non-limited example, a lead frame 14 having a first frame side 14a and a second frame side 14b opposite to the first frame side 14a. In the Figures, the first frame side 14a can be classified as the upper or top side, whereas the second frame side 14b opposite to the first frame side 14a can be classified as the bottom or lower side.

[0044] Reference numeral 15 denoted a silicon die structure having a first (top or upper) die side 15a and a second (bottom or lower) die side 15b opposite to the first side 15a. The silicon die structure 15 is provided or mounted with its lower, second die side 15b on the upper, first frame side 14a of the lead frame 14. The mounting can be facilitated by means of a glue or soldering connection 16, which, during manufacturing, is provided between the lower, second die side 15b and the upper, first frame side 14a.

[0045] One or more bond wires 18 are electrically connecting the silicon die structure 15 with the lead frame 14. Accordingly, the silicon die structure 15 is provided with one or more bond pads 17, which in this example are provided on the upper, first die side 15a. In this example, the lead frame 14 may consist of a central die pad 14-1 configured to accommodate the mounting of the silicon die structure 15 with the assistance of the glue or soldering connection 16. The lead frame 14 also comprises a plurality of frame leads 14-2, which serve as contact pads for a bond wire 18.

[0046] Bond wires 18 are electrically connected with a first bond wire end (e.g. configured as a ball bond) 18a with a bond pad 17 using suitable known semiconductor connecting techniques. Furthermore, each bond wire 18 is electrically connected with its other second bond wire end 18b with a frame lead 14-2 of the lead frame 14.

[0047] Additionally, the semiconductor package 11 may further comprise a lead frame tape 13, which is mounted to the second, lower frame side 14b of the lead frame 14.

[0048] In the prior art, the semiconductor package 11 (comprised of the lead frame 13, the glue or soldering connection 16, the silicon die structure 15, the bond wires 18 and optionally the lead frame tape 13) is encapsulated in a plastic mould resin, which forms a encapsulating moulding resin case 12. The final component is a semiconductor package assembly 1, which consists of the semiconductor package 11 and the moulding resin case 12 encapsulating the semiconductor package 11.

[0049] In such known such wire bonded semiconductor package assemblies 1, chronic corrosion problems may occur. The prior art semiconductor package assembly 1 is more prone to corrosion when Cu, (Au) Pd-coated or Ag bond wires 18 are used. The halogen components from the moulding compound 12 attack the intermetallic compound (IMC) at the wire-bond pad interfaces 18a-17 and 18b-14-2, which corrosion is further influenced under different temperature, moisture or high electrical bias conditions, due to chemical or moisture ingress from the assembly processes.

[0050] A beneficial example of the disclosure is disclosed in Figure 2 (with further detailed views in Figures 3, 4 and 5) , which example proposes a solution for the above corrosion problem.

[0051] Accordingly, a coating layer 19 is proposed, which covers and shields (protects) the semiconductor package 11 from the encapsulating moulding resin case 12.In a particular example, the coating layer 19 is composed of three or more different amorphous layer coatings, indicated with reference numerals 19a, 19b and 19c, with coating layer 19c being denoted as the final, outer layer of the overall coating layer 19.

[0052] In particular, the overall coating 19 is applied with the step of the method according to the disclosure, wherein the technique of atomic layer deposition is implemented to coat the semiconductor package (prior to encapsulation) with a first layer coating 19a consisting of a first material. Subsequently the first layer coating 19a is coated with a second layer coating 19b consisting of a second material being different from the first material. The outer, final layer coating 19c is similarly applied by means of atomic layer deposition and coats the second layer coating 19b. The outer, final layer coating 19c consists of an amorphous silicon oxide (a-SiOx ) .

[0053] It is noted that the disclosure is not limited to three different amorphous layer coatings 19a-19b-19c, it is also possible to have a coating layer 19 which is formed of more than three, for example five, seven, nine or more amorphous layer coatings 19a-19b-. . -. . -19a-19b-19c.

[0054] The overall layer 19 consisting of more than three sub-layers 18a-19b-19c is applied with the method according to the disclosure, by repeating the sub-steps i4 and i5 of applying the first layer coating and the second layer coating two or more times, in particular 5 times, and more in particular 10 times subsequently followed by the final step i6 of applying the outer, final layer coating 19c.

[0055] The end result will be an overall layer coating having the layer configuration of (AB) nC, with A and B representing the first and second layer coatings 19a and 19b respectively, being applied in one or more sequence steps i4-i5 (represented by the index n) and with C depicting the outer layer coating 19c, as applied by the final method step i6.

[0056] Figure 2 depicts the embodiment with the overall layer coating 19 being composed with three layer coatings following the ABC configuration, as outlined in the previous paragraph.

[0057] Figure 4 depicts a second example of a semiconductor package 10-2 as obtained with the method according to the disclosure with the overall layer coating 19 being composed with five layer coatings following the ABABC configuration (or (AB) 2C) . Figure 5 depicts a third example of a semiconductor package 10-3 as obtained with the method according to the disclosure with the overall layer coating 19 being composed with five or more layer coatings following the AB (AB) nC configuration, for example ABABC or ABABABC or ABABABABC, etc. etc.

[0058] It is noted, that with the method according to the disclosure, the atomic layer deposition of the outer layer 19c is always the final method step i6) resulting in the overall layer coating 19.

[0059] The use of a coating layer 19 covering the complete semiconductor package 11 including the bond wires 18 and protecting it against aggressive components present in the moulding resin 12 subsequently encapsulating the complete semiconductor package 11 prevents any corrosion phenomenon from occurring. Any aggressive component, such as halogen components contained in the moulding resin 12 are no longer capable of affecting the bond wires 18 and the intermetallic compound (IMC) at the wire-bond pad interfaces 18a-17 and 18b-14-2.

[0060] In particular, different layer characteristics or functionalities can be allocated to the different layer coatings 19a-19b-19c-etc., thus improving the protection of the bond wires 18 and extending its performance and lifespan. Typical layer characteristics or functionalities can be thickness, material density, material composition, etc. etc.

[0061] In an example of a first layer coating 19a directly coating the semiconductor package 11, said first layer coating 19a may comprise aluminium (III) oxide (Al2O3) applied by means of the technique atomic layer deposition. . Such first layer coating 19a serves as a protective barrier against the corrosive halogens, thus forming the initial protections for e.g. the intermetallic compound (IMC) at the wire-bond pad interfaces 18a-17 and 18b-14-2.

[0062] As the layer coating 19a is applied using atomic layer deposition (ALD) , an even coating is created. Other techniques, such a plasma enhanced CVD technique, creates problems at the end points 18a-18b (see Figure 1) of the bond wire connection with the lead frame or semiconductor die. CVD techniques creates wedge corners (between the bond wires 18 and the lead frame 14) which increases the risk for pop-corn effect (dampness initiated issue of delamination and breaking) . The use of ALD coating results in a higher conformality and the technique is able to coat the narrow gap less than 0.1 μm.

[0063] The second layer coating 19b coating the first layer coating 19a in the step i5) of the method according to the disclosure may comprise an second material different from the first material of the first layer coating 19a and may comprise titanium (IV) oxide (TiO2) . This second layer coating 19b is also applied by means of atomic vapor deposition and enhances the mechanical integrity of the first layer coating 19a. The use of the ALD technique similarly provides a uniform and conformal coating throughout the exposed area.

[0064] The final, outer layer coating 19c consists of amorphous silicon oxide (a-SiOx) . It may also serve as adhesion promoter with the moulding resin 12, when encapsulating the complete semiconductor package 11 including the bond wires 18 with moulding resin.

[0065] The first layer coating 19a (layer A) applied during each sub-step i4 of the method according to the disclosure has a layer thickness in the range of 5-25 nm, in particular 20 nm. The second layer coating 19b (layer B) applied during each sub-step i5 has a layer thickness in the range of 1-10 nm, in particular 2 nm, and the final layer coating 19c (layer C) applied during the sub-step i6 has a layer thickness in the range of 1-20 nm, in particular 2 nm. This means, that the overall layer coating 19 having a layer configuration (AB) nC applied during the sub-steps i4-i5-i6 has an overall layer coating thickness in the range of 6-1000 nm, in particular between 100-200 nm, more in particular 130 nm.

[0066] The intermediate, second layer coating has the functionality of reducing stress in the first layer coating, in particular when the first layer coating has a significant thickness larger than that of the second layer coating, given the thickness ranges mentioned above. The intermediate, second layer coating should also be an electrically insulating material. The outer layer coating has the functionality to prevent delamination, after encapsulation.

[0067] Accordingly, a method for manufacturing such semiconductor package assembly is part of the disclosure, which method in particular comprises the steps of:

[0068] i) forming a semiconductor package 11 by means of the sub-steps:

[0069] i1) providing a lead frame 14 having a first frame side 14a and a second frame side 14b opposite to the first frame side 14a;

[0070] i2) providing a silicon die structure 15 having a first die side 15a and a second die side 15b opposite to the first side 15a with its second die side 15b on the first frame side 14a of the lead frame 14;

[0071] i3) wire bonding the silicon die structure 15 with the lead frame 14 with a plurality of wire bonds 18;

[0072] and

[0073] ii) encapsulating the semiconductor package 11 with a moulding resin 12;

[0074] wherein, prior to step ii but after step i3, step i further comprises the sub-steps:

[0075] i4) applying, through atomic layer deposition, the semiconductor package with a first layer coating consisting of a first material ;

[0076] i5) coating, through atomic layer deposition, the first layer coating with a second layer coating consisting of a second material , being different from the first material; and

[0077] i6) coating, through atomic layer deposition, the second layer coating with a final layer coating consisting of an amorphous silicon oxide (a-SiOx) .

[0078] The step of coating the complete semiconductor package 11 including the bond wires 18 by means of a composite coating layer 19 composed of at least three sub-layers 19a-19b-19c, protects the semiconductor package 11 against the moulding resin 12, which is applied as a subsequent step for encapsulating the complete semiconductor package 11. Accordingly. the encapsulating moulding resin case 12 thus formed prevents any corrosion phenomenon from occurring as any halogen components contained in the moulding resin 12 are no longer capable of affecting the bond wires 18 and in particular the intermetallic compound (IMC) at the wire-bond pad interfaces 18a-17 and 18b-14-2. The various layer coatings may have different functionalities, e.g. providing strength against stress or electrical insulation.

[0079] In a further improvement of the method according to the disclosure, sub-step i1 is preceded by the steps:

[0080] i0) providing a lead frame tape 13 and mounting the lead frame 14 with its second frame side 14b on the lead frame tape 13.

[0081] Preferably, wherein the sub-steps i4-i5-i6 are performed under process temperature conditions at a temperature lower than 80℃ and preferably at a temperature range between 20℃ -80℃, more preferably at a temperature of 70 ℃.

[0082] The use of a stacked multi-layered coating layer 19 has several advantages over the prior art. As the stacked multi-layered coating layer 19 is applied after the manufacturing steps i2 of providing the silicon die structure 15 on the lead frame 14 and manufacturing step i3 of wire bonding the silicon die structure 15 with the lead frame 14 with a plurality of wire bonds 18, but prior to mould resin encapsulating, the coating of the complete semiconductor package 11 is not impacted or adversely affected.

[0083] The coating technique according to this disclosure is compatible to all existing lead frame-based packages, as the atomic layer deposition of the multiple thin films 19a-19b-19c can be deposited blanketly on large areas of lead frames 14 at low temperature (e.g. < 70 ℃) and are readily scalable to mass production.

[0084] In particular, using a low temperature atomic layer depositing technique an even coating is created. The use of ALD coating results in a higher conformality and the technique is able to coat the narrow gap less than 0.1 μm. The advantage of multi-layer deposition is its flexibility and the capability to cover large area surfaces, e.g. panel level processing during deposition. The surface of the lead frame 14 will be kept inert i.e. will not oxidize further, after depositing the first layer coating 19a.

[0085] For example, it has been found that the amorphous nature of the coating layers 19a-19b-19c, in fact an overall layer configuration of (AB) nC is more resistant to mechanical fracture and delamination, as e.g. a crystalline thin film is susceptible fracture on stress induced during package singulation. The intermediate, second layer coating 19b has the functionality of reducing stress in the first layer coating 19a, in particular when the first layer coating 19a has a significant thickness larger than that of the second layer coating 19b. The intermediate, second layer coating 19b should also be an electrically insulating material.

[0086] LIST OF REFERENCE NUMERALS USED 1             semiconductor package assembly according to the prior art 10           semiconductor package assembly according to the disclosure 10-2         semiconductor package assembly (second example) 10-3         semiconductor package assembly (third example) 11           semiconductor package 12           moulding resin case 13           lead frame tape 14           lead frame 14a          first frame side of lead frame 14b          second frame side of lead frame 14-1         central die pad 14-2         frame leads 15           silicon die structure 15a          first die side of silicon die structure 15b          second die side of silicon die structure 16           glue or soldering connection 17           bond pad 18           bond wire 18a          first end of bond wire 18b          second end of bond wire 19           overall coating layer 19a          first layer coating 19b          second layer coating 19c          final (outer) layer coating

Claims

1.A method for manufacturing a semiconductor package assembly comprising the steps ofi) forming a semiconductor package by means of the sub-steps:i1) providing a lead frame having a first frame side and a second frame side opposite to the first frame side;i2) providing a silicon die structure having a first die side and a second die side opposite to the first side with its second die side on the first frame side of the lead frame;i3) wire bonding the silicon die structure with the lead frame with a plurality of wire bonds;andii) encapsulating the semiconductor package with a moulding resin;wherein, prior to step ii but after step i3, step i further comprises the sub-steps:i4) applying, through atomic layer deposition, the semiconductor package with a first layer coating consisting of a first material;i5) coating, through atomic layer deposition, the first layer coating with a second layer coating consisting of a second material, being different from the first material; andi6) coating, through atomic layer deposition, the second layer coating with a final layer coating consisting of an amorphous silicon oxide (a-SiOx) .2.The method for manufacturing a semiconductor package assembly according to claim 1, wherein the sub-steps i4 and i5 are repeated two or more times, in particular 5 times, and more in particular 10 times.3.The method for manufacturing a semiconductor package assembly according to claim 1 or 2, wherein the first layer coating applied during each sub-step i4 has a layer thickness in the range of 5-25 nm, in particular 20 nm.4.The method for manufacturing a semiconductor package assembly according to any one of the claims 1-3, wherein the second layer coating applied during each sub-step i5 has a layer thickness in the range of 1-10 nm, in particular 2 nm.5.The method for manufacturing a semiconductor package assembly according to any one of the preceding claims, wherein the final layer coating applied during the sub-step i6 has a layer thickness in the range of 1-20 nm, in particular 2 nm.6.The method for manufacturing a semiconductor package assembly according to any one of the preceding claims, wherein the overall layer coating applied during the sub-steps i4-i5-i6 has an overall layer coating thickness in the range of 6-1000 nm, in particular between 100-200 nm, more in particular 130 nm.7.The method for manufacturing a semiconductor package assembly according to any one of the preceding claims, wherein the sub-steps i4-i5-i6 are performed under process temperature conditions at a temperature lower than 80℃ and preferably at a temperature range between 20℃ -80℃, more preferably at a temperature of 70 ℃.8.The method for manufacturing a semiconductor package assembly according to any one of the preceding claims, wherein the first layer coating contains aluminium (III) oxide (Al2O3) .9.The method for manufacturing a semiconductor package assembly according to any one of the preceding claims, wherein the second layer coating contains titanium (IV) oxide (TiO2) .10.The method for manufacturing a semiconductor package assembly according to any one of the preceding claims, wherein the sub-steps i4-i5-i6 are conducted under vacuum, in particular under pressurized conditions ranging 1 Torr -10 Torr.11.The method for manufacturing a semiconductor package assembly according to any one or more of the preceding claims, wherein the atomic layer deposition time of a sequence of steps i4 and i5 amount to 60 minutes or less.12.The method for manufacturing a semiconductor package assembly according to any one of the preceding claims, wherein sub-step i1 is preceded by the step:i0) providing a lead frame tape and mounting the lead frame with its second frame side on the lead frame tape.13.A semiconductor package assembly consisting of a semiconductor package and a moulding resin case encapsulating the semiconductor package as manufactured with one or more of the method steps 1-12, the semiconductor package at least comprising:- a lead frame having a first frame side and a second frame side opposite to the first frame side;- a silicon die structure having a first die side and a second die side opposite to the first side, the silicon die structure being mounted with its second die side on the first frame side of the lead frame;- one or more bond wires electrically connecting the silicon die structure with the lead frame; as well as- an overall coating layer covering the semiconductor package from the encapsulating moulding resin case, the overall coating layer being composed of at least three or more different layer coatings, consisting of* a first layer coating coating the semiconductor package;* a second layer coating coating the first layer coating; and* a final layer coating coating the second layer coating comprising an amorphous silicon oxide (a-SiOx) .14.The semiconductor package assembly according to claim 13, wherein the overall coating layer is composed of at least two or more layer coating sets, each layer coating set consisting of the first layer coating and the second layer coating.15.The semiconductor package assembly according to claim 13 or 14, wherein the first layer coating has a layer thickness in the range of 5-25 nm, in particular 20 nm.16.The semiconductor package assembly according to any one of the claims 13-15, wherein the second layer coating has a layer thickness in the range of 1-10 nm, in particular 2 nm.17.The semiconductor package assembly according to any one of the claims 13-16, wherein the final layer coating has a layer thickness in the range of 1-20 nm, in particular 2 nm.18.The semiconductor package assembly according to any one of the claims 13-17, wherein the overall layer coating has an overall layer coating thickness in the range of 6-1000 nm, in particular between 100-200 nm, more in particular 130 nm.19.The semiconductor package assembly according to any one or more of the claims 13-18, wherein the semiconductor package further comprises a lead frame tape mounted to the second frame side of the lead frame.20.The semiconductor package assembly according to any one or more of the claims 13-19, wherein the lead frame consists of a central die pad and a plurality of frame leads, wherein the silicon die structure is mounted at the central die pad and the plurality of bond wires are electrically connected to the plurality of frame leads.

Images