Neural network modification technique

Abstract

Apparatuses, systems, and techniques to selectively deactivate neural network weights. In at least one embodiment, processor (s) perform operations to deactive neural network weights based, at least in part, on how similar the deactivated one or more weights are to an average of a plurality of neural network weights.

Description

NEURAL NETWORK MODIFICATION TECHNIQUETECHNICAL FIELD

[0001] At least one embodiment pertains to processing resources used to prune neural network weights. At least one embodiment pertains to processors or computing systems used to select and prune neural network weights based, at least in part, on an average of neural network weights.BACKGROUND

[0002] Pruning neural network weights can increase neural network efficiency, but may also decrease accuracy. Techniques for pruning neural networks can be improved.BRIEF DESCRIPTION OF DRAWINGS

[0003] FIG. 1 illustrates a system used to selectively prune neural network weights based on a local mean, according to at least one embodiment;

[0004] FIG. 2 illustrates a system used to selectively prune neural network weights based on a local mean to generate a particular distribution of sparse neural network weights, according to at least one embodiment;

[0005] FIG. 3 illustrates a system used to selectively prune neural network weights based on a local mean to cause a particular average of sparse neural network weights, according to at least one embodiment;

[0006] FIG. 4 illustrates a system that performs a process to selectively prune neural network weights based on a local mean, according to at least one embodiment;

[0007] FIG. 5 illustrates a process used to selectively prune neural network weights based on a local mean, according to at least one embodiment;

[0008] FIG. 6 illustrates an application programming interface (API) call and response used to selectively prune neural network weights based on a local mean, according to at least one embodiment;

[0009] FIG. 7 illustrates a system that includes a driver and / or runtime used to selectively deactivate neural network weights based on a local mean, according to at least one embodiment;

[0010] FIG. 8A illustrates logic, according to at least one embodiment;

[0011] FIG. 8B illustrates logic, according to at least one embodiment;

[0012] FIG. 9 illustrates training and deployment of a neural network, according to at least one embodiment;

[0013] FIG. 10 illustrates an example data center system, according to at least one embodiment;

[0014] FIG. 11A illustrates an example of an autonomous vehicle, according to at least one embodiment;

[0015] FIG. 11B illustrates an example of camera locations and fields of view for the autonomous vehicle of FIG. 11A, according to at least one embodiment;

[0016] FIG. 11C is a block diagram illustrating an example system architecture for the autonomous vehicle of FIG. 11A, according to at least one embodiment;

[0017] FIG. 11D is a diagram illustrating a system for communication between cloud-based server (s) and the autonomous vehicle of FIG. 11A, according to at least one embodiment;

[0018] FIG. 12 is a block diagram illustrating a computer system, according to at least one embodiment;

[0019] FIG. 13 is a block diagram illustrating a computer system, according to at least one embodiment;

[0020] FIG. 14 illustrates a computer system, according to at least one embodiment;

[0021] FIG. 15 illustrates a computer system, according to at least one embodiment;

[0022] FIG. 16A illustrates a computer system, according to at least one embodiment;

[0023] FIG. 16B illustrates a computer system, according to at least one embodiment;

[0024] FIG. 16C illustrates a computer system, according to at least one embodiment;

[0025] FIG. 16D illustrates a computer system, according to at least one embodiment;

[0026] FIGS. 16E and 16F illustrate a shared programming model, according to at least one embodiment;

[0027] FIG. 17 illustrates exemplary integrated circuits and associated graphics processors, according to at least one embodiment;

[0028] FIGS. 18A-18B illustrate exemplary integrated circuits and associated graphics processors, according to at least one embodiment;

[0029] FIGS. 19A-19B illustrate additional exemplary graphics processor logic according to at least one embodiment;

[0030] FIG. 20 illustrates a computer system, according to at least one embodiment;

[0031] FIG. 21A illustrates a parallel processor, according to at least one embodiment;

[0032] FIG. 21B illustrates a partition unit, according to at least one embodiment;

[0033] FIG. 21C illustrates a processing cluster, according to at least one embodiment;

[0034] FIG. 21D illustrates a graphics multiprocessor, according to at least one embodiment;

[0035] FIG. 22 illustrates a multi-graphics processing unit (GPU) system, according to at least one embodiment;

[0036] FIG. 23 illustrates a graphics processor, according to at least one embodiment;

[0037] FIG. 24 is a block diagram illustrating a processor micro-architecture for a processor, according to at least one embodiment;

[0038] FIG. 25 illustrates a deep learning application processor, according to at least one embodiment;

[0039] FIG. 26 is a block diagram illustrating an example neuromorphic processor, according to at least one embodiment;

[0040] FIG. 27 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0041] FIG. 28 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0042] FIG. 29 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0043] FIG. 30 is a block diagram of a graphics processing engine of a graphics processor in accordance with at least one embodiment;

[0044] FIG. 31 is a block diagram of at least portions of a graphics processor core, according to at least one embodiment;

[0045] FIGS. 32A-32B illustrate thread execution logic including an array of processing elements of a graphics processor core according to at least one embodiment;

[0046] FIG. 33 illustrates a parallel processing unit ( “PPU” ) , according to at least one embodiment;

[0047] FIG. 34 illustrates a general processing cluster ( “GPC” ) , according to at least one embodiment;

[0048] FIG. 35 illustrates a memory partition unit of a parallel processing unit ( “PPU” ) , according to at least one embodiment;

[0049] FIG. 36 illustrates a streaming multi-processor, according to at least one embodiment;

[0050] FIG. 37 is an example data flow diagram for an advanced computing pipeline, in accordance with at least one embodiment;

[0051] FIG. 38 is a system diagram for an example system for training, adapting, instantiating and deploying machine learning models in an advanced computing pipeline, in accordance with at least one embodiment;

[0052] FIG. 39 includes an example illustration of an advanced computing pipeline 3810A for processing imaging data, in accordance with at least one embodiment;

[0053] FIG. 40A includes an example data flow diagram of a virtual instrument supporting an ultrasound device, in accordance with at least one embodiment;

[0054] FIG. 40B includes an example data flow diagram of a virtual instrument supporting an CT scanner, in accordance with at least one embodiment;

[0055] FIG. 41A illustrates a data flow diagram for a process to train a machine learning model, in accordance with at least one embodiment;

[0056] FIG. 41B is an example illustration of a client-server architecture to enhance annotation tools with pre-trained annotation models, in accordance with at least one embodiment; and

[0057] FIG. 42 illustrates components of a system to access a large language model, according to at least one embodiment.DETAILED DESCRIPTION

[0058] In the following description, numerous specific details are set forth to provide a more thorough understanding of at least one embodiment. However, it will be apparent to one skilled in the art that the inventive concepts may be practiced without one or more of these specific details, and that any two or more aspects of any one or more embodiments described herein may be combined.

[0059] In at least one embodiment, neural network training software, during training, selects and prunes neural network weights that are similar to an average of a set of weights that includes those weights to be pruned. In at least one embodiment, for example, said software selects and prunes neural network weights that are closest to or within a range of said average. In at least one embodiment, a technical effect of selectively pruning weights that are similar to an average of a set of weights retains inferencing accuracy of a neural network while effectively pruning nodes of that neural network. In at least one embodiment, a neural network node receives input data, processes that input data, and produces an output, where processing input data includes, at least in part, multiplying a weight to input data, summing weighted input data, and then inputting those sums into activation functions. In at least one embodiment, pruning weights that are similar to an average of weights minimizes a change to an average of weights, which in turn minimizes a decrease in neural network inferencing accuracy. In at least one embodiment, both a range and a set of weights to be averaged together are variables that may change in different embodiments based on neural network attributes, such as type, size, desired accuracy and performance characteristics. In at least one embodiment, an average comprises an average value, a mean value, or a median value. In at least one embodiment, a neural network weight is referred to as a weight. In at least one embodiment, a set of weights is a subset of weights (e.g., a row or column of a tensor of weights) . In at least one embodiment, pruning a weight comprises deactivating or  removing a weight. In at least one embodiment, pruning a weight comprises changing that weight to a value of zero.

[0060] In at least one embodiment, neural network training software performs operations to prune weights most similar to an average of a set of weights by subtracting an average of weights in a row of a weight tensor from each weight of that row. In at least one embodiment, values that are most similar refers to values within a range that is a specified number N (e.g., 2) of mean-shifted weight magnitudes that are largest among a set of mean-shifted weight magnitudes, where a larger mean-shifted weight magnitude corresponds to a weight closer to an average of a set of weights, or as otherwise described herein. In at least one embodiment, values that are most similar within a range refers to weights that lie within a range of a mean of weights, where maximum and minimum weights of that range are selected based on a percentage of that mean of weights, a value added to and subtracted from a mean of weights, values experimentally observed to generate an acceptably accurate neural network, or some combination thereof. In at least one embodiment, neural network training software then identifies a specific number of those average-subtracted values that have magnitudes that are largest in each row. In at least one embodiment, a specific number of average-subtracted values to be identified in each row is based on a number of zeros required to be present as part of a structured sparsity specification. In at least one embodiment, average-subtracted values that have magnitudes that are largest in a row have original weights that are closest to an average of all weights in a corresponding row of a weight tensor. In at least one embodiment, neural network training software performs operations to generate a set of sparse weights, at least in part, by pruning weights that do not correspond with average-subtracted values that have magnitudes that are largest in a row. In at least one embodiment, a set of sparse weights is a set of weights that includes one or more zeros, or as otherwise described herein. In at least one embodiment, neural network training software performs operations to generate a set of sparse weights, at least in part, by retaining weights that do corresponding with average-subtracted values that have magnitudes that are largest in a row. In at least one embodiment, neural network training software performs operations to generate a set of sparse weights whose average is similar to an average of those weights before pruning.

[0061] In at least one embodiment, processor (s) cause one or more neural network weights to be deactivated based on how similar those deactivated one or more weights are to an average of a  plurality of weights, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, processor (s) cause one or more weights to be deactivated based on subtracting an average of a plurality of weights from one or more weights of that plurality of weights, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, processor (s) cause one or more weights to be deactivated based on a specified number (e.g., 2) of weights to be deactivated in one or more rows of a tensor that stores a plurality of neural network weights, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, processor (s) cause one or more weights to be deactivated by multiplying a weight tensor with a sparse tensor of zeros and ones generated, at least in part, by using an average of a plurality of neural network weights, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, processor (s) cause one or more weights to be deactivated again during training of a neural network by using a sparse tensor based on an average of a plurality of neural network weights, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, processor (s) cause one or more weights to be deactivated during training of a neural network based, at least in part, on one or more estimates of one or more gradients, or as otherwise described herein at least in conjunction with FIG. 4.

[0062] FIG. 1 illustrates a system 100 that includes one or more processors comprising one or more circuits to cause one or more neural network weights to be deactivated based on how similar those weights to be deactivated are to an average of a plurality of neural network weights, according to at least one embodiment. In at least one embodiment, system 100 includes one or more processors to cause one or more neural network weights to be deactivated based on a local mean, which is an average of a subset of neural network weights, such as an average of weights stored in a row of a tensor, or an average of weights stored in layer of a neural network.

[0063] In at least one embodiment, processor (s) 108a-b perform operations of system 100 to, at least in part, cause one or more neural network weights to be deactivated during training of a neural network that uses one or more estimates of one or more gradients, or as otherwise described further herein at least in conjunction with FIG. 4. In at least one embodiment, processor (s) 108a-b perform operations of system 100 to compute, during forward propagation, a mean value of dense weights on each feature dimension of a neural network to obtain a local  mean value, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, dense weights are a set of neural network weights that do not include a zero value, or as otherwise described herein. In at least one embodiment, processor (s) 108a-b perform operations of system 100 to perform a local mean shift (e.g. by subtracting a mean from a weights) on a set of dense weights to obtain shifted weights (e.g., mean-subtracted weights) , or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, processor (s) 108a-b perform operations of system 100 to mark N elements with largest magnitudes out of M consecutive weights as 1 and mark remaining elements as 0, to obtain N: M structured sparse masks, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, processor (s) 108a-b perform operations of system 100 to perform an element-wise multiplication for N: M structured sparse masks with dense weights to obtain N: M structured sparse weights, which are then used for subsequent convolution operations, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, processor (s) 108a-b perform operations of system 100 by applying sparse fine-grained terms to a gradient during backward propagation to make sparse masks more stable by using a regularization term, or as otherwise described herein at least in conjunction with FIG. 4.

[0064] In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 1 are combined with one or more aspects of one or more embodiments described herein at least in conjunction with FIGS. 2-7. In at least one embodiment, one or more processors perform one or more operations of system 100. In at least one embodiment, one or more processors that perform one or more operations of system 100 are any one processor, or combination of processors, described herein, including processor (s) 108a-b, processor (s) 202 of FIG. 2, processor (s) 302 of FIG. 3, processor (s) 402 of FIG. 4, CPU (s) 1402 of FIG. 14, graphics processing units (GPUs) 1610 of FIG. 16, or parallel processing unit (PPU) 3300 of FIG. 33, or integration circuit 1636 of FIG. 16. In at least one embodiment, two or more processor (s) 102 are installed on different computing machines (e.g., servers) , different server racks, different data centers, or some combination thereof. In at least one embodiment, processor (s) 108a-b perform an operation used by system 100, such as an operation of local mean based sparsity API (s) module 102. In at least one embodiment, processor (s) 108a-b perform one or more operations described in conjunction with FIG. 2, such as an operation of neural network sparsity module 204. In at least one embodiment, processor (s) 108a-b perform  one or more operations described in conjunction with FIG. 3, such as an operation of neural network sparsity module 304. In at least one embodiment, processor (s) 108a-b perform one or more operations described in conjunction with FIG. 4, such as subtracting a mean of weights in a row. In at least one embodiment, processor (s) 108a-b perform one or more operations described in conjunction with FIG. 5, such as generating a sparse mask based on an N number of largest values by magnitude of operation 508. In at least one embodiment, processor (s) 108a-b perform one or more operations described in conjunction with FIG. 6, such as calling local mean based sparsity API. In at least one embodiment, processor (s) 108a-b perform one or more operations described in conjunction with FIG. 7, such as an operation of API (s) 710 to generate a sparse neural network based on a local mean.

[0065] In at least one embodiment, processor (s) 108a-b perform operations of system 100 to, at least in part, cause one or more neural network weights to be deactivated during training of a neural network that uses one or more estimates of one or more gradients, or as otherwise described further herein. In at least one embodiment, processor (s) 108a-b perform operations of system 100 to compute, during forward propagation, a mean value of dense weights on each feature dimension of a neural network to obtain a local mean value, or as otherwise described herein. In at least one embodiment, processor (s) 108a-b perform operations of system 100 to perform a local mean shift (e.g. by subtracting a mean from a weights) on a set of dense weights to obtain shifted weights (e.g., mean-subtracted weights) , or as otherwise described further herein. In at least one embodiment, processor (s) 108a-b perform operations of system 100 to mark N elements with largest magnitudes out of M consecutive weights as 1 and mark remaining elements as 0, to obtain N: M structured sparse masks, or as otherwise described further herein. In at least one embodiment, processor (s) 108a-b perform operations of system 100 to perform an element-wise multiplication for N: M structured sparse masks with dense weights to obtain N: M structured sparse weights, which are then used for subsequent convolution operations, or as otherwise described further herein. In at least one embodiment, processor (s) 108a-b perform operations of system 100 by applying sparse fine-grained terms to a gradient during backward propagation to make sparse masks more stable by using a regularization term, or as otherwise described further herein.

[0066] In at least one embodiment, system 100 is any computing system or combination of computing systems, such as those that make up one or more data centers or other facilities that house computing and networking devices. In at least one embodiment, system 100 is used to perform high performance computing tasks, neural network training, neural network inferencing, or some combination thereof. In at least one embodiment, system 100 includes an edge computing system, an accelerated computing system, a cloud computing system, a hybrid cloud computing system, or some combination thereof. In at least one embodiment, system 100 is a computing system that includes multiple distributed components connected by a network, such as an internet network. In at least one embodiment, system 100 is used in fields such as generative artificial intelligence (AI) , healthcare, genomics, engineering, aerospace, urban planning, graphics processing, finance, data storage and management, online commerce, meteorology, physics modeling, or some combination thereof. In at least one embodiment, system 100 is used to perform AI tasks such as image classification, image segmentation, autonomous driving, manufacturing defect identification, or some combination thereof. In at least one embodiment, neural networks are a component or a type of AI.

[0067] In at least one embodiment, system 100 includes local mean based sparsity API (s) module 102. In at least one embodiment, local mean based sparsity API (s) module 102 is a part of neural network training framework 110b, which is described further herein. In at least one embodiment, local mean based sparsity API (s) includes one or more API (s) performed by a processor to selectively deactivate weights that are similar within a range to an average of a plurality of weights, or as otherwise described herein. In at least one embodiment, an average is referred to as a mean. In at least one embodiment, an API refers to an function, method, procedure, or a combination of functions, methods, and / or procedures, such as those further described herein at least in conjunction with FIG. 7. In at least one embodiment, local mean based sparsity API (s) includes one or more API (s) described further herein. In at least one embodiment, processor (s) 108a-b perform an API of local mean based sparsity API (s) module 102 to calculate a mean value of weights of each row or column of an original tensor of weights. In at least one embodiment, an original tensor of weights are a set of weights of a trained neural network. In at least one embodiment, a trained neural network is a neural network that includes weights that have been adjusted to cause that neural network to perform inferencing with a level of accuracy acceptable to a user and / or an application.

[0068] In at least one embodiment, processor (s) 108a-b perform an API of local mean based sparsity API (s) module 102 to subtract a mean value from each neural network weight in a corresponding row or column, or as otherwise described herein. In at least one embodiment, processor (s) 108a-b perform an API of local mean based sparsity API (s) module 102 to calculate a magnitude of each value that results from subtracting a mean value from weights, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, processor (s) 108a-b perform an API of local mean based sparsity API (s) module 102 to identify a specified number of values with magnitudes that are largest within each row or column, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, processor (s) 108a-b perform an API of local mean based sparsity API (s) module 102 to generate a binary mask, which is a tensor of ones and zeros, where ones are stored in locations of that binary mask that correspond with locations of values previously identified with magnitudes that are largest within each row or column, and zeros are stored in remaining locations of that binary mask, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, that binary mask is referred to as binary sparse mask or sparse mask. In at least one embodiment, that binary mask is multiplied element-wise with an original tensor of weights to deactivate specific weights and generate a set of sparse weights, or as otherwise described at least in conjunction with FIG. 4. In at least one embodiment, that binary mask is used to further specify which weights of a dense set of weights to modify during one or more rounds of backpropagation used during neural network training, or as otherwise described herein at least in conjunction with FIG. 4.

[0069] In at least one embodiment, as used in any implementation described herein, unless otherwise clear from context or stated explicitly to contrary, terms such as “system, ” “device, ” “components, ” “framework, ” and “module, ” and nominalized verbs (e.g., compiler, scheduler, manager, and / or other terms) each refers to any combination of software logic, firmware logic, hardware logic, and / or circuitry configured to provide functionality described herein. In at least one embodiment, any combination of software logic, firmware logic, hardware logic, and / or circuitry configured to provide functionality described herein is referred to as a component. In at least one embodiment, any component described herein are combined and / or communicatively connected with at least one other component, regardless of how such components are described to be combined and / or communicatively connected in other embodiments. In at least one  embodiment, software may be embodied as a software package, code, and / or instruction set or instructions. In at least one embodiment, hardware includes, singly or in any combination, hardwired circuitry, programmable circuitry, state machine circuitry, fixed function circuitry, execution unit circuitry, and / or firmware that stores instructions executed by programmable circuitry. In at least one embodiment, modules may, collectively or individually, be embodied as circuitry that forms part of a larger system, for example, an integrated circuit (IC) , system on-chip (SoC) , and so forth. In at least one embodiment, any one or more architectures of any circuits of one or more modules are represented as a register-transfer level (RTL) representation and / or another fabless representation that may be licensed and / or used in tape-out, a final phase in IC design before being used in manufacturing an IC. In at least one embodiment, any reference to a module performing one or more operations refers to one or more processors performing one or more operations of that module.

[0070] In at least one embodiment, system 100 includes user device 104. In at least one embodiment, user device 104 is a computing system that includes a user interface. In at least one embodiment, a user device 104 is referred to as a client device. In at least one embodiment, a user inputs information about neural networks to be trained through user device 104. In at least one embodiment, information about neural networks includes activation functions, weights, biases, activation values, fixed layers, trainable layers, adapters, training parameters, or some combination thereof.

[0071] In at least one embodiment, user device 104 includes processor (s) 108a. In at least one embodiment, processor (s) 108a are any one processor, or combination of processors, described herein, including processor (s) 208 of FIG. 2, processor (s) 308 of FIG. 3, CPU (s) 1402 of FIG. 14, graphics processing units (GPUs) 1610 of FIG. 16, parallel processing unit (PPU) 3300 of FIG. 33, or accelerator integration circuit 1636 of FIG. 16. In at least one embodiment, user device 104 includes an interface, such as a user interface, graphical user interface, command line interface, or some combination thereof. In at least one embodiment, processor (s) 108a perform operations of user device 104 to receive or otherwise obtain API commands, API input parameters, or some combination thereof, used to deactivate neural network weights that are most similar to an average of a plurality of weights, or as otherwise described herein.

[0072] In at least one embodiment, user device 104 includes neural network training framework 110a. In at least one embodiment, a neural network training framework includes neural network training software. In at least one embodiment, a neural network training framework is any combination of hardware, firmware, or software used to build, customize, deploy, or a some combination thereof, one or more neural networks. In at least one embodiment, neural network training framework 110a is, or includes, at least a part of local mean based sparsity API (s) module 102 of FIG. 1, neural network training b, neural network sparsity module 204 of FIG. 2, neural network sparsity module 304 of FIG. 3, neural network training module 404 of FIG. 4, training framework 904 of FIG. 9, or some combination thereof. In at least one embodiment, neural network training framework 110a is at least a portion of neural network training framework such as Zen Deep Neural Network (ZenDNN) ,  VitisTM,  ROCm,  Open Data Hub,  NeMo, MXNet, PyTorch, or TensorFlow, each of which may rely on libraries such as cuDNN,  Data Center GPU Manager (DCGM) ,  Collective Communications Library (NCCL) ,  Developer Data Loading Library (DALI) , or some combination thereof, to provide accelerated computing on underlying hardware. In at least one embodiment, a neural network training framework is referred to as a deep learning training framework or deep learning framework.

[0073] In at least one embodiment, system 100 includes network 110. In at least one embodiment, user device 104 is communicatively connected to network 110. In at least one embodiment, network 110 may be one or more of any type of communication network, such as a managed network (e.g., enterprise network) , cloud network, internet, local private network, or some combination thereof. In an embodiment, network 110 is a local network. In at least one embodiment, network 110 is communicatively connected to any one or more components of data center 106. In at least one embodiment, a neural network training framework uses, at least in part, network 110 to perform at least one neural network training operation as part of a cloud-native neural network training framework, such as Red Open Data Hub or NeMo. In at least one embodiment, a cloud-native neural network training framework refers to a framework that allows a user or application to perform a neural network operation remotely via computing devices connected by a network, such as network 110.

[0074] In at least one embodiment, system 100 includes data center 106. In at least one embodiment, data center 106 is one or more data centers. In at least one embodiment, data center 106 is at least a portion of data center 1000 described at least in conjunction with FIG. 10. In at least one embodiment, a data center is any facility which houses computer and networking devices. In at least one embodiment, a data center includes processors, such as processor (s) 108b, that perform operations in parallel to process massive data sets of multiple dimensions. In at least one embodiment, a data center performs one or more neural network tasks. In at least one embodiment, at least a portion of computing resources of data center 106 is accessed remotely by a user via network 110 to train a neural network. In at least one embodiment, a reference to machine learning, artificial intelligence, or deep learning refers to an aspect of any neural network described herein.

[0075] In at least one embodiment, data center 106 includes processor (s) 108b. In at least one embodiment, processor (s) 108b are any one processor, or combination of processors, described herein, including processor (s) 202 of FIG. 2, processor (s) 302 of FIG. 3, CPU (s) 1402 of FIG. 14, graphics processing units (GPUs) 1610 of FIG. 16, parallel processing unit (PPU) 3300 of FIG. 33, or accelerator integration circuit 1636 of FIG. 16.

[0076] In at least one embodiment, system 100 is implemented as one or more processors including one or more circuits or a computer system including one or more processors to use, or otherwise cause, one or more neural network weights to be deactivated based on how similar those weights to be deactivated are within a range to an average of a plurality of neural network weights, or as otherwise described herein. In at least one embodiment, system 100 is implemented as a non-transitory computer readable storage medium storing instructions that, if performed by one or more processors of a computer system, cause said computer system to use, or otherwise cause, one or more neural network weights to be deactivated based on how similar those weights to be deactivated are within a range to an average of a plurality of neural network weights, or as otherwise described herein. In at least one embodiment, system 100 is implemented as a processor including one or more circuits or a computer system including one or more processors to perform one or more operations to only store activation values of trainable neural network layers or as otherwise described herein.

[0077] In at least one embodiment, processor (s) 108b is, or includes, at least a part of local mean based sparsity API (s) module 102 of FIG. 1, neural network training b, neural network sparsity module 204 of FIG. 2, neural network sparsity module 304 of FIG. 3, neural network training module 404 of FIG. 4, training framework 904 of FIG. 9. In at least one embodiment, neural network training framework 110b is a portion of a neural network training framework that also includes neural network training framework 110a. In at least one embodiment, processor (s) 108b perform operations of neural network training framework 110b to generate or modify components of a neural network. In at least one embodiment, processor (s) 108b perform operations of neural network training framework 110b such as matrix multiplication operations, activation functions, loss functions, data normalization operations, quantization operations, weight modification operations, or some combination thereof.

[0078] In at least one embodiment, neural network training framework 110b is at least a portion of a neural network training framework, such as training framework 904 of FIG. 9. In at least one embodiment, neural network framework 110b is at least a portion of neural network training framework such as Zen Deep Neural Network (ZenDNN) ,  VitisTM,  ROCm,  Open Data Hub,  NeMo, MXNet, PyTorch, or TensorFlow, each of which may rely on libraries such as cuDNN,  Data Center GPU Manager (DCGM) ,  Collective Communications Library (NCCL) ,  Developer Data Loading Library (DALI) , or some combination thereof, to provide accelerated computing on underlying hardware. In at least one embodiment, neural network framework 110b is part of a cloud-based generative AI framework used to create, customize, and deploy generative AI models. In at least one embodiment, a neural network training framework is referred to as a deep learning framework.

[0079] In at least one embodiment, processor (s) 108b include neural network (s) 112. In at least one embodiment, processor (s) 108b perform operations of neural network (s) 112 to perform one or more mathematical functions of neural network (s) 112, functions such as addition functions, matrix multiplication functions, activation functions, or some combination thereof. In at least one embodiment, processor (s) 108b perform operations of neural network (s) 112 as part of neural network training or otherwise.

[0080] In at least one embodiment, a neural network is referred to as a neural network model, a neural model, a deep learning model, a deep learning network, or deep neural network (DNN) . In at least one embodiment, a neural network includes one or more neural networks. In at least one embodiment, a neural network includes any neural network discussed herein, including those discussed in conjunction with FIGS. 9 and 42. In at least one embodiment, a portion of a neural network is a component of a neural network. In at least one embodiment, a portion of a neural network is a layer, a node, a function, a value, or some combination thereof. In at least one embodiment, a neural network includes processors, memory, functions, and neural network parameters used to make inferences based on input data. In at least one embodiment, neural network parameters include values that affect inferencing performance of a neural network, values such as weights, coefficients, biases, or some combination thereof. In at least one embodiment, values are referred to as data values. In at least one embodiment, neural network parameters are repeatedly modified based on rewards generated during a deep learning reinforcement neural network training process. In at least one embodiment, neural network parameters include parameters that indicate learning rates of a neural network, local iterations of a neural network, aggregation weights of a neural network, a number of neurons of neural network, or some combination thereof.

[0081] In at least one embodiment, a neural network is a large language model (LLM) , recurrent neural network (RNN) , a convolutional neural network (CNN) , generative adversarial network (GAN) , transformer, graph neural network (GNN) , or some combination thereof. In at least one embodiment, a neural network is a CNN such as U-Net with a 5-level encoder-decoder network architecture with residual blocks at every level. In at least one embodiment, a neural network is at least a portion of LLM 4212 of FIG. 4212. In at least one embodiment, a residual block is a stack of neural network layers, where an output of a layer is added to another layer deeper in that residual block. In at least one embodiment, a layer is a structure or network topology that contains nodes corresponding to a feature extracted from a dataset. In at least one embodiment, an encoder-decoder network includes two recurrent neural networks, one to encode input data and another to decode encoded data. In at least one embodiment, a recurrent network is a neural network that uses sequential data. In at least one embodiment, a training system uses training data to train an untrained neural network to generate a trained neural network, using systems and methods such as those described herein at least in conjunction with FIG. 9. In at  least one embodiment, an untrained neural network is a neural network which has been partially trained, and for which additional training is to occur, or as otherwise described herein at least in conjunction with FIG. 9. In at least one embodiment, training data is a training dataset. In at least one embodiment, a trained neural network is a neural network that has undergone a process of learning from a dataset by, at least in part, adjusting weights of that neural network in order to cause that neural network to perform inferences on previously unseen input data at a level acceptable to a user and / or an application. In at least one embodiment, a user determines that a trained neural network is not a final version of that neural network and subjects that trained neural network to further training or fine-tuning as described further herein. In at least one embodiment, a trained neural network that will undergo further training or fine-tuning is referred to as a pre-trained neural network.

[0082] In at least one embodiment, processor (s) 108b perform local mean based sparsity API (s) module 102, neural network training framework 110a-b, neural network (s) 112, or some combination thereof to generate sparse neural network 114. In at least one embodiment, processor (s) 108b perform operations to generate sparse neural network 114 by modifying one or more portions of neural network 112. In at least one embodiment, sparse neural network 114 is neural network 112 with one or more weights deactivated based on their similarity within a range to one or more means of neural network weights of neural network 112, or as otherwise described herein at least in conjunction with FIG. 4.

[0083] FIG. 2 illustrates a block diagram of system 200 that includes one or more processors comprising one or more circuits to selectively deactivate one or more neural network weights based on their similarity to a mean of a plurality of neural network weights, according to at least on embodiment. In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 2 are combined with one or more aspects of one or more embodiments described herein at least in conjunction with FIGS. 1 and 3-7. In at least one embodiment, one or more processors perform one or more operations of system 200. In at least one embodiment, one or more processors that perform one or more operations of system 200 are any one processor, or combination of processors, described herein, including processor (s) 108a-b of FIG. 1, processor (s) 202, processor (s) 302 of FIG. 3, processor (s) 402 of FIG. 4, CPU (s) 1402 of FIG. 14, graphics processing units (GPUs) 1610 of FIG. 16, parallel processing unit (PPU)  3300 of FIG. 33, or integration circuit 1636 of FIG. 16. In at least one embodiment, two or more processor (s) 202 are installed on different computing machines (e.g., servers) , different server racks, different data centers, or some combination thereof. In at least one embodiment, processor (s) 202 perform an operation used by system 100, such as an operation of local mean based sparsity API (s) module 102. In at least one embodiment, processor (s) 202 perform one or more operations described in conjunction with FIG. 2, such as an operation of neural network sparsity module 204. In at least one embodiment, processor (s) 202 perform one or more operations described in conjunction with FIG. 3, such as an operation of neural network sparsity module 304. In at least one embodiment, processor (s) 202 perform one or more operations described in conjunction with FIG. 4, such as subtracting a mean of weights in a row. In at least one embodiment, processor (s) 202 perform one or more operations described in conjunction with FIG. 5, such as generating a sparse mask based on an N number of largest values by magnitude of operation 508. In at least one embodiment, processor (s) 202 perform one or more operations described in conjunction with FIG. 6, such as calling local mean based sparsity API. In at least one embodiment, processor (s) 202 perform one or more operations described in conjunction with FIG. 7, such as an operation to generate a sparse neural network based on a local mean.

[0084] In at least one embodiment, system 200 includes neural network sparsity module 204. In at least one embodiment, neural network sparsity module 204 is, or includes, at least a part of local mean based sparsity API (s) module 102 of FIG. 1, neural network training framework 110a-b of FIG. 1, neural network sparsity module 304 of FIG. 3, neural network training module 404 of FIG. 4, training framework 904 of FIG. 9, or some combination thereof.. In at least one embodiment, neural network sparsity module 204 performs operations to selectively deactivate neural network weights to generate a set of sparse neural network weights using different techniques. In at least one embodiment, neural network sparsity module 204 performs operations to selectively deactivate neural network weights based on magnitudes of those weights without factoring in or otherwise considering a mean value before selecting which weights to deactivate. In at least one embodiment, neural network sparsity module 204 performs operations to selectively deactivate neural network weights based on a similarity of those weights to an average of neural network weights.

[0085] In at least one embodiment, FIG. 2 depicts weight distributions of dense weights as well as sparse weights. In at least one embodiment, graph 206 represents a distribution of dense weights and sparse weights, or retained weights, with a vertical axis representing a number of weights and a horizontal axis representing a weight value. In at least one embodiment, graph 206 overlays representations of a distribution of dense weights, a distribution of retained weights, a distribution of removed weights, a mean of dense weights, and a mean of retained weights. In at least one embodiment, graph 206 represents a distribution of dense weights with weight distribution 208a. In at least one embodiment, graph 206 represents a mean of dense weights with dash-dot-dash line 207a. In at least one embodiment, neural network sparsity module 204 removes weights based on weight magnitude, which results in a distribution of retained weights represented in graph 206 with a solid grey color. In at least one embodiment, weights removed by neural network sparsity module 204 are represented with horizontal lines in graph 206. In at least one embodiment, graph 206 depicts an average of retained weights with dotted line 210a.

[0086] In at least one embodiment, an average of dense weights represented by dash-dot-dash line 207a and a mean of retained weights represented by dotted line 210a are used to calculate or represent a change to an average of weights due to a removal of one or more dense weights. In at least one embodiment, a change to a mean of weights due to a removal of one or more dense weights is referred to as a bias shift or local bias shift, which is represented by arrow 211a. In at least one embodiment, a change to a mean of weights due to a removal of one or more dense weights is referred to as a bias shift because that change appears as if one or more bias values have been added or subtracted to one or more dense weights, or as if a mean of dense weights has been shifted, or changed, by one or more values or bias values. In at least one embodiment, a change to a mean of weights due to a removal of one or more dense weights is referred to as a local bias shift because that change affects a mean of weights that are associated with a particular layer, tensor, tensor row, or tensor column of a neural network. In at least one embodiment, a change to a mean of weights due to a removal of one or more dense weights correlates with a decrease in neural network inferencing accuracy.

[0087] In at least one embodiment, graph 212 represents a distribution of dense weights and sparse weights, or retained weights, with a vertical axis representing a number of weights and a horizontal axis representing a weight value. In at least one embodiment, graph 212 overlays  representations of a distribution of dense weights, a distribution of retained weights, a distribution of removed weights, a mean of dense weights, and a mean of retained weights. In at least one embodiment, graph 212 represents a distribution of dense weights with weight distribution 208b. In at least one embodiment, graph 212 represents a mean of dense weights with dash-dot-dash line 207a. In at least one embodiment, neural network sparsity module 204 removes weights based on how similar those removed weights are to a mean of dense weights, or as described further herein at least in conjunction with FIG. 4. In at least one embodiment, neural network sparsity module 204 removes weights based on how similar those removed weights are to a mean of dense weights, which results in a distribution of retained weights represented in graph 212 with a solid grey color. In at least one embodiment, removing weights based on how similar within a range those removed weights are to a mean of dense weights is referred to removing weights based on a mean distance, or removing weights based on a mean basis. In at least one embodiment, weights removed by neural network sparsity module 204 are represented with horizontal lines in graph 206. In at least one embodiment, graph 212 depicts an average of retained weights with dotted line 210a.

[0088] In at least one embodiment, an average of dense weights represented by dash-dot-dash line 207b and a mean of retained weights represented by dotted line 210b are used to calculate or represent a change to an average of weights due to a removal of one or more dense weights. In at least one embodiment, a change to a mean of weights due to a removal of one or more dense weights is referred to as a bias shift or local bias shift. In at least one embodiment, graph 212 represents bias shift 211b as a gap or difference between dash-dot-dash line 207a (mean of dense weights) and dotted line 210a (mean of retained weights) . In at least one embodiment, removal of weights based on a similarity of those removed weights to a mean of weights results in reduced change to a mean of weights, or reduced bias shift, as seen by a comparison between a gap or difference of bias shift 211a of graph 206 and bias shift 211b of graph 212. In at least one embodiment, processor (s) will perform neural network inferencing tasks using retained weights shown in graph 212 with greater accuracy than performing such tasks by using retained weights shown in graph 206. In at least one embodiment, graph 212 shows that weights removed by a mean distance removes those weights closest to a mean of dense weights, unlike weights removed by magnitude as shown in graph 206.

[0089] FIG. 3 illustrates a block diagram of system 300 that includes one or more processors comprising one or more circuits to deactivate neural network weights that are most similar to a mean of a plurality of weights, according to at least one embodiment. In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 3 are combined with one or more aspects of one or more embodiments described herein at least in conjunction with FIGS. 1-2 and 4-7. In at least one embodiment, one or more processors perform one or more operations of system 300. In at least one embodiment, one or more processors that perform one or more operations of system 300 are any one processor, or combination of processors, described herein, including processor (s) 108a-b of FIG. 1, processor (s) 202 of FIG. 2, processor (s) 302, processor (s) 402 of FIG. 4, CPU (s) 1402 of FIG. 14, graphics processing units (GPUs) 1610 of FIG. 16, parallel processing unit (PPU) 3300 of FIG. 33, or integration circuit 1636 of FIG. 16. In at least one embodiment, two or more processor (s) 302 are installed on different computing machines (e.g., servers) , different server racks, different data centers, or some combination thereof. In at least one embodiment, processor (s) 302 perform an operation used by system 100, such as an operation of local mean based sparsity API (s) module 102. In at least one embodiment, processor (s) 302 perform one or more operations described in conjunction with FIG. 2, such as an operation of neural network sparsity module 204. In at least one embodiment, processor (s) 302 perform one or more operations described in conjunction with FIG. 3, such as an operation of neural network sparsity module 304. In at least one embodiment, processor (s) 302 perform one or more operations described in conjunction with FIG. 4, such as subtracting a mean of weights in a row. In at least one embodiment, processor (s) 302 perform one or more operations described in conjunction with FIG. 5, such as generating a sparse mask based on an N number of largest values by magnitude of operation 508. In at least one embodiment, processor (s) 302 perform one or more operations described in conjunction with FIG. 6, such as calling local mean based sparsity API. In at least one embodiment, processor (s) 302 perform one or more operations described in conjunction with FIG. 7, such as an operation to generate a sparse neural network based on a local mean.

[0090] In at least one embodiment, system 300 includes neural network sparsity module 304. In at least one embodiment, neural network sparsity module 304 is, or includes, at least a part of local mean based sparsity API (s) module 102 of FIG. 1, neural network training framework 110a-b of FIG. 1, neural network sparsity module 204 of FIG. 2, neural network training module  404 of FIG. 4, training framework 904 of FIG. 9, or some combination thereof. In at least one embodiment, processor (s) 302 perform operations of neural network sparsity module 304 to selectively deactivate weights of a set of dense weights according to different techniques. In at least one embodiment, neural network sparsity module 304 selectively deactivates weights based on magnitudes of each weight without factoring in or otherwise considering a distance or similarity between a weight to be deactivated and a mean of a set of weights, or as otherwise described herein at least in conjunction with FIG. 4.

[0091] In at least one embodiment, FIG. 3 includes graph 306, which represents multiple means of different sets of retained weights with respect to multiple means of corresponding sets of dense weights. In at least one embodiment, processor (s) 302 performs operations of neural network sparsity module 304 to output data used, at least in part, to generate graph 306. In at least one embodiment, graph 306 depicts mean values of a set of dense weights along a horizontal axis. In at least one embodiment, graph 306 depicts mean values of a set of retained weights generated using a zero basis with a grey-colored point placed along a vertical axis. In at least one embodiment, graph 306 depicts mean values of a set of retained weights generated using a mean basis with a black-colored point placed along a vertical axis. In at least one embodiment, a zero basis refers to selectively deactivating weights without factoring in or otherwise considering a mean value during selection of those weights. In at least one embodiment, point 308 represents a mean of a set dense weights, -0.12, and a corresponding mean of a set of retained weights, -0.20, generated by using a zero basis. In at least one embodiment, a comparison of means represented by point 308 indicates a change to an average of a set of weights, or bias shift, of -0.08, where a bias shift is further described herein at least in conjunction with FIG. 2.

[0092] In at least one embodiment, a mean basis refers to selectively removing weights by factoring in or otherwise considering a mean value when selecting which weights to remove, or as described further herein at least in conjunction with FIG. 4. In at least one embodiment, point 310 indicates a mean of a set of dense weights, -0.12, and a corresponding mean of a set of retained weights, -0.12, generated by using a mean basis. In at least one embodiment, a comparison of means represented by point 310 indicates a change to an average of a set of weights, or bias shift, of 0.00, where a bias shift is further described herein at least in conjunction  with FIG. 4. In at least one embodiment, graph 306 shows that sets of a retained weights generated by using a mean basis exhibit little to no bias shift.

[0093] FIG. 4 illustrates a block diagram of system 400 that includes one or more processors comprising one or more circuits to deactivate one or more neural network weights that are most similar to a mean of a plurality of neural network weights, according to at least one embodiment. In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 4 are combined with one or more aspects of one or more embodiments described herein at least in conjunction with FIGS. 1-3 and 5-7. In at least one embodiment, one or more processors perform one or more operations of system 400. In at least one embodiment, one or more processors that perform one or more operations of system 400 are any one processor, or combination of processors, described herein, including processor (s) 108a-b of FIG. 1, processor (s) 202 of FIG. 2, processor (s) 302 of FIG. 3, processor (s) 402, CPU (s) 1402 of FIG. 14, graphics processing units (GPUs) 1610 of FIG. 16, parallel processing unit (PPU) 3300 of FIG. 33, or accelerator integration circuit 1636 of FIG. 16. In at least one embodiment, two or more processor (s) 402 are installed on different computing machines (e.g., servers) , different server racks, different data centers, or some combination thereof. In at least one embodiment, processor (s) 402 perform an operation used by system 100, such as an operation of local mean based sparsity API (s) module 102. In at least one embodiment, processor (s) 402 perform one or more operations described in conjunction with FIG. 2, such as an operation of neural network sparsity module 204. In at least one embodiment, processor (s) 402 perform one or more operations described in conjunction with FIG. 3, such as an operation of neural network sparsity module 304. In at least one embodiment, processor (s) 402 perform one or more operations described in conjunction with FIG. 4, such as subtracting a mean of weights in a row. In at least one embodiment, processor (s) 402 perform one or more operations described in conjunction with FIG. 5, such as generating a sparse mask based on an N number of largest values by magnitude of operation 508. In at least one embodiment, processor (s) 402 perform one or more operations described in conjunction with FIG. 6, such as calling local mean based sparsity API. In at least one embodiment, processor (s) 402 perform one or more operations described in conjunction with FIG. 7, such as an operation to generate a sparse neural network based on a local mean.

[0094] In at least one embodiment, processor (s) 402 perform operations of neural network training module 404. In at least one embodiment, neural network training module 404 is, or includes, at least a part of local mean based sparsity API (s) module 102 of FIG. 1, neural network training framework 110a-b of FIG. 1, neural network sparsity module 204 of FIG. 2, neural network sparsity module 304 of FIG. 3, training framework 904 of FIG. 9, or some combination thereof. In at least one embodiment, neural network training module 404 includes a neural network training framework that performs operations to train a neural network using estimates of gradients during backpropagation. In at least one embodiment, neural network training module 404 performs operations to estimate gradients when a neural network includes neural network functions or values that are discrete or not differentiable. In at least one embodiment, a neural network includes a discrete function when that neural network includes a function used to quantize neural network values. In at least one embodiment, quantization of neural network values refers to one or more performs of one or more functions to change representation of a neural network parameter from one data format (e.g., FP16) to another data format (e.g., INT8) . In at least one embodiment, neural network training module 404 performs operations to selectively remove neural network weights using a local mean (LM) as further described herein, and to estimate gradients using one or more operations of a set of operations collectively referred to as Straight-Through Estimator (STE) . In at least one embodiment, neural network training module 404 performs one or more operations of a set of operations collectively referred to as Sparse-Refined Straight-Through Estimator (SR-STE) . In at least one embodiment, neural network training module 404 performs a set of operations collectively referred to as LM-STE, where those operations use one or more local means and one or more estimated gradients as described further herein.

[0095] In at least one embodiment, neural network training module 404 perform operations depicted as local mean based sparsity process 406. In at least one embodiment, local mean based sparsity process depicts, for ease of reference, weights with nonzero values in boxes with greyed-out backgrounds and weights with zero values in boxes with white backgrounds. In at least one embodiment, each grid of local mean based sparsity process 406 depicts a tensor of values stored in one or more storage devices of processor (s) 402. Storage devices of processor (s) 402 include any memory described herein, such as memory devices described in conjunction with FIG. 8,  memory partition unit of FIG. 35, memory assigned as part of a processor partition as with an  Multi-Instance GPU partition, or some combination thereof.

[0096] In at least one embodiment, local mean based sparsity process 406 depicts data transferred (e.g., a transfer of weights) and operations performed (e.g., element-wise multiplication) during forward propagation with a solid black line. In at least one embodiment, local mean based sparsity process 406 depicts data transferred (e.g., a transfer of neural network weights) and operations performed (e.g., element-wise multiplication) during backward propagation with a dashed black line.

[0097] In at least one embodiment, neural network training module 404 performs operations that form part of a forward propagation phase of a neural network training process. In at least one embodiment, local mean based sparsity process 406 calculates a mean of all weights in each row of a dense neural network weight tensor, such as dense weight tensor 408. In at least one embodiment, a dense neural network weight tensor and its values are mathematically represented as Wl. In at least one embodiment, a superscript l represents a layer of a neural network. In at least one embodiment, neural network training module 404 calculates a mean of weights in each row of a tensor of dense weights as part of local mean based sparsity process 406. In at least one embodiment, one or more operations described herein are performed per column of a weight tensor as opposed to per row.

[0098] In at least one embodiment, neural network training module 404 stores, in a separate tensor, a mean of weights found (e.g., stored) in one or more rows of a dense weight tensor. In at least one embodiment, neural network training module 404 stores a mean of weights of one or more rows in tensor 410, which is a one-dimensional array that indexes each mean with a corresponding row of a dense weight tensor, such as dense weight tensor 408. In at least one embodiment, tensor 410 indexes each mean with a corresponding row of a dense weight tensor by using known indexing techniques. In at least one embodiment, tensor 410 is mathematically represented as Zl.

[0099] In at least one embodiment, neural network training module 404 performs operations to subtract, from each weight in a row of a dense weight tensor, a mean of all weights in that row. In at least one embodiment, a mean of all weights in a row of a tensor is referred to as a local mean. In at least one embodiment, local mean based sparsity process 406 outlines an example of  subtracting, from each weight in a row of a dense weight tensor, a mean of all weights in that row with subtraction operations 412. In at least one embodiment, subtraction operations 412 depicts a local mean value, 0.25, stored in a bottom row of a one-dimensional tensor, tensor 410. In at least one embodiment, storing local mean value 0.25 in a bottom row of tensor 410 indicates, at least in part, that 0.25 is a local mean value for a bottom row of corresponding dense weight dense weight tensor 408. In at least one embodiment, neural network training module 404 subtracts local mean 0.25 from each weight stored in a corresponding bottom row of dense weights 408, 0.2, 0.3, 0.1, and 0.4. In at least one embodiment, neural network training module 404 subtracts local mean 0.25 from each weight in a corresponding bottom row of dense weights 408 to generate a value, alternatively referred to herein as a mean-subtracted weight, subtracted weight, subtracted value, or reduced value. In at least one embodiment, neural network training module 404 calculates a magnitude of each mean-subtracted weight and stores those magnitudes in a bottom row of a tensor, such as tensor 414, with dimensions equal to that of a dense weight tensor, as shown with subtraction operations 412. In at least one embodiment, storing magnitudes of mean-subtracted weights in a bottom row of tensor 414 indicates, at least in part, that each of those magnitudes of mean-subtracted weights are based on a dense weight value in a corresponding location of a bottom row of dense weights 408. In at least one embodiment, for example, a leftmost value of a bottom row of tensor 414, 0.05, is a magnitude of a mean-subtracted weight that is based on subtracting a mean of a bottom row of dense weight dense weight tensor 408, 0.25, from a leftmost weight of that bottom row, 0.2.

[0100] In at least one embodiment, mean-subtracted weights are values of a weight, such as a weight of dense weight tensor, after a local mean (e.g., a mean of weights in a row) has been subtracted from each weight that comprises that local mean. In at least one embodiment, a tensor of magnitudes of mean-subtracted weights is mathematically represented as |Wl-Zl|. In at least one embodiment, tensor 414 indexes each magnitude of a subtracted weight with its original dense weight of dense weight tensor 408 by using known indexing techniques.

[0101] In at least one embodiment, neural network training module 404 performs operations to generate a sparse mask, such as sparse mask tensor 416. In at least one embodiment, neural network training module 404 uses sparse mask tensor 416 to generate a set of sparse weights based on a dense set of weights. In at least one embodiment, a sparse mask is a tensor applied  (e.g., multiplied with) to a tensor of dense weights to generate a tensor of sparse weights. In at least one embodiment, a sparse mask is referred to as a pruned weight mask. In at least one embodiment, a sparse mask is a tensor of binary values, such as zeros and ones, that are multiplied element-wise to a tensor of dense weights. In at least one embodiment, local mean based sparsity process 406 depicts element-wise multiplication using a circle with a dot in its center. In at least one embodiment, a sparse mask of binary values is referred to as a sparse binary mask. In at least one embodiment, a sparse mask is mathematically represented as a Bl.

[0102] In at least one embodiment, neural network training module 404 generates sparse mask tensor 416 by, in part, identifying within each row of tensor 414, a specified number, N, of magnitudes of mean-subtracted weights that are largest within that row. In at least one embodiment, a specified number, N, is selected based on structured sparsity specifications of computing hardware (e.g., GPU) that recommend or require a specific arrangement or storage of zero and nonzero values in tensors or memory locations. In at least one embodiment, structured sparsity specifications are described with a ratio such as N: M, where N represents a number (e.g., 2) of zeros that must be stored within every M number (e.g. 4) of contiguous memory or tensor locations. In at least one embodiment, neural network sparsity module 404 selects or identifies two (N=2) , magnitudes of mean-subtracted weights, 0.15 and 0.15, that are largest within a bottom row of tensor 414 based on a GPU’s 2: 4 structured sparsity specification, which requires 2 weights to be zero for every 4 contiguous memory or tensor locations.

[0103] In at least one embodiment, neural network training module 404 generates sparse mask tensor 416 by generating a tensor of ones and zeros and with dimensions identical to those of tensor 414. In at least one embodiment, neural network training module 404 generates sparse mask tensor 416 in part by following structured sparsity specifications of computing hardware that is assigned to perform operations using sparse weights generated by sparse mask tensor 416. In at least one embodiment, neural network training module 404 generates sparse mask tensor 416 by storing a value of one in each location of that sparse mask tensor that corresponds to a subtracted weight of tensor 414 identified as having one of N largest magnitudes of mean-subtracted weights, or as described further herein. In at least one embodiment, neural network training module 404 generates sparse mask tensor 416 by storing a value of zero in each location  of that sparse mask tensor that does not correspond to a subtracted weight of tensor 414 identified as having one of N largest magnitudes of mean-subtracted weights.

[0104] In at least one embodiment, neural network training module 404, instead of generating a sparse mask tensor of identical dimensions to tensor 414, changes values of tensor 414 to become zeros and ones. In at least one embodiment, neural network training module 404 changes to a value of one, magnitudes of tensor 414 identified as having one of N largest magnitudes in its respective row. In at least one embodiment, neural network training module 404 changes to a value of zero, magnitudes of tensor 414 not identified as having one of N largest magnitudes in its respective row.

[0105] In at least one embodiment, sparse mask tensor 416 is a sparse binary mask whose values are multiplied element-wise with a tensor of dense weights, such as dense weight tensor 408, to generate a set of sparse weights, such as sparse weight tensor 420. In at least one embodiment, a set of sparse weights is a set of weights, whether that set of weights includes a zero value or not, in which one or more nonzero weights have been deactivated or changed to a value of zero. In at least one embodiment, a set of sparse weights is a set of neural network values that include at least one weight value and at least one zero value based on a set of dense weights.

[0106] In at least one embodiment, neural network training module 404 generates a tensor of sparse weights, such as sparse weight tensor 420, where a mean of each row or column of weights is identical, if not similar, to a mean of each row or column of a tensor of dense weights, such as dense weight tensor 408. In at least one embodiment, neural network training module 404 generates a tensor of sparse weights that exhibit little to no bias shift, or as described further herein at least in conjunction with FIG. 2. In at least one embodiment, a tensor of sparse weights is mathematically represented as In at least one embodiment, each row of weights in sparse weight tensor 420 includes rows of two zero values and two nonzero weight values in accordance with 2: 4 structured sparsity specifications. In at least one embodiment, each row of sparse weight tensor 420 includes nonzero weights whose mean is identical to a corresponding mean of a row of dense weight tensor 408. In at least one embodiment, as an example, a bottom row of sparse weight tensor 420 includes nonzero weights of 0.1 and 0.4,  which exhibits a mean of 0.25, which is identical to a mean of a corresponding, bottom row of dense weight tensor 408.

[0107] In at least one embodiment, neural network training module 404 continues to perform operations of forward propagation by performing matrix multiplication between a tensor of input data, such as input data tensor 421, and a tensor of sparse weights, such as sparse weight tensor 420 to generate a new tensor of data, such as tensor 422, to be input into another layer of a neural network, data such as activation values that represent features identified in input data tensor 421. In at least one embodiment, local mean based sparsity process 406 depicts matrix multiplication by using a circle with an X in its middle. In at least one embodiment, input data tensor 421 is mathematically represented as xl. In at least one embodiment, a tensor of data generated based on matrix multiplication between input data tensor 421 and sparse weight tensor 420 is tensor 422. In at least one embodiment, tensor 422 is mathematically represented as xl+1.

[0108] In at least one embodiment, neural network training module 404 performs operations of backward propagation by performing derivatives with respect to tensor xl+1, such as tensor 422. In at least one embodiment, neural network training module 404 performs derivatives of tensor 422 to generate values of tensor 424. In at least one embodiment, tensor 424 is mathematically represented as In at least one embodiment, neural network training module 404 performs matrix multiplication operations between tensor 422 and tensor 424 to generate a tensor of weight gradients, such as tensor 426. In at least one embodiment, a tensor of weight gradients is represented mathematically as In at least one embodiment, neural network training module 404 uses weight gradients to update a set of dense weights, such as dense weight tensor 408. In at least one embodiment, neural network training module 404 performs operations to modify specific weights of a dense weight tensor, such as dense weight tensor 408, before being updated by a tensor of weight gradients, such as tensor 426, by using a modification of sparse mask tensor 416. In at least one embodiment, neural network training module 404 performs element-wise multiplication between weights of a dense tensor, such as dense weight tensor 408, with a modified sparse mask, such as sparse mask tensor 416 modified by inverting each 0 to 1 and each 1 to 0, and then multiplying those values with a constant γ, which represents a sparse-refined term known to be used during neural network training. In at least one embodiment, a  modified sparse mask is referred to as a modified sparse tensor. In at least one embodiment, constant γ represents a neural network learning rate. In at least one embodiment, element-wise multiplication between weights of a dense tensor and a modified sparse mask is mathematically represented as γ (1-Bl) ⊙Wl. In at least one embodiment, γ (1-Bl) is referred to as a regularization term.

[0109] In at least one embodiment, neural network training module 404 performs element-wise multiplication between weights of a dense tensor and a modified sparse mask multiplied with a sparse-refined term during multiple rounds of backpropagation to regularly modify one or more dense weights before updating and selectively removing some of those dense weights. In at least one embodiment, neural network training module 404 performs element-wise multiplication between weights of a dense tensor and an inverted sparse mask multiplied with a sparse-refined term during multiple rounds of backpropagation to help prevent dense weights, that were originally deactivated during generation of an initial set of sparse weights, from being modified during backpropagation such that they become retained weights during subsequent rounds of forward propagation. In at least one embodiment, γ (1--Bl) is a regularization term, which is intended to encourage weights that were removed during an generation of an initial set of sparse weights to continue to be removed or to be removed again from a set of dense weights during subsequent rounds of forward propagation, despite updates to those dense weights during rounds of backpropagation.

[0110] In at least one embodiment, neural network training module 404 performs one or more operations to generate sparse binary masks during forward propagation of local mean based sparsity process 406, where one or more such operations are mathematically represented as:

[0111] where represents an expected value or mean, a superscript + represents a version of a respective tensor updated during an iteration of neural network training, i refers to a row, j refers to column or index location, +M refers to set of contiguous memory or tensor locations specified by N: M structured sparsity, and N refers to a number of zeros required to be stored in every M contiguous memory or tensor locations specified by N: M structured sparsity.

[0112] In at least one embodiment, neural network training module 404 performs one or more operations to generate a set of sparse weights during forward propagation of local mean based sparsity process 406, where one or more such operations are mathematically represented as:

[0113] where represents a set of sparse weights.

[0114] In at least one embodiment, neural network training module 404 performs one or more operations during backward propagation to encourage pruned weights defined during forward propagation of a current iteration of neural network training to be continually pruned, or be pruned again, during subsequent iterations by applying a constant regularization term. In at least one embodiment, applying a constant regularization term improves a neural network’s training efficiency and accuracy. In at least one embodiment, one or more operations to apply a regularization term to encourage pruned weights to be continually pruned is mathematically represented as follows:

[0115] where γ denotes a sparse-refined term, and λt denotes a learning rate at iteration t.

[0116] FIG. 5 illustrates a block diagram of process 500 that includes one or more processors comprising one or more circuits to generate a sparse neural network based on a local mean of neural network weights, according to t least one embodiment. In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 5 are combined with one or more aspects of one or more embodiments described herein at least in conjunction with FIGS. 1-4 and 6-7. In at least one embodiment, one or more processors perform one or more operations of process 500. In at least one embodiment, one or more processors that perform one or more operations of process 500 are any one processor, or combination of processors, described herein, including processor (s) 108a-b of FIG. 1, processor (s) 202 of FIG. 2, processor (s) 302 of FIG. 3, processor (s) 402, CPU (s) 1402 of FIG. 14, graphics processing units (GPUs) 1610 of FIG. 16, parallel processing unit (PPU) 3300 of FIG. 33, or accelerator integration circuit 1636 of FIG. 16. In at least one embodiment, two or more processor (s) that  perform one or more operations of process 500 are installed on different computing machines (e.g., servers) , different server racks, different data centers, or some combination thereof. In at least one embodiment, processor (s) used to perform an operation of process 500 perform an operation used by system 100, such as an operation of local mean based sparsity API (s) module 102. In at least one embodiment, processor (s) used to perform an operation of process 500 perform one or more operations described in conjunction with FIG. 2, such as an operation of neural network sparsity module 204. In at least one embodiment, processor (s) used to perform an operation of process 500 perform one or more operations described in conjunction with FIG. 3, such as an operation of neural network sparsity module 304. In at least one embodiment, processor (s) used to perform an operation of process 500 perform one or more operations described in conjunction with FIG. 4, such as subtracting a mean of weights in a row. In at least one embodiment, processor (s) used to perform an operation of process 500 perform one or more operations described in conjunction with FIG. 6, such as calling local mean based sparsity API. In at least one embodiment, processor (s) used to perform an operation of process 500 perform one or more operations described in conjunction with FIG. 7, such as an operation to generate a sparse neural network based on a local mean.

[0117] In at least one embodiment, performing operation 502 to calculate a mean of each row of a weight tensor refers to calculating a mean of neural network weights contained in each row of a dense neural network weight tensor, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, processor (s) perform operation 502 on one or more dense neural network weight tensors of a one or more layers of a neural network that has previously been trained. In at least one embodiment, a trained neural network refers to a neural network whose weights have been updated during training such that inferencing tasks performed by that neural network have exhibited one or more accuracy metrics that exceed one or more threshold levels of accuracy set by a user or application. In at least one embodiment, processor (s) perform operation 502 to cause, at least in part, one or more neural network weights to be deactivated based on how similar those deactivated one or more weights are to an average of a plurality of neural network weights, or as otherwise described herein at least in conjunction with FIG. 4.

[0118] In at least one embodiment, processor (s) continue process 500 by performing operations to subtract a mean from each weight of a corresponding row to generate a tensor of values with operation 504. In at least one embodiment, subtracting a mean from each weight of a corresponding row with operation 504 refers to subtracting an average of a plurality (e.g., a row) of neural network weights from one or more neural network weights of that plurality of neural network weights, or as otherwise described herein. In at least one embodiment, subtracting a mean from each neural network weight is used, at least in part, to identify a number of neural network weights to be removed that are most similar (e.g., closest) to an average of a set of weights that include those neural network weights to be removed, such that an average value of that set of weights with weights removed does not substantially change, thereby retaining accuracy of a neural network while effectively deactivating insignificant nodes of that neural network.

[0119] In at least one embodiment, processor (s) continue process 500 by performing operations to identify an N number of largest values by magnitude in each M element of a tensor with operation 506. In at least one embodiment, an M element refers to an element in an M number (e.g., 4) of contiguous memory or tensor locations specified by structured sparsity requirements, or as otherwise described herein. In at least one embodiment, an M element is a value stored in one of M number of contiguous memory or tensor locations. In at least one embodiment, an M element refers to an element of a row. In at least one embodiment, each M element is a tensor value created by subtracting a mean from each weight in a row with operation 504, or as otherwise described herein. In at least one embodiment, processor (s) perform operation 506 to identify a number of largest values by magnitude to, at least in part, select neural network weights to be removed that are most similar (e.g., closest) to an average of a set of weights that include those neural network to be removed, such that an average value of that set of weights with weights removed does not substantially change, thereby retaining accuracy of a neural network while effectively deactivating insignificant nodes of that neural network. In at least one embodiment, processor (s) perform operation 506 to, at least in part, cause one or more neural network weights to be deactivated based on one or more magnitudes of one or more modified neural network weights (e.g., mean-subtracted weights) of a plurality of neural network weights, or as otherwise described herein at least in conjunction with FIG. 4.

[0120] In at least one embodiment, processor (s) continue process 500 by performing operations to generate a sparse mask based on an N number of largest values by magnitude with operation 508, or as otherwise described herein. In at least one embodiment, processor (s) perform operations to generate a sparse mask by changing a largest value by magnitude in a row of tensor identified with operation 506 to a value of 1, and changing other values of that tensor to a value of zero, or as otherwise described herein, or as otherwise described herein. In at least one embodiment, processor (s) perform operation 508 to cause, at least in part, one or more neural network weights to be deactivated based on a specified number, N, of neural network weights to be deactivated in one or more rows of a tensor of a plurality of neural network weights in accordance with structured sparsity specifications, or as otherwise described herein at least in conjunction with FIG. 4.

[0121] In at least one embodiment, processor (s) continue process 500 by performing operations to apply a sparse mask to a weight tensor to generate a set of sparse weights with operation 510, or as otherwise described herein. In at least one embodiment, processor (s) apply a sparse mask generated with operation 508 by multiplying element-wise that sparse mask with a tensor of dense neural network weights, or as otherwise described herein. In at least one embodiment, by applying a sparse mask as described herein, processor (s) remove dense neural network weights that are most similar (e.g., closest) to an average of a set of weights that originally included those now-removed dense neural network weights, such that an average value of that set of weights does not substantially change, thereby retaining accuracy of a neural network while effectively deactivating insignificant nodes of that neural network. In at least one embodiment, a sparse mask is referred to as a sparse tensor. In at least one embodiment, processor (s) perform operation 510 to, at least in part, cause one or more neural network weights to be deactivated by using a sparse tensor based on an average of a plurality of neural network weights (e.g., a local mean) , or as otherwise described further herein at least in conjunction with FIG. 4.

[0122] In at least one embodiment, processor (s) continue process 500 by performing operations to apply a modification of sparse mask to a weight tensor to update specific weights during backpropagation with operation 512, or as otherwise described herein. In at least one embodiment, processor (s) modify a sparse binary mask by inverting each element of that sparse  mask, such that each 1 becomes a 0 and each 0 becomes a 1, and then multiplying it with a sparse-refined term, or as otherwise described herein. In at least one embodiment, processor (s) perform operations to apply a modification of a sparse mask to a weight tensor to encourage neural network weights that were removed during creation of an initial set of sparse neural network weights to continue to be removed from a set of dense neural network weights during neural network training, or as otherwise described herein. In at least one embodiment, processor (s) perform operation 512 to, at least in part, cause one or more neural network weights to be deactivated again during training of a neural network by using a modified sparse tensor based on an average of a plurality of neural network weights (e.g., a local mean) , or as otherwise described further herein at least in conjunction with FIG. 4.

[0123] In at least one embodiment, processor (s) continue process 500 by identifying whether additional backpropagation operations will be performed as part of a neural network training process with operation 514. In at least one embodiment, if processor (s) identify that additional backpropagation operations will be performed, processor (s) continue process 500 by repeating operation 512 to encourage neural network weights that were removed during creation of an initial set of sparse neural network weights to continue to be removed from a set of dense neural network weights during forward propagation. In at least one embodiment, if processor (s) identify that additional operations will not be performed, process 500 ends.

[0124] FIG. 6 illustrates a block diagram of a system 600 that includes an API call and an API response used, at least in part, to generate a set of sparse neural network weights based on a local mean, according to at least one embodiment. In at least one embodiment, one or more aspects of one or more embodiments described herein in conjunction with FIG. 6 are combined with one or more aspects of one or more embodiments described herein, including those described at least in conjunction with FIGS. 1-5 and 7. In at least one embodiment, one or more processors perform one or more operations of system 600. In at least one embodiment, processors that perform one or more operations of system 600 are any one processor, or combination of processors, described herein, including processor (s) 108a-b of FIG. 1, processor (s) 202 of FIG. 2, processor (s) 302 of FIG. 3, processor (s) 402 of FIG. 4, CPU (s) 1402 of FIG. 14, graphics processing units (GPUs) 1610 of FIG. 16, parallel processing unit (PPU) 3300 of FIG. 33, or accelerator integration circuit 1636 of FIG. 16. In at least one embodiment, two or more processor (s) that perform  operations of system 600 are installed on different computing machines (e.g., servers) , different server racks, different data centers, or some combination thereof. In at least one embodiment, processor (s) used to perform an operation of system 600 perform an operation used by system 100, such as an operation of local mean based sparsity API (s) module 102. In at least one embodiment, processor (s) used to perform an operation of system 600 perform one or more operations described in conjunction with FIG. 2, such as an operation of neural network sparsity module 204. In at least one embodiment, processor (s) used to perform an operation of system 600 perform one or more operations described in conjunction with FIG. 3, such as an operation of neural network sparsity module 304. In at least one embodiment, processor (s) used to perform an operation of system 600 perform one or more operations described in conjunction with FIG. 4, such as subtracting a mean of weights in a row. In at least one embodiment, processor (s) used to perform an operation of system 600 perform one or more operations described in conjunction with FIG. 5, such as calculating a mean of each row of a weight tensor with operation 502. In at least one embodiment, processor (s) used to perform an operation of system 600 perform one or more operations described in conjunction with FIG. 7, such as an operation to generate a sparse neural network based on a local mean.

[0125] In at least one embodiment, local mean based sparsity API call 802 is used (e.g., called by a user, application, or library) to receive indications of neural network layers that include neural network weights to be selectively pruned based on one or more local mean values of one or more subsets of neural network weights. In at least one embodiment, local mean based sparsity API call 802 is called by a component of a neural network training framework, such as neural network training framework 110a-b. In at least one embodiment, an indication obtained or otherwise received by an API is referred to as an input. In at least one embodiment, local mean based sparsity API call 802 causes processor (s) to perform one or more operations described herein, including those described in conjunction with FIGS. 1-5 and 7. In at least one embodiment, local mean based sparsity API call 802 causes processor (s) to obtain or otherwise receive indications of neural network layers that include neural network weights to be pruned based on one or more local mean values of one or more subsets of neural network weights.

[0126] In at least one embodiment, in response to receiving indications as inputs, local mean based sparsity API causes processor (s) to perform local mean based sparsity API response 804  by generating a set of sparse neural network weights based on one or more local mean values of one or more subsets of neural network weights, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, local mean based sparsity API response 804 generates a set of sparse neural network weights by selecting and removing, from a set of dense neural network weights, neural network weights that are most similar (e.g., closest) to an average of that set of dense neural network weights, such that an average value of that set of sparse neural network weights does not substantially change, thereby retaining accuracy of a neural network while effectively deactivating insignificant nodes of that neural network.

[0127] FIG. 7 illustrates a block diagram of a driver and / or runtime comprising one or more libraries to provide one or more application programming interfaces (APIs) , according to at least one embodiment. In at least one embodiment, any one processor, or combination of processors, perform API (s) 710, including processor (s) 108a-b of FIG. 1, processor (s) 202 of FIG. 2, processor (s) 302 of FIG. 3, CPU (s) 1402 of FIG. 14, graphics processing units (GPUs) 1610 of FIG. 16, parallel processing unit (PPU) 3300 of FIG. 33, or accelerator integration circuit 1636 of FIG. 16. In at least one embodiment, API (s) 710 are described further herein, which includes API(s) used to identify activation values to store in processor memory. In at least one embodiment, an invocation of API (s) 710 cause any one or more operations of any one or more components or modules described herein, such as local mean based sparsity API (s) module 102 of FIG. 1, to be performed by one or more processors. In at least one embodiment, an invocation of API (s) 710 causes one or more processors to perform any one or more operations described herein, including those described in conjunction with FIGS. 1-6. In at least one embodiment, API (s) 710 receives as input, indications of neural network layers that include trainable parameters and causes an identification of activation values to be stored in processor memory, or as otherwise described herein.

[0128] In at least one embodiment, a software program 702 is a software module. In at least one embodiment, a software program 702 comprises one or more software modules. In at least one embodiment, one or more APIs 710 are sets of software instructions that, if executed, cause one or more processors to perform one or more computational operations. In at least one embodiment, one or more APIs 710 are distributed or otherwise provided as a part of one or more libraries 707, runtimes 704, drivers 704, and / or any other grouping of software and / or  executable code further described herein. In at least one embodiment, one or more APIs 710 perform one or more computational operations in response to invocation by software programs 702. In at least one embodiment, a software program 702 is a collection of software code, commands, instructions, or other sequences of text to instruct a computing device to perform one or more computational operations and / or invoke one or more other sets of instructions, such as APIs 710 or function (s) 712, to be executed. In at least one embodiment, functionality provided by one or more APIs 710 include software functions, such as those usable to accelerate one or more portions of software programs 702 using one or more parallel processing units (PPUs) , such as graphics processing units (GPUs) . In at least one embodiment, a software program is a compiler.

[0129] In at least one embodiment, APIs 710 are hardware interfaces to one or more circuits to perform one or more computational operations. In at least one embodiment, one or more software APIs 710 described herein are implemented as one or more circuits to perform one or more techniques described herein. In at least one embodiment, one or more software programs 702 comprise instructions that, if executed, cause one or more hardware devices and / or circuits to perform one or more techniques further described herein.

[0130] In at least one embodiment, software programs 702, such as user-implemented software programs, utilize one or more application programming interfaces (APIs) 710 to perform various computing operations or any computing operation performed by parallel processing units (PPUs) , such as graphics processing units (GPUs) , as further described herein. In at least one embodiment, one or more APIs 710 provide a set of callable function (s) 712, referred to herein as APIs, API functions, and / or functions, that individually perform one or more computing operations, such as computing operations related to parallel computing. For example, in an embodiment, one or more APIs 710 provide function (s) 712 to cause processor (s) to perform functions to generate a set of sparse neural network weights based on a local mean, or as otherwise described herein at least in conjunction with FIG. 4. In at least one embodiment, API (s) 710 provide one or more function (s) 712 that are one or more neural networks, such as a pre-trained LLM.

[0131] In at least one embodiment, one or more software programs 702 interact or otherwise communicate with one or more APIs 710 to perform one or more computing operations using  one or more PPUs, such as GPUs. In at least one embodiment, one or more computing operations using one or more PPUs comprise at least one or more groups of computing operations to be accelerated by execution at least in part by said one or more PPUs. In at least one embodiment, one or more software programs 702 interact with one or more APIs 710 to facilitate parallel computing using a remote or local interface.

[0132] In at least one embodiment, an interface is software instructions that, if executed, provide access to one or more function (s) 712 provided by one or more APIs 710. In at least one embodiment, an interface is user device 102 of FIG. 1. In at least one embodiment, a software program 702 uses a local interface when a software developer compiles one or more software programs 702 in conjunction with one or more libraries 706 comprising or otherwise providing access to one or more APIs 710. In at least one embodiment, one or more software programs 702 are compiled statically in conjunction with pre-compiled libraries 706 or uncompiled source code comprising instructions to perform one or more APIs 710. In at least one embodiment, one or more software programs 702 are compiled dynamically and said one or more software programs utilize a linker to link to one or more pre-compiled libraries 706 comprising one or more APIs 710.

[0133] In at least one embodiment, a software program 702 uses a remote interface when a software developer executes a software program that utilizes or otherwise communicates with a library 706 comprising one or more APIs 710 over a network or other remote communication medium. In at least one embodiment, one or more libraries 706 comprising one or more APIs 710 are to be performed by a remote computing service, such as a computing resource services provider. In another embodiment, one or more libraries 706 comprising one or more APIs 710 are to be performed by any other computing host providing said one or more APIs 710 to one or more software programs 702.

[0134] In at least one embodiment, a processor performing or using one or more software programs 702 calls, uses, performs, or otherwise implements one or more APIs 710 to allocate and otherwise manage memory to be used by said software programs 702. In at least one embodiment, one or more software programs 702 utilize one or more APIs 710 to allocate and otherwise manage memory to be used by one or more portions of said software programs 702 to be accelerated using one or more PPUs, such as GPUs or any other accelerator or processor  further described herein. Those software programs 702 may be performed by one or more processors based, at least in part, on latency of interconnects coupled to one or more processors using function (s) 712 provided, in an embodiment, by one or more APIs 710.

[0135] In at least one embodiment, an API 710 is an API to facilitate parallel computing. In at least one embodiment, an API 710 is any other API further described herein. In at least one embodiment, an API 710 is provided by a driver and / or runtime 704. In at least one embodiment, an API 710 is provided by a CUDA user-mode driver. In at least one embodiment, an API 710 is provided by a CUDA runtime. In at least one embodiment, a driver 704 is data values and software instructions that, if executed, perform or otherwise facilitate operation of one or more function (s) 712 of an API 710 during load and execution of one or more portions of a software program 702. In at least one embodiment, a runtime 704 is data values and software instructions that, if executed, perform or otherwise facilitate operation of one or more function (s) 712 of an API 710 during execution of a software program 702. In at least one embodiment, one or more software programs 702 utilize one or more APIs 710 implemented or otherwise provided by a driver and / or runtime 704 to perform combined arithmetic operations by said one or more software programs 702 during execution by one or more PPUs, such as GPUs.

[0136] In at least one embodiment, one or more software programs 702 utilize one or more APIs 710 provided by a driver and / or runtime 704 to perform combined arithmetic operations of one or more PPUs, such as GPUs. In at least one embodiment, one or more APIs 710 provide combined arithmetic operations through a driver and / or runtime 704, as described above. In at least one embodiment, one or more software programs 702 utilize one or more APIs 710 provided by a driver and / or runtime 704 to allocate or otherwise reserve one or more blocks of memory 714 of one or more PPUs, such as GPUs. In at least one embodiment, one or more software programs 702 utilize one or more APIs 710 provided by a driver and / or runtime 704 to allocate or otherwise reserve blocks of memory. In at least one embodiment, one or more APIs 710 are to perform combined mathematical functions as described herein.

[0137] In at least one embodiment, to improve software programs 702 usability and / or optimization of one or more portions of said software programs 702 to be accelerated by one or more PPUs, such as GPUs, one or more APIs 710 provide one or more API function (s) 712 to perform a scheduling system usable or used by one or more computing devices as described  herein. In at least one embodiment, a processor performs one or more software programs to combine two or more application programming interfaces (APIs) into a single API. In at least one embodiment, a processor uses an API to cause a scheduler to select a thread selection mechanism and / or otherwise perform operations described herein. In at least one embodiment, an API invokes a scheduler to cause a resource allocation. In at least one embodiment, a processor uses an exemplary API to schedule one or more instructions to be performed by one or more processors based, at least in part, on latency of one or more interconnects coupled to these one or more processors.

[0138] In at least one embodiment, memory 714 is system memory 2004 of computing system 2000. In at least one embodiment, memory 714 is processor memory. In at least one embodiment, memory 714 is any form of hardware that stores data and is referred to as storage or data storage. In at least one embodiment, memory 714 stores data used in various operations described herein, including weight tensors described further herein at least in conjunction with FIG. 4.

[0139] In at least one embodiment, memory 714 is a computer readable storage medium and / or code stored on said computer readable storage medium in a form of a computer program including a plurality of computer readable instructions executable by one or more processors. In at least one embodiment, a computer readable storage medium is a non-transitory computer readable medium. In at least one embodiment, at least some computer readable instructions usable to perform operations described herein are not stored solely using transitory signals (e.g., a propagating transient electric or electromagnetic transmission) . In at least one embodiment, a non-transitory computer readable medium does not necessarily include non-transitory data storage circuitry (e.g., buffers, caches, and queues) within transceivers of transitory signals. In at least one embodiment, memory 714 is implemented as a non-transitory computer readable storage medium storing executable instructions that, if executed by one or more processors of a computer system, cause one or more neural network weights to be deactivated based, at least in part, on how similar those deactivated one or more weights are to an average of a plurality of neural network weights as described in conjunction with FIG. 4, or as otherwise described herein.

[0140] LOGIC

[0141] FIG. 8A illustrates logic 815 which, as described elsewhere herein, can be used in one or more devices to perform operations such as those discussed herein in accordance with at least  one embodiment. In at least one embodiment, logic 815 is used to perform inferencing and / or training operations associated with one or more embodiments. In at least one embodiment, logic 815 is inference and / or training logic. Details regarding logic 815 are provided below in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic refers to any combination of software logic, hardware logic, and / or firmware logic to provide functionality or operations described herein, wherein logic may be, collectively or individually, embodied as circuitry that forms part of a larger system, for example, an integrated circuit (IC) , system-on-chip (SoC) , or one or processors (e.g., CPU, GPU) .

[0142] In at least one embodiment, logic 815 may include, without limitation, code and / or data storage 801 to store forward and / or output weight and / or input / output data, and / or other parameters to configure neurons or layers of a neural network trained and / or used for inferencing in aspects of one or more embodiments. In at least one embodiment, logic 815 may include, or be coupled to code and / or data storage 801 to store graph code or other software to control timing and / or order, in which weight and / or other parameter information is to be loaded to configure, logic, including integer and / or floating point units (collectively, arithmetic logic units (ALUs) ) . In at least one embodiment, code, such as graph code, loads weight or other parameter information into processor ALUs based on an architecture of a neural network to which such code corresponds. In at least one embodiment, code and / or data storage 801 stores weight parameters and / or input / output data of each layer of a neural network trained or used in conjunction with one or more embodiments during forward propagation of input / output data and / or weight parameters during training and / or inferencing using aspects of one or more embodiments. In at least one embodiment, any portion of code and / or data storage 801 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory.

[0143] In at least one embodiment, any portion of code and / or data storage 801 may be internal or external to one or more processors or other hardware logic devices or circuits. In at least one embodiment, code and / or code and / or data storage 801 may be cache memory, dynamic randomly addressable memory ( “DRAM” ) , static randomly addressable memory ( “SRAM” ) , non-volatile memory (e.g., flash memory) , or other storage. In at least one embodiment, a choice of whether code and / or code and / or data storage 801 is internal or external to a processor, for  example, or comprising DRAM, SRAM, flash or some other storage type may depend on available storage on-chip versus off-chip, latency requirements of training and / or inferencing functions being performed, batch size of data used in inferencing and / or training of a neural network, or some combination of these factors.

[0144] In at least one embodiment, logic 815 may include, without limitation, a code and / or data storage 805 to store backward and / or output weight and / or input / output data corresponding to neurons or layers of a neural network trained and / or used for inferencing in aspects of one or more embodiments. In at least one embodiment, code and / or data storage 805 stores weight parameters and / or input / output data of each layer of a neural network trained or used in conjunction with one or more embodiments during backward propagation of input / output data and / or weight parameters during training and / or inferencing using aspects of one or more embodiments. In at least one embodiment, logic 815 may include, or be coupled to code and / or data storage 805 to store graph code or other software to control timing and / or order, in which weight and / or other parameter information is to be loaded to configure, logic, including integer and / or floating point units (collectively, arithmetic logic units (ALUs) ) .

[0145] In at least one embodiment, code, such as graph code, causes the loading of weight or other parameter information into processor ALUs based on an architecture of a neural network to which such code corresponds. In at least one embodiment, any portion of code and / or data storage 805 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory. In at least one embodiment, any portion of code and / or data storage 805 may be internal or external to one or more processors or other hardware logic devices or circuits. In at least one embodiment, code and / or data storage 805 may be cache memory, DRAM, SRAM, non-volatile memory (e.g., flash memory) , or other storage. In at least one embodiment, a choice of whether code and / or data storage 805 is internal or external to a processor, for example, or comprising DRAM, SRAM, flash memory or some other storage type may depend on available storage on-chip versus off-chip, latency requirements of training and / or inferencing functions being performed, batch size of data used in inferencing and / or training of a neural network, or some combination of these factors.

[0146] In at least one embodiment, code and / or data storage 801 and code and / or data storage 805 may be separate storage structures. In at least one embodiment, code and / or data storage  801 and code and / or data storage 805 may be a combined storage structure. In at least one embodiment, code and / or data storage 801 and code and / or data storage 805 may be partially combined and partially separate. In at least one embodiment, any portion of code and / or data storage 801 and code and / or data storage 805 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory.

[0147] In at least one embodiment, logic 815 may include, without limitation, one or more arithmetic logic unit (s) ( “ALU (s) ” ) 810, including integer and / or floating point units, to perform logical and / or mathematical operations based, at least in part on, or indicated by, training and / or inference code (e.g., graph code) , a result of which may produce activations (e.g., output values from layers or neurons within a neural network) stored in an activation storage 820 that are functions of input / output and / or weight parameter data stored in code and / or data storage 801 and / or code and / or data storage 805. In at least one embodiment, activations stored in activation storage 820 are generated according to linear algebraic and or matrix-based mathematics performed by ALU (s) 810 in response to performing instructions or other code, wherein weight values stored in code and / or data storage 805 and / or data storage 801 are used as operands along with other values, such as bias values, gradient information, momentum values, or other parameters or hyperparameters, any or all of which may be stored in code and / or data storage 805 or code and / or data storage 801 or another storage on or off-chip.

[0148] In at least one embodiment, ALU (s) 810 are included within one or more processors or other hardware logic devices or circuits, whereas in another embodiment, ALU (s) 810 may be external to a processor or other hardware logic device or circuit that uses them (e.g., a co-processor) . In at least one embodiment, ALUs 810 may be included within a processor’s execution units or otherwise within a bank of ALUs accessible by a processor’s execution units either within same processor or distributed between different processors of different types (e.g., central processing units, graphics processing units, fixed function units, etc. ) . In at least one embodiment, code and / or data storage 801, code and / or data storage 805, and activation storage 820 may share a processor or other hardware logic device or circuit, whereas in another embodiment, they may be in different processors or other hardware logic devices or circuits, or some combination of same and different processors or other hardware logic devices or circuits. In at least one embodiment, any portion of activation storage 820 may be included with other on- chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory. Furthermore, inferencing and / or training code may be stored with other code accessible to a processor or other hardware logic or circuit and fetched and / or processed using a processor’s fetch, decode, scheduling, execution, retirement and / or other logical circuits.

[0149] In at least one embodiment, activation storage 820 may be cache memory, DRAM, SRAM, non-volatile memory (e.g., flash memory) , or other storage. In at least one embodiment, activation storage 820 may be completely or partially within or external to one or more processors or other logical circuits. In at least one embodiment, a choice of whether activation storage 820 is internal or external to a processor, for example, or comprising DRAM, SRAM, flash memory or some other storage type may depend on available storage on-chip versus off-chip, latency requirements of training and / or inferencing functions being performed, batch size of data used in inferencing and / or training of a neural network, or some combination of these factors.

[0150] In at least one embodiment, logic 815 illustrated in FIG. 8A may be used in conjunction with an application-specific integrated circuit ( “ASIC” ) , such as a Processing Unit from Google, an inference processing unit (IPU) from GraphcoreTM, or a  (e.g., “Lake Crest” ) processor from Intel Corp. In at least one embodiment, logic 815 illustrated in FIG. 8A may be used in conjunction with central processing unit ( “CPU” ) hardware, graphics processing unit ( “GPU” ) hardware or other hardware, such as field programmable gate arrays ( “FPGAs” ) .

[0151] FIG. 8B illustrates logic 815, according to at least one embodiment. In at least one embodiment, logic 815 is inference and / or training logic. In at least one embodiment, logic 815 may include, without limitation, hardware logic in which computational resources are dedicated or otherwise exclusively used in conjunction with weight values or other information corresponding to one or more layers of neurons within a neural network. In at least one embodiment, logic 815 illustrated in FIG. 8B may be used in conjunction with an application-specific integrated circuit (ASIC) , such as Processing Unit from Google, an inference processing unit (IPU) from GraphcoreTM, or a  (e.g., “Lake Crest” ) processor from Intel Corp. In at least one embodiment, logic 815 illustrated in FIG. 8B may be used in conjunction with central processing unit (CPU) hardware, graphics processing unit (GPU) hardware or other hardware, such as field programmable gate arrays (FPGAs) . In at least one  embodiment, logic 815 includes, without limitation, code and / or data storage 801 and code and / or data storage 805, which may be used to store code (e.g., graph code) , weight values and / or other information, including bias values, gradient information, momentum values, and / or other parameter or hyperparameter information. In at least one embodiment illustrated in FIG. 8B, each of code and / or data storage 801 and code and / or data storage 805 is associated with a dedicated computational resource, such as computational hardware 802 and computational hardware 806, respectively. In at least one embodiment, each of computational hardware 802 and computational hardware 806 comprises one or more ALUs that perform mathematical functions, such as linear algebraic functions, only on information stored in code and / or data storage 801 and code and / or data storage 805, respectively, result of which is stored in activation storage 820.

[0152] In at least one embodiment, each of code and / or data storage 801 and 805 and corresponding computational hardware 802 and 806, respectively, correspond to different layers of a neural network, such that resulting activation from one storage / computational pair 801 / 802 of code and / or data storage 801 and computational hardware 802 is provided as an input to a next storage / computational pair 805 / 806 of code and / or data storage 805 and computational hardware 806, in order to mirror a conceptual organization of a neural network. In at least one embodiment, each of storage / computational pairs 801 / 802 and 805 / 806 may correspond to more than one neural network layer. In at least one embodiment, additional storage / computation pairs (not shown) subsequent to or in parallel with storage / computation pairs 801 / 802 and 805 / 806 may be included in logic 815.

[0153] NEURAL NETWORK TRAINING AND DEPLOYMENT

[0154] FIG. 9 illustrates training and deployment of a deep neural network, according to at least one embodiment. In at least one embodiment, untrained neural network 906 is trained using a training dataset 902. In at least one embodiment, training framework 904 is a PyTorch framework, whereas in other embodiments, training framework 904 is a TensorFlow, Boost, Caffe, Microsoft Cognitive Toolkit / CNTK, MXNet, Chainer, Keras, Deeplearning4j, or other training framework. In at least one embodiment, training framework 904 trains an untrained neural network 906 and enables it to be trained using processing resources described herein to generate a trained neural network 908. In at least one embodiment, weights may be chosen  randomly or by pre-training using a deep belief network. In at least one embodiment, training may be performed in either a supervised, partially supervised, or unsupervised manner.

[0155] In at least one embodiment, untrained neural network 906 is trained using supervised learning, wherein training dataset 902 includes an input paired with a desired output for an input, or where training dataset 902 includes input having a known output and an output of neural network 906 is manually graded. In at least one embodiment, untrained neural network 906 is trained in a supervised manner and processes inputs from training dataset 902 and compares resulting outputs against a set of expected or desired outputs. In at least one embodiment, errors are then propagated back through untrained neural network 906. In at least one embodiment, training framework 904 adjusts weights that control untrained neural network 906. In at least one embodiment, training framework 904 includes tools to monitor how well untrained neural network 906 is converging towards a model, such as trained neural network 908, suitable to generating correct answers, such as in result 914, based on input data such as a new dataset 912. In at least one embodiment, training framework 904 trains untrained neural network 906 repeatedly while adjusting weights to refine an output of untrained neural network 906 using a loss function and adjustment algorithm, such as stochastic gradient descent. In at least one embodiment, training framework 904 trains untrained neural network 906 until untrained neural network 906 achieves a desired accuracy. In at least one embodiment, trained neural network 908 can then be deployed to implement any number of machine learning operations.

[0156] In at least one embodiment, untrained neural network 906 is trained using unsupervised learning, wherein untrained neural network 906 attempts to train itself using unlabeled data. In at least one embodiment, unsupervised learning training dataset 902 will include input data without any associated output data or “ground truth” data. In at least one embodiment, untrained neural network 906 can learn groupings within training dataset 902 and can determine how individual inputs are related to untrained dataset 902. In at least one embodiment, unsupervised training can be used to generate a self-organizing map in trained neural network 908 capable of performing operations useful in reducing dimensionality of new dataset 912. In at least one embodiment, unsupervised training can also be used to perform anomaly detection, which allows identification of data points in new dataset 912 that deviate from normal patterns of new dataset 912.

[0157] In at least one embodiment, semi-supervised learning may be used, which is a technique in which in training dataset 902 includes a mix of labeled and unlabeled data. In at least one embodiment, training framework 904 may be used to perform incremental learning, such as through transferred learning techniques. In at least one embodiment, incremental learning enables trained neural network 908 to adapt to new dataset 912 without forgetting knowledge instilled within trained neural network 908 during initial training.

[0158] In at least one embodiment, training framework 904 is a framework processed in connection with a software development toolkit such as an OpenVINO (Open Visual Inference and Neural network Optimization) toolkit. In at least one embodiment, an OpenVINO toolkit is a toolkit such as those developed by Intel Corporation of Santa Clara, CA. In at least one embodiment, OpenVINO comprises logic 815 or uses logic 815 to perform operations described herein. In at least one embodiment, an SoC, integrated circuit, or processor uses OpenVINO to perform operations described herein.

[0159] In at least one embodiment, OpenVINO is a toolkit for facilitating development of applications, specifically neural network applications, for various tasks and operations, such as human vision emulation, speech recognition, natural language processing, recommendation systems, and / or variations thereof. In at least one embodiment, OpenVINO supports neural networks such as convolutional neural networks (CNNs) , recurrent and / or attention-based neural networks, and / or various other neural network models. In at least one embodiment, OpenVINO supports various software libraries such as OpenCV, OpenCL, and / or variations thereof.

[0160] In at least one embodiment, OpenVINO supports neural network models for various tasks and operations, such as classification, segmentation, object detection, face recognition, speech recognition, pose estimation (e.g., humans and / or objects) , monocular depth estimation, image inpainting, style transfer, action recognition, colorization, and / or variations thereof.

[0161] In at least one embodiment, OpenVINO comprises one or more software tools and / or modules for model optimization, also referred to as a model optimizer. In at least one embodiment, a model optimizer is a command line tool that facilitates transitions between training and deployment of neural network models. In at least one embodiment, a model optimizer optimizes neural network models for execution on various devices and / or processing units, such as a GPU, CPU, PPU, GPGPU, and / or variations thereof. In at least one embodiment,  a model optimizer generates an internal representation of a model, and optimizes said model to generate an intermediate representation. In at least one embodiment, a model optimizer reduces a number of layers of a model. In at least one embodiment, a model optimizer removes layers of a model that are utilized for training. In at least one embodiment, a model optimizer performs various neural network operations, such as modifying inputs to a model (e.g., resizing inputs to a model) , modifying a size of inputs of a model (e.g., modifying a batch size of a model) , modifying a model structure (e.g., modifying layers of a model) , normalization, standardization, quantization (e.g., converting weights of a model from a first representation, such as floating point, to a second representation, such as integer) , and / or variations thereof.

[0162] In at least one embodiment, OpenVINO comprises one or more software libraries for inferencing, also referred to as an inference engine. In at least one embodiment, an inference engine is a C++ library, or any suitable programming language library. In at least one embodiment, an inference engine is utilized to infer input data. In at least one embodiment, an inference engine implements various classes to infer input data and generate one or more results. In at least one embodiment, an inference engine implements one or more API functions to process an intermediate representation, set input and / or output formats, and / or execute a model on one or more devices.

[0163] In at least one embodiment, OpenVINO provides various abilities for heterogeneous execution of one or more neural network models. In at least one embodiment, heterogeneous execution, or heterogeneous computing, refers to one or more computing processes and / or systems that utilize one or more types of processors and / or cores. In at least one embodiment, OpenVINO provides various software functions to execute a program on one or more devices. In at least one embodiment, OpenVINO provides various software functions to execute a program and / or portions of a program on different devices. In at least one embodiment, OpenVINO provides various software functions to, for example, run a first portion of code on a CPU and a second portion of code on a GPU and / or FPGA. In at least one embodiment, OpenVINO provides various software functions to execute one or more layers of a neural network on one or more devices (e.g., a first set of layers on a first device, such as a GPU, and a second set of layers on a second device, such as a CPU) .

[0164] In at least one embodiment, OpenVINO includes various functionality similar to functionalities associated with a CUDA programming model, such as various neural network model operations associated with frameworks such as TensorFlow, PyTorch, and / or variations thereof. In at least one embodiment, one or more CUDA programming model operations are performed using OpenVINO. In at least one embodiment, various systems, methods, and / or techniques described herein are implemented using OpenVINO.

[0165] DATA CENTER

[0166] FIG. 10 illustrates an example data center 1000, in which at least one embodiment may be used. In at least one embodiment, data center 1000 includes a data center infrastructure layer 1010, a framework layer 1020, a software layer 1030 and an application layer 1040.

[0167] In at least one embodiment, as shown in FIG. 10, data center infrastructure layer 1010 may include a resource orchestrator 1012, grouped computing resources 1014, and node computing resources ( “node C.R. s” ) 1016 (1) -1016 (N) , where “N” represents a positive integer (which may be a different integer “N” than used in other figures) . In at least one embodiment, node C.R. s 1016 (1) -1016 (N) may include, but are not limited to, any number of central processing units ( “CPUs” ) or other processors (including accelerators, field programmable gate arrays (FPGAs) , graphics processors, etc. ) , memory storage devices 1018 (1) -1018 (N) (e.g., dynamic read-only memory, solid state storage or disk drives) , network input / output ( “NW I / O” ) devices, network switches, virtual machines ( “VMs” ) , power modules, and cooling modules, etc. In at least one embodiment, one or more node C.R. s from among node C.R. s 1016 (1) -1016 (N) may be a server having one or more of above-mentioned computing resources.

[0168] In at least one embodiment, grouped computing resources 1014 may include separate groupings of node C.R. s housed within one or more racks (not shown) , or many racks housed in data centers at various geographical locations (also not shown) . In at least one embodiment, separate groupings of node C.R. s within grouped computing resources 1014 may include grouped compute, network, memory or storage resources that may be configured or allocated to support one or more workloads. In at least one embodiment, several node C. R. sincluding CPUs or processors may be grouped within one or more racks to provide compute resources to support one or more workloads. In at least one embodiment, one or more racks may also include any number of power modules, cooling modules, and network switches, in any combination.

[0169] In at least one embodiment, resource orchestrator 1012 may configure or otherwise control one or more node C.R. s 1016 (1) -1016 (N) and / or grouped computing resources 1014. In at least one embodiment, resource orchestrator 1012 may include a software design infrastructure ( “SDI” ) management entity for data center 1000. In at least one embodiment, resource orchestrator 812 may include hardware, software or some combination thereof.

[0170] In at least one embodiment, as shown in FIG. 10, framework layer 1020 includes a job scheduler 1022, a configuration manager 1024, a resource manager 1026 and a distributed file system 1028. In at least one embodiment, framework layer 1020 may include a framework to support software 1032 of software layer 1030 and / or one or more application (s) 1042 of application layer 1040. In at least one embodiment, software 1032 or application (s) 1042 may respectively include web-based service software or applications, such as those provided by Amazon Web Services, Google Cloud and Microsoft Azure. In at least one embodiment, framework layer 1020 may be, but is not limited to, a type of free and open-source software web application framework such as Apache SparkTM (hereinafter “Spark” ) that may utilize distributed file system 1028 for large-scale data processing (e.g., “big data” ) . In at least one embodiment, job scheduler 1022 may include a Spark driver to facilitate scheduling of workloads supported by various layers of data center 1000. In at least one embodiment, configuration manager 1024 may be capable of configuring different layers such as software layer 1030 and framework layer 1020 including Spark and distributed file system 1028 for supporting large-scale data processing. In at least one embodiment, resource manager 1026 may be capable of managing clustered or grouped computing resources mapped to or allocated for support of distributed file system 1028 and job scheduler 1022. In at least one embodiment, clustered or grouped computing resources may include grouped computing resources 1014 at data center infrastructure layer 1010. In at least one embodiment, resource manager 1026 may coordinate with resource orchestrator 1012 to manage these mapped or allocated computing resources.

[0171] In at least one embodiment, software 1032 included in software layer 1030 may include software used by at least portions of node C.R. s 1016 (1) -1016 (N) , grouped computing resources 1014, and / or distributed file system 1028 of framework layer 1020. In at least one embodiment, one or more types of software may include, but are not limited to, Internet web page search software, e-mail virus scan software, database software, and streaming video content software.

[0172] In at least one embodiment, application (s) 1042 included in application layer 1040 may include one or more types of applications used by at least portions of node C.R. s 1016 (1) -1016 (N) , grouped computing resources 1014, and / or distributed file system 1028 of framework layer 1020. In at least one embodiment, one or more types of applications may include, but are not limited to, any number of a genomics application, a cognitive compute, application and a machine learning application, including training or inferencing software, machine learning framework software (e.g., PyTorch, TensorFlow, Caffe, etc. ) or other machine learning applications used in conjunction with one or more embodiments.

[0173] In at least one embodiment, any of configuration manager 1024, resource manager 1026, and resource orchestrator 1012 may implement any number and type of self-modifying actions based on any amount and type of data acquired in any technically feasible fashion. In at least one embodiment, self-modifying actions may relieve a data center operator of data center 1000 from making possibly bad configuration decisions and possibly avoiding underutilized and / or poor performing portions of a data center.

[0174] In at least one embodiment, data center 1000 may include tools, services, software or other resources to train one or more machine learning models or predict or infer information using one or more machine learning models according to one or more embodiments described herein. For example, in at least one embodiment, a machine learning model may be trained by calculating weight parameters according to a neural network architecture using software and computing resources described above with respect to data center 1000. In at least one embodiment, trained machine learning models corresponding to one or more neural networks may be used to infer or predict information using resources described above with respect to data center 1000 by using weight parameters calculated through one or more training techniques described herein.

[0175] In at least one embodiment, data center may use CPUs, application-specific integrated circuits (ASICs) , GPUs, FPGAs, or other hardware to perform training and / or inferencing using above-described resources. Moreover, one or more software and / or hardware resources described above may be configured as a service to allow users to train or performing inferencing of information, such as image recognition, speech recognition, or other artificial intelligence services.

[0176] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in data center 1000 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0177] In at least one embodiment, at least one component shown or described with respect to FIGS. 8-10 is used to implement techniques and / or functions described in connection with FIGS. 1-7. In at least one embodiment, logic 815 is a part of system 100 of FIG. 1 and is used to selectively prune neural network weights that are most similar to an average of a plurality of neural network weights, as described in conjunction with FIG. 1, or as otherwise described herein. In at least one embodiment, neural network training module 404 of FIG. 4 includes logic 815 to perform one or more operations of local mean based sparsity process 406 of FIG. 4, such as subtracting a local mean from dense weights to shift those weights, or as otherwise described herein.

[0178] AUTONOMOUS VEHICLE

[0179] FIG. 11A illustrates an example of an autonomous vehicle 1100, according to at least one embodiment. In at least one embodiment, autonomous vehicle 1100 (alternatively referred to herein as “vehicle 1100” ) may be, without limitation, a passenger vehicle, such as a car, a truck, a bus, and / or another type of vehicle that accommodates one or more passengers. In at least one embodiment, vehicle 1100 may be a semi-tractor-trailer truck used for hauling cargo. In at least one embodiment, vehicle 1100 may be an airplane, robotic vehicle, or other kind of vehicle.

[0180] Autonomous vehicles may be described in terms of automation levels, defined by National Highway Traffic Safety Administration ( “NHTSA” ) , a division of US Department of Transportation, and Society of Automotive Engineers ( “SAE” ) “Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles” (e.g., Standard No. J3016-201806, published on June 15, 2018, Standard No. J3016-201609, published on September 30, 2016, and previous and future versions of this standard) . In at least one embodiment, vehicle 1100 may be capable of functionality in accordance with one or more of  Level 1 through Level 5 of autonomous driving levels. For example, in at least one embodiment, vehicle 1100 may be capable of conditional automation (Level 3) , high automation (Level 4) , and / or full automation (Level 5) , depending on embodiment.

[0181] In at least one embodiment, vehicle 1100 may include, without limitation, components such as a chassis, a vehicle body, wheels (e.g., 2, 4, 6, 8, 18, etc. ) , tires, axles, and other components of a vehicle. In at least one embodiment, vehicle 1100 may include, without limitation, a propulsion system 1150, such as an internal combustion engine, hybrid electric power plant, an all-electric engine, and / or another propulsion system type. In at least one embodiment, propulsion system 1150 may be connected to a drive train of vehicle 1100, which may include, without limitation, a transmission, to enable propulsion of vehicle 1100. In at least one embodiment, propulsion system 1150 may be controlled in response to receiving signals from a throttle / accelerator (s) 1152.

[0182] In at least one embodiment, a steering system 1154, which may include, without limitation, a steering wheel, is used to steer vehicle 1100 (e.g., along a desired path or route) when propulsion system 1150 is operating (e.g., when vehicle 1100 is in motion) . In at least one embodiment, steering system 1154 may receive signals from steering actuator (s) 1156. In at least one embodiment, a steering wheel may be optional for full automation (Level 5) functionality. In at least one embodiment, a brake sensor system 1146 may be used to operate vehicle brakes in response to receiving signals from brake actuator (s) 1148 and / or brake sensors.

[0183] In at least one embodiment, controller (s) 1136, which may include, without limitation, one or more system on chips ( “SoCs” ) (not shown in FIG. 11A) and / or graphics processing unit (s) ( “GPU (s) ” ) , provide signals (e.g., representative of commands) to one or more components and / or systems of vehicle 1100. For instance, in at least one embodiment, controller (s) 1136 may send signals to operate vehicle brakes via brake actuator (s) 1148, to operate steering system 1154 via steering actuator (s) 1156, to operate propulsion system 1150 via throttle / accelerator (s) 1152. In at least one embodiment, controller (s) 1136 may include one or more onboard (e.g., integrated) computing devices that process sensor signals, and output operation commands (e.g., signals representing commands) to enable autonomous driving and / or to assist a human driver in driving vehicle 1100. In at least one embodiment, controller (s) 1136 may include a first controller for autonomous driving functions, a second controller for  functional safety functions, a third controller for artificial intelligence functionality (e.g., computer vision) , a fourth controller for infotainment functionality, a fifth controller for redundancy in emergency conditions, and / or other controllers. In at least one embodiment, a single controller may handle two or more of above functionalities, two or more controllers may handle a single functionality, and / or any combination thereof.

[0184] In at least one embodiment, controller (s) 1136 provide signals for controlling one or more components and / or systems of vehicle 1100 in response to sensor data received from one or more sensors (e.g., sensor inputs) . In at least one embodiment, sensor data may be received from, for example and without limitation, global navigation satellite systems ( “GNSS” ) sensor (s) 1158 (e.g., Global Positioning System sensor (s) ) , RADAR sensor (s) 1160, ultrasonic sensor (s) 1162, LIDAR sensor (s) 1164, inertial measurement unit ( “IMU” ) sensor (s) 1166 (e.g., accelerometer (s) , gyroscope (s) , a magnetic compass or magnetic compasses, magnetometer (s) , etc. ) , microphone (s) 1196, stereo camera (s) 1168, wide-view camera (s) 1170 (e.g., fisheye cameras) , infrared camera (s) 1172, surround camera (s) 1174 (e.g., 360 degree cameras) , long-range cameras (not shown in FIG. 11A) , mid-range camera (s) (not shown in FIG. 11A) , speed sensor (s) 1144 (e.g., for measuring speed of vehicle 1100) , vibration sensor (s) 1142, steering sensor (s) 1140, brake sensor (s) (e.g., as part of brake sensor system 1146) , and / or other sensor types.

[0185] In at least one embodiment, one or more of controller (s) 1136 may receive inputs (e.g., represented by input data) from an instrument cluster 1132 of vehicle 1100 and provide outputs (e.g., represented by output data, display data, etc. ) via a human-machine interface ( “HMI” ) display 1134, an audible annunciator, a loudspeaker, and / or via other components of vehicle 1100. In at least one embodiment, outputs may include information such as vehicle velocity, speed, time, map data (e.g., a High Definition map (not shown in FIG. 11A) ) , location data (e.g., vehicle’s 1100 location, such as on a map) , direction, location of other vehicles (e.g., an occupancy grid) , information about objects and status of objects as perceived by controller (s) 1136, etc. For example, in at least one embodiment, HMI display 1134 may display information about presence of one or more objects (e.g., a street sign, caution sign, traffic light changing, etc. ) , and / or information about driving maneuvers vehicle has made, is making, or will make (e.g., changing lanes now, taking exit 34B in two miles, etc. ) .

[0186] In at least one embodiment, vehicle 1100 further includes a network interface 1124 which may use wireless antenna (s) 1126 and / or modem (s) to communicate over one or more networks. For example, in at least one embodiment, network interface 1124 may be capable of communication over Long-Term Evolution ( “LTE” ) , Wideband Code Division Multiple Access ( “WCDMA” ) , Universal Mobile Telecommunications System ( “UMTS” ) , Global System for Mobile communication ( “GSM” ) , IMT-CDMA Multi-Carrier ( “CDMA2000” ) networks, etc. In at least one embodiment, wireless antenna (s) 1126 may also enable communication between objects in environment (e.g., vehicles, mobile devices, etc. ) , using local area network (s) , such as Bluetooth, Bluetooth Low Energy ( “LE” ) , Z-Wave, ZigBee, etc., and / or low power wide-area network (s) ( “LPWANs” ) , such as LoRaWAN, SigFox, etc. protocols.

[0187] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in vehicle 1100 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0188] FIG. 11B illustrates an example of camera locations and fields of view for autonomous vehicle 1100 of FIG. 11A, according to at least one embodiment. In at least one embodiment, cameras and respective fields of view are one example embodiment and are not intended to be limiting. For instance, in at least one embodiment, additional and / or alternative cameras may be included and / or cameras may be located at different locations on vehicle 1100.

[0189] In at least one embodiment, camera types for cameras may include, but are not limited to, digital cameras that may be adapted for use with components and / or systems of vehicle 1100. In at least one embodiment, camera (s) may operate at automotive safety integrity level ( “ASIL” ) B and / or at another ASIL. In at least one embodiment, camera types may be capable of any image capture rate, such as 60 frames per second (fps) , 1220 fps, 240 fps, etc., depending on embodiment. In at least one embodiment, cameras may be capable of using rolling shutters, global shutters, another type of shutter, or a combination thereof. In at least one embodiment, color filter array may include a red clear clear clear ( “RCCC” ) color filter array, a red clear clear blue ( “RCCB” ) color filter array, a red blue green clear ( “RBGC” ) color filter array, a Foveon  X3 color filter array, a Bayer sensors ( “RGGB” ) color filter array, a monochrome sensor color filter array, and / or another type of color filter array. In at least one embodiment, clear pixel cameras, such as cameras with an RCCC, an RCCB, and / or an RBGC color filter array, may be used in an effort to increase light sensitivity.

[0190] In at least one embodiment, one or more of camera (s) may be used to perform advanced driver assistance systems ( “ADAS” ) functions (e.g., as part of a redundant or fail-safe design) . For example, in at least one embodiment, a Multi-Function Mono Camera may be installed to provide functions including lane departure warning, traffic sign assist and intelligent headlamp control. In at least one embodiment, one or more of camera (s) (e.g., all cameras) may record and provide image data (e.g., video) simultaneously.

[0191] In at least one embodiment, one or more cameras may be mounted in a mounting assembly, such as a custom designed (three-dimensional ( “3D” ) printed) assembly, in order to cut out stray light and reflections from within vehicle 1100 (e.g., reflections from dashboard reflected in windshield mirrors) which may interfere with camera image data capture abilities. With reference to wing-mirror mounting assemblies, in at least one embodiment, wing-mirror assemblies may be custom 3D printed so that a camera mounting plate matches a shape of a wing-mirror. In at least one embodiment, camera (s) may be integrated into wing-mirrors. In at least one embodiment, for side-view cameras, camera (s) may also be integrated within four pillars at each corner of a cabin.

[0192] In at least one embodiment, cameras with a field of view that include portions of an environment in front of vehicle 1100 (e.g., front-facing cameras) may be used for surround view, to help identify forward facing paths and obstacles, as well as aid in, with help of one or more of controller (s) 1136 and / or control SoCs, providing information critical to generating an occupancy grid and / or determining preferred vehicle paths. In at least one embodiment, front-facing cameras may be used to perform many similar ADAS functions as LIDAR, including, without limitation, emergency braking, pedestrian detection, and collision avoidance. In at least one embodiment, front-facing cameras may also be used for ADAS functions and systems including, without limitation, Lane Departure Warnings ( “LDW” ) , Autonomous Cruise Control ( “ACC” ) , and / or other functions such as traffic sign recognition.

[0193] In at least one embodiment, a variety of cameras may be used in a front-facing configuration, including, for example, a monocular camera platform that includes a CMOS ( “complementary metal oxide semiconductor” ) color imager. In at least one embodiment, a wide-view camera 1170 may be used to perceive objects coming into view from a periphery (e.g., pedestrians, crossing traffic or bicycles) . Although only one wide-view camera 1170 is illustrated in FIG. 11B, in other embodiments, there may be any number (including zero) wide-view cameras on vehicle 1100. In at least one embodiment, any number of long-range camera (s) 1198 (e.g., a long-view stereo camera pair) may be used for depth-based object detection, especially for objects for which a neural network has not yet been trained. In at least one embodiment, long-range camera (s) 1198 may also be used for object detection and classification, as well as basic object tracking.

[0194] In at least one embodiment, any number of stereo camera (s) 1168 may also be included in a front-facing configuration. In at least one embodiment, one or more of stereo camera (s) 1168 may include an integrated control unit comprising a scalable processing unit, which may provide a programmable logic ( “FPGA” ) and a multi-core micro-processor with an integrated Controller Area Network ( “CAN” ) or Ethernet interface on a single chip. In at least one embodiment, such a unit may be used to generate a 3D map of an environment of vehicle 1100, including a distance estimate for all points in an image. In at least one embodiment, one or more of stereo camera (s) 1168 may include, without limitation, compact stereo vision sensor (s) that may include, without limitation, two camera lenses (one each on left and right) and an image processing chip that may measure distance from vehicle 1100 to target object and use generated information (e.g., metadata) to activate autonomous emergency braking and lane departure warning functions. In at least one embodiment, other types of stereo camera (s) 1168 may be used in addition to, or alternatively from, those described herein.

[0195] In at least one embodiment, cameras with a field of view that include portions of environment to sides of vehicle 1100 (e.g., side-view cameras) may be used for surround view, providing information used to create and update an occupancy grid, as well as to generate side impact collision warnings. For example, in at least one embodiment, surround camera (s) 1174 (e.g., four surround cameras as illustrated in FIG. 11B) could be positioned on vehicle 1100. In at least one embodiment, surround camera (s) 1174 may include, without limitation, any number  and combination of wide-view cameras, fisheye camera (s) , 360 degree camera (s) , and / or similar cameras. For instance, in at least one embodiment, four fisheye cameras may be positioned on a front, a rear, and sides of vehicle 1100. In at least one embodiment, vehicle 1100 may use three surround camera (s) 1174 (e.g., left, right, and rear) , and may leverage one or more other camera (s) (e.g., a forward-facing camera) as a fourth surround-view camera.

[0196] In at least one embodiment, cameras with a field of view that include portions of an environment behind vehicle 1100 (e.g., rear-view cameras) may be used for parking assistance, surround view, rear collision warnings, and creating and updating an occupancy grid. In at least one embodiment, a wide variety of cameras may be used including, but not limited to, cameras that are also suitable as a front-facing camera (s) (e.g., long-range cameras 1198 and / or mid-range camera (s) 1176, stereo camera (s) 1168, infrared camera (s) 1172, etc., ) as described herein.

[0197] FIG. 11C is a block diagram illustrating an example system architecture for autonomous vehicle 1100 of FIG. 11A, according to at least one embodiment. In at least one embodiment, each of components, features, and systems of vehicle 1100 in FIG. 11C is illustrated as being connected via a bus 1102. In at least one embodiment, bus 1102 may include, without limitation, a CAN data interface (alternatively referred to herein as a “CAN bus” ) . In at least one embodiment, a CAN may be a network inside vehicle 1100 used to aid in control of various features and functionality of vehicle 1100, such as actuation of brakes, acceleration, braking, steering, windshield wipers, etc. In at least one embodiment, bus 1102 may be configured to have dozens or even hundreds of nodes, each with its own unique identifier (e.g., a CAN ID) . In at least one embodiment, bus 1102 may be read to find steering wheel angle, ground speed, engine revolutions per minute ( “RPMs” ) , button positions, and / or other vehicle status indicators. In at least one embodiment, bus 1102 may be a CAN bus that is ASIL B compliant.

[0198] In at least one embodiment, in addition to, or alternatively from CAN, FlexRay and / or Ethernet protocols may be used. In at least one embodiment, there may be any number of busses forming bus 1102, which may include, without limitation, zero or more CAN busses, zero or more FlexRay busses, zero or more Ethernet busses, and / or zero or more other types of busses using different protocols. In at least one embodiment, two or more busses may be used to perform different functions, and / or may be used for redundancy. For example, a first bus may be  used for collision avoidance functionality and a second bus may be used for actuation control. In at least one embodiment, each bus of bus 1102 may communicate with any of components of vehicle 1100, and two or more busses of bus 1102 may communicate with corresponding components. In at least one embodiment, each of any number of system (s) on chip (s) ( “SoC (s) ” ) 1104 (such as SoC 1104 (A) and SoC 1104 (B) ) , each of controller (s) 1136, and / or each computer within vehicle may have access to same input data (e.g., inputs from sensors of vehicle 1100) , and may be connected to a common bus, such CAN bus.

[0199] In at least one embodiment, vehicle 1100 may include one or more controller (s) 1136, such as those described herein with respect to FIG. 11A. In at least one embodiment, controller (s) 1136 may be used for a variety of functions. In at least one embodiment, controller (s) 1136 may be coupled to any of various other components and systems of vehicle 1100, and may be used for control of vehicle 1100, artificial intelligence of vehicle 1100, infotainment for vehicle 1100, and / or other functions.

[0200] In at least one embodiment, vehicle 1100 may include any number of SoCs 1104. In at least one embodiment, each of SoCs 1104 may include, without limitation, central processing units ( “CPU (s) ” ) 1106, graphics processing units ( “GPU (s) ” ) 1108, processor (s) 1110, cache (s) 1112, accelerator (s) 1114, data store (s) 1116, and / or other components and features not illustrated. In at least one embodiment, SoC (s) 1104 may be used to control vehicle 1100 in a variety of platforms and systems. For example, in at least one embodiment, SoC (s) 1104 may be combined in a system (e.g., system of vehicle 1100) with a High Definition ( “HD” ) map 1122 which may obtain map refreshes and / or updates via network interface 1124 from one or more servers (not shown in FIG. 11C) .

[0201] In at least one embodiment, CPU (s) 1106 may include a CPU cluster or CPU complex (alternatively referred to herein as a “CCPLEX” ) . In at least one embodiment, CPU (s) 1106 may include multiple cores and / or level two ( “L2” ) caches. For instance, in at least one embodiment, CPU (s) 1106 may include eight cores in a coherent multi-processor configuration. In at least one embodiment, CPU (s) 1106 may include four dual-core clusters where each cluster has a dedicated L2 cache (e.g., a 2 megabyte (MB) L2 cache) . In at least one embodiment, CPU (s) 1106 (e.g., CCPLEX) may be configured to support simultaneous cluster operations enabling any combination of clusters of CPU (s) 1106 to be active at any given time.

[0202] In at least one embodiment, one or more of CPU (s) 1106 may implement power management capabilities that include, without limitation, one or more of following features: individual hardware blocks may be clock-gated automatically when idle to save dynamic power; each core clock may be gated when such core is not actively executing instructions due to execution of Wait for Interrupt ( “WFI” )  / Wait for Event ( “WFE” ) instructions; each core may be independently power-gated; each core cluster may be independently clock-gated when all cores are clock-gated or power-gated; and / or each core cluster may be independently power-gated when all cores are power-gated. In at least one embodiment, CPU (s) 1106 may further implement an enhanced algorithm for managing power states, where allowed power states and expected wakeup times are specified, and hardware / microcode determines which best power state to enter for core, cluster, and CCPLEX. In at least one embodiment, processing cores may support simplified power state entry sequences in software with work offloaded to microcode.

[0203] In at least one embodiment, GPU (s) 1108 may include an integrated GPU (alternatively referred to herein as an “iGPU” ) . In at least one embodiment, GPU (s) 1108 may be programmable and may be efficient for parallel workloads. In at least one embodiment, GPU (s) 1108 may use an enhanced tensor instruction set. In at least one embodiment, GPU (s) 1108 may include one or more streaming microprocessors, where each streaming microprocessor may include a level one ( “L1” ) cache (e.g., an L1 cache with at least 96 KB storage capacity) , and two or more streaming microprocessors may share an L2 cache (e.g., an L2 cache with a 512 KB storage capacity) . In at least one embodiment, GPU (s) 1108 may include at least eight streaming microprocessors. In at least one embodiment, GPU (s) 1108 may use compute application programming interface (s) (API (s) ) . In at least one embodiment, GPU (s) 1108 may use one or more parallel computing platforms and / or programming models (e.g., NVIDIA’s CUDA model) .

[0204] In at least one embodiment, one or more of GPU (s) 1108 may be power-optimized for best performance in automotive and embedded use cases. For example, in at least one embodiment, GPU (s) 1108 could be fabricated on Fin field-effect transistor ( “FinFET” ) circuitry. In at least one embodiment, each streaming microprocessor may incorporate a number of mixed-precision processing cores partitioned into multiple blocks. For example, and without limitation, 64 PF32 cores and 32 FP64 cores could be partitioned into four processing blocks. In at least one embodiment, each processing block could be allocated 16 FP32 cores, 8 FP64 cores, 16  INT32 cores, two mixed-precision NVIDIA Tensor cores for deep learning matrix arithmetic, a level zero ( “L0” ) instruction cache, a scheduler (e.g., warp scheduler) or sequencer, a dispatch unit, and / or a 64 KB register file. In at least one embodiment, streaming microprocessors may include independent parallel integer and floating-point data paths to provide for efficient execution of workloads with a mix of computation and addressing calculations. In at least one embodiment, streaming microprocessors may include independent thread scheduling capability to enable finer-grain synchronization and cooperation between parallel threads. In at least one embodiment, streaming microprocessors may include a combined L1 data cache and shared memory unit in order to improve performance while simplifying programming.

[0205] In at least one embodiment, one or more of GPU (s) 1108 may include a high bandwidth memory ( “HBM” ) and / or a 16 GB HBM2 memory subsystem to provide, in some examples, about 900 GB / second peak memory bandwidth. In at least one embodiment, in addition to, or alternatively from, HBM memory, a synchronous graphics random-access memory ( “SGRAM” ) may be used, such as a graphics double data rate type five synchronous random-access memory ( “GDDR5” ) .

[0206] In at least one embodiment, GPU (s) 1108 may include unified memory technology. In at least one embodiment, address translation services ( “ATS” ) support may be used to allow GPU (s) 1108 to access CPU (s) 1106 page tables directly. In at least one embodiment, embodiment, when a GPU of GPU (s) 1108 memory management unit ( “MMU” ) experiences a miss, an address translation request may be transmitted to CPU (s) 1106. In response, 2 CPU of CPU (s) 1106 may look in its page tables for a virtual-to-physical mapping for an address and transmit translation back to GPU (s) 1108, in at least one embodiment. In at least one embodiment, unified memory technology may allow a single unified virtual address space for memory of both CPU (s) 1106 and GPU (s) 1108, thereby simplifying GPU (s) 1108 programming and porting of applications to GPU (s) 1108.

[0207] In at least one embodiment, GPU (s) 1108 may include any number of access counters that may keep track of frequency of access of GPU (s) 1108 to memory of other processors. In at least one embodiment, access counter (s) may help ensure that memory pages are moved to physical memory of a processor that is accessing pages most frequently, thereby improving efficiency for memory ranges shared between processors.

[0208] In at least one embodiment, one or more of SoC (s) 1104 may include any number of cache (s) 1112, including those described herein. For example, in at least one embodiment, cache (s) 1112 could include a level three ( “L3” ) cache that is available to both CPU (s) 1106 and GPU (s) 1108 (e.g., that is connected to CPU (s) 1106 and GPU (s) 1108) . In at least one embodiment, cache (s) 1112 may include a write-back cache that may keep track of states of lines, such as by using a cache coherence protocol (e.g., MEI, MESI, MSI, etc. ) . In at least one embodiment, a L3 cache may include 4 MB of memory or more, depending on embodiment, although smaller cache sizes may be used.

[0209] In at least one embodiment, one or more of SoC (s) 1104 may include one or more accelerator (s) 1114 (e.g., hardware accelerators, software accelerators, or a combination thereof) . In at least one embodiment, SoC (s) 1104 may include a hardware acceleration cluster that may include optimized hardware accelerators and / or large on-chip memory. In at least one embodiment, large on-chip memory (e.g., 4 MB of SRAM) , may enable a hardware acceleration cluster to accelerate neural networks and other calculations. In at least one embodiment, a hardware acceleration cluster may be used to complement GPU (s) 1108 and to off-load some of tasks of GPU (s) 1108 (e.g., to free up more cycles of GPU (s) 1108 for performing other tasks) . In at least one embodiment, accelerator (s) 1114 could be used for targeted workloads (e.g., perception, convolutional neural networks ( “CNNs” ) , recurrent neural networks ( “RNNs” ) , etc. ) that are stable enough to be amenable to acceleration. In at least one embodiment, a CNN may include a region-based or regional convolutional neural networks ( “RCNNs” ) and Fast RCNNs (e.g., as used for object detection) or other type of CNN.

[0210] In at least one embodiment, accelerator (s) 1114 (e.g., hardware acceleration cluster) may include one or more deep learning accelerator ( “DLA” ) . In at least one embodiment, DLA (s) may include, without limitation, one or more Tensor processing units ( “TPUs” ) that may be configured to provide an additional ten trillion operations per second for deep learning applications and inferencing. In at least one embodiment, TPUs may be accelerators configured to, and optimized for, performing image processing functions (e.g., for CNNs, RCNNs, etc. ) . In at least one embodiment, DLA (s) may further be optimized for a specific set of neural network types and floating point operations, as well as inferencing. In at least one embodiment, design of DLA (s) may provide more performance per millimeter than a typical general-purpose GPU, and  typically vastly exceeds performance of a CPU. In at least one embodiment, TPU (s) may perform several functions, including a single-instance convolution function, supporting, for example, INT8, INT16, and FP16 data types for both features and weights, as well as post-processor functions. In at least one embodiment, DLA (s) may quickly and efficiently execute neural networks, especially CNNs, on processed or unprocessed data for any of a variety of functions, including, for example and without limitation: a CNN for object identification and detection using data from camera sensors; a CNN for distance estimation using data from camera sensors; a CNN for emergency vehicle detection and identification and detection using data from microphones; a CNN for facial recognition and vehicle owner identification using data from camera sensors; and / or a CNN for security and / or safety related events.

[0211] In at least one embodiment, DLA (s) may perform any function of GPU (s) 1108, and by using an inference accelerator, for example, a designer may target either DLA (s) or GPU (s) 1108 for any function. For example, in at least one embodiment, a designer may focus processing of CNNs and floating point operations on DLA (s) and leave other functions to GPU (s) 1108 and / or accelerator (s) 1114.

[0212] In at least one embodiment, accelerator (s) 1114 may include programmable vision accelerator ( “PVA” ) , which may alternatively be referred to herein as a computer vision accelerator. In at least one embodiment, PVA may be designed and configured to accelerate computer vision algorithms for advanced driver assistance system ( “ADAS” ) 1138, autonomous driving, augmented reality ( “AR” ) applications, and / or virtual reality ( “VR” ) applications. In at least one embodiment, PVA may provide a balance between performance and flexibility. For example, in at least one embodiment, each PVA may include, for example and without limitation, any number of reduced instruction set computer ( “RISC” ) cores, direct memory access ( “DMA” ) , and / or any number of vector processors.

[0213] In at least one embodiment, RISC cores may interact with image sensors (e.g., image sensors of any cameras described herein) , image signal processor (s) , etc. In at least one embodiment, each RISC core may include any amount of memory. In at least one embodiment, RISC cores may use any of a number of protocols, depending on embodiment. In at least one embodiment, RISC cores may execute a real-time operating system ( “RTOS” ) . In at least one embodiment, RISC cores may be implemented using one or more integrated circuit devices,  application specific integrated circuits ( “ASICs” ) , and / or memory devices. For example, in at least one embodiment, RISC cores could include an instruction cache and / or a tightly coupled RAM.

[0214] In at least one embodiment, DMA may enable components of PVA to access system memory independently of CPU (s) 1106. In at least one embodiment, DMA may support any number of features used to provide optimization to a PVA including, but not limited to, supporting multi-dimensional addressing and / or circular addressing. In at least one embodiment, DMA may support up to six or more dimensions of addressing, which may include, without limitation, block width, block height, block depth, horizontal block stepping, vertical block stepping, and / or depth stepping.

[0215] In at least one embodiment, vector processors may be programmable processors that may be designed to efficiently and flexibly execute programming for computer vision algorithms and provide signal processing capabilities. In at least one embodiment, a PVA may include a PVA core and two vector processing subsystem partitions. In at least one embodiment, a PVA core may include a processor subsystem, DMA engine (s) (e.g., two DMA engines) , and / or other peripherals. In at least one embodiment, a vector processing subsystem may operate as a primary processing engine of a PVA, and may include a vector processing unit ( “VPU” ) , an instruction cache, and / or vector memory (e.g., “VMEM” ) . In at least one embodiment, VPU core may include a digital signal processor such as, for example, a single instruction, multiple data ( “SIMD” ) , very long instruction word ( “VLIW” ) digital signal processor. In at least one embodiment, a combination of SIMD and VLIW may enhance throughput and speed.

[0216] In at least one embodiment, each of vector processors may include an instruction cache and may be coupled to dedicated memory. As a result, in at least one embodiment, each of vector processors may be configured to execute independently of other vector processors. In at least one embodiment, vector processors that are included in a particular PVA may be configured to employ data parallelism. For instance, in at least one embodiment, plurality of vector processors included in a single PVA may execute a common computer vision algorithm, but on different regions of an image. In at least one embodiment, vector processors included in a particular PVA may simultaneously execute different computer vision algorithms, on one image, or even execute different algorithms on sequential images or portions of an image. In at least  one embodiment, among other things, any number of PVAs may be included in hardware acceleration cluster and any number of vector processors may be included in each PVA. In at least one embodiment, PVA may include additional error correcting code ( “ECC” ) memory, to enhance overall system safety.

[0217] In at least one embodiment, accelerator (s) 1114 may include a computer vision network on-chip and static random-access memory ( “SRAM” ) , for providing a high-bandwidth, low latency SRAM for accelerator (s) 1114. In at least one embodiment, on-chip memory may include at least 4 MB SRAM, comprising, for example and without limitation, eight field-configurable memory blocks, that may be accessible by both a PVA and a DLA. In at least one embodiment, each pair of memory blocks may include an advanced peripheral bus ( “APB” ) interface, configuration circuitry, a controller, and a multiplexer. In at least one embodiment, any type of memory may be used. In at least one embodiment, a PVA and a DLA may access memory via a backbone that provides a PVA and a DLA with high-speed access to memory. In at least one embodiment, a backbone may include a computer vision network on-chip that interconnects a PVA and a DLA to memory (e.g., using APB) .

[0218] In at least one embodiment, a computer vision network on-chip may include an interface that determines, before transmission of any control signal / address / data, that both a PVA and a DLA provide ready and valid signals. In at least one embodiment, an interface may provide for separate phases and separate channels for transmitting control signals / addresses / data, as well as burst-type communications for continuous data transfer. In at least one embodiment, an interface may comply with International Organization for Standardization ( “ISO” ) 26262 or International Electrotechnical Commission ( “IEC” ) 61508 standards, although other standards and protocols may be used.

[0219] In at least one embodiment, one or more of SoC (s) 1104 may include a real-time ray-tracing hardware accelerator. In at least one embodiment, real-time ray-tracing hardware accelerator may be used to quickly and efficiently determine positions and extents of objects (e.g., within a world model) , to generate real-time visualization simulations, for RADAR signal interpretation, for sound propagation synthesis and / or analysis, for simulation of SONAR systems, for general wave propagation simulation, for comparison to LIDAR data for purposes of localization and / or other functions, and / or for other uses.

[0220] In at least one embodiment, accelerator (s) 1114 can have a wide array of uses for autonomous driving. In at least one embodiment, a PVA may be used for key processing stages in ADAS and autonomous vehicles. In at least one embodiment, a PVA’s capabilities are a good match for algorithmic domains needing predictable processing, at low power and low latency. In other words, a PVA performs well on semi-dense or dense regular computation, even on small data sets, which might require predictable run-times with low latency and low power. In at least one embodiment, such as in vehicle 1100, PVAs might be designed to run classic computer vision algorithms, as they can be efficient at object detection and operating on integer math.

[0221] For example, according to at least one embodiment of technology, a PVA is used to perform computer stereo vision. In at least one embodiment, a semi-global matching-based algorithm may be used in some examples, although this is not intended to be limiting. In at least one embodiment, applications for Level 3-5 autonomous driving use motion estimation / stereo matching on-the-fly (e.g., structure from motion, pedestrian recognition, lane detection, etc. ) . In at least one embodiment, a PVA may perform computer stereo vision functions on inputs from two monocular cameras.

[0222] In at least one embodiment, a PVA may be used to perform dense optical flow. For example, in at least one embodiment, a PVA could process raw RADAR data (e.g., using a 4D Fast Fourier Transform) to provide processed RADAR data. In at least one embodiment, a PVA is used for time of flight depth processing, by processing raw time of flight data to provide processed time of flight data, for example.

[0223] In at least one embodiment, a DLA may be used to run any type of network to enhance control and driving safety, including for example and without limitation, a neural network that outputs a measure of confidence for each object detection. In at least one embodiment, confidence may be represented or interpreted as a probability, or as providing a relative “weight” of each detection compared to other detections. In at least one embodiment, a confidence measure enables a system to make further decisions regarding which detections should be considered as true positive detections rather than false positive detections. In at least one embodiment, a system may set a threshold value for confidence and consider only detections exceeding threshold value as true positive detections. In an embodiment in which an automatic emergency braking ( “AEB” ) system is used, false positive detections would cause vehicle to  automatically perform emergency braking, which is obviously undesirable. In at least one embodiment, highly confident detections may be considered as triggers for AEB. In at least one embodiment, a DLA may run a neural network for regressing confidence value. In at least one embodiment, neural network may take as its input at least some subset of parameters, such as bounding box dimensions, ground plane estimate obtained (e.g., from another subsystem) , output from IMU sensor (s) 1166 that correlates with vehicle 1100 orientation, distance, 3D location estimates of object obtained from neural network and / or other sensors (e.g., LIDAR sensor (s) 1164 or RADAR sensor (s) 1160) , among others.

[0224] In at least one embodiment, one or more of SoC (s) 1104 may include data store (s) 1116 (e.g., memory) . In at least one embodiment, data store (s) 1116 may be on-chip memory of SoC (s) 1104, which may store neural networks to be executed on GPU (s) 1108 and / or a DLA. In at least one embodiment, data store (s) 1116 may be large enough in capacity to store multiple instances of neural networks for redundancy and safety. In at least one embodiment, data store (s) 1116 may comprise L2 or L3 cache (s) .

[0225] In at least one embodiment, one or more of SoC (s) 1104 may include any number of processor (s) 1110 (e.g., embedded processors) . In at least one embodiment, processor (s) 1110 may include a boot and power management processor that may be a dedicated processor and subsystem to handle boot power and management functions and related security enforcement. In at least one embodiment, a boot and power management processor may be a part of a boot sequence of SoC (s) 1104 and may provide runtime power management services. In at least one embodiment, a boot power and management processor may provide clock and voltage programming, assistance in system low power state transitions, management of SoC (s) 1104 thermals and temperature sensors, and / or management of SoC (s) 1104 power states. In at least one embodiment, each temperature sensor may be implemented as a ring-oscillator whose output frequency is proportional to temperature, and SoC (s) 1104 may use ring-oscillators to detect temperatures of CPU (s) 1106, GPU (s) 1108, and / or accelerator (s) 1114. In at least one embodiment, if temperatures are determined to exceed a threshold, then a boot and power management processor may enter a temperature fault routine and put SoC (s) 1104 into a lower power state and / or put vehicle 1100 into a chauffeur to safe stop mode (e.g., bring vehicle 1100 to a safe stop) .

[0226] In at least one embodiment, processor (s) 1110 may further include a set of embedded processors that may serve as an audio processing engine which may be an audio subsystem that enables full hardware support for multi-channel audio over multiple interfaces, and a broad and flexible range of audio I / O interfaces. In at least one embodiment, an audio processing engine is a dedicated processor core with a digital signal processor with dedicated RAM.

[0227] In at least one embodiment, processor (s) 1110 may further include an always-on processor engine that may provide necessary hardware features to support low power sensor management and wake use cases. In at least one embodiment, an always-on processor engine may include, without limitation, a processor core, a tightly coupled RAM, supporting peripherals (e.g., timers and interrupt controllers) , various I / O controller peripherals, and routing logic.

[0228] In at least one embodiment, processor (s) 1110 may further include a safety cluster engine that includes, without limitation, a dedicated processor subsystem to handle safety management for automotive applications. In at least one embodiment, a safety cluster engine may include, without limitation, two or more processor cores, a tightly coupled RAM, support peripherals (e.g., timers, an interrupt controller, etc. ) , and / or routing logic. In a safety mode, two or more cores may operate, in at least one embodiment, in a lockstep mode and function as a single core with comparison logic to detect any differences between their operations. In at least one embodiment, processor (s) 1110 may further include a real-time camera engine that may include, without limitation, a dedicated processor subsystem for handling real-time camera management. In at least one embodiment, processor (s) 1110 may further include a high-dynamic range signal processor that may include, without limitation, an image signal processor that is a hardware engine that is part of a camera processing pipeline.

[0229] In at least one embodiment, processor (s) 1110 may include a video image compositor that may be a processing block (e.g., implemented on a microprocessor) that implements video post-processing functions needed by a video playback application to produce a final image for a player window. In at least one embodiment, a video image compositor may perform lens distortion correction on wide-view camera (s) 1170, surround camera (s) 1174, and / or on in-cabin monitoring camera sensor (s) . In at least one embodiment, in-cabin monitoring camera sensor (s) are preferably monitored by a neural network running on another instance of SoC 1104, configured to identify in cabin events and respond accordingly. In at least one embodiment, an  in-cabin system may perform, without limitation, lip reading to activate cellular service and place a phone call, dictate emails, change a vehicle’s destination, activate or change a vehicle’s infotainment system and settings, or provide voice-activated web surfing. In at least one embodiment, certain functions are available to a driver when a vehicle is operating in an autonomous mode and are disabled otherwise.

[0230] In at least one embodiment, a video image compositor may include enhanced temporal noise reduction for both spatial and temporal noise reduction. For example, in at least one embodiment, where motion occurs in a video, noise reduction weights spatial information appropriately, decreasing weights of information provided by adjacent frames. In at least one embodiment, where an image or portion of an image does not include motion, temporal noise reduction performed by video image compositor may use information from a previous image to reduce noise in a current image.

[0231] In at least one embodiment, a video image compositor may also be configured to perform stereo rectification on input stereo lens frames. In at least one embodiment, a video image compositor may further be used for user interface composition when an operating system desktop is in use, and GPU (s) 1108 are not required to continuously render new surfaces. In at least one embodiment, when GPU (s) 1108 are powered on and active doing 3D rendering, a video image compositor may be used to offload GPU (s) 1108 to improve performance and responsiveness.

[0232] In at least one embodiment, one or more SoC of SoC (s) 1104 may further include a mobile industry processor interface ( “MIPI” ) camera serial interface for receiving video and input from cameras, a high-speed interface, and / or a video input block that may be used for a camera and related pixel input functions. In at least one embodiment, one or more of SoC (s) 1104 may further include an input / output controller (s) that may be controlled by software and may be used for receiving I / O signals that are uncommitted to a specific role.

[0233] In at least one embodiment, one or more SoC of SoC (s) 1104 may further include a broad range of peripheral interfaces to enable communication with peripherals, audio encoders / decoders ( “codecs” ) , power management, and / or other devices. In at least one embodiment, SoC (s) 1104 may be used to process data from cameras (e.g., connected over Gigabit Multimedia Serial Link and Ethernet channels) , sensors (e.g., LIDAR sensor (s) 1164,  RADAR sensor (s) 1160, etc. that may be connected over Ethernet channels) , data from bus 1102 (e.g., speed of vehicle 1100, steering wheel position, etc. ) , data from GNSS sensor (s) 1158 (e.g., connected over a Ethernet bus or a CAN bus) , etc. In at least one embodiment, one or more SoC of SoC (s) 1104 may further include dedicated high-performance mass storage controllers that may include their own DMA engines, and that may be used to free CPU (s) 1106 from routine data management tasks.

[0234] In at least one embodiment, SoC (s) 1104 may be an end-to-end platform with a flexible architecture that spans automation Levels 3-5, thereby providing a comprehensive functional safety architecture that leverages and makes efficient use of computer vision and ADAS techniques for diversity and redundancy, and provides a platform for a flexible, reliable driving software stack, along with deep learning tools. In at least one embodiment, SoC (s) 1104 may be faster, more reliable, and even more energy-efficient and space-efficient than conventional systems. For example, in at least one embodiment, accelerator (s) 1114, when combined with CPU (s) 1106, GPU (s) 1108, and data store (s) 1116, may provide for a fast, efficient platform for Level 3-5 autonomous vehicles.

[0235] In at least one embodiment, computer vision algorithms may be executed on CPUs, which may be configured using a high-level programming language, such as C, to execute a wide variety of processing algorithms across a wide variety of visual data. However, in at least one embodiment, CPUs are oftentimes unable to meet performance requirements of many computer vision applications, such as those related to execution time and power consumption, for example. In at least one embodiment, many CPUs are unable to execute complex object detection algorithms in real-time, which is used in in-vehicle ADAS applications and in practical Level 3-5 autonomous vehicles.

[0236] Embodiments described herein allow for multiple neural networks to be performed simultaneously and / or sequentially, and for results to be combined together to enable Level 3-5 autonomous driving functionality. For example, in at least one embodiment, a CNN executing on a DLA or a discrete GPU (e.g., GPU (s) 1120) may include text and word recognition, allowing reading and understanding of traffic signs, including signs for which a neural network has not been specifically trained. In at least one embodiment, a DLA may further include a  neural network that is able to identify, interpret, and provide semantic understanding of a sign, and to pass that semantic understanding to path planning modules running on a CPU Complex.

[0237] In at least one embodiment, multiple neural networks may be run simultaneously, as for Level 3, 4, or 5 driving. For example, in at least one embodiment, a warning sign stating “Caution: flashing lights indicate icy conditions, ” along with an electric light, may be independently or collectively interpreted by several neural networks. In at least one embodiment, such warning sign itself may be identified as a traffic sign by a first deployed neural network (e.g., a neural network that has been trained) , text “flashing lights indicate icy conditions” may be interpreted by a second deployed neural network, which informs a vehicle’s path planning software (preferably executing on a CPU Complex) that when flashing lights are detected, icy conditions exist. In at least one embodiment, a flashing light may be identified by operating a third deployed neural network over multiple frames, informing a vehicle’s path-planning software of a presence (or an absence) of flashing lights. In at least one embodiment, all three neural networks may run simultaneously, such as within a DLA and / or on GPU (s) 1108.

[0238] In at least one embodiment, a CNN for facial recognition and vehicle owner identification may use data from camera sensors to identify presence of an authorized driver and / or owner of vehicle 1100. In at least one embodiment, an always-on sensor processing engine may be used to unlock a vehicle when an owner approaches a driver door and turns on lights, and, in a security mode, to disable such vehicle when an owner leaves such vehicle. In this way, SoC (s) 1104 provide for security against theft and / or carjacking.

[0239] In at least one embodiment, a CNN for emergency vehicle detection and identification may use data from microphones 1196 to detect and identify emergency vehicle sirens. In at least one embodiment, SoC (s) 1104 use a CNN for classifying environmental and urban sounds, as well as classifying visual data. In at least one embodiment, a CNN running on a DLA is trained to identify a relative closing speed of an emergency vehicle (e.g., by using a Doppler effect) . In at least one embodiment, a CNN may also be trained to identify emergency vehicles specific to a local area in which a vehicle is operating, as identified by GNSS sensor (s) 1158. In at least one embodiment, when operating in Europe, a CNN will seek to detect European sirens, and when in North America, a CNN will seek to identify only North American sirens. In at least one embodiment, once an emergency vehicle is detected, a control program may be used to execute  an emergency vehicle safety routine, slowing a vehicle, pulling over to a side of a road, parking a vehicle, and / or idling a vehicle, with assistance of ultrasonic sensor (s) 1162, until emergency vehicles pass.

[0240] In at least one embodiment, vehicle 1100 may include CPU (s) 1118 (e.g., discrete CPU (s) , or dCPU (s) ) , that may be coupled to SoC (s) 1104 via a high-speed interconnect (e.g., PCIe) . In at least one embodiment, CPU (s) 1118 may include an X86 processor, for example. CPU (s) 1118 may be used to perform any of a variety of functions, including arbitrating potentially inconsistent results between ADAS sensors and SoC (s) 1104, and / or monitoring status and health of controller (s) 1136 and / or an infotainment system on a chip ( “infotainment SoC” ) 1130, for example. In at least one embodiment, SoC (s) 1104 includes one or more interconnects, and an interconnect can include a peripheral component interconnect express (PCIe) .

[0241] In at least one embodiment, vehicle 1100 may include GPU (s) 1120 (e.g., discrete GPU (s) , or dGPU (s) ) , that may be coupled to SoC (s) 1104 via a high-speed interconnect (e.g., NVIDIA’s NVLINK channel) . In at least one embodiment, GPU (s) 1120 may provide additional artificial intelligence functionality, such as by executing redundant and / or different neural networks, and may be used to train and / or update neural networks based at least in part on input (e.g., sensor data) from sensors of a vehicle 1100.

[0242] In at least one embodiment, vehicle 1100 may further include network interface 1124 which may include, without limitation, wireless antenna (s) 1126 (e.g., one or more wireless antennas for different communication protocols, such as a cellular antenna, a Bluetooth antenna, etc. ) . In at least one embodiment, network interface 1124 may be used to enable wireless connectivity to Internet cloud services (e.g., with server (s) and / or other network devices) , with other vehicles, and / or with computing devices (e.g., client devices of passengers) . In at least one embodiment, to communicate with other vehicles, a direct link may be established between vehicle 1100 and another vehicle and / or an indirect link may be established (e.g., across networks and over the Internet) . In at least one embodiment, direct links may be provided using a vehicle-to-vehicle communication link. In at least one embodiment, a vehicle-to-vehicle communication link may provide vehicle 1100 information about vehicles in proximity to vehicle 1100 (e.g., vehicles in front of, on a side of, and / or behind vehicle 1100) . In at least one  embodiment, such aforementioned functionality may be part of a cooperative adaptive cruise control functionality of vehicle 1100.

[0243] In at least one embodiment, network interface 1124 may include an SoC that provides modulation and demodulation functionality and enables controller (s) 1136 to communicate over wireless networks. In at least one embodiment, network interface 1124 may include a radio frequency front-end for up-conversion from baseband to radio frequency, and down conversion from radio frequency to baseband. In at least one embodiment, frequency conversions may be performed in any technically feasible fashion. For example, frequency conversions could be performed through well-known processes, and / or using super-heterodyne processes. In at least one embodiment, radio frequency front end functionality may be provided by a separate chip. In at least one embodiment, network interfaces may include wireless functionality for communicating over LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN, and / or other wireless protocols.

[0244] In at least one embodiment, vehicle 1100 may further include data store (s) 1128 which may include, without limitation, off-chip (e.g., off SoC (s) 1104) storage. In at least one embodiment, data store (s) 1128 may include, without limitation, one or more storage elements including RAM, SRAM, dynamic random-access memory ( “DRAM” ) , video random-access memory ( “VRAM” ) , flash memory, hard disks, and / or other components and / or devices that may store at least one bit of data.

[0245] In at least one embodiment, vehicle 1100 may further include GNSS sensor (s) 1158 (e.g., GPS and / or assisted GPS sensors) , to assist in mapping, perception, occupancy grid generation, and / or path planning functions. In at least one embodiment, any number of GNSS sensor (s) 1158 may be used, including, for example and without limitation, a GPS using a USB connector with an Ethernet-to-Serial (e.g., RS-232) bridge.

[0246] In at least one embodiment, vehicle 1100 may further include RADAR sensor (s) 1160. In at least one embodiment, RADAR sensor (s) 1160 may be used by vehicle 1100 for long-range vehicle detection, even in darkness and / or severe weather conditions. In at least one embodiment, RADAR functional safety levels may be ASIL B. In at least one embodiment, RADAR sensor (s) 1160 may use a CAN bus and / or bus 1102 (e.g., to transmit data generated by RADAR sensor (s) 1160) for control and to access object tracking data, with access to Ethernet channels to access  raw data in some examples. In at least one embodiment, a wide variety of RADAR sensor types may be used. For example, and without limitation, RADAR sensor (s) 1160 may be suitable for front, rear, and side RADAR use. In at least one embodiment, one or more sensor of RADAR sensors (s) 1160 is a Pulse Doppler RADAR sensor.

[0247] In at least one embodiment, RADAR sensor (s) 1160 may include different configurations, such as long-range with narrow field of view, short-range with wide field of view, short-range side coverage, etc. In at least one embodiment, long-range RADAR may be used for adaptive cruise control functionality. In at least one embodiment, long-range RADAR systems may provide a broad field of view realized by two or more independent scans, such as within a 250 m (meter) range. In at least one embodiment, RADAR sensor (s) 1160 may help in distinguishing between static and moving objects, and may be used by ADAS system 1138 for emergency brake assist and forward collision warning. In at least one embodiment, sensors 1160 (s) included in a long-range RADAR system may include, without limitation, monostatic multimodal RADAR with multiple (e.g., six or more) fixed RADAR antennae and a high-speed CAN and FlexRay interface. In at least one embodiment, with six antennae, a central four antennae may create a focused beam pattern, designed to record vehicle’s 1100 surroundings at higher speeds with minimal interference from traffic in adjacent lanes. In at least one embodiment, another two antennae may expand field of view, making it possible to quickly detect vehicles entering or leaving a lane of vehicle 1100.

[0248] In at least one embodiment, mid-range RADAR systems may include, as an example, a range of up to 160 m (front) or 80 m (rear) , and a field of view of up to 42 degrees (front) or 150 degrees (rear) . In at least one embodiment, short-range RADAR systems may include, without limitation, any number of RADAR sensor (s) 1160 designed to be installed at both ends of a rear bumper. When installed at both ends of a rear bumper, in at least one embodiment, a RADAR sensor system may create two beams that constantly monitor blind spots in a rear direction and next to a vehicle. In at least one embodiment, short-range RADAR systems may be used in ADAS system 1138 for blind spot detection and / or lane change assist.

[0249] In at least one embodiment, vehicle 1100 may further include ultrasonic sensor (s) 1162. In at least one embodiment, ultrasonic sensor (s) 1162, which may be positioned at a front, a back, and / or side location of vehicle 1100, may be used for parking assist and / or to create and update  an occupancy grid. In at least one embodiment, a wide variety of ultrasonic sensor (s) 1162 may be used, and different ultrasonic sensor (s) 1162 may be used for different ranges of detection (e.g., 2.5 m, 4 m) . In at least one embodiment, ultrasonic sensor (s) 1162 may operate at functional safety levels of ASIL B.

[0250] In at least one embodiment, vehicle 1100 may include LIDAR sensor (s) 1164. In at least one embodiment, LIDAR sensor (s) 1164 may be used for object and pedestrian detection, emergency braking, collision avoidance, and / or other functions. In at least one embodiment, LIDAR sensor (s) 1164 may operate at functional safety level ASIL B. In at least one embodiment, vehicle 1100 may include multiple LIDAR sensors 1164 (e.g., two, four, six, etc. ) that may use an Ethernet channel (e.g., to provide data to a Gigabit Ethernet switch) .

[0251] In at least one embodiment, LIDAR sensor (s) 1164 may be capable of providing a list of objects and their distances for a 360-degree field of view. In at least one embodiment, commercially available LIDAR sensor (s) 1164 may have an advertised range of approximately 100 m, with an accuracy of 2 cm to 3 cm, and with support for a 100 Mbps Ethernet connection, for example. In at least one embodiment, one or more non-protruding LIDAR sensors may be used. In such an embodiment, LIDAR sensor (s) 1164 may include a small device that may be embedded into a front, a rear, a side, and / or a corner location of vehicle 1100. In at least one embodiment, LIDAR sensor (s) 1164, in such an embodiment, may provide up to a 120-degree horizontal and 35-degree vertical field-of-view, with a 200 m range even for low-reflectivity objects. In at least one embodiment, front-mounted LIDAR sensor (s) 1164 may be configured for a horizontal field of view between 45 degrees and 135 degrees.

[0252] In at least one embodiment, LIDAR technologies, such as 3D flash LIDAR, may also be used. In at least one embodiment, 3D flash LIDAR uses a flash of a laser as a transmission source, to illuminate surroundings of vehicle 1100 up to approximately 200 m. In at least one embodiment, a flash LIDAR unit includes, without limitation, a receptor, which records laser pulse transit time and reflected light on each pixel, which in turn corresponds to a range from vehicle 1100 to objects. In at least one embodiment, flash LIDAR may allow for highly accurate and distortion-free images of surroundings to be generated with every laser flash. In at least one embodiment, four flash LIDAR sensors may be deployed, one at each side of vehicle 1100. In at least one embodiment, 3D flash LIDAR systems include, without limitation, a solid-state 3D  staring array LIDAR camera with no moving parts other than a fan (e.g., a non-scanning LIDAR device) . In at least one embodiment, flash LIDAR device may use a 5 nanosecond class I (eye-safe) laser pulse per frame and may capture reflected laser light as a 3D range point cloud and co-registered intensity data.

[0253] In at least one embodiment, vehicle 1100 may further include IMU sensor (s) 1166. In at least one embodiment, IMU sensor (s) 1166 may be located at a center of a rear axle of vehicle 1100. In at least one embodiment, IMU sensor (s) 1166 may include, for example and without limitation, accelerometer (s) , magnetometer (s) , gyroscope (s) , a magnetic compass, magnetic compasses, and / or other sensor types. In at least one embodiment, such as in six-axis applications, IMU sensor (s) 1166 may include, without limitation, accelerometers and gyroscopes. In at least one embodiment, such as in nine-axis applications, IMU sensor (s) 1166 may include, without limitation, accelerometers, gyroscopes, and magnetometers.

[0254] In at least one embodiment, IMU sensor (s) 1166 may be implemented as a miniature, high performance GPS-Aided Inertial Navigation System ( “GPS / INS” ) that combines micro-electro-mechanical systems ( “MEMS” ) inertial sensors, a high-sensitivity GPS receiver, and advanced Kalman filtering algorithms to provide estimates of position, velocity, and attitude. In at least one embodiment, IMU sensor (s) 1166 may enable vehicle 1100 to estimate its heading without requiring input from a magnetic sensor by directly observing and correlating changes in velocity from a GPS to IMU sensor (s) 1166. In at least one embodiment, IMU sensor (s) 1166 and GNSS sensor (s) 1158 may be combined in a single integrated unit.

[0255] In at least one embodiment, vehicle 1100 may include microphone (s) 1196 placed in and / or around vehicle 1100. In at least one embodiment, microphone (s) 1196 may be used for emergency vehicle detection and identification, among other things.

[0256] In at least one embodiment, vehicle 1100 may further include any number of camera types, including stereo camera (s) 1168, wide-view camera (s) 1170, infrared camera (s) 1172, surround camera (s) 1174, long-range camera (s) 1198, mid-range camera (s) 1176, and / or other camera types. In at least one embodiment, cameras may be used to capture image data around an entire periphery of vehicle 1100. In at least one embodiment, which types of cameras used depends on vehicle 1100. In at least one embodiment, any combination of camera types may be used to provide necessary coverage around vehicle 1100. In at least one embodiment, a number  of cameras deployed may differ depending on embodiment. For example, in at least one embodiment, vehicle 1100 could include six cameras, seven cameras, ten cameras, twelve cameras, or another number of cameras. In at least one embodiment, cameras may support, as an example and without limitation, Gigabit Multimedia Serial Link ( “GMSL” ) and / or Gigabit Ethernet communications. In at least one embodiment, each camera might be as described with more detail previously herein with respect to FIG. 11A and FIG. 11B.

[0257] In at least one embodiment, vehicle 1100 may further include vibration sensor (s) 1142. In at least one embodiment, vibration sensor (s) 1142 may measure vibrations of components of vehicle 1100, such as axle (s) . For example, in at least one embodiment, changes in vibrations may indicate a change in road surfaces. In at least one embodiment, when two or more vibration sensors 1142 are used, differences between vibrations may be used to determine friction or slippage of road surface (e.g., when a difference in vibration is between a power-driven axle and a freely rotating axle) .

[0258] In at least one embodiment, vehicle 1100 may include ADAS system 1138. In at least one embodiment, ADAS system 1138 may include, without limitation, an SoC, in some examples. In at least one embodiment, ADAS system 1138 may include, without limitation, any number and combination of an autonomous / adaptive / automatic cruise control ( “ACC” ) system, a cooperative adaptive cruise control ( “CACC” ) system, a forward crash warning ( “FCW” ) system, an automatic emergency braking ( “AEB” ) system, a lane departure warning ( “LDW” ) system, a lane keep assist ( “LKA” ) system, a blind spot warning ( “BSW” ) system, a rear cross-traffic warning ( “RCTW” ) system, a collision warning ( “CW” ) system, a lane centering ( “LC” ) system, and / or other systems, features, and / or functionality.

[0259] In at least one embodiment, ACC system may use RADAR sensor (s) 1160, LIDAR sensor (s) 1164, and / or any number of camera (s) . In at least one embodiment, ACC system may include a longitudinal ACC system and / or a lateral ACC system. In at least one embodiment, a longitudinal ACC system monitors and controls distance to another vehicle immediately ahead of vehicle 1100 and automatically adjusts speed of vehicle 1100 to maintain a safe distance from vehicles ahead. In at least one embodiment, a lateral ACC system performs distance keeping, and advises vehicle 1100 to change lanes when necessary. In at least one embodiment, a lateral ACC is related to other ADAS applications, such as LC and CW.

[0260] In at least one embodiment, a CACC system uses information from other vehicles that may be received via network interface 1124 and / or wireless antenna (s) 1126 from other vehicles via a wireless link, or indirectly, over a network connection (e.g., over the Internet) . In at least one embodiment, direct links may be provided by a vehicle-to-vehicle ( “V2V” ) communication link, while indirect links may be provided by an infrastructure-to-vehicle ( “I2V” ) communication link. In general, V2V communication provides information about immediately preceding vehicles (e.g., vehicles immediately ahead of and in same lane as vehicle 1100) , while I2V communication provides information about traffic further ahead. In at least one embodiment, a CACC system may include either or both I2V and V2V information sources. In at least one embodiment, given information of vehicles ahead of vehicle 1100, a CACC system may be more reliable and it has potential to improve traffic flow smoothness and reduce congestion on road.

[0261] In at least one embodiment, an FCW system is designed to alert a driver to a hazard, so that such driver may take corrective action. In at least one embodiment, an FCW system uses a front-facing camera and / or RADAR sensor (s) 1160, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to provide driver feedback, such as a display, speaker, and / or vibrating component. In at least one embodiment, an FCW system may provide a warning, such as in form of a sound, visual warning, vibration and / or a quick brake pulse.

[0262] In at least one embodiment, an AEB system detects an impending forward collision with another vehicle or other object, and may automatically apply brakes if a driver does not take corrective action within a specified time or distance parameter. In at least one embodiment, AEB system may use front-facing camera (s) and / or RADAR sensor (s) 1160, coupled to a dedicated processor, DSP, FPGA, and / or ASIC. In at least one embodiment, when an AEB system detects a hazard, it will typically first alert a driver to take corrective action to avoid collision and, if that driver does not take corrective action, that AEB system may automatically apply brakes in an effort to prevent, or at least mitigate, an impact of a predicted collision. In at least one embodiment, an AEB system may include techniques such as dynamic brake support and / or crash imminent braking.

[0263] In at least one embodiment, an LDW system provides visual, audible, and / or tactile warnings, such as steering wheel or seat vibrations, to alert driver when vehicle 1100 crosses lane markings. In at least one embodiment, an LDW system does not activate when a driver  indicates an intentional lane departure, such as by activating a turn signal. In at least one embodiment, an LDW system may use front-side facing cameras, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to provide driver feedback, such as a display, speaker, and / or vibrating component. In at least one embodiment, an LKA system is a variation of an LDW system. In at least one embodiment, an LKA system provides steering input or braking to correct vehicle 1100 if vehicle 1100 starts to exit its lane.

[0264] In at least one embodiment, a BSW system detects and warns a driver of vehicles in an automobile’s blind spot. In at least one embodiment, a BSW system may provide a visual, audible, and / or tactile alert to indicate that merging or changing lanes is unsafe. In at least one embodiment, a BSW system may provide an additional warning when a driver uses a turn signal. In at least one embodiment, a BSW system may use rear-side facing camera (s) and / or RADAR sensor (s) 1160, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to driver feedback, such as a display, speaker, and / or vibrating component.

[0265] In at least one embodiment, an RCTW system may provide visual, audible, and / or tactile notification when an object is detected outside a rear-camera range when vehicle 1100 is backing up. In at least one embodiment, an RCTW system includes an AEB system to ensure that vehicle brakes are applied to avoid a crash. In at least one embodiment, an RCTW system may use one or more rear-facing RADAR sensor (s) 1160, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to provide driver feedback, such as a display, speaker, and / or vibrating component.

[0266] In at least one embodiment, conventional ADAS systems may be prone to false positive results which may be annoying and distracting to a driver, but typically are not catastrophic, because conventional ADAS systems alert a driver and allow that driver to decide whether a safety condition truly exists and act accordingly. In at least one embodiment, vehicle 1100 itself decides, in case of conflicting results, whether to heed result from a primary computer or a secondary computer (e.g., a first controller or a second controller of controllers 1136) . For example, in at least one embodiment, ADAS system 1138 may be a backup and / or secondary computer for providing perception information to a backup computer rationality module. In at least one embodiment, a backup computer rationality monitor may run redundant diverse software on hardware components to detect faults in perception and dynamic driving tasks. In at  least one embodiment, outputs from ADAS system 1138 may be provided to a supervisory MCU. In at least one embodiment, if outputs from a primary computer and outputs from a secondary computer conflict, a supervisory MCU determines how to reconcile conflict to ensure safe operation.

[0267] In at least one embodiment, a primary computer may be configured to provide a supervisory MCU with a confidence score, indicating that primary computer’s confidence in a chosen result. In at least one embodiment, if that confidence score exceeds a threshold, that supervisory MCU may follow that primary computer’s direction, regardless of whether that secondary computer provides a conflicting or inconsistent result. In at least one embodiment, where a confidence score does not meet a threshold, and where primary and secondary computers indicate different results (e.g., a conflict) , a supervisory MCU may arbitrate between computers to determine an appropriate outcome.

[0268] In at least one embodiment, a supervisory MCU may be configured to run a neural network (s) that is trained and configured to determine, based at least in part on outputs from a primary computer and outputs from a secondary computer, conditions under which that secondary computer provides false alarms. In at least one embodiment, neural network (s) in a supervisory MCU may learn when a secondary computer’s output may be trusted, and when it cannot. For example, in at least one embodiment, when that secondary computer is a RADAR-based FCW system, a neural network (s) in that supervisory MCU may learn when an FCW system is identifying metallic objects that are not, in fact, hazards, such as a drainage grate or manhole cover that triggers an alarm. In at least one embodiment, when a secondary computer is a camera-based LDW system, a neural network in a supervisory MCU may learn to override LDW when bicyclists or pedestrians are present and a lane departure is, in fact, a safest maneuver. In at least one embodiment, a supervisory MCU may include at least one of a DLA or a GPU suitable for running neural network (s) with associated memory. In at least one embodiment, a supervisory MCU may comprise and / or be included as a component of SoC (s) 1104.

[0269] In at least one embodiment, ADAS system 1138 may include a secondary computer that performs ADAS functionality using traditional rules of computer vision. In at least one embodiment, that secondary computer may use classic computer vision rules (if-then) , and  presence of a neural network (s) in a supervisory MCU may improve reliability, safety and performance. For example, in at least one embodiment, diverse implementation and intentional non-identity makes an overall system more fault-tolerant, especially to faults caused by software (or software-hardware interface) functionality. For example, in at least one embodiment, if there is a software bug or error in software running on a primary computer, and non-identical software code running on a secondary computer provides a consistent overall result, then a supervisory MCU may have greater confidence that an overall result is correct, and a bug in software or hardware on that primary computer is not causing a material error.

[0270] In at least one embodiment, an output of ADAS system 1138 may be fed into a primary computer’s perception block and / or a primary computer’s dynamic driving task block. For example, in at least one embodiment, if ADAS system 1138 indicates a forward crash warning due to an object immediately ahead, a perception block may use this information when identifying objects. In at least one embodiment, a secondary computer may have its own neural network that is trained and thus reduces a risk of false positives, as described herein.

[0271] In at least one embodiment, vehicle 1100 may further include infotainment SoC 1130 (e.g., an in-vehicle infotainment system (IVI) ) . Although illustrated and described as an SoC, infotainment system SoC 1130, in at least one embodiment, may not be an SoC, and may include, without limitation, two or more discrete components. In at least one embodiment, infotainment SoC 1130 may include, without limitation, a combination of hardware and software that may be used to provide audio (e.g., music, a personal digital assistant, navigational instructions, news, radio, etc. ) , video (e.g., TV, movies, streaming, etc. ) , phone (e.g., hands-free calling) , network connectivity (e.g., LTE, WiFi, etc. ) , and / or information services (e.g., navigation systems, rear-parking assistance, a radio data system, vehicle related information such as fuel level, total distance covered, brake fuel level, oil level, door open / close, air filter information, etc. ) to vehicle 1100. For example, infotainment SoC 1130 could include radios, disk players, navigation systems, video players, USB and Bluetooth connectivity, carputers, in-car entertainment, WiFi, steering wheel audio controls, hands free voice control, a heads-up display ( “HUD” ) , HMI display 1134, a telematics device, a control panel (e.g., for controlling and / or interacting with various components, features, and / or systems) , and / or other components. In at least one embodiment, infotainment SoC 1130 may further be used to provide information (e.g.,  visual and / or audible) to user (s) of vehicle 1100, such as information from ADAS system 1138, autonomous driving information such as planned vehicle maneuvers, trajectories, surrounding environment information (e.g., intersection information, vehicle information, road information, etc. ) , and / or other information.

[0272] In at least one embodiment, infotainment SoC 1130 may include any amount and type of GPU functionality. In at least one embodiment, infotainment SoC 1130 may communicate over bus 1102 with other devices, systems, and / or components of vehicle 1100. In at least one embodiment, infotainment SoC 1130 may be coupled to a supervisory MCU such that a GPU of an infotainment system may perform some self-driving functions in event that primary controller (s) 1136 (e.g., primary and / or backup computers of vehicle 1100) fail. In at least one embodiment, infotainment SoC 1130 may put vehicle 1100 into a chauffeur to safe stop mode, as described herein.

[0273] In at least one embodiment, vehicle 1100 may further include instrument cluster 1132 (e.g., a digital dash, an electronic instrument cluster, a digital instrument panel, etc. ) . In at least one embodiment, instrument cluster 1132 may include, without limitation, a controller and / or supercomputer (e.g., a discrete controller or supercomputer) . In at least one embodiment, instrument cluster 1132 may include, without limitation, any number and combination of a set of instrumentation such as a speedometer, fuel level, oil pressure, tachometer, odometer, turn indicators, gearshift position indicator, seat belt warning light (s) , parking-brake warning light (s) , engine-malfunction light (s) , supplemental restraint system (e.g., airbag) information, lighting controls, safety system controls, navigation information, etc. In some examples, information may be displayed and / or shared among infotainment SoC 1130 and instrument cluster 1132. In at least one embodiment, instrument cluster 1132 may be included as part of infotainment SoC 1130, or vice versa.

[0274] FIG. 11D is a diagram of a system for communication between cloud-based server (s) and autonomous vehicle 1100 of FIG. 11A, according to at least one embodiment. In at least one embodiment, system may include, without limitation, server (s) 1178, network (s) 1190, and any number and type of vehicles, including vehicle 1100. In at least one embodiment, server (s) 1178 may include, without limitation, a plurality of GPUs 1184 (A) -1184 (H) (collectively referred to herein as GPUs 1184) , PCIe switches 1182 (A) -1182 (D) (collectively referred to herein as PCIe  switches 1182) , and / or CPUs 1180 (A) -1180 (B) (collectively referred to herein as CPUs 1180) . In at least one embodiment, GPUs 1184, CPUs 1180, and PCIe switches 1182 may be interconnected with high-speed interconnects such as, for example and without limitation, NVLink interfaces 1188 developed by NVIDIA and / or PCIe connections 1186. In at least one embodiment, GPUs 1184 are connected via an NVLink and / or NVSwitch SoC and GPUs 1184 and PCIe switches 1182 are connected via PCIe interconnects. Although eight GPUs 1184, two CPUs 1180, and four PCIe switches 1182 are illustrated, this is not intended to be limiting. In at least one embodiment, each of server (s) 1178 may include, without limitation, any number of GPUs 1184, CPUs 1180, and / or PCIe switches 1182, in any combination. For example, in at least one embodiment, server (s) 1178 could each include eight, sixteen, thirty-two, and / or more GPUs 1184.

[0275] In at least one embodiment, server (s) 1178 may receive, over network (s) 1190 and from vehicles, image data representative of images showing unexpected or changed road conditions, such as recently commenced road-work. In at least one embodiment, server (s) 1178 may transmit, over network (s) 1190 and to vehicles, neural networks 1192, updated or otherwise, and / or map information 1194, including, without limitation, information regarding traffic and road conditions. In at least one embodiment, updates to map information 1194 may include, without limitation, updates for HD map 1122, such as information regarding construction sites, potholes, detours, flooding, and / or other obstructions. In at least one embodiment, neural networks 1192, and / or map information 1194 may have resulted from new training and / or experiences represented in data received from any number of vehicles in an environment, and / or based at least in part on training performed at a data center (e.g., using server (s) 1178 and / or other servers) .

[0276] In at least one embodiment, server (s) 1178 may be used to train machine learning models (e.g., neural networks) based at least in part on training data. In at least one embodiment, training data may be generated by vehicles, and / or may be generated in a simulation (e.g., using a game engine) . In at least one embodiment, any amount of training data is tagged (e.g., where associated neural network benefits from supervised learning) and / or undergoes other pre-processing. In at least one embodiment, any amount of training data is not tagged and / or pre-processed (e.g., where associated neural network does not require supervised learning) . In at  least one embodiment, once machine learning models are trained, machine learning models may be used by vehicles (e.g., transmitted to vehicles over network (s) 1190) , and / or machine learning models may be used by server (s) 1178 to remotely monitor vehicles.

[0277] In at least one embodiment, server (s) 1178 may receive data from vehicles and apply data to up-to-date real-time neural networks for real-time intelligent inferencing. In at least one embodiment, server (s) 1178 may include deep-learning supercomputers and / or dedicated AI computers powered by GPU (s) 1184, such as a DGX and DGX Station machines developed by NVIDIA. However, in at least one embodiment, server (s) 1178 may include deep learning infrastructure that uses CPU-powered data centers.

[0278] In at least one embodiment, deep-learning infrastructure of server (s) 1178 may be capable of fast, real-time inferencing, and may use that capability to evaluate and verify health of processors, software, and / or associated hardware in vehicle 1100. For example, in at least one embodiment, deep-learning infrastructure may receive periodic updates from vehicle 1100, such as a sequence of images and / or objects that vehicle 1100 has located in that sequence of images (e.g., via computer vision and / or other machine learning object classification techniques) . In at least one embodiment, deep-learning infrastructure may run its own neural network to identify objects and compare them with objects identified by vehicle 1100 and, if results do not match and deep-learning infrastructure concludes that AI in vehicle 1100 is malfunctioning, then server (s) 1178 may transmit a signal to vehicle 1100 instructing a fail-safe computer of vehicle 1100 to assume control, notify passengers, and complete a safe parking maneuver.

[0279] In at least one embodiment, server (s) 1178 may include GPU (s) 1184 and one or more programmable inference accelerators (e.g., NVIDIA’s TensorRT 3 devices) . In at least one embodiment, a combination of GPU-powered servers and inference acceleration may make real-time responsiveness possible. In at least one embodiment, such as where performance is less critical, servers powered by CPUs, FPGAs, and other processors may be used for inferencing. In at least one embodiment, hardware structure (s) 815 are used to perform one or more embodiments. Details regarding hardware structure (s) 815 are provided herein in conjunction with FIGS. 8A and / or 8B.

[0280] In at least one embodiment, at least one component shown or described with respect to FIGS. 11A-11D incorporates techniques and / or functions described in connection with FIGS. 1-7.  In at least one embodiment, neural networks 1192 incorporate a set of retained weights that have been generated based on pruning weights most similar to an average of a plurality of weights, as described in conjunction with FIG. 1, or as otherwise described herein. In at least one embodiment, neural networks 1192 includes a set of retained weights that have been generated basedon selectively pruning weights as described herein to allow computing hardware installed on an autonomous vehicle to perform neural networks more efficiently. In at least one embodiment, neural network training module 404 of FIG. 4 includes accelerator (s) 1114 to perform one or more operations of local mean based sparsity process 406 of FIG. 4, such as subtracting a local mean from dense weights to shift those weights, or as otherwise described herein.

[0281] COMPUTER SYSTEMS

[0282] FIG. 12 is a block diagram illustrating an exemplary computer system, which may be a system with interconnected devices and components, a system-on-a-chip (SOC) or some combination thereof formed with a processor that may include execution units to execute an instruction, according to at least one embodiment. In at least one embodiment, a computer system 1200 may include, without limitation, a component, such as a processor 1202 to employ execution units including logic to perform algorithms for process data, in accordance with present disclosure, such as in embodiment described herein. In at least one embodiment, computer system 1200 may include processors, such as Processor family, XeonTM,  XScaleTM and / or StrongARMTM,  CoreTM, or NervanaTM microprocessors available from Intel Corporation of Santa Clara, California, although other systems (including PCs having other microprocessors, engineering workstations, set-top boxes and like) may also be used. In at least one embodiment, computer system 1200 may execute a version of WINDOWS operating system available from Microsoft Corporation of Redmond, Wash., although other operating systems (UNIX and Linux, for example) , embedded software, and / or graphical user interfaces, may also be used.

[0283] Embodiments may be used in other devices such as handheld devices and embedded applications. Some examples of handheld devices include cellular phones, Internet Protocol devices, digital cameras, personal digital assistants ( “PDAs” ) , and handheld PCs. In at least one embodiment, embedded applications may include a microcontroller, a digital signal processor  ( “DSP” ) , system on a chip, network computers ( “NetPCs” ) , set-top boxes, network hubs, wide area network ( “WAN” ) switches, or any other system that may perform one or more instructions in accordance with at least one embodiment.

[0284] In at least one embodiment, computer system 1200 may include, without limitation, processor 1202 that may include, without limitation, one or more execution units 1208 to perform machine learning model training and / or inferencing according to techniques described herein. In at least one embodiment, computer system 1200 is a single processor desktop or server system, but in another embodiment, computer system 1200 may be a multiprocessor system. In at least one embodiment, processor 1202 may include, without limitation, a complex instruction set computer ( “CISC” ) microprocessor, a reduced instruction set computing ( “RISC” ) microprocessor, a very long instruction word ( “VLIW” ) microprocessor, a processor implementing a combination of instruction sets, or any other processor device, such as a digital signal processor, for example. In at least one embodiment, processor 1202 may be coupled to a processor bus 1210 that may transmit data signals between processor 1202 and other components in computer system 1200.

[0285] In at least one embodiment, processor 1202 may include, without limitation, a Level 1 ( “L1” ) internal cache memory ( “cache” ) 1204. In at least one embodiment, processor 1202 may have a single internal cache or multiple levels of internal cache. In at least one embodiment, cache memory may reside external to processor 1202. Other embodiments may also include a combination of both internal and external caches depending on particular implementation and needs. In at least one embodiment, a register file 1206 may store different types of data in various registers including, without limitation, integer registers, floating point registers, status registers, and an instruction pointer register.

[0286] In at least one embodiment, execution unit 1208, including, without limitation, logic to perform integer and floating point operations, also resides in processor 1202. In at least one embodiment, processor 1202 may also include a microcode ( “ucode” ) read only memory ( “ROM” ) that stores microcode for certain macro instructions. In at least one embodiment, execution unit 1208 may include logic to handle a packed instruction set 1209. In at least one embodiment, by including packed instruction set 1209 in an instruction set of a general-purpose processor, along with associated circuitry to execute instructions, operations used by many  multimedia applications may be performed using packed data in processor 1202. In at least one embodiment, many multimedia applications may be accelerated and executed more efficiently by using a full width of a processor’s data bus for performing operations on packed data, which may eliminate a need to transfer smaller units of data across that processor’s data bus to perform one or more operations one data element at a time.

[0287] In at least one embodiment, execution unit 1208 may also be used in microcontrollers, embedded processors, graphics devices, DSPs, and other types of logic circuits. In at least one embodiment, computer system 1200 may include, without limitation, a memory 1220. In at least one embodiment, memory 1220 may be a Dynamic Random Access Memory ( “DRAM” ) device, a Static Random Access Memory ( “SRAM” ) device, a flash memory device, or another memory device. In at least one embodiment, memory 1220 may store instruction (s) 1219 and / or data 1221 represented by data signals that may be executed by processor 1202.

[0288] In at least one embodiment, a system logic chip may be coupled to processor bus 1210 and memory 1220. In at least one embodiment, a system logic chip may include, without limitation, a memory controller hub ( “MCH” ) 1216, and processor 1202 may communicate with MCH 1216 via processor bus 1210. In at least one embodiment, MCH 1216 may provide a high bandwidth memory path 1218 to memory 1220 for instruction and data storage and for storage of graphics commands, data and textures. In at least one embodiment, MCH 1216 may direct data signals between processor 1202, memory 1220, and other components in computer system 1200 and to bridge data signals between processor bus 1210, memory 1220, and a system I / O interface 1222. In at least one embodiment, a system logic chip may provide a graphics port for coupling to a graphics controller. In at least one embodiment, MCH 1216 may be coupled to memory 1220 through high bandwidth memory path 1218 and a graphics / video card 1212 may be coupled to MCH 1216 through an Accelerated Graphics Port ( “AGP” ) interconnect 1214.

[0289] In at least one embodiment, computer system 1200 may use system I / O interface 1222 as a proprietary hub interface bus to couple MCH 1216 to an I / O controller hub ( “ICH” ) 1230. In at least one embodiment, ICH 1230 may provide direct connections to some I / O devices via a local I / O bus. In at least one embodiment, a local I / O bus may include, without limitation, a high-speed I / O bus for connecting peripherals to memory 1220, a chipset, and processor 1202. Examples may include, without limitation, an audio controller 1229, a firmware hub ( “flash  BIOS” ) 1228, a wireless transceiver 1226, a data storage 1224, a legacy I / O controller 1223 containing user input and keyboard interfaces 1225, a serial expansion port 1227, such as a Universal Serial Bus ( “USB” ) port, and a network controller 1234. In at least one embodiment, data storage 1224 may comprise a hard disk drive, a floppy disk drive, a CD-ROM device, a flash memory device, or other mass storage device.

[0290] In at least one embodiment, FIG. 12 illustrates a system, which includes interconnected hardware devices or “chips” , whereas in other embodiments, FIG. 12 may illustrate an exemplary SoC. In at least one embodiment, devices illustrated in FIG. 12 may be interconnected with proprietary interconnects, standardized interconnects (e.g., PCIe) or some combination thereof. In at least one embodiment, one or more components of computer system 1200 are interconnected using compute express link (CXL) interconnects.

[0291] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in computer system 1200 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0292] In at least one embodiment, at least one component shown or described with respect to FIG. 12is used to implement techniques and / or functions described in connection with FIGS. 1-7. In at least one embodiment, processor 1202 is a part of system 100 of FIG. 1 and is used to selectively prune neural network weights that are most similar to an average of a plurality of neural network weights, as described in conjunction with FIG. 1, or as otherwise described herein. In at least one embodiment, neural network training module 404 of FIG. 4 includes processor 1202 to perform one or more operations of local mean based sparsity process 406 of FIG. 4, such as subtracting a local mean from dense weights to shift those weights, or as otherwise described herein

[0293] FIG. 13 is a block diagram illustrating an electronic device 1300 for utilizing a processor 1310, according to at least one embodiment. In at least one embodiment, electronic device 1300 may be, for example and without limitation, a notebook, a tower server, a rack  server, a blade server, a laptop, a desktop, a tablet, a mobile device, a phone, an embedded computer, or any other suitable electronic device.

[0294] In at least one embodiment, electronic device 1300 may include, without limitation, processor 1310 communicatively coupled to any suitable number or kind of components, peripherals, modules, or devices. In at least one embodiment, processor 1310 is coupled using a bus or interface, such as a I2C bus, a System Management Bus ( “SMBus” ) , a Low Pin Count (LPC) bus, a Serial Peripheral Interface ( “SPI” ) , a High Definition Audio ( “HDA” ) bus, a Serial Advance Technology Attachment ( “SATA” ) bus, a Universal Serial Bus ( “USB” ) (versions 1, 2, 3, etc. ) , or a Universal Asynchronous Receiver / Transmitter ( “UART” ) bus. In at least one embodiment, FIG. 13 illustrates a system, which includes interconnected hardware devices or “chips” , whereas in other embodiments, FIG. 13 may illustrate an exemplary SoC. In at least one embodiment, devices illustrated in FIG. 13 may be interconnected with proprietary interconnects, standardized interconnects (e.g., PCIe) or some combination thereof. In at least one embodiment, one or more components of FIG. 13 are interconnected using compute express link (CXL) interconnects.

[0295] In at least one embodiment, FIG. 13 may include a display 1324, a touch screen 1325, a touch pad 1330, a Near Field Communications unit ( “NFC” ) 1345, a sensor hub 1340, a thermal sensor 1346, an Express Chipset ( “EC” ) 1335, a Trusted Platform Module ( “TPM” ) 1338, BIOS / firmware / flash memory ( “BIOS, FW Flash” ) 1322, a DSP 1360, a drive 1320 such as a Solid State Disk ( “SSD” ) or a Hard Disk Drive ( “HDD” ) , a wireless local area network unit ( “WLAN” ) 1350, a Bluetooth unit 1352, a Wireless Wide Area Network unit ( “WWAN” ) 1356, a Global Positioning System (GPS) unit 1355, a camera ( “USB 3.0 camera” ) 1354 such as a USB 3.0 camera, and / or a Low Power Double Data Rate ( “LPDDR” ) memory unit ( “LPDDR3” ) 1315 implemented in, for example, an LPDDR3 standard. These components may each be implemented in any suitable manner.

[0296] In at least one embodiment, other components may be communicatively coupled to processor 1310 through components described herein. In at least one embodiment, an accelerometer 1341, an ambient light sensor ( “ALS” ) 1342, a compass 1343, and a gyroscope 1344 may be communicatively coupled to sensor hub 1340. In at least one embodiment, a thermal sensor 1339, a fan 1337, a keyboard 1336, and touch pad 1330 may be communicatively  coupled to EC 1335. In at least one embodiment, speakers 1363, headphones 1364, and a microphone ( “mic” ) 1365 may be communicatively coupled to an audio unit ( “audio codec and class D amp” ) 1362, which may in turn be communicatively coupled to DSP 1360. In at least one embodiment, audio unit 1362 may include, for example and without limitation, an audio coder / decoder ( “codec” ) and a class D amplifier. In at least one embodiment, a SIM card ( “SIM” ) 1357 may be communicatively coupled to WWAN unit 1356. In at least one embodiment, components such as WLAN unit 1350 and Bluetooth unit 1352, as well as WWAN unit 1356 may be implemented in a Next Generation Form Factor ( “NGFF” ) .

[0297] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in electronic device 1300 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0298] In at least one embodiment, at least one component shown or described with respect to FIG. 13 is used to implement techniques and / or functions described in connection with FIGS. 1-7. In at least one embodiment, processor 1310 is a part of system 100 of FIG. 1 and is used to selectively prune neural network weights that are most similar to an average of a plurality of neural network weights, as described in conjunction with FIG. 1, or as otherwise described herein. In at least one embodiment, neural network training module 404 of FIG. 4 includes processor 1310 to perform one or more operations of local mean based sparsity process 406 of FIG. 4, such as subtracting a local mean from dense weights to shift those weights, or as otherwise described herein.

[0299] FIG. 14 illustrates a computer system 1400, according to at least one embodiment. In at least one embodiment, computer system 1400 is configured to implement various processes and methods described throughout this disclosure.

[0300] In at least one embodiment, computer system 1400 comprises, without limitation, at least one central processing unit ( “CPU” ) 1402 that is connected to a communication bus 1410 implemented using any suitable protocol, such as PCI ( “Peripheral Component Interconnect” ) , peripheral component interconnect express ( “PCI-Express” ) , AGP ( “Accelerated Graphics Port” ) ,  HyperTransport, or any other bus or point-to-point communication protocol (s) . In at least one embodiment, computer system 1400 includes, without limitation, a main memory 1404 and control logic (e.g., implemented as hardware, software, or a combination thereof) and data are stored in main memory 1404, which may take form of random access memory ( “RAM” ) . In at least one embodiment, a network interface subsystem ( “network interface” ) 1422 provides an interface to other computing devices and networks for receiving data from and transmitting data to other systems with computer system 1400.

[0301] In at least one embodiment, computer system 1400, in at least one embodiment, includes, without limitation, input devices 1408, a parallel processing system 1412, and display devices 1406 that can be implemented using a conventional cathode ray tube ( “CRT” ) , a liquid crystal display ( “LCD” ) , a light emitting diode ( “LED” ) display, a plasma display, or other suitable display technologies. In at least one embodiment, user input is received from input devices 1408 such as keyboard, mouse, touchpad, microphone, etc. In at least one embodiment, each module described herein can be situated on a single semiconductor platform to form a processing system.

[0302] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding inference and / or training logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in computer system 1400 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0303] In at least one embodiment, at least one component shown or described with respect to FIG. 14 is used to implement techniques and / or functions described in connection with FIGS. 1-7. In at least one embodiment, computer system 1400 is a part of system 100 of FIG. 1 and is used to selectively prune neural network weights that are most similar to an average of a plurality of neural network weights, as described in conjunction with FIG. 1, or as otherwise described herein. In at least one embodiment, neural network training module 404 of FIG. 4 includes computer system 1400 to perform one or more operations of local mean based sparsity process 406 of FIG. 4, such as subtracting a local mean from dense weights to shift those weights, or as otherwise described herein.

[0304] FIG. 15 illustrates a computer system 1500, according to at least one embodiment. In at least one embodiment, computer system 1500 includes, without limitation, a computer 1510 and a USB stick 1520. In at least one embodiment, computer 1510 may include, without limitation, any number and type of processor (s) (not shown) and a memory (not shown) . In at least one embodiment, computer 1510 includes, without limitation, a server, a cloud instance, a laptop, and a desktop computer.

[0305] In at least one embodiment, USB stick 1520 includes, without limitation, a processing unit 1530, a USB interface 1540, and USB interface logic 1550. In at least one embodiment, processing unit 1530 may be any instruction execution system, apparatus, or device capable of executing instructions. In at least one embodiment, processing unit 1530 may include, without limitation, any number and type of processing cores (not shown) . In at least one embodiment, processing unit 1530 comprises an application specific integrated circuit ( “ASIC” ) that is optimized to perform any amount and type of operations associated with machine learning. For instance, in at least one embodiment, processing unit 1530 is a tensor processing unit ( “TPC” ) that is optimized to perform machine learning inference operations. In at least one embodiment, processing unit 1530 is a vision processing unit ( “VPU” ) that is optimized to perform machine vision and machine learning inference operations.

[0306] In at least one embodiment, USB interface 1540 may be any type of USB connector or USB socket. For instance, in at least one embodiment, USB interface 1540 is a USB 3.0 Type-C socket for data and power. In at least one embodiment, USB interface 1540 is a USB 3.0 Type-A connector. In at least one embodiment, USB interface logic 1550 may include any amount and type of logic that enables processing unit 1530 to interface with devices (e.g., computer 1510) via USB connector 1540.

[0307] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in computer system 1500 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0308] In at least one embodiment, at least one component shown or described with respect to FIG. 15 is used to implement techniques and / or functions described in connection with FIGS. 1-7. In at least one embodiment, computer system 1500 is a part of system 100 of FIG. 1 and is used to selectively prune neural network weights that are most similar to an average of a plurality of neural network weights, as described in conjunction with FIG. 1, or as otherwise described herein. In at least one embodiment, neural network training module 404 of FIG. 4 includes computer system 1500 to perform one or more operations of local mean based sparsity process 406 of FIG. 4, such as subtracting a local mean from dense weights to shift those weights, or as otherwise described herein.

[0309] FIG. 16A illustrates an exemplary architecture in which a plurality of GPUs 1610 (1) -1610 (N) is communicatively coupled to a plurality of multi-core processors 1605 (1) -1605 (M) over high-speed links 1640 (1) -1640 (N) (e.g., buses, point-to-point interconnects, etc. ) . In at least one embodiment, high-speed links 1640 (1) -1640 (N) support a communication throughput of 4 GB / s, 30 GB / s, 80 GB / sor higher. In at least one embodiment, various interconnect protocols may be used including, but not limited to, PCIe 4.0 or 5.0 and NVLink 2.0. In various figures, “N” and “M” represent positive integers, values of which may be different from figure to figure. In at least one embodiment, one or more GPUs in a plurality of GPUs 1610 (1) -1610 (N) includes one or more graphics cores (also referred to simply as “cores” ) 1900 as disclosed in Figures 19A and 19B. In at least one embodiment, one or more graphics cores 1900 may be referred to as streaming multiprocessors ( “SMs” ) , stream processors ( “SPs” ) , stream processing units ( “SPUs” ) , compute units ( “CUs” ) , execution units ( “EUs” ) , and / or slices, where a slice in this context can refer to a portion of processing resources in a processing unit (e.g., 16 cores, a ray tracing unit, a thread director or scheduler) .

[0310] In addition, and in at least one embodiment, two or more of GPUs 1610 are interconnected over high-speed links 1629 (1) -1629 (2) , which may be implemented using similar or different protocols / links than those used for high-speed links 1640 (1) -1640 (N) . Similarly, two or more of multi-core processors 1605 may be connected over a high-speed link 1628 which may be symmetric multi-processor (SMP) buses operating at 20 GB / s, 30 GB / s, 120 GB / sor higher. Alternatively, all communication between various system components shown in FIG. 16A may be accomplished using similar protocols / links (e.g., over a common interconnection fabric) .

[0311] In at least one embodiment, each multi-core processor 1605 is communicatively coupled to a processor memory 1601 (1) -1601 (M) , via memory interconnects 1626 (1) -1626 (M) , respectively, and each GPU 1610 (1) -1610 (N) is communicatively coupled to GPU memory 1620 (1) -1620 (N) over GPU memory interconnects 1650 (1) -1650 (N) , respectively. In at least one embodiment, memory interconnects 1626 and 1650 may utilize similar or different memory access technologies. By way of example, and not limitation, processor memories 1601 (1) -1601 (M) and GPU memories 1620 may be volatile memories such as dynamic random access memories (DRAMs) (including stacked DRAMs) , Graphics DDR SDRAM (GDDR) (e.g., GDDR5, GDDR6) , or High Bandwidth Memory (HBM) and / or may be non-volatile memories such as 3D XPoint or Nano-Ram. In at least one embodiment, some portion of processor memories 1601 may be volatile memory and another portion may be non-volatile memory (e.g., using a two-level memory (2LM) hierarchy) .

[0312] As described herein, although various multi-core processors 1605 and GPUs 1610 may be physically coupled to a particular memory 1601, 1620, respectively, and / or a unified memory architecture may be implemented in which a virtual system address space (also referred to as “effective address” space) is distributed among various physical memories. For example, processor memories 1601 (1) -1601 (M) may each comprise 64 GB of system memory address space and GPU memories 1620 (1) -1620 (N) may each comprise 32 GB of system memory address space resulting in a total of 256 GB addressable memory when M=2 and N=4. Other values for N and M are possible.

[0313] FIG. 16B illustrates additional details for an interconnection between a multi-core processor 1607 and a graphics acceleration module 1646 in accordance with one exemplary embodiment. In at least one embodiment, graphics acceleration module 1646 may include one or more GPU chips integrated on a line card which is coupled to processor 1607 via high-speed link 1640 (e.g., a PCIe bus, NVLink, etc. ) . In at least one embodiment, graphics acceleration module 1646 may alternatively be integrated on a package or chip with processor 1607.

[0314] In at least one embodiment, processor 1607 includes a plurality of cores 1660A-1660D (which may be referred to as “execution units” ) , each with a translation lookaside buffer ( “TLB” ) 1661A-1661D and one or more caches 1662A-1662D. In at least one embodiment, cores 1660A-1660D may include various other components for executing instructions and processing data that  are not illustrated. In at least one embodiment, caches 1662A-1662D may comprise Level 1 (L1) and Level 2 (L2) caches. In addition, one or more shared caches 1656 may be included in caches 1662A-1662D and shared by sets of cores 1660A-1660D. For example, one embodiment of processor 1607 includes 24 cores, each with its own L1 cache, twelve shared L2 caches, and twelve shared L3 caches. In this embodiment, one or more L2 and L3 caches are shared by two adjacent cores. In at least one embodiment, processor 1607 and graphics acceleration module 1646 connect with system memory 1614, which may include processor memories 1601 (1) -1601 (M) of FIG. 16A.

[0315] In at least one embodiment, coherency is maintained for data and instructions stored in various caches 1662A-1662D, 1656 and system memory 1614 via inter-core communication over a coherence bus 1664. In at least one embodiment, for example, each cache may have cache coherency logic / circuitry associated therewith to communicate to over coherence bus 1664 in response to detected reads or writes to particular cache lines. In at least one embodiment, a cache snooping protocol is implemented over coherence bus 1664 to snoop cache accesses.

[0316] In at least one embodiment, a proxy circuit 1625 communicatively couples graphics acceleration module 1646 to coherence bus 1664, allowing graphics acceleration module 1646 to participate in a cache coherence protocol as a peer of cores 1660A-1660D. In particular, in at least one embodiment, an interface 1635 provides connectivity to proxy circuit 1625 over high-speed link 1640 and an interface 1637 connects graphics acceleration module 1646 to high-speed link 1640.

[0317] In at least one embodiment, an accelerator integration circuit 1636 provides cache management, memory access, context management, and interrupt management services on behalf of a plurality of graphics processing engines 1631 (1) -1631 (N) of graphics acceleration module 1646. In at least one embodiment, graphics processing engines 1631 (1) -1631 (N) may each comprise a separate graphics processing unit (GPU) . In at least one embodiment, plurality of graphics processing engines 1631 (1) -1631 (N) of graphics acceleration module 1646 include one or more graphics cores 1900 as discussed in connection with Figures 19A and 19B. In at least one embodiment, graphics processing engines 1631 (1) -1631 (N) alternatively may comprise different types of graphics processing engines within a GPU, such as graphics execution units, media processing engines (e.g., video encoders / decoders) , samplers, and blit engines. In at least  one embodiment, graphics acceleration module 1646 may be a GPU with a plurality of graphics processing engines 1631 (1) -1631 (N) or graphics processing engines 1631 (1) -1631 (N) may be individual GPUs integrated on a common package, line card, or chip.

[0318] In at least one embodiment, accelerator integration circuit 1636 includes a memory management unit (MMU) 1639 for performing various memory management functions such as virtual-to-physical memory translations (also referred to as effective-to-real memory translations) and memory access protocols for accessing system memory 1614. In at least one embodiment, MMU 1639 may also include a translation lookaside buffer (TLB) (not shown) for caching virtual / effective to physical / real address translations. In at least one embodiment, a cache 1638 can store commands and data for efficient access by graphics processing engines 1631 (1) -1631 (N) . In at least one embodiment, data stored in cache 1638 and graphics memories 1633 (1) -1633 (M) is kept coherent with core caches 1662A-1662D, 1656 and system memory 1614, possibly using a fetch unit 1644. As mentioned, this may be accomplished via proxy circuit 1625 on behalf of cache 1638 and memories 1633 (1) -1633 (M) (e.g., sending updates to cache 1638 related to modifications / accesses of cache lines on processor caches 1662A-1662D, 1656 and receiving updates from cache 1638) .

[0319] In at least one embodiment, a set of registers 1645 store context data for threads executed by graphics processing engines 1631 (1) -1631 (N) and a context management circuit 1648 manages thread contexts. For example, context management circuit 1648 may perform save and restore operations to save and restore contexts of various threads during contexts switches (e.g., where a first thread is saved and a second thread is stored so that a second thread can be execute by a graphics processing engine) . For example, on a context switch, context management circuit 1648 may store current register values to a designated region in memory (e.g., identified by a context pointer) . It may then restore register values when returning to a context. In at least one embodiment, an interrupt management circuit 1647 receives and processes interrupts received from system devices.

[0320] In at least one embodiment, virtual / effective addresses from a graphics processing engine 1631 are translated to real / physical addresses in system memory 1614 by MMU 1639. In at least one embodiment, accelerator integration circuit 1636 supports multiple (e.g., 4, 8, 16) graphics accelerator modules 1646 and / or other accelerator devices. In at least one embodiment,  graphics accelerator module 1646 may be dedicated to a single application executed on processor 1607 or may be shared between multiple applications. In at least one embodiment, a virtualized graphics execution environment is presented in which resources of graphics processing engines 1631 (1) -1631 (N) are shared with multiple applications or virtual machines (VMs) . In at least one embodiment, resources may be subdivided into “slices” which are allocated to different VMs and / or applications based on processing requirements and priorities associated with VMs and / or applications.

[0321] In at least one embodiment, accelerator integration circuit 1636 performs as a bridge to a system for graphics acceleration module 1646 and provides address translation and system memory cache services. In addition, in at least one embodiment, accelerator integration circuit 1636 may provide virtualization facilities for a host processor to manage virtualization of graphics processing engines 1631 (1) -1631 (N) , interrupts, and memory management.

[0322] In at least one embodiment, because hardware resources of graphics processing engines 1631 (1) -1631 (N) are mapped explicitly to a real address space seen by host processor 1607, any host processor can address these resources directly using an effective address value. In at least one embodiment, one function of accelerator integration circuit 1636 is physical separation of graphics processing engines 1631 (1) -1631 (N) so that they appear to a system as independent units.

[0323] In at least one embodiment, one or more graphics memories 1633 (1) -1633 (M) are coupled to each of graphics processing engines 1631 (1) -1631 (N) , respectively and N=M. In at least one embodiment, graphics memories 1633 (1) -1633 (M) store instructions and data being processed by each of graphics processing engines 1631 (1) -1631 (N) . In at least one embodiment, graphics memories 1633 (1) -1633 (M) may be volatile memories such as DRAMs (including stacked DRAMs) , GDDR memory (e.g., GDDR5, GDDR6) , or HBM, and / or may be non-volatile memories such as 3D XPoint or Nano-Ram.

[0324] In at least one embodiment, to reduce data traffic over high-speed link 1640, biasing techniques can be used to ensure that data stored in graphics memories 1633 (1) -1633 (M) is data that will be used most frequently by graphics processing engines 1631 (1) -1631 (N) and preferably not used by cores 1660A-1660D (at least not frequently) . Similarly, in at least one embodiment, a biasing mechanism attempts to keep data needed by cores (and preferably not  graphics processing engines 1631 (1) -1631 (N) ) within caches 1662A-1662D, 1656 and system memory 1614.

[0325] FIG. 16C illustrates another exemplary embodiment in which accelerator integration circuit 1636 is integrated within processor 1607. In this embodiment, graphics processing engines 1631 (1) -1631 (N) communicate directly over high-speed link 1640 to accelerator integration circuit 1636 via interface 1637 and interface 1635 (which, again, may be any form of bus or interface protocol) . In at least one embodiment, accelerator integration circuit 1636 may perform similar operations as those described with respect to FIG. 16B, but potentially at a higher throughput given its close proximity to coherence bus 1664 and caches 1662A-1662D, 1656. In at least one embodiment, an accelerator integration circuit supports different programming models including a dedicated-process programming model (no graphics acceleration module virtualization) and shared programming models (with virtualization) , which may include programming models which are controlled by accelerator integration circuit 1636 and programming models which are controlled by graphics acceleration module 1646.

[0326] In at least one embodiment, graphics processing engines 1631 (1) -1631 (N) are dedicated to a single application or process under a single operating system. In at least one embodiment, a single application can funnel other application requests to graphics processing engines 1631 (1) -1631 (N) , providing virtualization within a VM / partition.

[0327] In at least one embodiment, graphics processing engines 1631 (1) -1631 (N) , may be shared by multiple VM / application partitions. In at least one embodiment, shared models may use a system hypervisor to virtualize graphics processing engines 1631 (1) -1631 (N) to allow access by each operating system. In at least one embodiment, for single-partition systems without a hypervisor, graphics processing engines 1631 (1) -1631 (N) are owned by an operating system. In at least one embodiment, an operating system can virtualize graphics processing engines 1631 (1) -1631 (N) to provide access to each process or application.

[0328] In at least one embodiment, graphics acceleration module 1646 or an individual graphics processing engine 1631 (1) -1631 (N) selects a process element using a process handle. In at least one embodiment, process elements are stored in system memory 1614 and are addressable using an effective address to real address translation technique described herein. In at least one embodiment, a process handle may be an implementation-specific value provided to  a host process when registering its context with graphics processing engine 1631 (1) -1631 (N) (that is, calling system software to add a process element to a process element linked list) . In at least one embodiment, a lower 16-bits of a process handle may be an offset of a process element within a process element linked list.

[0329] FIG. 16D illustrates an exemplary accelerator integration slice 1690. In at least one embodiment, a “slice” comprises a specified portion of processing resources of accelerator integration circuit 1636. In at least one embodiment, an application is effective address space 1682 within system memory 1614 stores process elements 1683. In at least one embodiment, process elements 1683 are stored in response to GPU invocations 1681 from applications 1680 executed on processor 1607. In at least one embodiment, a process element 1683 contains process state for corresponding application 1680. In at least one embodiment, a work descriptor (WD) 1684 contained in process element 1683 can be a single job requested by an application or may contain a pointer to a queue of jobs. In at least one embodiment, WD 1684 is a pointer to a job request queue in an application’s effective address space 1682.

[0330] In at least one embodiment, graphics acceleration module 1646 and / or individual graphics processing engines 1631 (1) -1631 (N) can be shared by all or a subset of processes in a system. In at least one embodiment, an infrastructure for setting up process states and sending a WD 1684 to a graphics acceleration module 1646 to start a job in a virtualized environment may be included.

[0331] In at least one embodiment, a dedicated-process programming model is implementation-specific. In at least one embodiment, in this model, a single process owns graphics acceleration module 1646 or an individual graphics processing engine 1631. In at least one embodiment, when graphics acceleration module 1646 is owned by a single process, a hypervisor initializes accelerator integration circuit 1636 for an owning partition and an operating system initializes accelerator integration circuit 1636 for an owning process when graphics acceleration module 1646 is assigned.

[0332] In at least one embodiment, in operation, a WD fetch unit 1691 in accelerator integration slice 1690 fetches next WD 1684, which includes an indication of work to be done by one or more graphics processing engines of graphics acceleration module 1646. In at least one embodiment, data from WD 1684 may be stored in registers 1645 and used by MMU 1639,  interrupt management circuit 1647 and / or context management circuit 1648 as illustrated. For example, one embodiment of MMU 1639 includes segment / page walk circuitry for accessing segment / page tables 1686 within an OS virtual address space 1685. In at least one embodiment, interrupt management circuit 1647 may process interrupt events 1692 received from graphics acceleration module 1646. In at least one embodiment, when performing graphics operations, an effective address 1693 generated by a graphics processing engine 1631 (1) -1631 (N) is translated to a real address by MMU 1639.

[0333] In at least one embodiment, registers 1645 are duplicated for each graphics processing engine 1631 (1) -1631 (N) and / or graphics acceleration module 1646 and may be initialized by a hypervisor or an operating system. In at least one embodiment, each of these duplicated registers may be included in an accelerator integration slice 1690. Exemplary registers that may be initialized by a hypervisor are shown in Table 1.

[0334] Table 1 Hypervisor Initialized Registers

[0335] Exemplary registers that may be initialized by an operating system are shown in Table 2.

[0336] Table 2 Operating System Initialized Registers

[0337] In at least one embodiment, each WD 1684 is specific to a particular graphics acceleration module 1646 and / or graphics processing engines 1631 (1) -1631 (N) . In at least one embodiment, it contains all information required by a graphics processing engine 1631 (1) -1631 (N) to do work, or it can be a pointer to a memory location where an application has set up a command queue of work to be completed.

[0338] FIG. 16E illustrates additional details for one exemplary embodiment of a shared model. This embodiment includes a hypervisor real address space 1698 in which a process element list 1699 is stored. In at least one embodiment, hypervisor real address space 1698 is accessible via a hypervisor 1696 which virtualizes graphics acceleration module engines for operating system 1695.

[0339] In at least one embodiment, shared programming models allow for all or a subset of processes from all or a subset of partitions in a system to use a graphics acceleration module 1646. In at least one embodiment, there are two programming models where graphics acceleration module 1646 is shared by multiple processes and partitions, namely time-sliced shared and graphics directed shared.

[0340] In at least one embodiment, in this model, system hypervisor 1696 owns graphics acceleration module 1646 and makes its function available to all operating systems 1695. In at least one embodiment, for a graphics acceleration module 1646 to support virtualization by system hypervisor 1696, graphics acceleration module 1646 may adhere to certain requirements, such as (1) an application’s job request must be autonomous (that is, state does not need to be maintained between jobs) , or graphics acceleration module 1646 must provide a context save and restore mechanism, (2) an application’s job request is guaranteed by graphics acceleration module 1646 to complete in a specified amount of time, including any translation faults, or graphics acceleration module 1646 provides an ability to preempt processing of a job, and (3)  graphics acceleration module 1646 must be guaranteed fairness between processes when operating in a directed shared programming model.

[0341] In at least one embodiment, application 1680 is required to make an operating system 1695 system call with a graphics acceleration module type, a work descriptor (WD) , an authority mask register (AMR) value, and a context save / restore area pointer (CSRP) . In at least one embodiment, graphics acceleration module type describes a targeted acceleration function for a system call. In at least one embodiment, graphics acceleration module type may be a system-specific value. In at least one embodiment, WD is formatted specifically for graphics acceleration module 1646 and can be in a form of a graphics acceleration module 1646 command, an effective address pointer to a user-defined structure, an effective address pointer to a queue of commands, or any other data structure to describe work to be done by graphics acceleration module 1646.

[0342] In at least one embodiment, an AMR value is an AMR state to use for a current process. In at least one embodiment, a value passed to an operating system is similar to an application setting an AMR. In at least one embodiment, if accelerator integration circuit 1636 (not shown) and graphics acceleration module 1646 implementations do not support a User Authority Mask Override Register (UAMOR) , an operating system may apply a current UAMOR value to an AMR value before passing an AMR in a hypervisor call. In at least one embodiment, hypervisor 1696 may optionally apply a current Authority Mask Override Register (AMOR) value before placing an AMR into process element 1683. In at least one embodiment, CSRP is one of registers 1645 containing an effective address of an area in an application’s effective address space 1682 for graphics acceleration module 1646 to save and restore context state. In at least one embodiment, this pointer is optional if no state is required to be saved between jobs or when a job is preempted. In at least one embodiment, context save / restore area may be pinned system memory.

[0343] Upon receiving a system call, operating system 1695 may verify that application 1680 has registered and been given authority to use graphics acceleration module 1646. In at least one embodiment, operating system 1695 then calls hypervisor 1696 with information shown in Table 3.

[0344] Table 3 OS to Hypervisor Call Parameters

[0345] In at least one embodiment, upon receiving a hypervisor call, hypervisor 1696 verifies that operating system 1695 has registered and been given authority to use graphics acceleration module 1646. In at least one embodiment, hypervisor 1696 then puts process element 1683 into a process element linked list for a corresponding graphics acceleration module 1646 type. In at least one embodiment, a process element may include information shown in Table 4.

[0346] Table 4 Process Element Information

[0347] In at least one embodiment, hypervisor initializes a plurality of accelerator integration slice 1690 registers 1645.

[0348] As illustrated in FIG. 16F, in at least one embodiment, a unified memory is used, addressable via a common virtual memory address space used to access physical processor memories 1601 (1) -1601 (N) and GPU memories 1620 (1) -1620 (N) . In this implementation, operations executed on GPUs 1610 (1) -1610 (N) utilize a same virtual / effective memory address space to access processor memories 1601 (1) -1601 (M) and vice versa, thereby simplifying programmability. In at least one embodiment, a first portion of a virtual / effective address space is allocated to processor memory 1601 (1) , a second portion to second processor memory 1601 (N) , a third portion to GPU memory 1620 (1) , and so on. In at least one embodiment, an entire virtual / effective memory space (sometimes referred to as an effective address space) is thereby distributed across each of processor memories 1601 and GPU memories 1620, allowing any processor or GPU to access any physical memory with a virtual address mapped to that memory.

[0349] In at least one embodiment, bias / coherence management circuitry 1694A-1694E within one or more of MMUs 1639A-1639E ensures cache coherence between caches of one or more host processors (e.g., 1605) and GPUs 1610 and implements biasing techniques indicating physical memories in which certain types of data should be stored. In at least one embodiment, while multiple instances of bias / coherence management circuitry 1694A-1694E are illustrated in FIG. 16F, bias / coherence circuitry may be implemented within an MMU of one or more host processors 1605 and / or within accelerator integration circuit 1636.

[0350] One embodiment allows GPU memories 1620 to be mapped as part of system memory, and accessed using shared virtual memory (SVM) technology, but without suffering performance drawbacks associated with full system cache coherence. In at least one embodiment, an ability for GPU memories 1620 to be accessed as system memory without onerous cache coherence overhead provides a beneficial operating environment for GPU offload. In at least one embodiment, this arrangement allows software of host processor 1605 to setup operands and access computation results, without overhead of tradition I / O DMA data copies. In at least one embodiment, such traditional copies involve driver calls, interrupts and memory mapped I / O (MMIO) accesses that are all inefficient relative to simple memory accesses. In at least one embodiment, an ability to access GPU memories 1620 without cache coherence overheads can be critical to execution time of an offloaded computation. In at least one embodiment, in cases with substantial streaming write memory traffic, for example, cache coherence overhead can significantly reduce an effective write bandwidth seen by a GPU 1610. In at least one embodiment, efficiency of operand setup, efficiency of results access, and efficiency of GPU computation may play a role in determining effectiveness of a GPU offload.

[0351] In at least one embodiment, selection of GPU bias and host processor bias is driven by a bias tracker data structure. In at least one embodiment, a bias table may be used, for example, which may be a page-granular structure (e.g., controlled at a granularity of a memory page) that includes 1 or 2 bits per GPU-attached memory page. In at least one embodiment, a bias table may be implemented in a stolen memory range of one or more GPU memories 1620, with or without a bias cache in a GPU 1610 (e.g., to cache frequently / recently used entries of a bias table) . Alternatively, in at least one embodiment, an entire bias table may be maintained within a GPU.

[0352] In at least one embodiment, a bias table entry associated with each access to a GPU attached memory 1620 is accessed prior to actual access to a GPU memory, causing following operations. In at least one embodiment, local requests from a GPU 1610 that find their page in GPU bias are forwarded directly to a corresponding GPU memory 1620. In at least one embodiment, local requests from a GPU that find their page in host bias are forwarded to processor 1605 (e.g., over a high-speed link as described herein) . In at least one embodiment, requests from processor 1605 that find a requested page in host processor bias complete a request like a normal memory read. Alternatively, requests directed to a GPU-biased page may be forwarded to a GPU 1610. In at least one embodiment, a GPU may then transition a page to a host processor bias if it is not currently using a page. In at least one embodiment, a bias state of a page can be changed either by a software-based mechanism, a hardware-assisted software-based mechanism, or, for a limited set of cases, a purely hardware-based mechanism.

[0353] In at least one embodiment, one mechanism for changing bias state employs an API call (e.g., OpenCL) , which, in turn, calls a GPU’s device driver which, in turn, sends a message (or enqueues a command descriptor) to a GPU directing it to change a bias state and, for some transitions, perform a cache flushing operation in a host. In at least one embodiment, a cache flushing operation is used for a transition from host processor 1605 bias to GPU bias, but is not for an opposite transition.

[0354] In at least one embodiment, cache coherency is maintained by temporarily rendering GPU-biased pages uncacheable by host processor 1605. In at least one embodiment, to access these pages, processor 1605 may request access from GPU 1610, which may or may not grant access right away. In at least one embodiment, thus, to reduce communication between processor 1605 and GPU 1610 it is beneficial to ensure that GPU-biased pages are those which are required by a GPU but not host processor 1605 and vice versa.

[0355] Hardware structure (s) 815 are used to perform one or more embodiments. Details regarding a hardware structure (s) 815 may be provided herein in conjunction with FIGS. 8A and / or 8B.

[0356] FIG. 17 illustrates exemplary integrated circuits and associated graphics processors that may be fabricated using one or more IP cores, according to various embodiments described herein. In addition to what is illustrated, other logic and circuits may be included in at least one  embodiment, including additional graphics processors / cores, peripheral interface controllers, or general-purpose processor cores.

[0357] FIG. 17 is a block diagram illustrating an exemplary system on a chip integrated circuit 1700 that may be fabricated using one or more IP cores, according to at least one embodiment. In at least one embodiment, integrated circuit 1700 includes one or more application processor (s) 1705 (e.g., CPUs) , at least one graphics processor 1710, and may additionally include an image processor 1715 and / or a video processor 1720, any of which may be a modular IP core. In at least one embodiment, integrated circuit 1700 includes peripheral or bus logic including a USB controller 1725, a UART controller 1730, an SPI / SDIO controller 1735, and an I22S / I22C controller 1740. In at least one embodiment, integrated circuit 1700 can include a display device 1745 coupled to one or more of a high-definition multimedia interface (HDMI) controller 1750 and a mobile industry processor interface (MIPI) display interface 1755. In at least one embodiment, storage may be provided by a flash memory subsystem 1760 including flash memory and a flash memory controller. In at least one embodiment, a memory interface may be provided via a memory controller 1765 for access to SDRAM or SRAM memory devices. In at least one embodiment, some integrated circuits additionally include an embedded security engine 1770.

[0358] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in integrated circuit 1700 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0359] In at least one embodiment, at least one component shown or described with respect to FIGS. 16A-17 is used to implement techniques and / or functions described in connection with FIGS. 1-7. In at least one embodiment, SOC integrated circuit 1700 is a part of system 100 of FIG. 1 and is used to selectively prune neural network weights that are most similar to an average of a plurality of neural network weights, as described in conjunction with FIG. 1, or as otherwise described herein. In at least one embodiment, neural network training module 404 of FIG. 4 includes SOC integrated circuit 1700 to perform one or more operations of local mean  based sparsity process 406 of FIG. 4, such as subtracting a local mean from dense weights to shift those weights, or as otherwise described herein.

[0360] FIGS. 18A-18B illustrate exemplary integrated circuits and associated graphics processors that may be fabricated using one or more IP cores, according to various embodiments described herein. In addition to what is illustrated, other logic and circuits may be included in at least one embodiment, including additional graphics processors / cores, peripheral interface controllers, or general-purpose processor cores.

[0361] FIGS. 18A-18B are block diagrams illustrating exemplary graphics processors for use within an SoC, according to embodiments described herein. FIG. 18A illustrates an exemplary graphics processor 1810 of a system on a chip integrated circuit that may be fabricated using one or more IP cores, according to at least one embodiment. FIG. 18B illustrates an additional exemplary graphics processor 1840 of a system on a chip integrated circuit that may be fabricated using one or more IP cores, according to at least one embodiment. In at least one embodiment, graphics processor 1810 of FIG. 18A is a low power graphics processor core. In at least one embodiment, graphics processor 1840 of FIG. 18B is a higher performance graphics processor core. In at least one embodiment, each of graphics processors 1810, 1840 can be variants of graphics processor 1710 of FIG. 17.

[0362] In at least one embodiment, graphics processor 1810 includes a vertex processor 1805 and one or more fragment processor (s) 1815A-1815N (e.g., 1815A, 1815B, 1815C, 1815D, through 1815N-1, and 1815N) . In at least one embodiment, graphics processor 1810 can execute different shader programs via separate logic, such that vertex processor 1805 is optimized to execute operations for vertex shader programs, while one or more fragment processor (s) 1815A-1815N execute fragment (e.g., pixel) shading operations for fragment or pixel shader programs. In at least one embodiment, vertex processor 1805 performs a vertex processing stage of a 3D graphics pipeline and generates primitives and vertex data. In at least one embodiment, fragment processor (s) 1815A-1815N use primitive and vertex data generated by vertex processor 1805 to produce a framebuffer that is displayed on a display device. In at least one embodiment, fragment processor (s) 1815A-1815N are optimized to execute fragment shader programs as provided for in an OpenGL API, which may be used to perform similar operations as a pixel shader program as provided for in a Direct 3D API.

[0363] In at least one embodiment, graphics processor 1810 additionally includes one or more memory management units (MMUs) 1820A-1820B, cache (s) 1825A-1825B, and circuit interconnect (s) 1830A-1830B. In at least one embodiment, one or more MMU (s) 1820A-1820B provide for virtual to physical address mapping for graphics processor 1810, including for vertex processor 1805 and / or fragment processor (s) 1815A-1815N, which may reference vertex or image / texture data stored in memory, in addition to vertex or image / texture data stored in one or more cache (s) 1825A-1825B. In at least one embodiment, one or more MMU (s) 1820A-1820B may be synchronized with other MMUs within a system, including one or more MMUs associated with one or more application processor (s) 1705, image processors 1715, and / or video processors 1720 of FIG. 17, such that each processor 1705-1720 can participate in a shared or unified virtual memory system. In at least one embodiment, one or more circuit interconnect (s) 1830A-1830B enable graphics processor 1810 to interface with other IP cores within SoC, either via an internal bus of SoC or via a direct connection.

[0364] In at least one embodiment, graphics processor 1840 includes one or more shader core (s) 1855A-1855N (e.g., 1855A, 1855B, 1855C, 1855D, 1855E, 1855F, through 1855N-1, and 1855N) as shown in FIG. 18B, which provides for a unified shader core architecture in which a single core or type or core can execute all types of programmable shader code, including shader program code to implement vertex shaders, fragment shaders, and / or compute shaders. In at least one embodiment, a number of shader cores can vary. In at least one embodiment, graphics processor 1840 includes an inter-core task manager 1845, which acts as a thread dispatcher to dispatch execution threads to one or more shader cores 1855A-1855N and a tiling unit 1858 to accelerate tiling operations for tile-based rendering, in which rendering operations for a scene are subdivided in image space, for example to exploit local spatial coherence within a scene or to optimize use of internal caches.

[0365] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in graphics processor 1810 and / or 1840 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0366] In at least one embodiment, at least one component shown or described with respect to FIGS. 18A-18B is used to implement techniques and / or functions described in connection with FIGS. 1-7. In at least one embodiment, graphics processor 1840 is a part of system 100 of FIG. 1 and is used to selectively prune neural network weights that are most similar to an average of a plurality of neural network weights, as described in conjunction with FIG. 1, or as otherwise described herein. In at least one embodiment, neural network training module 404 of FIG. 4 includes graphics processor 1840 to perform one or more operations of local mean based sparsity process 406 of FIG. 4, such as subtracting a local mean from dense weights to shift those weights, or as otherwise described herein.

[0367] FIGS. 19A-19B illustrate additional exemplary graphics processor logic according to embodiments described herein. In at least one embodiment, components illustrated in and described in connection with FIGS. 19A-19B are integrated into a single system, such as a graphics processing unit (GPU) , SoC, or another type of processor. FIG. 19A illustrates a graphics core 1900 that may be included within graphics processor 1710 of FIG. 17, in at least one embodiment, and may be a unified shader core 1855A-1855N as in FIG. 18B in at least one embodiment. FIG. 19B illustrates a highly-parallel general-purpose graphics processing unit ( “GPGPU” , which can also be referred to as a “graphics processing unit” ) 1930 suitable for deployment on a multi-chip module in at least one embodiment. In at least one embodiment, graphics processing unit 1930 is a GPGPU that comprises a graphics processor. In at least one embodiment, integrated circuit 1700 comprises graphics core 1900, e.g., to form an integrated circuit and / or to form an SoC, where such an integrated circuit and / or such an SoC perform operations described herein.

[0368] In at least one embodiment, graphics core 1900 includes a shared instruction cache 1902, a texture unit 1918, and a cache / shared memory 1920 (e.g., including L1, L2, L3, last level cache, or other caches) that are common to execution resources within graphics core 1900. In at least one embodiment, graphics core 1900 can include multiple slices 1901A-1901N or a partition for each core, and a graphics processor can include multiple instances of graphics core 1900. In at least one embodiment, each slice 1901A-1901N refers to graphics core 1900. In at least one embodiment, slices 1901A-1901N have sub-slices, which are part of a slice 1901A-1901N. In at least one embodiment, slices 1901A-1901N are independent of other slices or  dependent on other slices. In at least one embodiment, slices 1901A-1901N can include support logic including a local instruction cache 1904A-1904N, a thread scheduler (sequencer) 1906A-1906N, a thread dispatcher 1908A-1908N, and a set of registers 1910A-1910N. In at least one embodiment, slices 1901A-1901N can include a set of additional function units (AFUs 1912A-1912N) , floating-point units (FPUs 1914A-1914N) , integer arithmetic logic units (ALUs 1916A-1916N) , address computational units (ACUs 1913A-1913N) , double-precision floating-point units (DPFPUs 1915A-1915N) , and matrix processing units (MPUs 1917A-1917N) . In at least one embodiment, MPUs 1917A-1917N are referred to as matrix engines.

[0369] In at least one embodiment, each slice 1901A-1901N includes one or more engines for floating point and integer vector operations and one or more engines to accelerate convolution and matrix operations in AI, machine learning, or large dataset workloads. In at least one embodiment, one or more slices 1901A-1901N include one or more vector engines to compute a vector (e.g., compute mathematical operations for vectors) . In at least one embodiment, a vector engine can compute a vector operation in 16-bit floating point (also referred to as “FP16” ) , 32-bit floating point (also referred to as “FP32” ) , or 64-bit floating point (also referred to as “FP64” ) . In at least one embodiment, one or more slices 1901A-1901N includes 16 vector engines that are paired with 16 matrix math units to compute matrix / tensor operations, where vector engines and math units are exposed via matrix extensions. In at least one embodiment, a slice a specified portion of processing resources of a processing unit, e.g., 16 cores and a ray tracing unit or 8 cores, a thread scheduler, a thread dispatcher, and additional functional units for a processor. In at least one embodiment, graphics core 1900 includes one or more matrix engines to compute matrix operations, e.g., when computing tensor operations.

[0370] In at least one embodiment, one or more slices 1901A-1901N includes one or more ray tracing units to compute ray tracing operations (e.g., 16 ray tracing units per slice slices 1901A-1901N) . In at least one embodiment, a ray tracing unit computes ray traversal, triangle intersection, bounding box intersect, or other ray tracing operations.

[0371] In at least one embodiment, one or more slices 1901A-1901N includes a media slice that encodes, decodes, and / or transcodes data; scales and / or format converts data; and / or performs video quality operations on video data.

[0372] In at least one embodiment, one or more slices 1901A-1901N are linked to L2 cache and memory fabric, link connectors, high-bandwidth memory (HBM) (e.g., HBM2e, HDM3) stacks, and a media engine. In at least one embodiment, one or more slices 1901A-1901N include multiple cores (e.g., 16 cores) and multiple ray tracing units (e.g., 16) paired to each core. In at least one embodiment, one or more slices 1901A-1901N has one or more L1 caches. In at least one embodiment, one or more slices 1901A-1901N include one or more vector engines; one or more instruction caches to store instructions; one or more L1 caches to cache data; one or more shared local memories (SLMs) to store data, e.g., corresponding to instructions; one or more samplers to sample data; one or more ray tracing units to perform ray tracing operations; one or more geometries to perform operations in geometry pipelines and / or apply geometric transformations to vertices or polygons; one or more rasterizers to describe an image in vector graphics format (e.g., shape) and convert it into a raster image (e.g., a series of pixels, dots, or lines, which when displayed together, create an image that is represented by shapes) ; one or more a Hierarchical Depth Buffer (Hiz) to buffer data; and / or one or more pixel backends. In at least one embodiment, a slice 1901A-1901N includes a memory fabric, e.g., an L2 cache.

[0373] In at least one embodiment, FPUs 1914A-1914N can perform single-precision (32-bit) and half-precision (16-bit) floating point operations, while DPFPUs 1915A-1915N perform double precision (64-bit) floating point operations. In at least one embodiment, ALUs 1916A-1916N can perform variable precision integer operations at 8-bit, 16-bit, and 32-bit precision, and can be configured for mixed precision operations. In at least one embodiment, MPUs 1917A-1917N can also be configured for mixed precision matrix operations, including half-precision floating point and 8-bit integer operations. In at least one embodiment, MPUs 1917-1917N can perform a variety of matrix operations to accelerate machine learning application frameworks, including enabling support for accelerated general matrix to matrix multiplication (GEMM) . In at least one embodiment, AFUs 1912A-1912N can perform additional logic operations not supported by floating-point or integer units, including trigonometric operations (e.g., sine, cosine, etc. ) .

[0374] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in graphics core 1900  for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0375] In at least one embodiment, graphics core 1900 includes an interconnect and a link fabric sublayer that is attached to a switch and a GPU-GPU bridge that enables multiple graphics processors 1900 (e.g., 8) to be interlinked without glue to each other with load / store units (LSUs) , data transfer units, and sync semantics across multiple graphics processors 1900. In at least one embodiment, interconnects include standardized interconnects (e.g., PCIe) or some combination thereof.

[0376] In at least one embodiment, graphics core 1900 includes multiple tiles. In at least one embodiment, a tile is an individual die or one or more dies, where individual dies can be connected with an interconnect (e.g., embedded multi-die interconnect bridge (EMIB) ) . In at least one embodiment, graphics core 1900 includes a compute tile, a memory tile (e.g., where a memory tile can be exclusively accessed by different tiles or different chipsets such as a Rambo tile) , substrate tile, a base tile, a HMB tile, a link tile, and EMIB tile, where all tiles are packaged together in graphics core 1900 as part of a GPU. In at least one embodiment, graphics core 1900 can include multiple tiles in a single package (also referred to as a “multi tile package” ) . In at least one embodiment, a compute tile can have 8 graphics cores 1900, an L1 cache; and a base tile can have a host interface with PCIe 5.0, HBM2e, MDFI, and EMIB, a link tile with 8 links, 8 ports with an embedded switch. In at least one embodiment, tiles are connected with face-to-face (F2F) chip-on-chip bonding through fine-pitched, 36-micron, microbumps (e.g., copper pillars) . In at least one embodiment, graphics core 1900 includes memory fabric, which includes memory, and is tile that is accessible by multiple tiles. In at least one embodiment, graphics core 1900 stores, accesses, or loads its own hardware contexts in memory, where a hardware context is a set of data loaded from registers before a process resumes, and where a hardware context can indicate a state of hardware (e.g., state of a GPU) .

[0377] In at least one embodiment, graphics core 1900 includes serializer / deserializer (SERDES) circuitry that converts a serial data stream to a parallel data stream, or converts a parallel data stream to a serial data stream.

[0378] In at least one embodiment, graphics core 1900 includes a high speed coherent unified fabric (GPU to GPU) , load / store units, bulk data transfer and sync semantics, and connected GPUs through an embedded switch, where a GPU-GPU bridge is controlled by a controller.

[0379] In at least one embodiment, graphics core 1900 performs an API, where said API abstracts hardware of graphics core 1900 and access libraries with instructions to perform math operations (e.g., math kernel library) , deep neural network operations (e.g., deep neural network library) , vector operations, collective communications, thread building blocks, video processing, data analytics library, and / or ray tracing operations.

[0380] FIG. 19B illustrates GPGPU 1930 that can be configured to enable highly-parallel compute operations to be performed by an array of graphics processing units, in at least one embodiment. In at least one embodiment, GPGPU 1930 can be linked directly to other instances of GPGPU 1930 to create a multi-GPU cluster to improve training speed for deep neural networks. In at least one embodiment, GPGPU 1930 includes a host interface 1932 to enable a connection with a host processor. In at least one embodiment, host interface 1932 is a PCI Express interface. In at least one embodiment, host interface 1932 can be a vendor-specific communications interface or communications fabric. In at least one embodiment, GPGPU 1930 receives commands from a host processor and uses a global scheduler 1934 (which may be referred to as a thread sequencer and / or asynchronous compute engine) to distribute execution threads associated with those commands to a set of compute clusters 1936A-1936H. In at least one embodiment, compute clusters 1936A-1936H share a cache memory 1938. In at least one embodiment, cache memory 1938 can serve as a higher-level cache for cache memories within compute clusters 1936A-1936H. In at least one embodiment, compute clusters 1936A-1936H comprise a slice or are referred to as “slices. ” In at least one embodiment, GPGPU 1930 is part of an SoC such as part of integrated circuit 1700 (FIG. 17) .

[0381] In at least one embodiment, GPGPU 1930 includes memory 1944A-1944B coupled with compute clusters 1936A-1936H via a set of memory controllers 1942A-1942B (e.g., one or more controllers for HBM2e) . In at least one embodiment, memory 1944A-1944B can include various types of memory devices including dynamic random access memory (DRAM) or graphics random access memory, such as synchronous graphics random access memory (SGRAM) , including graphics double data rate (GDDR) memory.

[0382] In at least one embodiment, compute clusters 1936A-1936H each include a set of graphics cores, such as graphics core 1900 of FIG. 19A, which can include multiple types of integer and floating point logic units that can perform computational operations at a range of precisions including suited for machine learning computations. For example, in at least one embodiment, at least a subset of floating point units in each of compute clusters 1936A-1936H can be configured to perform 16-bit or 32-bit floating point operations, while a different subset of floating point units can be configured to perform 64-bit floating point operations.

[0383] In at least one embodiment, multiple instances of GPGPU 1930 can be configured to operate as a compute cluster. In at least one embodiment, communication used by compute clusters 1936A-1936H for synchronization and data exchange varies across embodiments. In at least one embodiment, multiple instances of GPGPU 1930 communicate over host interface 1932. In at least one embodiment, GPGPU 1930 includes an I / O hub 1939 that couples GPGPU 1930 with a GPU link 1940 that enables a direct connection to other instances of GPGPU 1930. In at least one embodiment, GPU link 1940 is coupled to a dedicated GPU-to-GPU bridge that enables communication and synchronization between multiple instances of GPGPU 1930. In at least one embodiment, GPU link 1940 couples with a high-speed interconnect to transmit and receive data to other GPGPUs or parallel processors. In at least one embodiment, multiple instances of GPGPU 1930 are located in separate data processing systems and communicate via a network device that is accessible via host interface 1932. In at least one embodiment GPU link 1940 can be configured to enable a connection to a host processor in addition to or as an alternative to host interface 1932.

[0384] In at least one embodiment, GPGPU 1930 can be configured to train neural networks. In at least one embodiment, GPGPU 1930 can be used within an inferencing platform. In at least one embodiment, in which GPGPU 1930 is used for inferencing, GPGPU 1930 may include fewer compute clusters 1936A-1936H relative to when GPGPU 1930 is used for training a neural network. In at least one embodiment, memory technology associated with memory 1944A-1944B may differ between inferencing and training configurations, with higher bandwidth memory technologies devoted to training configurations. In at least one embodiment, an inferencing configuration of GPGPU 1930 can support inferencing specific instructions. For example, in at least one embodiment, an inferencing configuration can provide support for one or  more 8-bit integer dot product instructions, which may be used during inferencing operations for deployed neural networks.

[0385] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in GPGPU 1930 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0386] In at least one embodiment, at least one component shown or described with respect to FIGS. 19A-19B is used to implement techniques and / or functions described in connection with FIGS. 1-7. In at least one embodiment, GPGPU 1930 is a part of system 100 of FIG. 1 and is used to selectively prune neural network weights that are most similar to an average of a plurality of neural network weights, as described in conjunction with FIG. 1, or as otherwise described herein. In at least one embodiment, neural network training module 404 of FIG. 4 includes GPGPU 1930 to perform one or more operations of local mean based sparsity process 406 of FIG. 4, such as subtracting a local mean from dense weights to shift those weights, or as otherwise described herein.

[0387] FIG. 20 is a block diagram illustrating a computing system 2000 according to at least one embodiment. In at least one embodiment, computing system 2000 includes a processing subsystem 2001 having one or more processor (s) 2002 and a system memory 2004 communicating via an interconnection path that may include a memory hub 2005. In at least one embodiment, memory hub 2005 may be a separate component within a chipset component or may be integrated within one or more processor (s) 2002. In at least one embodiment, memory hub 2005 couples with an I / O subsystem 2011 via a communication link 2006. In at least one embodiment, I / O subsystem 2011 includes an I / O hub 2007 that can enable computing system 2000 to receive input from one or more input device (s) 2008. In at least one embodiment, I / O hub 2007 can enable a display controller, which may be included in one or more processor (s) 2002, to provide outputs to one or more display device (s) 2010A. In at least one embodiment, one or more display device (s) 2010A coupled with I / O hub 2007 can include a local, internal, or embedded display device.

[0388] In at least one embodiment, processing subsystem 2001 includes one or more parallel processor (s) 2012 coupled to memory hub 2005 via a bus or other communication link 2013. In at least one embodiment, communication link 2013 may use one of any number of standards based communication link technologies or protocols, such as, but not limited to PCI Express, or may be a vendor-specific communications interface or communications fabric. In at least one embodiment, one or more parallel processor (s) 2012 form a computationally focused parallel or vector processing system that can include a large number of processing cores and / or processing clusters, such as a many-integrated core (MIC) processor. In at least one embodiment, some or all of parallel processor (s) 2012 form a graphics processing subsystem that can output pixels to one of one or more display device (s) 2010A coupled via I / O Hub 2007. In at least one embodiment, parallel processor (s) 2012 can also include a display controller and display interface (not shown) to enable a direct connection to one or more display device (s) 2010B. In at least one embodiment, parallel processor (...

Claims

1.A processor comprising:one or more circuits to cause one or more neural network weights to be deactivated based, at least in part, on how similar the deactivated one or more weights are to an average of a plurality of neural network weights.2.The processor of claim 1, wherein the one or more circuits are to subtract the average of the plurality of neural network weights from one or more neural network weights of the plurality of neural network weights.3.The processor of claim 1, wherein the one or more circuits are to cause the one or more neural network weights to be deactivated based, at least in part, on one or more magnitudes of one or more modified neural network weights of the plurality of neural network weights.4.The processor of claim 1, wherein the one or more circuits are to deactivate a specified number of neural network weights in one or more rows of a tensor of the plurality of neural network weights.5.The processor of claim 1, wherein the one or more circuits are to cause the one or more neural network weights to be deactivated based, at least in part, on a sparse tensor generated by using the average of the plurality of neural network weights.6.The processor of claim 1, wherein the one or more circuits are to cause the one or more neural network weights to be deactivated during training of a neural network based, at least in part, on a modified sparse tensor generated by using the average of the plurality of neural network weights.7.The processor of claim 1, wherein the one or more circuits are to cause the one or more neural network weights to be deactivated during training of a neural network based, at least in part, on one or more estimates of one or more gradients.8.A system, comprising:one or more processors to cause one or more neural network weights to be deactivated based, at least in part, on how similar the deactivated one or more weights are to an average of a plurality of neural network weights.9.The system of claim 8, wherein the one or more processors are to cause the one or more neural network weights to be deactivated based, at least in part, on one or more mathematical operations that use the average of the plurality of neural network weights and one or more neural network weights of the plurality of neural network weights.10.The system of claim 8, wherein the one or more processors are to cause the one or more neural network weights to be deactivated based, at least in part, on one or more magnitudes of one or more values that are based, at least in part, on the average of the plurality of neural network weights.11.The system of claim 8, wherein the one or more processors are to cause the one or more neural network weights to be deactivated based, at least in part, on a number of neural network weights to be deactivated in one or more columns of a tensor that stores the plurality of neural network weights.12.The system of claim 8, wherein the one or more processors are to cause the one or more neural network weights to be deactivated based, at least in part, on binary values of a sparse tensor that correlate with other values that are based, at least in part, on the average of the plurality of neural network weights.13.The system of claim 8, wherein the one or more processors are to cause one or more neural network weights to be deactivated again by modifying the one or more weights based, at least in part, a sparse tensor generated by using the average of the plurality of neural network weights.14.The system of claim 8, wherein the one or more processors are to cause the one or more neural network weights to be deactivated based, at least in part, on one or more structured sparsity rules specified by computing hardware.15.A method, comprising:deactivating one or more neural network weights based, at least in part, on how similar the one or more neural network weights are to an average of a plurality of neural network weights.16.The method of claim 15, further comprising modifying one or more of the plurality of neural network weights based, at least in part, on the average of the plurality of neural network weights.17.The method of claim 15, further comprising identifying magnitudes of one or more values that are based, at least in part, on the average of the plurality of neural network weights and one or more of the plurality of neural network weights.18.The method of claim 15, further comprising selecting the one or more neural network weights to deactivate based, at least in part, on a threshold weight value.19.The method of claim 15, further comprising identifying the one or more neural network weights to deactivate based, at least in part, on a sparse binary mask generated by using the average of the plurality of neural network weights.20.The method of claim 15, further comprising deactivating the one or more neural network weights based, at least in part, on a regularization term generated by multiplying a constant with a sparse tensor generated based, at least in part, on the average of the plurality of neural network weights.

Images