Display panel, display apparatus, and method of fabricating display panel

Abstract

A display panel is provided. The display panel includes a plurality of scan circuits and a plurality of pixel driving circuits. The plurality of scan circuits are at least partially in a display area. A respective scan circuit of the plurality of scan circuits are between adjacent pixel driving circuits of the plurality of pixel driving circuits. The respective scan circuit comprises a plurality of scan units cascaded. Multiple scan units in at least a portion of the respective scan circuit are arranged in a periodic serpentine pattern according to the arrangement position and the cascading relationship of the scan units.

Description

DISPLAY PANEL, DISPLAY APPARATUS, AND METHOD OF FABRICATING DISPLAY PANELTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a display panel, a display apparatus, and a method of fabricating a display panel.BACKGROUND

[0002] Display technology has rapidly evolved to meet the increasing demand for higher resolution, smaller pixel pitches, and more energy-efficient designs. As consumer and industrial applications push the limits of visual clarity and seamless integration, advanced techniques in pixel circuit layout and power management have become essential to maintain performance and reliability.SUMMARY

[0003] In one aspect, the present disclosure provides a display panel, comprising a plurality of scan circuits; and a plurality of pixel driving circuits; wherein the plurality of scan circuits are at least partially in a display area; a respective scan circuit of the plurality of scan circuits are between adjacent pixel driving circuits of the plurality of pixel driving circuits; the respective scan circuit comprises a plurality of scan units cascaded; and multiple scan units in at least a portion of the respective scan circuit are arranged in a periodic serpentine pattern according to the arrangement position and the cascading relationship of the scan units .

[0004] Optionally, the periodic serpentine pattern has a zigzag shape.

[0005] Optionally, at least portions of at least two adjacent scan circuits of the plurality of scan circuits has a substantial mirror symmetry with respect to each other.

[0006] Optionally, the portion of the respective scan circuit includes first segments and second segments alternately arranged; a respective first segment of the first segments extends along a first direction; a respective second segment of the second segments extends along a second direction; the respective first segment is between two adjacent rows of subpixels; and the respective second segment is between two adjacent columns of subpixels.

[0007] Optionally, a scan unit of a plurality of scan units of a scan circuit in at least a portion of the display panel is between two adjacent columns of pixel driving circuits of the display panel; and the scan unit spaces apart adjacent pixel driving circuits in the two adjacent columns in a first adjacent row, and spaces apart adjacent pixel driving circuits in the two adjacent columns in a second adjacent row.

[0008] Optionally, the scan unit spans across a distance of at least two rows of pixel driving circuits along a column direction.

[0009] Optionally, a scan unit of a plurality of scan units of a scan circuit in at least a portion of the display panel comprises a first portion, a second portion, and a third portion; the first portion is between two adjacent rows of pixel driving circuits of the display panel, and spaces apart the two adjacent rows; and the second portion and the third portion are spaced apart by at least one column of pixel driving circuits, and the first portion.

[0010] Optionally, the scan unit spans across a distance of at least one row of pixel driving circuits along a column direction.

[0011] Optionally, the display panel comprises at least one signal line and a first region having a plurality of pixel driving circuits; wherein an orthographic projection of a gate electrode of a driving transistor of a pixel driving circuit in the first region on a base substrate is non-overlapping with an orthographic projection of the at least one signal line on the base substrate.

[0012] Optionally, the at least one signal line includes a plurality of first voltage supply lines and / or a plurality of second voltage supply lines.

[0013] Optionally, the display panel further comprises a second region outside the first region; wherein at least one signal line is present in the second region and is absent in the first region; and the first region is a continuous region spanning across the plurality of pixel driving circuits.

[0014] Optionally, the display panel comprises a plurality of first regions, and a second region outside the plurality of first regions; wherein the plurality of first regions are spaced apart from each other; the second region is a continuous region; at least one signal line is present in the second region and is absent in the plurality of first regions; and the orthographic projection of the at least one signal line on the base substrate at least partially overlaps with an orthographic projection of at least one transistor other than the driving transistor on the base substrate.

[0015] Optionally, the orthographic projection of the at least one signal line on the base substrate at least partially overlaps with an orthographic projection of a component of the driving transistor other than the gate electrode of the driving transistor on the base substrate.

[0016] Optionally, the display panel further comprises a plurality of pads connected to a plurality of light emitting diodes, respectively; wherein the plurality of pads are at least partially present in the first region; and an orthographic projection of the plurality of pads on the base substrate is non-overlapping with the orthographic projection of the gate electrode of the driving transistor of the pixel driving circuit in the first region on the base substrate.

[0017] In another aspect, the present disclosure provides a display apparatus, comprising the display panel described herein or fabricated by a method described herein, and one or more integrated circuits connected to the display panel.

[0018] In another aspect, the present disclosure provides a method of fabricating a display panel, comprising forming a plurality of scan circuits; and forming a plurality of pixel driving circuits; wherein the plurality of scan circuits are at least partially in a display area; a respective scan circuit of the plurality of scan circuits are between adjacent pixel driving circuits of the plurality of pixel driving circuits; the respective scan circuit comprises a plurality of scan units cascaded; and multiple scan units in at least a portion of the respective scan circuit are arranged in a periodic serpentine pattern according to the arrangement position and the cascading relationship of the scan units..

[0019] Optionally, forming the respective scan circuit of the plurality of scan circuits includes forming first segments and second segments alternately arranged; a respective first segment of the first segments extends along a first direction; a respective second segment of the second segments extends along a second direction; the respective first segment is between two adjacent rows of subpixels; and the respective second segment is between two adjacent columns of subpixels.

[0020] Optionally, a scan unit of a plurality of scan units of a scan circuit in at least a portion of the display panel is formed between two adjacent columns of pixel driving circuits of the display panel; and the scan unit spaces apart adjacent pixel driving circuits in the two adjacent columns in a first adjacent row, and spaces apart adjacent pixel driving circuits in the two adjacent columns in a second adjacent row.

[0021] Optionally, forming a scan unit of a plurality of scan units of a scan circuit in at least a portion of the display panel comprises forming a first portion, forming a second portion, and forming a third portion; the first portion is between two adjacent rows of pixel driving circuits of the display panel, and spaces apart the two adjacent rows; and the second portion and the third portion are spaced apart by at least one column of pixel driving circuits, and the first portion.

[0022] Optionally, the method comprises forming at least one signal line; wherein an orthographic projection of a gate electrode of a driving transistor of a pixel driving circuit in the first region on a base substrate is non-overlapping with an orthographic projection of the at least one signal line on the base substrate. BRIEF DESCRIPTION OF THE FIGURES

[0023] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0024] FIG. 1 illustrates display areas in a display panel in some embodiments according to the present disclosure.

[0025] FIG. 2 illustrates scan circuits in a display panel in some embodiments according to the present disclosure.

[0026] FIG. 3 illustrates a spatial arrangement of the pixel driving circuits and scan circuits within the one and more third display areas.

[0027] FIG. 4 illustrates overlap capacitance between gate electrode of driving transistors and other metal layers in a display panel.

[0028] FIG. 5 illustrates scan circuits in a display panel in some embodiments according to the present disclosure.

[0029] FIG. 6A illustrates a spatial arrangement of the pixel driving circuits and scan circuits within the one and more third display areas.

[0030] FIG. 6B is a schematic diagram illustrating a spatial arrangement of the pixel driving circuits and scan circuits within the one and more third display areas.

[0031] FIG. 7A illustrates a spatial arrangement of the pixel driving circuits and scan circuits within the one and more third display areas.

[0032] FIG. 7B is a schematic diagram illustrating a spatial arrangement of the pixel driving circuits and scan circuits within the one and more third display areas.

[0033] FIG. 8A is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0034] FIG. 8B is a schematic diagram illustrating a first region and a second region in a display panel in some embodiments according to the present disclosure.

[0035] FIG. 8C is a schematic diagram illustrating a plurality of first regions and a second region in a display panel in some embodiments according to the present disclosure.

[0036] FIG. 9 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0037] FIG. 10 is a timing diagram illustrating an operation of the respective scan unit illustrated in FIG. 9.

[0038] FIG. 11 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0039] FIG. 12 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure.

[0040] FIG. 13 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0041] FIG. 14 is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0042] FIG. 15 illustrates scan circuits in a display panel in some embodiments according to the present disclosure.

[0043] FIG. 16 illustrates scan circuits in a display panel in some embodiments according to the present disclosure.

[0044] FIG. 17 illustrates scan circuits in a display panel in some embodiments according to the present disclosure.

[0045] FIG. 18 illustrates scan circuits in a display panel in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0046] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0047] In recent years, the pursuit of finer image quality and seamless splicing in display products has driven the demand for higher resolution and smaller pixel pitches. To achieve seamless splicing, scan circuits such as gate-on-array (GOA) are placed in display areas. However, as resolution increases, pixel pitch decreases, resulting in less available side space, often necessitating the use of multiplexer (MUX) designs, which further constrain the space available for GOA and pixel driving circuits. FIG. 1 illustrates display areas in a display panel in some embodiments according to the present disclosure. Referring to FIG. 1, the display panel includes one or more first display areas AA1, one or more second display areas AA2, and one and more third display areas AA3. In a related display panel, the one or more first display areas AA1 include only pixel driving circuits; the one or more second display areas AA2 include both pixel driving circuits, multiplexers, and electrostatic discharge (ESD) circuits; the one and more third display areas AA3 include scan circuits and pixel driving circuits. Due to the arrangement of MUX and ESD circuits, the first few rows of the scan circuits corresponding to the pixel driving circuits in the one or more second display areas AA2 need to be moved to the one and more third display areas AA3, requiring multi-column arrangements.

[0048] FIG. 2 illustrates scan circuits in a display panel in some embodiments according to the present disclosure. Referring to FIG. 2, the plurality of scan circuits in some embodiments include a first scan circuit GOA1, a second scan circuit GOA2, and a third scan circuit GOA3. In some embodiments, a respective scan circuit of the plurality of scan circuits includes a plurality of scan units cascaded. In some embodiments, multiple scan units in at least a portion of are arranged in a non-periodic serpentine pattern, which can cause inconsistencies in the circuit environment between the upper and lower parts of the one and more third display areas AA3, potentially affecting the uniformity of the display between the top and bottom of the screen. In some embodiments, the scan circuits depicted in FIG. 2 (including a first scan circuit GOA1, a second scan circuit GOA2, and a third scan circuit GOA3) include both scan units cascaded in series and signal lines connecting the scan units. As used herein, the term “display area” refers to an area of the display panel where image is actually displayed. Optionally, the display area may include both a subpixel region and an inter-subpixel region. A subpixel region refers to a light emission region of a subpixel, such as a region corresponding to a pixel electrode in a liquid crystal display or a region corresponding to a light emissive layer in an organic light emitting display. An inter-subpixel region refers to a region between adjacent subpixel regions, such as a region corresponding to a black matrix in a liquid crystal display or a region corresponding a pixel definition layer in an organic light emitting display. Optionally, the inter-subpixel region is a region between adjacent subpixel regions in a same pixel. Optionally, the inter-subpixel region is a region between two adjacent subpixel regions from two adjacent pixels.

[0049] The scan circuits are configured to provide control signals to rows of subpixels in a display panel. Examples of control signals include gate scanning signals, reset control signals, and light emitting control signals. In one example, the scan circuit is a gate scanning signal scan circuit configured to provide gate scanning signals to the plurality of gate lines. In another example, the scan circuit is a light emitting control signal scan circuit configured to provide light emitting control signals to the plurality of light emitting control signal lines. In another example, the scan circuit is a reset control signal scan circuit configured to provide reset control signals to the plurality of reset control signal lines. In one example, the first scan circuit GOA1 is a gate scanning signal scan circuit configured to provide gate scanning signals to the plurality of gate lines, the second scan circuit GOA2 is a light emitting control signal scan circuit configured to provide light emitting control signals to the plurality of light emitting control signal lines, and the third scan circuit GOA3 is a reset control signal scan circuit configured to provide reset control signals to the plurality of reset control signal lines. In another example, the first scan circuit GOA1, the second scan circuit GOA2, and the third scan circuit GOA3) are all gate scanning signal scan circuits configured to provide gate scanning signals to the plurality of gate lines.

[0050] FIG. 3 illustrates a spatial arrangement of the pixel driving circuits and scan circuits within the one and more third display areas. Referring to FIG. 3, a respective scan unit of a plurality of scan units SRU cascaded in series of a scan circuit corresponding to two rows of subpixels is located between the two rows of pixel driving circuits (e.g., denoted as PDC) . The scan circuit further includes one or more signal lines SL connecting scan units of the plurality of scan units SRU.

[0051] When designing for higher resolution and smaller pixel pitch, it becomes necessary to use multi-layer metal wiring layouts. For optimal space utilization, pixel driving circuits may be placed above or below the light emitting diode pads, power lines, or other signal lines. FIG. 4 illustrates overlap capacitance between gate electrodes of driving transistors and other metal layers in a display panel. FIG. 4 shows a smallest repeating portion of a display area of the display panel. Referring to FIG. 4, overlap capacitance between the metal layers of these wiring lines and gate electrodes G of driving transistors in the pixel driving circuits PDC occurs.

[0052] Accordingly, the present disclosure provides, inter alia, a display panel, a display apparatus, and a method of fabricating a display panel that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a display panel. In some embodiments, the display panel includes a plurality of scan circuits; and a plurality of pixel driving circuits. Optionally, the plurality of scan circuits are at least partially in a display area. Optionally, a respective scan circuit of the plurality of scan circuits are between adjacent pixel driving circuits of the plurality of pixel driving circuits. Optionally, the respective scan circuit comprises a plurality of scan units cascaded. Optionally, multiple scan units in at least a portion of the respective scan circuit are arranged in a periodic serpentine pattern according to the arrangement position and the cascading relationship of the scan units..

[0053] The present disclosure provides a display panel that is suitable for seamless splicing products with higher resolution and smaller pixel pitch, enhancing the overall display effect. For seamless splicing products, the scan circuits are designed within the display areas. The present disclosure provides a display panel having a unique layout of the scan circuits and pixel driving circuits. Specifically, the scan circuits are laid out in a serpentine pattern with periodic routing, and the internal circuitry of the scan circuit is adjusted to accommodate the smaller pitch. Additionally, the display panel provided by the present disclosure obviates the overlap capacitance in the gate electrodes of the driving transistors within the pixel driving circuits, thereby avoiding variations in capacitance that could affect output current and improving brightness uniformity across the display.

[0054] FIG. 5 illustrates scan circuits in a display panel in some embodiments according to the present disclosure. Referring to FIG. 5, the display panel in some embodiments includes a plurality of scan circuits (including a first scan circuit GOA1, a second scan circuit GOA2, and a third scan circuit GOA3) . In some embodiments, a respective scan circuit of the plurality of scan circuits includes a plurality of scan units cascaded. In some embodiments, multiple scan units in at least a portion of the respective scan circuit are arranged in a periodic serpentine pattern. In some embodiments, the periodic serpentine pattern has a zigzag shape, which allows for efficient use of the available space between rows of subpixels and / or columns of subpixels. The serpentine pattern is designed to ensure that the GOA circuits are evenly distributed and maintain consistent periodicity, which is crucial for achieving uniform signal distribution across the display. As used herein, the term “periodic pattern” refers to a spatial pattern which is, in a region of interest, a periodic function of one or more variables. The periodic pattern may include patterns of a fixed period or patterns of a variable period. For example, a pattern in which the period is gradually changed as a distance from a pattern center increases is also called the periodic pattern.

[0055] The scan circuits are configured to provide control signals to rows of subpixels in a display panel. Examples of control signals include gate scanning signals, reset control signals, and light emitting control signals. In one example, the scan circuit is a gate scanning signal scan circuit configured to provide gate scanning signals to the plurality of gate lines. In another example, the scan circuit is a light emitting control signal scan circuit configured to provide light emitting control signals to the plurality of light emitting control signal lines. In another example, the scan circuit is a reset control signal scan circuit configured to provide reset control signals to the plurality of reset control signal lines. In one example, the first scan circuit GOA1 is a gate scanning signal scan circuit configured to provide gate scanning signals to the plurality of gate lines, the second scan circuit GOA2 is a light emitting control signal scan circuit configured to provide light emitting control signals to the plurality of light emitting control signal lines, and the third scan circuit GOA3 is a reset control signal scan circuit configured to provide reset control signals to the plurality of reset control signal lines. In another example, the first scan circuit GOA1, the second scan circuit GOA2, and the third scan circuit GOA3) are all gate scanning signal scan circuits configured to provide gate scanning signals to the plurality of gate lines.

[0056] In some embodiments, at least portions of at least two adjacent scan circuits of the plurality of scan circuits has a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to each other. It should be noted that the serpentine pattern is a virtual pattern line formed according to the arrangement position and cascade relationship of each scanning unit.

[0057] In some embodiments, the respective scan circuit of the plurality of scan circuits includes first segments SG1 and second segments SG2 alternately arranged. A respective first segment of the first segments SG1 extends along a first direction DR1, a respective second segment of the second segments SG2 extends along a second direction DR2. The respective first segment is between two adjacent rows of subpixels, and the respective second segment is between two adjacent columns of subpixels.

[0058] The inventors of the present disclosure discover that the serpentine layout of the scan circuits in FIG. 5 also maximizes the utilization of limited space within the display panel. By zigzagging the paths of the scan circuits, the structure allows for the placement of more circuits in a confined area, reducing the overall footprint of the electronic components. This efficient use of space is particularly important in high-resolution displays, where pixel density is high, and the available area for circuit placement is minimal.

[0059] The inventors of the present disclosure discover that the structure of the scan circuits with alternating segments (SG1 and SG2) contributes significantly to maintaining uniform brightness and color consistency across the display. By ensuring that the scan circuits are evenly distributed and that there is symmetry between adjacent circuits, the design minimizes the potential for display artifacts or irregularities. This structure of the scan circuits ensures that each part of the screen receives a consistent signal, which is crucial for achieving high-quality image output, especially in edge-to-edge displays.

[0060] The inventors of the present disclosure discover that the serpentine and mirror-symmetric arrangement of the scan circuits as shown in FIG. 5 is scalable and adaptable to various display sizes and resolutions. Whether the display is a small, high-resolution screen or a larger, seamless spliced display, this design can be scaled up or down to fit the specific needs of the application. The flexibility of this structure allows for its application across different types of displays, including those used in consumer electronics, professional monitors, and large-scale digital signage.

[0061] As the subpixel pitch continues to decrease and the space between subpixels becomes smaller, the internal layout of the scan circuit, as shown in FIG. 3, will no longer suffice. To accommodate the reduced pitch, the inventors of the present disclosure discover a novel structure and arrangement of the scan circuits. FIG. 6A illustrates a spatial arrangement of the pixel driving circuits and scan circuits within the one and more third display areas. FIG. 6B is a schematic diagram illustrating a spatial arrangement of the pixel driving circuits and scan circuits within the one and more third display areas. Referring to FIG. 6A and FIG. 6B, a scan unit of a plurality of scan units SRU of the scan circuit in at least a portion of the display panel is between two adjacent columns (e.g., a first adjacent column C1 and a second adjacent column C2) of pixel driving circuits of the display panel. In some embodiments, the scan unit spaces apart adjacent pixel driving circuits in the two adjacent columns (e.g., a first adjacent column C1 and a second adjacent column C2) in a first adjacent row R1, and spaces apart adjacent pixel driving circuits in the two adjacent columns (e.g., a first adjacent column C1 and a second adjacent column C2) in a second adjacent row R2. The scan unit spans across a distance of at least two rows of pixel driving circuits along a column direction (e.g., the second direction DR2 depicted in FIG. 5) .

[0062] The display panel depicted in FIG. 6A and FIG. 6B introduces a sophisticated structural arrangement of the scan unit within the scan circuits of a display panel. The scan unit is a critical component designed to manage the sequential activation of the rows of pixels in a display, ensuring that each row is driven in the correct order to produce the desired image.

[0063] The scan unit is strategically positioned between two adjacent columns of pixel driving circuits, allowing efficient management of the timing and control signals required to activate the subpixel rows, minimizing the distance between the control signals and the pixel driving circuits. The structure of the display panel optimizes the available space within the highly constrained environment of a high-resolution display panel.

[0064] The scan unit spans across two adjacent rows of pixel driving circuits, allowing simultaneously control of multiple rows of pixel driving circuits, enhancing its ability to synchronize the operation of the subpixels across the display. This is particularly important in displays with reduced subpixel pitch, where the compactness of the circuit design is crucial to maintaining display performance.

[0065] The structural design of the scan unit is specifically adapted to accommodate the reduced subpixel pitch. As the available space between subpixels decreases, the scan unit’s compact and efficient layout becomes increasingly important. This structure not only fits within the reduced space but also enhances the overall functionality of the scan circuits, ensuring that the display panel can handle high pixel densities without sacrificing performance.

[0066] The scan unit is seamlessly integrated with the pixel driving circuits, forming a cohesive structure that supports the complex operation of the display panel. This integration ensures that the timing, control, and power signals are delivered precisely when and where they are needed, contributing to the overall efficiency and reliability of the display.

[0067] FIG. 7A illustrates a spatial arrangement of the pixel driving circuits and scan circuits within the one and more third display areas. FIG. 7B is a schematic diagram illustrating a spatial arrangement of the pixel driving circuits and scan circuits within the one and more third display areas. Referring to FIG. 7A and FIG. 7B, a scan unit of a plurality of scan units SRU of the scan circuit in at least a portion of the display panel in some embodiments includes a first portion P1, a second portion P2, and a third portion P3. The first portion P1 is between two adjacent rows (e.g., a first adjacent row R1 and a second adjacent row R2) of pixel driving circuits of the display panel, and spaces apart the two adjacent rows (e.g., a first adjacent row R1 and a second adjacent row R2) . The second portion P2 and the third portion P3 are spaced apart by at least one column (e.g., a first adjacent column C1, a second adjacent column C2, and a third adjacent column C3) of pixel driving circuits, and the first portion P1. The scan unit spans across a distance of at least one row of pixel driving circuits along a column direction (e.g., the second direction DR2 depicted in FIG. 5) .

[0068] The inventors of the present disclosure discover that, as the pixel pitch reduces and the available space between pixel driving circuits becomes more constrained, the structure of the scan circuit in this embodiment is optimized to fit within these limitations while maintaining performance. The careful arrangement of the scan unit portions ensures that the circuit layout is efficient, reduces potential signal interference, and maintains the high-quality display output that is required for advanced display technologies.

[0069] The inventors of the present disclosure discover that the scan circuit according to the present disclosure is intricately integrated with the pixel driving circuits, ensuring that the control and timing signals are precisely aligned with the pixel activation sequences. This integration is crucial for maintaining synchronization across the display, especially in high-resolution panels where timing discrepancies can lead to visual artifacts such as tearing or misalignment in the displayed image.

[0070] FIG. 8A is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure. FIG. 8A shows a smallest repeating portion of a display area of the display panel. FIG. 8B is a schematic diagram illustrating a first region and a second region in a display panel in some embodiments according to the present disclosure. Referring to FIG. 8A and FIG. 8B, the area encircled by dashed lines indicates an area where at least one signal line has been removed. In some embodiments, the display panel in the display area includes a first region RN1 (e.g., the area encircled by dashed lines) having a plurality of pixel driving circuits, and a second region RN2 outside the first region. In some embodiments, at least one signal line is present in the second region RN2 and is absent in the first region RN1. In some embodiments, an orthographic projection of a gate electrode G of a driving transistor of a pixel driving circuit in the first region RN1 on a base substrate is non-overlapping with an orthographic projection of the at least one signal line on the base substrate. In some embodiments, the at least one signal line includes a plurality of first voltage supply lines VDD. In some embodiments, the at least one signal line includes a plurality of second voltage supply lines VSS. In some embodiments, the at least one signal line includes a plurality of first voltage supply lines VDD and a plurality of second voltage supply lines VSS.

[0071] In some embodiments, the display panel in the display area further a plurality of pads PAD connected to a plurality of light emitting diodes, respectively. In some embodiments, the plurality of pads PAD are at least partially present in the first region. In some embodiments, an orthographic projection of the plurality of pads on a base substrate is non-overlapping with the orthographic projection of the gate electrode G of the driving transistor of the pixel driving circuit in the first region on the base substrate.

[0072] The inventors of the present disclosure discover that the display panel provided by the present disclosure obviates the overlap capacitance in the gate electrodes of the driving transistors within the pixel driving circuits, thereby avoiding variations in capacitance that could affect output current and improving brightness uniformity across the display.

[0073] In alternative embodiments, a portion of the at least one signal line is carved out so that an orthographic projection of a gate electrode G of a driving transistor of a pixel driving circuit in the first region on a base substrate is non-overlapping with an orthographic projection of the at least one signal line on the base substrate. FIG. 8C is a schematic diagram illustrating a plurality of first regions and a second region in a display panel in some embodiments according to the present disclosure. In some embodiments, referring to FIG. 8C, the display panel in the display area includes a plurality of first regions RNS1 (e.g., the area denoted by “G” in FIG. 4) , and a second region RN2 (e.g., the area encircled by the dashed line but outside the area denoted by “G” in FIG. 4) outside the plurality of first regions RNS1. The plurality of first regions RNS1 are spaced apart from each other. Optionally, the second region RN2 is a continuous region. Optionally, the second region RN2 surrounds each of the plurality of first regions RNS1. In some embodiments, at least one signal line is present in the second region RN2 and is absent in the plurality of first regions RNS1.

[0074] In some embodiments, an orthographic projection of a gate electrode of a driving transistor of a pixel driving circuit in the first region on a base substrate is non-overlapping with an orthographic projection of the at least one signal line on the base substrate. In some embodiments, the orthographic projection of the at least one signal line on the base substrate at least partially overlaps with an orthographic projection of at least one transistor other than the driving transistor on the base substrate. Optionally, the orthographic projection of the at least one signal line on the base substrate at least partially overlaps with an orthographic projection of a component of the driving transistor other than the gate electrode of the driving transistor on the base substrate.

[0075] In some embodiments, the at least one signal line includes a plurality of first voltage supply lines VDD. In some embodiments, the at least one signal line includes a plurality of second voltage supply lines VSS. In some embodiments, the at least one signal line includes a plurality of first voltage supply lines VDD and a plurality of second voltage supply lines VSS.

[0076] In alternative embodiments, the at least one signal line is not carved out. Instead, gate electrodes of driving transistors of the plurality of pixel driving circuits may be compensated so that the capacitance of the gate electrodes of driving transistors of the plurality of pixel driving circuits are consistent with respect to each other.

[0077] Various appropriate scan circuits may be used in the present disclosure. FIG. 9 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 9, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a third processing subcircuit PSC3. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0078] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a first power supply signal VGL or a second power supply signal VGH to an output terminal TM4 in response to voltages of a fourth node N4 and a first node N1. Optionally, the output subcircuit OSC includes a ninth transistor T9 and a tenth transistor T10.

[0079] The ninth transistor T9 is coupled between a first power supply signal VGL and the output terminal TM4. A gate electrode of the ninth transistor T9 is coupled to the fourth node N4. The ninth transistor T9 may be turned on or off depending on the voltage of the fourth node N4. Optionally, when the ninth transistor T9 is turned on, the voltage of the first power supply signal VGL is provided to the output terminal TM4, which (annotated as OUTc in FIG. 9) may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0080] The tenth transistor T10 is coupled between the output terminal TM4 and a second power supply signal VGH. A gate electrode of the tenth transistor T10 is coupled to the first node N1. The tenth transistor T10 may be turned on or off depending on the voltage of the first node N1. Optionally, when the tenth transistor T10 is turned on, the voltage of the second power supply signal VGH is provided to the output terminal TM4, which (annotated asOUTc in FIG. 9) may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0081] In some embodiments, the input subcircuit ISC is configured to control the voltages of the first node N1 in response to signals provided to the first input terminal TM1 and the second input terminal TM2, respectively. Optionally, the input subcircuit ISC includes a first transistor T1.

[0082] The first transistor T1 is coupled between the first input terminal TM1 and the first node N1. A gate electrode of the first transistor T1 is coupled to the second input terminal TM2. When the first clock signal CK is provided to the second input terminal TM2, the first transistor T1 is turned on to electrically couple the first input terminal TM1 with the first node N1.

[0083] In some embodiments, the first processing subcircuit PSC1 is configured to control the voltage of the fourth node N4 in response to the voltages of the first node N1. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8 and a second capacitor C2.

[0084] The eighth transistor T8 is coupled between the first power supply signal VGL and the fourth node N4. A gate electrode of the eighth transistor T8 is coupled to the first node N1. The eighth transistor T8 may be turned on or off depending on the voltage of the first node N1. Optionally, when the eighth transistor T8 is turned on, the voltage of the first power supply signal VGL may be provided to the fourth node N4.

[0085] The second capacitor C2 is coupled between the first power supply signal VGL and the fourth node N4. Optionally, the second capacitor C2 is configured to charge a voltage to be applied to the fourth node N4. Optionally, the second capacitor C2 is configured to stably maintain the voltage of the fourth node N4.

[0086] In some embodiments, the second processing subcircuit PSC2 is coupled to a fifth node N5, and is configured to control the voltage of the fourth node N4 in response to a signal input to the third input terminal TM3. Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6, a seventh transistor T7, and a first capacitor C1.

[0087] A first terminal of the first capacitor C1 is coupled to the fifth node N5, and a second terminal of the first capacitor C1 is coupled to a third node N3 that is a common node between the sixth transistor T6 and the seventh transistor T7.

[0088] The sixth transistor T6 is coupled between the third node N3 and the fifth node N5. A gate electrode of the sixth transistor T6 is coupled to the fifth node N5. The sixth transistor T6 may be turned on depending on the voltage of the fifth node N5 so that a voltage corresponding to the second clock signal CB provided to the third input terminal TM3 may be applied to the third node N3.

[0089] The seventh transistor T7 is coupled between the fourth node N4 and the third node N3. A gate electrode of the seventh transistor T7 is coupled to the third input terminal TM3. The seventh transistor T7 may be turned on in response to the second clock signal CB provided to the third input terminal TM3, and thus, applies the voltage of the first power supply signal VGL to the third node N3.

[0090] In some embodiments, the third processing subcircuit PSC3 is configured to control the voltage of the second node N2. Optionally, the third processing subcircuit PSC3 includes a second transistor T2, a third transistor T3, a fourth transistor T4, and a fifth transistor T5.

[0091] The fifth transistor T5 is coupled between the first power supply signal VGL and the fourth transistor T4. A gate electrode of the fifth transistor T5 is coupled to the second node N2. The fifth transistor T5 may be turned on or off depending on the voltage of the second node N2.

[0092] The fourth transistor T4 is coupled between the fifth transistor T5 and the first node. A gate electrode of the fourth transistor T4 is configured to be provided with the second clock signal CB provided to the third input terminal TM3. A first electrode of the fourth transistor T4 is coupled to the first node N1. A second electrode of the fourth transistor T4 is coupled to the second electrode of the fifth transistor T5.

[0093] The second transistor T2 is coupled between the second node N2 and the second input terminal TM2. A gate electrode of the second transistor T2 is coupled to the first node N1.

[0094] The third transistor T3 is coupled between the second node N2 and the second power supply signal VGH. A gate electrode of the third transistor T3 is coupled to the second input terminal TM2. When the first clock signal CK is provided to the second input terminal TM2, the third transistor T3 may be turned on so that the voltage of the second power supply signal VGH may be provided to the second node N2.

[0095] The present disclosure may be implemented in scan circuits having transistors of various types, including a scan circuit having p-type transistors, a scan circuit having n-type transistors, and a scan circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0096] In some embodiments, referring to FIG. 9, each of the first to tenth transistors T1 to T10 may be formed of an n-type transistor such as a metal oxide transistor. In some embodiments, the gate-on voltage of the first to tenth transistors T1 to T10 may be set to a high level, and the gate-off voltage thereof may be set to a low level.

[0097] In alternative embodiments, each of the first to tenth transistors T1 to T10 may be formed of a p-type transistor. In some embodiments, the gate-on voltage of the first to tenth transistors T1 to T10 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0098] FIG. 10 is a timing diagram illustrating an operation of the respective scan unit illustrated in FIG. 9. Referring to FIG. 10, the operation of the respective scan unit in some embodiments includes a first period p1, a second period p2, a third period p3, a fourth period p4, and a fifth period p5.

[0099] In some embodiments, during a first period p1, the first clock signal CK is provided to the second input terminal TM2. The first transistor T1 and the third transistor T3 are turned on.Furthermore, during the first period p1, the second clock signal CB is not provided to the third input terminal TM3, the fourth transistor T4 and the seventh transistor T7 is turned off.

[0100] In some embodiments, during the first period p1, the start signal STV or the output signal OUTp from the output terminal of the previous scan unit to be provided to the first input terminal TM1 has the high level, a high voltage (e.g., the voltage of the second power supply signal VGH) may be applied to the first node N1. When the first node N1 is set to the high voltage, the second transistor T2, the eighth transistor T8, and the tenth transistor T10 are turned on.

[0101] In some embodiments, when the second transistor T2 is turned on, the voltage of the first clock signal CK is provided to the second node N2. The fifth transistor T5 and the sixth transistor T6 are turned on.

[0102] In some embodiments, when the third transistor T3 is turned on, the voltage of the second power supply signal VGH is provided to the second node N2. The fifth transistor T5 and the sixth transistor T6 are turned on.

[0103] In some embodiments, when the eighth transistor T8 is turned on, the voltage of the first power supply signal VGL is provided to the fourth node N4. The ninth transistor T9 is turned off.

[0104] In some embodiments, when the tenth transistor T10 is turned on, the voltage of the second power supply signal VGH is provided to the output terminal TM4. During the first period p1, the gate driving signal are not provided to the n-th stage gate line.

[0105] In some embodiments, during a second period p2, the supply of the first clock signal CK to the second input terminal TM2 is interrupted. The first transistor T1 and the third transistor T3 are turned off. The first node N1 maintains the voltages of the preceding period. Since the first node N1 remains in the high voltage state, the second transistor T2, the eighth transistor T8, and the tenth transistor T10 remain turned on. When the eighth transistor T8 remains turned on, the voltage of the first power supply signal VGL is provided to the fourth node N4. Since the fourth node N4 remains in the low voltage state, the ninth transistor T9 remains turned off.

[0106] In some embodiments, during the second period p2, the second clock signal CB is provided to the third input terminal TM3. The fourth transistor T4 and the seventh transistor T7 are turned on by the second clock signal CB provided to the third input terminal TM3. When the seventh transistor T7 is turned on, the fourth node N4 and the third node N3 are electrically coupled to each other. The third node N3 is set to the low voltage.

[0107] In some embodiments, during a third period p3, the supply of the second clock signal CB to the third input terminal TM3 is interrupted. When the supply of the second clock signal CB is interrupted, the seventh transistor T7 is turned off.

[0108] In some embodiments, during the third period p3, the start signal STV or the output signal OUTp from the output terminal of the previous scan unit is provided to the first input terminal TM1, and the first clock signal CK is provided to the second input terminal TM2. When the first clock signal CK is provided to the second input terminal TM2, the first transistor T1 and the third transistor T3 are turned on.

[0109] In some embodiments, when the first transistor T1 is turned on, the first input terminal TM1 is electrically coupled with the first node N1. The first node N1 is set to the low voltage by the start signal STV or the output signal OUTp from the output terminal of the previous scan unit that is provided to the first input terminal TM1. When the first node N1 is set to the low voltage, the second transistor T2, the eighth transistor T8, and the tenth transistor T10 are turned off.

[0110] In some embodiments, when the sixth transistor T6 is turned on, the third input terminal TM3 and the third node N3 are electrically coupled to each other. Since the second clock signal CB is not provided to the third input terminal TM3 during the third period p3, the third node N3 is maintained at the low voltage. Since the seventh transistor T7 remains turned off, the voltage of the third node N3 does not affect the voltage of the fourth node N4. The first capacitor C1 is configured to store a voltage corresponding to the turn-on level of the sixth transistor T6.

[0111] In some embodiments, during a fourth period p4, the second clock signal CB may be provided to the third input terminal TM3. When the second clock signal CB is provided to the third input terminal TM3, the seventh transistor T7 is turned on.

[0112] In some embodiments, when the seventh transistor T7 is turned on, the fourth node N4 and the third node N3 are electrically coupled to each other. The high voltage of the second clock signal CB that is provided to the third input terminal TM3 via the sixth transistor T6 that remains turned on is provided to the third node N3 and the fourth node N4. When the high voltage is provided to the fourth node N4, the ninth transistor T9 is turned on.

[0113] In some embodiments, when the ninth transistor T9 is turned on, the voltage of the first power supply signal VGL is provided to the output terminal TM4. The voltage of the first power supply signal VGL that is provided to the output terminal TM4 is provided to the n-th stage gate line as the gate driving signal.

[0114] In some embodiments, during a fifth period p5, the supply of the second clock signal CB to the third input terminal TM3 is interrupted. When the supply of the second clock signal CB is interrupted, the seventh transistor T7 is turned off. The fourth node N4 is stably maintained at the high voltage by the second capacitor C2. The ninth transistor T9 remains turned on, and the voltage of the first power supply signal VGL is provided to the n-th stage gate line as the gate driving signal.

[0115] The supply of the second clock signal CB is interrupted during the fifth period p5, so that the fourth transistor T4 remains turned off and, therefore, the voltage of the second clock signal CB does not affect the voltage of the first node N1.

[0116] Various alternative scan circuits may be used in the present disclosure. FIG. 11 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 11, the respective scan unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a first processing subcircuit PSC1, a second processing subcircuit PSC2, a third processing subcircuit PSC3, a first stabilizing subcircuit SSC1, and a second stabilizing subcircuit SSC2. A respective scan unit may be configured to transmit control signals to one or more rows of subpixels. In one example, the respective scan unit is configured to transmit control signals to a single row of subpixels. In another example, the respective scan unit is configured to transmit control signals to two or more rows of subpixels.

[0117] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a second power supply signal VGH or a first power supply signal VGL to an output terminal TM4 in response to voltages of a fourth node N4. Optionally, the output subcircuit OSC includes a ninth transistor T9 and a tenth transistor T10.

[0118] The ninth transistor T9 is coupled between a second power supply signal VGH and the output terminal TM4. A gate electrode of the ninth transistor T9 is coupled to the fourth node N4. The ninth transistor T9 may be turned on or off depending on the voltage of the fourth node N4. Optionally, when the ninth transistor T9 is turned on, the voltage of the second power supply signal VGH is provided to the output terminal TM4, which (annotated as OUTc in FIG. 11) may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0119] The tenth transistor T10 is coupled between the output terminal TM4 and a first power supply signal VGL. A gate electrode of the tenth transistor T10 is coupled to the first node N1. The tenth transistor T10 may be turned on or off depending on the voltage of the first node N1. Optionally, when the tenth transistor T10 is turned on, the voltage of the first power supply signal VGL is provided to the output terminal TM4, which (annotated as OUTc in FIG. 11) may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0120] In some embodiments, the input subcircuit ISC is configured to control the voltages of the first node N1 in response to signals provided to the first input terminal TM1 and the second input terminal TM2, respectively. Optionally, the input subcircuit ISC includes a first transistor T1.

[0121] The first transistor T1 is coupled between the first input terminal TM1 and the first node N1. A gate electrode of the first transistor T1 is coupled to the second input terminal TM2. When the first clock signal CK is provided to the second input terminal TM2, the first transistor T1 is turned on to electrically couple the first input terminal TM1 with the first node N1.

[0122] In some embodiments, the first processing subcircuit PSC1 is configured to control the voltage of the fourth node N4 in response to the voltages of the first node N1. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8 and a second capacitor C2.

[0123] The eighth transistor T8 is coupled between the second power supply signal VGH and the fourth node N4. A gate electrode of the eighth transistor T8 is coupled to the first node N1. The eighth transistor T8 may be turned on or off depending on the voltage of the first node N1. Optionally, when the eighth transistor T8 is turned on, the voltage of the second power supply signal VGH may be provided to the fourth node N4.

[0124] The second capacitor C2 is coupled between the second power supply signal VGH and the fourth node N4. Optionally, the second capacitor C2 is configured to charge a voltage to be applied to the fourth node N4. Optionally, the second capacitor C2 is configured to stably maintain the voltage of the fourth node N4.

[0125] In some embodiments, the second processing subcircuit PSC2 is coupled to a fifth node N5, and is configured to control the voltage of the fourth node N4 in response to a signal input to the third input terminal TM3. Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6, a seventh transistor T7, and a first capacitor C1.

[0126] A first terminal of the first capacitor C1 is coupled to the fifth node N5, and a second terminal of the first capacitor C1 is coupled to a third node N3 that is a common node between the sixth transistor T6 and the seventh transistor T7.

[0127] The sixth transistor T6 is coupled between the third node N3 and the fifth node N5. A gate electrode of the sixth transistor T6 is coupled to the fifth node N5. The sixth transistor T6 may be turned on depending on the voltage of the fifth node N5 so that a voltage corresponding to the second clock signal CB provided to the third input terminal TM3 may be applied to the third node N3.

[0128] The seventh transistor T7 is coupled between the fourth node N4 and the third node N3. A gate electrode of the seventh transistor T7 is coupled to the third input terminal TM3. The seventh transistor T7 may be turned on in response to the second clock signal CB provided to the third input terminal TM3, and thus, applies the voltage of the second power supply signal VGH to the third node N3.

[0129] In some embodiments, the third processing subcircuit PSC3 is configured to control the voltage of the second node N2. Optionally, the third processing subcircuit PSC3 includes a second transistor T2, a third transistor T3, a fourth transistor T4, a fifth transistor T5, and a third capacitor C3.

[0130] The fifth transistor T5 is coupled between the second power supply signal VGH and the fourth transistor T4. A gate electrode of the fifth transistor T5 is coupled to the second node N2. The fifth transistor T5 may be turned on or off depending on the voltage of the second node N2.

[0131] The fourth transistor T4 is coupled between the fifth transistor T5 and the third input terminal TM3. A first electrode of the fourth transistor T4 is configured to be provided with the second clock signal CB provided to the third input terminal TM3. A gate electrode of the fourth transistor T4 is coupled to the gate electrode of the tenth transistor T10. A second electrode of the fourth transistor T4 is coupled to the second electrode of the fifth transistor T5.

[0132] The second transistor T2 is coupled between the second node N2 and the second input terminal TM2. A gate electrode of the second transistor T2 is coupled to the first node N1.

[0133] The third transistor T3 is coupled between the second node N2 and the first power supply signal VGL. A gate electrode of the third transistor T3 is coupled to the second input terminal TM2. When the first clock signal CK is provided to the second input terminal TM2, the third transistor T3 may be turned on so that the voltage of the first power supply signal VGL may be provided to the second node N2.

[0134] The third capacitor C3 is coupled between the tenth transistor T10 and the fifth transistor T5. A first capacitor electrode of the third capacitor C3 is coupled to the second electrode of the fifth transistor T5 and the first electrode of the fourth transistor T4. A second capacitor electrode of the third capacitor C3 is coupled to the gate electrode of the fourth transistor T4 and the gate electrode of the tenth transistor T10.

[0135] In some embodiments, the first stabilizing subcircuit SSC1 is coupled between the second processing subcircuit PSC2 and the third processing subcircuit PSC3. Optionally, the first stabilizing subcircuit SSC1 is configured to limit a voltage drop width of the second node N2. Optionally, the first stabilizing subcircuit SSC1 includes an eleventh transistor T11.

[0136] The eleventh transistor T11 is coupled between the second node N2 and the fifth node N5. A gate electrode of the eleventh transistor T11 is coupled to the first power supply signal VGL. Since the first power supply signal VGL has a gate-on level voltage, the eleventh transistor T11 may always remain turned on. Therefore, the second node N2 and the fifth node N5 may be maintained at the same voltage, and operated as substantially the same node.

[0137] In some embodiments, the second stabilizing subcircuit SSC2 is coupled between the first node N1 and the output subcircuit OSC. Optionally, the second stabilizing subcircuit SSC2 is configured to limit a voltage drop width of the first node N1. Optionally, the second stabilizing subcircuit SSC2 includes a twelfth transistor T12.

[0138] The twelfth transistor T12 is coupled between the first node N1 and a gate electrode of the tenth transistor T10. A gate electrode of the twelfth transistor T12 is coupled to the first power supply signal VGL. Since the first power supply signal VGL has a gate-on level voltage, the twelfth transistor T12 may always remain turned on. Therefore, the first node N1 and the gate electrode of the tenth transistor T10 may be maintained at the same voltage.

[0139] In some embodiments, referring to FIG. 11, each of the first to twelfth transistors T1 to T12 may be formed of an n-type transistor. In some embodiments, the gate-on voltage of the first to twelfth transistors T1 to T12 may be set to a high level, and the gate-off voltage thereof may be set to a low level.

[0140] In alternative embodiments, each of the first to twelfth transistors T1 to T12 may be formed of a p-type transistor. In some embodiments, the gate-on voltage of the first to twelfth transistors T1 to T12 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0141] Various alternative scan circuits may be used in the present disclosure. FIG. 12 is a circuit diagram of a respective scan unit of a scan circuit in some embodiments according to the present disclosure. Referring to FIG. 12, the respective scan unit in some embodiments includes a first control transistor GT1 to an eighth control transistor GT8, a first control capacitor GC1 and a second control capacitor GC2. In some embodiments, a gate electrode of the first control transistor GT1 is electrically connected to a first clock signal terminal GCK1, a first electrode of the first control transistor GT1 is electrically connected to an input terminal GIN, a second electrode of the first control transistor GT1 is electrically connected to a first node G1; a gate electrode of the second control transistor GT2 is electrically connected to the first node G1, a first electrode of the second control transistor GT2 is electrically connected to the first clock signal terminal GCK1, the second electrode of the second control transistor GT2 is electrically connected to a second node G2; a gate electrode of the third control transistor GT3 is electrically connected to a first clock signal terminal GCK1, a first electrode of the third control transistor GT3 is electrically connected to a first power supply signal VGL, a second electrode of the third control transistor GT3 is electrically connected to the second node G2; a gate electrode of the fourth control transistor GT4 is electrically connected to the second node G2, a first electrode of the fourth control transistor GT4 is electrically connected to a second power supply signal VGH, a second electrode of the fourth control transistor GT4 is electrically connected to an output terminal GOUT; a gate electrode of the fifth control transistor GT5 is electrically connected to a third node G3, a first electrode of the fifth control transistor GT5 is electrically connected to a second clock signal terminal GCK2, a second electrode of the fifth control transistor GT5 is electrically connected to the output terminal GOUT; a gate electrode of the sixth control transistor GT6 is electrically connected to the second node G2, a first electrode of the sixth control transistor GT6 is electrically connected to the second power supply signal VGH, a second electrode of the sixth control transistor GT6 is electrically connected to a first electrode of a seventh control transistor GT7; a gate electrode of the seventh control transistor GT7 is electrically connected to the second clock signal terminal GCK2, a second electrode of the seventh control transistor GT7 is electrically connected to the first node G1; a gate electrode of the eighth control transistor GT8 is electrically connected to a first power supply signal VGL, a first electrode of the eighth control transistor GT8 is electrically connected to the first node G1, a second electrode of the eighth control transistor GT8 is electrically connected to a third node G3; a first electrode plate GC11 of a first control capacitor GC1 is electrically connected to the second node G2, a second electrode plate GC12 of the first control capacitor GC1 is electrically connected to the second power supply signal VGH; and a first electrode plate GC21 of a second control capacitor GC2 is electrically connected to the third node G3, and a second electrode plate GC22 of the second control capacitor GC2 is electrically connected to the output terminal GOUT. In one example, the first control transistor GT1 to the eighth control transistor GT8 may be a P-type transistor or may be an N-type transistor. In another example, the second power supply signal VGH provides a continuous high level signal and the first power supply signal VGL provides a continuous low level signal.

[0142] Various appropriate pixel driving circuits may be implemented in the present disclosure. FIG. 13 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 13, in some embodiments, the pixel driving circuit includes a driving transistor Td; a storage capacitor Cst having a first capacitor electrode Ce1 and a second capacitor electrode Ce2; a second reset transistor Tr2 having a gate electrode connected to a respective second reset control signal line rst2 of a plurality of second reset control signal lines, a first electrode connected to a respective second reset signal line Vint2 of a plurality of second reset signal lines, and a second electrode connected to a second electrode of the driving transistor Td; a first transistor T1 having a gate electrode connected to a respective first gate line GL1 of a plurality of first gate lines, a first electrode connected to a respective data line DL of a plurality of data lines, and a second electrode connected to a first electrode of the driving transistor Td; a third reset transistor Tr3 having a gate electrode connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective third reset signal line Vint3 of a plurality of third reset signal lines, and a second electrode connected to the first electrode of the driving transistor Td; a second transistor T2 having a gate electrode connected to a respective second gate line GL2 of a plurality of second gate lines, a first electrode connected to the first capacitor electrode Ce1 of the storage capacitor Cst and the gate electrode of the driving transistor Td, and a second electrode connected to the second electrode of the driving transistor Td; a third transistor T3 having a gate electrode connected to a respective light emitting control signal line em of a plurality of light emitting control signal lines, a first electrode connected to a respective voltage supply line Vdd of a plurality of voltage supply lines, and a second electrode connected to the first electrode of the driving transistor Td and the second electrode of the first transistor T1; a fourth transistor T4 having a gate electrode connected to the respective light emitting control signal line em of the plurality of light emitting control signal lines, a first electrode connected to second electrodes of the driving transistor Td and the second transistor T2, and a second electrode connected to an anode of a light emitting element LE; and a first reset transistor Tr1 having a gate electrode connected to the respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective first reset signal line Vint1 of a plurality of first reset signal lines, and a second electrode connected to the second electrode of the fourth transistor T4 and the anode of the light emitting element LE. The second capacitor electrode Ce2 is connected to the respective voltage supply line and the first electrode of the third transistor T3.

[0143] As used herein, a first electrode or a second electrode refers to one of a first terminal and a second terminal of a transistor, the first terminal and the second terminal being connected to an active layer of the transistor. A direction of a current flowing through the transistor may be configured to be from a first electrode to a second electrode, or from a second electrode to a first electrode. Accordingly, depending on the direction of the current flowing through the transistor, in one example, the first electrode is configured to receive an input signal and the second electrode is configured to output an output signal; in another example, the second electrode is configured to receive an input signal and the first electrode is configured to output an output signal.

[0144] The pixel driving circuit further includes a first node N1, a second node N2, a third node N3, and a fourth node N4. The first node N1 is connected to the gate electrode of the driving transistor Td, the first capacitor electrode Ce1, and the first electrode of the second transistor T2. The second node N2 is connected to the second electrode of the third transistor T3, the second electrode of the first transistor T1, the second electrode of the third reset transistor Tr3, and the first electrode of the driving transistor Td. The third node N3 is connected to the second electrode of the driving transistor Td, the second electrode of the second transistor T2, the first electrode of the fourth transistor T4, and the second electrode of the second reset transistor Tr2. The fourth node N4 is connected to the second electrode of the fourth transistor T4, the second electrode of the first reset transistor Tr1, and the anode of the light emitting element LE.

[0145] The array substrate in some embodiments includes a plurality of subpixels. In some embodiments, the plurality of subpixels includes a respective first subpixel, a respective second subpixel, and a respective third subpixel. Optionally, a respective pixel of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. The plurality of subpixels in the array substrate are arranged in an array. In one example, the array of the plurality of subpixels includes a S1-S2-S3 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, and S3 stands for the respective third subpixel. In another example, the S1-S2-S3 format is a C1-C2-C3 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, and C3 stands for the respective third subpixel of a third color. In another example, the C1-C2-C3 format is an R-G-B format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, and the respective third subpixel is a blue subpixel.

[0146] In some embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, and the respective third subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td.

[0147] The present disclosure may be implemented in pixel driving circuit having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, and a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. Referring to FIG. 13, the second transistor T2 is an n-type transistor such as a metal oxide transistor, and other transistors are p-type transistors such as polysilicon transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0148] FIG. 14 is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 13 and FIG. 14, during one frame of image, the operation of the pixel driving circuit includes an initial sub-phase t0, a first reset sub-phase t1, a data write sub-phase t2, a second reset sub-phase t3, and a light emitting sub-phase t4. In the initial sub-phase t0, a turning-off reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A turning-off reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. In the initial sub-phase t0, the respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-off signal, thus the first transistor T1 and the second transistor T2 are turned off.

[0149] In the first reset sub-phase t1, a turning-on reset control signal is provided through the second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn on the second reset transistor Tr2; allowing an initialization voltage signal from the respective second reset signal line Vint2 to pass from a first electrode of the second reset transistor Tr2 to a second electrode of the second reset transistor Tr2, and in turn to the second electrode of the second transistor T2 and the second electrode of the driving transistor Td. The node N3 is initialized. The second capacitor electrode Ce2 receives a high voltage signal from the respective voltage supply line Vdd. The first capacitor electrode Ce1 is charged in the first reset sub-phase t1 due to an increasing voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2. In the first reset sub-phase t1, the respective first gate line GL1 is provided with a turning-off signal, thus the first transistor T1 is turned off. In the first reset sub-phase t1, the respective second gate line GL2 is provided with a turning-on signal, thus the second transistor T2 is turned on. The respective light emitting control signal line em is provided with a high voltage signal to turn off the third transistor T3 and the fourth transistor T4.

[0150] In the data write sub-phase t2, the turning-off reset control signal is again provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. The respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-on signal, thus the first transistor T1 and the second transistor T2 are turned on. A second electrode of the driving transistor Td is connected with the second electrode of the second transistor T2. A gate electrode of the driving transistor Td is electrically connected with the first electrode of the second transistor T2. Because the second transistor T2 is turned on in the data write sub-phase t2, the gate electrode and the second electrode of the driving transistor Td are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, thus rendering the driving transistor Td in a diode connecting mode. The first transistor T1 is turned on in the data write sub-phase t2. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the driving transistor Td, which is connected to the second electrode of the first transistor T1. A node N2 connecting to the first electrode of the driving transistor Td has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, the voltage level at the node N1 in the data write sub-phase t2 increase gradually to (Vdata + Vth) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth is the voltage level of the threshold voltage Th of the PN junction. The storage capacitor Cst is discharged because the voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2 is reduced to a relatively small value. The respective light emitting control signal line em is provided with a high voltage signal to turn off the third transistor T3 and the fourth transistor T4.

[0151] In the second reset sub-phase t3, a turning-on reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 to turn on the first reset transistor Tr1; allowing an initialization voltage signal from the respective first reset signal line Vint1 to pass from a first electrode of the first reset transistor Tr1 to a second electrode of the first reset transistor Tr1; and in turn to the node N4. The anode of the light emitting element LE is initialized. A turning-on reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the third reset transistor Tr3 to turn on the third reset transistor Tr3; allowing an initialization voltage signal from the respective third reset signal line Vint3 to pass from a first electrode of the third reset transistor Tr3 to a second electrode of the third reset transistor Tr3; and in turn to the node N2. The node N2 is initialized.

[0152] In the second reset sub-phase t3, the turning-off reset control signal is again provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. The respective first gate line GL1 and the respective second gate line GL2 are provided with a turning-off signal, the first transistor T1 and the second transistor T2 are turned off.

[0153] In the light emitting sub-phase t4, the respective light emitting control signal line em is provided with a low voltage signal to turn on the third transistor T3 and the fourth transistor T4. The voltage level at the node N1 in the light emitting sub-phase t4 is maintained at (Vdata + Vth) , the driving transistor Td is turned on by the voltage level, and working in the saturation area. A path is formed through the third transistor T3, the driving transistor Td, the fourth transistor T4, to the light emitting element LE. The driving transistor Td generates a driving current for driving the light emitting element LE to emit light. A voltage level at a node N3 connected to the second electrode of the driving transistor Td equals to a light emitting voltage of the light emitting element LE.

[0154] FIG. 15 illustrates scan circuits in a display panel in some embodiments according to the present disclosure. Referring to FIG. 15, the display panel in some embodiments includes a plurality of scan circuits (including a first scan circuit GOA1, a second scan circuit GOA2, and a third scan circuit GOA3) . In some embodiments, a respective scan circuit of the plurality of scan circuits includes a plurality of scan units cascaded. In some embodiments, multiple scan units in at least a portion of the respective scan circuit are arranged in a periodic serpentine pattern. In some embodiments, the periodic serpentine pattern has a zigzag shape, which allows for efficient use of the available space between rows of subpixels and / or columns of subpixels. The serpentine pattern is designed to ensure that the GOA circuits are evenly distributed and maintain consistent periodicity, which is crucial for achieving uniform signal distribution across the display.

[0155] The scan circuits are configured to provide control signals to rows of subpixels in a display panel. Examples of control signals include gate scanning signals, reset control signals, and light emitting control signals. In one example, the scan circuit is a gate scanning signal scan circuit configured to provide gate scanning signals to the plurality of gate lines. In another example, the scan circuit is a light emitting control signal scan circuit configured to provide light emitting control signals to the plurality of light emitting control signal lines. In another example, the scan circuit is a reset control signal scan circuit configured to provide reset control signals to the plurality of reset control signal lines. In one example, the first scan circuit GOA1 is a gate scanning signal scan circuit configured to provide gate scanning signals to the plurality of gate lines, the second scan circuit GOA2 is a light emitting control signal scan circuit configured to provide light emitting control signals to the plurality of light emitting control signal lines, and the third scan circuit GOA3 is a reset control signal scan circuit configured to provide reset control signals to the plurality of reset control signal lines. In another example, the first scan circuit GOA1, the second scan circuit GOA2, and the third scan circuit GOA3) are all gate scanning signal scan circuits configured to provide gate scanning signals to the plurality of gate lines.

[0156] As shown in FIG. 15, a respective scan circuit of the plurality of scan circuits includes a plurality of scan units SU cascaded, and a plurality of signal line portions SP connecting the plurality of scan units SU. In some embodiments, two stages (e.g., two rows) of scan units are between two directly adjacent rows of subpixels, as shown in FIG. 15. A respective scan unit of the plurality of scan units SU is configured to provide control signals to one row of subpixels, two stages of scan units between two directly adjacent rows of subpixels are configured to provide control signals to the two directly adjacent rows of subpixels.

[0157] When certain rows need to accommodate other circuits, such as multiplexer circuits or electrostatic discharge circuits, the scan circuits in these rows may be designed to avoid them and arranged in two or more columns, e.g., arranged in a serpentine pattern. The multiplexer circuits or electrostatic discharge circuits may be placed in the first few rows, or in the last few rows. The multiplexer circuits are typically placed in the first few rows of the circuit at the input end. The electrostatic discharge circuits are sometimes located at both the first and last rows, or only at the first row or the last row. In one example depicted in FIG. 15, the multiplexer circuits and the electrostatic discharge circuits are placed in a first portion P1 of the display panel, and the plurality of scan circuits are placed in a second portion P2 of the display panel, the second portion P2 being adjacent to the first portion P1.

[0158] In some embodiments, the respective scan circuit of the plurality of scan circuits includes first signal line portions SP1 and second signal line portions SP2 alternately arranged. A respective first signal line portion of the first signal line portions SP1 extends along a first direction DR1, a respective second signal line portion of the second signal line portions SP2 extends along a second direction DR2. The respective first signal line portion is between two adjacent rows of subpixels, and the respective second signal line portion is between two adjacent columns of subpixels.

[0159] In some embodiments, scan units in at least a portion of the respective scan circuit are arranged in a straight line pattern, and scan units in at least another portion of the respective scan circuit are arranged a serpentine pattern.

[0160] FIG. 16 illustrates scan circuits in a display panel in some embodiments according to the present disclosure. Referring to FIG. 16, the display panel in some embodiments includes a plurality of scan circuits (including a first scan circuit GOA1, a second scan circuit GOA2, and a third scan circuit GOA3) . In some embodiments, a respective scan circuit of the plurality of scan circuits includes a plurality of scan units cascaded. In some embodiments, multiple scan units in at least a portion of the respective scan circuit are arranged in a periodic serpentine pattern. In some embodiments, the periodic serpentine pattern has a zigzag shape, which allows for efficient use of the available space between rows of subpixels and / or columns of subpixels. The serpentine pattern is designed to ensure that the GOA circuits are evenly distributed and maintain consistent periodicity, which is crucial for achieving uniform signal distribution across the display.

[0161] The scan circuits are configured to provide control signals to rows of subpixels in a display panel. Examples of control signals include gate scanning signals, reset control signals, and light emitting control signals. In one example, the scan circuit is a gate scanning signal scan circuit configured to provide gate scanning signals to the plurality of gate lines. In another example, the scan circuit is a light emitting control signal scan circuit configured to provide light emitting control signals to the plurality of light emitting control signal lines. In another example, the scan circuit is a reset control signal scan circuit configured to provide reset control signals to the plurality of reset control signal lines. In one example, the first scan circuit GOA1 is a gate scanning signal scan circuit configured to provide gate scanning signals to the plurality of gate lines, the second scan circuit GOA2 is a light emitting control signal scan circuit configured to provide light emitting control signals to the plurality of light emitting control signal lines, and the third scan circuit GOA3 is a reset control signal scan circuit configured to provide reset control signals to the plurality of reset control signal lines. In another example, the first scan circuit GOA1, the second scan circuit GOA2, and the third scan circuit GOA3) are all gate scanning signal scan circuits configured to provide gate scanning signals to the plurality of gate lines.

[0162] In one example depicted in FIG. 16, the multiplexer circuits and the electrostatic discharge circuits are placed in a first portion P1 of the display panel, and the plurality of scan circuits are placed in a second portion P2 of the display panel, the second portion P2 being adjacent to the first portion P1.

[0163] As shown in FIG. 16, a respective scan circuit of the plurality of scan circuits includes a plurality of scan units SU cascaded, and a plurality of signal line portions SP connecting the plurality of scan units SU. In some embodiments, in a first sub-portion P2-1 of the second portion P2 of the display panel, a first total number of scan units are between two adjacent rows of subpixels; in a second sub-portion P2-2 of the second portion P2 of the display panel, a second total number of scan units are between two adjacent rows of subpixels. Optionally, the first total number is different from the second total number. Optionally, the first total number is greater than the second total number.

[0164] In some embodiments, at least portions of at least two adjacent scan circuits of the plurality of scan circuits has a substantial (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to each other.

[0165] FIG. 17 illustrates scan circuits in a display panel in some embodiments according to the present disclosure. Referring to FIG. 17, the display panel in some embodiments includes a plurality of scan circuits (including a first scan circuit GOA1 and a second scan circuit GOA2) . In some embodiments, a respective scan circuit of the plurality of scan circuits includes a plurality of scan units cascaded. In some embodiments, multiple scan units in at least a portion of the respective scan circuit are arranged in a periodic serpentine pattern. In some embodiments, the periodic serpentine pattern has a zigzag shape, which allows for efficient use of the available space between rows of subpixels and / or columns of subpixels. The serpentine pattern is designed to ensure that the GOA circuits are evenly distributed and maintain consistent periodicity, which is crucial for achieving uniform signal distribution across the display.

[0166] The scan circuits are configured to provide control signals to rows of subpixels in a display panel. Examples of control signals include gate scanning signals, reset control signals, and light emitting control signals. In one example, the scan circuit is a gate scanning signal scan circuit configured to provide gate scanning signals to the plurality of gate lines. In another example, the scan circuit is a light emitting control signal scan circuit configured to provide light emitting control signals to the plurality of light emitting control signal lines. In another example, the scan circuit is a reset control signal scan circuit configured to provide reset control signals to the plurality of reset control signal lines.

[0167] As shown in FIG. 17, a respective scan circuit of the plurality of scan circuits includes a plurality of scan units SU cascaded, and a plurality of signal line portions SP connecting the plurality of scan units SU.

[0168] In some embodiments, the first scan circuit GOA1 is configured to provide control signals to a first adjacent row of subpixels, and the second scan circuit GOA2 is configured to provide control signals to a second adjacent row of subpixels, the first adjacent row of subpixels and the second adjacent row of subpixels directly adjacent to each other. Optionally, the first scan circuit GOA1 is configured to provide control signals to odd-numbered rows of subpixels, and the second scan circuit GOA2 is configured to provide control signals to even-numbered rows of subpixels. Alternatively, the first scan circuit GOA1 is configured to provide control signals to even-numbered rows of subpixels, and the second scan circuit GOA2 is configured to provide control signals to odd-numbered rows of subpixels.

[0169] The display panel depicted in FIG. 17 corresponds to the display panel depicted in FIG. 7A and FIG. 7B. The first portion P1, the second portion P2, and the third portion P3 are denoted in FIG. 17.

[0170] In some embodiments, the first portion P1 is between two adjacent rows of pixel driving circuits of the display panel, and spaces apart the two adjacent rows. The second portion P2 and the third portion P3 are spaced apart by at least one column of pixel driving circuits, and the first portion P1.

[0171] In some embodiments, the respective scan unit has a similar H shape.

[0172] FIG. 18 illustrates scan circuits in a display panel in some embodiments according to the present disclosure. Referring to FIG. 18, the display panel in some embodiments includes a plurality of scan circuits (including a first scan circuit GOA1 and a second scan circuit GOA2) . In some embodiments, a respective scan circuit of the plurality of scan circuits includes a plurality of scan units cascaded. In some embodiments, multiple scan units in at least a portion of the respective scan circuit are arranged in a periodic serpentine pattern. In some embodiments, the periodic serpentine pattern has a zigzag shape, which allows for efficient use of the available space between rows of subpixels and / or columns of subpixels. The serpentine pattern is designed to ensure that the GOA circuits are evenly distributed and maintain consistent periodicity, which is crucial for achieving uniform signal distribution across the display.

[0173] The scan circuits are configured to provide control signals to rows of subpixels in a display panel. Examples of control signals include gate scanning signals, reset control signals, and light emitting control signals. In one example, the scan circuit is a gate scanning signal scan circuit configured to provide gate scanning signals to the plurality of gate lines. In another example, the scan circuit is a light emitting control signal scan circuit configured to provide light emitting control signals to the plurality of light emitting control signal lines. In another example, the scan circuit is a reset control signal scan circuit configured to provide reset control signals to the plurality of reset control signal lines.

[0174] As shown in FIG. 18, a respective scan circuit of the plurality of scan circuits includes a plurality of scan units SU cascaded, and a plurality of signal line portions SP connecting the plurality of scan units SU.

[0175] In some embodiments, the first scan circuit GOA1 is configured to provide control signals to a first adjacent row of subpixels, and the second scan circuit GOA2 is configured to provide control signals to a second adjacent row of subpixels, the first adjacent row of subpixels and the second adjacent row of subpixels directly adjacent to each other. Optionally, the first scan circuit GOA1 is configured to provide control signals to odd-numbered rows of subpixels, and the second scan circuit GOA2 is configured to provide control signals to even-numbered rows of subpixels. Alternatively, the first scan circuit GOA1 is configured to provide control signals to even-numbered rows of subpixels, and the second scan circuit GOA2 is configured to provide control signals to odd-numbered rows of subpixels.

[0176] In some embodiments, the respective scan unit has a similar rectangular shape.

[0177] In another aspect, the present disclosure provides a display apparatus having the display panel described herein, and one or more integrated circuits connected to the display panel. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus. Optionally, the display apparatus is a quantum dots display apparatus.

[0178] In another aspect, the present disclosure provides a method of fabricating a display panel. In some embodiments, the method includes forming a plurality of scan circuits; and forming a plurality of pixel driving circuits. Optionally, the plurality of scan circuits are at least partially in a display area. Optionally, a respective scan circuit of the plurality of scan circuits are between adjacent pixel driving circuits of the plurality of pixel driving circuits. Optionally, the respective scan circuit comprises a plurality of scan units cascaded. Optionally, multiple scan units in at least a portion of the respective scan circuit are arranged in a periodic serpentine pattern.

[0179] In some embodiments, forming the respective scan circuit of the plurality of scan circuits includes forming first segments and second segments alternately arranged. Optionally, a respective first segment of the first segments extends along a first direction. Optionally, a respective second segment of the second segments extends along a second direction. Optionally, the respective first segment is between two adjacent rows of subpixels. Optionally, the respective second segment is between two adjacent columns of subpixels.

[0180] In some embodiments, a scan unit of a plurality of scan units of a scan circuit in at least a portion of the display panel is formed between two adjacent columns of pixel driving circuits of the display panel. Optionally, the scan unit spaces apart adjacent pixel driving circuits in the two adjacent columns in a first adjacent row, and spaces apart adjacent pixel driving circuits in the two adjacent columns in a second adjacent row.

[0181] In some embodiments, forming a scan unit of a plurality of scan units of a scan circuit in at least a portion of the display panel comprises forming a first portion, forming a second portion, and forming a third portion. Optionally, the first portion is between two adjacent rows of pixel driving circuits of the display panel, and spaces apart the two adjacent rows. Optionally, the second portion and the third portion are spaced apart by at least one column of pixel driving circuits, and the first portion.

[0182] In some embodiments, the method includes forming at least one signal line. Optionally, an orthographic projection of a gate electrode of a driving transistor of a pixel driving circuit in the first region on a base substrate is non-overlapping with an orthographic projection of the at least one signal line on the base substrate.

[0183] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.A display panel, comprising:a plurality of scan circuits; anda plurality of pixel driving circuits;wherein the plurality of scan circuits are at least partially in a display area;a respective scan circuit of the plurality of scan circuits are between adjacent pixel driving circuits of the plurality of pixel driving circuits;the respective scan circuit comprises a plurality of scan units cascaded; andmultiple scan units in at least a portion of the respective scan circuit are arranged in a periodic serpentine pattern according to the arrangement position and the cascading relationship of the scan units.2.The display panel of claim 1, wherein the periodic serpentine pattern has a zigzag shape.3.The display panel of claim 1, wherein at least portions of at least two adjacent scan circuits of the plurality of scan circuits has a substantial mirror symmetry with respect to each other.4.The display panel of any one of claims 1 to 3, wherein the portion of the respective scan circuit includes first segments and second segments alternately arranged;a respective first segment of the first segments extends along a first direction;a respective second segment of the second segments extends along a second direction;the respective first segment is between two adjacent rows of subpixels; andthe respective second segment is between two adjacent columns of subpixels.5.The display panel of any one of claims 1 to 4, wherein a scan unit of a plurality of scan units of a scan circuit in at least a portion of the display panel is between two adjacent columns of pixel driving circuits of the display panel; andthe scan unit spaces apart adjacent pixel driving circuits in the two adjacent columns in a first adjacent row, and spaces apart adjacent pixel driving circuits in the two adjacent columns in a second adjacent row.6.The display panel of claim 5, wherein the scan unit spans across a distance of at least two rows of pixel driving circuits along a column direction.7.The display panel of any one of claims 1 to 4, wherein a scan unit of a plurality of scan units of a scan circuit in at least a portion of the display panel comprises a first portion, a second portion, and a third portion;the first portion is between two adjacent rows of pixel driving circuits of the display panel, and spaces apart the two adjacent rows; andthe second portion and the third portion are spaced apart by at least one column of pixel driving circuits, and the first portion.8.The display panel of claim 7, wherein the scan unit spans across a distance of at least one row of pixel driving circuits along a column direction.9.The display panel of any one of claims 1 to 8, comprising at least one signal line and a first region having a plurality of pixel driving circuits;wherein an orthographic projection of a gate electrode of a driving transistor of a pixel driving circuit in the first region on a base substrate is non-overlapping with an orthographic projection of the at least one signal line on the base substrate.10.The display panel of claim 9, wherein the at least one signal line includes a plurality of first voltage supply lines and / or a plurality of second voltage supply lines.11.The display panel of claim 9, further comprising a second region outside the first region;wherein at least one signal line is present in the second region and is absent in the first region; andthe first region is a continuous region spanning across the plurality of pixel driving circuits.12.The display panel of claim 9, comprising a plurality of first regions, and a second region outside the plurality of first regions;wherein the plurality of first regions are spaced apart from each other;the second region is a continuous region;at least one signal line is present in the second region and is absent in the plurality of first regions; andthe orthographic projection of the at least one signal line on the base substrate at least partially overlaps with an orthographic projection of at least one transistor other than the driving transistor on the base substrate.13.The display panel of claim 12, wherein the orthographic projection of the at least one signal line on the base substrate at least partially overlaps with an orthographic projection of a component of the driving transistor other than the gate electrode of the driving transistor on the base substrate.14.The display panel of claim 9, further comprising a plurality of pads connected to a plurality of light emitting diodes, respectively;wherein the plurality of pads are at least partially present in the first region; andan orthographic projection of the plurality of pads on the base substrate is non-overlapping with the orthographic projection of the gate electrode of the driving transistor of the pixel driving circuit in the first region on the base substrate.15.A display apparatus, comprising the display panel of any one of claims 1 to 14, and one or more integrated circuits connected to the display panel.16.A method of fabricating a display panel, comprising:forming a plurality of scan circuits; andforming a plurality of pixel driving circuits;wherein the plurality of scan circuits are at least partially in a display area;a respective scan circuit of the plurality of scan circuits are between adjacent pixel driving circuits of the plurality of pixel driving circuits;the respective scan circuit comprises a plurality of scan units cascaded; andmultiple scan units in at least a portion of the respective scan circuit are arranged in a periodic serpentine pattern.17.The method of claim 16, wherein forming the respective scan circuit of the plurality of scan circuits includes forming first segments and second segments alternately arranged;a respective first segment of the first segments extends along a first direction;a respective second segment of the second segments extends along a second direction;the respective first segment is between two adjacent rows of subpixels; andthe respective second segment is between two adjacent columns of subpixels.18.The method of claim 16, wherein a scan unit of a plurality of scan units of a scan circuit in at least a portion of the display panel is formed between two adjacent columns of pixel driving circuits of the display panel; andthe scan unit spaces apart adjacent pixel driving circuits in the two adjacent columns in a first adjacent row, and spaces apart adjacent pixel driving circuits in the two adjacent columns in a second adjacent row.19.The method of claim 16, wherein forming a scan unit of a plurality of scan units of a scan circuit in at least a portion of the display panel comprises forming a first portion, forming a second portion, and forming a third portion;the first portion is between two adjacent rows of pixel driving circuits of the display panel, and spaces apart the two adjacent rows; andthe second portion and the third portion are spaced apart by at least one column of pixel driving circuits, and the first portion.20.The method of any one of claims 16 to 19, comprising forming at least one signal line;wherein an orthographic projection of a gate electrode of a driving transistor of a pixel driving circuit in a first region on a base substrate is non-overlapping with an orthographic projection of the at least one signal line on the base substrate.

Images