On-device unified inference-training pipeline of hybrid precision forward-backward propagation by heterogeneous floating point graphics processing unit (GPU) and fixed point digital signal processor (DSP)

Abstract

A processor-implemented method for hybrid precision inferencing and training includes receiving, by an artificial neural network (ANN) model, an input. The ANN model processes the input using a fixed point processor. The processing of the input is conducted in a fixed point format to compute an inference. A model update is selectively computed for the ANN model using either of a floating point processor or the or the fixed point processor based on a loss of the ANN model. The model update is computed in a floating point format or the fixed point format.

Description

ON-DEVICE UNIFIED INFERENCE-TRAINING PIPELINE OF HYBRID PRECISION FORWARD-BACKWARD PROPAGATION BY HETEROGENEOUS FLOATING POINT GRAPHICS PROCESSING UNIT (GPU) AND FIXED POINT DIGITAL SIGNAL PROCESSOR (DSP)

[0001] FIELD OF THE DISCLOSURE

[0002] Aspects of the present disclosure generally relate to processing, and more specifically to an on-device unified inference-training pipeline of hybrid precision forward-backward propagation by a heterogeneous floating point graphics processing unit (GPU) and a fixed point digital signal processor (DSP) .BACKGROUND

[0003] Artificial neural networks may comprise interconnected groups of artificial neurons (e.g., neuron models) . The artificial neural network may be a computational device or be represented as a method to be performed by a computational device. Artificial neural networks, including feed forward neural networks, convolutional neural networks (CNNs) , multilayer perceptrons (MLPs) , transformers, graph neural networks (GNNs) , recurrent neural networks (RNNs) , etc., have numerous applications. In particular, these neural network architectures are used in various technologies, such as image recognition, speech recognition, acoustic scene classification, keyword spotting, autonomous driving, and other classification tasks.

[0004] Given the many useful applications of neural networks, there is increasing demand for use thereof on edge devices such as smartphones. However, edge devices have limited computational resources and generalized models may utilize more complex networks and more computation. As such, the memory footprint and high latency for neural networks make their use challenging, particularly for efficient deployment and inference on resource-limited devices.

[0005] Deep neural networks have grown in popularity because of their ability to solve complex problems. Likewise, edge devices such as smartphones are widely used because of the portability and utility of such devices. As such, deep learning  deployment on edge devices for real time inference is an area of interest. However, on-device training of edge devices that may have limited computational resources may be challenging due to the neural network model size, memory consumption and complexity.SUMMARY

[0006] The present disclosure is set forth in the independent claims, respectively. Some aspects of the disclosure are described in the dependent claims.

[0007] In some aspects of the present disclosure, a processor-implemented method performed by at least one processor includes receiving, by an artificial neural network (ANN) model, an input. The processor-implemented method also includes processing, by the ANN model, the input using a fixed point processor. The processing of the input is conducted in a fixed point format to compute an inference. The processor-implemented method further includes selectively computing a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model. The model update is computed in a floating point format or the fixed point format.

[0008] Various aspects of the present disclosure are directed to an apparatus including means for receiving, by an artificial neural network (ANN) model, an input. The apparatus also includes means for processing, by the ANN model, the input using a fixed point processor. The processing of the input is conducted in a fixed point format to compute an inference. The apparatus further includes means for selectively computing a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model. The model update is computed in a floating point format or the fixed point format.

[0009] In some aspects of the present disclosure, a non-transitory computer-readable medium with non-transitory program code recorded thereon is disclosed. The program code is executed by a processor and includes program code to receive, by an artificial neural network (ANN) model, an input. The program code also includes program code to process, by the ANN model, the input using a fixed point processor. The processing  of the input is conducted in a fixed point format to compute an inference. The program code further includes program code to selectively compute a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model. The model update is computed in a floating point format or the fixed point format.

[0010] Various aspects of the present disclosure are directed to an apparatus having a memory and one or more processors coupled to the memory. The processor (s) is configured to receive, by an artificial neural network (ANN) model, an input. The processor (s) is also configured to process, by the ANN model, the input using a fixed point processor. The processing of the input is conducted in a fixed point format to compute an inference. The processor (s) is further configured to selectively compute a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model. The model update is computed in a floating point format or the fixed point format.

[0011] Additional features and advantages of the disclosure will be described below. It should be appreciated by those skilled in the art that this disclosure may be readily utilized as a basis for modifying or designing other structures for carrying out the same purposes of the present disclosure. It should also be realized by those skilled in the art that such equivalent constructions do not depart from the teachings of the disclosure as set forth in the appended claims. The novel features, which are believed to be characteristic of the disclosure, both as to its organization and method of operation, together with further objects and advantages, will be better understood from the following description when considered in connection with the accompanying figures. It is to be expressly understood, however, that each of the figures is provided for the purpose of illustration and description only and is not intended as a definition of the limits of the present disclosure.BRIEF DESCRIPTION OF THE DRAWINGS

[0012] The features, nature, and advantages of the present disclosure will become more apparent from the detailed description set forth below when taken in conjunction  with the drawings in which like reference characters identify correspondingly throughout.

[0013] FIGURE 1 illustrates an example implementation of a neural network using a system-on-a-chip (SOC) , including a general-purpose processor in accordance with certain aspects of the present disclosure.

[0014] FIGURES 2A, 2B, and 2C are diagrams illustrating a neural network in accordance with various aspects of the present disclosure.

[0015] FIGURE 2D is a diagram illustrating an exemplary deep convolutional network (DCN) in accordance with various aspects of the present disclosure.

[0016] FIGURE 3 is a block diagram illustrating an exemplary deep convolutional network (DCN) in accordance with various aspects of the present disclosure.

[0017] FIGURE 4 is a block diagram illustrating an exemplary software architecture that may modularize artificial intelligence (AI) functions, in accordance with various aspects of the present disclosure.

[0018] FIGURE 5 is a block diagram illustrating an example architecture for performing hybrid precision inferencing and training, in accordance with various aspects of the present disclosure.

[0019] FIGURE 6 is a flow diagram illustrating an example processor-implemented method for hybrid precision inferencing and training, in accordance with various aspects of the present disclosure.DETAILED DESCRIPTION

[0020] The detailed description set forth below, in connection with the appended drawings, is intended as a description of various configurations and is not intended to represent the only configurations in which the concepts described may be practiced. The detailed description includes specific details for the purpose of providing a thorough understanding of the various concepts. However, it will be apparent to those skilled in the art that these concepts may be practiced without these specific details. In  some instances, well-known structures and components are shown in block diagram form in order to avoid obscuring such concepts.

[0021] Based on the teachings, one skilled in the art should appreciate that the scope of the disclosure is intended to cover any aspect of the disclosure, whether implemented independently of or combined with any other aspect of the disclosure. For example, an apparatus may be implemented or a method may be practiced using any number of the aspects set forth. In addition, the scope of the disclosure is intended to cover such an apparatus or method practiced using other structure, functionality, or structure and functionality in addition to or other than the various aspects of the disclosure set forth. It should be understood that any aspect of the disclosure disclosed may be embodied by one or more elements of a claim.

[0022] The word “exemplary” is used to mean “serving as an example, instance, or illustration. ” Any aspect described as “exemplary” is not necessarily to be construed as preferred or advantageous over other aspects.

[0023] Although particular aspects are described, many variations and permutations of these aspects fall within the scope of the disclosure. Although some benefits and advantages of the preferred aspects are mentioned, the scope of the disclosure is not intended to be limited to particular benefits, uses or objectives. Rather, aspects of the disclosure are intended to be broadly applicable to different technologies, system configurations, networks, and protocols, some of which are illustrated by way of example in the figures and in the following description of the preferred aspects. The detailed description and drawings are merely illustrative of the disclosure rather than limiting, the scope of the disclosure being defined by the appended claims and equivalents thereof.

[0024] As described, deep learning deployment on edge devices for real time inference is an area of interest. However, because model size and complexity may be prohibitively large for resource constrained edge devices, deployment of deep learning models on such devices may be challenging.

[0025] MLPs may have an input layer, an output layer and one or more hidden layers of neurons The inputs may be combines with initial weights in a weighted sum and may be subjected to an activation function. With each layer providing a linear combination to the next layer of the MLP until an output is generated.

[0026] Transformer architectures have shown improvement in language modeling and natural language processing (NLP) tasks. Transformer models may learn context or meaning in sequential data by tracking relationships in the sequential data (e.g., words in a sentence) . Transformer models may utilize attention to detect the relationship between various portions of the input sequence which may be referred to as tokens.

[0027] Based on the conventional transformer architectures such as bi-directional encoder representations from transformers (BERT) , robustly optimized BERT approach (RoBERTa) , XLNet, Transformer-XL, and the generative pre-trained transformer (GPT) family of transformers (e.g., GPT-2) , language models may be pre-trained from large corpora of unlabeled text. Accordingly, such transformer architectures have become popular building blocks in conventional NLP pipelines, as well as in other areas such as computer vision and audio processing.

[0028] Despite providing performance improvements in many applications, MLPs, transformer-based models and other artificial neural network (ANN) models may be extremely large, sometimes exceeding billions of parameters, for example. Hence, efficient deployment of such ANN models on resource-constrained embedded systems including mobile devices (e.g., smartphones) and Internet of Things (IoT) devices, and even some systems in data centers, is challenging due to increased latency, energy consumption, and a prohibitively large memory footprint.

[0029] Moreover, in mobile devices or smartphones, on-device training may mainly involve sensor data processing and user behavior recognitions. Due to privacy, security, and real time power / performance specifications, neural network model inferencing and training may both be running in a sensor hub digital signal processor (DSP) . Smaller neural network models may be quantized to an eight-bit integer (INT8) format and may be trained using forward-backward propagation in INT8 format using the DSP.

[0030] Neural network quantization reduces memory consumption by using low-bit precision (e.g., four-bit integer (INT4) or eight-bit integer (INT8) format) for weight and activation tensors. In addition, neural network quantization may reduce inference time and improve energy efficiency by employing low-bit fixed point arithmetic instead of floating point arithmetic.

[0031] Quantization, however, may introduce additional noise in the neural network that may lead to a reduction in the model’s accuracy as well as an increase in computational complexity. For instance, transformer models may have numerous outliers in their activations. These activation outliers may lead to larger quantization error.

[0032] Determining a neural network model topology and structure that satisfies both inferencing / data processing specifications and training forward-backward propagation may be desirable. That is, it may be desirable to determine a neural network model in which the backward gradient updates may be stable with limited computation for resource constrained edge devices, such as smartphones, for example.

[0033] To address these and other challenges, aspects of the present disclosure are directed to a unified inference and training pipeline. A neural network model may perform inference tasks using a fixed point processor. The neural network model may be selectively trained using a floating point processor or the fixed point processor based on one or more of a computational workload, system conditions (e.g., power level or memory consumption) , or neural network model error (e.g., loss) , for example. In some aspects, the inference computation and training may be performed concurrently.

[0034] Particular aspects of the subject matter described in this disclosure can be implemented to realize one or more of the following potential advantages. In some examples, the described techniques (e.g., performing inference tasks using a fixed point processor or selectively training the neural network model using a floating point processor) may increase neural network model accuracy and training stability and reduce training time.

[0035] FIGURE 1 illustrates an example implementation of a system-on-a-chip (SOC) 100, which may include a central processing unit (CPU) 102 or a multi-core CPU configured for hybrid precision inferencing and training. Variables (e.g., neural signals and synaptic weights) , system parameters associated with a computational device (e.g., neural network with weights) , delays, frequency bin information, and task information may be stored in a memory block associated with a neural processing unit (NPU) 108, in a memory block associated with a CPU 102, in a memory block associated with a graphics processing unit (GPU) 104, in a memory block associated with a digital signal processor (DSP) 106, in a memory block 118, or may be distributed across multiple blocks. Instructions executed at the CPU 102 may be loaded from a program memory associated with the CPU 102 or may be loaded from a memory block 118.

[0036] The SOC 100 may also include additional processing blocks tailored to specific functions, such as a GPU 104, a DSP 106, a connectivity block 110, which may include fifth generation (5G) connectivity, fourth generation long term evolution (4G LTE) connectivity, Wi-Fi connectivity, USB connectivity, Bluetooth connectivity, and the like, and a multimedia processor 112 that may, for example, detect and recognize gestures. In one implementation, the NPU 108 is implemented in the CPU 102, DSP 106, and / or GPU 104. The SOC 100 may also include a sensor processor 114, image signal processors (ISPs) 116, and / or navigation module 120, which may include a global positioning system.

[0037] The SOC 100 may be based on an ARM instruction set. In aspects of the present disclosure, the instructions loaded into the general-purpose processor 102 may include code to receive, by an artificial neural network (ANN) model, an input. The general-purpose processor 102 may also include code to process, by the ANN model, the input using a fixed point processor. The processing of the input is conducted in a fixed point format to compute an inference. The general-purpose processor 102 may also include code to selectively compute a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model. The model update is computed in a floating point format or the fixed point format.

[0038] Deep learning architectures may perform an object recognition task by learning to represent inputs at successively higher levels of abstraction in each layer, thereby building up a useful feature representation of the input data. In this way, deep learning addresses a major bottleneck of traditional machine learning. Prior to the advent of deep learning, a machine learning approach to an object recognition problem may have relied heavily on human engineered features, perhaps in combination with a shallow classifier. A shallow classifier may be a two-class linear classifier, for example, in which a weighted sum of the feature vector components may be compared with a threshold to predict to which class the input belongs. Human engineered features may be templates or kernels tailored to a specific problem domain by engineers with domain expertise. Deep learning architectures, in contrast, may learn to represent features that are similar to what a human engineer might design, but through training. Furthermore, a deep network may learn to represent and recognize new types of features that a human might not have considered.

[0039] A deep learning architecture may learn a hierarchy of features. If presented with visual data, for example, the first layer may learn to recognize relatively simple features, such as edges, in the input stream. In another example, if presented with auditory data, the first layer may learn to recognize spectral power in specific frequencies. The second layer, taking the output of the first layer as input, may learn to recognize combinations of features, such as simple shapes for visual data or combinations of sounds for auditory data. For instance, higher layers may learn to represent complex shapes in visual data or words in auditory data. Still higher layers may learn to recognize common visual objects or spoken phrases.

[0040] Deep learning architectures may perform especially well when applied to problems that have a natural hierarchical structure. For example, the classification of motorized vehicles may benefit from first learning to recognize wheels, windshields, and other features. These features may be combined at higher layers in different ways to recognize cars, trucks, and airplanes.

[0041] Neural networks may be designed with a variety of connectivity patterns. In feed-forward networks, information is passed from lower to higher layers, with each  neuron in a given layer communicating to neurons in higher layers. A hierarchical representation may be built up in successive layers of a feed-forward network, as described above. Neural networks may also have recurrent or feedback (also called top-down) connections. In a recurrent connection, the output from a neuron in a given layer may be communicated to another neuron in the same layer. A recurrent architecture may be helpful in recognizing patterns that span more than one of the input data chunks that are delivered to the neural network in a sequence. A connection from a neuron in a given layer to a neuron in a lower layer is called a feedback (or top-down) connection. A network with many feedback connections may be helpful when the recognition of a high-level concept may aid in discriminating the particular low-level features of an input.

[0042] The connections between layers of a neural network may be fully connected or locally connected. FIGURE 2A illustrates an example of a fully connected neural network 202. In a fully connected neural network 202, a neuron in a first layer may communicate its output to every neuron in a second layer, so that each neuron in the second layer will receive input from every neuron in the first layer. FIGURE 2B illustrates an example of a locally connected neural network 204. In a locally connected neural network 204, a neuron in a first layer may be connected to a limited number of neurons in the second layer. More generally, a locally connected layer of the locally connected neural network 204 may be configured so that each neuron in a layer will have the same or a similar connectivity pattern, but with connections strengths that may have different values (e.g., 210, 212, 214, and 216) . The locally connected connectivity pattern may give rise to spatially distinct receptive fields in a higher layer because the higher layer neurons in a given region may receive inputs that are tuned through training to the properties of a restricted portion of the total input to the network.

[0043] One example of a locally connected neural network is a convolutional neural network. FIGURE 2C illustrates an example of a convolutional neural network 206. The convolutional neural network 206 may be configured such that the connection strengths associated with the inputs for each neuron in the second layer are shared (e.g., 208) . Convolutional neural networks may be well suited to problems in which the spatial location of inputs is meaningful.

[0044] One type of convolutional neural network is a deep convolutional network (DCN) . FIGURE 2D illustrates a detailed example of a DCN 200 designed to recognize visual features from an image 226 input from an image capturing device 230, such as a car-mounted camera. The DCN 200 of the current example may be trained to identify traffic signs and a number provided on the traffic sign. Of course, the DCN 200 may be trained for other tasks, such as identifying lane markings or identifying traffic lights.

[0045] The DCN 200 may be trained with supervised learning. During training, the DCN 200 may be presented with an image, such as the image 226 of a speed limit sign, and a forward pass may then be computed to produce an output 222. The DCN 200 may include a feature extraction section and a classification section. Upon receiving the image 226, a convolutional layer 232 may apply convolutional kernels (not shown) to the image 226 to generate a first set of feature maps 218. As an example, the convolutional kernel for the convolutional layer 232 may be a 5x5 kernel that generates 28x28 feature maps. In the present example, because four different feature maps are generated in the first set of feature maps 218, four different convolutional kernels were applied to the image 226 at the convolutional layer 232. The convolutional kernels may also be referred to as filters or convolutional filters.

[0046] The first set of feature maps 218 may be subsampled by a max pooling layer (not shown) to generate a second set of feature maps 220. The max pooling layer reduces the size of the first set of feature maps 218. That is, a size of the second set of feature maps 220, such as 14x14, is less than the size of the first set of feature maps 218, such as 28x28. The reduced size provides similar information to a subsequent layer while reducing memory consumption. The second set of feature maps 220 may be further convolved via one or more subsequent convolutional layers (not shown) to generate one or more subsequent sets of feature maps (not shown) .

[0047] In the example of FIGURE 2D, the second set of feature maps 220 is convolved to generate a first feature vector 224. Furthermore, the first feature vector 224 is further convolved to generate a second feature vector 228. Each feature of the second feature vector 228 may include a number that corresponds to a possible feature of the image 226, such as “sign, ” “60, ” and “100. ” A softmax function (not shown)  may convert the numbers in the second feature vector 228 to a probability. As such, an output 222 of the DCN 200 may be a probability of the image 226 including one or more features.

[0048] In the present example, the probabilities in the output 222 for “sign” and “60” are higher than the probabilities of the others of the output 222, such as “30, ” “40, ” “50, ” “70, ” “80, ” “90, ” and “100” . Before training, the output 222 produced by the DCN 200 may likely be incorrect. Thus, an error may be calculated between the output 222 and a target output. The target output is the ground truth of the image 226 (e.g., “sign” and “60” ) . The weights of the DCN 200 may then be adjusted so the output 222 of the DCN 200 is more closely aligned with the target output.

[0049] To adjust the weights, a learning algorithm may compute a gradient vector for the weights. The gradient may indicate an amount that an error would increase or decrease if the weight were adjusted. At the top layer, the gradient may correspond directly to the value of a weight connecting an activated neuron in the penultimate layer and a neuron in the output layer. In lower layers, the gradient may depend on the value of the weights and on the computed error gradients of the higher layers. The weights may then be adjusted to reduce the error. This manner of adjusting the weights may be referred to as “back propagation” as it involves a “backward pass” through the neural network.

[0050] In practice, the error gradient of weights may be calculated over a small number of examples, so that the calculated gradient approximates the true error gradient. This approximation method may be referred to as stochastic gradient descent. Stochastic gradient descent may be repeated until the achievable error rate of the entire system has stopped decreasing or until the error rate has reached a target level. After learning, the DCN 200 may be presented with new images (e.g., the speed limit sign of the image 226) and a forward pass through the DCN 200 may yield an output 222 that may be considered an inference or a prediction of the DCN 200.

[0051] Deep belief networks (DBNs) are probabilistic models comprising multiple layers of hidden nodes. DBNs may be used to extract a hierarchical representation of training data sets. A DBN may be obtained by stacking up layers of Restricted  Boltzmann Machines (RBMs) . An RBM is a type of artificial neural network that can learn a probability distribution over a set of inputs. Because RBMs can learn a probability distribution in the absence of information about the class to which each input should be categorized, RBMs are often used in unsupervised learning. Using a hybrid unsupervised and supervised paradigm, the bottom RBMs of a DBN may be trained in an unsupervised manner and may serve as feature extractors, and the top RBM may be trained in a supervised manner (on a joint distribution of inputs from the previous layer and target classes) and may serve as a classifier.

[0052] DCNs are networks of convolutional networks, configured with additional pooling and normalization layers. DCNs have achieved state-of-the-art performance on many tasks. DCNs can be trained using supervised learning in which both the input and output targets are known for many exemplars and are used to modify the weights of the network by use of gradient descent methods.

[0053] DCNs may be feed-forward networks. In addition, as described above, the connections from a neuron in a first layer of a DCN to a group of neurons in the next higher layer are shared across the neurons in the first layer. The feed-forward and shared connections of DCNs may be exploited for fast processing. The computational burden of a DCN may be much less, for example, than that of a similarly sized neural network that comprises recurrent or feedback connections.

[0054] The processing of each layer of a convolutional network may be considered a spatially invariant template or basis projection. If the input is first decomposed into multiple channels, such as the red, green, and blue channels of a color image, then the convolutional network trained on that input may be considered three-dimensional, with two spatial dimensions along the axes of the image and a third dimension capturing color information. The outputs of the convolutional connections may be considered to form a feature map in the subsequent layer, with each element of the feature map (e.g., 220) receiving input from a range of neurons in the previous layer (e.g., feature maps 218) and from each of the multiple channels. The values in the feature map may be further processed with a non-linearity, such as a rectification, max (0, x) . Values from adjacent neurons may be further pooled, which corresponds to down sampling, and may  provide additional local invariance and dimensionality reduction. Normalization, which corresponds to whitening, may also be applied through lateral inhibition between neurons in the feature map.

[0055] FIGURE 3 is a block diagram illustrating a DCN 350. The DCN 350 may include multiple different types of layers based on connectivity and weight sharing. As shown in FIGURE 3, the DCN 350 includes the convolution blocks 354A, 354B. Each of the convolution blocks 354A, 354B may be configured with a convolution layer (CONV) 356, a normalization layer (LNorm) 358, and a max pooling layer (MAX POOL) 360.

[0056] Although only two of the convolution blocks 354A, 354B are shown, the present disclosure is not so limiting, and instead, any number of the convolution blocks 354A, 354B may be included in the DCN 350 according to design preference.

[0057] The convolution layers 356 may include one or more convolutional filters, which may be applied to the input data to generate a feature map. The normalization layer 358 may normalize the output of the convolution filters. For example, the normalization layer 358 may provide whitening or lateral inhibition. The max pooling layer 360 may provide down sampling aggregation over space for local invariance and dimensionality reduction.

[0058] The parallel filter banks, for example, of a deep convolutional network may be loaded on a CPU 102 or GPU 104 of an SOC 100 (e.g., FIGURE 1) to achieve high performance and low power consumption. In alternative embodiments, the parallel filter banks may be loaded on the DSP 106 or an ISP 116 of an SOC 100. In addition, the DCN 350 may access other processing blocks that may be present on the SOC 100, such as sensor processor 114 and navigation module 120, dedicated, respectively, to sensors and navigation.

[0059] The DCN 350 may also include one or more fully connected layers 362 (FC1 and FC2) . The DCN 350 may further include a logistic regression (LR) layer 364. Between each layer 356, 358, 360, 362, 364 of the DCN 350 are weights (not shown) that are to be updated. The output of each of the layers (e.g., 356, 358, 360, 362, 364)  may serve as an input of a succeeding one of the layers (e.g., 356, 358, 360, 362, 364) in the DCN 350 to learn hierarchical feature representations from input data 352 (e.g., images, audio, video, sensor data and / or other input data) supplied at the first of the convolution blocks 354A. The output of the DCN 350 is a classification score 366 for the input data 352. The classification score 366 may be a set of probabilities, where each probability is the probability of the input data including a feature from a set of features.

[0060] FIGURE 4 is a block diagram illustrating an exemplary software architecture 400 that may modularize artificial intelligence (AI) functions. Using the architecture 400, applications may be designed that may cause various processing blocks of an SOC 420 (for example a CPU 422, a DSP 424, a GPU 426 and / or an NPU 428) (which may be similar to SoC 100 of FIGURE 1) to support hybrid precision inferencing and training for an AI application 402, according to aspects of the present disclosure. The architecture 400 may, for example, be included in a computational device, such as a smartphone.

[0061] The AI application 402 may be configured to call functions defined in a user space 404 that may, for example, provide for the detection and recognition of a scene indicative of the location at which the computational device including the architecture 400 currently operates. The AI application 402 may, for example, configure a microphone and a camera differently depending on whether the recognized scene is an office, a lecture hall, a restaurant, or an outdoor setting such as a lake. The AI application 402 may make a request to compiled program code associated with a library defined in an AI function application programming interface (API) 406. This request may ultimately rely on the output of a deep neural network configured to provide an inference response based on video and positioning data, for example.

[0062] The run-time engine 408, which may be compiled code of a runtime framework, may be further accessible to the AI application 402. The AI application 402 may cause the run-time engine 408, for example, to request an inference at a particular time interval or triggered by an event detected by the user interface of the AI application 402. When caused to provide an inference response, the run-time engine 408 may in  turn send a signal to an operating system in an operating system (OS) space 410, such as a Kernel 412, running on the SOC 420. In some examples, the Kernel 412 may be a LINUX Kernel. The operating system, in turn, may cause a continuous relaxation of quantization to be performed on the CPU 422, the DSP 424, the GPU 426, the NPU 428, or some combination thereof. The CPU 422 may be accessed directly by the operating system, and other processing blocks may be accessed through a driver, such as a driver 414, 416, or 418 for, respectively, the DSP 424, the GPU 426, or the NPU 428. In the exemplary example, the deep neural network may be configured to run on a combination of processing blocks, such as the CPU 422, the DSP 424, and the GPU 426, or may be run on the NPU 428.

[0063] As described, aspects of the present disclosure are directed to a unified inference and training pipeline. A neural network model may perform inference tasks using a fixed point processor. The neural network model may be selectively trained using a floating point processor or the fixed point processor based on one or more of a computational workload, system conditions (e.g., power level or memory consumption) , or neural network model error (such as loss) , for example. In some aspects, the inference computation and training may be performed concurrently.

[0064] FIGURE 5 is a block diagram illustrating an example architecture 500 for performing hybrid precision inferencing and training, in accordance with various aspects of the present disclosure. Referring to FIGURE 5, the example architecture 500 may include an artificial neural network (ANN) model 502. The ANN model 502 may be implemented on an edge device such as smartphone, an electronic tablet, an autonomous vehicle, an IoT device, or other device. The edge device may have limited computational resources, memory capacity, or power resources. However, the present disclosure is not limited to edge devices, and instead may also be implemented on a server such as a cloud server, for example.

[0065] The ANN model 502 may be represented as a graph, such as a directed acyclic graph (DAG) , for example. A directed graph is a tuple G = (V, E) , where V is the set of vertices or nodes and is the set of edges between the vertices. A tuple is a finite ordered list or sequence of elements. A cycle is a sequence of edges  i→…→i with at least one directed edge. Thus, a directed acyclic graph (DAG) is a finite directed graph with no direct cycles. Each of the nodes may represent a task or operation to be performed. The nodes may represent an operation to be performed and the edges may indicate a relationship among the nodes represented by a weight parameter.

[0066] In some aspects, the ANN model 502 may comprise (but is not limited to) a multilayer perceptron (MLP) , a convolutional neural network (CNN) (e.g., 350 of FIGURE 3) , a graph neural network (GNN) , a transformer model or other type of neural network, for instance. The ANN model 502 may include multiple layers. As shown in FIGURE 5, the ANN model 502 may include an input layer 504, a hidden layer 506, and an output layer 508. Although only three layers are shown in the example of FIGURE 5, this is merely for ease of illustration and not limiting. Rather, it should be understood that the ANN model 502 may have any number of layers.

[0067] Each of the layers (e.g., 504, 506, or 508) may include a set of nodes. The nodes of the input layer 504 may be fully connected to the hidden layer 506, which may also be fully connected to the output layer 508. That is, the input layer 504 may be connected in an all-to-all arrangement with each of the nodes of the hidden layer 506. Each of the nodes may perform a computation and generate an output, which may be fed forward to nodes of a subsequent layer, which may perform respective computations and similarly supply outputs to another subsequent layer until an inference is determined in an output layer. The computations at one or more hidden layers (e.g., 506) between the input layer (e.g., 504) and the output layer (e.g., 508) may be considered intermediate operations.

[0068] The ANN model 502 may be configured to receive an input including (but not limited to) sensor data 510 (e.g., gyroscope data or global positioning satellite (GPS) data) or other sensor data such as an image, audio, or a speech input via a microphone, for example. The input (e.g., 510) may be provided via a sensor hub or other sensors (e.g., 114) . The input (e.g., 510) may be supplied in a fixed point format such as four-bit integer (INT4) , eight-bit integer (INT8) format or other fixed point format, for example. In some aspects, the sensor data 510 may be supplied in a floating point  format such as sixteen-bit floating point (FP16) or thirty-two-bit floating point (FP32) or other floating point format.

[0069] In addition, the ANN model 502 may be configured to perform computations on the input (e.g., 510) in the fixed point format (e.g., INT8) . In some aspects, the ANN model 502 may be configured to receive an input (e.g., 510) in a floating point format (e.g., FP32) and may perform a quantization operation to convert the input (e.g., 510) in the floating point format (e.g., FP32) to the fixed point format (e.g., INT8) . The ANN model 502 may be configured to process the input (e.g., 510) through the layers (e.g., 504, 506, 508) of the ANN model 502 to perform an inference task. For instance, the ANN model 502 may be configured to perform an image classification task, an object detection task, a location and mapping task, a speech recognition task, or other inference task, for example.

[0070] The example architecture 500 may provide a unified inference-training pipeline including hybrid precision forward-backward propagation. For example, in the forward propagation, the computations of the ANN model 502 for inferencing may be performed in the INT8 or other fixed point format on a fixed point processor 514. The fixed point processor 514 may comprise (but is not limited to) a DSP (e.g., 106) or a CPU (e.g., 102) .

[0071] On the other hand, the ANN model 502 may be selectively trained in the backward propagation using a floating point processor 516 or the fixed point processor 514. That is, the computation of weight updates may be performed in a floating point format (e.g., FP16 or FP32 format) using the floating point processor 516, which may comprise (but is not limited to) a GPU (e.g., 104) or NPU (e.g., 108) or using the fixed point processor 514.

[0072] In various aspects, the computations of the ANN model 502 may calculate a model loss in the forward propagation (e.g., concurrently with inference computations) . For instance, in one example, the output at the output layer 508 may be compared to a ground truth example to determine the difference, which may be considered the model loss. Based on the loss, the example architecture 500 may select whether to train the ANN model 502 in a fixed point format using the fixed point processor 514 or in a  floating point format using the floating point processor 516. For example, the example architecture 500 may compare the model loss to one or more predefined thresholds.

[0073] In an example, if the model loss is greater than a predefined threshold (e.g., . 10 or more) , then the ANN model 502 may be trained in the floating point format using the floating point processor 516. The weights and hidden layer tensors, inputs, or outputs (or a subset thereof) may be saved in memory for backward propagation. The weights and hidden layer tensors, inputs or outputs may be in a fixed point format (e.g., eight-bit integer (INT8) or four-bit integer (INT4) ) . The floating point processor 516 (e.g., GPU 104) may receive the saved forward propagation data (e.g., the weights, hidden layers tensors, inputs, outputs, and loss) in fixed point format and may convert the forward propagation data to floating point format (e.g., FP32) and may perform backward propagation calculations. In some aspects, the floating point processor 516 may convert updated weights to the fixed point format. The floating point processor 516 may send the weights back to the fixed point processor 514, which may update the ANN model weights accordingly.

[0074] In this scenario, the model accuracy may be sufficiently low such that the improvement in accuracy by training the ANN model 502 with floating point values using the floating point processor 516 may outweigh the expenditure of computational resources (e.g., processing, memory consumption, and power dissipation) .

[0075] On the other hand, if the model loss is less than a predefined threshold (e.g., 0.01 or below 0.05) , then the model may be trained using the fixed point processor 514. In this scenario, the model accuracy may be sufficiently high such that the marginal improvement in accuracy may not outweigh the expenditure of computational resources (e.g., processing, memory consumption, and power dissipation) to train the ANN model 502 in a floating point format using the floating point processor 516.

[0076] In some aspects, the computations of the ANN model 502 using the fixed point processor 514 for inferencing may be performed concurrently with the computations using the floating point processor 516 to determine the weight updates in the backward propagation.

[0077] In some aspects, the ANN model loss may be conditionally computed based, for instance, on the computational workload, memory capacity, or power budget (e.g., battery level) . For example, on a resource constrained edge device such as a smartphone, a user may be conducting multiple tasks concurrently. The user may be conducting gameplay in an online video game or a virtual reality game or environment, streaming a video, or interacting in a social media setting. As such, the computing workload of other applications operating on the smartphone may be sufficiently high that the added computation of the model loss for the ANN model 502 may hinder performance of the other applications and decrease user satisfaction. Thus, if the workload is above a predefined threshold (or the available memory capacity and / or power budget is below a predefined threshold) , the loss may not be computed. In some aspects, the determination of whether to compute the loss may be based on a combination of such factors. Similarly, the forward and backward propagation may be performed sequentially in batches based on the power budget or availability of computational resources (e.g., workload and / or available memory capacity) .

[0078] In some aspects, a frequency of the loss computation may be determined based on device performance (e.g., accuracy of the ANN model 502) or power budget, for example. Additionally, in various aspects, the loss computation may be performed after the current processing workload of the fixed point processor 514 has completed. In some aspects, the quantity of forward propagation data saved may also be determined based on one or more of the available memory, power budget, or workload, for example.

[0079] Accordingly, the ANN model 502 may flexibly compute inferencing and be trained while negotiating the tradeoffs between speed and model accuracy and resource constraints of the computing environment (e.g., edge device or server) . In doing so, training for complex ANN models may be conducted with increased stability.

[0080] Moreover, the forward propagation quantization error may be considered training-aware. That is, unlike the conventional approaches in which the forward propagation and backward propagation are independent procedures, in various aspects of the present disclosure, forward propagation may be considered as a sub module of  training or as training forward propagation. The inference forward propagation quantization error and training forward propagation quantization error may be substantially, or in some aspects, exactly the same. As such, the inference forward propagation quantization error may be in fixed point (e.g., in a fixed point processor such as the DSP) . Thus, during training, the data from DSP may be copied and converted to FP32 or FP16 in the floating point processor (e.g., the GPU) . In doing so, the quantization errors may also be converted from fixed point to float point, but the error may be preserved.

[0081] FIGURE 6 is a flow diagram illustrating an example processor-implemented method 600 for hybrid precision inferencing and training, in accordance with various aspects of the present disclosure. The processor-implemented method 600 may be performed by one or more processors, such as the CPU (e.g., 102, 422) , GPU (e.g., 104, 426) , DSP (e.g., 106, 424) , and / or NPU (e.g., 108, 428) , for example.

[0082] As shown in FIGURE 6, at block 602, an ANN model receives an input. As described with reference to FIGURE 5, the ANN model 502 may be configured to receive an input including (but not limited to) sensor data 510 (e.g., gyroscope data or global positioning satellite (GPS) data) or other sensor data such as an image, audio, or speech input via a microphone, for example. The input (e.g., 510) may be provided via a sensor hub or other sensors (e.g., 114) . The input (e.g., 510) may be supplied in a fixed point format such as INT4 or INT8 or other fixed point format, for example. In some aspects, the sensor data 510 may be supplied in a floating point format such as FP16 or FP32, or other floating point format.

[0083] At block 604, the ANN model processes the input using a fixed point processor. The processing of the input is conducted in a fixed point format to compute an inference. For instance, as described with reference to FIGURE 5, the ANN model 502 may be configured to perform computations on the input (e.g., 510) in the fixed point format (e.g., INT8) . The ANN model 502 may be configured to process the input (e.g., 510) through the layers (e.g., 504, 506, 508) of the ANN model 502 to perform an inference task. For instance, the ANN model 502 may be configured to perform an  image classification task, an object detection task, a location and mapping task, a speech recognition task, or other inference task, for example.

[0084] At block 606, a model update for the ANN model is selectively computed using either a floating point processor or the fixed point processor based on a loss of the ANN model. The model update is computed in a floating point format or the fixed point format. For example, as described with reference to FIGURE 5, the ANN model 502 may be selectively trained in the backward propagation using the floating point processor 516 or the fixed point processor 514. That is, the computation of weight updates may be performed in a floating point format (e.g., FP16 or FP32 format) using the floating point processor 516, which may comprise (but is not limited to) a GPU (e.g., 104) or NPU (e.g., 108) or using the fixed point processor 514.

[0085] The computations of the ANN model 502 may be used to calculate a model loss in the forward propagation (e.g., concurrently with inference computations) . For instance, in one example, the output at the output layer 508 may be compared to a ground truth example to determine the difference, which may be considered the model loss. Based on the loss, the example architecture 500 may select whether to train the ANN model 502 in a fixed point format using the fixed point processor 514 or in a floating point format using the floating point processor 516. For example, the example architecture 500 may compare the model loss to one or more predefined thresholds. For instance, if the model loss is greater than a predefined threshold (e.g., 0.10 or more) , then the ANN model 502 may be trained in the floating point format using the floating point processor 516. On the other hand, if the model loss is less than a predefined threshold (e.g., 0.01 or below 0.05) , then the ANN model 502 may be trained using the fixed point processor 514. In some aspects, the computations of the ANN model 502 using the fixed point processor 514 for inferencing may be performed concurrently with the computations of using the floating point processor 516 to determine the weight updates in the backward propagation.

[0086] Implementation examples are described in the following numbered clauses:

[0087] 1. A processor-implemented method performed by at least one processor, the processor-implemented method comprising:

[0088] receiving, by an artificial neural network (ANN) model, an input;

[0089] processing, by the ANN model, the input using a fixed point processor, the processing of the input being conducted in a fixed point format to compute an inference; and

[0090] selectively computing a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model, the model update being computed in a floating point format or the fixed point format.

[0091] 2. The processor-implemented method of clause 1, further comprising concurrently computing the inference using the fixed point processor and the model update using the floating point processor.

[0092] 3. The processor-implemented method of clause 1 or 2, further comprising:

[0093] storing, in a memory, at least a subset of weights and intermediate outputs of a hidden layer of the ANN model for computing the inference; and

[0094] accessing the memory to retrieve the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model, the floating point processor computing the model update based on the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model.

[0095] 4. The processor-implemented method of any of clauses 1-3, in which the ANN model is implemented on an edge device.

[0096] 5. The processor-implemented method of any of clauses 1-4, in which the loss is selectively computed based on one or more of a computation workload, an available memory capacity, or a power budget of an edge device.

[0097] 6. The processor-implemented method of any of clauses 1-5, in which the floating point processor comprises a graphics processing unit or a neural processing unit and the fixed point processor comprises a central processing unit or a digital signal processor.

[0098] 7. The processor-implemented method of any of clauses 1-6, in which the floating point format comprises a thirty-two-bit floating point (FP32) or a sixteen-bit floating  point (FP16) format and the fixed point format comprises an eight-bit integer (INT8) or a four-bit integer (INT4) format.

[0099] 8. An apparatus comprising:

[0100] at least one memory; and

[0101] at least one processor coupled to the at least one memory, the at least one processor configured to:

[0102] receive, by an artificial neural network (ANN) model, an input;

[0103] process, by the ANN model, the input using a fixed point processor, the processing of the input being conducted in a fixed point format to compute an inference; and

[0104] selectively compute a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model, the model update being computed in a floating point format or the fixed point format.

[0105] 9. The apparatus of clause 8, in which the at least one processor is further configured to concurrently compute the inference using the fixed point processor and the model update using the floating point processor.

[0106] 10. The apparatus of clause 8 or 9, in which the at least one processor is further configured to:

[0107] store, in a memory, at least a subset of weights and intermediate outputs of a hidden layer of the ANN model for computing the inference; and

[0108] access the memory to retrieve the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model, the floating point processor computing the model update based on the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model.

[0109] 11. The apparatus of any of clauses 8-10, in which the ANN model is implemented on an edge device.

[0110] 12. The apparatus of any of clauses 8-11, in which the at least one processor is further configured to selectively compute the loss based on one or more of a computation workload, an available memory capacity, or a power budget of an edge device.

[0111] 13. The apparatus of any of clauses 8-12, in which the floating point processor comprises a graphics processing unit or a neural processing unit and the fixed point processor comprises a central processing unit or a digital signal processor.

[0112] 14. The apparatus of any of clauses 8-13, in which the floating point format comprises a thirty-two-bit floating point (FP32) or a sixteen-bit floating point (FP16) format and the fixed point format comprises an eight-bit integer (INT8) or a four-bit integer (INT4) format.

[0113] 15. A non-transitory computer-readable medium having program code recorded thereon, the program code executed by one or more processors and comprising:

[0114] program code to receive, by an artificial neural network (ANN) model, an input;

[0115] program code to process, by the ANN model, the input using a fixed point processor, the processing of the input being conducted in a fixed point format to compute an inference; and

[0116] program code to selectively computing a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model, the model update being computed in a floating point format or the fixed point format.

[0117] 16. The non-transitory computer-readable medium of clause 15, in which the program code comprises program code to comprising concurrently compute the inference using the fixed point processor and the model update using the floating point processor.

[0118] 17. The non-transitory computer-readable medium of clause 15 or 16, in which the program code comprises:

[0119] program code to store, in a memory, at least a subset of weights and intermediate outputs of a hidden layer of the ANN model for computing the inference; and

[0120] program code to access the memory to retrieve the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model, the floating point processor computing the model update based on the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model.

[0121] 18. The non-transitory computer-readable medium of any of clauses 15-17, in which the ANN model is implemented on an edge device.

[0122] 19. The non-transitory computer-readable medium of any of clauses 15-18, in which the program code comprises program code to selectively compute the loss based on one or more of a computation workload, an available memory capacity, or a power budget of an edge device.

[0123] 20. The non-transitory computer-readable medium of any of clauses 15-19, in which the floating point processor comprises a graphics processing unit or a neural processing unit and the fixed point processor comprises a central processing unit or a digital signal processor.

[0124] 21. The non-transitory computer-readable medium of any of clauses 15-20, in which the floating point format comprises a thirty-two-bit floating point (FP32) or a sixteen-bit floating point (FP16) format and the fixed point format comprises an eight-bit integer (INT8) or a four-bit integer (INT4) format.

[0125] 22. An apparatus comprising:

[0126] means for receiving, by an artificial neural network (ANN) model, an input;

[0127] means for processing, by the ANN model, the input using a fixed point processor, the processing of the input being conducted in a fixed point format to compute an inference; and

[0128] means for selectively computing a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model, the model update being computed in a floating point format or the fixed point format.

[0129] 23. The apparatus of clause 22, further comprising means for further comprising concurrently computing the inference using the fixed point processor and the model update using the floating point processor.

[0130] 24. The apparatus of clause 22 or 23, further comprising:

[0131] means for storing, in a memory, at least a subset of weights and intermediate outputs of a hidden layer of the ANN model for computing the inference; and

[0132] means for accessing the memory to retrieve the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model, the floating point processor computing the model update based on the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model.

[0133] 25. The apparatus of any of clauses 22-24, in which the ANN model is implemented on an edge device.

[0134] 26. The apparatus of any of clauses 22-25, further comprising means for selectively computing the loss based on one or more of a computation workload, an available memory capacity, or a power budget of an edge device.

[0135] 27. The apparatus of any of clauses 22-26, in which the floating point processor comprises a graphics processing unit or a neural processing unit and the fixed point processor comprises a central processing unit or a digital signal processor.

[0136] 28. The apparatus of any of clauses 22-27, in which the floating point format comprises a thirty-two-bit floating point (FP32) or a sixteen-bit floating point (FP16) format and the fixed point format comprises an eight-bit integer (INT8) or a four-bit integer (INT4) format.

[0137] In some aspects, the receiving means, processing means, and / or selectively computing means may be the DSP 106, the GPU 104, program memory associated with the GPU 104, fully connected layers 362, NPU 428, and / or the routing connection  processing unit 216 configured to perform the functions recited. In another configuration, the aforementioned means may be any module or any apparatus configured to perform the functions recited by the aforementioned means.

[0138] The various operations of methods described above may be performed by any suitable means capable of performing the corresponding functions. The means may include various hardware and / or software component (s) and / or module (s) , including, but not limited to, a circuit, an application specific integrated circuit (ASIC) , or processor. Generally, where there are operations illustrated in the figures, those operations may have corresponding counterpart means-plus-function components with similar numbering.

[0139] As used, the term “determining” encompasses a wide variety of actions. For example, “determining” may include calculating, computing, processing, deriving, investigating, looking up (e.g., looking up in a table, a database, or another data structure) , ascertaining and the like. Additionally, “determining” may include receiving (e.g., receiving information) , accessing (e.g., accessing data in a memory) and the like. Furthermore, “determining” may include resolving, selecting, choosing, establishing, and the like.

[0140] As used, a phrase referring to “at least one of” a list of items refers to any combination of those items, including single members. As an example, “at least one of: a, b, or c” is intended to cover: a, b, c, a-b, a-c, b-c, and a-b-c.

[0141] The various illustrative logical blocks, modules and circuits described in connection with the present disclosure may be implemented or performed with a general-purpose processor, a digital signal processor (DSP) , an application specific integrated circuit (ASIC) , a field programmable gate array signal (FPGA) or other programmable logic device (PLD) , discrete gate or transistor logic, discrete hardware components or any combination thereof designed to perform the functions described. A general-purpose processor may be a microprocessor, but in the alternative, the processor may be any commercially available processor, controller, microcontroller, or state machine. A processor may also be implemented as a combination of computing devices, e.g., a combination of a DSP and a microprocessor, a plurality of  microprocessors, one or more microprocessors in conjunction with a DSP core, or any other such configuration.

[0142] The steps of a method or algorithm described in connection with the present disclosure may be embodied directly in hardware, in a software module executed by a processor, or in a combination of the two. A software module may reside in any form of storage medium that is known in the art. Some examples of storage media that may be used include random access memory (RAM) , read only memory (ROM) , flash memory, erasable programmable read-only memory (EPROM) , electrically erasable programmable read-only memory (EEPROM) , registers, a hard disk, a removable disk, a CD-ROM and so forth. A software module may comprise a single instruction, or many instructions, and may be distributed over several different code segments, among different programs, and across multiple storage media. A storage medium may be coupled to a processor such that the processor can read information from, and write information to, the storage medium. In the alternative, the storage medium may be integral to the processor.

[0143] The methods disclosed comprise one or more steps or actions for achieving the described method. The method steps and / or actions may be interchanged with one another without departing from the scope of the claims. In other words, unless a specific order of steps or actions is specified, the order and / or use of specific steps and / or actions may be modified without departing from the scope of the claims.

[0144] The functions described may be implemented in hardware, software, firmware, or any combination thereof. If implemented in hardware, an example hardware configuration may comprise a processing system in a device. The processing system may be implemented with a bus architecture. The bus may include any number of interconnecting buses and bridges depending on the specific application of the processing system and the overall design constraints. The bus may link together various circuits including a processor, machine-readable media, and a bus interface. The bus interface may be used to connect a network adapter, among other things, to the processing system via the bus. The network adapter may be used to implement signal processing functions. For certain aspects, a user interface (e.g., keypad, display, mouse,  joystick, etc. ) may also be connected to the bus. The bus may also link various other circuits such as timing sources, peripherals, voltage regulators, power management circuits, and the like, which are well known in the art, and therefore, will not be described any further.

[0145] The processor may be responsible for managing the bus and general processing, including the execution of software stored on the machine-readable media. The processor may be implemented with one or more general-purpose and / or special-purpose processors. Examples include microprocessors, microcontrollers, DSP processors, and other circuitry that can execute software. Software shall be construed broadly to mean instructions, data, or any combination thereof, whether referred to as software, firmware, middleware, microcode, hardware description language, or otherwise. Machine-readable media may include, by way of example, random access memory (RAM) , flash memory, read only memory (ROM) , programmable read-only memory (PROM) , erasable programmable read-only memory (EPROM) , electrically erasable programmable Read-only memory (EEPROM) , registers, magnetic disks, optical disks, hard drives, or any other suitable storage medium, or any combination thereof. The machine-readable media may be embodied in a computer-program product. The computer-program product may comprise packaging materials.

[0146] In a hardware implementation, the machine-readable media may be part of the processing system separate from the processor. However, as those skilled in the art will readily appreciate, the machine-readable media, or any portion thereof, may be external to the processing system. By way of example, the machine-readable media may include a transmission line, a carrier wave modulated by data, and / or a computer product separate from the device, all which may be accessed by the processor through the bus interface. Alternatively, or in addition, the machine-readable media, or any portion thereof, may be integrated into the processor, such as the case may be with cache and / or general register files. Although the various components discussed may be described as having a specific location, such as a local component, they may also be configured in various ways, such as certain components being configured as part of a distributed computing system.

[0147] The processing system may be configured as a general-purpose processing system with one or more microprocessors providing the processor functionality and external memory providing at least a portion of the machine-readable media, all linked together with other supporting circuitry through an external bus architecture. Alternatively, the processing system may comprise one or more neuromorphic processors for implementing the neuron models and models of neural systems described. As another alternative, the processing system may be implemented with an application specific integrated circuit (ASIC) with the processor, the bus interface, the user interface, supporting circuitry, and at least a portion of the machine-readable media integrated into a single chip, or with one or more field programmable gate arrays (FPGAs) , programmable logic devices (PLDs) , controllers, state machines, gated logic, discrete hardware components, or any other suitable circuitry, or any combination of circuits that can perform the various functionality described throughout this disclosure. Those skilled in the art will recognize how best to implement the described functionality for the processing system depending on the particular application and the overall design constraints imposed on the overall system.

[0148] The machine-readable media may comprise a number of software modules. The software modules include instructions that, when executed by the processor, cause the processing system to perform various functions. The software modules may include a transmission module and a receiving module. Each software module may reside in a single storage device or be distributed across multiple storage devices. By way of example, a software module may be loaded into RAM from a hard drive when a triggering event occurs. During execution of the software module, the processor may load some of the instructions into cache to increase access speed. One or more cache lines may then be loaded into a general register file for execution by the processor. When referring to the functionality of a software module below, it will be understood that such functionality is implemented by the processor when executing instructions from that software module. Furthermore, it should be appreciated that aspects of the present disclosure result in improvements to the functioning of the processor, computer, machine, or other system implementing such aspects.

[0149] If implemented in software, the functions may be stored or transmitted over as one or more instructions or code on a computer-readable medium. Computer-readable media include both computer storage media and communication media including any medium that facilitates transfer of a computer program from one place to another. A storage medium may be any available medium that can be accessed by a computer. By way of example, and not limitation, such computer-readable media can comprise RAM, ROM, EEPROM, CD-ROM or other optical disk storage, magnetic disk storage or other magnetic storage devices, or any other medium that can be used to carry or store desired program code in the form of instructions or data structures and that can be accessed by a computer. Additionally, any connection is properly termed a computer-readable medium. For example, if the software is transmitted from a website, server, or other remote source using a coaxial cable, fiber optic cable, twisted pair, digital subscriber line (DSL) , or wireless technologies such as infrared (IR) , radio, and microwave, then the coaxial cable, fiber optic cable, twisted pair, DSL, or wireless technologies such as infrared, radio, and microwave are included in the definition of medium. Disk and disc, as used, include compact disc (CD) , laser disc, optical disc, digital versatile disc (DVD) , floppy disk, and  disc where disks usually reproduce data magnetically, while discs reproduce data optically with lasers. Thus, in some aspects, computer-readable media may comprise non-transitory computer-readable media (e.g., tangible media) . In addition, for other aspects computer-readable media may comprise transitory computer-readable media (e.g., a signal) . Combinations of the above should also be included within the scope of computer-readable media.

[0150] Thus, certain aspects may comprise a computer program product for performing the operations presented. For example, such a computer program product may comprise a computer-readable medium having instructions stored (and / or encoded) thereon, the instructions being executable by one or more processors to perform the operations described. For certain aspects, the computer program product may include packaging material.

[0151] Further, it should be appreciated that modules and / or other appropriate means for performing the methods and techniques described can be downloaded and / or otherwise obtained by a user terminal and / or base station as applicable. For example,  such a device can be coupled to a server to facilitate the transfer of means for performing the methods described. Alternatively, various methods described can be provided via storage means (e.g., RAM, ROM, a physical storage medium such as a compact disc (CD) or floppy disk, etc. ) , such that a user terminal and / or base station can obtain the various methods upon coupling or providing the storage means to the device. Moreover, any other suitable technique for providing the methods and techniques described to a device can be utilized.

[0152] It is to be understood that the claims are not limited to the precise configuration and components illustrated above. Various modifications, changes, and variations may be made in the arrangement, operation, and details of the methods and apparatus described above without departing from the scope of the claims.

Claims

1.A processor-implemented method performed by at least one processor, the processor-implemented method comprising:receiving, by an artificial neural network (ANN) model, an input;processing, by the ANN model, the input using a fixed point processor, the processing of the input being conducted in a fixed point format to compute an inference; andselectively computing a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model, the model update being computed in a floating point format or the fixed point format.2.The processor-implemented method of claim 1, further comprising concurrently computing the inference using the fixed point processor and the model update using the floating point processor.3.The processor-implemented method of claim 1, further comprising:storing, in a memory, at least a subset of weights and intermediate outputs of a hidden layer of the ANN model for computing the inference; andaccessing the memory to retrieve the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model, the floating point processor computing the model update based on the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model.4.The processor-implemented method of claim 1, in which the ANN model is implemented on an edge device.5.The processor-implemented method of claim 1, in which the loss is selectively computed based on one or more of a computation workload, an available memory capacity, or a power budget of an edge device.6.The processor-implemented method of claim 1, in which the floating point processor comprises a graphics processing unit or a neural processing unit and the fixed point processor comprises a central processing unit or a digital signal processor.7.The processor-implemented method of claim 1, in which the floating point format comprises a thirty-two-bit floating point (FP32) or a sixteen-bit floating point (FP16) format and the fixed point format comprises an eight-bit integer (INT8) or a four-bit integer (INT4) format.8.An apparatus comprising:at least one memory; andat least one processor coupled to the at least one memory, the at least one processor configured to:receive, by an artificial neural network (ANN) model, an input;process, by the ANN model, the input using a fixed point processor, the processing of the input being conducted in a fixed point format to compute an inference; andselectively compute a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model, the model update being computed in a floating point format or the fixed point format.9.The apparatus of claim 8, in which the at least one processor is further configured to concurrently compute the inference using the fixed point processor and the model update using the floating point processor.10.The apparatus of claim 8, in which the at least one processor is further configured to:store, in a memory, at least a subset of weights and intermediate outputs of a hidden layer of the ANN model for computing the inference; andaccess the memory to retrieve the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model, the floating point processor computing the model update based on the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model.11.The apparatus of claim 8, in which the ANN model is implemented on an edge device.12.The apparatus of claim 8, in which the at least one processor is further configured to selectively compute the loss based on one or more of a computation workload, an available memory capacity, or a power budget of an edge device.13.The apparatus of claim 8, in which the floating point processor comprises a graphics processing unit or a neural processing unit and the fixed point processor comprises a central processing unit or a digital signal processor.14.The apparatus of claim 8, in which the floating point format comprises a thirty-two-bit floating point (FP32) or a sixteen-bit floating point (FP16) format and the fixed point format comprises an eight-bit integer (INT8) or a four-bit integer (INT4) format.15.A non-transitory computer-readable medium having program code recorded thereon, the program code executed by one or more processors and comprising:program code to receive, by an artificial neural network (ANN) model, an input;program code to process, by the ANN model, the input using a fixed point processor, the processing of the input being conducted in a fixed point format to compute an inference; andprogram code to selectively computing a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model, the model update being computed in a floating point format or the fixed point format.16.The non-transitory computer-readable medium of claim 15, in which the program code comprises program code to comprising concurrently compute the inference using the fixed point processor and the model update using the floating point processor.17.The non-transitory computer-readable medium of claim 15, in which the program code comprises:program code to store, in a memory, at least a subset of weights and intermediate outputs of a hidden layer of the ANN model for computing the inference; andprogram code to access the memory to retrieve the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model, the floating point processor computing the model update based on the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model.18.The non-transitory computer-readable medium of claim 15, in which the ANN model is implemented on an edge device.19.The non-transitory computer-readable medium of claim 15, in which the program code comprises program code to selectively compute the loss based on one or more of a computation workload, an available memory capacity, or a power budget of an edge device.20.The non-transitory computer-readable medium of claim 15, in which the floating point processor comprises a graphics processing unit or a neural processing unit and the fixed point processor comprises a central processing unit or a digital signal processor.21.The non-transitory computer-readable medium of claim 15, in which the floating point format comprises a thirty-two-bit floating point (FP32) or a sixteen-bit floating point (FP16) format and the fixed point format comprises an eight-bit integer (INT8) or a four-bit integer (INT4) format.22.An apparatus comprising:means for receiving, by an artificial neural network (ANN) model, an input;means for processing, by the ANN model, the input using a fixed point processor, the processing of the input being conducted in a fixed point format to compute an inference; andmeans for selectively computing a model update for the ANN model using either a floating point processor or the fixed point processor based on a loss of the ANN model, the model update being computed in a floating point format or the fixed point format.23.The apparatus of claim 22, further comprising means for further comprising concurrently computing the inference using the fixed point processor and the model update using the floating point processor.24.The apparatus of claim 22, further comprising:means for storing, in a memory, at least a subset of weights and intermediate outputs of a hidden layer of the ANN model for computing the inference; andmeans for accessing the memory to retrieve the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model, the floating point processor computing the model update based on the at least a subset of weights and intermediate outputs of the hidden layer of the ANN model.25.The apparatus of claim 22, in which the ANN model is implemented on an edge device.26.The apparatus of claim 22, further comprising means for selectively computing the loss based on one or more of a computation workload, an available memory capacity, or a power budget of an edge device.27.The apparatus of claim 22, in which the floating point processor comprises a graphics processing unit or a neural processing unit and the fixed point processor comprises a central processing unit or a digital signal processor.28.The apparatus of claim 22, in which the floating point format comprises a thirty-two-bit floating point (FP32) or a sixteen-bit floating point (FP16) format and the fixed point format comprises an eight-bit integer (INT8) or a four-bit integer (INT4) format.

Images