Display apparatus and method of driving display appratus

Abstract

A display apparatus includes a display panel(DP), and a scan circuit(SC) configured to provide control signals to the display panel(DP). The plurality of scan units(SU) are grouped into N number of groups, N being a positive integer greater than 2. A respective group of scan units(SU) includes one or more scan units(SU). The scan circuit(SC) further includes N number of control units(CU) connected to the N number of groups of scan units(SU), and N number of selection units(SLU) connected to the N number of control units(CU), respectively. A respective control unit(CU) of the N number of control units(CU) is configured to provide a start signal to the respective group of scan units(SU) of the N number of groups of scan units(SU). A respective selection unit(SLU) of the N number of selection units(SLU) is configured to transmit one or more selection signals to the respective control unit(CU).

Description

DISPLAY APPARATUS AND METHOD OF DRIVING DISPLAY APPRATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a display apparatus and a method of driving a display apparatus.BACKGROUND

[0002] Image display apparatuses include a driver for controlling image display in each of a plurality of pixels. The driver is a transistor-based circuit including a gate driving circuit and a data driving circuit. The gate driving circuit is formed by cascading multiple shift register units. Each shift register unit outputs a gate driving signal to one of a plurality of gate lines. The gate driving signals from the gate driving circuit scan through gate lines row by row, controlling each row of transistors to be in on / off states. The gate drive circuit can be integrated into a gate-on-array (GOA) circuit, which can be formed directly in the array substrate of the display panel.SUMMARY

[0003] In one aspect, the present disclosure provides a display apparatus, comprising a display panel, and a scan circuit configured to provide control signals to the display panel; wherein the scan circuit comprises a plurality of stages, a respective stage of the plurality of stages comprising a respective scan unit of a plurality of scan units; the plurality of scan units are grouped into N number of groups, N being a positive integer greater than 2; a respective group of scan units comprises one or more scan units; a respective scan unit of the one or more scan units in the respective group of scan units is connected to one or more rows of subpixels in the display panel; wherein the scan circuit further comprises N number of control units connected to the N number of groups of scan units, and N number of selection units connected to the N number of control units, respectively; a respective control unit of the N number of control units is configured to provide a start signal to the respective group of scan units of the N number of groups of scan units; and a respective selection unit of the N number of selection units is configured to transmit one or more selection signals to the respective control unit.

[0004] Optionally, the respective group of scan units of the N number of groups of scan units is configured to receive the start signal from the respective control unit of the N number of control units; and the respective group of scan units is configured to output control signals stage-by-stage to a respective display area of the display panel in which the subpixels are configured to receive the control signals output from the respective group of scan units.

[0005] Optionally, the plurality of selection units includes N number of stages cascaded; the plurality of scan units includes (m *N) number of stages cascaded, wherein m is a positive integer; and the respective group of scan units of the plurality of groups of scan units include m number of stages cascaded.

[0006] Optionally, an n-th selection unit is configured to receive an output signal from an output terminal of a previous selection unit, n being an integer greater than 1; and the n-th selection unit is configured to output an n-th selection signal to an n-th control unit of the plurality of control units.

[0007] Optionally, the display panel comprises one or more first display areas and one or more second display areas; wherein the one or more first display areas are configured to display images with a first refresh frequency; the one or more second display areas are configured to display images with a second refresh frequency; and the second refresh frequency is greater than the first refresh frequency.

[0008] Optionally, when a control signal is a disabling signal, and the disabling signal is provided to one or more first control units of the plurality of controls units, one or more selection signals from one or more first selection units do not pass through the one or more first control units, and the one or more first control units are configured not to provide a start signal to one or more first groups of scan units; scan units in the one or more first groups of scan units maintain a constant voltage output; and the one or more first display areas corresponding to the one or more first groups of scan units are configured to display an image with the first refresh frequency.

[0009] Optionally, the plurality of scan units comprise a latch circuit configured to maintain the constant voltage output in the scan units in the one or more first groups of scan units.

[0010] Optionally, when a control signal is an enabling signal, and the enabling signal is provided to one or more second control units of the plurality of controls units, one or more selection signals from one or more second selection units pass through the one or more second control units, and the one or more second control units are configured to provide one or more start signal to one or more second groups of scan units; and the one or more second display areas corresponding to the one or more second groups of scan units are configured to display images with the second refresh frequency.

[0011] Optionally, the display apparatus further comprises one or more enabling signal lines configured to provide enabling signals or disabling signals to the plurality of controls units.

[0012] In another aspect, the present disclosure provides a method of driving a display apparatus, wherein the display apparatus includes a display panel, and a scan circuit configured to provide control signals to the display panel; wherein the scan circuit comprises a plurality of stages, a respective stage of the plurality of stages comprising a respective scan unit of a plurality of scan units; the plurality of scan units are grouped into N number of groups, N being a positive integer greater than 2; a respective group of scan units includes one or more scan units; a respective scan unit of the one or more scan units in the respective group of scan units is connected to one or more rows of subpixels in the display panel; wherein the scan circuit further comprises N number of control units connected to the N number of groups of scan units, and N number of selection units connected to the N number of control units, respectively; wherein the method comprises providing, by a respective control unit of the N number of control units, a start signal to the respective group of scan units of the N number of groups of scan units; and transmitting, by a respective selection unit of the N number of selection units, one or more selection signals to the respective control unit.

[0013] Optionally, the method further comprises receiving, by the respective group of scan units of the N number of groups of scan units, the start signal from the respective control unit of the N number of control units; and outputting, by the respective group of scan units, control signals stage-by-stage to a respective display area of the display panel in which the subpixels are configured to receive the control signals output from the respective group of scan units.

[0014] Optionally, the method further comprises receiving, by an n-th selection unit, an output signal from an output terminal of a previous selection unit, n being an integer greater than 1; and outputting, by the n-th selection unit, an n-th selection signal to an n-th control unit of the plurality of control units.

[0015] Optionally, the display panel comprises one or more first display areas and one or more second display areas; wherein the method further comprises displaying images in the one or more first display areas with a first refresh frequency; and displaying images in the one or more second display areas with a second refresh frequency; wherein the second refresh frequency is greater than the first refresh frequency.

[0016] Optionally, the method further comprises providing a disabling signal to one or more first control units of the plurality of controls units; preventing one or more selection signals from one or more first selection units from passing through the one or more first control units; preventing the one or more first control units from providing a start signal to one or more first groups of scan units; maintaining a constant voltage output in scan units in the one or more first groups of scan units; and displaying an image in the one or more first display areas corresponding to the one or more first groups of scan units with the first refresh frequency.

[0017] Optionally, the method further comprises providing an enabling signal to one or more second control units of the plurality of controls units; allowing one or more selection signals from one or more second selection units to pass through the one or more second control units; providing, by the one or more second control units, one or more start signal to one or more second groups of scan units; and displaying images in the one or more second display areas corresponding to the one or more second groups of scan units with the second refresh frequency.

[0018] Optionally, the display panel includes one or more first display areas and one or more second display areas; the one or more first display areas are configured to display images with a first refresh frequency; the one or more second display areas are configured to display images with a second refresh frequency; the second refresh frequency is greater than the first refresh frequency; wherein the method comprises providing one or more selection signals from one or more first selection units to one or more first control units; providing a disabling signal to one or more first control units, disallowing the one or more selection signals from passing through the one or more first control units, the one or more first control units configured not to provide a start signal to one or more first groups of scan units; and displaying an image with a first refresh frequency in one or more first display areas corresponding to the one or more first groups of scan units.

[0019] Optionally, the method further comprises providing one or more selection signals from one or more second selection units to one or more second control units; providing an enabling signal to one or more second control units, allowing the one or more selection signals to pass through the one or more second control units; providing a start signal from the one or more second control units to one or more second groups of scan units; and displaying an image with a second refresh frequency in one or more second display areas corresponding to one or more second groups of scan units.

[0020] Optionally, in a frame of image, each of the one or more second selection units is configured to provide multiple selection signals to a corresponding second control unit of the one or more second control units.

[0021] Optionally, the display panel includes one or more first display areas and one or more second display areas; the one or more first display areas are configured to display images with a first refresh frequency; the one or more second display areas are configured to display images with a second refresh frequency; the second refresh frequency is greater than the first refresh frequency; wherein the method comprises providing a plurality of selection signals from a plurality of selection units to a plurality of control units, respectively; providing an enabling signal to a plurality of control units, allowing the plurality of selection signals to pass through the plurality of control units, respectively; providing start signals from the plurality of control units to a plurality of groups of scan units; and displaying an image with a second refresh frequency in a display area of the display panel.

[0022] Optionally, the display panel comprises a plurality of areas; wherein a signal frequency of the respective selection unit is configured to be higher than a base frequency, thereby enabling a refresh frequency of one or more areas of the plurality of areas to be higher than the base frequency. BRIEF DESCRIPTION OF THE FIGURES

[0023] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0024] FIG. 1 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure.

[0025] FIG. 2 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure.

[0026] FIG. 3 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure.

[0027] FIG. 4 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure.

[0028] FIG. 5 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure.

[0029] FIG. 6 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure.

[0030] FIG. 7 is a circuit diagram of a respective scan unit or a respective selection unit in some embodiments according to the present disclosure.

[0031] FIG. 8 is a timing diagram illustrating an operation of the respective scan unit or the respective selection unit illustrated in FIG. 7.

[0032] FIG. 9 is a circuit diagram of a respective scan unit or a respective selection unit in some embodiments according to the present disclosure.

[0033] FIG. 10 is a circuit diagram of a respective scan unit or a respective selection unit in some embodiments according to the present disclosure.

[0034] FIG. 11 is a circuit diagram of a respective control unit in some embodiments according to the present disclosure.

[0035] FIG. 12 is a circuit diagram of a respective control unit in some embodiments according to the present disclosure.

[0036] FIG. 13 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure.

[0037] FIG. 14A a diagram illustrating the structure of a display apparatus in some embodiments according to the present disclosure.

[0038] FIG. 14B is a timing diagram illustrating an operation of a display apparatus illustrated in FIG. 14A.

[0039] FIG. 15A a diagram illustrating the structure of a display apparatus in some embodiments according to the present disclosure.

[0040] FIG. 15B is a timing diagram illustrating an operation of a display apparatus illustrated in FIG. 15A.

[0041] FIG. 16A a diagram illustrating the structure of a display apparatus in some embodiments according to the present disclosure.

[0042] FIG. 16B is a timing diagram illustrating an operation of a display apparatus illustrated in FIG. 16A.DETAILED DESCRIPTION

[0043] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0044] Generally speaking, a display panel (e.g., a mobile phone) typically has only one refresh rate per frame. During high refresh rates, the display panel refreshes from top to bottom at a high frequency; during low refresh rates, the display panel refreshes at a low frequency from top to bottom. However, high refresh rates result in high power consumption, which is a challenge for battery capacity and lifespan. On the other hand, low refresh rates can cause flickering or reduced fluidity in the display.

[0045] The inventors of the present disclosure discover that High Refresh Distribution (HRD) may be used, where the GOA (Gate on Array) circuit partitions the display panel into zones. In areas that don't require frequent refreshing, the power consumption can be reduced during high refresh rate usage, thereby improving battery life, while the areas that do require frequent refreshing can maintain a high refresh rate. For example, the inventors of the present disclosure discover that a latch may be used to store the GOA output in low-refresh regions without the need for GOA cascading transmission, the time saved in the low-refresh regions can be allocated to the high-refresh regions, further increasing the refresh rate in those areas.

[0046] FIG. 1 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure. Referring to FIG. 1, a display apparatus in some embodiments includes a scan circuit SC and a display panel DP. The scan circuit SC is configured to provide control signals to the display panel DP. Referring to FIG. 1, the scan circuit SC in some embodiments includes N number of stages. A respective stage of the N number of stages includes a respective scan unit. As depicted in FIG. 1, the scan circuit SC in some embodiments includes a 1st scan unit SU1, a 2nd scan unit SU2, ..., a n-th scan unit SUn, a (n+1) -th scan unit SU (n+1) , ..., an (N-1) -th scan unit SU (N-1) , and an N-th scan unit SUN. The N number of scan units are configured to provide N number of control signals (e.g., gate signals, reset control signals, or light emission control signals) to a plurality of rows of subpixels (e.g., N number of rows of subpixels) . An n-th scan unit is configured to receive a start signal STV or an output signal from an output terminal of a previous scan unit (e.g., a (n-1) -th scan unit SU (n-1) , a (n-2) -th scan unit, or a (n-3) -th scan unit) . As used herein, the term “previous scan unit” is not limited to immediately previous scan unit (e.g., the (n-1) -th scan unit) , but includes any appropriate previous scan unit (e.g., the (n-2) -th scan unit, or the (n-3) -th scan unit) . In FIG. 1, the 1st scan unit SU1 is configured to receive the start signal STV as the input signal, the 2nd scan unit SU2 is configured to receive an output signal from the 1st scan unit SU1 as an input signal, the n-th scan unit SUn is configured to receive an output signal from the (n-1) -th scan unit SU (n-1) as an input signal, the (n+1) -th scan unit SU (n+1) is configured to receive an output signal from the n-th scan unit as an input signal, the (N-1) -th scan unit SU (N-1) is configured to receive an output signal from an (N-2) -th scan unit as an input signal, and the N-th scan unit is configured to receive an output signal from the (N-1) -th scan unit as an input signal. FIG. 1 shows the scan direction of the method of operating the scan circuit.

[0047] In FIG. 1, the 1st scan unit SU1 is configured to output a first control signal to the display panel DP, the 2nd scan unit SU2 is configured to output a second control signal to the display panel DP, the n-th scan unit SUn is configured to output a n-th control signal to the display panel DP, the (n+1) -th scan unit SU (n+1) is configured to output an (n+1) -th control signal to the display panel DP, the (N-1) -th scan unit SU (N-1) is configured to output an (N-1) -th control signal to the display panel DP, and the N-th scan unit is configured to output an N-th control signal to the display panel DP.

[0048] FIG. 2 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure. Referring to FIG. 2, a display apparatus in some embodiments includes a scan circuit SC and a display panel DP. The scan circuit SC is configured to provide control signals to the display panel DP. Referring to FIG. 2, the scan circuit SC in some embodiments includes N number of stages. A respective stage of the N number of stages includes a respective scan unit of a plurality of scan units and a respective control unit of a plurality of control units CU. As depicted in FIG. 2, the scan circuit SC in some embodiments includes a 1st scan unit SU1, a 2nd scan unit SU2, ..., a n-th scan unit SUn, a (n+1) -th scan unit SU (n+1) , ..., an (N-1) -th scan unit SU (N-1) , and an N-th scan unit SUN. The N number of scan units are configured to provide N number of control signals (e.g., gate signals, reset control signals, or light emission control signals) to a plurality of rows of subpixels (e.g., N number of rows of subpixels) . An n-th scan unit is configured to receive a start signal STV or an output signal from an output terminal of a previous scan unit (e.g., a (n-1) -th scan unit SU (n-1) , a (n-2) -th scan unit, or a (n-3) -th scan unit) . In FIG. 2, the 1st scan unit SU1 is configured to receive the start signal STV as the input signal, the 2nd scan unit SU2 is configured to receive an output signal from the 1st scan unit SU1 as an input signal, the (n-1) -th scan unit SU (n-1) is configured to receive an output signal from an (n-2) -th scan unit as an input signal, the n-th scan unit SUn is configured to receive an output signal from the (n-1) -th scan unit SU (n-1) as an input signal, the (N-1) -th scan unit SU (N-1) is configured to receive an output signal from an (N-2) -th scan unit as an input signal, and the N-th scan unit is configured to receive an output signal from the (N-1) -th scan unit as an input signal. FIG. 2 shows the scan direction of the method of operating the scan circuit.

[0049] To save power and achieve different display frequencies for the same display panel, a high refresh rate is used for dynamic content like animations and videos to ensure smoother playback, while low refresh rates are employed for less important information, such as text and backgrounds, or for content that changes slowly. The scan circuit SC in FIG. 2 includes a plurality of control units CU connected to the plurality of scan units, respectively. In some embodiments, the 1st scan unit SU1 is configured to output a first control signal to a first control unit of the plurality of control units CU, the 2nd scan unit SU2 is configured to output a second control signal to a second control unit of the plurality of control units CU, the n-th scan unit SUn is configured to output a n-th control signal to an n-th control unit of the plurality of control units CU, the (n+1) -th scan unit SU (n+1) is configured to output an (n+1) -th control signal to an (n+1) -th control unit of the plurality of control units CU, the (N-1) -th scan unit SU (N-1) is configured to output an (N-1) -th control signal to an (N-1) -th control unit of the plurality of control units CU, and the N-th scan unit is configured to output an N-th control signal to an N-th control unit of the plurality of control units CU.

[0050] FIG. 3 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure. Referring to FIG. 2, the display apparatus in some embodiments further includes one or more enabling signal lines ENL configured to provide control signals to the plurality of control units to turn them on or off. In some embodiments, the display panel includes one or more first display areas A1 and one or more second display areas A2. The one or more first display areas A1 and the one or more second display areas A2 are configured to display images with different refresh frequencies. In one example, the one or more first display areas A1 are configured to display images with a first refresh frequency, the one or more second display areas A2 are configured to display images with a second refresh frequency, the first refresh frequency and the second refresh frequency are different from each other. Enabling signals (e.g., the low voltage level portion of the signal EN) provided by the one or more enabling signal lines ENL corresponding to the one or more first display areas A1 and the one or more second display areas A2 are shown in FIG. 3.

[0051] In one example, the selection signal for controlling the control units corresponding to the one or more first display areas A1 has a low voltage level, the selection signal for controlling the control units corresponding to the one or more second display areas A2 has a high voltage level. In another example, the control units corresponding to the one or more first display areas A1 are turned off, so that the control signal output from the scan units connected to the control units corresponding to the one or more first display areas A1 are not provided to the one or more first display areas A1. In another example, the control units corresponding to the one or more second display areas A2 are turned on, so that the control signal output from the scan units connected to the control units corresponding to the one or more second display areas A2 are provided to the one or more second display areas A2.

[0052] The simplest idea for frequency division driving is to eliminate the scan circuit, allowing the integrated circuit (IC) to provide control signals to the display panel for direct control, which are then input to the display area. FIG. 4 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure. Referring to FIG. 4, the display apparatus in some embodiments includes a plurality of control signal lines CSL. The plurality of control signal lines CSL are configured to provide control signals to the display panel DP, without a scan circuit. In some embodiments, a respective control signal line of the plurality of control signal lines CSL is connected to a respective row of subpixels of a plurality of rows of subpixels in the display panel. The respective control signal line is configured to provide control signals to the respective row of subpixels. However, without the scan circuit, the display apparatus not only requires a large number of IC pins but also imposes high demands on the bezel of the display apparatus.

[0053] FIG. 5 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure. Referring to FIG. 5, the display apparatus in some embodiments includes a plurality of start signal lines (e.g., Sa, Sb, Sc, Sd, Se, and Sf) , and a scan circuit including a plurality of scan units. In some embodiments, the plurality of scan units are grouped into a plurality of groups of scan units (e.g., SUa, SUb, SUc, SUd, SUe, and SUf) . A respective start signal line of the plurality of start signal lines is configured to provide a respective start signal to a respective group of scan units of the plurality of groups of scan units. In some embodiments, the display panel DP includes a plurality of display areas (e.g., a, b, c, d, e, and f) . In some embodiments, scan units in the respective group of scan units are configured to provide control signals to a respective display area of the plurality of display areas. The inventors of the present disclosure discover that the method and display apparatus illustrated in FIG. 5 require a fixed number of frequency division regions (e.g., a to f) because the number of start signal lines is limited. An arbitrary frequency division for display cannot be achieved. For example, if the display apparatus includes six start signal lines, the display panel DP can only have six display areas for frequency division.

[0054] Accordingly, the present disclosure provides, inter alia, a display apparatus and a method of driving a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a display apparatus. In some embodiments, the display apparatus includes a display panel, and a scan circuit configured to provide control signals to the display panel. Optionally, the scan circuit comprises a plurality of stages, a respective stage of the plurality of stages comprising a respective scan unit of a plurality of scan units. Optionally, the plurality of scan units are grouped into N number of groups, N being a positive integer greater than 2. Optionally, a respective group of scan units comprises one or more scan units. Optionally, a respective scan unit of the one or more scan units in the respective group of scan units is connected to one or more rows of subpixels in the display panel. Optionally, the scan circuit further comprises N number of control units connected to the N number of groups of scan units, and N number of selection units connected to the N number of control units, respectively. Optionally, a respective control unit of the N number of control units is configured to provide a start signal to the respective group of scan units of the N number of groups of scan units. Optionally, a respective selection unit of the N number of selection units is configured to transmit one or more selection signals to the respective control unit.

[0055] FIG. 6 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure. Referring to FIG. 6, the display apparatus in some embodiments includes a scan circuit SC and a display panel DP. The scan circuit SC is configured to provide control signals to the display panel DP. Referring to FIG. 6, the scan circuit SC in some embodiments includes a plurality of stages. A respective stage of the plurality of stages includes a respective scan unit of a plurality of scan units.

[0056] In some embodiments, the plurality of scan units are grouped into N number of groups, includes a first group of scan units (e.g., SU1) , …, an n-th group of scan units (e.g., SUn) , …, and an N-th group of scan units (e.g., SUN) . A respective group of scan units includes one or more scan units (e.g., multiple scan units) . A respective scan unit of the one or more scan units in the respective group of scan units is connected to one or more rows of subpixels in the display panel DP.

[0057] In some embodiments, the scan circuit SC further includes N number of control units (e.g., CU1, …, CUn, …, CUN) connected to the N number of groups of scan units, respectively. For example, scan units in a first group of scan units are denoted as SU1, scan units in an n-th group of scan units are denoted as SUn, and scan units in an N-th group of scan units are denoted as SUN.

[0058] In some embodiments, a respective control unit of the N number of control units is configured to provide a start signal to the respective group of scan units of the N number of groups of scan units. In some embodiments, when the respective group of scan units of the N number of groups of scan units receives the start signal from the respective control unit of the N number of control units, the respective group of scan units is configured to output control signals stage-by-stage, e.g., in a cascaded manner, to a respective display area of the display panel DP in which the subpixels are configured to receive the control signals output from the respective group of scan units.

[0059] In some embodiments, the scan circuit SC further includes N number of selection units (e.g., SLU1, …SLUn, …, SLUN) connected to the N number of control units (e.g., CU1, …, CUn, …, CUN) , respectively. A respective selection unit of the N number of selection units is connected to a respective control unit of the N number of control units. The respective selection unit is configured to transmit one or more selection signals to the respective control unit. The one or more selection signals are configured to control the respective control unit to transmit one or more start signals to the respective group of scan units.

[0060] The plurality of selection units depicted in FIG. 6 are equivalent to addressing units. Compared to the related display apparatuses and driving methods, the advantage of the display apparatus and driving method according to the present disclosure resides in that the display apparatus (e.g., an integrated circuit of the display apparatus) first makes a decision through the plurality of selection units, issuing instructions to corresponding rows for either high-frequency refreshing or low-frequency maintenance. If high-frequency refresh is required, both the plurality of selection units and the plurality of scan units operate normally for the refresh. However, during low-frequency display, after the integrated circuit provides the information, the plurality of selection units handle the refresh and cascading, while the plurality of scan units maintain its previous state.

[0061] Various appropriate selection units may be implemented in the present disclosure. Examples of appropriate selection units include a plurality of cascading units, with each cascading unit being a 10T3C, 12T3C, or 16T3C unit. Additionally, the selection units may include one or more transistors.

[0062] In some embodiments, the plurality of selection units includes N number of stages cascaded. In some embodiments, the plurality of scan units includes (m *N) number of stages cascaded, wherein m and N are positive integers. In some embodiments, a respective group of scan units of the plurality of groups of scan units include m number of stages cascaded. In one example, m = 2. In another example, m = 4. In another example, m = 6. In another example, m = 8. In another example, m = 10. In another example, m = 12. In another example, m = 14. In another example, m = 16. In another example, m = 18. In another example, m = 20.

[0063] In some embodiments, the plurality of selection units includes a 1st selection unit SLU1, …, an n-th selection unit SLUn, …, and an N-th selection unit SLUN. In some embodiments, the n-th selection unit SLUn is configured to receive a start signal or an output signal from an output terminal of a previous selection unit (e.g., a (n-1) -th selection unit, a (n-2) -th scan unit, or a (n-3) -th scan unit) . As used herein, the term “previous selection unit” is not limited to immediately previous selection unit (e.g., the (n-1) -th selection unit) , but includes any appropriate previous selection unit (e.g., the (n-2) -th selection unit, or the (n-3) -th selection unit) .

[0064] In FIG. 6, the 1st selection unit SLU1 is configured to receive a start signal as the input signal, the 2nd selection unit is configured to receive an output signal from the 1st selection unit SLU1 as an input signal, the n-th selection unit SLUn is configured to receive an output signal from the (n-1) -th selection unit as an input signal, the (n+1) -th selection unit is configured to receive an output signal from the n-th selection unit SLUn as an input signal, the (N-1) -th selection unit is configured to receive an output signal from an (N-2) -th selection unit as an input signal, and the N-th selection unit SLUN is configured to receive an output signal from the (N-1) -th selection unit as an input signal.

[0065] In FIG. 6, the 1st selection unit SLU1 is configured to output a first selection signal to a first control unit of the plurality of control units, the 2nd selection unit is configured to output a second selection signal to a second control unit of the plurality of control units, the n-th selection unit SLUn is configured to output an n-th selection signal to an n-th control unit of the plurality of control units, the (n+1) -th selection unit is configured to output an (n+1) -th selection signal to an (n+1) -th control unit of the plurality of control units, the (N-1) -th selection unit is configured to output an (N-1) -th selection signal to an (N-1) -th control unit of the plurality of control units, and the N-th selection unit is configured to output an N-th selection signal to an N-th control unit of the plurality of control units.

[0066] Various appropriate scan units may be implemented in the present disclosure.

[0067] FIG. 7 is a circuit diagram of a respective scan unit or a respective selection unit in some embodiments according to the present disclosure. Referring to FIG. 7, the respective scan unit or the respective selection unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a first processing subcircuit PSC1, a second processing subcircuit PSC2, and a third processing subcircuit PSC3.

[0068] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a first power supply signal VGL or a second power supply signal VGH to an output terminal TM4 in response to voltages of a fourth node N4 and a first node N1. Optionally, the output subcircuit OSC includes a ninth transistor T9 and a tenth transistor T10.

[0069] The ninth transistor T9 is coupled between a first power supply signal VGL and the output terminal TM4. A gate electrode of the ninth transistor T9 is coupled to the fourth node N4. The ninth transistor T9 may be turned on or off depending on the voltage of the fourth node N4. Optionally, when the ninth transistor T9 is turned on, the voltage of the first power supply signal VGL is provided to the output terminal TM4, which (annotated as OUTc in FIG. 7) may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0070] The tenth transistor T10 is coupled between the output terminal TM4 and a second power supply signal VGH. A gate electrode of the tenth transistor T10 is coupled to the first node N1. The tenth transistor T10 may be turned on or off depending on the voltage of the first node N1. Optionally, when the tenth transistor T10 is turned on, the voltage of the second power supply signal VGH is provided to the output terminal TM4, which (annotated as OUTc in FIG. 7) may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0071] In some embodiments, the input subcircuit ISC is configured to control the voltages of the first node N1 in response to signals provided to the first input terminal TM1 and the second input terminal TM2, respectively. Optionally, the input subcircuit ISC includes a first transistor T1.

[0072] The first transistor T1 is coupled between the first input terminal TM1 and the first node N1. A gate electrode of the first transistor T1 is coupled to the second input terminal TM2. When the first clock signal CK is provided to the second input terminal TM2, the first transistor T1 is turned on to electrically couple the first input terminal TM1 with the first node N1.

[0073] In some embodiments, the first processing subcircuit PSC1 is configured to control the voltage of the fourth node N4 in response to the voltages of the first node N1. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8 and a second capacitor C2.

[0074] The eighth transistor T8 is coupled between the first power supply signal VGL and the fourth node N4. A gate electrode of the eighth transistor T8 is coupled to the first node N1. The eighth transistor T8 may be turned on or off depending on the voltage of the first node N1. Optionally, when the eighth transistor T8 is turned on, the voltage of the first power supply signal VGL may be provided to the fourth node N4.

[0075] The second capacitor C2 is coupled between the first power supply signal VGL and the fourth node N4. Optionally, the second capacitor C2 is configured to charge a voltage to be applied to the fourth node N4. Optionally, the second capacitor C2 is configured to stably maintain the voltage of the fourth node N4.

[0076] In some embodiments, the second processing subcircuit PSC2 is coupled to a fifth node N5, and is configured to control the voltage of the fourth node N4 in response to a signal input to the third input terminal TM3. Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6, a seventh transistor T7, and a first capacitor C1.

[0077] A first terminal of the first capacitor C1 is coupled to the fifth node N5, and a second terminal of the first capacitor C1 is coupled to a third node N3 that is a common node between the sixth transistor T6 and the seventh transistor T7.

[0078] The sixth transistor T6 is coupled between the third node N3 and the fifth node N5. A gate electrode of the sixth transistor T6 is coupled to the fifth node N5. The sixth transistor T6 may be turned on depending on the voltage of the fifth node N5 so that a voltage corresponding to the second clock signal CB provided to the third input terminal TM3 may be applied to the third node N3.

[0079] The seventh transistor T7 is coupled between the fourth node N4 and the third node N3. A gate electrode of the seventh transistor T7 is coupled to the third input terminal TM3. The seventh transistor T7 may be turned on in response to the second clock signal CB provided to the third input terminal TM3, and thus, applies the voltage of the first power supply signal VGL to the third node N3.

[0080] In some embodiments, the third processing subcircuit PSC3 is configured to control the voltage of the second node N2. Optionally, the third processing subcircuit PSC3 includes a second transistor T2, a third transistor T3, a fourth transistor T4, and a fifth transistor T5.

[0081] The fifth transistor T5 is coupled between the first power supply signal VGL and the fourth transistor T4. A gate electrode of the fifth transistor T5 is coupled to the second node N2. The fifth transistor T5 may be turned on or off depending on the voltage of the second node N2.

[0082] The fourth transistor T4 is coupled between the fifth transistor T5 and the first node. A gate electrode of the fourth transistor T4 is configured to be provided with the second clock signal CB provided to the third input terminal TM3. A first electrode of the fourth transistor T4 is coupled to the first node N1. A second electrode of the fourth transistor T4 is coupled to the second electrode of the fifth transistor T5.

[0083] The second transistor T2 is coupled between the second node N2 and the second input terminal TM2. A gate electrode of the second transistor T2 is coupled to the first node N1.

[0084] The third transistor T3 is coupled between the second node N2 and the second power supply signal VGH. A gate electrode of the third transistor T3 is coupled to the second input terminal TM2. When the first clock signal CK is provided to the second input terminal TM2, the third transistor T3 may be turned on so that the voltage of the second power supply signal VGH may be provided to the second node N2.

[0085] The present disclosure may be implemented in scan circuits having transistors of various types, including a scan circuit having p-type transistors, a scan circuit having n-type transistors, and a scan circuit having one or more p-type transistors and one or more n-type transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0086] In some embodiments, referring to FIG. 7, each of the first to tenth transistors T1 to T10 may be formed of an n-type transistor such as a metal oxide transistor. In some embodiments, the gate-on voltage of the first to tenth transistors T1 to T10 may be set to a high level, and the gate-off voltage thereof may be set to a low level.

[0087] In alternative embodiments, each of the first to tenth transistors T1 to T10 may be formed of a p-type transistor. In some embodiments, the gate-on voltage of the first to tenth transistors T1 to T10 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0088] FIG. 8 is a timing diagram illustrating an operation of the respective scan unit or the respective selection unit illustrated in FIG. 7. Referring to FIG. 8, the operation of the respective scan unit in some embodiments includes a first period p1, a second period p2, a third period p3, a fourth period p4, and a fifth period p5.

[0089] In some embodiments, during a first period p1, the first clock signal CK is provided to the second input terminal TM2. The first transistor T1 and the third transistor T3 are turned on.Furthermore, during the first period p1, the second clock signal CB is not provided to the third input terminal TM3, the fourth transistor T4 and the seventh transistor T7 is turned off.

[0090] In some embodiments, during the first period p1, the start signal STV or the output signal OUTp from the output terminal of the previous scan unit to be provided to the first input terminal TM1 has the high level, a high voltage (e.g., the voltage of the second power supply signal VGH) may be applied to the first node N1. When the first node N1 is set to the high voltage, the second transistor T2, the eighth transistor T8, and the tenth transistor T10 are turned on.

[0091] In some embodiments, when the second transistor T2 is turned on, the voltage of the first clock signal CK is provided to the second node N2. The fifth transistor T5 and the sixth transistor T6 are turned on.

[0092] In some embodiments, when the third transistor T3 is turned on, the voltage of the second power supply signal VGH is provided to the second node N2. The fifth transistor T5 and the sixth transistor T6 are turned on.

[0093] In some embodiments, when the eighth transistor T8 is turned on, the voltage of the first power supply signal VGL is provided to the fourth node N4. The ninth transistor T9 is turned off.

[0094] In some embodiments, when the tenth transistor T10 is turned on, the voltage of the second power supply signal VGH is provided to the output terminal TM4. During the first period p1, the gate driving signal are not provided to the n-th stage gate line.

[0095] In some embodiments, during a second period p2, the supply of the first clock signal CK to the second input terminal TM2 is interrupted. The first transistor T1 and the third transistor T3 are turned off. The first node N1 maintains the voltages of the preceding period. Since the first node N1 remains in the high voltage state, the second transistor T2, the eighth transistor T8, and the tenth transistor T10 remain turned on. When the eighth transistor T8 remains turned on, the voltage of the first power supply signal VGL is provided to the fourth node N4. Since the fourth node N4 remains in the low voltage state, the ninth transistor T9 remains turned off.

[0096] In some embodiments, during the second period p2, the second clock signal CB is provided to the third input terminal TM3. The fourth transistor T4 and the seventh transistor T7 are turned on by the second clock signal CB provided to the third input terminal TM3. When the seventh transistor T7 is turned on, the fourth node N4 and the third node N3 are electrically coupled to each other. The third node N3 is set to the low voltage.

[0097] In some embodiments, during a third period p3, the supply of the second clock signal CB to the third input terminal TM3 is interrupted. When the supply of the second clock signal CB is interrupted, the seventh transistor T7 is turned off.

[0098] In some embodiments, during the third period p3, the start signal STV or the output signal OUTp from the output terminal of the previous scan unit is provided to the first input terminal TM1, and the first clock signal CK is provided to the second input terminal TM2. When the first clock signal CK is provided to the second input terminal TM2, the first transistor T1 and the third transistor T3 are turned on.

[0099] In some embodiments, when the first transistor T1 is turned on, the first input terminal TM1 is electrically coupled with the first node N1. The first node N1 is set to the low voltage by the start signal STV or the output signal OUTp from the output terminal of the previous scan unit that is provided to the first input terminal TM1. When the first node N1 is set to the low voltage, the second transistor T2, the eighth transistor T8, and the tenth transistor T10 are turned off.

[0100] In some embodiments, when the sixth transistor T6 is turned on, the third input terminal TM3 and the third node N3 are electrically coupled to each other. Since the second clock signal CB is not provided to the third input terminal TM3 during the third period p3, the third node N3 is maintained at the low voltage. Since the seventh transistor T7 remains turned off, the voltage of the third node N3 does not affect the voltage of the fourth node N4. The first capacitor C1 is configured to store a voltage corresponding to the turn-on level of the sixth transistor T6.

[0101] In some embodiments, during a fourth period p4, the second clock signal CB may be provided to the third input terminal TM3. When the second clock signal CB is provided to the third input terminal TM3, the seventh transistor T7 is turned on.

[0102] In some embodiments, when the seventh transistor T7 is turned on, the fourth node N4 and the third node N3 are electrically coupled to each other. The high voltage of the second clock signal CB that is provided to the third input terminal TM3 via the sixth transistor T6 that remains turned on is provided to the third node N3 and the fourth node N4. When the high voltage is provided to the fourth node N4, the ninth transistor T9 is turned on.

[0103] In some embodiments, when the ninth transistor T9 is turned on, the voltage of the first power supply signal VGL is provided to the output terminal TM4. The voltage of the first power supply signal VGL that is provided to the output terminal TM4 is provided to the n-th stage gate line as the gate driving signal.

[0104] In some embodiments, during a fifth period p5, the supply of the second clock signal CB to the third input terminal TM3 is interrupted. When the supply of the second clock signal CB is interrupted, the seventh transistor T7 is turned off. The fourth node N4 is stably maintained at the high voltage by the second capacitor C2. The ninth transistor T9 remains turned on, and the voltage of the first power supply signal VGL is provided to the n-th stage gate line as the gate driving signal.

[0105] The supply of the second clock signal CB is interrupted during the fifth period p5, so that the fourth transistor T4 remains turned off and, therefore, the voltage of the second clock signal CB does not affect the voltage of the first node N1.

[0106] FIG. 9 is a circuit diagram of a respective scan unit or a respective selection unit in some embodiments according to the present disclosure. Referring to FIG. 9, the respective scan unit or the respective selection unit in some embodiments includes an input subcircuit ISC, an output subcircuit OSC, a first processing subcircuit PSC1, a second processing subcircuit PSC2, a third processing subcircuit PSC3, a first stabilizing subcircuit SSC1, and a second stabilizing subcircuit SSC2.

[0107] In some embodiments, the output subcircuit OSC is configured to supply the voltage of a second power supply signal VGH or a first power supply signal VGL to an output terminal TM4 in response to voltages of a fourth node N4. Optionally, the output subcircuit OSC includes a ninth transistor T9 and a tenth transistor T10.

[0108] The ninth transistor T9 is coupled between a second power supply signal VGH and the output terminal TM4. A gate electrode of the ninth transistor T9 is coupled to the fourth node N4. The ninth transistor T9 may be turned on or off depending on the voltage of the fourth node N4. Optionally, when the ninth transistor T9 is turned on, the voltage of the second power supply signal VGH is provided to the output terminal TM4, which (annotated as OUTc in FIG. 9) may be transmitted to an n-th gate line and used as a gate driving signal having a gate-on level.

[0109] The tenth transistor T10 is coupled between the output terminal TM4 and a first power supply signal VGL. A gate electrode of the tenth transistor T10 is coupled to the first node N1. The tenth transistor T10 may be turned on or off depending on the voltage of the first node N1. Optionally, when the tenth transistor T10 is turned on, the voltage of the first power supply signal VGL is provided to the output terminal TM4, which (annotated as OUTc in FIG. 9) may be provided to an n-th gate line and used as a gate driving signal having a gate-off level. In one example, when the gate driving signal has a gate-off level, it may be understood that the gate driving signal is not provided.

[0110] In some embodiments, the input subcircuit ISC is configured to control the voltages of the first node N1 in response to signals provided to the first input terminal TM1 and the second input terminal TM2, respectively. Optionally, the input subcircuit ISC includes a first transistor T1.

[0111] The first transistor T1 is coupled between the first input terminal TM1 and the first node N1. A gate electrode of the first transistor T1 is coupled to the second input terminal TM2. When the first clock signal CK is provided to the second input terminal TM2, the first transistor T1 is turned on to electrically couple the first input terminal TM1 with the first node N1.

[0112] In some embodiments, the first processing subcircuit PSC1 is configured to control the voltage of the fourth node N4 in response to the voltages of the first node N1. Optionally, the first processing subcircuit PSC1 includes an eighth transistor T8 and a second capacitor C2.

[0113] The eighth transistor T8 is coupled between the second power supply signal VGH and the fourth node N4. A gate electrode of the eighth transistor T8 is coupled to the first node N1. The eighth transistor T8 may be turned on or off depending on the voltage of the first node N1. Optionally, when the eighth transistor T8 is turned on, the voltage of the second power supply signal VGH may be provided to the fourth node N4.

[0114] The second capacitor C2 is coupled between the second power supply signal VGH and the fourth node N4. Optionally, the second capacitor C2 is configured to charge a voltage to be applied to the fourth node N4. Optionally, the second capacitor C2 is configured to stably maintain the voltage of the fourth node N4.

[0115] In some embodiments, the second processing subcircuit PSC2 is coupled to a fifth node N5, and is configured to control the voltage of the fourth node N4 in response to a signal input to the third input terminal TM3. Optionally, the second processing subcircuit PSC2 includes a sixth transistor T6, a seventh transistor T7, and a first capacitor C1.

[0116] A first terminal of the first capacitor C1 is coupled to the fifth node N5, and a second terminal of the first capacitor C1 is coupled to a third node N3 that is a common node between the sixth transistor T6 and the seventh transistor T7.

[0117] The sixth transistor T6 is coupled between the third node N3 and the fifth node N5. A gate electrode of the sixth transistor T6 is coupled to the fifth node N5. The sixth transistor T6 may be turned on depending on the voltage of the fifth node N5 so that a voltage corresponding to the second clock signal CB provided to the third input terminal TM3 may be applied to the third node N3.

[0118] The seventh transistor T7 is coupled between the fourth node N4 and the third node N3. A gate electrode of the seventh transistor T7 is coupled to the third input terminal TM3. The seventh transistor T7 may be turned on in response to the second clock signal CB provided to the third input terminal TM3, and thus, applies the voltage of the second power supply signal VGH to the third node N3.

[0119] In some embodiments, the third processing subcircuit PSC3 is configured to control the voltage of the second node N2. Optionally, the third processing subcircuit PSC3 includes a second transistor T2, a third transistor T3, a fourth transistor T4, a fifth transistor T5, and a third capacitor C3.

[0120] The fifth transistor T5 is coupled between the second power supply signal VGH and the fourth transistor T4. A gate electrode of the fifth transistor T5 is coupled to the second node N2. The fifth transistor T5 may be turned on or off depending on the voltage of the second node N2.

[0121] The fourth transistor T4 is coupled between the fifth transistor T5 and the third input terminal TM3. A first electrode of the fourth transistor T4 is configured to be provided with the second clock signal CB provided to the third input terminal TM3. A gate electrode of the fourth transistor T4 is coupled to the gate electrode of the tenth transistor T10. A second electrode of the fourth transistor T4 is coupled to the second electrode of the fifth transistor T5.

[0122] The second transistor T2 is coupled between the second node N2 and the second input terminal TM2. A gate electrode of the second transistor T2 is coupled to the first node N1.

[0123] The third transistor T3 is coupled between the second node N2 and the first power supply signal VGL. A gate electrode of the third transistor T3 is coupled to the second input terminal TM2. When the first clock signal CK is provided to the second input terminal TM2, the third transistor T3 may be turned on so that the voltage of the first power supply signal VGL may be provided to the second node N2.

[0124] The third capacitor C3 is coupled between the tenth transistor T10 and the fifth transistor T5. A first capacitor electrode of the third capacitor C3 is coupled to the second electrode of the fifth transistor T5 and the second electrode of the fourth transistor T4. A second capacitor electrode of the third capacitor C3 is coupled to the gate electrode of the fourth transistor T4 and the gate electrode of the tenth transistor T10.

[0125] In some embodiments, the first stabilizing subcircuit SSC1 is coupled between the second processing subcircuit PSC2 and the third processing subcircuit PSC3. Optionally, the first stabilizing subcircuit SSC1 is configured to limit a voltage drop width of the second node N2. Optionally, the first stabilizing subcircuit SSC1 includes an eleventh transistor T11.

[0126] The eleventh transistor T11 is coupled between the second node N2 and the fifth node N5. A gate electrode of the eleventh transistor T11 is coupled to the first power supply signal VGL. Since the first power supply signal VGL has a gate-on level voltage, the eleventh transistor T11 may always remain turned on. Therefore, the second node N2 and the fifth node N5 may be maintained at the same voltage, and operated as substantially the same node.

[0127] In some embodiments, the second stabilizing subcircuit SSC2 is coupled between the first node N1 and the output subcircuit OSC. Optionally, the second stabilizing subcircuit SSC2 is configured to limit a voltage drop width of the first node N1. Optionally, the second stabilizing subcircuit SSC2 includes a twelfth transistor T12.

[0128] The twelfth transistor T12 is coupled between the first node N1 and a gate electrode of the tenth transistor T10. A gate electrode of the twelfth transistor T12 is coupled to the first power supply signal VGL. Since the first power supply signal VGL has a gate-on level voltage, the twelfth transistor T12 may always remain turned on. Therefore, the first node N1 and the gate electrode of the tenth transistor T10 may be maintained at the same voltage.

[0129] In some embodiments, referring to FIG. 9, each of the first to twelfth transistors T1 to T12 may be formed of an n-type transistor. In some embodiments, the gate-on voltage of the first to twelfth transistors T1 to T12 may be set to a high level, and the gate-off voltage thereof may be set to a low level.

[0130] In alternative embodiments, each of the first to twelfth transistors T1 to T12 may be formed of a p-type transistor. In some embodiments, the gate-on voltage of the first to twelfth transistors T1 to T12 may be set to a low level, and the gate-off voltage thereof may be set to a high level.

[0131] FIG. 10 is a circuit diagram of a respective scan unit or a respective selection unit in some embodiments according to the present disclosure. Referring to FIG. 10, the respective scan unit or the respective selection unit in some embodiments includes a first control transistor GT1 to an eighth control transistor GT8, a first control capacitor GC1 and a second control capacitor GC2. In some embodiments, a gate electrode of the first control transistor GT1 is electrically connected to a first clock signal terminal GCK1, a first electrode of the first control transistor GT1 is electrically connected to an input terminal GIN, a second electrode of the first control transistor GT1 is electrically connected to a first node G1; a gate electrode of the second control transistor GT2 is electrically connected to the first node G1, a first electrode of the second control transistor GT2 is electrically connected to the first clock signal terminal GCK1, the second electrode of the second control transistor GT2 is electrically connected to a second node G2; a gate electrode of the third control transistor GT3 is electrically connected to a first clock signal terminal GCK1, a first electrode of the third control transistor GT3 is electrically connected to a first power supply signal VGL, a second electrode of the third control transistor GT3 is electrically connected to the second node G2; a gate electrode of the fourth control transistor GT4 is electrically connected to the second node G2, a first electrode of the fourth control transistor GT4 is electrically connected to a second power supply signal VGH, a second electrode of the fourth control transistor GT4 is electrically connected to an output terminal GOUT; a gate electrode of the fifth control transistor GT5 is electrically connected to a third node G3, a first electrode of the fifth control transistor GT5 is electrically connected to a second clock signal terminal GCK2, a second electrode of the fifth control transistor GT5 is electrically connected to the output terminal GOUT; a gate electrode of the sixth control transistor GT6 is electrically connected to the second node G2, a first electrode of the sixth control transistor GT6 is electrically connected to the second power supply signal VGH, a second electrode of the sixth control transistor GT6 is electrically connected to a first electrode of a seventh control transistor GT7; a gate electrode of the seventh control transistor GT7 is electrically connected to the second clock signal terminal GCK2, a second electrode of the seventh control transistor GT7 is electrically connected to the first node G1; a gate electrode of the eighth control transistor GT8 is electrically connected to a first power supply signal VGL, a first electrode of the eighth control transistor GT8 is electrically connected to the first node G1, a second electrode of the eighth control transistor GT8 is electrically connected to a third node G3; a first electrode plate GC11 of a first control capacitor GC1 is electrically connected to the second node G2, a second electrode plate GC12 of the first control capacitor GC1 is electrically connected to the second power supply signal VGH; and a first electrode plate GC21 of a second control capacitor GC2 is electrically connected to the third node G3, and a second electrode plate GC22 of the second control capacitor GC2 is electrically connected to the output terminal GOUT. In one example, the first control transistor GT1 to the eighth control transistor GT8 may be a P-type transistor or may be an N-type transistor. In another example, the second power supply signal VGH provides a continuous high level signal and the first power supply signal VGL provides a continuous low level signal.

[0132] Various appropriate control units may be implemented in the present disclosure.

[0133] FIG. 11 is a circuit diagram of a respective control unit in some embodiments according to the present disclosure. Referring to FIG. 11, the respective control unit in some embodiments includes a transistor having a gate electrode configured to receive a control signal CS. The control signal CS is configured to turn on the transistor, thereby allowing the one or more selection signals to pass through the respective control unit to a respective group of scan units.

[0134] FIG. 12 is a circuit diagram of a respective control unit in some embodiments according to the present disclosure. Referring to FIG. 12, the respective control unit in some embodiments includes an inverter gating circuit. In some embodiments, the respective control unit includes a first transistor T1, a second transistor T2, and a third transistor T3. A gate electrode of the first transistor T1 is configured to receive a control signal CS. Gate electrodes of the second transistor T2 and the third transistor T3 are configured to receive a selection signal SS from a respective selection unit. Second electrodes of the second transistor T2 and the third transistor T3 are configured to output a respective start signal RSTV to a respective group of scan units. A first electrode of the first transistor T1 is configured to receive a second power supply signal VGH. A first electrode of the third transistor T3 is configured to receive a first power supply signal VGL. A first electrode of the second transistor T2 is connected to a second electrode of the first transistor T1.

[0135] In some embodiments, when the control signal CS is a low voltage signal (an enabling signal) , the selection signal SS passes through the respective control unit, and the respective control unit is configured to provide a respective start signal to a respective group of scan units. A respective display area corresponding to the respective group of scan units is configured to display an image with a second refresh frequency (e.g., a high refresh frequency) .

[0136] In some embodiments, when the control signal CS is a high voltage signal (adisabling signal) , the selection signal SS does not pass through the respective control unit, and respective control unit is configured not to provide a respective start signal to a respective group of scan units. A respective display area corresponding to the respective group of scan units is configured to display an image with a first refresh frequency (e.g., a low refresh frequency) .

[0137] The inventors of the present disclosure discover that, in the present display apparatus, the plurality of selection units perform normal cascading without carrying the load of the display area, resulting in lower power consumption. In the present display apparatus, a ratio of a number of selection units to a number of scan units is 1: m (e.g., 1: 4, 1: 8, 1: 12, or 1: 16) , wherein m is a positive integer.

[0138] FIG. 13 is a diagram illustrating a method of driving a display panel in some embodiments according to the present disclosure. Referring to FIG. 13, the display panel in some embodiments includes one or more first display areas A1 and one or more second display areas A2. The one or more first display areas A1 and the one or more second display areas A2 are configured to display images with different refresh frequencies. In one example, the one or more first display areas A1 are configured to display images with a first refresh frequency, the one or more second display areas A2 are configured to display images with a second refresh frequency, the first refresh frequency and the second refresh frequency are different from each other. In one example, the second refresh frequency is greater than the first refresh frequency.

[0139] In some embodiments, when an enabling signal is provided to an n-th control unit CUn of the plurality of controls units, a selection signal from an n-th selection unit SLUn passes through the n-th control unit, and the n-th control unit CUn is configured to provide a start signal to an n-th group of scan units. The one or more second display areas A2 corresponding to the n-th group of scan units are configured to display an image with a second refresh frequency (e.g., a high refresh frequency) .

[0140] In some embodiments, when a disabling signal is provided to a first control unit CU1 of the plurality of controls units, a selection signal from a first selection unit SLU1 does not pass through the first control unit CU1, and the first control unit CU1 is configured not to provide a start signal to a first group of scan units. Scan units in the first group of scan units maintain a constant voltage output. The one or more first display areas A1 corresponding to the first group of scan units are configured to display an image with a first refresh frequency (e.g., a low refresh frequency) .

[0141] In some embodiments, when a disabling signal is provided to an N-th control unit CUN of the plurality of controls units, a selection signal from an N-th selection unit SLUN does not pass through the N-th control unit CUN, and the N-th control unit CUN is configured not to provide a start signal to an N-th group of scan units. Scan units in the N-th group of scan units maintain a constant voltage output. The one or more first display areas A1 corresponding to the N-th group of scan units are configured to display an image with a first refresh frequency (e.g., a low refresh frequency) .

[0142] The time saved in the one or more first display areas A1 is allocated to the one or more second display areas A2. By increasing the frequency of the selection units, the one or more second display areas A2 can achieve higher frequency operation. For example, in a display panel with 2400 gate lines divided into a first area, a second area, and a third area, the groups of scan units corresponding to the first area and the third area are inactive, leaving only the second area with 800 gate lines active. The second area can use the additional time for ultra-high-frequency operation, such as 240Hz or 360Hz (with a base frequency of 120Hz) , achieving multi-frequency display with ultra-low power consumption in the first area and the third area, and ultra-high-frequency smooth display in the second area.

[0143] In some embodiments, the display panel comprises a plurality of areas. Optionally, a signal frequency of the respective selection unit is configured to be higher than a base frequency, thereby enabling a refresh frequency of one or more areas of the plurality of areas to be higher than the base frequency. As used herein, the term base frequency refers to a frequency at which the display panel operates during normal refreshing. The base frequency serves as the default or foundational frequency used for refreshing all areas of the display when no special or enhanced refresh operations are applied. This frequency ensures consistent and stable performance across the entire display under typical usage conditions.

[0144] FIG. 14A a diagram illustrating the structure of a display apparatus in some embodiments according to the present disclosure. FIG. 14B is a timing diagram illustrating an operation of a display apparatus illustrated in FIG. 14A. Referring to FIG. 14A and FIG. 14B, the display panel in some embodiments includes one or more first display areas A1 and one or more second display areas A2. The one or more first display areas A1 and the one or more second display areas A2 are configured to display images with different refresh frequencies. In one example, the one or more first display areas A1 are configured to display images with a first refresh frequency, the one or more second display areas A2 are configured to display images with a second refresh frequency, the first refresh frequency and the second refresh frequency are different from each other. In one example, the second refresh frequency is greater than the first refresh frequency.

[0145] In some embodiments, the method of driving a display apparatus in some embodiments includes, in a first mode, providing one or more selection signals from one or more first selection units (e.g., SLU1 or SLUN in FIG. 14A) to one or more first control units (e.g., CU1 or CUN in FIG. 14A) ; providing a disabling signal (e.g., a high voltage portion of a control signal CS provided by one or more enabling signal lines ENL) to one or more first control units (e.g., CU1 or CUN in FIG. 14A) , disallowing the one or more selection signals from passing through the one or more first control units, the one or more first control units configured not to provide a start signal to one or more first groups of scan units (e.g., SU1 or SUN in FIG. 14A) ; and displaying an image with a first refresh frequency (e.g., a low refresh frequency) in one or more first display areas A1 corresponding to the one or more first groups of scan units. Scan units in the one or more first groups of scan units maintain a constant voltage output, e.g., by a latch circuit.

[0146] Various appropriate latch circuits may be implemented in the present disclosure. The latch circuit is configured to allow certain areas of the display to maintain a constant voltage on the subpixels, without the need for continuous refreshing. In some embodiments, the latch circuit is configured to store a last voltage state of subpixels in a display area (e.g., the one or more first display areas) that are operating at a low refresh frequency. Once the subpixels are set to a specific voltage level (e.g., to display a specific brightness or color) , the latch circuit ensures that the voltage remains constant, even without additional refresh signals. Examples of latch circuits include flip-flop circuits and capacitors. These circuits can hold or “latch” the voltage applied to the subpixels after the last refresh, effectively preventing the voltage from decaying over time, which would otherwise cause the display to fade or flicker.

[0147] In some embodiments, in the first mode, the method further includes providing one or more selection signals from one or more second selection units (e.g., SLUn in FIG. 14A) to one or more second control units (e.g., CUn in FIG. 14A) ; providing an enabling signal (e.g., a low voltage portion of a control signal CS provided by one or more enabling signal lines ENL) to one or more second control units (e.g., CUn in FIG. 14A) , allowing the one or more selection signals to pass through the one or more second control units; providing a start signal from the one or more second control units to one or more second groups of scan units (e.g., SUn in FIG. 14A) ; and displaying an image with a second refresh frequency (e.g., a high refresh frequency) in one or more second display areas A2 corresponding to one or more second groups of scan units.

[0148] In some embodiments, in a frame of image, in the first mode, each of the one or more second selection units (e.g., SLUn in FIG. 14A) is configured to provide a single selection signal to a corresponding second control unit of the one or more second control units (e.g., CUn in FIG. 14A) .

[0149] FIG. 15A a diagram illustrating the structure of a display apparatus in some embodiments according to the present disclosure. FIG. 15B is a timing diagram illustrating an operation of a display apparatus illustrated in FIG. 15A. Referring to FIG. 15A and FIG. 15B, the display panel in some embodiments includes one or more first display areas A1 and one or more second display areas A2. The one or more first display areas A1 and the one or more second display areas A2 are configured to display images with different refresh frequencies. In one example, the one or more first display areas A1 are configured to display images with a first refresh frequency, the one or more second display areas A2 are configured to display images with a second refresh frequency, the first refresh frequency and the second refresh frequency are different from each other. In one example, the second refresh frequency is greater than the first refresh frequency.

[0150] In some embodiments, the method of driving a display apparatus in some embodiments includes, in a second mode, providing one or more selection signals from one or more first selection units (e.g., SLU1 or SLUN in FIG. 15A) to one or more first control units (e.g., CU1 or CUN in FIG. 15A) ; providing a disabling signal (e.g., a high voltage portion of a control signal CS provided by one or more enabling signal lines ENL) to one or more first control units (e.g., CU1 or CUN in FIG. 15A) , disallowing the one or more selection signals from passing through the one or more first control units, the one or more first control units configured not to provide a start signal to one or more first groups of scan units (e.g., SU1 or SUN in FIG. 15A) ; and displaying an image with a first refresh frequency (e.g., a low refresh frequency) in one or more first display areas A1 corresponding to the one or more first groups of scan units. Scan units in the one or more first groups of scan units maintain a constant voltage output, e.g., by a latch circuit.

[0151] In some embodiments, in the second mode, the method further includes providing one or more selection signals from one or more second selection units (e.g., SLUn in FIG. 15A) to one or more second control units (e.g., CUn in FIG. 15A) ; providing an enabling signal (e.g., a low voltage portion of a control signal CS provided by one or more enabling signal lines ENL) to one or more second control units (e.g., CUn in FIG. 15A) , allowing the one or more selection signals to pass through the one or more second control units; providing a start signal from the one or more second control units to one or more second groups of scan units (e.g., SUn in FIG. 15A) ; and displaying an image with a second refresh frequency (e.g., a high refresh frequency) in one or more second display areas A2 corresponding to one or more second groups of scan units.

[0152] In some embodiments, in a frame of image, in the second mode, each of the one or more second selection units (e.g., SLUn in FIG. 15A) is configured to provide multiple (e.g., 2) selection signals to a corresponding second control unit of the one or more second control units (e.g., CUn in FIG. 15A) .

[0153] FIG. 16A a diagram illustrating the structure of a display apparatus in some embodiments according to the present disclosure. FIG. 16B is a timing diagram illustrating an operation of a display apparatus illustrated in FIG. 16A. Referring to FIG. 16A and FIG. 16B, the display panel in some embodiments includes one or more first display areas A1 and one or more second display areas A2. The one or more first display areas A1 and the one or more second display areas A2 are configured to display images with different refresh frequencies. In one example, the one or more first display areas A1 are configured to display images with a first refresh frequency, the one or more second display areas A2 are configured to display images with a second refresh frequency, the first refresh frequency and the second refresh frequency are different from each other. In one example, the second refresh frequency is greater than the first refresh frequency.

[0154] In some embodiments, the method of driving a display apparatus in some embodiments includes, in a third mode, providing a plurality of selection signals from a plurality of selection units (e.g., SLU1 to SLUN in FIG. 16A) to a plurality of control units (e.g., CU1 to CUN in FIG. 16A) , respectively; providing an enabling signal to a plurality of control units (e.g., CU1 to CUN in FIG. 16A) , allowing the plurality of selection signals to pass through the plurality of control units, respectively; providing start signals from the plurality of control units to a plurality of groups of scan units (e.g., SU1 to SUN in FIG. 16A) ; and displaying an image with a second refresh frequency (e.g., a high refresh frequency) in a display area (e.g., an entirety of) of the display panel (e.g., an entirety of the display panel) .

[0155] Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus.

[0156] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.A display apparatus, comprising a display panel, and a scan circuit configured to provide control signals to the display panel;wherein the scan circuit comprises a plurality of stages, a respective stage of the plurality of stages comprising a respective scan unit of a plurality of scan units;the plurality of scan units are grouped into N number of groups, N being a positive integer greater than 2;a respective group of scan units comprises one or more scan units;a respective scan unit of the one or more scan units in the respective group of scan units is connected to one or more rows of subpixels in the display panel;wherein the scan circuit further comprises N number of control units connected to the N number of groups of scan units, and N number of selection units connected to the N number of control units, respectively;a respective control unit of the N number of control units is configured to provide a start signal to the respective group of scan units of the N number of groups of scan units; anda respective selection unit of the N number of selection units is configured to transmit one or more selection signals to the respective control unit.2.The display apparatus of claim 1, wherein the respective group of scan units of the N number of groups of scan units is configured to receive the start signal from the respective control unit of the N number of control units; andthe respective group of scan units is configured to output control signals stage-by-stage to a respective display area of the display panel in which the subpixels are configured to receive the control signals output from the respective group of scan units.3.The display apparatus of claim 1, wherein the plurality of selection units includes N number of stages cascaded;the plurality of scan units includes (m *N) number of stages cascaded, wherein m is a positive integer; andthe respective group of scan units of the plurality of groups of scan units include m number of stages cascaded.4.The display apparatus of any one of claims 1 to 3, wherein an n-th selection unit is configured to receive an output signal from an output terminal of a previous selection unit, n being an integer greater than 1; andthe n-th selection unit is configured to output an n-th selection signal to an n-th control unit of the plurality of control units.5.The display apparatus of any one of claims 1 to 4, wherein the display panel comprises one or more first display areas and one or more second display areas;wherein the one or more first display areas are configured to display images with a first refresh frequency;the one or more second display areas are configured to display images with a second refresh frequency; andthe second refresh frequency is greater than the first refresh frequency.6.The display apparatus of claim 5, wherein, when a control signal is a disabling signal, and the disabling signal is provided to one or more first control units of the plurality of controls units, one or more selection signals from one or more first selection units do not pass through the one or more first control units, and the one or more first control units are configured not to provide a start signal to one or more first groups of scan units;scan units in the one or more first groups of scan units maintain a constant voltage output; andthe one or more first display areas corresponding to the one or more first groups of scan units are configured to display an image with the first refresh frequency.7.The display apparatus of claim 6, wherein the plurality of scan units comprise a latch circuit configured to maintain the constant voltage output in the scan units in the one or more first groups of scan units.8.The display apparatus of claim 5, wherein, when a control signal is an enabling signal, and the enabling signal is provided to one or more second control units of the plurality of controls units, one or more selection signals from one or more second selection units pass through the one or more second control units, and the one or more second control units are configured to provide one or more start signal to one or more second groups of scan units; andthe one or more second display areas corresponding to the one or more second groups of scan units are configured to display images with the second refresh frequency.9.The display apparatus of claim 5, further comprising one or more enabling signal lines configured to provide enabling signals or disabling signals to the plurality of controls units.10.A method of driving a display apparatus,wherein the display apparatus includes a display panel, and a scan circuit configured to provide control signals to the display panel;wherein the scan circuit comprises a plurality of stages, a respective stage of the plurality of stages comprising a respective scan unit of a plurality of scan units;the plurality of scan units are grouped into N number of groups, N being a positive integer greater than 2;a respective group of scan units includes one or more scan units;a respective scan unit of the one or more scan units in the respective group of scan units is connected to one or more rows of subpixels in the display panel;wherein the scan circuit further comprises N number of control units connected to the N number of groups of scan units, and N number of selection units connected to the N number of control units, respectively;wherein the method comprises:providing, by a respective control unit of the N number of control units, a start signal to the respective group of scan units of the N number of groups of scan units; andtransmitting, by a respective selection unit of the N number of selection units, one or more selection signals to the respective control unit.11.The method of claim 10, further comprising:receiving, by the respective group of scan units of the N number of groups of scan units, the start signal from the respective control unit of the N number of control units; andoutputting, by the respective group of scan units, control signals stage-by-stage to a respective display area of the display panel in which the subpixels are configured to receive the control signals output from the respective group of scan units.12.The method of claim 10, further comprising:receiving, by an n-th selection unit, an output signal from an output terminal of a previous selection unit, n being an integer greater than 1; andoutputting, by the n-th selection unit, an n-th selection signal to an n-th control unit of the plurality of control units.13.The method of claim 10, wherein the display panel comprises one or more first display areas and one or more second display areas;wherein the method further comprises:displaying images in the one or more first display areas with a first refresh frequency; anddisplaying images in the one or more second display areas with a second refresh frequency;wherein the second refresh frequency is greater than the first refresh frequency.14.The method of claim 13, further comprising:providing a disabling signal to one or more first control units of the plurality of controls units;preventing one or more selection signals from one or more first selection units from passing through the one or more first control units;preventing the one or more first control units from providing a start signal to one or more first groups of scan units;maintaining a constant voltage output in scan units in the one or more first groups of scan units; anddisplaying an image in the one or more first display areas corresponding to the one or more first groups of scan units with the first refresh frequency.15.The method of claim 13, further comprising:providing an enabling signal to one or more second control units of the plurality of controls units;allowing one or more selection signals from one or more second selection units to pass through the one or more second control units;providing, by the one or more second control units, one or more start signal to one or more second groups of scan units; anddisplaying images in the one or more second display areas corresponding to the one or more second groups of scan units with the second refresh frequency.16.The method of claim 10, wherein the display panel includes one or more first display areas and one or more second display areas;the one or more first display areas are configured to display images with a first refresh frequency;the one or more second display areas are configured to display images with a second refresh frequency;the second refresh frequency is greater than the first refresh frequency;wherein the method comprises:providing one or more selection signals from one or more first selection units to one or more first control units; providing a disabling signal to one or more first control units, disallowing the one or more selection signals from passing through the one or more first control units, the one or more first control units configured not to provide a start signal to one or more first groups of scan units; anddisplaying an image with a first refresh frequency in one or more first display areas corresponding to the one or more first groups of scan units.17.The method of claim 16, further comprising:providing one or more selection signals from one or more second selection units to one or more second control units;providing an enabling signal to one or more second control units, allowing the one or more selection signals to pass through the one or more second control units;providing a start signal from the one or more second control units to one or more second groups of scan units; anddisplaying an image with a second refresh frequency in one or more second display areas corresponding to one or more second groups of scan units.18.The method of claim 16, wherein, in a frame of image, each of the one or more second selection units is configured to provide multiple selection signals to a corresponding second control unit of the one or more second control units.19.The method of claim 10, wherein the display panel includes one or more first display areas and one or more second display areas;the one or more first display areas are configured to display images with a first refresh frequency;the one or more second display areas are configured to display images with a second refresh frequency;the second refresh frequency is greater than the first refresh frequency;wherein the method comprises:providing a plurality of selection signals from a plurality of selection units to a plurality of control units, respectively;providing an enabling signal to a plurality of control units, allowing the plurality of selection signals to pass through the plurality of control units, respectively;providing start signals from the plurality of control units to a plurality of groups of scan units; anddisplaying an image with a second refresh frequency in a display area of the display panel.20.The method of claim 10, wherein the display panel comprises a plurality of areas;wherein a signal frequency of the respective selection unit is configured to be higher than a base frequency, thereby enabling a refresh frequency of one or more areas of the plurality of areas to be higher than the base frequency.

Images