Wireless cell identification

Abstract

Apparatuses, systems, and techniques to identify wireless cells. In at least one embodiment, encoded information from a first wireless cell identified by a first wireless cell identifier are decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

Description

WIRELESS CELL IDENTIFICATIONFIELD

[0001] At least one embodiment pertains to processing resources used to perform and facilitate radio access network (RAN) . For example, at least one embodiment pertains to processors or computing systems used to identify wireless cells and software containers according to various novel techniques described herein.BACKGROUND

[0002] Software containers can be used to perform various network functions to handle traffic from or to wireless cells. They provide scalability and efficiency in managing network resources. Performance of RAN can be improved through flexible deployment of software containers.BRIEF DESCRIPTION OF THE DRAWINGS

[0003] FIG. 1 illustrates an example system to allocate wireless cells for software containers, according to at least one embodiment;

[0004] FIG. 2 illustrates an example system to facilitate communication between software containers for a RAN, according to at least one embodiment;

[0005] FIG. 3 illustrates an example system to group software containers for RAN, according to at least one embodiment;

[0006] FIG. 4 illustrates an example system to scale RAN deployed via containerized software, according to at least one embodiment;

[0007] FIG. 5 illustrates another example system to scale RAN deployed via containerized software, according to at least one embodiment;

[0008] FIG. 6 illustrates an example process to assign software containers for wireless cells, according to at least one embodiment;

[0009] FIG. 7 illustrates an example process to facilitate communication between different layers, according to at least one embodiment;

[0010] FIG. 8 illustrates an example process to communicate resource usage information of software containers, according to at least one embodiment;

[0011] FIG. 9 illustrates an example process to assign loads of software containers, according to at least one embodiment;

[0012] FIG. 10 illustrates an example system to scale RAN deployed via containerized software, according to at least one embodiment;

[0013] FIG. 11 illustrates an example API to perform operations to scale RAN deployed via containerized software, according to at least one embodiment;

[0014] FIG. 12 illustrates an example data center system, according to at least one embodiment;

[0015] FIG. 13A illustrates an example of an autonomous vehicle, according to at least one embodiment;

[0016] FIG. 13B illustrates an example of camera locations and fields of view for the autonomous vehicle of FIG. 13A, according to at least one embodiment;

[0017] FIG. 13C is a block diagram illustrating an example system architecture for the autonomous vehicle of FIG. 13A, according to at least one embodiment;

[0018] FIG. 13D is a diagram illustrating a system for communication between cloud-based server (s) and the autonomous vehicle of FIG. 13A, according to at least one embodiment;

[0019] FIG. 14 is a block diagram illustrating a computer system, according to at least one embodiment;

[0020] FIG. 15 is a block diagram illustrating computer system, according to at least one embodiment;

[0021] FIG. 16 illustrates a computer system, according to at least one embodiment;

[0022] FIG. 17 illustrates a computer system, according at least one embodiment;

[0023] FIG. 18A illustrates a computer system, according to at least one embodiment;

[0024] FIG. 18B illustrates a computer system, according to at least one embodiment;

[0025] FIG. 18C illustrates a computer system, according to at least one embodiment;

[0026] FIG. 18D illustrates a computer system, according to at least one embodiment;

[0027] FIGS. 18E and 18F illustrate a shared programming model, according to at least one embodiment;

[0028] FIG. 19 illustrates exemplary integrated circuits and associated graphics processors, according to at least one embodiment;

[0029] FIGS. 20A and 20B illustrate exemplary integrated circuits and associated graphics processors, according to at least one embodiment;

[0030] FIGS. 21A and 21B illustrate additional exemplary graphics processor logic according to at least one embodiment;

[0031] FIG. 22 illustrates a computer system, according to at least one embodiment;

[0032] FIG. 23A illustrates a parallel processor, according to at least one embodiment;

[0033] FIG. 23B illustrates a partition unit, according to at least one embodiment;

[0034] FIG. 23C illustrates a processing cluster, according to at least one embodiment;

[0035] FIG. 23D illustrates a graphics multiprocessor, according to at least one embodiment;

[0036] FIG. 24 illustrates a multi-graphics processing unit (GPU) system, according to at least one embodiment;

[0037] FIG. 25 illustrates a graphics processor, according to at least one embodiment;

[0038] FIG. 26 is a block diagram illustrating a processor micro-architecture for a processor, according to at least one embodiment;

[0039] FIG. 27 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0040] FIG. 28 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0041] FIG. 29 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0042] FIG. 30 is a block diagram of a graphics processing engine of a graphics processor in accordance with at least one embodiment;

[0043] FIG. 31 is a block diagram of at least portions of a graphics processor core, according to at least one embodiment;

[0044] FIGS. 32A and 32B illustrate thread execution logic including an array of processing elements of a graphics processor core according to at least one embodiment;

[0045] FIG. 33 illustrates a parallel processing unit ( “PPU” ) , according to at least one embodiment;

[0046] FIG. 34 illustrates a general processing cluster ( “GPC” ) , according to at least one embodiment;

[0047] FIG. 35 illustrates a memory partition unit of a parallel processing unit ( “PPU” ) , according to at least one embodiment;

[0048] FIG. 36 illustrates a streaming multi-processor, according to at least one embodiment;

[0049] FIG. 37 illustrates a network for communicating data within a 5G wireless communications network, according to at least one embodiment;

[0050] FIG. 38 illustrates a network architecture for a 5G LTE wireless network, according to at least one embodiment;

[0051] FIG. 39 is a diagram illustrating some basic functionality of a mobile telecommunications network / system operating in accordance with LTE and 5G principles, according to at least one embodiment;

[0052] FIG. 40 illustrates a radio access network which may be part of a 5G network architecture, according to at least one embodiment;

[0053] FIG. 41 provides an example illustration of a 5G mobile communications system in which a plurality of different types of devices is used, according to at least one embodiment;

[0054] FIG. 42 illustrates an example high level system, according to at least one embodiment;

[0055] FIG. 43 illustrates an architecture of a system of a network, according to at least one embodiment;

[0056] FIG. 44 illustrates example components of a device, according to at least one embodiment;

[0057] FIG. 45 illustrates example interfaces of baseband circuitry, according to at least one embodiment;

[0058] FIG. 46 illustrates an example of an uplink channel, according to at least one embodiment;

[0059] FIG. 47 illustrates an architecture of a system of a network, according to at least one embodiment;

[0060] FIG. 48 illustrates a control plane protocol stack, according to at least one embodiment;

[0061] FIG. 49 illustrates a user plane protocol stack, according to at least one embodiment;

[0062] FIG. 50 illustrates components of a core network, according to at least one embodiment; and

[0063] FIG. 51 illustrates components of a system to support network function virtualization (NFV) , according to at least one embodiment; and

[0064] FIG. 52 illustrates components of a system to access a large language model, according to at least one embodiment.DETAILED DESCRIPTION

[0065] In the following description, various techniques and systems are described. For purposes of explanation, specific configurations and details are set forth to provide a thorough understanding of possible ways of implementing the techniques. However, it will also be apparent that the techniques described below may be practiced in different configurations without the specific details. Furthermore, well-known aspects may be omitted or simplified to avoid obscuring the techniques being described.

[0066] In at least one embodiment, different software programs that perform decoding of wireless signals refer to different wireless cells with non-unique identifiers. In at least one embodiment, one decoding program can use Cell_ID_1 for one wireless cell while another decoding program can use Cell_ID_1 for a completely different wireless cell. In at least one embodiment, other programs that select a program to which to send encoded information, therefore, are unable to determine said program to which to send encoded information to be decoded. In at least one embodiment, if a program receives encoded information associated with Cell_ID_1, said program is unable to determine which decoding program should decode said encoded information because multiple decoding programs each use Cell_ID_1 for a different wireless cell.

[0067] In at least one embodiment, techniques and systems are related to software that uses a mapping to select a decoding program to decode encoded information, where, for each wireless cell identifier used by said software, said map indicates which program corresponds to said wireless cell identifier and which different wireless cell identifier is used by that program. In at least one embodiment, even though first program and second program both use Cell_ID_0 for  different wireless cells, said software can use its own unique identifiers for each wireless cell. In at least one embodiment, when said software receives encoded information associated with Cell_ID_6, said software can use said mapping to determine that second program should decode said information and also to determine that said information should be associated with Cell_ID_2 when sent to said second program so that said second program knows which cell said information corresponds to.

[0068] In at least one embodiment, one software container calls an application programming interface (API) and another software container that receives said API call performs said API to provide its own utilization information in a response to said API call. In at least one embodiment, an input to said API is an identifier (e.g., network address or other identifier) of said software container from which utilization information is to be obtained. In at least one embodiment, when said identified software container receives an API call, said identified software container performs a lookup to retrieve its own utilization information and provide said retrieved utilization information in a response to said API call. In at least one embodiment, this enables said software container that called said API to determine whether its own utilization is greater or less than said utilization of said other software container and, therefore, whether utilization should be increased or decreased for said purpose of balancing load.

[0069] In at least one embodiment, an API causes information indicating usage information to be shared between different software containers that perform 5G operations. In at least one embodiment, software containers can use this information to scale, e.g., provide this information to a controller to cause said controller adjust number of wireless cells supported by a particular software container performing said same function. In at least one embodiment, if there are two software containers that perform said same operation, where one container is supporting 6 wireless cells during peak traffic hours (where six is its max limit) and another container is supporting 4 wireless cells, said controller can receive this information from said containers and use it to cause both containers to support five wireless cells, such that both containers can now scale up to meet increased demand (e.g., both can increase to six wireless cells or both can handle more traffic for each cell) . Wireless cell identifiers can also be used for said operations.

[0070] In at least one embodiment, a software container calls said API periodically to receive usage information (e.g., number of wireless cells supported, number complete requests performed within a particular time period) from another software container that performs said same function (e.g., demodulation) . In at least one embodiment, input to said API can include a container ID and a request for usage information (e.g., current number of wireless cells supported) . Other container performs said API and said container that called said API receives said usage information from said other software container. In at least one embodiment, it receives that another software container is supporting six wireless cells for 5G demodulation. In at least one embodiment, with this usage information, said software container can communicate with a controller within said RAN to request more / less wireless cells to support for 5G demodulation. In at least one embodiment, said controller can transfer these wireless cells to / from said software container for 5G demodulation.

[0071] FIG. 1 illustrates an example system 100 to assign software containers for wireless cells, according to at least one embodiment. In at least one embodiment, system 100 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell. In at least one embodiment, system 100 includes an API that causes encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell.

[0072] In at least one embodiment, system 100 includes one or more processors (e.g., processor 1002) . In at least one embodiment, system 100 is a 5G network or a part of a 5G network. In at least one embodiment, system 100 is a RAN or a portion of a RAN described further herein.

[0073] In at least one embodiment, said RAN described herein refers to part of a mobile telecommunication system (e.g., a combination of hardware and software described in conjunction with FIG. 10) that communicates with mobile devices to establish and maintain wireless network connections. In at least one embodiment, said RAN operates as a bridge for transmitting data and voice signals. In at least one embodiment, said RAN establishes and maintains wireless network connections between user devices and a core network (described  further herein) by providing said necessary coverage and capacity for mobile communication, and facilitating connectivity in various locations and for users. In at least one embodiment, said RAN includes components such as, without limitation, base stations (e.g., gNodeB) , remote radio heads, baseband unit, control system, fronthaul, and backhaul networks.

[0074] In at least one embodiment, said base stations refer to physical sites equipped with antennas and radio transmitters / receivers, where said base stations facilitate communication between user devices and said RAN. In at least one embodiment, said base station includes base station 3706. In at least one embodiment, said base station includes at least one of base stations 3806. In at least one embodiment, said base station includes 3914. In at least one embodiment, said base station includes at least one of base stations 4036, 4020, 4010, 4034, 4042, 4012. In at least one embodiment, said base station includes first base station 4118. In at least one embodiment, said base station is part of system 200. In at least one embodiment, said base station is part of system 300. In at least one embodiment, said base station base station is part of system 400, In at least one embodiment, said base station base station is part of system 500. In at least one embodiment, said base station include said baseband unit, fronthaul, and backhaul components.

[0075] In at least one embodiment, said remote radio heads refer to a component that converts digital signals into radio waves and vice versa. In at least one embodiment, said remote radio heads are located near or at antennas. In at least one embodiment, said remote radio heads include remote radio heads 4012. In at least one embodiment, said remote radio heads are part of one or more radio units (RUs) or containers that perform L1 functions that are part of system 100, system 200, system 300, system 400, and / or system 500.

[0076] In at least one embodiment, said baseband unit refers to a component that processes baseband signal from radio frequency signal. In at least one embodiment, said baseband unit controls baseband signals, which are digital and carry information to be transmitted or received over airwaves. In at least one embodiment, said baseband unit optimizes baseband signals by performing at least encoding, decoding, modulation, demodulation, and / or error correction. In at least one embodiment, said baseband unit can scale based on growing network traffic. In at least  one embodiment, said baseband unit is connected with said remote radio head. In at least one embodiment, said baseband unit includes baseband circuity 4408.

[0077] In at least one embodiment, said fronthaul refers to a connection between said baseband units and remote radio heads. In at least one embodiment, said baseband can be implemented using CUDA Baseband (cuBB) . In at least one embodiment, there could be multiple fronthaul that is used to perform different radio access technologies that are further described herein.

[0078] In at least one embodiment, said control system refers to a component that manages operation of said base station and allocation of resources. In at least one embodiment, said control system allocates and optimizes radio resources like frequency bands and power. In at least one embodiment, said control system coordinates (e.g., by performing handover management when a device moves from one cell coverage area to another) different functions of various RAN components, such as base stations and antennas. In at least one embodiment, said control system continuously monitors performance of RAN, checking for any issues or anomalies that could affect service quality by at least measuring signal strength, network traffic, and other key performance indicators. In at least one embodiment, said control systems ensures network security by managing encryption and authentication protocols to protect data transmission across said network. In at least one embodiment, said control system includes, without limitation, service management and orchestration (SMO) , Non-real time RIC (Non-RT RIC) , Near-real time RIC (Near-RT RIC) . In at least one embodiment, said control system uses one or more neural networks to perform different functions described herein. In at least one embodiment, said control systems are connected with said base station via said backhaul. In at least one embodiment, said control system decides to add L1 functions, DU, and CU based on usage information described herein. In at least one embodiment, said control system performs load balancing of RAN components (e.g., L1, DU, CU) based on said usage information.

[0079] In at least one embodiment, neural networks described throughout FIGS. 1-52 can refer to, for example, singly or in any combination, feedforward neural network, convolutional neural network (CNN) , recurrent neural network (RNN) , long short-term memory (LSTM) network, generative adversarial network (GAN) , restricted boltzmann machine (RBM) , deep  belief networks (DBN) , radial basis function network (RBFN) , hopfield network, self-organizing maps, perceptron’s with one or more layers, modular neural networks, spiking neural networks, deep reinforcement learning networks, echo state networks, time-delay neural networks, support vector machines, attention-based neural networks, autoencoders, graph neural networks (e.g., graph convolutional networks) , variational autoencoders, generative adversarial networks (GANs) and / or transformer neural networks (e.g., Bidirectional Encoder Representations from Transformers) . For example, in at least one embodiment, CNN can be used for signal detection, modulation recognition, and channel estimation. In at least one embodiment, RNN and LSTMs can be used for predicting traffic loads, user mobility patterns, and dynamic resource allocations. In at least one embodiment, GANs can generate synthetic data to simulate different network conditions for RAN testing and / or optimization.

[0080] In at least one embodiment, there are different types of RANs, such as, without limitation, Cloud RAN, Virtualized RAN (vRAN) , Open RAN (O-RAN) , and distributed RAN (D-RAN) . In at least one embodiment, said RAN includes network 3700. In at least one embodiment, said RAN includes RAN 3804. In at least one embodiment, said RAN includes a network covered by broken lines 3904. In at least one embodiment, said RAN includes RAN 4000. In at least one embodiment, said RAN is associated with high level system 4200. In at least one embodiment, said RAN includes RAN 4316. In at least one embodiment, said RAN includes device 4400. In at least one embodiment, said RAN performs one or more processes described in conjunction with FIG. 46. In at least one embodiment, said RAN includes RAN 4708. In at least one embodiment, said RAN is associated with system 5100.

[0081] In at least one embodiment, said backhaul refers to a connection between said RAN and core network, where said backhaul includes fiber optical cables or wireless links. In at least one embodiment, said backhaul includes backhaul network 3702. In at least one embodiment, said RAN processes incoming signals (e.g., voice call, data session, text message) and sends processed signals to said core network. In at least one embodiment, said core network routes processed signal to its destination (e.g., mobile user, a server, a different network) .

[0082] In at least one embodiment, scaling RAN refers to adjusting RAN’s capacity to handle different amounts of traffic. In at least one embodiment, scaling RAN includes adding  additional L1 software containers, distributed units (DU) containers and / or centralized units (CU) containers to adapt to, for example, a change in a number of wireless cells that are supported by said RAN or underutilized GPU resources. In at least one embodiment, scaling RAN includes other allocation of resources (e.g., virtualized network functions, software containers, frequency bands, power) to optimize network performance and efficiency. In at least one embodiment, said different examples of scaling RAN are further described herein. In at least one embodiment, scaling RAN further includes using mapping of wireless cell identifiers (for L1 software containers and L2 software containers) to cause distinct L2 software containers of pods to communicate with their allocated wireless cells supported by one or more of CPU, DPU, and / or GPU.

[0083] In at least one embodiment, said adaptation includes adding computing resources (e.g., adding CPU, GPU, and / or DPU) for said RAN. In at least one embodiment, said adaptation includes utilizing said computing resources by, for example, adding more DUs when DU capacity is in reach as long as current CPU power can support said addition of DUs. In at least one embodiment, said DUs are attached to same CU. In at least one embodiment, said adaptation includes adding more CUs to fit in an increase in a number of DUs, where added CUs are connected to higher layer components and / or control systems of said RAN (e.g., Service Management and Orchestration (SMO) , Non-Real-Time RIC (Non-RT RIC) , Near-Real-Time RIC (Near-RT RIC) , core network) . In at least one embodiment, said adaptation includes utilizing said computing resources by, for example, adding more L1 functions when L1 capacity is reached as long as GPU / DPU can support said addition of L1 functions. In at least one embodiment, said adaptation include transferring wireless cells from L1 function and / or DU that is in full capacity to another L1 function and / or DU that has bandwidth.

[0084] In at least one embodiment, said core network connects different sub-networks (e.g., RAN) together and provides services such as routing, call switching, data transmission, and network management. In at least one embodiment, said core networks include, without limitation, 2G core network, 3G core network, 4G / LTE core network, 5G core network, and 6G core network. In at least one embodiment, said core network includes core network 3802. In at least one embodiment, said core network includes core network 3902. In at least one embodiment, said core network includes core network 4338. In at least one embodiment, said core network  includes core network 4710. In at least one embodiment, said core network includes core network 4338.

[0085] In at least one embodiment, processors 122 are to perform various networking operations. In at least one embodiment, processors 122 include one or more central processing units (CPU) , one or more graphics processing units (GPU) , and / or one or more data processing units (DPU) . In at least one embodiment, processors 122 includes system on chips (SoC) . In at least one embodiment, processors 122 include application-specific integrated circuit (ASIC) . In at least one embodiment, processors 122 include field programmable gate arrays (FPGAs) . In at least one embodiment, processors 122 include processor 1002. In at least one embodiment, processors 122 include, without limitation, Intel Core Processors, Xeon Processors, Atom Processors, Intel FPGAs, AMD EPYC series, AMD Ryzen Series, AMD Ryzen Threadripper, and AMD Athlon. In at least one embodiment, processors 122are to implement different components of said RAN using software containers. In at least one embodiment, processors 122 perform one or more code within first L2 software containers 112, second L2 software container 114, and any other L1 containers that communicate with first L2 software containers 112 and second L2 software container 114 via L1-L2 interface 120. In at least one embodiment, processors 122 can perform network operations that handles traffic from at least one of wireless cells #1 112 (1) , wireless cells #2 112 (2) , wireless cells #3 112 (3) , wireless cells #4 112 (4) , wireless cells #5 112 (5) , wireless cells #6 112 (6) , wireless cells #7 112 (7) , and wireless cells #8 112 (8) .

[0086] In at least one embodiment, said RAN includes different software containers (as part of virtualized network functions (NFV) or software-defined networking (SDN) ) that are used to deploy or implement different components of said RAN. In at least one embodiment, said components include, without limitation, DU, CU (e.g., CU Control Plane, CU User Plane) , SMO, Non-RT RIC, Near-RT RIC, Precision time protocol (PTP) that are described herein. In at least one embodiment, components can include L1 software containers and L2 software containers. In at least one embodiment, two or more software containers are used to implement each component described herein. In at least one embodiment, software containers are used to deploy components of a core network, such as, without limitation, access and mobility management function (AMF) , session management function (SMF) , user plane function (UPF) , policy control  function (PCF) , unified data management (UDM) , authentication server function (AUSF) , network exposure function (NEF) , and network slice selection function (NSSF) .

[0087] In at least one embodiment, software containers refer to lightweight, standalone, executable package of software that includes everything needed to run an application, such as, for example. code, runtime, system tools, system libraries, and settings. In at least one embodiment, said software containers isolate software from its environment, ensuring that it works uniformly despite differences, for instance, between development and staging. In at least one embodiment, software containers are based on containerization, a form of operating system virtualization. In at least one embodiment, a single container might be used to run anything from a small microservice or software process to a larger application. In at least one embodiment, inside a container, said software run regardless of infrastructure.

[0088] In at least one embodiment, said software containers are provided by different services, such as, for example, AWS Telco Network Builder, Mavenir on Google Cloud, VMware Telco Cloud, RedHat OpenShift for 5G Core, Kubernetes in 5G Network Functions Virtualizations. In at least one embodiment, said software containers are implemented using NVIDIA’s Aerial software development kit (SDK) , which includes CUDA baseband to accelerate baseband processing, and CUDA virtual network functions (cuVNF) , which offers virtualization of network functions that leverage parallel computing using processor 1002. In at least one embodiment, said software containers are implemented using Intel’s FlexRAN, Intel’s virtualized RAN technology, and / or Network Builders Program. In at least one embodiment, different software containers are instantiated using software container instantiation module 1012.

[0089] In at least one embodiment, first L2 software containers 112 refer to one or more software containers to perform one or more L2 functions. In at least one embodiment, said one or more L2 functions may include, for example, scheduling and prioritizing data transmissions, handling random access procedures, fragmentation and reassembly of data packets, error correction (e.g., automatic repeat request) , flow control, header compression, etc. In at least one embodiment, first L2 software containers 112 communicate with software containers that perform one or more (low and / or high) L1 operations (e.g., first software container 214) via L1-L2 interface 120. In at least one embodiment, L1-L2 interface 120 includes functional  application programming interface (FAPI) . In at least one embodiment, first L2 software containers 112 refer to one or more pods described herein.

[0090] In at least one embodiment, second L2 software containers 114 refer to another one or more software containers to perform one or more L2 functions. In at least one embodiment, second software containers 114 can perform same L2 functions compared to first L2 software containers 112 but for different wireless cells. In at least one embodiment, second L2 software containers 114 refer to one or more pods described herein.

[0091] In at least one embodiment, first L2 software containers 112 and second L2 software containers 114 do not depend from each other. In at least one embodiment, each of first L2 software containers 112 and second L2 software containers 114 works same as a single L2 case and only knows it’s own wireless cells to handle. In at least one embodiment, L1-L2 interface 120 generates multiple instances such that each instance handles first L2 software containers 112 and second L2 software containers 114. In at least one embodiment, a first instance can be “nvipc0” and a second instance can be “nvpic1” and first L2 software containers 112 and second L2 software containers 114 become clients. In at least one embodiment, L1-L2 interface 120 with processors 122 and wireless cells (e.g., wireless cell #1 124 (1) , wireless cell #2 124 (2) , wireless cell #3 124 (3) , wireless cell #4 124 (4) , wireless cell #5 124 (5) , wireless cell #6 124 (6) , wireless cell #7 124 (7) , wireless cell #8 124 (8) ) becomes servers.

[0092] In at least one embodiment, L1-L2 interface 120 includes one or more APIs that receive data (e.g., configuration file) that performs cell allocation for first L2 software containers 112 and second L2 software containers 114. In at least one embodiment, an example configuration file can be:

[0093] #L1 config: nvipc_multi_instances. yaml

[0094] transport:

[0095] -transport_id: 0

[0096] phy_cells: [0, 1, 2, 3]

[0097] type: shm

[0098] shm_config:

[0099] prefix: nvipc0

[0100] transport:

[0101] -transport_id: 1

[0102] phy_cells: [4, 5, 6, 7]

[0103] type: shm

[0104] shm_config:

[0105] prefix: nvipc1

[0106] In at least one embodiment, said configuration file indicates that wireless cell #1 124 (1) , wireless cell #2 124 (2) , wireless cell #3 124 (3) , and wireless cell #4 124 (4) are allocated to first L2 software containers 112. In at least one embodiment, said configuration file further indicates that wireless cell #5 124 (5) , wireless cell #6 124 (6) , wireless cell #7 124 (7) , and wireless cell #8 124 (8) are allocated to second L2 software containers 114. In at least one embodiment, first L2 software containers 112 perform one or more L2 functions to handle traffic from or to wireless cell #1 124 (1) , wireless cell #2 124 (2) , wireless cell #3 124 (3) , and wireless cell #4 124 (4) . In at least one embodiment, second L2 software containers 114 performs one or more L2 functions (same or different compared to said above) to handle traffic from or to wireless cell #5 124 (5) , wireless cell #6 124 (6) , wireless cell #7 124 (7) , and wireless cell #8 124 (8) . In at least one embodiment, there can be more or less than 8 wireless cells. In at least one embodiment, there can be more L2 software containers that uses L1-L2 interface 120 to handle traffic from or to wireless cell #1 124 (1) , wireless cell #2 124 (2) , wireless cell #3 124 (3) , wireless cell #4 124 (4) , wireless cell #5 124 (5) , wireless cell #6 124 (6) , wireless cell #7 124 (7) , and wireless cell #8 124 (8) .

[0107] In at least one embodiment, said one or more APIs can be configured by providing a new class that manages multiple transport instances:

[0108] In at least one embodiment, L1-L2 interface 120 can be managed by a controller component (e.g. cuPHYcontroller) within a software development kit. In at least one embodiment, said controller facilitates interaction between L1 and other layers (e.g., L2, L3, etc. ) to ensure efficient performance of L1 functions. In at least one embodiment, said controller accelerates said L1 functions using processors 122. In at least one embodiment, said controller can configure different software containers described herein to perform various L1 and L2 functions using different processors (e.g., processors 122, processors 212) described herein.

[0109] In at least one embodiment, L1-L2 interface 120 includes shared memory among said different software containers. In at least one embodiment, shared memory is used for communication between software containers or pods if said software containers or pods belongs to same server. In at least one embodiment, other protocols can be used for communication if said software containers or pods belong to different servers. In at least one embodiment, software interface 216 includes inter process communication (IPC) . In at least one embodiment, software interface 216 uses to facilitate communication by using, for example, transmission control protocol (TCP) , user datagram protocol (UDP) , data plane development kit (DPDK) , stream control transmission protocol (SCTP) , quick UDP internet connection (QUIC) , websocket, real- time transport protocol (RTP) , eXpress Data path (XDP) , Netmap, PF_RING, Vector packet processing (VPP) , and / or SNABB. In at least one embodiment, software interface 216 includes one or more APIs. In at least one embodiment, difference interfaces use different names or ports to distinguish from each other.

[0110] In at least one embodiment, one software container can store information in said shared memory and another software container can read said information from shared memory. In at least one embodiment, shared memory includes a controller that handle requests from multiple processors (e.g., processors 122, processors 212, processors 1002, etc. ) and multiple software containers. In at least one embodiment, said shared memory can include virtualized shared memory regions.

[0111] In at least one embodiment, pods described herein refer to smallest deployable unit in a container orchestration and management platform. In at least one embodiment, said container orchestration and management platform includes, without limitation, Kubernetes, Docker Swarn, Apache Mesos & Marathon, OpenShift by Red Hat, Nomad by HashiCorp, Amazon ECS, Google Kubernetes Engine, Azure Kubernetes Service) . In at least one embodiment, said pod represents a single instance of an application and contain one or more software containers. In at least one embodiment, one or more nodes can run one or more pods that include said pods. In at least one embodiment, said one or more nodes refer to physical or virtual machines that make up a cluster. In at least one embodiment, there is a control plane that controls said one or more nodes. In at least one embodiment, said one or more nodes include a master node that manages state of said cluster or determines instantiation of one or more software containers. In at least one embodiment, said one or more nodes include worker nodes that run software containers and / or applications. In at least one embodiment, said container orchestration and management platform controls software containers described herein using O2 interface.

[0112] FIG. 2 illustrates an example system 200 to facilitate communication between software containers for a RAN, according to at least one embodiment. In at least one embodiment, system 200 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell.

[0113] In at least one embodiment, system 200 includes one or more processors (e.g., processor 1002) . In at least one embodiment, system 200 is a 5G network or a part of a 5G network. In at least one embodiment, system 200 is a RAN or a portion of a RAN described herein. In at least one embodiment, system 200 includes system 100.

[0114] In at least one embodiment, system 200 includes an API that one software container can call, to cause another software container to schedule a subset of wireless encoding or decoding operations to be performed by said other software container to encode or decode a wireless signal, where said API identifies which operations other software container is to perform.

[0115] In at least one embodiment, first software container 214 is a software container that performs L1 operations. In at least one embodiment, said L1 operations refer to operations related to physical layer of Open Systems Interconnection (OSI) model. In at least one embodiment, said L1 operations include, without limitation, signal transmission through an antenna system, beamforming, antenna tuning, initial reception of signals from user equipment (UE) , physical layer security implementations, analog to digital conversion and digital to analog conversion, radio frequency operations, physical interaction with end devices (e.g., mobile phones, IoT devices) . L1 performs wireless operations (e.g., decoding, encoding) in shorter time duration (e.g., 10 microseconds, slots) .

[0116] In at least one embodiment, interface 216 is for communicating usage information of different software containers (e.g., first software container 214, second software container 218) . In at least one embodiment, said usage information refers to processing power, memory usage, network bandwidth, power consumption, space utilization, cost efficiency, thermal output of one or more processors (e.g., processors 212, processors 311, processors #1 411, processors #2 412, processors 511) that are used by one or more software containers. In at least one embodiment, interface 216 exchanges said usage information based on requests (e.g., API requests) from other software containers (e.g., first software container 214, second software container 218) . In at least one embodiment, interface 216 periodically collects said usage information and distributes said usage information to different software containers. In at least one embodiment, said usage information is used to perform said scaling described herein. In at least one embodiment,  interface includes L1-L2 interface 120. In at least one embodiment, interface 216 includes, without limitation, common public radio interface (CPRI) , eCPRI, open base station architecture initiative, O-RAN fronthaul, and / or Xn interface.

[0117] In at least one embodiment, interface 216 includes a bus to perform data transfer (e.g., usage information of one or more software containers or pods described throughout FIGS. 1-11) . In at least one embodiment, interface 216 includes a subscription service that allows software containers or pods to receive or transmit said data (e.g., said information of resource usage) periodically (e.g., every 10 seconds) . In at least one embodiment, interface 216 includes one or more hardware described in conjunction with FIG. 10.

[0118] In at least one embodiment, APIs included in interface 216 receives input (e.g., identifier of software containers, pods) and returns usage information (e.g., number of wireless cells that software containers or pods) based on said input. In at least one embodiment, said number of wireless cells include number of active and / or inactive wireless cells. In at least one embodiment, said usage information includes throughput, physical resource blocks, number of layers, etc. In at least one embodiment, said usage information includes percentage of GPU or DPU processing power allocated to a particular pod or software container that performs one or more network functions. In at least one embodiment, API requests can be sent to said shared memory to retrieve said usage information, where said shared memory receives usage information from different software containers or pods periodically or aperiodically. In at least one embodiment, API requests can be sent directly to said software containers or pods such that said software containers or pods can retrieve, in response to said API requests, said usage information from its internal memory allocated to said software containers or pods, and then send said usage information back as an output of said one or more API requests.

[0119] In at least one embodiment, said APIs include a first API that receives, identifier of software containers and specific wireless encoding or decoding tasks as inputs and invokes a second API that receives usage information of software containers. In at least one embodiment, when said first API determines that a software container that performs specific wireless encoding or decoding tasks lack capacity, said first API determines, based on said usage information received from different software containers, one or more software containers to perform at least  one of specific wireless encoding or decoding tasks in behalf of said software container. In at least one embodiment, said first API returns a success indicator if at least one of specific wireless encoding or decoding tasks are performed by another software indicator. In at least one embodiment, said first API returns a failure indicator if at least one of specific wireless encoding or decoding tasks aren’t performed by another software indicator.

[0120] In at least one embodiment, said usage information is stored in different data structure, which include, for example, arrays, linked lists, stacks, queues, trees, graphs, hash tables, sets, matrices, B-Trees, priority queues, prefix trees, etc.

[0121] In at least one embodiment, second software container 218 that generates an instance of a DU. In at least one embodiment, said DU is a component of said RAN that performs baseband processing, error (e.g., packet loss, jitter) correction, resources allocation, management of physical layer and medium access control layer functions, network slicing, load balancing, and encryption / decryption. In at least one embodiment, baseband processing includes converting radio frequency signals received from, for example, first software container 214 or any other software containers that perform L1 functions (e.g., RU) , into a digital format, and tasks like Fast Fourier Transform channel coding / decoding, and modulation / demodulation.

[0122] In at least one embodiment, second software container 218 can handle a certain number of wireless cells (e.g., wireless cell #1 222 (1) wireless cell #2 222 (2) , wireless cell #3 222 (3) , wireless cell #N 222 (N) ) . In at least one embodiment, if there are more wireless cells that are handled by processors 212 that exceed limit of second software container 218, processors 212 needs to scale said RAN by deciding to add a new software container that generates an instance of another DU using said usage information exchanged by using software interface 216. In at least one embodiment, different scaling scenarios are described in conjunction with FIGS 3-5. In at least one embodiment, DU within second software container 218 is connected with CU (e.g., CU container 337, CU container 439, CU container 537) via F1 interface (e.g., F1-C, F1-U) and / or E1 interface. In at least one embodiment, said DU is connected with SMO via O1 interface. In at least one embodiment, said DU is connected with RIC via A1 interface. In at least one embodiment, said DU is connected with real time RIC via E2 interface. In at least one  embodiment, said DU performs wireless operations (e.g., decoding, encoding) in longer time duration (e.g., 10ms, frames) .

[0123] In at least one embodiment, first software container 214 and second software container 218 is part of a single pod. In at least one embodiment, first software container 216 is part of a first pod and second software container 218 is part of a second pod.

[0124] In at least one embodiment, first software container 214 performs all of said wireless signal encoding or decoding operations for a wireless signal. In at least one embodiment, first software container 214 container periodically calls said other API to determine utilization information of a second software container. In at least one embodiment, when first 5G software container 214 detects that it lacks capacity to perform all of said operations necessary to encode or decode a wireless signal, first software container 214 uses information obtained via said first API to determine whether a new software container (not explicitly illustrated in FIG. 2) has capacity to perform some of said operations. In at least one embodiment, first software container 214 calls said second API to cause said second software container to perform some of said operations.

[0125] In at least one embodiment, an input parameter to said API are an identifier of an operation to be performed. In at least one embodiment, to perform said API, said new software container waits for said data on which said operation is to be performed from said first software container 214, performs said operation, and then provides a result of said operation to first software container 214 (e.g., by writing said result to shared memory described herein) . In at least one embodiment, when performing operations to decode a wireless signal, first software container 214 can selectively offload operations to said new software container as those operations need to be performed, without waiting for a controller which would take significantly longer.

[0126] FIG. 3 illustrates an example system 300 to group software containers for RAN, according to at least one embodiment. In at least one embodiment, system 300 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell. In at least one embodiment, system 300 is a RAN or a portion of a RAN described  herein. In at least one embodiment, system 300 includes system 100. In at least one embodiment, system 300 includes system 200. In at least one embodiment, system 300 includes processors 311, first pod 312, second pod 313, third pod 314, fourth pod 315, and fifth pod 315.

[0127] In at least one embodiment, first pod 312 includes L1 container #1 331, interface 332, and DU container #1 333. In at least one embodiment, L1 container #1 331 includes first software container 214. In at least one embodiment, interface 332 includes interface 216. In at least one embodiment, D1 container #1 333 includes second software container 218. In at least one embodiment, second pod 313 includes L1 container #2 334, interface 335, and DU container #2 336. In at least one embodiment, L1 container #2 334 includes first software container 214. In at least one embodiment, interface 335 includes interface 216. In at least one embodiment, D1 container #2 336 includes second software container 218.

[0128] In at least one embodiment, third pod 314, which is connected to first pod 312 and second pod 313 via F1, includes CU container 337. In at least one embodiment, CU container 337 includes a CU control plane, which manages signaling related to establishment, maintenance, and release of radio resource control connections with UE, manages mobility functions such as handover decisions and cell reselections, handles setup, modification, release of sessions between RAN and UE, coordinates with core network for session management and control, manages access produces for UEs, and ensures that traffic gets appropriate priority and bandwidth based on QoS policies. In at least one embodiment, CU container 337 includes CU user plane which routes and forwards user data packets between DU and core network, implements traffic shaping and policing to control traffic flow according to network policies, manages congestion and implements traffic load balancing, performs packet header enrichment for identifying user traffic, facilitates deep packet inspection for various purposes, including security and QoS, coordinates with core network elements, and supports network slicing. In at least one embodiment, CU containers can communicate with SMO via O1 interface. In at least one embodiment, CU containers can communicate with non-real time RIC with A1 interface. In at least on embodiment, CU containers can communicate with real time RIC with E2 interface.

[0129] In at least one embodiment, processors 311 is to perform various network operations or functions. In at least one embodiment, processors 311 includes one or more of CPUs, GPUs,  and DPUs. In at least one embodiment, processors 311can perform said network operations or functions to handle traffic received from or transmitted to at least one of wireless cell #1 322 (1) wireless cell #2 322 (2) wireless cell #3 322 (3) and wireless cell #N 322 (N) . In at least one embodiment, processors 311 are used to perform one or more codes within first pod 312, second pod 313, fourth pod 314, and fifth pod 316.

[0130] In at least one embodiment, second pod 313 is a new pod because first pod 312 cannot handle traffic coming from at least one of wireless cell #1 322 (1) wireless cell #2 322 (2) wireless cell #3 322 (3) and wireless cell #N 322 (N) or additional wireless cells that are to be handled by system 300. In at least one embodiment, second pod 312 includes a DU container #2 336 that is separate from DU container #1 333 and is to handle wireless cells that DU container #1 333 cannot handle. In at least one embodiment, interface 332 and interface 335, solely or in combination, exchanges usage information of each container (e.g., L1 container #1 331, DU container #1 333, L1 container #2 334, DU container #2 336) to optimize resource allocation of said containers. In at least one embodiment, first pod 312 represents a first fronthaul. In at least one embodiment, second pod 312 represents a second fronthaul. Alternatively, first pod 312 and second pod 312 belongs to same fronthaul.

[0131] In at least one embodiment, resources of processors 311 can be shared throughout multi-instance GPU (MIG) feature. In at least one embodiment, MIG refers to ability to partition a single GPU into multiple smaller, isolated instances. For example, in at least one embodiment, second pod 313 is allocated 80%of processing power of one or more processors 311 and first pod 312 is allocated 20%of processing power of processors 311. In at least one embodiment, allocation is determined periodically or statistically. In at least one embodiment, one example of statistical determination is to consider different traffic during daytime compared to nighttime for certain pods. In at least one embodiment, said allocation is determined based on entity (e.g., user input) that manages software containers. In at least one embodiment, said scaling includes changing allocations (e.g., first pod 312 for 40%and second pod 313 for 60%) based on usage information (e.g., number of wireless cells that are supported by each pod) . In at least one embodiment, more resourcing power is allocated to a pod that supports more wireless cells. In at least one embodiment, said usage information can indicate that some of pods or software containers are underutilized or overutilized and system 300 can adjust GPU resource allocation  based on said usage information. In at least one embodiment, total amount of partitions cannot exceed a certain number and sum of computing power for total amount of partitions cannot exceed 100%.

[0132] In at least one embodiment, if both first pod 312 and second pod 313 cannot handle traffic or a number of wireless cells that are connected with processors 311, additional pods that include an L1 container, interface, and DU container can be added using said usage information. For example, said additional pods can be added as long as processors 311 have enough processing capacity to allocate to said additional pods.

[0133] In at least one embodiment, first pod 312 and second pod 313 can perform operations to handle different types of traffic. In at least one embodiment, a first pod 312 covers 4-6 wireless cells from residential areas. In at least one embodiment, second pod 313 covers 4-6 wireless cells from industrial areas. In at least one embodiment, first pod 312 can cover different numbers of wireless cells compared to second pod 313. In at least one embodiment, said usage information includes a number of wireless cells that first pod 312 and second pod 313 are covering and maximum number of wireless cells that first pod 312 and second pod 313 can support. In at least one embodiment, first pod 312 and second pod 313 is competing for computing resources from processors 311.

[0134] In at least one embodiment, if CPU processing capability (separate from processors 311) is larger than available resources, system 300 can include second processors (not explicitly shown in FIG. 3) that can run or manage second pod 313. In at least one embodiment, number of wireless cells connected to said second processors can depend on said CPU processing capability.

[0135] In at least one embodiment, said usage information can be communicated via interface 332 and interface 335. In at least one embodiment, interface 332 allows communication between L1 container #1 331 and DU container #1 333. In at least one embodiment, interface 335 allows communication between L1 container #2 334 and DU container #2 336. In at least one embodiment, interface 332 and interface 335 can be used to exchange usage information among pods. In at least one embodiment, interface 332 includes an API that receives identifiers as input, such as, container identifiers or pod identifiers to direct which pod or container to receive or transmit usage information. In at least one embodiment, said container identifier is a  unique identifier assigned to each software container upon its creation. In at least one embodiment, said identifiers include image name and tag that corresponds to each container. In at least on embodiment, said identifiers include repository digest which represents content of an image that corresponds to each container. In at least one embodiment, said identifier includes a human-readable name assigned to a software container. In at least one embodiment, said identifier includes network alias. In at least one embodiment, said identifiers includes labels or hostname of each container.

[0136] In at least one embodiment, instead of a peer-to-peer communication between first pod 312 and second pod 313, first pod 312 can be a primary and second pod 313 can be secondary such that second pod 313 transmits or receives usage information aperiodically or periodically (e.g., every 10ms) using either interface 332 or interface 335, solely or in combination. In at least one embodiment, different pods can be part of different servers. For example, first pod 312 and second pod 313 belong to a different server.

[0137] In at least one embodiment, fourth pod 315 includes PTP container 341. In at least one embodiment, PTP container 341 ensures precise time synchronization across system 300’s distributed components. In at least one embodiment, PTP container 341 manages exchange of synchronization messages (e.g., sync, follow-up, delay request, delay response) between software containers (e.g., L1 containers, DU containers, CU containers) . PTP container 341 adjusts said clocks of said containers to ensure that they remain synchronized to a master clock by timestamping messages and calculating network delays.

[0138] In at least one embodiment, fifth pod 316 includes GPU operator 342. In at least one embodiment, GPU operator 442 is a software container that deals with management of GPU hardware in a Kubernetes environment. In at least one embodiment, GPU operator 342 packages, deploys, and manages a Kubernetes application. In at least one embodiment, GPU operator 342 automatically install and configure necessary GPU drivers and runtime on nodes within said Kubernetes cluster. In at least one embodiment, GPU operator 342 manages GPU resources, allocating them to different containers based on their requirements or usage information described herein. In at least one embodiment, GPU operator 342 ensures compatibility of drivers and runtime with the specific GPUs and the containerized applications. In at least one  embodiment, GPU operator 342 monitors GPU health and performance, and can perform automatic updates and maintenance tasks.

[0139] FIG. 4 illustrates an example system 400 to scale RAN deployed via containerized software, according to at least one embodiment. In at least one embodiment, system 400 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell. In at least one embodiment, system 400 includes a RAN or a portion of a RAN described herein. In at least one embodiment, system 500 includes system 100. In at least one embodiment, system 500 includes processors #1 411, processors #2 412, first pod 413, second pod 414, third pod 415, fourth pod 416, fifth pod 417, sixth pod 418, seventh pod 419, interface #1 435, and interface #2 436.

[0140] In at least one embodiment, first pod 413 includes L1 container #1 433. In at least one embodiment, L1 container #1 433 includes first software container 214. In at least one embodiment, second pod 414 includes L1 container #2 434. In at least one embodiment, L1 container #2 434 includes first software container 214. In at least one embodiment, third pod 415 includes DU container #1 437. In at least one embodiment, DU container #1 437 includes second software container 218. In at least one embodiment, fourth pod 416 includes DU container #2 438. In at least one embodiment, DU container #2 438 includes second software container 218. In at least one embodiment, fifth pod 417 includes CU container 439. In at least one embodiment, CU container 439 includes CU container 337. In at least one embodiment, sixth pod 418 includes PTP container 441. In at least one embodiment, PTP container 441 includes PTP container 341. In at least one embodiment, seventh pod 419 includes GPU operator 442. In at least one embodiment, GPU operator 442 includes GPU operator 342.

[0141] In at least one embodiment, processors #1 411 include one or more of CPUs, DPUs, and GPUs. In at least one embodiment, processors #1 411 are to perform various network operations. In at least one embodiment, processors #1 411 are used to handle traffic received from or transmitted to at least one of wireless cells 421. In at least one embodiment, processors #1 411 include processors 112. In at least one embodiment, processors #1 411 are perform one or  more code within first pod 413, third pod 415, fourth pod 416, fifth pod 417, and / or sixth pod 418.

[0142] In at least one embodiment, processors #2 412 include one or more of CPUs, DPUs, and GPUs In at least one embodiment, processors #2 412 are to perform various network operations. In at least one embodiment, processors #2 412 are used to handle traffic received from or transmitted to at least one of wireless cells 422. In at least one embodiment, processors #2 412 are to perform one or more code within second pod 514, fourth pod 416, and / or fifth pod 417. In at least one embodiment, processors #2 412 include processors 112.

[0143] In at least one embodiment, DU container #1 437 and DU container #2 438 belong to distinct front haul (e.g., processors #1 411 supporting first fronthaul and processors #1 412 supporting second fronthaul) for different radio access technologies (RATs) (e.g., frequency division duplex (FDD) , time division duplex (TDD) . In at least one embodiment, DU container #1 437 and DU container #2 438 support different cell configurations or levels of MIMO (e.g., 2T2R, 4T4R, 8T8R, 32T32R, other massive MIMO) . In at least one embodiment, DU container #1 437 and DU container #2 438 support mixed user traffic, where mixed user traffic refers to variety of data types transmitted over a network simultaneously, which include, for example, a mix of voice calls, video streaming, web browsing, file downloads, and real-time gaming, among others. In at least one embodiment, performing RATs can depend on usage information of pods or software containers.

[0144] In at least one embodiment, processors #1 411 and processors #2 412 can have different processing power. In at least one embodiment, processors #1 411 can have higher GPU power while processors #2 412 have higher CPU power, so processors #1 411 can run and manage more L1 containers and processors #2 412 can run and manage more L1 containers. In at least one embodiment, interface 435 and interface 436 include one or more APIs that enable communication of usage information (e.g., number of wireless cells that a container supported, how much CPU / GPU / DPU resources are allocated) among different pods (e.g., first pod 413, second pod 414, third pod 415, fourth pod 416) . In at least one embodiment, interface 435 include interface 216. In at least one embodiment, interface 436 include interface 216. In at least one embodiment, different pods or containers can be part of different servers. In at least one  embodiment, third pod 415 and fourth pod 416 can belong to a different server. In at least one embodiment, said one or more APIs receive identifiers of a software container or a pod to identify which software container to query usage information. In at least one embodiment, system 400 can route said one or more API calls based on said identifiers.

[0145] In at least one embodiment, different interfaces (e.g., interface 435, interface 436) causes first pod 413 to communicate with third pod 415 and fourth pod 416, which includes exchanging usage information of different pods periodically (e.g., every 1 second) or aperiodically (per request) . In at least one embodiment, said information can be used to determine resource allocation of different pods. In at least one embodiment, said information can be used to determine whether to add another pod that includes another DU container if more wireless cells are connected to processors #1 411 and / or processors #2 412. In at least one embodiment, said information can be used to determine whether resources of processors #1 411 and / or processors #2 412 should be partitioned or allocated to different pods (e.g., first pod 413, second pod 414, third pod 415, fourth pod 416) .

[0146] In at least one embodiment, said different interfaces include one or more APIs that, in response to receiving identifiers of different software containers or pods, transmit or receive usage information of said containers or pods. In at least one embodiment, different pods or containers can determine that other pods or containers are underutilized or overutilized based on said usage information. In at least one embodiment, additional pods that contain additional DU containers could be added to system 400 based on said usage information. For example, if CPU resources of processors #1 411 and / or processors #2 412 are underutilized, more software containers that perform DU functions can be added to first pod 412. In at least one embodiment, third pod 415 can support a single cell while fourth pod 416 can support other wireless cells that are within system 400 based on traffic and usage information described herein.

[0147] In at least one embodiment, interface 435 and interface 436 can be used to connect first pod 413 and second pod 414. In at least one embodiment, interface 435 and interface 436 can be used for first pod 413 and second pod 414 to communicate control plane information and user plane information. In at least one embodiment, said control plane information can refer to data to manage radio access network, which includes, without limitation, network management  and signaling information, session management information, mobility management information, authentication and security information, quality of service (QoS) and policy enforcement information, and error handling and corrections information. In at least one embodiment, said user plane information refers to information to handle actual transmission of user-generated data, distinct from said control plane that manages network signaling and control. In at least one embodiment, said user plane information includes, without limitation, actual data that users are sending and receiving, payload handling, end-to-end data path, encryption, and integrity protection of user data to maintain privacy and security, and allocation and bandwidth and data rates for different services. In at least one embodiment, interface 435 and interface 436 facilitate cuPHY control and user plane connection. In at least one embodiment, cuPHY includes one or more GPU-accelerated 5G functions for physical layer, data link layer and other components of said RAN.

[0148] In at least one embodiment, first pod 413 uses a first API that causes a second pod 414 to perform wireless operations (e.g., encoding / decoding) instead of first pod 413. In at least one embodiment, said first API receives a specific task and identifier of second pod 414 as inputs and cause a second API to query usage information periodically or aperiodically (e.g., per request) from second pod 414. In at least one embodiment, if first pod 413 lacks capacity to perform said specific task, said first API causes a second pod 414 to perform said specific task by looking at usage information of second pod 414. In at least one embodiment, first API sends first pod 413 success indicator or failure indicator depending on whether second pod 414 performs said specific task. In at least one embodiment, said specific task could be combination of different tasks for wireless encoding or decoding. In at least one embodiment, interface 435 or interface 436 includes said first API and said second API.

[0149] FIG. 5 illustrates another example system 500 to scale RAN deployed via containerized software, according to at least one embodiment. In at least one embodiment, system 500 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell. In at least one embodiment, system 500 is a RAN or a portion of a RAN described herein. In at least one embodiment, system 500 includes system 100. In at least one embodiment, system 500 includes system 200. In at least one embodiment, system  500 includes processors 511, first pod 512, second pod 513, third pod 514, fourth pod 515, fifth pod 516, sixth pod 517, seventh pod 518, and interface 534.

[0150] In at least one embodiment, processors 511 is used to perform one or more operations related to traffic received from or transmitted to at least one of wireless cell #1 522 (1) , wireless cell #2 522 (2) , wireless cell #3 522 (3) , and wireless cell #N 521 (N) . In at least one embodiment, processors 511 include one or more of CPUs, DPUs, and GPUs. In at least one embodiment, processors 511 performs one or more codes within first pod 512, second pod 513, third pod 514, fourth pod 515, fifth pod 516, sixth pod 517, seventh pod 518.

[0151] In at least one embodiment, first pod 512 includes L1 container #1 531. In at least one embodiment, L1 container #1 531 includes first software container 214. In at least one embodiment, second pod 513 includes L1 container #2 532. In at least one embodiment, L1 container #2 532 includes first software container 214. In at least one embodiment, third pod 512 includes L1 container #3 533. In at least one embodiment, L1 container #3 533 includes first software container 214. In at least one embodiment, fourth pod 515 includes DU container #1 535. In at least one embodiment, DU container #1 535 includes second software container 218. In at least one embodiment, fifth pod 516 includes DU container #2 536. In at least one embodiment, DU container #2 536 includes second software container 218. In at least one embodiment, sixth pod 517 includes CU container 537. In at least one embodiment, CU container 537 includes CU container 337. In at least one embodiment, seventh pod 518 includes PTP container 541. In at least one embodiment, PTP container 541 includes PTP container 341. In at least one embodiment, eight pod 519 includes GPU operator 542. In at least one embodiment, GPU operator 542 includes GPU operator 342.

[0152] In at least one embodiment, first pod 512 specifically can host network functions or services that handle traffic from or to a wireless traffic wireless cell #1 522 (1) . In at least one embodiment, second pod 513 specifically can host network functions or services that handle traffic from or to a wireless traffic wireless cell #2 522 (2) . In at least one embodiment, third pod 514 specifically can host network functions or services that handle traffic from or to a wireless traffic wireless cell #3 522 (3) . In at least one embodiment, resources of processors 511 are shared among different pods (e.g., first pod 512, second pod 513, third pod 514, fourth pod 515,  fifth pod 516, sixth pod 517) . In at least one embodiment, said resources are shared using MIG by partitioning GPU resources of processors 511. In at least one embodiment, first pod 512, second pod 513, and third pod 514 operates independently. In at least one embodiment, one or more microservices associated with layer 1 is spread across multiple DUs including fourth pod 515 and fifth pod 516.

[0153] In at least one embodiment, interface 534 includes L1-L2 interface 120. In at least one embodiment, interface 534 includes interface 216. In at least one embodiment, interface 534 connects first pod 512, second pod 513, third pod 514, fourth pod 515, fifth pod 516 such that usage information (e.g., number of wireless cells for each pod, GPU resource usage, CPU resource usage) is communicated. In at least one embodiment, interface 534 includes one or more APIs that receive pod or software container identifiers to transmit or receive said usage information, where said identifiers are used to route said one or more API calls. In at least one embodiment, said routing is done by a routing software and / or a manager of software containers (e.g., Kubernetes master) .

[0154] In at least one embodiment, first pod 512, second pod 513, and third pod 514 belongs to different fronthaul. In at least one embodiment, said interface 634 allows first pod 512, second pod 513, and third pod 514 to communicate with each other by referring to pod identifiers or software container identifiers. In at least one embodiment, first pod 512, second pod 513, and third pod 514 communicates said usage information, where said usage information includes GPU resource usage information of each pod. In at least one embodiment, first pod 512, second pod 513, and third pod 514 can communicate additional information such as control plane data and user plane data.

[0155] In at least one embodiment, system 500 can add additional L1 containers based on a number of wireless cells supported by processors 511 and available GPU) resources of processors 511. In at least one embodiment, system 500 can add more DU containers based on a number of wireless cells supported by processors 511 and available CPU resources of processors 511. In at least one embodiment, different pods or containers can be part of different servers. In at least one embodiment, fourth pod 515 and fifth pod 516 can belong to a different server.

[0156] In at least one embodiment, first pod 512 uses a first API that causes other pods (e.g., second pod 513, third pod 514) to perform wireless operations (e.g., encoding / decoding) instead of first pod 512. In at least one embodiment, said first API receives a specific task and identifier of said other pods as inputs and cause a second API to query usage information (periodically or aperiodically) from said other pods. In at least one embodiment, if first pod 512 lacks capacity to perform said specific task, said first API causes other pods (e.g., first pod 512, second pod 513, or both) to perform said specific task by looking at usage information of said other pods. In at least one embodiment, said first API sends first pod 512 success indicator or failure indicator depending on whether said other pods (e.g., second pod 513, third pod 514) perform said specific task. In at least one embodiment, said specific task could be combination of different tasks for wireless encoding or decoding. In at least one embodiment, interface 534 includes said first API and said second API.

[0157] FIG. 6 illustrates an example process 600 to assign software containers for wireless cells, according to at least one embodiment. In at least one embodiment, process 600 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell. Although example process 600 is depicted as a series of steps or operations, it will be appreciated that at least one embodiment of process 600 include altered or reordered steps or operations, or omit certain steps or operations, except where explicitly noted or logically required, such as when an output of one step or operation is used as input for another. In at least one embodiment, each block of process 600, described herein, is performed by one or more entities described in conjunction with FIGS. 15 and 10-11, singly or in any combination.

[0158] In at least one embodiment, one or more entities, further include, for example, hardware, firmware, and / or software described in conjunction with FIG. 10 performs, singly or in any combination, process 600. In at least one embodiment, various functions are carried out by a processor executing instructions stored in memory (e.g., computer readable, machine readable) to perform process 600. In at least one embodiment, process 900 may also be implemented as computer-usable instructions (e.g., macro instruction, micro-instruction) stored on computer storage media or provided by a standalone application, a service or hosted service (standalone or in combination with another hosted service) . In at least one embodiment, said computer-usable  instructions performed by at least one processor (e.g., processor 1002) are provided by one or more programming models (e.g., CUDA, oneAPI, ROCm) . In at least one embodiment, processor 1002 performs one or more blocks of process 900. In at least one embodiment, one or more APIs 1110 or software program 1102, individually or in combination, performs one or more blocks of process 600. In at least one embodiment, said one or more entities include, for example, one or more software containers and / or pods described in conjunction with FIGS. 1-5.

[0159] At block 602, said one or more entities receive a mapping that indicates associations between one or more cell identifiers used by L2 software containers and wireless cell identifiers used by interface (e.g., L1-L2 interface 120) or L1 software containers, in accordance with at least one embodiment. In at least one embodiment, L2 software containers use a first set of wireless cell identifiers and L1 software containers use a second set of wireless cell identifiers that is distinct from said first set of wireless cell identifiers. In at least one embodiment, L1 software containers perform different network operations compared to L2 software containers, as described in conjunction with FIGS. 1-5. In at least one embodiment, GPUs and / or DPUs can accelerate said network operations based on instructions from controllers described in conjunction with FIG. 1.

[0160] At block 604, said one or more entities use one or more APIs or any other interface that use said mappings to cause one or more L2 software containers to perform one or more 5G NR operations that are associated with different wireless cells supported by said same processors (e.g., processors 122, processor 212, processors 311, processors #1 411, processors #2 412, processors 511) . In at least one embodiment, said operations are further described in conjunction with FIGS. 1-5.

[0161] For example, in at least one embodiment, wireless cell #1 and wireless cell #2 are allocated to first L2 software containers and wireless cell #3 and wireless cell #4 are allocated to second L2 software containers using said mappings. In at least one embodiment, first L2 software containers can be part of a first pod and second L2 software containers can be part of a second pod.

[0162] In at least one embodiment, while said first L2 software containers communicate with L1 software containers associated with wireless cell #1 and wireless cell #2, said mapping is  used to match different wireless cell identifiers used between first L2 software containers and said L1 software containers. In at least one embodiment, identifiers used by L1 software containers for can be ID#1 and ID#2 for wireless cell #1 and wireless cell #2 and identifier used by first L2 software containers can be ID#1 and ID#2 for wireless cell #1 and wireless cell #2, which was indicated by said mapping.

[0163] In at least one embodiment, said first L2 software containers can perform network operations (e.g., decode, encode) on information received from said wireless cell #1 and wireless cell #2. In at least one embodiment, first L2 software containers can send modified information to higher layers (e.g., L3, core network, or any other software container that performs one or more scheduling operations) and then receive additional information that is to be sent to either wireless cell #1 and wireless cell #2 or both. In at least one embodiment, first L2 software containers can perform network operations on additional information before transmitting it to either wireless cell #1 and wireless cell #2 or both.

[0164] In at least one embodiment, while said second L2 software containers communicate with L1 software containers associated with wireless cell #3 and wireless cell #4, said mapping is used to match different wireless cell identifiers used between second L2 software containers and said L1 software containers. In at least one embodiment, identifiers used by L1 software containers for can be ID#3 and ID#4 for wireless cell #1 and wireless cell #2 and identifier used by first L2 software containers can be ID#1 and ID#2 for wireless cell #1 and wireless cell #2, which were indicated by said mapping.

[0165] In at least one embodiment, said second L2 software containers can perform network operations (e.g., decode, encode) on information received from said wireless cell #3 and wireless cell #4. In at least one embodiment, said second L2 software containers can send modified information to higher layers (e.g., L3, core network, or any other software container that performs one or more scheduling operations) and then receive additional information that is to be sent to either wireless cell #3 and wireless cell #4 or both. In at least one embodiment, second L2 software containers can perform network operations on additional information before transmitting it to either wireless cell #3 and wireless cell #4 or both.

[0166] In at least one embodiment, said one or more APIs are associated with shared memory that is part of, for example, L1-L2 interface 112. In at least one embodiment, said shared memory can store said mappings and different information communicated between L2 software containers and L1 software containers. In at least one embodiment, said shared memory is further described in conjunction with FIGS. 1-5.

[0167] In at least one embodiment, at least one of blocks 602-604 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell. In at least one embodiment, one or more of said operations performed in blocks 602-604 are performed in various orders and combinations, including in parallel.

[0168] FIG. 7 illustrates an example process 700 to facilitate communication between different layers, according to at least one embodiment. In at least one embodiment, process 700 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell. Although example process 700 is depicted as a series of steps or operations, it will be appreciated that at least one embodiment of process 700 include altered or reordered steps or operations, or omit certain steps or operations, except where explicitly noted or logically required, such as when an output of one step or operation is used as input for another. In at least one embodiment, each block of process 700, described herein, is performed by one or more entities described in conjunction with FIGS. 1-5 and 10-11, singly or in any combination.

[0169] In at least one embodiment, one or more entities, further include, for example, hardware, firmware, and / or software described in conjunction with FIG. 10 performs, singly or in any combination, process 700. In at least one embodiment, various functions are carried out by a processor executing instructions stored in memory (e.g., computer readable, machine readable) to perform process 700. In at least one embodiment, process 700 may also be implemented as computer-usable instructions (e.g., macro instruction, micro-instruction) stored on computer storage media or provided by a standalone application, a service or hosted service (standalone or in combination with another hosted service) . In at least one embodiment, said computer-usable instructions performed by at least one processor (e.g., processor 1002) are provided by one or  more programming models (e.g., CUDA, oneAPI, ROCm) . In at least one embodiment, processor 1002 performs one or more blocks of process 700. In at least one embodiment, one or more APIs 1110 or software program 1102, individually or in combination, performs one or more blocks of process 700. In at least one embodiment, said one or more entities include, for example, one or more software containers and / or pods described in conjunction with FIGS. 1-5.

[0170] At block 702, said one or more entities allocate buffers from memory pool, in accordance with at least one embodiment. In at least one embodiment, said memory pool can include FAPI memory pools such as, for example, message pool and data pool. In at least one embodiment, said one or more entities can include either L1 software containers or L2 software containers.

[0171] At block 704, said one or more entities enqueue message to downlink or uplink queue, in accordance with at least one embodiment. In at least one embodiment, said one or more entities can include either L1 software containers or L2 software containers. At block 706, said one or more entities write event file descriptor, in accordance with at least one embodiment. In at least one embodiment, said one or more entities can include either L1 software containers or L2 software containers.

[0172] At block 708, said one or more entities wait for available API, in accordance with at least one embodiment. In at least one embodiment, this could be performed after receiving said event file descriptor. In at least one embodiment, said one or more entities can include either L1 software containers or L2 software containers.

[0173] At block 710, said one or more entities dequeue message from downlink or uplink queue. In at least one embodiment, said one or more entities can include either L1 software containers or L2 software containers. At block 712, said one or more entities free said buffer back to memory pool. In at least one embodiment, said one or more entities can include either L1 software containers or L2 software containers.

[0174] In at least one embodiment, at least one of blocks 702-712 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell.  In at least one embodiment, one or more of said operations performed in blocks 702-712 are performed in various orders and combinations, including in parallel.

[0175] FIG. 8 illustrates an example process 800 to communicate resource usage information of software containers, according to at least one embodiment. In at least one embodiment, process 800 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell. Although example process 800 is depicted as a series of steps or operations, it will be appreciated that at least one embodiment of process 800 include altered or reordered steps or operations, or omit certain steps or operations, except where explicitly noted or logically required, such as when an output of one step or operation is used as input for another. In at least one embodiment, each block of process 800, described herein, is performed by one or more entities described in conjunction with FIGS. 1-5 and 10-11, singly or in any combination.

[0176] In at least one embodiment, one or more entities, further include, for example, hardware, firmware, and / or software described in conjunction with FIG. 10 performs, singly or in any combination, process 800. In at least one embodiment, various functions are carried out by a processor executing instructions stored in memory (e.g., computer readable, machine readable) to perform process 800. In at least one embodiment, process 800 may also be implemented as computer-usable instructions (e.g., macro instruction, micro-instruction) stored on computer storage media or provided by a standalone application, a service or hosted service (standalone or in combination with another hosted service) . In at least one embodiment, said computer-usable instructions performed by at least one processor (e.g., processor 1002) are provided by one or more programming models (e.g., CUDA, oneAPI, ROCm) . In at least one embodiment, processor 1002 performs one or more blocks of process 800. In at least one embodiment, one or more APIs 1110 or software program 1102, individually or in combination, performs one or more blocks of process 800. In at least one embodiment, said one or more entities include, for example, one or more software containers and / or pods described in conjunction with FIGS. 1-5.

[0177] At block 802, said one or more entities, instantiate one or more L1 containers and one or more DU containers, in accordance with at least one embodiment. At block 804, said one or  more entities instantiate one or more software containers that connects one or more L1 containers and one or more DU containers, in accordance with at least one embodiment. In at least one embodiment, one or more entities include software container instantiation module 1012.

[0178] At block 806, said one or more entities cause one or more L1 containers and one or more DU containers to communicate information via one or more software interfaces, in accordance with at least one embodiment. In at least one embodiment, said usage information includes different types of information described in conjunction with FIGS. 1-5 and 10. For example, in at least one embodiment, said information includes maximum number of wireless cells that software containers can support, number of wireless cells that software containers are currently supporting, GPU, DPU, and / or CPU processing power that is used by or partitioned to software containers. In at lest one embodiment, said information includes user plane information and control plane information processed by different software containers that perform different RAN operations (e.g., RU, DU, CU) .

[0179] At block 808, said one or more entities scale 5G RAN using communicated usage information, in accordance with at least one embodiment. In at least one embodiment, said scaling refers to different examples described in conjunction with FIGS. 1-5 and 10. In at least one embodiment, scaling 5G RAN includes reassigning a plurality of wireless cells to a plurality of L2 software containers based on usage information of each software container of said plurality of L2 software containers.

[0180] In at least one embodiment, at least one of blocks 802-808 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell. In at least one embodiment, one or more of said operations performed in blocks 802-808 are performed in various orders and combinations, including in parallel.

[0181] FIG. 9 illustrates an example process 900 to assign loads of software containers, according to at least one embodiment. In at least one embodiment, process 900 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell. Although example process 900 is depicted as a series of steps or operations, it will  be appreciated that at least one embodiment of process 900 include altered or reordered steps or operations, or omit certain steps or operations, except where explicitly noted or logically required, such as when an output of one step or operation is used as input for another. In at least one embodiment, each block of process 900, described herein, is performed by one or more entities described in conjunction with FIGS. 1-5 and 10-11, singly or in any combination.

[0182] In at least one embodiment, one or more entities, further include, for example, hardware, firmware, and / or software described in conjunction with FIG. 9 performs, singly or in any combination, process 900. In at least one embodiment, various functions are carried out by a processor executing instructions stored in memory (e.g., computer readable, machine readable) to perform process 900. In at least one embodiment, process 900 may also be implemented as computer-usable instructions (e.g., macro instruction, micro-instruction) stored on computer storage media or provided by a standalone application, a service or hosted service (standalone or in combination with another hosted service) . In at least one embodiment, said computer-usable instructions performed by at least one processor (e.g., processor 1002) are provided by one or more programming models (e.g., CUDA, oneAPI, ROCm) . In at least one embodiment, processor 1002 performs one or more blocks of process 900. In at least one embodiment, one or more APIs 1110 or software program 1102, individually or in combination, performs one or more blocks of process 900. In at least one embodiment, said one or more entities include, for example, one or more software containers and / or pods described in conjunction with FIGS. 1-5.

[0183] At block 902, said one or more entities cause one or more first software containers that perform wireless encoding or decoding operations to use one or more first APIs to call one or more second APIs that determine usage information of one or more second software containers, in accordance with at least one embodiment.

[0184] At block 904, said one or more entities determine that one or more software containers lack capacity to perform said at least one of said wireless encoding or decoding operations, in accordance with at least one embodiment. In at least one embodiment, said wireless encoding or decoding operations include, for example, coding, modulation, layer mapping and precoding, resource element mapping, beamforming, signal generation, and power amplification and transmission. In at least one embodiment, said wireless encoding or decoding  operations, include, for examplesignal reception, beamforming and MIMO processing, demodulation and decoding, and deframining and descrambling, and channel estimation (e.g., to prevent bad signal to noise ratio) .

[0185] At block 906, said one or more entities determine, using said usage information of said one or more second software containers from one or more second APIs, that one or more second software containers can perform said at least one of said wireless encoding or decoding operations.

[0186] At block 908, said one or more entities, based on said determination, cause one or more second software containers to said at least one of said wireless encoding or decoding operations in behalf of one or more first software containers using one or more first APIs, in accordance with at least one embodiment.

[0187] In at least one embodiment, at least one of blocks 902-908 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell. In at least one embodiment, one or more of said operations performed in blocks 902-908 are performed in various orders and combinations, including in parallel.

[0188] FIG. 10 illustrates an example system 1000 to scale RAN deployed via software containers, according to at least one embodiment. In at least one embodiment, system 1000 includes one or more non-transitory machine-readable media having stored thereon a set of instructions that, if performed by one or more processors (e.g., processor 1002) , cause said one or more processors to scale RAN deployed via containerized software described in conjunction with FIGS 1-10. In at least one embodiment, system 1000 includes processor 1002 to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell.

[0189] In at least one embodiment, processor 1002 is part of data center 1200. In at least one embodiment, processor 1002 includes CPU (e.g., CPU 1306, CPU 1318) and / or is a processor 1110. In at least one embodiment, processor 1002 includes CPU 1380 (A) or a CPU 1380 (B) . In  at least one embodiment, processor 1002 includes processor 1402. In at least one embodiment, processor 1002 is processor 1510. In at least one embodiment, processor 1002 includes CPU 1602. In at least one embodiment, processor 1002 is part of computer 1710. In at least one embodiment, processor 1002 includes any of multi-core processors 1805 and 1806. In at least one embodiment, processor 1002 includes processor 1807. In at least one embodiment, processor 1002 includes application processor 1905. In at least one embodiment, processor 1002 includes processor 2202. In at least one embodiment, processor 1002 includes processor 2402. In at least one embodiment, processor 1002 includes processor 2600. In at least one embodiment, processor 1002 includes processor 2702. In at least one embodiment, processor 1002 includes processor 2800. In at least one embodiment, processor 1002 includes processor 5202.

[0190] In at least one embodiment, processor 1002 includes GPU 1308 or GPU 1320. In at least one embodiment, processor 1002 includes any of GPUs 1384 (A) …1384 (H) . In at least one embodiment, processor 1002 is part of graphics card 1412. In at least one embodiment, processor 1002 includes parallel processing unit 1614. In at least one embodiment, processor 1002 includes any of GPUs 1810, 1811, 1812, and 1813. In at least one embodiment, processor 1002 is part of graphics acceleration module 1846. In at least one embodiment, processor 1002 includes graphics processor 1910. In at least one embodiment, processor 1002 includes graphics processor 2010. In at least one embodiment, processor 1002 includes graphics processor 2040. In at least one embodiment, processor 1002 includes graphics processor 2100. In at least one embodiment, processor 1002 includes general-purpose graphics processor unit (GPGPU) 2130. In at least one embodiment, processor 1002 includes parallel processor 2212. In at least one embodiment, processor 1002 includes parallel processor 2300. In at least one embodiment, processor 1002 includes graphics multiprocessor 2334. In at least one embodiment, processor 1002 includes any of GPGPUs 2306A …2306D. In at least one embodiment, processor 1002 includes graphics processor 2500. In at least one embodiment, processor 1002 includes processor 2600. In at least one embodiment, processor 1002 includes processor 2702. In at least one embodiment, processor 1002 includes graphics processor 2808. In at least one embodiment, processor 1002 includes graphics processor 2900. In at least one embodiment, processor 1002 includes graphics processing engine 3010. In at least one embodiment, processor 1002 includes graphics execution unit 3208. In at least one embodiment, processor 1002 includes parallel processing unit (PPU) 3300. In at least one embodiment, processor 1002 includes any of shader processors 3107A … 3107F. In at least one embodiment, processor 1002 is part of general processing cluster (GPC) 3400. In at least one embodiment, processor 1002 includes streaming multiprocessor 3600. In at least one embodiment, processor 1002 is used to implement high level system 4200.

[0191] In at least one embodiment, processor 1002 is used to implement at least a portion of system 100, system 200, system 300, system 400, system 500, and / or system 1100. In at least one embodiment, processor 1002 is used to perform at least a block of process 600, process 700, process 800 and / or process 900. In at least one embodiment, processor 1002 includes software container instantiation module 1012 and 5G RAN scaling module 1014.

[0192] In at least one embodiment, as used in any implementation described herein, unless otherwise clear from context or stated explicitly to contrary, terms such as “module” and nominalized verbs (e.g., software container instantiation module 1012, 5G RAN scaling module 1014) described throughout FIGS. 1-52 each refers to any combination of software logic, hardware logic, and / or circuitry configured to provide functionality described herein.

[0193] In at least one embodiment, software described throughout FIGS. 1-52 includes, for example, singly or in any combination, operating systems, device drivers, application software, database software, graphics software (e.g. Radeon, Intel Graphics) , web browsers, development software (e.g., integrated development environments, code editors, compliers, interpreters) , network software (e.g., Intel PROset, Intel Advanced Network Services) , simulation software, real-time operating systems (RTOS) , artificial intelligence software (e.g., Scikit-learn, TensorFlow, PyTorch, Accord. NET, Apache Machout) , robotics software (ROBEL, MS AirSi, Apollo Baidu, AWS RoboMaker, ROSbot 2.0, Poppy Project) , firmware (e.g., BIOS / UEFI, router, smartphone, consumer electronics, embedded systems, printer, solid state drive (SSD) ) , application programming interface (API) , containerized software (e.g., Nginx, Apache HTTP Server, MySQL, PostgreSQL, Redis, Memcached, Node. js, Elasticsearch, Gitlab, Jenkins, WordPress) , container orchestration platform (e.g., Kubernetes, Docker Swarm, Apache Mesos, Nomad, Amazon ECS, Microsoft Azure Kubernetes Service, Google Kubernetes Engine, Red Hat OpenShift, Rancher) or any other implementation embodied as a software package, code and / or instruction set or instructions.

[0194] In at least one embodiment, hardware described throughout FIGS. 1-52, includes, for example, singly or in any combination, hardwired circuitry, programmable circuitry, state machine circuitry, fixed function circuitry, execution unit circuitry, and / or firmware that stores instructions executed by programmable circuitry. In at least one embodiment, said circuitry can forms part of a larger system, for example, singly or in any combination, integrated circuit (IC) , system on-chip (SoC) , central processing unit (CPU) , graphics processing unit (GPU) , data processing unit (DPU) , digital signal processor (DSP) , tensor processing unit (TPU) , accelerated processing unit (APU) , application-specific integrated circuits (ASIC) , intelligent processing unit (IPU) , neural processing unit (NPU) , smart network interface controller (SmartNIC) , vision processing unit (VPU) , field-programmable gate array (FPGA) and so forth.

[0195] In at least one embodiment, software container instantiation module 1012 is a module that instantiates one or more software containers (e.g., first L2 software containers 112, second L2 software containers 114, first 5G software container 214, second 5G software container 218, L1 container 331, DU container 333, CU container 334, PTP container 341, GPU operator 342, L1 container 431, L1 container #1 433, L1 container #2 434, DU container #1 437, DU container #2 438, CU container 439, PTP container 441, GPU container 442, L1 container #1 531, L1 container #2 532, L1 container #3 533, DU container #1 535, DU container #2 536, PTP container 541, CU container 537, and GPU operator 542) that are used for RANs (e.g., system 100, system 200, system 300, system 400, system 500) and / or core networks.

[0196] In at least one embodiment, software container instantiation module 1012 determines network functions (e.g., L1, RU, DU, CU) that are part of RAN (e.g., system 100, system 200, system 300, system 400, system 500, etc. ) . In at least one embodiment, software container instantiation module 912 determines computational, storage, and networking resources (e.g., processors 122, processors 212, processors 311, processors #1 411, processors #2 412, processors 511, processor 1002, etc. ) needed for each container. In at least one embodiment, software container instantiation module 1012 determines a containerization platform (e.g., docker, Kubernetes) based on scalability, reliability, and security requirements of network functions. In at least one embodiment, software container instantiation module 1012 generates or obtains container images for one or more network functions, where each container image includes software and dependencies for each network function. In at least one embodiment,  software container instantiation module 1012 instantiates said software containers via O2 interface.

[0197] In at least one embodiment, software container instantiation module 1012 configures said container images to meet specific network requirements, such as, without limitation. IP addressing, scaling parameters, and connection settings. In at least one embodiment, software container instantiation module 1012 customizes said network functions for specific deployment scenarios, like urban, rural, or enterprise environments. In at least one embodiment, software container instantiation module 1012 deploys said containers on allocated resources (e.g., processors 122, processors 212, processors 311, processors #1 411, processors #2 412, processors 511, processor 1002, etc. ) using said determined containerization platform. In at least one embodiment, software container instantiation module 1012 uses orchestration tools (e.g., Kubernetes) to manage deployment to ensure that said containers are correctly networked and scaled.

[0198] In at least one embodiment, software container instantiation module 1012 integrates said containers with existing network infrastructure, such as physical network elements and other virtual network function. In at least one embodiment, software container instantiation module 1012 implements monitoring tools to track said performance and health of said software containers.

[0199] In at least one embodiment, software container instantiation module 1012 includes system 5100 that supports NFV. In at least one embodiment, software containers described herein include VNF 5108. In at least one embodiment, software container instantiation module 1012 includes VIM 5102, NFVI 5104, VNFM 5106, EM 5110, NFVO 5112, NM 5114.

[0200] In at least one embodiment, 5G RAN scaling module 1014 is a module that scales one or more RANs by enabling intercommunication between different software containers described in conjunction with FIGS. 1-9 by configuring identifiers for each software container and wireless cells. In at least one embodiment, 5G RAN scaling module 1014 enables said software containers to communicate usage information such that GPU resources can be dynamically allocated to different software containers using MIG. In at least one embodiment, said  intercommunication is enabled using one or more APIs that are further described in conjunction with FIG. 10.

[0201] In at least one embodiment, scaling includes adding one or more pods that include an L1 container and interface and a DU container (e.g., first pod 312, second pod 313) to accommodate increased wireless cells that processors (e.g., processors 311) support. In at least one embodiment, said scaling includes adding another DU container (e.g., DU container #2 438) to a L1 container (e.g., L1 container #1 433) to utilize additional CPU resources of one or more processors (e.g., processors #1 411) . In at least one embodiment, scaling includes adding an L1 container (e.g., L1 container #2 434) that can be connected with one or more DU containers (e.g., DU container #1 437, DU container #2 438) to utilize additional GPU resources of one or more processors (e.g., processors #1 411, processors #2 412) .

[0202] In at least one embodiment, said scaling includes receiving data (e.g., configuration file described herein) and use said data to assign wireless cells to different sets of software containers to maximize usage of GPUs that support said wireless cells. In at least one embodiment, said scaling includes using one or more APIs that receive inputs such as software container identifiers and / or wireless cell identifiers to receive usage information, such as, without limitation, number of wireless cells that a software container supports and processing power that is allocated to said software container. In at least one embodiment, if a number of wireless cells that a software container reaches a maximum number (e.g., 6 wireless cells per software container) , a control system or one or more software containers can cause another software container to support additional wireless cells until a maximum number reaches for said additional software container (e.g., 4 or 6) . In at least one embodiment, said inputs to said one or more APIs further include indication of type of usage information to be received (as described above) .

[0203] In at least one embodiment, said scaling includes dynamic load balancing of processors allocating processing power or memory for each software container based on said usage information. In at least one embodiment, said scaling includes causing software containers to perform different radio access technology. For example, in at least one embodiment, a first fronthaul that includes one or more software containers are to perform MIMO whereas a second  fronthaul that includes one or more software containers are to perform STD / TDD. In another example, a first fronthaul that includes one or more software containers are to perform MIMO (e.g., 4T) whereas a second fronthaul that includes one or more software containers are to perform different type of MIMO (e.g., 4R) .

[0204] FIG. 11 illustrates an example system 1100 including an API to perform operations to scale RAN deployed via containerized software, according to at least one embodiment. In at least one embodiment, system 1100 is to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell.

[0205] In at least one embodiment, a software program 1102 is a module described in conjunction with FIG. 1. In at least one embodiment, a software program 1102 comprises one or more modules. In at least one embodiment, one or more APIs 1110 includes said API described in conjunction with FIG. 1. In at least one embodiment, one or more APIs 1110 are sets of software instructions that, if executed, cause one or more processors to perform one or more computational operations. In at least one embodiment, one or more APIs 1110 refers to a reusable block of code that performs a specific task and capable of taking in data, processing it, and returning a result. In at least one embodiment, said reusable block of code refers to allowing one or more APIs 1110 to be called multiple times within software program 1102, potentially with different input values, to perform their designated action without needing to write same code repeatedly. In at least one embodiment, one or more APIs 1110 are distributed or otherwise provided as a part of one or more libraries 1106, runtimes 1104, drivers 1104, and / or any other grouping of software and / or executable code further described herein. In at least one embodiment, one or more APIs 1110 perform one or more computational operations in response to invocation by software programs 1102.

[0206] In at least one embodiment, a software program 1102 is a collection of software code, commands, instructions, or other sequences of text to instruct a computing device (that includes processors such as processor 1002) to perform one or more computational operations and / or invoke one or more other sets of instructions, such as APIs 1110 or API functions 1112, to be executed. In at least one embodiment, functionality provided by one or more APIs 1110  includes software functions 1112, such as those usable to accelerate one or more portions of software programs 1102 using one or more parallel processing units (PPUs) , such as graphics processing units (GPUs) . In at least one embodiment, a software program is a compiler.

[0207] In at least one embodiment, one or more APIs 1110 are hardware interfaces to one or more circuits to perform one or more computational operations. In at least one embodiment, one or more software APIs 1110 described herein are implemented as one or more circuits to perform one or more techniques described below in conjunction with FIGS. 1-10. In at least one embodiment, one or more software programs 1102 comprise instructions that, if executed, cause one or more hardware devices and / or circuits to perform one or more techniques described above in conjunction with FIGS. 1-10.

[0208] In at least one embodiment, software programs 1102, such as user-implemented software programs, utilize one or more APIs 1110 to perform various computing operations, such as memory reservation, matrix multiplication, arithmetic operations, or any computing operation performed by parallel processing units (PPUs) , such as graphics processing units (GPUs) , as further described herein. In at least one embodiment, one or more APIs 1110 provide a set of callable functions 1112, referred to herein as APIs, API functions, and / or functions, that individually perform one or more computing operations, such as computing operations related to parallel computing. In at least one embodiment, one or more APIs 1110 provide functions 1112 to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell. In at least one embodiment, one or more APIs 1110 provide functions 1112 to cause a neural network to perform one or more operations, such as by returning a called function to a processor where said processor invokes said neural network. In at least one embodiment, said processor is processor 1102. In at least one embodiment, said neural network is one of neural networks described in conjunction with FIG. 1.

[0209] In at least one embodiment, one or more software programs 1102 interact or otherwise communicate with one or more APIs 1110 to perform one or more computing operations using one or more PPUs, such as GPUs. In at least one embodiment, one or more computing operations using one or more PPUs comprise at least one or more groups of  computing operations to be accelerated by execution at least in part by said one or more PPUs. In at least one embodiment, one or more software programs 1102 interact with one or more APIs 1110 to facilitate parallel computing using a remote or local interface.

[0210] In at least one embodiment, an interface is software instructions that, if executed, provide access to one or more functions 1112 provided by one or more APIs 1110. In at least one embodiment, a software program 1102 uses a local interface when a software developer compiles one or more software programs 1102 in conjunction with one or more libraries 1106 comprising or otherwise providing access to one or more APIs 1110. In at least one embodiment, one or more software programs 1102 are compiled statically in conjunction with pre-compiled libraries 1106 or uncompiled source code comprising instructions to perform one or more APIs 1110. In at least one embodiment, one or more software programs 1002 are compiled dynamically and said one or more software programs utilize a linker to link to one or more pre-compiled libraries 1106 comprising one or more APIs 1110.

[0211] In at least one embodiment, a software program 1102 uses a remote interface when a software developer executes a software program that utilizes or otherwise communicates with a library 1106 comprising one or more APIs 1110 over a network or other remote communication medium. In at least one embodiment, one or more libraries 1106 comprising one or more APIs 1110 are to be performed by a remote computing service, such as a computing resource services provider. In another embodiment, one or more libraries 1106 comprising one or more APIs 1110 are to be performed by any other computing host providing said one or more APIs 1010 to one or more software programs 1102. In at least one embodiment, one or more libraries 1106 include, for example, Intel Math Kernel Library (MKL) , Intel Data Analytics Acceleration Library (DAAL) , Intel Integrated Performance Primitives (IPP) , Intel Threading Building Blocks (TBB) , Intel oneAPI DPC++ / C++ Compiler Zen Software Studio, ROCm Hub, Vitis Software Platform, and Vitis AI.

[0212] In at least one embodiment, one or more software programs 1102 utilize one or more APIs 1110 to allocate and otherwise manage memory to be used by said software programs 1102. In at least one embodiment, one or more software programs 1102 utilize one or more APIs 1110 to allocate and otherwise manage memory to be used by one or more portions of said software  programs 1102 to be accelerated using one or more PPUs, such as GPUs or any other accelerator or processor further described herein. Those software programs 1102 request a neural network to generate one or more portions of an image based, at least in part, on one or more portions.

[0213] In at least one embodiment, one or more APIs 1110 include an API to facilitate parallel computing. In at least one embodiment, an API 1110 is any other API further described herein. In at least one embodiment, an API 1110 is provided by a driver and / or runtime 1104. In at least one embodiment, an API 1110 is provided by a CUDA user-mode driver. In at least one embodiment, an API 1110 is provided by a CUDA runtime. In at least one embodiment, a driver 1104 is data values and software instructions that, if executed, perform or otherwise facilitate operation of one or more functions 1112 of an API 1110 during load and execution of one or more portions of a software program 1102. In at least one embodiment, driver 1104 includes, for example, Intel Graphics Drivers, Intel Chipset Drivers, Intel Network Adapter Drivers, Intel Audio Drivers, drivers for Intel Movidius VPUs and / or Intel Nervana neural network processors, and drivers that work with AMD Software: PRO Edition, AMD Radeon ProRender, AMD Software: Adrenalin Edition, AMD Ryzen Master Utility, and AMD StoreMI Technology, and AMD ROCm. In at least one embodiment, a runtime 1104 is data values and software instructions that, if executed, perform or otherwise facilitate operation of one or more functions 1112 of an API 1110 during execution of a software program 702. In at least one embodiment, runtime 1104 includes Intel Graphics Runtime, Intel oneAPI runtime, and AMD Radeon Open Compute Platform. In at least one embodiment, one or more software programs 1102 utilize one or more APIs 1110 implemented or otherwise provided by a driver and / or runtime 1104 to perform combined arithmetic operations by said one or more software programs 1102 during execution by one or more PPUs, such as GPUs.

[0214] In at least one embodiment, one or more software programs 1102 utilize one or more APIs 1110 provided by a driver and / or runtime 1104 to perform combine arithmetic operations of one or more PPUs, such as GPUs. In at least one embodiment, one or more APIs 1110 provide combined arithmetic operations through a driver and / or runtime 1104, as described above. In at least one embodiment, one or more software programs 1102 utilize one or more APIs 1110 provided by a driver and / or runtime 1104 to allocate or otherwise reserve one or more blocks of memory 1114 of one or more PPUs, such as GPUs. In at least one embodiment, one or more  software programs 1102 utilize one or more APIs 1110 provided by a driver and / or runtime 1104 to allocate or otherwise reserve blocks of memory.

[0215] To improve software programs 1102 usability and / or optimization of one or more portions of said software programs 1102 to be accelerated by one or more PPUs, such as GPUs, in an embodiment, one or more APIs 1110 provide one or more API functions 1112 to cause 1116 to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to said first wireless cell described above and further described in conjunction with FIGS. 1-10. In at least one embodiment, system 1100 depicts a processor, comprising one or more circuits to perform one or more software programs to combine two or more APIs into a single API. In at least one embodiment, an exemplary block diagram 1100 depicts a system, comprising one or more processors to perform one or more software programs to combine two or more APIs into a single API. In at least one embodiment, an API is used to cause a neural network to use a neural network to generate one or more portions of an image based, at least in part, on one or more portions.

[0216] In at least one embodiment, one or more APIs 1110 include a combination of one or more APIs that perform different functions. In at least one embodiment, said combination includes a first API that causes a second API to receive usage information of different software containers. In at least one embodiment, said second API receives an identifier of said different software as inputs and returns usage information (described in FIGS. 1-10) of specified software containers. In at least one embodiment, said first API receives one or more identifiers of a specific task (e.g., wireless encoding / decoding operations) to be performed by other containers. In at least one embodiment, said first API receives identifier of different software containers as inputs. In at least one embodiment, said first API returns, in response to receiving usage information of said different software containers, determine which software container (s) to perform said specific task received as inputs and causes said software container (s) to perform said specific task. In at least one embodiment, said first API returns a success indicator or failure indicate depending on result. In at least one embodiment, one or more APIs 1110 include said first API and said second API as one API.

[0217] In at least one embodiment described in FIGS. 1-11, solely or in combination with at least one embodiment in FIGS. 12-53 provides one or more technical improvements. For example, said at least one embodiment described in FIGS. 1-11 extends L1 containers to accept input from more than one DU. In at least one embodiment described in FIGS. 1-11 extends L1 container to accept and provide C / U-plane data to other L1 containers. In at least one embodiment described in FIGS. 1-11 extends L1 container to support shared memory, UDP, and Data Plane Development Kit (DPDK) based interfaces. In at least one embodiment described in FIGS. 1-11 extends L1 to communicate with any entities in front haul. In at least one embodiment described in FIGS. 1-11 provides flexibility in various network deployment scenarios and cell configurations especially when GPU has more capacity than CPU or vice versa. In at least one embodiment described in FIGS. 1-11 causes RAN to efficiently deal with capacity increase, such as, without limitation increase in supported cell count, increase in supported user density, and variant in cell configuration. In at least one embodiment described in FIGS. 1-11 reduces latency in RAN (e.g., system 100, system 200, system 300, system 400, system 500) by allowing deployed software containers and / or pods to communicate via one or more interfaces (e.g., one or more APIs) , where said communication includes usage information of each software container (e.g., number of wireless cells that software container supports, how GPU resources are allocated to software containers) .

[0218] DATA CENTER

[0219] FIG. 12 illustrates an example data center 1200, in which at least one embodiment may be used. In at least one embodiment, data center 1200 includes a data center infrastructure layer 1210, a framework layer 1220, a software layer 1230 and an application layer 1240.

[0220] In at least one embodiment, as shown in FIG. 12, data center infrastructure layer 1210 may include a resource orchestrator 1212, grouped computing resources 1214, and node computing resources ( “node C.R.s” ) 1216 (1) -1216 (N) , where “N” represents any whole, positive integer. In at least one embodiment, node C.R.s 1216 (1) -1216 (N) may include, but are not limited to, any number of central processing units ( “CPUs” ) or other processors (including accelerators, field programmable gate arrays (FPGAs) , graphics processors, etc. ) , memory  devices (e.g., dynamic read-only memory) , storage devices (e.g., solid state or disk drives) , network input / output ( "NW I / O” ) devices, network switches, virtual machines ( “VMs” ) , power modules, and cooling modules, etc. In at least one embodiment, one or more node C.R.sfrom among node C.R.s 1216 (1) -1216 (N) may be a server having one or more of above-mentioned computing resources.

[0221] In at least one embodiment, grouped computing resources 1214 may include separate groupings of node C.R.shoused within one or more racks (not shown) , or many racks housed in data centers at various geographical locations (also not shown) . In at least one embodiment, separate groupings of node C.R.swithin grouped computing resources 1214 may include grouped compute, network, memory, or storage resources that may be configured or allocated to support one or more workloads. In at least one embodiment, several node C.R.sincluding CPUs or processors may grouped within one or more racks to provide compute resources to support one or more workloads. In at least one embodiment, one or more racks may also include any number of power modules, cooling modules, and network switches, in any combination.

[0222] In at least one embodiment, resource orchestrator 1212 may configure or otherwise control one or more node C.R.s 1216 (1) -1216 (N) and / or grouped computing resources 1214. In at least one embodiment, resource orchestrator 1212 may include a software design infrastructure ( “SDI” ) management entity for data center 1200. In at least one embodiment, resource orchestrator may include hardware, software, or some combination thereof.

[0223] In at least one embodiment, as shown in FIG. 12, framework layer 1220 includes a job scheduler 1232, a configuration manager 1234, a resource manager 1236 and a distributed file system 1238. In at least one embodiment, framework layer 1220 may include a framework to support software 1232 of software layer 1230 and / or one or more application (s) 1242 of application layer 1240. In at least one embodiment, software 1232 or application (s) 1242 may respectively include web-based service software or applications, such as those provided by Amazon Web Services, Google Cloud and Microsoft Azure. In at least one embodiment, framework layer 1220 may be, but is not limited to, a type of free and open-source software web application framework such as Apache SparkTM (hereinafter “Spark” ) that may utilize distributed  file system 1238 for large-scale data processing (e.g., "big data" ) . In at least one embodiment, job scheduler 1232 may include a Spark driver to facilitate scheduling of workloads supported by various layers of data center 1200. In at least one embodiment, configuration manager 1234 may be capable of configuring different layers such as software layer 1230 and framework layer 1220 including Spark and distributed file system 1238 for supporting large-scale data processing. In at least one embodiment, resource manager 1236 may be capable of managing clustered or grouped computing resources mapped to or allocated for support of distributed file system 1238 and job scheduler 1232. In at least one embodiment, clustered or grouped computing resources may include grouped computing resource 1214 at data center infrastructure layer 1210. In at least one embodiment, resource manager 1236 may coordinate with resource orchestrator 1212 to manage these mapped or allocated computing resources.

[0224] In at least one embodiment, software 1232 included in software layer 1230 may include software used by at least portions of node C.R.s 1216 (1) -1216 (N) , grouped computing resources 1214, and / or distributed file system 1238 of framework layer 1220. In at least one embodiment, one or more types of software may include, but are not limited to, Internet web page search software, e-mail virus scan software, database software, and streaming video content software.

[0225] In at least one embodiment, application (s) 1242 included in application layer 1240 may include one or more types of applications used by at least portions of node C.R.s 1216 (1) -1216 (N) , grouped computing resources 1214, and / or distributed file system 1238 of framework layer 1220. In at least one embodiment, one or more types of applications may include, but are not limited to, any number of a genomics application, a cognitive compute, and a machine learning application, including training or inferencing software, machine learning framework software (e.g., PyTorch, TensorFlow, Caffe, etc. ) or other machine learning applications used in conjunction with one or more embodiments.

[0226] In at least one embodiment, any of configuration manager 1234, resource manager 1236, and resource orchestrator 1212 may implement any number and type of self-modifying actions based on any amount and type of data acquired in any technically feasible fashion. In at least one embodiment, self-modifying actions may relieve a data center operator of data center  1200 from making possibly bad configuration decisions and possibly avoiding underutilized and / or poor performing portions of a data center.

[0227] In at least one embodiment, data center 1200 may include tools, services, software, or other resources to train one or more machine learning models or predict or infer information using one or more machine learning models according to one or more embodiments described herein. For example, in at least one embodiment, a machine learning model may be trained by calculating weight parameters according to a neural network architecture using software and computing resources described above with respect to data center 1200. In at least one embodiment, trained machine learning models corresponding to one or more neural networks may be used to infer or predict information using resources described above with respect to data center 1200 by using weight parameters calculated through one or more training techniques described herein.

[0228] In at least one embodiment, data center 1200 may use CPUs, application-specific integrated circuits (ASICs) , GPUs, FPGAs, or other hardware to perform training and / or inferencing using above-described resources. Moreover, one or more software and / or hardware resources described above may be configured as a service to allow users to train or performing inferencing of information, such as image recognition, speech recognition, or other artificial intelligence services.

[0229] In at least one embodiment, one or more components of FIGS. 1-12 are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-12 are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-12 to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing workloads of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-12 to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-12 to cause encoded information from a first wireless cell  identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0230] FIG. 13A illustrates an example of an autonomous vehicle 1300, according to at least one embodiment. In at least one embodiment, autonomous vehicle 1300 (alternatively referred to herein as “vehicle 1300” ) may be, without limitation, a passenger vehicle, such as a car, a truck, a bus, and / or another type of vehicle that accommodates one or more passengers. In at least one embodiment, vehicle 1300 may be a semi-tractor-trailer truck used for hauling cargo. In at least one embodiment, vehicle 1300 may be an airplane, robotic vehicle, or other kind of vehicle.

[0231] Autonomous vehicles may be described in terms of automation levels, defined by National Highway Traffic Safety Administration ( “NHTSA” ) , a division of US Department of Transportation, and Society of Automotive Engineers ( “SAE” ) "Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles” (e.g., Standard No. J3016-201806, published on June 15, 2018, Standard No. J3016-201609, published on September 30, 2016, and previous and future versions of this standard) . In one or more embodiments, vehicle 1300 may be capable of functionality in accordance with one or more of level 1 -level 5 of autonomous driving levels. For example, in at least one embodiment, vehicle 1300 may be capable of conditional automation (Level 3) , high automation (Level 4) , and / or full automation (Level 5) , depending on embodiment.

[0232] In at least one embodiment, vehicle 1300 may include, without limitation, components such as a chassis, a vehicle body, wheels (e.g., 2, 4, 6, 8, 18, etc. ) , tires, axles, and other components of a vehicle. In at least one embodiment, vehicle 1300 may include, without limitation, a propulsion system 1350, such as an internal combustion engine, hybrid electric power plant, an all-electric engine, and / or another propulsion system type. In at least one embodiment, propulsion system 1350 may be connected to a drive train of vehicle 1300, which may include, without limitation, a transmission, to enable propulsion of vehicle 1300. In at least one embodiment, propulsion system 1350 may be controlled in response to receiving signals from a throttle / accelerator (s) 1352.

[0233] In at least one embodiment, a steering system 1354, which may include, without limitation, a steering wheel, is used to steer a vehicle 1300 (e.g., along a desired path or route) when a propulsion system 1350 is operating (e.g., when vehicle is in motion) . In at least one embodiment, a steering system 1354 may receive signals from steering actuator (s) 1356. In at least one embodiment, steering wheel may be optional for full automation (Level 5) functionality. In at least one embodiment, a brake sensor system 1346 may be used to operate vehicle brakes in response to receiving signals from brake actuator (s) 1348 and / or brake sensors.

[0234] In at least one embodiment, controller (s) 1336, which may include, without limitation, one or more system on chips ( “SoCs” ) (not shown in FIG. 13A) and / or graphics processing unit (s) ( “GPU (s) ” ) , provide signals (e.g., representative of commands) to one or more components and / or systems of vehicle 1300. For instance, in at least one embodiment, controller (s) 1336 may send signals to operate vehicle brakes via brake actuators 1348, to operate steering system 1354 via steering actuator (s) 1356, to operate propulsion system 1350 via throttle / accelerator (s) 1352. In at least one embodiment, controller (s) 1336 may include one or more onboard (e.g., integrated) computing devices (e.g., supercomputers) that process sensor signals, and output operation commands (e.g., signals representing commands) to enable autonomous driving and / or to assist a human driver in driving vehicle 1300. In at least one embodiment, controller (s) 1336 may include a first controller 1336 for autonomous driving functions, a second controller 1336 for functional safety functions, a third controller 1336 for artificial intelligence functionality (e.g., computer vision) , a fourth controller 1336 for infotainment functionality, a fifth controller 1336 for redundancy in emergency conditions, and / or other controllers. In at least one embodiment, a single controller 1336 may handle two or more of above functionalities, two or more controllers 1336 may handle a single functionality, and / or any combination thereof.

[0235] In at least one embodiment, controller (s) 1336 provide signals for controlling one or more components and / or systems of vehicle 1300 in response to sensor data received from one or more sensors (e.g., sensor inputs) . In at least one embodiment, sensor data may be received from, for example and without limitation, global navigation satellite systems ( “GNSS” ) sensor (s) 1358 (e.g., Global Positioning System sensor (s) ) , RADAR sensor (s) 1360, ultrasonic sensor (s) 1362, LIDAR sensor (s) 1364, inertial measurement unit ( “IMU” ) sensor (s) 1366 (e.g.,  accelerometer (s) , gyroscope (s) , magnetic compass (es) , magnetometer (s) , etc. ) , microphone (s) 1396, stereo camera (s) 1368, wide-view camera (s) 1370 (e.g., fisheye cameras) , infrared camera (s) 1372, surround camera (s) 1374 (e.g., 360 degree cameras) , long-range cameras (not shown in Figure 13A) , mid-range camera (s) (not shown in Figure 13A) , speed sensor (s) 1344 (e.g., for measuring speed of vehicle 1300) , vibration sensor (s) 1342, steering sensor (s) 1340, brake sensor (s) (e.g., as part of brake sensor system 1346) , and / or other sensor types.

[0236] In at least one embodiment, one or more of controller (s) 1336 may receive inputs (e.g., represented by input data) from an instrument cluster 1332 of vehicle 1300 and provide outputs (e.g., represented by output data, display data, etc. ) via a human-machine interface ( “HMI” ) display 1334, an audible annunciator, a loudspeaker, and / or via other components of vehicle 1300. In at least one embodiment, outputs may include information such as vehicle velocity, speed, time, map data (e.g., a High Definition map (not shown in FIG. 13A) , location data (e.g., vehicle’s 1300 location, such as on a map) , direction, location of other vehicles (e.g., an occupancy grid) , information about objects and status of objects as perceived by controller (s) 1336, etc. For example, in at least one embodiment, HMI display 1334 may display information about presence of one or more objects (e.g., a street sign, caution sign, traffic light changing, etc. ) , and / or information about driving maneuvers vehicle has made, is making, or will make (e.g., changing lanes now, taking exit 34B in two miles, etc. ) .

[0237] In at least one embodiment, vehicle 1300 further includes a network interface 1324 which may use wireless antenna (s) 1326 and / or modem (s) to communicate over one or more networks. For example, in at least one embodiment, network interface 1324 may be capable of communication over Long-Term Evolution ( “LTE” ) , Wideband Code Division Multiple Access ( “WCDMA” ) , Universal Mobile Telecommunications System ( “UMTS” ) , Global System for Mobile communication ( “GSM” ) , IMT-CDMA Multi-Carrier ( “CDMA2000” ) , etc. In at least one embodiment, wireless antenna (s) 1326 may also enable communication between objects in environment (e.g., vehicles, mobile devices, etc. ) , using local area network (s) , such as Bluetooth, Bluetooth Low Energy ( “LE” ) , Z-Wave, ZigBee, etc., and / or low power wide-area network (s) ( “LPWANs” ) , such as LoRaWAN, SigFox, etc.

[0238] In at least one embodiment, one or more components of FIGS. 1-13A are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-13A are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-13A to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing workloads of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-13A to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-13A to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0239] FIG. 13B illustrates an example of camera locations and fields of view for autonomous vehicle 1300 of FIG. 13A, according to at least one embodiment. In at least one embodiment, cameras and respective fields of view are one example embodiment and are not intended to be limiting. For instance, in at least one embodiment, additional and / or alternative cameras may be included and / or cameras may be located at different locations on vehicle 1300.

[0240] In at least one embodiment, camera types for cameras may include, but are not limited to, digital cameras that may be adapted for use with components and / or systems of vehicle 1300. In at least one embodiment, camera (s) may operate at automotive safety integrity level ( “ASIL” ) B and / or at another ASIL. In at least one embodiment, camera types may be capable of any image capture rate, such as 60 frames per second (fps) , 1220 fps, 240 fps, etc., depending on embodiment. In at least one embodiment, cameras may be capable of using rolling shutters, global shutters, another type of shutter, or a combination thereof. In at least one embodiment, color filter array may include a red clear clear clear ( “RCCC” ) color filter array, a red clear clear blue ( “RCCB” ) color filter array, a red blue green clear ( “RBGC” ) color filter array, a Foveon X3 color filter array, a Bayer sensors ( “RGGB” ) color filter array, a monochrome sensor color filter array, and / or another types of color filter arrays. In at least one  embodiment, clear pixel cameras, such as cameras with an RCCC, an RCCB, and / or an RBGC color filter array, may be used in an effort to increase light sensitivity.

[0241] In at least one embodiment, one or more of camera (s) may be used to perform advanced driver assistance systems ( “ADAS” ) functions (e.g., as part of a redundant or fail-safe design) . For example, in at least one embodiment, a Multi-Function Mono Camera may be installed to provide functions including lane departure warning, traffic sign assist and intelligent headlamp control. In at least one embodiment, one or more of camera (s) (e.g., all of cameras) may record and provide image data (e.g., video) simultaneously.

[0242] In at least one embodiment, one or more cameras may be mounted in a mounting assembly, such as a custom designed (three-dimensional ( “3D” ) printed) assembly, in order to cut out stray light and reflections from within a car (e.g., reflections from dashboard reflected in windshield mirrors) which may interfere with a camera’s image data capture abilities. With reference to wing-mirror mounting assemblies, in at least one embodiment, wing-mirror assemblies may be custom 3D printed so that camera mounting plate matches shape of wing-mirror. In at least one embodiment, camera (s) may be integrated into wing-mirror. In at least one embodiment, for side-view cameras, camera (s) may also be integrated within four pillars at each corner of car.

[0243] In at least one embodiment, cameras with a field of view that include portions of environment in front of vehicle 1300 (e.g., front-facing cameras) may be used for surround view, to help identify forward facing paths and obstacles, as well as aid in, with help of one or more of controllers 1336 and / or control SoCs, providing information critical to generating an occupancy grid and / or determining preferred vehicle paths. In at least one embodiment, front-facing cameras may be used to perform many of same ADAS functions as LIDAR, including, without limitation, emergency braking, pedestrian detection, and collision avoidance. In at least one embodiment, front-facing cameras may also be used for ADAS functions and systems including, without limitation, Lane Departure Warnings ( “LDW” ) , Autonomous Cruise Control ( “ACC” ) , and / or other functions such as traffic sign recognition.

[0244] In at least one embodiment, a variety of cameras may be used in a front-facing configuration, including, for example, a monocular camera platform that includes a CMOS  ( “complementary metal oxide semiconductor” ) color imager. In at least one embodiment, wide-view camera 1370 may be used to perceive objects coming into view from periphery (e.g., pedestrians, crossing traffic or bicycles) . Although only one wide-view camera 1370 is illustrated in FIG. 13B, in other embodiments, there may be any number (including zero) of wide-view camera (s) 1370 on vehicle 1300. In at least one embodiment, any number of long-range camera (s) 1398 (e.g., a long-view stereo camera pair) may be used for depth-based object detection, especially for objects for which a neural network has not yet been trained. In at least one embodiment, long-range camera (s) 1398 may also be used for object detection and classification, as well as basic object tracking.

[0245] In at least one embodiment, any number of stereo camera (s) 1368 may also be included in a front-facing configuration. In at least one embodiment, one or more of stereo camera (s) 1368 may include an integrated control unit comprising a scalable processing unit, which may provide a programmable logic ( “FPGA” ) and a multi-core micro-processor with an integrated Controller Area Network ( “CAN” ) or Ethernet interface on a single chip. In at least one embodiment, such a unit may be used to generate a 3D map of environment of vehicle 1300, including a distance estimate for all points in image. In at least one embodiment, one or more of stereo camera (s) 1368 may include, without limitation, compact stereo vision sensor (s) that may include, without limitation, two camera lenses (one each on left and right) and an image processing chip that may measure distance from vehicle 1300 to target object and use generated information (e.g., metadata) to activate autonomous emergency braking and lane departure warning functions. In at least one embodiment, other types of stereo camera (s) 1368 may be used in addition to, or alternatively from, those described herein.

[0246] In at least one embodiment, cameras with a field of view that include portions of environment to side of vehicle 1300 (e.g., side-view cameras) may be used for surround view, providing information used to create and update occupancy grid, as well as to generate side impact collision warnings. For example, in at least one embodiment, surround camera (s) 1374 (e.g., four surround cameras 1374 as illustrated in FIG. 13B) could be positioned on vehicle 1300. In at least one embodiment, surround camera (s) 1374 may include, without limitation, any number and combination of wide-view camera (s) 1370, fisheye camera (s) , 360 degree camera (s) , and / or like. For instance, in at least one embodiment, four fisheye cameras may be positioned  on front, rear, and sides of vehicle 1300. In at least one embodiment, vehicle 1300 may use three surround camera (s) 1374 (e.g., left, right, and rear) , and may leverage one or more other camera (s) (e.g., a forward-facing camera) as a fourth surround-view camera.

[0247] In at least one embodiment, cameras with a field of view that include portions of environment to rear of vehicle 1300 (e.g., rear-view cameras) may be used for park assistance, surround view, rear collision warnings, and creating and updating occupancy grid. In at least one embodiment, a wide variety of cameras may be used including, but not limited to, cameras that are also suitable as a front-facing camera (s) (e.g., long-range cameras 1398 and / or mid-range camera (s) 1376, stereo camera (s) 1368) , infrared camera (s) 1372, etc. ) , as described herein.

[0248] In at least one embodiment, one or more components of FIGS. 1-13B are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-13B are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-13B to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing workloads of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-13B to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-13B to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0249] FIG. 13C is a block diagram illustrating an example system architecture for autonomous vehicle 1300 of FIG. 13A, according to at least one embodiment. In at least one embodiment, each of components, features, and systems of vehicle 1300 in FIG. 13C are illustrated as being connected via a bus 1302. In at least one embodiment, bus 1302 may include, without limitation, a CAN data interface (alternatively referred to herein as a “CAN bus” ) . In at least one embodiment, a CAN may be a network inside vehicle 1300 used to aid in control of various features and functionality of vehicle 1300, such as actuation of brakes,  acceleration, braking, steering, windshield wipers, etc. In at least one embodiment, bus 1302 may be configured to have dozens or even hundreds of nodes, each with its own unique identifier (e.g., a CAN ID) . In at least one embodiment, bus 1302 may be read to find steering wheel angle, ground speed, engine revolutions per minute ( “RPMs” ) , button positions, and / or other vehicle status indicators. In at least one embodiment, bus 1302 may be a CAN bus that is ASIL B compliant.

[0250] In at least one embodiment, in addition to, or alternatively from CAN, FlexRay and / or Ethernet may be used. In at least one embodiment, there may be any number of busses 1302, which may include, without limitation, zero or more CAN busses, zero or more FlexRay busses, zero or more Ethernet busses, and / or zero or more other types of busses using a different protocol. In at least one embodiment, two or more busses 1302 may be used to perform different functions, and / or may be used for redundancy. For example, a first bus 1302 may be used for collision avoidance functionality and a second bus 1302 may be used for actuation control. In at least one embodiment, each bus 1302 may communicate with any of components of vehicle 1300, and two or more busses 1302 may communicate with same components. In at least one embodiment, each of any number of system (s) on chip (s) ( “SoC (s) ” ) 1304, each of controller (s) 1336, and / or each computer within vehicle may have access to same input data (e.g., inputs from sensors of vehicle 1300) , and may be connected to a common bus, such CAN bus.

[0251] In at least one embodiment, vehicle 1300 may include one or more controller (s) 1336, such as those described herein with respect to FIG. 13A. In at least one embodiment, controller (s) 1336 may be used for a variety of functions. In at least one embodiment, controller (s) 1336 may be coupled to any of various other components and systems of vehicle 1300, and may be used for control of vehicle 1300, artificial intelligence of vehicle 1300, infotainment for vehicle 1300, and / or like.

[0252] In at least one embodiment, vehicle 1300 may include any number of SoCs 1304. Each of SoCs 1304 may include, without limitation, central processing units ( “CPU (s) ” ) 1306, graphics processing units ( “GPU (s) ” ) 1308, processor (s) 1310, cache (s) 1312, accelerator (s) 1314, data store (s) 1316, and / or other components and features not illustrated. In at least one embodiment, SoC (s) 1304 may be used to control vehicle 1300 in a variety of platforms and  systems. For example, in at least one embodiment, SoC (s) 1304 may be combined in a system (e.g., system of vehicle 1300) with a High Definition ( “HD” ) map 1322 which may obtain map refreshes and / or updates via network interface 1324 from one or more servers (not shown in Figure 13C) .

[0253] In at least one embodiment, CPU (s) 1306 may include a CPU cluster or CPU complex (alternatively referred to herein as a “CCPLEX” ) . In at least one embodiment, CPU (s) 1306 may include multiple cores and / or level two ( “L2” ) caches. For instance, in at least one embodiment, CPU (s) 1306 may include eight cores in a coherent multi-processor configuration. In at least one embodiment, CPU (s) 1306 may include four dual-core clusters where each cluster has a dedicated L2 cache (e.g., a 2 MB L2 cache) . In at least one embodiment, CPU (s) 1306 (e.g., CCPLEX) may be configured to support simultaneous cluster operation enabling any combination of clusters of CPU (s) 1306 to be active at any given time.

[0254] In at least one embodiment, one or more of CPU (s) 1306 may implement power management capabilities that include, without limitation, one or more of following features: individual hardware blocks may be clock-gated automatically when idle to save dynamic power; each core clock may be gated when core is not actively executing instructions due to execution of Wait for Interrupt ( "WFI” )  / Wait for Event ( "WFE” ) instructions; each core may be independently power-gated; each core cluster may be independently clock-gated when all cores are clock-gated or power-gated; and / or each core cluster may be independently power-gated when all cores are power-gated. In at least one embodiment, CPU (s) 1306 may further implement an enhanced algorithm for managing power states, where allowed power states and expected wakeup times are specified, and hardware / microcode determines best power state to enter for core, cluster, and CCPLEX. In at least one embodiment, processing cores may support simplified power state entry sequences in software with work offloaded to microcode. In at least one embodiment, processing cores are referred to as compute units or computing units.

[0255] In at least one embodiment, GPU (s) 1308 may include an integrated GPU (alternatively referred to herein as an “iGPU” ) . In at least one embodiment, GPU (s) 1308 may be programmable and may be efficient for parallel workloads. In at least one embodiment, GPU (s) 1308, in at least one embodiment, may use an enhanced tensor instruction set. In on  embodiment, GPU (s) 1308 may include one or more streaming microprocessors, where each streaming microprocessor may include a level one ( “L1” ) cache (e.g., an L1 cache with at least 96KB storage capacity) , and two or more of streaming microprocessors may share an L2 cache (e.g., an L2 cache with a 512 KB storage capacity) . In at least one embodiment, GPU (s) 1308 may include at least eight streaming microprocessors. In at least one embodiment, GPU (s) 1308 may use compute application programming interface (s) (API (s) ) . In at least one embodiment, GPU (s) 1308 may use one or more parallel computing platforms and / or programming models (e.g., NVIDIA’s CUDA) .

[0256] In at least one embodiment, one or more of GPU (s) 1308 may be power-optimized for best performance in automotive and embedded use cases. For example, in on embodiment, GPU (s) 1308 could be fabricated on a Fin field-effect transistor ( "FinFET” ) . In at least one embodiment, each streaming microprocessor may incorporate a number of mixed-precision processing cores partitioned into multiple blocks. For example, and without limitation, 64 PF32 cores and 32 PF64 cores could be partitioned into four processing blocks. In at least one embodiment, each processing block could be allocated 16 FP32 cores, 8 FP64 cores, 16 INT32 cores, two mixed-precision NVIDIA TENSOR COREs for deep learning matrix arithmetic, a level zero ( “L0” ) instruction cache, a warp scheduler, a dispatch unit, and / or a 64 KB register file. In at least one embodiment, streaming microprocessors may include independent parallel integer and floating-point data paths to provide for efficient execution of workloads with a mix of computation and addressing calculations. In at least one embodiment, streaming microprocessors may include independent thread scheduling capability to enable finer-grain synchronization and cooperation between parallel threads. In at least one embodiment, streaming microprocessors may include a combined L1 data cache and shared memory unit in order to improve performance while simplifying programming.

[0257] In at least one embodiment, one or more of GPU (s) 1308 may include a high bandwidth memory ( "HBM) and / or a 16 GB HBM2 memory subsystem to provide, in some examples, about 900 GB / second peak memory bandwidth. In at least one embodiment, in addition to, or alternatively from, HBM memory, a synchronous graphics random-access memory ( "SGRAM” ) may be used, such as a graphics double data rate type five synchronous random-access memory ( "GDDR5” ) .

[0258] In at least one embodiment, GPU (s) 1308 may include unified memory technology. In at least one embodiment, address translation services ( “ATS” ) support may be used to allow GPU (s) 1308 to access CPU (s) 1306 page tables directly. In at least one embodiment, embodiment, when GPU (s) 1308 memory management unit ( "MMU” ) experiences a miss, an address translation request may be transmitted to CPU (s) 1306. In response, CPU (s) 1306 may look in its page tables for virtual-to-physical mapping for address and transmits translation back to GPU (s) 1308, in at least one embodiment. In at least one embodiment, unified memory technology may allow a single unified virtual address space for memory of both CPU (s) 1306 and GPU (s) 1308, thereby simplifying GPU (s) 1308 programming and porting of applications to GPU (s) 1308.

[0259] In at least one embodiment, GPU (s) 1308 may include any number of access counters that may keep track of frequency of access of GPU (s) 1308 to memory of other processors. In at least one embodiment, access counter (s) may help ensure that memory pages are moved to physical memory of processor that is accessing pages most frequently, thereby improving efficiency for memory ranges shared between processors.

[0260] In at least one embodiment, one or more of SoC (s) 1304 may include any number of cache (s) 1312, including those described herein. For example, in at least one embodiment, cache (s) 1312 could include a level three (” L3” ) cache that is available to both CPU (s) 1306 and GPU (s) 1308 (e.g., that is connected to both CPU (s) 1306 and GPU (s) 1308) . In at least one embodiment, cache (s) 1312 may include a write-back cache that may keep track of states of lines, such as by using a cache coherence protocol (e.g., MEI, MESI, MSI, etc. ) . In at least one embodiment, L3 cache may include 4 MB or more, depending on embodiment, although smaller cache sizes may be used.

[0261] In at least one embodiment, one or more of SoC (s) 1304 may include one or more accelerator (s) 1314 (e.g., hardware accelerators, software accelerators, or a combination thereof) . In at least one embodiment, SoC (s) 1304 may include a hardware acceleration cluster that may include optimized hardware accelerators and / or large on-chip memory. In at least one embodiment, large on-chip memory (e.g., 4MB of SRAM) , may enable hardware acceleration cluster to accelerate neural networks and other calculations. In at least one embodiment,  hardware acceleration cluster may be used to complement GPU (s) 1308 and to off-load some of tasks of GPU (s) 1308 (e.g., to free up more cycles of GPU (s) 1308 for performing other tasks) . In at least one embodiment, accelerator (s) 1314 could be used for targeted workloads (e.g., perception, convolutional neural networks ( "CNNs” ) , recurrent neural networks ( “RNNs” ) , etc. ) that are stable enough to be amenable to acceleration. In at least one embodiment, a CNN may include a region-based or regional convolutional neural networks ( "RCNNs” ) and Fast RCNNs (e.g., as used for object detection) or other type of CNN.

[0262] In at least one embodiment, accelerator (s) 1314 (e.g., hardware acceleration cluster) may include a deep learning accelerator (s) ( "DLA) . DLA (s) may include, without limitation, one or more Tensor processing units ( "TPUs) that may be configured to provide an additional ten trillion operations per second for deep learning applications and inferencing. In at least one embodiment, TPUs may be accelerators configured to, and optimized for, performing image processing functions (e.g., for CNNs, RCNNs, etc. ) . DLA (s) may further be optimized for a specific set of neural network types and floating point operations, as well as inferencing. In at least one embodiment, design of DLA (s) may provide more performance per millimeter than a typical general-purpose GPU, and typically vastly exceeds performance of a CPU. In at least one embodiment, TPU (s) may perform several functions, including a single-instance convolution function, supporting, for example, INT8, INT16, and FP16 data types for both features and weights, as well as post-processor functions. In at least one embodiment, DLA (s) may quickly and efficiently execute neural networks, especially CNNs, on processed or unprocessed data for any of a variety of functions, including, for example and without limitation: a CNN for object identification and detection using data from camera sensors; a CNN for distance estimation using data from camera sensors; a CNN for emergency vehicle detection and identification and detection using data from microphones 1396; a CNN for facial recognition and vehicle owner identification using data from camera sensors; and / or a CNN for security and / or safety related events.

[0263] In at least one embodiment, DLA (s) may perform any function of GPU (s) 1308, and by using an inference accelerator, for example, a designer may target either DLA (s) or GPU (s) 1308 for any function. For example, in at least one embodiment, designer may focus  processing of CNNs and floating point operations on DLA (s) and leave other functions to GPU (s) 1308 and / or other accelerator (s) 1314.

[0264] In at least one embodiment, accelerator (s) 1314 (e.g., hardware acceleration cluster) may include a programmable vision accelerator (s) ( "PVA” ) , which may alternatively be referred to herein as a computer vision accelerator. In at least one embodiment, PVA (s) may be designed and configured to accelerate computer vision algorithms for advanced driver assistance system ( "ADAS” ) 1338, autonomous driving, augmented reality ( "AR” ) applications, and / or virtual reality ( "VR” ) applications. PVA (s) may provide a balance between performance and flexibility. For example, in at least one embodiment, each PVA (s) may include, for example and without limitation, any number of reduced instruction set computer ( "RISC” ) cores, direct memory access ( "DMA” ) , and / or any number of vector processors.

[0265] In at least one embodiment, RISC cores may interact with image sensors (e.g., image sensors of any of cameras described herein) , image signal processor (s) , and / or like. In at least one embodiment, each of RISC cores may include any amount of memory. In at least one embodiment, RISC cores may use any of a number of protocols, depending on embodiment. In at least one embodiment, RISC cores may execute a real-time operating system ( "RTOS” ) . In at least one embodiment, RISC cores may be implemented using one or more integrated circuit devices, application specific integrated circuits ( "ASICs” ) , and / or memory devices. For example, in at least one embodiment, RISC cores could include an instruction cache and / or a tightly coupled RAM.

[0266] In at least one embodiment, DMA may enable components of PVA (s) to access system memory independently of CPU (s) 1306. In at least one embodiment, DMA may support any number of features used to provide optimization to PVA including, but not limited to, supporting multi-dimensional addressing and / or circular addressing. In at least one embodiment, DMA may support up to six or more dimensions of addressing, which may include, without limitation, block width, block height, block depth, horizontal block stepping, vertical block stepping, and / or depth stepping.

[0267] In at least one embodiment, vector processors may be programmable processors that may be designed to efficiently and flexibly execute programming for computer vision algorithms  and provide signal processing capabilities. In at least one embodiment, PVA may include a PVA core and two vector processing subsystem partitions. In at least one embodiment, PVA core may include a processor subsystem, DMA engine (s) (e.g., two DMA engines) , and / or other peripherals. In at least one embodiment, vector processing subsystem may operate as a primary processing engine of PVA and may include a vector processing unit ( "VPU” ) , an instruction cache, and / or vector memory (e.g., “VMEM” ) . In at least one embodiment, VPU core may include a digital signal processor such as, for example, a single instruction, multiple data ( "SIMD” ) , very long instruction word ( "VLIW” ) digital signal processor. In at least one embodiment, a combination of SIMD and VLIW may enhance throughput and speed.

[0268] In at least one embodiment, each of vector processors may include an instruction cache and may be coupled to dedicated memory. As a result, in at least one embodiment, each of vector processors may be configured to execute independently of other vector processors. In at least one embodiment, vector processors that are included in a particular PVA may be configured to employ data parallelism. For instance, in at least one embodiment, plurality of vector processors included in a single PVA may execute same computer vision algorithm, but on different regions of an image. In at least one embodiment, vector processors included in a particular PVA may simultaneously execute different computer vision algorithms, on same image, or even execute different algorithms on sequential images or portions of an image. In at least one embodiment, among other things, any number of PVAs may be included in hardware acceleration cluster and any number of vector processors may be included in each of PVAs. In at least one embodiment, PVA (s) may include additional error correcting code ( "ECC” ) memory, to enhance overall system safety.

[0269] In at least one embodiment, accelerator (s) 1314 (e.g., hardware acceleration cluster) may include a computer vision network on-chip and static random-access memory ( "SRAM” ) , for providing a high-bandwidth, low latency SRAM for accelerator (s) 1314. In at least one embodiment, on-chip memory may include at least 4MB SRAM, consisting of, for example and without limitation, eight field-configurable memory blocks, that may be accessible by both PVA and DLA. In at least one embodiment, each pair of memory blocks may include an advanced peripheral bus ( "APB” ) interface, configuration circuitry, a controller, and a multiplexer. In at least one embodiment, any type of memory may be used. In at least one embodiment, PVA and  DLA may access memory via a backbone that provides PVA and DLA with high-speed access to memory. In at least one embodiment, backbone may include a computer vision network on-chip that interconnects PVA and DLA to memory (e.g., using APB) .

[0270] In at least one embodiment, computer vision network on-chip may include an interface that determines, before transmission of any control signal / address / data, that both PVA and DLA provide ready and valid signals. In at least one embodiment, an interface may provide for separate phases and separate channels for transmitting control signals / addresses / data, as well as burst-type communications for continuous data transfer. In at least one embodiment, an interface may comply with International Organization for Standardization ( “ISO” ) 26262 or International Electrotechnical Commission ( “IEC” ) 61508 standards, although other standards and protocols may be used.

[0271] In at least one embodiment, one or more of SoC (s) 1304 may include a real-time ray-tracing hardware accelerator. In at least one embodiment, real-time ray-tracing hardware accelerator may be used to quickly and efficiently determine positions and extents of objects (e.g., within a world model) , to generate real-time visualization simulations, for RADAR signal interpretation, for sound propagation synthesis and / or analysis, for simulation of SONAR systems, for general wave propagation simulation, for comparison to LIDAR data for purposes of localization and / or other functions, and / or for other uses.

[0272] In at least one embodiment, accelerator (s) 1314 (e.g., hardware accelerator cluster) have a wide array of uses for autonomous driving. In at least one embodiment, PVA may be a programmable vision accelerator that may be used for key processing stages in ADAS and autonomous vehicles. In at least one embodiment, PVA’s capabilities are a good match for algorithmic domains needing predictable processing, at low power and low latency. In other words, PVA performs well on semi-dense or dense regular computation, even on small data sets, which need predictable run-times with low latency and low power. In at least one embodiment, autonomous vehicles, such as vehicle 1300, PVAs are designed to run classic computer vision algorithms, as they are efficient at object detection and operating on integer math.

[0273] For example, according to at least one embodiment of technology, PVA is used to perform computer stereo vision. In at least one embodiment, semi-global matching-based  algorithm may be used in some examples, although this is not intended to be limiting. In at least one embodiment, applications for Level 3-5 autonomous driving use motion estimation / stereo matching on-the-fly (e.g., structure from motion, pedestrian recognition, lane detection, etc. ) . In at least one embodiment, PVA may perform computer stereo vision function on inputs from two monocular cameras.

[0274] In at least one embodiment, PVA may be used to perform dense optical flow. For example, in at least one embodiment, PVA could process raw RADAR data (e.g., using a 4D Fast Fourier Transform) to provide processed RADAR data. In at least one embodiment, PVA is used for time-of-flight depth processing, by processing raw time of flight data to provide processed time of flight data, for example.

[0275] In at least one embodiment, DLA may be used to run any type of network to enhance control and driving safety, including for example and without limitation, a neural network that outputs a measure of confidence for each object detection. In at least one embodiment, confidence may be represented or interpreted as a probability, or as providing a relative “weight” of each detection compared to other detections. In at least one embodiment, confidence enables a system to make further decisions regarding which detections should be considered as true positive detections rather than false positive detections. In at least one embodiment, a system may set a threshold value for confidence and consider only detections exceeding threshold value as true positive detections. In an embodiment in which an automatic emergency braking ( "AEB” ) system is used, false positive detections would cause vehicle to automatically perform emergency braking, which is obviously undesirable. In at least one embodiment, highly confident detections may be considered as triggers for AEB. In at least one embodiment, DLA may run a neural network for regressing confidence value. In at least one embodiment, neural network may take as its input at least some subset of parameters, such as bounding box dimensions, ground plane estimate obtained (e.g., from another subsystem) , output from IMU sensor (s) 1366 that correlates with vehicle 1300 orientation, distance, 3D location estimates of object obtained from neural network and / or other sensors (e.g., LIDAR sensor (s) 1364 or RADAR sensor (s) 1360) , among others.

[0276] In at least one embodiment, one or more of SoC (s) 1304 may include data store (s) 1316 (e.g., memory) . In at least one embodiment, data store (s) 1316 may be on-chip memory of SoC (s) 1304, which may store neural networks to be executed on GPU (s) 1308 and / or DLA. In at least one embodiment, data store (s) 1316 may be large enough in capacity to store multiple instances of neural networks for redundancy and safety. In at least one embodiment, data store (s) 1312 may comprise L2 or L3 cache (s) .

[0277] In at least one embodiment, one or more of SoC (s) 1304 may include any number of processor (s) 1310 (e.g., embedded processors) . In at least one embodiment, processor (s) 1310 may include a boot and power management processor that may be a dedicated processor and subsystem to handle boot power and management functions and related security enforcement. In at least one embodiment, boot and power management processor may be a part of SoC (s) 1304 boot sequence and may provide runtime power management services. In at least one embodiment, boot power and management processor may provide clock and voltage programming, assistance in system low power state transitions, management of SoC (s) 1304 thermals and temperature sensors, and / or management of SoC (s) 1304 power states. In at least one embodiment, each temperature sensor may be implemented as a ring-oscillator whose output frequency is proportional to temperature, and SoC (s) 1304 may use ring-oscillators to detect temperatures of CPU (s) 1306, GPU (s) 1308, and / or accelerator (s) 1314. In at least one embodiment, if temperatures are determined to exceed a threshold, then boot and power management processor may enter a temperature fault routine and put SoC (s) 1304 into a lower power state and / or put vehicle 1300 into a chauffeur to safe stop mode (e.g., bring vehicle 1300 to a safe stop) .

[0278] In at least one embodiment, processor (s) 1310 may further include a set of embedded processors that may serve as an audio processing engine. In at least one embodiment, audio processing engine may be an audio subsystem that enables full hardware support for multi-channel audio over multiple interfaces, and a broad and flexible range of audio I / O interfaces. In at least one embodiment, audio processing engine is a dedicated processor core with a digital signal processor with dedicated RAM.

[0279] In at least one embodiment, processor (s) 1310 may further include an always on processor engine that may provide necessary hardware features to support low power sensor management and wake use cases. In at least one embodiment, always on processor engine may include, without limitation, a processor core, a tightly coupled RAM, supporting peripherals (e.g., timers and interrupt controllers) , various I / O controller peripherals, and routing logic.

[0280] In at least one embodiment, processor (s) 1310 may further include a safety cluster engine that includes, without limitation, a dedicated processor subsystem to handle safety management for automotive applications. In at least one embodiment, safety cluster engine may include, without limitation, two or more processor cores, a tightly coupled RAM, support peripherals (e.g., timers, an interrupt controller, etc. ) , and / or routing logic. In a safety mode, two or more cores may operate, in at least one embodiment, in a lockstep mode and function as a single core with comparison logic to detect any differences between their operations. In at least one embodiment, processor (s) 1310 may further include a real-time camera engine that may include, without limitation, a dedicated processor subsystem for handling real-time camera management. In at least one embodiment, processor (s) 1310 may further include a high-dynamic range signal processor that may include, without limitation, an image signal processor that is a hardware engine that is part of camera processing pipeline.

[0281] In at least one embodiment, processor (s) 1310 may include a video image compositor that may be a processing block (e.g., implemented on a microprocessor) that implements video post-processing functions needed by a video playback application to produce final image for player window. In at least one embodiment, video image compositor may perform lens distortion correction on wide-view camera (s) 1370, surround camera (s) 1374, and / or on in-cabin monitoring camera sensor (s) . In at least one embodiment, in-cabin monitoring camera sensor (s) are preferably monitored by a neural network running on another instance of SoC 1304, configured to identify in cabin events and respond accordingly. In at least one embodiment, an in-cabin system may perform, without limitation, lip reading to activate cellular service and place a phone call, dictate emails, change vehicle’s destination, activate or change vehicle’s infotainment system and settings, or provide voice-activated web surfing. In at least one embodiment, certain functions are available to driver when vehicle is operating in an autonomous mode and are disabled otherwise.

[0282] In at least one embodiment, video image compositor may include enhanced temporal noise reduction for both spatial and temporal noise reduction. For example, in at least one embodiment, where motion occurs in a video, noise reduction weights spatial information appropriately, decreasing weight of information provided by adjacent frames. In at least one embodiment, where an image or portion of an image does not include motion, temporal noise reduction performed by video image compositor may use information from previous image to reduce noise in current image.

[0283] In at least one embodiment, video image compositor may also be configured to perform stereo rectification on input stereo lens frames. In at least one embodiment, video image compositor may further be used for user interface composition when operating system desktop is in use, and GPU (s) 1308 are not required to continuously render new surfaces. In at least one embodiment, when GPU (s) 1308 are powered on and active doing 3D rendering, video image compositor may be used to offload GPU (s) 1308 to improve performance and responsiveness.

[0284] In at least one embodiment, one or more of SoC (s) 1304 may further include a mobile industry processor interface ( “MIPI” ) camera serial interface for receiving video and input from cameras, a high-speed interface, and / or a video input block that may be used for camera and related pixel input functions. In at least one embodiment, one or more of SoC (s) 1304 may further include an input / output controller (s) that may be controlled by software and may be used for receiving I / O signals that are uncommitted to a specific role.

[0285] In at least one embodiment, one or more of SoC (s) 1304 may further include a broad range of peripheral interfaces to enable communication with peripherals, audio encoders / decoders ( “codecs” ) , power management, and / or other devices. SoC (s) 1304 may be used to process data from cameras (e.g., connected over Gigabit Multimedia Serial Link and Ethernet) , sensors (e.g., LIDAR sensor (s) 1364, RADAR sensor (s) 1360, etc. that may be connected over Ethernet) , data from bus 1302 (e.g., speed of vehicle 1300, steering wheel position, etc. ) , data from GNSS sensor (s) 1358 (e.g., connected over Ethernet or CAN bus) , etc. In at least one embodiment, one or more of SoC (s) 1304 may further include dedicated high- performance mass storage controllers that may include their own DMA engines, and that may be used to free CPU (s) 1306 from routine data management tasks.

[0286] In at least one embodiment, SoC (s) 1304 may be an end-to-end platform with a flexible architecture that spans automation levels 3-5, thereby providing a comprehensive functional safety architecture that leverages and makes efficient use of computer vision and ADAS techniques for diversity and redundancy, provides a platform for a flexible, reliable driving software stack, along with deep learning tools. In at least one embodiment, SoC (s) 1304 may be faster, more reliable, and even more energy-efficient and space-efficient than conventional systems. For example, in at least one embodiment, accelerator (s) 1314, when combined with CPU (s) 1306, GPU (s) 1308, and data store (s) 1316, may provide for a fast, efficient platform for level 3-5 autonomous vehicles.

[0287] In at least one embodiment, computer vision algorithms may be executed on CPUs, which may be configured using high-level programming language, such as C programming language, to execute a wide variety of processing algorithms across a wide variety of visual data. However, in at least one embodiment, CPUs are oftentimes unable to meet performance requirements of many computer vision applications, such as those related to execution time and power consumption, for example. In at least one embodiment, many CPUs are unable to execute complex object detection algorithms in real-time, which is used in in-vehicle ADAS applications and in practical Level 3-5 autonomous vehicles.

[0288] Embodiments described herein allow for multiple neural networks to be performed simultaneously and / or sequentially, and for results to be combined together to enable Level 3-5 autonomous driving functionality. For example, in at least one embodiment, a CNN executing on DLA or discrete GPU (e.g., GPU (s) 1320) may include text and word recognition, allowing supercomputer to read and understand traffic signs, including signs for which neural network has not been specifically trained. In at least one embodiment, DLA may further include a neural network that is able to identify, interpret, and provide semantic understanding of sign, and to pass that semantic understanding to path planning modules running on CPU Complex.

[0289] In at least one embodiment, multiple neural networks may be run simultaneously, as for Level 3, 4, or 5 driving. For example, in at least one embodiment, a warning sign consisting  of “Caution: flashing lights indicate icy conditions, ” along with an electric light, may be independently or collectively interpreted by several neural networks. In at least one embodiment, sign itself may be identified as a traffic sign by a first deployed neural network (e.g., a neural network that has been trained) , text “flashing lights indicate icy conditions” may be interpreted by a second deployed neural network, which informs vehicle’s path planning software (preferably executing on CPU Complex) that when flashing lights are detected, icy conditions exist. In at least one embodiment, flashing light may be identified by operating a third deployed neural network over multiple frames, informing vehicle’s path-planning software of presence (or absence) of flashing lights. In at least one embodiment, all three neural networks may run simultaneously, such as within DLA and / or on GPU (s) 1308.

[0290] In at least one embodiment, a CNN for facial recognition and vehicle owner identification may use data from camera sensors to identify presence of an authorized driver and / or owner of vehicle 1300. In at least one embodiment, an always on sensor processing engine may be used to unlock vehicle when owner approaches driver door and turn on lights, and, in security mode, to disable vehicle when owner leaves vehicle. In this way, SoC (s) 1304 provide for security against theft and / or carjacking.

[0291] In at least one embodiment, a CNN for emergency vehicle detection and identification may use data from microphones 1396 to detect and identify emergency vehicle sirens. In at least one embodiment, SoC (s) 1304 use CNN for classifying environmental and urban sounds, as well as classifying visual data. In at least one embodiment, CNN running on DLA is trained to identify relative closing speed of emergency vehicle (e.g., by using Doppler effect) . In at least one embodiment, CNN may also be trained to identify emergency vehicles specific to local area in which vehicle is operating, as identified by GNSS sensor (s) 1358. In at least one embodiment, when operating in Europe, CNN will seek to detect European sirens, and when in United States CNN will seek to identify only North American sirens. In at least one embodiment, once an emergency vehicle is detected, a control program may be used to execute an emergency vehicle safety routine, slowing vehicle, pulling over to side of road, parking vehicle, and / or idling vehicle, with assistance of ultrasonic sensor (s) 1362, until emergency vehicle (s) passes.

[0292] In at least one embodiment, vehicle 1300 may include CPU (s) 1318 (e.g., discrete CPU (s) , or dCPU (s) ) , that may be coupled to SoC (s) 1304 via a high-speed interconnect (e.g., PCIe) . In at least one embodiment, CPU (s) 1318 may include an X86 processor, for example. CPU (s) 1318 may be used to perform any of a variety of functions, including arbitrating potentially inconsistent results between ADAS sensors and SoC (s) 1304, and / or monitoring status and health of controller (s) 1336 and / or an infotainment system on a chip ( “infotainment SoC” ) 1330, for example.

[0293] In at least one embodiment, vehicle 1300 may include GPU (s) 1320 (e.g., discrete GPU (s) , or dGPU (s) ) , that may be coupled to SoC (s) 1304 via a high-speed interconnect (e.g., NVIDIA’s NVLINK) . In at least one embodiment, GPU (s) 1320 may provide additional artificial intelligence functionality, such as by executing redundant and / or different neural networks and may be used to train and / or update neural networks based at least in part on input (e.g., sensor data) from sensors of vehicle 1300.

[0294] In at least one embodiment, vehicle 1300 may further include network interface 1324 which may include, without limitation, wireless antenna (s) 1326 (e.g., one or more wireless antennas 1326 for different communication protocols, such as a cellular antenna, a Bluetooth antenna, etc. ) . In at least one embodiment, network interface 1324 may be used to enable wireless connectivity over Internet with cloud (e.g., with server (s) and / or other network devices) , with other vehicles, and / or with computing devices (e.g., client devices of passengers) . In at least one embodiment, to communicate with other vehicles, a direct link may be established between vehicle 130 and other vehicle and / or an indirect link may be established (e.g., across networks and over Internet) . In at least one embodiment, direct links may be provided using a vehicle-to-vehicle communication link. In at least one embodiment, vehicle-to-vehicle communication link may provide vehicle 1300 information about vehicles in proximity to vehicle 1300 (e.g., vehicles in front of, on side of, and / or behind vehicle 1300) . In at least one embodiment, aforementioned functionality may be part of a cooperative adaptive cruise control functionality of vehicle 1300.

[0295] In at least one embodiment, network interface 1324 may include an SoC that provides modulation and demodulation functionality and enables controller (s) 1336 to communicate over  wireless networks. In at least one embodiment, network interface 1324 may include a radio frequency front-end for up-conversion from baseband to radio frequency, and down conversion from radio frequency to baseband. In at least one embodiment, frequency conversions may be performed in any technically feasible fashion. For example, frequency conversions could be performed through well-known processes, and / or using super-heterodyne processes. In at least one embodiment, radio frequency front end functionality may be provided by a separate chip. In at least one embodiment, network interface may include wireless functionality for communicating over LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN, and / or other wireless protocols.

[0296] In at least one embodiment, vehicle 1300 may further include data store (s) 1328 which may include, without limitation, off-chip (e.g., off SoC (s) 1304) storage. In at least one embodiment, data store (s) 1328 may include, without limitation, one or more storage elements including RAM, SRAM, dynamic random-access memory ( “DRAM” ) , video random-access memory ( “VRAM” ) , Flash, hard disks, and / or other components and / or devices that may store at least one bit of data.

[0297] In at least one embodiment, vehicle 1300 may further include GNSS sensor (s) 1358 (e.g., GPS and / or assisted GPS sensors) , to assist in mapping, perception, occupancy grid generation, and / or path planning functions. In at least one embodiment, any number of GNSS sensor (s) 1358 may be used, including, for example and without limitation, a GPS using a USB connector with an Ethernet to Serial (e.g., RS-232) bridge.

[0298] In at least one embodiment, vehicle 1300 may further include RADAR sensor (s) 1360. RADAR sensor (s) 1360 may be used by vehicle 1300 for long-range vehicle detection, even in darkness and / or severe weather conditions. In at least one embodiment, RADAR functional safety levels may be ASIL B. RADAR sensor (s) 1360 may use CAN and / or bus 1302 (e.g., to transmit data generated by RADAR sensor (s) 1360) for control and to access object tracking data, with access to Ethernet to access raw data in some examples. In at least one embodiment, wide variety of RADAR sensor types may be used. For example, and without limitation, RADAR sensor (s) 1360 may be suitable for front, rear, and side RADAR use. In at least one embodiment, one or more of RADAR sensors (s) 1360 are Pulse Doppler RADAR sensor (s) .

[0299] In at least one embodiment, RADAR sensor (s) 1360 may include different configurations, such as long-range with narrow field of view, short-range with wide field of view, short-range side coverage, etc. In at least one embodiment, long-range RADAR may be used for adaptive cruise control functionality. In at least one embodiment, long-range RADAR systems may provide a broad field of view realized by two or more independent scans, such as within a 250m range. In at least one embodiment, RADAR sensor (s) 1360 may help in distinguishing between static and moving objects, and may be used by ADAS system 1338 for emergency brake assist and forward collision warning. In at least one embodiment, sensors 1360 (s) included in a long-range RADAR system may include, without limitation, monostatic multimodal RADAR with multiple (e.g., six or more) fixed RADAR antennae and a high-speed CAN and FlexRay interface. In at least one embodiment, with six antennae, central four antennae may create a focused beam pattern, designed to record vehicle’s 1300 surroundings at higher speeds with minimal interference from traffic in adjacent lanes. In at least one embodiment, other two antennae may expand field of view, making it possible to quickly detect vehicles entering or leaving vehicle’s 1300 lane.

[0300] In at least one embodiment, mid-range RADAR systems may include, as an example, a range of up to 160m (front) or 80m (rear) , and a field of view of up to 42 degrees (front) or 150 degrees (rear) . In at least one embodiment, short-range RADAR systems may include, without limitation, any number of RADAR sensor (s) 1360 designed to be installed at both ends of rear bumper. When installed at both ends of rear bumper, in at least one embodiment, a RADAR sensor system may create two beams that constantly monitor blind spot in rear and next to vehicle. In at least one embodiment, short-range RADAR systems may be used in ADAS system 1338 for blind spot detection and / or lane change assist.

[0301] In at least one embodiment, vehicle 1300 may further include ultrasonic sensor (s) 1362. In at least one embodiment, ultrasonic sensor (s) 1362, which may be positioned at front, back, and / or sides of vehicle 1300, may be used for park assist and / or to create and update an occupancy grid. In at least one embodiment, a wide variety of ultrasonic sensor (s) 1362 may be used, and different ultrasonic sensor (s) 1362 may be used for different ranges of detection (e.g., 2.5m, 4m) . In at least one embodiment, ultrasonic sensor (s) 1362 may operate at functional safety levels of ASIL B.

[0302] In at least one embodiment, vehicle 1300 may include LIDAR sensor (s) 1364. LIDAR sensor (s) 1364 may be used for object and pedestrian detection, emergency braking, collision avoidance, and / or other functions. In at least one embodiment, LIDAR sensor (s) 1364 may be functional safety level ASIL B. In at least one embodiment, vehicle 1300 may include multiple LIDAR sensors 1364 (e.g., two, four, six, etc. ) that may use Ethernet (e.g., to provide data to a Gigabit Ethernet switch) .

[0303] In at least one embodiment, LIDAR sensor (s) 1364 may be capable of providing a list of objects and their distances for a 360-degree field of view. In at least one embodiment, commercially available LIDAR sensor (s) 1364 may have an advertised range of approximately 100m, with an accuracy of 2cm-3cm, and with support for a 100 Mbps Ethernet connection, for example. In at least one embodiment, one or more non-protruding LIDAR sensors 1364 may be used. In such an embodiment, LIDAR sensor (s) 1364 may be implemented as a small device that may be embedded into front, rear, sides, and / or corners of vehicle 1300. In at least one embodiment, LIDAR sensor (s) 1364, in such an embodiment, may provide up to a 120-degree horizontal and 35-degree vertical field-of-view, with a 200m range even for low-reflectivity objects. In at least one embodiment, front-mounted LIDAR sensor (s) 1364 may be configured for a horizontal field of view between 45 degrees and 135 degrees.

[0304] In at least one embodiment, LIDAR technologies, such as 3D flash LIDAR, may also be used. 3D Flash LIDAR uses a flash of a laser as a transmission source, to illuminate surroundings of vehicle 1300 up to approximately 200m. In at least one embodiment, a flash LIDAR unit includes, without limitation, a receptor, which records laser pulse transit time and reflected light on each pixel, which in turn corresponds to range from vehicle 1300 to objects. In at least one embodiment, flash LIDAR may allow for highly accurate and distortion-free images of surroundings to be generated with every laser flash. In at least one embodiment, four flash LIDAR sensors may be deployed, one at each side of vehicle 1300. In at least one embodiment, 3D flash LIDAR systems include, without limitation, a solid-state 3D staring array LIDAR camera with no moving parts other than a fan (e.g., a non-scanning LIDAR device) . In at least one embodiment, flash LIDAR device may use a 5 nanosecond class I (eye-safe) laser pulse per frame and may capture reflected laser light in form of 3D range point clouds and co-registered intensity data.

[0305] In at least one embodiment, vehicle may further include IMU sensor (s) 1366. In at least one embodiment, IMU sensor (s) 1366 may be located at a center of rear axle of vehicle 1300, in at least one embodiment. In at least one embodiment, IMU sensor (s) 1366 may include, for example and without limitation, accelerometer (s) , magnetometer (s) , gyroscope (s) , magnetic compass (es) , and / or other sensor types. In at least one embodiment, such as in six-axis applications, IMU sensor (s) 1366 may include, without limitation, accelerometers and gyroscopes. In at least one embodiment, such as in nine-axis applications, IMU sensor (s) 1366 may include, without limitation, accelerometers, gyroscopes, and magnetometers.

[0306] In at least one embodiment, IMU sensor (s) 1366 may be implemented as a miniature, high performance GPS-Aided Inertial Navigation System ( "GPS / INS” ) that combines micro-electro-mechanical systems ( “MEMS” ) inertial sensors, a high-sensitivity GPS receiver, and advanced Kalman filtering algorithms to provide estimates of position, velocity, and attitude. In at least one embodiment, IMU sensor (s) 1366 may enable vehicle 1300 to estimate heading without requiring input from a magnetic sensor by directly observing and correlating changes in velocity from GPS to IMU sensor (s) 1366. In at least one embodiment, IMU sensor (s) 1366 and GNSS sensor (s) 1358 may be combined in a single integrated unit.

[0307] In at least one embodiment, vehicle 1300 may include microphone (s) 1396 placed in and / or around vehicle 1300. In at least one embodiment, microphone (s) 1396 may be used for emergency vehicle detection and identification, among other things.

[0308] In at least one embodiment, vehicle 1300 may further include any number of camera types, including stereo camera (s) 1368, wide-view camera (s) 1370, infrared camera (s) 1372, surround camera (s) 1374, long-range camera (s) 1398, mid-range camera (s) 1376, and / or other camera types. In at least one embodiment, cameras may be used to capture image data around an entire periphery of vehicle 1300. In at least one embodiment, types of cameras used depends vehicle 1300. In at least one embodiment, any combination of camera types may be used to provide necessary coverage around vehicle 1300. In at least one embodiment, number of cameras may differ depending on embodiment. For example, in at least one embodiment, vehicle 1300 could include six cameras, seven cameras, ten cameras, twelve cameras, or another number of cameras. In at least one embodiment, cameras may support, as an example and  without limitation, Gigabit Multimedia Serial Link ( “GMSL” ) and / or Gigabit Ethernet. In at least one embodiment, each of camera (s) is described with more detail previously herein with respect to FIG. 13A and FIG. 13B.

[0309] In at least one embodiment, vehicle 1300 may further include vibration sensor (s) 1342. In at least one embodiment, vibration sensor (s) 1342 may measure vibrations of components of vehicle 1300, such as axle (s) . For example, in at least one embodiment, changes in vibrations may indicate a change in road surfaces. In at least one embodiment, when two or more vibration sensors 1342 are used, differences between vibrations may be used to determine friction or slippage of road surface (e.g., when difference in vibration is between a power-driven axle and a freely rotating axle) .

[0310] In at least one embodiment, vehicle 1300 may include ADAS system 1338. ADAS system 1338 may include, without limitation, an SoC, in some examples. In at least one embodiment, ADAS system 1338 may include, without limitation, any number and combination of an autonomous / adaptive / automatic cruise control ( “ACC” ) system, a cooperative adaptive cruise control ( “CACC” ) system, a forward crash warning ( “FCW” ) system, an automatic emergency braking ( “AEB” ) system, a lane departure warning ( “LDW) ” system, a lane keep assist ( “LKA” ) system, a blind spot warning ( “BSW” ) system, a rear cross-traffic warning ( “RCTW” ) system, a collision warning ( “CW” ) system, a lane centering ( “LC” ) system, and / or other systems, features, and / or functionality.

[0311] In at least one embodiment, ACC system may use RADAR sensor (s) 1360, LIDAR sensor (s) 1364, and / or any number of camera (s) . In at least one embodiment, ACC system may include a longitudinal ACC system and / or a lateral ACC system. In at least one embodiment, longitudinal ACC system monitors and controls distance to vehicle immediately ahead of vehicle 1300 and automatically adjust speed of vehicle 1300 to maintain a safe distance from vehicles ahead. In at least one embodiment, lateral ACC system performs distance keeping, and advises vehicle 1300 to change lanes when necessary. In at least one embodiment, lateral ACC is related to other ADAS applications such as LC and CW.

[0312] In at least one embodiment, CACC system uses information from other vehicles that may be received via network interface 1324 and / or wireless antenna (s) 1326 from other vehicles  via a wireless link, or indirectly, over a network connection (e.g., over Internet) . In at least one embodiment, direct links may be provided by a vehicle-to-vehicle ( “V2V” ) communication link, while indirect links may be provided by an infrastructure-to-vehicle ( “I2V” ) communication link. In general, V2V communication concept provides information about immediately preceding vehicles (e.g., vehicles immediately ahead of and in same lane as vehicle 1300) , while I2V communication concept provides information about traffic further ahead. In at least one embodiment, CACC system may include either or both I2V and V2V information sources. In at least one embodiment, given information of vehicles ahead of vehicle 1300, CACC system may be more reliable, and it has potential to improve traffic flow smoothness and reduce congestion on a road.

[0313] In at least one embodiment, FCW system is designed to alert driver to a hazard, so that driver may take corrective action. In at least one embodiment, FCW system uses a front-facing camera and / or RADAR sensor (s) 1360, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to driver feedback, such as a display, speaker, and / or vibrating component. In at least one embodiment, FCW system may provide a warning, such as in form of a sound, visual warning, vibration and / or a quick brake pulse.

[0314] In at least one embodiment, AEB system detects an impending forward collision with another vehicle or other object, and may automatically apply brakes if driver does not take corrective action within a specified time or distance parameter. In at least one embodiment, AEB system may use front-facing camera (s) and / or RADAR sensor (s) 1360, coupled to a dedicated processor, DSP, FPGA, and / or ASIC. In at least one embodiment, when AEB system detects a hazard, AEB system typically first alerts driver to take corrective action to avoid collision and, if driver does not take corrective action, AEB system may automatically apply brakes in an effort to prevent, or at least mitigate, impact of predicted collision. In at least one embodiment, AEB system, may include techniques such as dynamic brake support and / or crash imminent braking.

[0315] In at least one embodiment, LDW system provides visual, audible, and / or tactile warnings, such as steering wheel or seat vibrations, to alert driver when vehicle 1300 crosses lane markings. In at least one embodiment, LDW system does not activate when driver  indicates an intentional lane departure, by activating a turn signal. In at least one embodiment, LDW system may use front-side facing cameras, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to driver feedback, such as a display, speaker, and / or vibrating component. In at least one embodiment, LKA system is a variation of LDW system. LKA system provides steering input or braking to correct vehicle 1300 if vehicle 1300 starts to exit lane.

[0316] In at least one embodiment, BSW system detects and warns driver of vehicles in an automobile’s blind spot. In at least one embodiment, BSW system may provide a visual, audible, and / or tactile alert to indicate that merging or changing lanes is unsafe. In at least one embodiment, BSW system may provide an additional warning when driver uses a turn signal. In at least one embodiment, BSW system may use rear-side facing camera (s) and / or RADAR sensor (s) 1360, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to driver feedback, such as a display, speaker, and / or vibrating component.

[0317] In at least one embodiment, RCTW system may provide visual, audible, and / or tactile notification when an object is detected outside rear-camera range when vehicle 1300 is backing up. In at least one embodiment, RCTW system includes AEB system to ensure that vehicle brakes are applied to avoid a crash. In at least one embodiment, RCTW system may use one or more rear-facing RADAR sensor (s) 1360, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to driver feedback, such as a display, speaker, and / or vibrating component.

[0318] In at least one embodiment, conventional ADAS systems may be prone to false positive results which may be annoying and distracting to a driver, but typically are not catastrophic, because conventional ADAS systems alert driver and allow driver to decide whether a safety condition truly exists and act accordingly. In at least one embodiment, vehicle 1300 itself decides, in case of conflicting results, whether to heed result from a primary computer or a secondary computer (e.g., first controller 1336 or second controller 1336) . For example, in at least one embodiment, ADAS system 1338 may be a backup and / or secondary computer for providing perception information to a backup computer rationality module. In at least one embodiment, backup computer rationality monitor may run a redundant diverse software on  hardware components to detect faults in perception and dynamic driving tasks. In at least one embodiment, outputs from ADAS system 1338 may be provided to a supervisory MCU. In at least one embodiment, if outputs from primary computer and secondary computer conflict, supervisory MCU determines how to reconcile conflict to ensure safe operation.

[0319] In at least one embodiment, primary computer may be configured to provide supervisory MCU with a confidence score, indicating primary computer’s confidence in chosen result. In at least one embodiment, if confidence score exceeds a threshold, supervisory MCU may follow primary computer’s direction, regardless of whether secondary computer provides a conflicting or inconsistent result. In at least one embodiment, where confidence score does not meet threshold, and where primary and secondary computer indicate different results (e.g., a conflict) , supervisory MCU may arbitrate between computers to determine appropriate outcome.

[0320] In at least one embodiment, supervisory MCU may be configured to run a neural network (s) that is trained and configured to determine, based at least in part on outputs from primary computer and secondary computer, conditions under which secondary computer provides false alarms. In at least one embodiment, neural network (s) in supervisory MCU may learn when secondary computer’s output may be trusted, and when it cannot. For example, in at least one embodiment, when secondary computer is a RADAR-based FCW system, a neural network (s) in supervisory MCU may learn when FCW system is identifying metallic objects that are not, in fact, hazards, such as a drainage grate or manhole cover that triggers an alarm. In at least one embodiment, when secondary computer is a camera-based LDW system, a neural network in supervisory MCU may learn to override LDW when bicyclists or pedestrians are present and a lane departure is, in fact, safest maneuver. In at least one embodiment, supervisory MCU may include at least one of a DLA or GPU suitable for running neural network (s) with associated memory. In at least one embodiment, supervisory MCU may comprise and / or be included as a component of SoC (s) 1304.

[0321] In at least one embodiment, ADAS system 1338 may include a secondary computer that performs ADAS functionality using traditional rules of computer vision. In at least one embodiment, secondary computer may use classic computer vision rules (if-then) , and presence of a neural network (s) in supervisory MCU may improve reliability, safety, and performance.  For example, in at least one embodiment, diverse implementation and intentional non-identity makes overall system more fault-tolerant, especially to faults caused by software (or software-hardware interface) functionality. For example, in at least one embodiment, if there is a software bug or error in software running on primary computer, and non-identical software code running on secondary computer provides same overall result, then supervisory MCU may have greater confidence that overall result is correct, and bug in software or hardware on primary computer is not causing material error.

[0322] In at least one embodiment, output of ADAS system 1338 may be fed into primary computer’s perception block and / or primary computer’s dynamic driving task block. For example, in at least one embodiment, if ADAS system 1338 indicates a forward crash warning due to an object immediately ahead, perception block may use this information when identifying objects. In at least one embodiment, secondary computer may have its own neural network which is trained and thus reduces risk of false positives, as described herein.

[0323] In at least one embodiment, vehicle 1300 may further include infotainment SoC 1330 (e.g., an in-vehicle infotainment system (IVI) ) . Although illustrated and described as an SoC, infotainment system 1330, in at least one embodiment, may not be an SoC, and may include, without limitation, two or more discrete components. In at least one embodiment, infotainment SoC 1330 may include, without limitation, a combination of hardware and software that may be used to provide audio (e.g., music, a personal digital assistant, navigational instructions, news, radio, etc. ) , video (e.g., TV, movies, streaming, etc. ) , phone (e.g., hands-free calling) , network connectivity (e.g., LTE, WiFi, etc. ) , and / or information services (e.g., navigation systems, rear-parking assistance, a radio data system, vehicle related information such as fuel level, total distance covered, brake fuel level, oil level, door open / close, air filter information, etc. ) to vehicle 1300. For example, infotainment SoC 1330 could include radios, disk players, navigation systems, video players, USB and Bluetooth connectivity, carputers, in-car entertainment, WiFi, steering wheel audio controls, hands free voice control, a heads-up display ( “HUD” ) , HMI display 1334, a telematics device, a control panel (e.g., for controlling and / or interacting with various components, features, and / or systems) , and / or other components. In at least one embodiment, infotainment SoC 1330 may further be used to provide information (e.g., visual and / or audible) to user (s) of vehicle, such as information from ADAS system 1338,  autonomous driving information such as planned vehicle maneuvers, trajectories, surrounding environment information (e.g., intersection information, vehicle information, road information, etc. ) , and / or other information.

[0324] In at least one embodiment, infotainment SoC 1330 may include any amount and type of GPU functionality. In at least one embodiment, infotainment SoC 1330 may communicate over bus 1302 (e.g., CAN bus, Ethernet, etc. ) with other devices, systems, and / or components of vehicle 1300. In at least one embodiment, infotainment SoC 1330 may be coupled to a supervisory MCU such that GPU of infotainment system may perform some self-driving functions in event that primary controller (s) 1336 (e.g., primary and / or backup computers of vehicle 1300) fail. In at least one embodiment, infotainment SoC 1330 may put vehicle 1300 into a chauffeur to safe stop mode, as described herein.

[0325] In at least one embodiment, vehicle 1300 may further include instrument cluster 1332 (e.g., a digital dash, an electronic instrument cluster, a digital instrument panel, etc. ) . In at least one embodiment, instrument cluster 1332 may include, without limitation, a controller and / or supercomputer (e.g., a discrete controller or supercomputer) . In at least one embodiment, instrument cluster 1332 may include, without limitation, any number and combination of a set of instrumentation such as a speedometer, fuel level, oil pressure, tachometer, odometer, turn indicators, gearshift position indicator, seat belt warning light (s) , parking-brake warning light (s) , engine-malfunction light (s) , supplemental restraint system (e.g., airbag) information, lighting controls, safety system controls, navigation information, etc. In some examples, information may be displayed and / or shared among infotainment SoC 1330 and instrument cluster 1332. In at least one embodiment, instrument cluster 1332 may be included as part of infotainment SoC 1330, or vice versa.

[0326] In at least one embodiment, one or more components of FIGS. 1-13C are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-13C are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-13C to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing  workloads of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-13C to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-13C to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0327] FIG. 13D is a diagram of a system 1377 for communication between cloud-based server (s) and autonomous vehicle 1300 of FIG. 13A, according to at least one embodiment. In at least one embodiment, system 1377 may include, without limitation, server (s) 1378, network (s) 1390, and any number and type of vehicles, including vehicle 1300. server (s) 1378 may include, without limitation, a plurality of GPUs 1384 (A) -1384 (H) (collectively referred to herein as GPUs 1384) , PCIe switches 1382 (A) -1382 (H) (collectively referred to herein as PCIe switches 1382) , and / or CPUs 1380 (A) -1380 (B) (collectively referred to herein as CPUs 1380) . GPUs 1384, CPUs 1380, and PCIe switches 1382 may be interconnected with high-speed interconnects such as, for example and without limitation, NVLink interfaces 1388 developed by NVIDIA and / or PCIe connections 1386. In at least one embodiment, GPUs 1384 are connected via an NVLink and / or NVSwitch SoC and GPUs 1384 and PCIe switches 1382 are connected via PCIe interconnects. In at least one embodiment, although eight GPUs 1384, two CPUs 1380, and four PCIe switches 1382 are illustrated, this is not intended to be limiting. In at least one embodiment, each of server (s) 1378 may include, without limitation, any number of GPUs 1384, CPUs 1380, and / or PCIe switches 1382, in any combination. For example, in at least one embodiment, server (s) 1378 could each include eight, sixteen, thirty-two, and / or more GPUs 1384.

[0328] In at least one embodiment, server (s) 1378 may receive, over network (s) 1390 and from vehicles, image data representative of images showing unexpected or changed road conditions, such as recently commenced roadwork. In at least one embodiment, server (s) 1378 may transmit, over network (s) 1390 and to vehicles, neural networks 1392, updated neural networks 1392, and / or map information 1394, including, without limitation, information regarding traffic and road conditions. In at least one embodiment, updates to map information  1394 may include, without limitation, updates for HD map 1322, such as information regarding construction sites, potholes, detours, flooding, and / or other obstructions. In at least one embodiment, neural networks 1392, updated neural networks 1392, and / or map information 1394 may have resulted from new training and / or experiences represented in data received from any number of vehicles in environment, and / or based at least in part on training performed at a data center (e.g., using server (s) 1378 and / or other servers) .

[0329] In at least one embodiment, server (s) 1378 may be used to train machine learning models (e.g., neural networks) based at least in part on training data. In at least one embodiment, training data may be generated by vehicles, and / or may be generated in a simulation (e.g., using a game engine) . In at least one embodiment, any amount of training data is tagged (e.g., where associated neural network benefits from supervised learning) and / or undergoes other pre-processing. In at least one embodiment, any amount of training data is not tagged and / or pre-processed (e.g., where associated neural network does not require supervised learning) . In at least one embodiment, once machine learning models are trained, machine learning models may be used by vehicles (e.g., transmitted to vehicles over network (s) 1390, and / or machine learning models may be used by server (s) 1378 to remotely monitor vehicles.

[0330] In at least one embodiment, server (s) 1378 may receive data from vehicles and apply data to up-to-date real-time neural networks for real-time intelligent inferencing. In at least one embodiment, server (s) 1378 may include deep-learning supercomputers and / or dedicated AI computers powered by GPU (s) 1384, such as a DGX and DGX Station machines developed by NVIDIA. However, in at least one embodiment, server (s) 1378 may include deep learning infrastructure that use CPU-powered data centers.

[0331] In at least one embodiment, deep-learning infrastructure of server (s) 1378 may be capable of fast, real-time inferencing, and may use that capability to evaluate and verify health of processors, software, and / or associated hardware in vehicle 1300. For example, in at least one embodiment, deep-learning infrastructure may receive periodic updates from vehicle 1300, such as a sequence of images and / or objects that vehicle 1300 has located in that sequence of images (e.g., via computer vision and / or other machine learning object classification techniques) . In at least one embodiment, deep-learning infrastructure may run its own neural network to identify  objects and compare them with objects identified by vehicle 1300 and, if results do not match and deep-learning infrastructure concludes that AI in vehicle 1300 is malfunctioning, then server (s) 1378 may transmit a signal to vehicle 1300 instructing a fail-safe computer of vehicle 1300 to assume control, notify passengers, and complete a safe parking maneuver.

[0332] In at least one embodiment, server (s) 1378 may include GPU (s) 1384 and one or more programmable inference accelerators (e.g., NVIDIA’s TensorRT 3) . In at least one embodiment, combination of GPU-powered servers and inference acceleration may make real-time responsiveness possible. In at least one embodiment, such as where performance is less critical, servers powered by CPUs, FPGAs, and other processors may be used for inferencing.

[0333] COMPUTER SYSTEMS

[0334] FIG. 14 is a block diagram illustrating an exemplary computer system, which may be a system with interconnected devices and components, a system-on-a-chip (SOC) or some combination thereof 1400 formed with a processor that may include execution units to execute an instruction, according to at least one embodiment. In at least one embodiment, computer system 1400 may include, without limitation, a component, such as a processor 1402 to employ execution units including logic to perform algorithms for process data, in accordance with present disclosure, such as in embodiment described herein. In at least one embodiment, computer system 1400 may include processors, such as Processor family, XeonTM,  XScaleTM and / or StrongARMTM,  CoreTM, or NervanaTMmicroprocessors available from Intel Corporation of Santa Clara, California, although other systems (including PCs having other microprocessors, engineering workstations, set-top boxes and like) may also be used. In at least one embodiment, computer system 1400 may execute a version of WINDOWS’ operating system available from Microsoft Corporation of Redmond, Wash., although other operating systems (UNIX and Linux for example) , embedded software, and / or graphical user interfaces, may also be used.

[0335] Embodiments may be used in other devices such as handheld devices and embedded applications. Some examples of handheld devices include cellular phones, Internet Protocol devices, digital cameras, personal digital assistants ( “PDAs” ) , and handheld PCs. In at least one embodiment, embedded applications may include a microcontroller, a digital signal  processor ( “DSP” ) , system on a chip, network computers ( “NetPCs” ) , set-top boxes, network hubs, wide area network ( “WAN” ) switches, or any other system that may perform one or more instructions in accordance with at least one embodiment.

[0336] In at least one embodiment, computer system 1400 may include, without limitation, processor 1402 that may include, without limitation, one or more execution units 1408 to perform machine learning model training and / or inferencing according to techniques described herein. In at least one embodiment, system 14 is a single processor desktop or server system, but in another embodiment system 14 may be a multiprocessor system. In at least one embodiment, processor 1402 may include, without limitation, a complex instruction set computer ( “CISC” ) microprocessor, a reduced instruction set computing ( “RISC” ) microprocessor, a very long instruction word ( “VLIW” ) microprocessor, a processor implementing a combination of instruction sets, or any other processor device, such as a digital signal processor, for example. In at least one embodiment, processor 1402 may be coupled to a processor bus 1410 that may transmit data signals between processor 1402 and other components in computer system 1400.

[0337] In at least one embodiment, processor 1402 may include, without limitation, a Level 1 ( “L1” ) internal cache memory ( “cache” ) 1404. In at least one embodiment, processor 1402 may have a single internal cache or multiple levels of internal cache. In at least one embodiment, cache memory may reside external to processor 1402. Other embodiments may also include a combination of both internal and external caches depending on particular implementation and needs. In at least one embodiment, register file 1406 may store different types of data in various registers including, without limitation, integer registers, floating point registers, status registers, and instruction pointer register.

[0338] In at least one embodiment, execution unit 1408, including, without limitation, logic to perform integer and floating point operations, also resides in processor 1402. In at least one embodiment, processor 1402 may also include a microcode ( “ucode” ) read only memory ( “ROM” ) that stores microcode for certain macro instructions. In at least one embodiment, execution unit 1408 may include logic to handle a packed instruction set 1409. In at least one embodiment, by including packed instruction set 1409 in instruction set of a general-purpose processor 1402, along with associated circuitry to execute instructions, operations used by many  multimedia applications may be performed using packed data in a general-purpose processor 1402. In one or more embodiments, many multimedia applications may be accelerated and executed more efficiently by using full width of a processor's data bus for performing operations on packed data, which may eliminate need to transfer smaller units of data across processor's data bus to perform one or more operations one data element at a time.

[0339] In at least one embodiment, execution unit 1408 may also be used in microcontrollers, embedded processors, graphics devices, DSPs, and other types of logic circuits. In at least one embodiment, computer system 1400 may include, without limitation, a memory 1420. In at least one embodiment, memory 1420 may be implemented as a Dynamic Random Access Memory ( “DRAM” ) device, a Static Random Access Memory ( “SRAM” ) device, flash memory device, or other memory device. In at least one embodiment, memory 1420 may store instruction (s) 1419 and / or data 1421 represented by data signals that may be executed by processor 1402.

[0340] In at least one embodiment, system logic chip may be coupled to processor bus 1410 and memory 1420. In at least one embodiment, system logic chip may include, without limitation, a memory controller hub ( “MCH” ) 1416, and processor 1402 may communicate with MCH 1416 via processor bus 1410. In at least one embodiment, MCH 1416 may provide a high bandwidth memory path 1418 to memory 1420 for instruction and data storage and for storage of graphics commands, data, and textures. In at least one embodiment, MCH 1416 may direct data signals between processor 1402, memory 1420, and other components in computer system 1400 and to bridge data signals between processor bus 1410, memory 1420, and a system I / O 1422. In at least one embodiment, system logic chip may provide a graphics port for coupling to a graphics controller. In at least one embodiment, MCH 1416 may be coupled to memory 1420 through a high bandwidth memory path 1418 and graphics / video card 1412 may be coupled to MCH 1416 through an Accelerated Graphics Port ( “AGP” ) interconnect 1414.

[0341] In at least one embodiment, computer system 1400 may use system I / O 1422 that is a proprietary hub interface bus to couple MCH 1416 to I / O controller hub ( “ICH” ) 1430. In at least one embodiment, ICH 1430 may provide direct connections to some I / O devices via a local I / O bus. In at least one embodiment, local I / O bus may include, without limitation, a high- speed I / O bus for connecting peripherals to memory 1420, chipset, and processor 1402. Examples may include, without limitation, an audio controller 1429, a firmware hub ( “flash BIOS” ) 1428, a wireless transceiver 1426, a data storage 1424, a legacy I / O controller 1423 containing user input and keyboard interfaces, a serial expansion port 1427, such as Universal Serial Bus ( “USB” ) , and a network controller 1434. In at least one embodiment, data storage 1424 may comprise a hard disk drive, a floppy disk drive, a CD-ROM device, a flash memory device, or other mass storage device.

[0342] In at least one embodiment, FIG. 14 illustrates a system, which includes interconnected hardware devices or “chips” , whereas in other embodiments, FIG. 14 may illustrate an exemplary System on a Chip ( “SoC” ) . In at least one embodiment, devices illustrated in FIG. 14 may be interconnected with proprietary interconnects, standardized interconnects (e.g., PCIe) or some combination thereof. In at least one embodiment, one or more components of system 1400 are interconnected using compute express link (CXL) interconnects.

[0343] In at least one embodiment, one or more components of FIGS. 1-14 are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-14 are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-14 to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing workloads of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-14 to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-14 to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0344] FIG. 15 is a block diagram illustrating an electronic device 1500 for utilizing a processor 1510, according to at least one embodiment. In at least one embodiment, electronic  device 1500 may be, for example and without limitation, a notebook, a tower server, a rack server, a blade server, a laptop, a desktop, a tablet, a mobile device, a phone, an embedded computer, or any other suitable electronic device.

[0345] In at least one embodiment, system 1500 may include, without limitation, processor 1510 communicatively coupled to any suitable number or kind of components, peripherals, modules, or devices. In at least one embodiment, processor 1510 coupled using a bus or interface, such as a 1℃ bus, a System Management Bus ( “SMBus” ) , a Low Pin Count (LPC) bus, a Serial Peripheral Interface ( “SPI” ) , a High Definition Audio ( “HDA” ) bus, a Serial Advance Technology Attachment ( “SATA” ) bus, a Universal Serial Bus ( “USB” ) (versions 1, 2, 3) , or a Universal Asynchronous Receiver / Transmitter ( “UART” ) bus. In at least one embodiment, FIG. 15 illustrates a system, which includes interconnected hardware devices or “chips” , whereas in other embodiments, FIG. 15 may illustrate an exemplary System on a Chip ( “SoC” ) . In at least one embodiment, devices illustrated in FIG. 15 may be interconnected with proprietary interconnects, standardized interconnects (e.g., PCIe) or some combination thereof. In at least one embodiment, one or more components of FIG. 15 are interconnected using compute express link (CXL) interconnects.

[0346] In at least one embodiment, FIG 15 may include a display 1524, a touch screen 1525, a touch pad 1530, a Near Field Communications unit ( “NFC” ) 1545, a sensor hub 1540, a thermal sensor 1539, an Express Chipset ( “EC” ) 1535, a Trusted Platform Module ( “TPM” ) 1538, BIOS / firmware / flash memory ( “BIOS, FW Flash” ) 1522, a DSP 1560, a drive “SSD or HDD” ) 1520 such as a Solid State Disk ( “SSD” ) or a Hard Disk Drive ( “HDD” ) , a wireless local area network unit ( “WLAN” ) 1550, a Bluetooth unit 1552, a Wireless Wide Area Network unit ( “WWAN” ) 1556, a Global Positioning System (GPS) 1555, a camera ( “USB 3.0 camera” ) 1554 such as a USB 3.0 camera, or a Low Power Double Data Rate ( “LPDDR” ) memory unit ( “LPDDR3” ) 1515 implemented in, for example, LPDDR3 standard. These components may each be implemented in any suitable manner.

[0347] In at least one embodiment, other components may be communicatively coupled to processor 1510 through components discussed above. In at least one embodiment, an accelerometer 1541, Ambient Light Sensor ( “ALS” ) 1542, compass 1543, and a gyroscope 1544  may be communicatively coupled to sensor hub 1540. In at least one embodiment, thermal sensor 1539, a fan 1537, a keyboard 1536, and a touch pad 1530 may be communicatively coupled to EC 1535. In at least one embodiment, speaker 1563, a headphone 1564, and a microphone ( “mic” ) 1565 may be communicatively coupled to an audio unit ( “audio codec and class d amp” ) 1564, which may in turn be communicatively coupled to DSP 1560. In at least one embodiment, audio unit 1564 may include, for example and without limitation, an audio coder / decoder ( “codec” ) and a class D amplifier. In at least one embodiment, SIM card ( “SIM” ) 1557 may be communicatively coupled to WWAN unit 1556. In at least one embodiment, components such as WLAN unit 1550 and Bluetooth unit 1552, as well as WWAN unit 1556 may be implemented in a Next Generation Form Factor ( “NGFF” ) .

[0348] In at least one embodiment, one or more components of FIGS. 1-15 are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-15 are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-15 to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing workloads of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-15 to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-15 to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0349] FIG. 16 illustrates a computer system 1600, according to at least one embodiment. In at least one embodiment, computer system 1600 is configured to implement various processes and methods described throughout this disclosure.

[0350] In at least one embodiment, computer system 1600 comprises, without limitation, at least one central processing unit ( “CPU” ) 1602 that is connected to a communication bus 1610 implemented using any suitable protocol, such as PCI ( “Peripheral Component Interconnect” ) ,  peripheral component interconnect express ( “PCI-Express” ) , AGP ( “Accelerated Graphics Port” ) , HyperTransport, or any other bus or point-to-point communication protocol (s) . In at least one embodiment, computer system 1600 includes, without limitation, a main memory 1604 and control logic (e.g., implemented as hardware, software, or a combination thereof) and data are stored in main memory 1604 which may take form of random access memory ( “RAM” ) . In at least one embodiment, a network interface subsystem ( “network interface” ) 1622 provides an interface to other computing devices and networks for receiving data from and transmitting data to other systems from computer system 1600.

[0351] In at least one embodiment, computer system 1600, in at least one embodiment, includes, without limitation, input devices 1608, parallel processing system 1612, and display devices 1606 which can be implemented using a conventional cathode ray tube ( “CRT” ) , liquid crystal display ( “LCD” ) , light emitting diode ( “LED” ) , plasma display, or other suitable display technologies. In at least one embodiment, user input is received from input devices 1608 such as keyboard, mouse, touchpad, microphone, and more. In at least one embodiment, each of foregoing modules can be situated on a single semiconductor platform to form a processing system.

[0352] In at least one embodiment, one or more components of FIGS. 1-16 are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-16 are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-16 to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing workloads of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-16 to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-16 to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0353] FIG. 17 illustrates a computer system 1700, according to at least one embodiment. In at least one embodiment, computer system 1700 includes, without limitation, a computer 1710 and a USB stick 1720. In at least one embodiment, computer 1710 may include, without limitation, any number and type of processor (s) (not shown) and a memory (not shown) . In at least one embodiment, computer 1710 includes, without limitation, a server, a cloud instance, a laptop, and a desktop computer.

[0354] In at least one embodiment, USB stick 1720 includes, without limitation, a processing unit 1730, a USB interface 1740, and USB interface logic 1750. In at least one embodiment, processing unit 1730 may be any instruction execution system, apparatus, or device capable of executing instructions. In at least one embodiment, processing unit 1730 may include, without limitation, any number and type of processing cores (not shown) . In at least one embodiment, processing core 1730 comprises an application specific integrated circuit ( “ASIC” ) that is optimized to perform any amount and type of operations associated with machine learning. For instance, in at least one embodiment, processing core 1730 is a tensor processing unit ( “TPC” ) that is optimized to perform machine learning inference operations. In at least one embodiment, processing core 1730 is a vision processing unit ( “VPU” ) that is optimized to perform machine vision and machine learning inference operations.

[0355] In at least one embodiment, USB interface 1740 may be any type of USB connector or USB socket. For instance, in at least one embodiment, USB interface 1740 is a USB 3.0 Type-C socket for data and power. In at least one embodiment, USB interface 1740 is a USB 3.0 Type-A connector. In at least one embodiment, USB interface logic 1750 may include any amount and type of logic that enables processing unit 1730 to interface with or devices (e.g., computer 1710) via USB connector 1740.

[0356] In at least one embodiment, one or more components of FIGS. 1-17 are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-17 are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-17 to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing workloads of  one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-17 to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-17 to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0357] FIG. 18A illustrates an exemplary architecture in which a plurality of GPUs 1810-1813 is communicatively coupled to a plurality of multi-core processors 1805-1806 over high-speed links 1840-1843 (e.g., buses, point-to-point interconnects, etc. ) . In one embodiment, high-speed links 1840-1843 support a communication throughput of 4GB / s, 30GB / s, 80GB / sor higher. Various interconnect protocols may be used including, but not limited to, PCIe 4.0 or 5.0 and NVLink 2.0.

[0358] In addition, and in one embodiment, two or more of GPUs 1810-1813 are interconnected over high-speed links 1829-1830, which may be implemented using same or different protocols / links than those used for high-speed links 1840-1843. Similarly, two or more of multi-core processors 1805-1806 may be connected over high-speed link 1828 which may be symmetric multi-processor (SMP) buses operating at 20GB / s, 30GB / s, 120GB / sor higher. Alternatively, all communication between various system components shown in FIG. 18A may be accomplished using same protocols / links (e.g., over a common interconnection fabric) .

[0359] In one embodiment, each multi-core processor 1805-1806 is communicatively coupled to a processor memory 1801-1802, via memory interconnects 1826-1827, respectively, and each GPU 1810-1813 is communicatively coupled to GPU memory 1820-1823 over GPU memory interconnects 1850-1853, respectively. Memory interconnects 1826-1827 and 1850-1853 may utilize same or different memory access technologies. By way of example, and not limitation, processor memories 1801-1802 and GPU memories 1820-1823 may be volatile memories such as dynamic random access memories (DRAMs) (including stacked DRAMs) , Graphics DDR SDRAM (GDDR) (e.g., GDDR5, GDDR6) , or High Bandwidth Memory (HBM) and / or may be non-volatile memories such as 3D XPoint or Nano-Ram. In one embodiment,  some portion of processor memories 1801-1802 may be volatile memory and another portion may be non-volatile memory (e.g., using a two-level memory (2LM) hierarchy) .

[0360] As described herein, although various processors 1805-1806 and GPUs 1810-1813 may be physically coupled to a particular memory 1801-1802, 1820-1823, respectively, a unified memory architecture may be implemented in which a same virtual system address space (also referred to as “effective address” space) is distributed among various physical memories. For example, processor memories 1801-1802 may each comprise 64GB of system memory address space and GPU memories 1820-1823 may each comprise 32GB of system memory address space (resulting in a total of 256GB addressable memory in this example) .

[0361] FIG. 18B illustrates additional details for an interconnection between a multi-core processor 1807 and a graphics acceleration module 1846 in accordance with one exemplary embodiment. Graphics acceleration module 1846 may include one or more GPU chips integrated on a line card which is coupled to processor 1807 via high-speed link 1840. Alternatively, graphics acceleration module 1846 may be integrated on a same package or chip as processor 1807.

[0362] In at least one embodiment, illustrated processor 1807 includes a plurality of cores 1860A-1860D, each with a translation lookaside buffer 1861A-1861D and one or more caches 1862A-1862D. In at least one embodiment, cores 1860A-1860D may include various other components for executing instructions and processing data which are not illustrated. Caches 1862A-1862D may comprise level 1 (L1) and level 2 (L2) caches. In addition, one or more shared caches 1856 may be included in caches 1862A-1862D and shared by sets of cores 1860A-1860D. For example, one embodiment of processor 1807 includes 24 cores, each with its own L1 cache, twelve shared L2 caches, and twelve shared L3 caches. In this embodiment, one or more L2 and L3 caches are shared by two adjacent cores. Processor 1807 and graphics acceleration module 1846 connect with system memory 1814, which may include processor memories 1801-1802 of FIG. 18A.

[0363] Coherency is maintained for data and instructions stored in various caches 1862A-1862D, 1856 and system memory 1814 via inter-core communication over a coherence bus 1864. For example, each cache may have cache coherency logic / circuitry associated therewith to  communicate to over coherence bus 1864 in response to detected reads or writes to particular cache lines. In one implementation, a cache snooping protocol is implemented over coherence bus 1864 to snoop cache accesses.

[0364] In one embodiment, a proxy circuit 1825 communicatively couples graphics acceleration module 1846 to coherence bus 1864, allowing graphics acceleration module 1846 to participate in a cache coherence protocol as a peer of cores 1860A-1860D. An interface 1835 provides connectivity to proxy circuit 1825 over high-speed link 1840 (e.g., a PCIe bus, NVLink, etc. ) and an interface 1837 connects graphics acceleration module 1846 to link 1840.

[0365] In one implementation, an accelerator integration circuit 1836 provides cache management, memory access, context management, and interrupt management services on behalf of a plurality of graphics processing engines 1831, 1832, N of graphics acceleration module 1846. Graphics processing engines 1831, 1832, N may each comprise a separate graphics processing unit (GPU) . Alternatively, graphics processing engines 1831, 1832, N may comprise different types of graphics processing engines within a GPU such as graphics execution units, media processing engines (e.g., video encoders / decoders) , samplers, and blit engines. In at least one embodiment, graphics acceleration module 1846 may be a GPU with a plurality of graphics processing engines 1831-1832, N or graphics processing engines 1831-1832, N may be individual GPUs integrated on a common package, line card, or chip.

[0366] In one embodiment, accelerator integration circuit 1836 includes a memory management unit (MMU) 1839 for performing various memory management functions such as virtual-to-physical memory translations (also referred to as effective-to-real memory translations) and memory access protocols for accessing system memory 1814. MMU 1839 may also include a translation lookaside buffer (TLB) (not shown) for caching virtual / effective to physical / real address translations. In one implementation, a cache 1838 stores commands and data for efficient access by graphics processing engines 1831-1832, N. In one embodiment, data stored in cache 1838 and graphics memories 1833-1834, M is kept coherent with core caches 1862A-1862D, 1856 and system memory 1814. As mentioned, this may be accomplished via proxy circuit 1825 on behalf of cache 1838 and memories 1833-1834, M (e.g., sending updates to cache 1838  related to modifications / accesses of cache lines on processor caches 1862A-1862D, 1856 and receiving updates from cache 1838) .

[0367] A set of registers 1845 store context data for threads executed by graphics processing engines 1831-1832, N and a context management circuit 1848 manages thread contexts. For example, context management circuit 1848 may perform save and restore operations to save and restore contexts of various threads during contexts switches (e.g., where a first thread is saved and a second thread is stored so that a second thread can be execute by a graphics processing engine) . For example, on a context switch, context management circuit 1848 may store current register values to a designated region in memory (e.g., identified by a context pointer) . It may then restore register values when returning to a context. In one embodiment, an interrupt management circuit 1847 receives and processes interrupts received from system devices.

[0368] In one implementation, virtual / effective addresses from a graphics processing engine 1831 are translated to real / physical addresses in system memory 1814 by MMU 1839. One embodiment of accelerator integration circuit 1836 supports multiple (e.g., 4, 8, 16) graphics accelerator modules 1846 and / or other accelerator devices. Graphics accelerator module 1846 may be dedicated to a single application executed on processor 1807 or may be shared between multiple applications. In one embodiment, a virtualized graphics execution environment is presented in which resources of graphics processing engines 1831-1832, N are shared with multiple applications or virtual machines (VMs) . In at least one embodiment, resources may be subdivided into “slices” which are allocated to different VMs and / or applications based on processing requirements and priorities associated with VMs and / or applications.

[0369] In at least one embodiment, accelerator integration circuit 1836 performs as a bridge to a system for graphics acceleration module 1846 and provides address translation and system memory cache services. In addition, accelerator integration circuit 1836 may provide virtualization facilities for a host processor to manage virtualization of graphics processing engines 1831-1832, interrupts, and memory management.

[0370] Because hardware resources of graphics processing engines 1831-1832, N are mapped explicitly to a real address space seen by host processor 1807, any host processor can address these resources directly using an effective address value. One function of accelerator  integration circuit 1836, in one embodiment, is physical separation of graphics processing engines 1831-1832, N so that they appear to a system as independent units.

[0371] In at least one embodiment, one or more graphics memories 1833-1834, M are coupled to each of graphics processing engines 1831-1832, N, respectively. Graphics memories 1833-1834, M store instructions and data being processed by each of graphics processing engines 1831-1832, N. Graphics memories 1833-1834, M may be volatile memories such as DRAMs (including stacked DRAMs) , GDDR memory (e.g., GDDR5, GDDR6) , or HBM, and / or may be non-volatile memories such as 3D XPoint or Nano-Ram.

[0372] In one embodiment, to reduce data traffic over link 1840, biasing techniques are used to ensure that data stored in graphics memories 1833-1834, M is data which will be used most frequently by graphics processing engines 1831-1832, N and preferably not used by cores 1860A-1860D (at least not frequently) . Similarly, a biasing mechanism attempts to keep data needed by cores (and preferably not graphics processing engines 1831-1832, N) within caches 1862A-1862D, 1856 of cores and system memory 1814.

[0373] FIG. 18C illustrates another exemplary embodiment in which accelerator integration circuit 1836 is integrated within processor 1807. In this embodiment, graphics processing engines 1831-1832, N communicate directly over high-speed link 1840 to accelerator integration circuit 1836 via interface 1837 and interface 1835 (which, again, may be utilize any form of bus or interface protocol) . Accelerator integration circuit 1836 may perform same operations as those described with respect to FIG. 18B, but potentially at a higher throughput given its close proximity to coherence bus 1864 and caches 1862A-1862D, 1856. One embodiment supports different programming models including a dedicated-process programming model (no graphics acceleration module virtualization) and shared programming models (with virtualization) , which may include programming models which are controlled by accelerator integration circuit 1836 and programming models which are controlled by graphics acceleration module 1846.

[0374] In at least one embodiment, graphics processing engines 1831-1832, N are dedicated to a single application or process under a single operating system. In at least one embodiment, a single application can funnel other application requests to graphics processing engines 1831-1832, N, providing virtualization within a VM / partition.

[0375] In at least one embodiment, graphics processing engines 1831-1832, N, may be shared by multiple VM / application partitions. In at least one embodiment, shared models may use a system hypervisor to virtualize graphics processing engines 1831-1832, N to allow access by each operating system. For single-partition systems without a hypervisor, graphics processing engines 1831-1832, N are owned by an operating system. In at least one embodiment, an operating system can virtualize graphics processing engines 1831-1832, N to provide access to each process or application.

[0376] In at least one embodiment, graphics acceleration module 1846 or an individual graphics processing engine 1831-1832, N selects a process element using a process handle. In one embodiment, process elements are stored in system memory 1814 and are addressable using an effective address to real address translation techniques described herein. In at least one embodiment, a process handle may be an implementation-specific value provided to a host process when registering its context with graphics processing engine 1831-1832, N (that is, calling system software to add a process element to a process element linked list) . In at least one embodiment, a lower 16-bits of a process handle may be an offset of the process element within a process element linked list.

[0377] FIG. 18D illustrates an exemplary accelerator integration slice 1890. As used herein, a “slice” comprises a specified portion of processing resources of accelerator integration circuit 1836. Application effective address space 1882 within system memory 1814 stores process elements 1883. In one embodiment, process elements 1883 are stored in response to GPU invocations 1881 from applications 1880 executed on processor 1807. A process element 1883 contains process state for corresponding application 1880. A work descriptor (WD) 1884 contained in process element 1883 can be a single job requested by an application or may contain a pointer to a queue of jobs. In at least one embodiment, WD 1884 is a pointer to a job request queue in an application’s address space 1882.

[0378] Graphics acceleration module 1846 and / or individual graphics processing engines 1831-1832, N can be shared by all or a subset of processes in a system. In at least one embodiment, an infrastructure for setting up process state and sending a WD 1884 to a graphics acceleration module 1846 to start a job in a virtualized environment may be included.

[0379] In at least one embodiment, a dedicated-process programming model is implementation-specific. In this model, a single process owns graphics acceleration module 1846 or an individual graphics processing engine 1831. Because graphics acceleration module 1846 is owned by a single process, a hypervisor initializes accelerator integration circuit 1836 for an owning partition and an operating system initializes accelerator integration circuit 1836 for an owning process when graphics acceleration module 1846 is assigned.

[0380] In operation, a WD fetch unit 1891 in accelerator integration slice 1890 fetches next WD 1884 which includes an indication of work to be done by one or more graphics processing engines of graphics acceleration module 1846. Data from WD 1884 may be stored in registers 1845 and used by MMU 1839, interrupt management circuit 1847 and / or context management circuit 1848 as illustrated. For example, one embodiment of MMU 1839 includes segment / page walk circuitry for accessing segment / page tables 1886 within OS virtual address space 1885. Interrupt management circuit 1847 may process interrupt events 1892 received from graphics acceleration module 1846. When performing graphics operations, an effective address 1893 generated by a graphics processing engine 1831-1832, N is translated to a real address by MMU 1839.

[0381] In one embodiment, a same set of registers 1845 are duplicated for each graphics processing engine 1831-1832, N and / or graphics acceleration module 1846 and may be initialized by a hypervisor or operating system. Each of these duplicated registers may be included in an accelerator integration slice 1890. Exemplary registers that may be initialized by a hypervisor are shown in Table 1.

[0382] Table 1 -Hypervisor Initialized Registers

[0383] Exemplary registers that may be initialized by an operating system are shown in Table 2.

[0384] Table 2 -Operating System Initialized Registers

[0385] In one embodiment, each WD 1884 is specific to a particular graphics acceleration module 1846 and / or graphics processing engines 1831-1832, N. It contains all information required by a graphics processing engine 1831-1832, N to do work or it can be a pointer to a memory location where an application has set up a command queue of work to be completed.

[0386] FIG. 18E illustrates additional details for one exemplary embodiment of a shared model. This embodiment includes a hypervisor real address space 1898 in which a process  element list 1899 is stored. Hypervisor real address space 1898 is accessible via a hypervisor 1896 which virtualizes graphics acceleration module engines for operating system 1895.

[0387] In at least one embodiment, shared programming models allow for all or a subset of processes from all or a subset of partitions in a system to use a graphics acceleration module 1846. There are two programming models where graphics acceleration module 1846 is shared by multiple processes and partitions: time-sliced shared and graphics directed shared.

[0388] In this model, system hypervisor 1896 owns graphics acceleration module 1846 and makes its function available to all operating systems 1895. For a graphics acceleration module 1846 to support virtualization by system hypervisor 1896, graphics acceleration module 1846 may adhere to the following: 1) An application’s job request must be autonomous (that is, state does not need to be maintained between jobs) , or graphics acceleration module 1846 must provide a context save and restore mechanism. 2) An application’s job request is guaranteed by graphics acceleration module 1846 to complete in a specified amount of time, including any translation faults, or graphics acceleration module 1846 provides an ability to preempt processing of a job. 3) Graphics acceleration module 1846 must be guaranteed fairness between processes when operating in a directed shared programming model.

[0389] In at least one embodiment, application 1880 is required to make an operating system 1895 system call with a graphics acceleration module 1846 type, a work descriptor (WD) , an authority mask register (AMR) value, and a context save / restore area pointer (CSRP) . In at least one embodiment, graphics acceleration module 1846 type describes a targeted acceleration function for a system call. In at least one embodiment, graphics acceleration module 1846 type may be a system-specific value. In at least one embodiment, WD is formatted specifically for graphics acceleration module 1846 and can be in a form of a graphics acceleration module 1846 command, an effective address pointer to a user-defined structure, an effective address pointer to a queue of commands, or any other data structure to describe work to be done by graphics acceleration module 1846. In one embodiment, an AMR value is an AMR state to use for a current process. In at least one embodiment, a value passed to an operating system is similar to an application setting an AMR. If accelerator integration circuit 1836 and graphics acceleration module 1846 implementations do not support a User Authority Mask Override Register  (UAMOR) , an operating system may apply a current UAMOR value to an AMR value before passing an AMR in a hypervisor call. Hypervisor 1896 may optionally apply a current Authority Mask Override Register (AMOR) value before placing an AMR into process element 1883. In at least one embodiment, CSRP is one of registers 1845 containing an effective address of an area in an application’s address space 1882 for graphics acceleration module 1846 to save and restore context state. This pointer is optional if no state is required to be saved between jobs or when a job is preempted. In at least one embodiment, context save / restore area may be pinned system memory.

[0390] Upon receiving a system call, operating system 1895 may verify that application 1880 has registered and been given authority to use graphics acceleration module 1846. Operating system 1895 then calls hypervisor 1896 with information shown in Table 3.

[0391] Table 3 -OS to Hypervisor Call Parameters

[0392] Upon receiving a hypervisor call, hypervisor 1896 verifies that operating system 1895 has registered and been given authority to use graphics acceleration module 1846. Hypervisor 1896 then puts process element 1883 into a process element linked list for a corresponding graphics acceleration module 1846 type. A process element may include information shown in Table 4.

[0393] Table 4 -Process Element Information

[0394] In at least one embodiment, hypervisor initializes a plurality of accelerator integration slice 1890 registers 1845.

[0395] As illustrated in FIG. 18F, in at least one embodiment, a unified memory is used, addressable via a common virtual memory address space used to access physical processor memories 1801-1802 and GPU memories 1820-1823. In this implementation, operations executed on GPUs 1810-1813 utilize a same virtual / effective memory address space to access processor memories 1801-1802 and vice versa, thereby simplifying programmability. In one embodiment, a first portion of a virtual / effective address space is allocated to processor memory 1801, a second portion to second processor memory 1802, a third portion to GPU memory 1820,  and so on. In at least one embodiment, an entire virtual / effective memory space (sometimes referred to as an effective address space) is thereby distributed across each of processor memories 1801-1802 and GPU memories 1820-1823, allowing any processor or GPU to access any physical memory with a virtual address mapped to that memory.

[0396] In one embodiment, bias / coherence management circuitry 1894A-1894E within one or more of MMUs 1839A-1839E ensures cache coherence between caches of one or more host processors (e.g., 1805) and GPUs 1810-1813 and implements biasing techniques indicating physical memories in which certain types of data should be stored. While multiple instances of bias / coherence management circuitry 1894A-1894E are illustrated in FIG. 18F, bias / coherence circuitry may be implemented within an MMU of one or more host processors 1805 and / or within accelerator integration circuit 1836.

[0397] One embodiment allows GPU-attached memory 1820-1823 to be mapped as part of system memory, and accessed using shared virtual memory (SVM) technology, but without suffering performance drawbacks associated with full system cache coherence. In at least one embodiment, an ability for GPU-attached memory 1820-1823 to be accessed as system memory without onerous cache coherence overhead provides a beneficial operating environment for GPU offload. This arrangement allows host processor 1805 software to setup operands and access computation results, without overhead of tradition I / O DMA data copies. Such traditional copies involve driver calls, interrupts and memory mapped I / O (MMIO) accesses that are all inefficient relative to simple memory accesses. In at least one embodiment, an ability to access GPU attached memory 1820-1823 without cache coherence overheads can be critical to execution time of an offloaded computation. In cases with substantial streaming write memory traffic, for example, cache coherence overhead can significantly reduce an effective write bandwidth seen by a GPU 1810-1813. In at least one embodiment, efficiency of operand setup, efficiency of results access, and efficiency of GPU computation may play a role in determining effectiveness of a GPU offload.

[0398] In at least one embodiment, selection of GPU bias and host processor bias is driven by a bias tracker data structure. A bias table may be used, for example, which may be a page-granular structure (i.e., controlled at a granularity of a memory page) that includes 1 or 2 bits per  GPU-attached memory page. In at least one embodiment, a bias table may be implemented in a stolen memory range of one or more GPU-attached memories 1820-1823, with or without a bias cache in GPU 1810-1813 (e.g., to cache frequently / recently used entries of a bias table) . Alternatively, an entire bias table may be maintained within a GPU.

[0399] In at least one embodiment, a bias table entry associated with each access to GPU-attached memory 1820-1823 is accessed prior to actual access to a GPU memory, causing the following operations. First, local requests from GPU 1810-1813 that find their page in GPU bias are forwarded directly to a corresponding GPU memory 1820-1823. Local requests from a GPU that find their page in host bias are forwarded to processor 1805 (e.g., over a high-speed link as discussed above) . In one embodiment, requests from processor 1805 that find a requested page in host processor bias complete a request like a normal memory read. Alternatively, requests directed to a GPU-biased page may be forwarded to GPU 1810-1813. In at least one embodiment, a GPU may then transition a page to a host processor bias if it is not currently using a page. In at least one embodiment, bias state of a page can be changed either by a software-based mechanism, a hardware-assisted software-based mechanism, or, for a limited set of cases, a purely hardware-based mechanism.

[0400] One mechanism for changing bias state employs an API call (e.g., OpenCL) , which, in turn, calls a GPU’s device driver which, in turn, sends a message (or enqueues a command descriptor) to a GPU directing it to change a bias state and, for some transitions, perform a cache flushing operation in a host. In at least one embodiment, cache flushing operation is used for a transition from host processor 1805 bias to GPU bias, but is not for an opposite transition.

[0401] In one embodiment, cache coherency is maintained by temporarily rendering GPU-biased pages uncacheable by host processor 1805. To access these pages, processor 1805 may request access from GPU 1810 which may or may not grant access right away. Thus, to reduce communication between processor 1805 and GPU 1810 it is beneficial to ensure that GPU-biased pages are those which are required by a GPU but not host processor 1805 and vice versa.

[0402] FIG. 19 illustrates exemplary integrated circuits and associated graphics processors that may be fabricated using one or more IP cores, according to various embodiments described herein. In addition to what is illustrated, other logic and circuits may be included in at least one  embodiment, including additional graphics processors / cores, peripheral interface controllers, or general-purpose processor cores.

[0403] FIG. 19 is a block diagram illustrating an exemplary system on a chip integrated circuit 1900 that may be fabricated using one or more IP cores, according to at least one embodiment. In at least one embodiment, integrated circuit 1900 includes one or more application processor (s) 1905 (e.g., CPUs) , at least one graphics processor 1910, and may additionally include an image processor 1915 and / or a video processor 1920, any of which may be a modular IP core. In at least one embodiment, integrated circuit 1900 includes peripheral or bus logic including a USB controller 1925, UART controller 1930, an SPI / SDIO controller 1935, and an I. sup. 2S / I. sup. 2C controller 1940. In at least one embodiment, integrated circuit 1900 can include a display device 1945 coupled to one or more of a high-definition multimedia interface (HDMI) controller 1950 and a mobile industry processor interface (MIPI) display interface 1955. In at least one embodiment, storage may be provided by a flash memory subsystem 1960 including flash memory and a flash memory controller. In at least one embodiment, memory interface may be provided via a memory controller 1965 for access to SDRAM or SRAM memory devices. In at least one embodiment, some integrated circuits additionally include an embedded security engine 1970.

[0404] In at least one embodiment, one or more components of FIGS. 1-19 are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-19 are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-19 to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing workloads of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-19 to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-19 to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0405] FIGS. 20A-20B illustrate exemplary integrated circuits and associated graphics processors that may be fabricated using one or more IP cores, according to various embodiments described herein. In addition to what is illustrated, other logic and circuits may be included in at least one embodiment, including additional graphics processors / cores, peripheral interface controllers, or general-purpose processor cores.

[0406] FIGS. 20A-20B are block diagrams illustrating exemplary graphics processors for use within an SoC, according to embodiments described herein. FIG. 20A illustrates an exemplary graphics processor 2010 of a system on a chip integrated circuit that may be fabricated using one or more IP cores, according to at least one embodiment. FIG. 20B illustrates an additional exemplary graphics processor 2040 of a system on a chip integrated circuit that may be fabricated using one or more IP cores, according to at least one embodiment. In at least one embodiment, graphics processor 2010 of FIG. 20A is a low power graphics processor core. In at least one embodiment, graphics processor 2040 of FIG. 20B is a higher performance graphics processor core. In at least one embodiment, each of graphics processors 2010, 2040 can be variants of graphics processor 1910 of FIG. 19.

[0407] In at least one embodiment, graphics processor 2010 includes a vertex processor 2005 and one or more fragment processor (s) 2015A-2015N (e.g., 2015A, 2015B, 2015C, 2015D, through 2015N-1, and 2015N) . In at least one embodiment, graphics processor 2010 can execute different shader programs via separate logic, such that vertex processor 2005 is optimized to execute operations for vertex shader programs, while one or more fragment processor (s) 2015A-2015N execute fragment (e.g., pixel) shading operations for fragment or pixel shader programs. In at least one embodiment, vertex processor 2005 performs a vertex processing stage of a 3D graphics pipeline and generates primitives and vertex data. In at least one embodiment, fragment processor (s) 2015A-2015N use primitive and vertex data generated by vertex processor 2005 to produce a framebuffer that is displayed on a display device. In at least one embodiment, fragment processor (s) 2015A-2015N are optimized to execute fragment shader programs as provided for in an OpenGL API, which may be used to perform similar operations as a pixel shader program as provided for in a Direct 3D API.

[0408] In at least one embodiment, graphics processor 2010 additionally includes one or more memory management units (MMUs) 2020A-2020B, cache (s) 2025A-2025B, and circuit interconnect (s) 2030A-2030B. In at least one embodiment, one or more MMU (s) 2020A-2020B provide for virtual to physical address mapping for graphics processor 2010, including for vertex processor 2005 and / or fragment processor (s) 2015A-2015N, which may reference vertex or image / texture data stored in memory, in addition to vertex or image / texture data stored in one or more cache (s) 2025A-2025B. In at least one embodiment, one or more MMU (s) 2020A-2020B may be synchronized with other MMUs within system, including one or more MMUs associated with one or more application processor (s) 1905, image processors 1915, and / or video processors 1920 of FIG. 19, such that each processor 1905-1920 can participate in a shared or unified virtual memory system. In at least one embodiment, one or more circuit interconnect (s) 2030A-2030B enable graphics processor 2010 to interface with other IP cores within SoC, either via an internal bus of SoC or via a direct connection.

[0409] In at least one embodiment, graphics processor 2040 includes one or more MMU (s) 2020A-2020B, caches 2025A-2025B, and circuit interconnects 2030A-2030B of graphics processor 2010 of FIG. 20A. In at least one embodiment, graphics processor 2040 includes one or more shader core (s) 2055A-2055N (e.g., 2055A, 2055B, 2055C, 2055D, 2055E, 2055F, through 2055N-1, and 2055N) , which provides for a unified shader core architecture in which a single core or type or core can execute all types of programmable shader code, including shader program code to implement vertex shaders, fragment shaders, and / or compute shaders. In at least one embodiment, a number of shader cores can vary. In at least one embodiment, graphics processor 2040 includes an inter-core task manager 2045, which acts as a thread dispatcher to dispatch execution threads to one or more shader cores 2055A-2055N and a tiling unit 2058 to accelerate tiling operations for tile-based rendering, in which rendering operations for a scene are subdivided in image space, for example to exploit local spatial coherence within a scene or to optimize use of internal caches.

[0410] In at least one embodiment, one or more components of FIGS. 1-20 are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-20 are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one  embodiment, one or more components of FIGS. 1-20 to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing workloads of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-20 to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-20 to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0411] FIGS. 21A-21B illustrate additional exemplary graphics processor logic according to embodiments described herein. FIG. 21A illustrates a graphics core 2100 that may be included within graphics processor 1910 of FIG. 19, in at least one embodiment, and may be a unified shader core 2055A-2055N as in FIG. 20B in at least one embodiment. FIG. 21B illustrates a highly-parallel general-purpose graphics processing unit 2130 suitable for deployment on a multi-chip module in at least one embodiment.

[0412] In at least one embodiment, graphics core 2100 includes a shared instruction cache 2102, a texture unit 2118, and a cache / shared memory 2120 that are common to execution resources within graphics core 2100. In at least one embodiment, graphics core 2100 can include multiple slices 2101A-2101N or partition for each core, and a graphics processor can include multiple instances of graphics core 2100. Slices 2101A-2101N can include support logic including a local instruction cache 2104A-2104N, a thread scheduler 2106A-2106N, a thread dispatcher 2108A-2108N, and a set of registers 2110A-2110N. In at least one embodiment, slices 2101A-2101N can include a set of additional function units (AFUs 2112A-2112N) , floating-point units (FPU 2114A-2114N) , integer arithmetic logic units (ALUs 2116-2116N) , address computational units (ACU 2113A-2113N) , double-precision floating-point units (DPFPU 2115A-2115N) , and matrix processing units (MPU 2117A-2117N) .

[0413] In at least one embodiment, FPUs 2114A-2114N can perform single-precision (32-bit) and half-precision (16-bit) floating point operations, while DPFPUs 2115A-2115N perform double precision (64-bit) floating point operations. In at least one embodiment, ALUs 2116A- 2116N can perform variable precision integer operations at 8-bit, 16-bit, and 32-bit precision, and can be configured for mixed precision operations. In at least one embodiment, MPUs 2117A-2117N can also be configured for mixed precision matrix operations, including half-precision floating point and 8-bit integer operations. In at least one embodiment, MPUs 2117-2117N can perform a variety of matrix operations to accelerate machine learning application frameworks, including enabling support for accelerated general matrix to matrix multiplication (GEMM) . In at least one embodiment, AFUs 2112A-2112N can perform additional logic operations not supported by floating-point or integer units, including trigonometric operations (e.g., Sine, Cosine, etc. ) .

[0414] In at least one embodiment, one or more components of FIGS. 1-21A are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-21A are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-21A to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing workloads of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-21A to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-21A to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0415] FIG. 21B illustrates a general-purpose processing unit (GPGPU) 2130 that can be configured to enable highly-parallel compute operations to be performed by an array of graphics processing units, in at least one embodiment. In at least one embodiment, GPGPU 2130 can be linked directly to other instances of GPGPU 2130 to create a multi-GPU cluster to improve training speed for deep neural networks. In at least one embodiment, GPGPU 2130 includes a host interface 2132 to enable a connection with a host processor. In at least one embodiment, host interface 2132 is a PCI Express interface. In at least one embodiment, host interface 2132 can be a vendor specific communications interface or communications fabric. In at least one  embodiment, GPGPU 2130 receives commands from a host processor and uses a global scheduler 2134 to distribute execution threads associated with those commands to a set of compute clusters 2136A-2136H. In at least one embodiment, compute clusters 2136A-2136H share a cache memory 2138. In at least one embodiment, cache memory 2138 can serve as a higher-level cache for cache memories within compute clusters 2136A-2136H.

[0416] In at least one embodiment, GPGPU 2130 includes memory 2144A-2144B coupled with compute clusters 2136A-2136H via a set of memory controllers 2142A-2142B. In at least one embodiment, memory 2144A-2144B can include various types of memory devices including dynamic random access memory (DRAM) or graphics random access memory, such as synchronous graphics random access memory (SGRAM) , including graphics double data rate (GDDR) memory.

[0417] In at least one embodiment, compute clusters 2136A-2136H each include a set of graphics cores, such as graphics core 2100 of FIG. 21A, which can include multiple types of integer and floating point logic units that can perform computational operations at a range of precisions including suited for machine learning computations. For example, in at least one embodiment, at least a subset of floating point units in each of compute clusters 2136A-2136H can be configured to perform 16-bit or 32-bit floating point operations, while a different subset of floating point units can be configured to perform 64-bit floating point operations.

[0418] In at least one embodiment, multiple instances of GPGPU 2130 can be configured to operate as a compute cluster. In at least one embodiment, communication used by compute clusters 2136A-2136H for synchronization and data exchange varies across embodiments. In at least one embodiment, multiple instances of GPGPU 2130 communicate over host interface 2132. In at least one embodiment, GPGPU 2130 includes an I / O hub 2139 that couples GPGPU 2130 with a GPU link 2140 that enables a direct connection to other instances of GPGPU 2130. In at least one embodiment, GPU link 2140 is coupled to a dedicated GPU-to-GPU bridge that enables communication and synchronization between multiple instances of GPGPU 2130. In at least one embodiment GPU link 2140 couples with a high-speed interconnect to transmit and receive data to other GPGPUs or parallel processors. In at least one embodiment, multiple instances of GPGPU 2130 are located in separate data processing systems and communicate via a network  device that is accessible via host interface 2132. In at least one embodiment GPU link 2140 can be configured to enable a connection to a host processor in addition to or as an alternative to host interface 2132.

[0419] In at least one embodiment, GPGPU 2130 can be configured to train neural networks. In at least one embodiment, GPGPU 2130 can be used within an inferencing platform. In at least one embodiment, in which GPGPU 2130 is used for inferencing, GPGPU may include fewer compute clusters 2136A-2136H relative to when GPGPU is used for training a neural network. In at least one embodiment, memory technology associated with memory 2144A-2144B may differ between inferencing and training configurations, with higher bandwidth memory technologies devoted to training configurations. In at least one embodiment, inferencing configuration of GPGPU 2130 can support inferencing specific instructions. For example, in at least one embodiment, an inferencing configuration can provide support for one or more 8-bit integer dot product instructions, which may be used during inferencing operations for deployed neural networks.

[0420] In at least one embodiment, one or more components of FIGS. 1-21B are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-21B are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-21B to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing workloads of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-21B to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-21B to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0421] FIG. 22 is a block diagram illustrating a computing system 2200 according to at least one embodiment. In at least one embodiment, computing system 2200 includes a processing  subsystem 2201 having one or more processor (s) 2202 and a system memory 2204 communicating via an interconnection path that may include a memory hub 2205. In at least one embodiment, memory hub 2205 may be a separate component within a chipset component or may be integrated within one or more processor (s) 2202. In at least one embodiment, memory hub 2205 couples with an I / O subsystem 2211 via a communication link 2206. In at least one embodiment, I / O subsystem 2211 includes an I / O hub 2207 that can enable computing system 2200 to receive input from one or more input device (s) 2208. In at least one embodiment, I / O hub 2207 can enable a display controller, which may be included in one or more processor (s) 2202, to provide outputs to one or more display device (s) 2210A. In at least one embodiment, one or more display device (s) 2210A coupled with I / O hub 2207 can include a local, internal, or embedded display device.

[0422] In at least one embodiment, processing subsystem 2201 includes one or more parallel processor (s) 2212 coupled to memory hub 2205 via a bus or other communication link 2213. In at least one embodiment, communication link 2213 may be one of any number of standards based communication link technologies or protocols, such as, but not limited to PCI Express, or may be a vendor specific communications interface or communications fabric. In at least one embodiment, one or more parallel processor (s) 2212 form a computationally focused parallel or vector processing system that can include a large number of processing cores and / or processing clusters, such as a many integrated core (MIC) processor. In at least one embodiment, one or more parallel processor (s) 2212 form a graphics processing subsystem that can output pixels to one of one or more display device (s) 2210A coupled via I / O Hub 2207. In at least one embodiment, one or more parallel processor (s) 2212 can also include a display controller and display interface (not shown) to enable a direct connection to one or more display device (s) 2210B.

[0423] In at least one embodiment, a system storage unit 2214 can connect to I / O hub 2207 to provide a storage mechanism for computing system 2200. In at least one embodiment, an I / O switch 2216 can be used to provide an interface mechanism to enable connections between I / O hub 2207 and other components, such as a network adapter 2218 and / or wireless network adapter 2219 that may be integrated into platform, and various other devices that can be added via one or more add-in device (s) 2220. In at least one embodiment, network adapter 2218 can be an  Ethernet adapter or another wired network adapter. In at least one embodiment, wireless network adapter 2219 can include one or more of a Wi-Fi, Bluetooth, near field communication (NFC) , or other network device that includes one or more wireless radios.

[0424] In at least one embodiment, computing system 2200 can include other components not explicitly shown, including USB or other port connections, optical storage drives, video capture devices, and like, may also be connected to I / O hub 2207. In at least one embodiment, communication paths interconnecting various components in FIG. 22 may be implemented using any suitable protocols, such as PCI (Peripheral Component Interconnect) based protocols (e.g., PCI-Express) , or other bus or point-to-point communication interfaces and / or protocol (s) , such as NV-Link high-speed interconnect, or interconnect protocols.

[0425] In at least one embodiment, one or more parallel processor (s) 2212 incorporate circuitry optimized for graphics and video processing, including, for example, video output circuitry, and constitutes a graphics processing unit (GPU) . In at least one embodiment, one or more parallel processor (s) 2212 incorporate circuitry optimized for general purpose processing. In at least embodiment, components of computing system 2200 may be integrated with one or more other system elements on a single integrated circuit. For example, in at least one embodiment, one or more parallel processor (s) 2212, memory hub 2205, processor (s) 2202, and I / O hub 2207 can be integrated into a system on chip (SoC) integrated circuit. In at least one embodiment, components of computing system 2200 can be integrated into a single package to form a system in package (SIP) configuration. In at least one embodiment, at least a portion of components of computing system 2200 can be integrated into a multi-chip module (MCM) , which can be interconnected with other multi-chip modules into a modular computing system.

[0426] In at least one embodiment, one or more components of FIGS. 1-22 are to use an API to cause 5G-NR usage information of one or more software containers to be indicated. In at least one embodiment, one or more components of FIGS. 1-22 are to perform an API to retrieve 5G-NR usage information of one or more software containers indicated by the API. In at least one embodiment, one or more components of FIGS. 1-22 to perform an API to retrieve usage information pertaining to performance of one or more wireless signal processing workloads of one or more software containers indicated by the API. In at least one embodiment, one or more  components of FIGS. 1-22 to perform an API to translate one or more first 5G-NR cell identifiers to be used by one or more first software containers into one or more 5G-NR cell identifiers to be used by one or more second software containers. In at least one embodiment, one or more components of FIGS. 1-22 to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.

[0427] PROCESSORS

[0428] FIG. 23A illustrates a parallel processor 2300 according to at least on embodiment. In at least one embodiment, various components of parallel processor 2300 may be implemented using one or more integrated circuit devices, such as programmable processors, application specific integrated circuits (ASICs) , or field programmable gate arrays (FPGA) . In at least one embodiment, illustrated parallel processor 2300 is a variant of one or more parallel processor (s) 2212 shown in FIG. 22 according to an exemplary embodiment.

[0429] In at least one embodiment, parallel processor 2300 includes a parallel processing unit 2302. In at least one embodiment, parallel processing unit 2302 includes an I / O unit 2304 that enables communication with other devices, including other instances of parallel processing unit 2302. In at least one embodiment, I / O unit 2304 may be directly connected to other devices. In at least one embodiment, I / O unit 2304 connects with other devices via use of a hub or switch interface, such as memory hub 2305. In at least one embodiment, connections between memory hub 2305 and I / O unit 2304 form a communication link. In at least one embodiment, I / O unit 2304 connects with a host interface 2306 and a memory crossbar 2316, where host interface 2306 receives commands directed to performing processing operations and memory crossbar 2316 receives commands directed to performing memory operations.

[0430] In at least one embodiment, when host interface 2306 receives a command buffer via I / O unit 2304, host interface 2306 can direct work operations to perform those commands to a front end 2308. In at least one embodiment, front end 2308 couples with a scheduler 2310, which is configured to distribute commands or other work items to a processing cluster array 2312. In at least one embodiment, scheduler 2310 ensures that processing cluster array 2312 is properly configured and in a valid state before tasks are distributed to processing cluster array 2312 of  processing cluster array 2312. In at least one embodiment, scheduler 2310 is implemented via firmware logic executing on a microcontroller. In at least one embodiment, microcontroller implemented scheduler 2310 is configurable to perform complex scheduling and work distribution operations at coarse and fine granularity, enabling rapid preemption and context switching of threads executing on processing array 2312. In at least one embodiment, host software can prove workloads for scheduling on processing array 2312 via one of multiple graphics processing doorbells. In at least one embodiment, workloads can then be automatically distributed across processing array 2312 by scheduler 2310 logic within a microcontroller including scheduler 2310.

[0431] In at least one embodiment, processing cluster array 2312 can include up to “N” processing clusters (e.g., cluster 2314A, cluster 2314B, through cluster 2314N) . In at least one embodiment, each cluster 2314A-2314N of processing cluster array 2312 can execute a large number of concurrent threads. In at least one embodiment, scheduler 2310 can allocate work to clusters 2314A-2314N of processing cluster array 2312 using various scheduling and / or work distribution algorithms, which may vary depending on workload arising for each type of program or computation. In at least one embodiment, scheduling can be handled dynamically by scheduler 2310, or can be assisted in part by compiler logic during compilation of program logic configured for execution by processing cluster array 2312. In at least one embodiment, different clusters 2314A-2314N of processing cluster array 2312 can be allocated for processing different types of programs or for performing different types of computations.

[0432] In at least one embodiment, processing cluster array 2312 can be configured to perform various types of parallel processing operations. In at least one embodiment, processing cluster array 2312 is configured to perform general-purpose parallel compute operations. For example, in at least one embodiment, processing cluster array 2312 can include logic to execute processing tasks including filtering of video and / or audio data, performing modeling operations, including physics operations, and performing data transformations.

[0433] In at least one embodiment, processing cluster array 2312 is configured to perform parallel graphics processing operations. In at least one embodiment, processing cluster array 2312 can include additional logic to support execution of such graphics processing operations,  including, but not limited to texture sampling logic to perform texture operations, as well as tessellation logic and other vertex processing logic. In at least one embodiment, processing cluster array 2312 can be configured to execute graphics processing related shader programs such as, but not limited to vertex shaders, tessellation shaders, geometry shaders, and pixel shaders. In at least one embodiment, parallel processing unit 2302 can transfer data from system memory via I / O unit 2304 for processing. In at least one embodiment, during processing, transferred data can be stored to on-chip memory (e.g., parallel processor memory 2322) during processing, then written back to system memory.

[0434] In at least one embodiment, when parallel processing unit 2302 is used to perform graphics processing, scheduler 2310 can be configured to divide a processing workload into approximately equal sized tasks, to better enable distribution of graphics processing operations to multiple clusters 2314A-2314N of processing cluster array 2312. In at least one embodiment, portions of processing cluster array 2312 can be configured to perform different types of processing. For example, in at least one embodiment, a first portion may be configured to perform vertex shading and topology generation, a second portion may be configured to perform tessellation and geometry shading, and a third portion may be configured to perform pixel shading or other screen space operations, to produce a rendered image for display. In at least one embodiment, intermediate data produced by one or more of clusters 2314A-2314N may be stored in buffers to allow intermediate data to be transmitted between clusters 2314A-2314N for further processing.

[0435] In at least one embodiment, processing cluster array 2312 can receive processing tasks to be executed via scheduler 2310, which receives commands defining processing tasks from front end 2308. In at least one embodiment, processing tasks can include indices of data to be processed, e.g., surface (patch) data, primitive data, vertex data, and / or pixel data, as well as state parameters and commands defining how data is to be processed (e.g., what program is to be executed) . In at least one embodiment, scheduler 2310 may be configured to fetch indices corresponding to tasks or may receive indices from front end 2308. In at least one embodiment, front end 2308 can be configured to ensure processing cluster array 2312 is configured to a valid state before a workload specified by incoming command buffers (e.g., batch-buffers, push buffers, etc. ) is initiated.

[0436] In at least one embodiment, each of one or more instances of parallel processing unit 2302 can couple with parallel processor memory 2322. In at least one embodiment, parallel processor memory 2322 can be accessed via memory crossbar 2316, which can receive memory requests from processing cluster array 2312 as well as I / O unit 2304. In at least one embodiment, memory crossbar 2316 can access parallel processor memory 2322 via a memory interface 2318. In at least one embodiment, memory interface 2318 can include multiple partition units (e.g., partition unit 2320A, partition unit 2320B, through partition unit 2320N) that can each couple to a portion (e.g., memory unit) of parallel processor memory 2322. In at least one embodiment, a number of partition units 2320A-2320N is configured to be equal to a number of memory units, such that a first partition unit 2320A has a corresponding first memory unit 2324A, a second partition unit 2320B has a corresponding memory unit 2324B, and an Nth partition unit 2320N has a corresponding Nth memory unit 2324N. In at least one embodiment, a number of partition units 2320A-2320N may not be equal to a number of memory devices.

[0437] In at least one embodiment, memory units 2324A-2324N can include various types of memory devices, including dynamic random access memory (DRAM) or graphics random access memory, such as synchronous graphics random access memory (SGRAM) , including graphics double data rate (GDDR) memory. In at least one embodiment, memory units 2324A-2324N may also include 3D stacked memory, including but not limited to high bandwidth memory (HBM) . In at least one embodiment, render targets, such as frame buffers or texture maps may be stored across memory units 2324A-2324N, allowing partition units 2320A-2320N to write portions of each render target in parallel to efficiently use available bandwidth of parallel processor memory 2322. In at least one embodiment, a local instance of parallel processor memory 2322 may be excluded in favor of a unified memory design that utilizes system memory in conjunction with local cache memory.

[0438] In at least one embodiment, any one of clusters 2314A-2314N of processing cluster array 2312 can process data that will be written to any of memory units 2324A-2324N within parallel processor memory 2322. In at least one embodiment, memory crossbar 2316 can be configured to transfer an output of each cluster 2314A-2314N to any partition unit 2320A-2320N or to another cluster 2314A-2314N, which can perform additional processing operations on an output. In at least one embodiment, each cluster 2314A-2314N can communicate with memory  interface 2318 through memory crossbar 2316 to read from or write to various external memory devices. In at least one embodim...

Claims

A processor, comprising:one or more circuits to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.The processor of claim 1, wherein the one or more circuits are further to use an application programming interface (API) to identify an association between the first wireless cell identifier and the second wireless cell identifier.The processor of claim 1, wherein the first wireless cell identifier corresponds to a first software container and the second wireless cell identifier corresponds to second software container that performs one or more 5G new radio (NR) operations distinct from what the first software container performs.The processor of claim 1, wherein the one or more circuits are further to cause the encoded information to be stored in shared memory.The processor of claim 1, wherein one or more 5G NR operations associated with the first wireless cell are performed using at least one or more graphics processing units (GPUs) .The processor of claim 1, wherein the one or more circuits are further to cause additional encoded information from a second wireless cell identified by the first wireless cell identifier to be decoded based, at least in part, on a third wireless cell identifier corresponding to the second wireless cell.The processor of claim 1, wherein the one or more circuits are further to cause additional information associated with the first wireless cell to be received as a result of the decoded information being transmitted to one or more portions of a radio access network.A method, comprising:decoding encoded information from a first wireless cell identified by a first wireless cell identifier based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.The method of claim 8, further comprising:identifying an association between the first wireless cell identifier and the second wireless cell identifier using at least an application programming interface (API) .The method of claim 8, further comprising:transmitting the decoded information to a software container that performs one or more scheduling operations.The method of claim 8, further comprising:receiving additional information associated with the first wireless cell in response to the decoded information being transmitted to one or more portions of a core network.The method of claim 8, further comprising:decoding additional information from a second wireless cell identified by the first wireless cell identifier to be decoded based, at least in part, on a third wireless cell identifier corresponding to the second wireless cell.The method of claim 8, wherein data indicating an association between the first wireless cell identifier and the second wireless cell identifier is to reassign a plurality of wireless cells to a plurality of software containers, wherein the plurality of wireless cells comprise the first wireless cell.A system, comprising:one or more processors to cause encoded information from a first wireless cell identified by a first wireless cell identifier to be decoded based, at least in part, on a second wireless cell identifier corresponding to the first wireless cell.The system of claim 14, wherein the one or more processors are further to use an application programming interface (API) to receive one or more data indicating an association between the first wireless cell identifier and the second wireless cell identifier.The system of claim 14, wherein the first wireless cell identifier corresponds to a software container and the second wireless cell identifier corresponds to another software container that performs one or more 5G new radio (NR) operations distinct from what the software container performs.The system of claim 14, wherein the one or more processors are further to cause the encoded information to be stored in shared memory.The system of claim 14, wherein one or more graphics processing units (GPUs) are used to perform one or more 5G NR operations associated with the first wireless cell.The system of claim 14, wherein the one or more processors are further to cause the decoded information to be transmitted to a software container that performs one or more scheduling operations.The system of claim 14, wherein the one or more processors are further to cause information associated with the first wireless cell to be received in response to the decoded information being transmitted to one or more portions of a radio access network.

Images