Gate driving circuit, display apparatus and electronic device

Abstract

Embodiments of this application provide a gate driving circuit, a display apparatus, and an electronic device with which the display apparatus is equipped. The circuit includes a plurality of gate drivers configured to supply scanning signals to a plurality of scanning lines respectively, wherein the plurality of scanning lines are connected to a plurality of light emitting elements arranged in a matrix. First gate drivers in the plurality of gate drivers are configured to drive in a first or second driving mode based on a first enable signal, and the first enable signal is used for switching a driving mode of the first gate drivers between the first driving mode and the second driving mode, thereby avoiding deterioration of image quality due to noise on the first enable signal.

Description

GATE DRIVING CIRCUIT, DISPLAY APPARATUS AND ELECTRONIC DEVICETECHNICAL FIELD

[0001] The present disclosure relates to the field of display technologies, and in particular, to a gate driving circuit, a display apparatus and an electronic device having the display apparatus.BACKGROUND

[0002] An organic light emitting diode (OLED) display that is spontaneous emission display device has many advantages over a liquid crystal display (LCD) . For example, the OLED display is superior in terms of fast response time, high contrast, a wide angle of visibility and a wide operating temperature range. Further, the OLED display has advantages of being thinner and lighter due to lack of a backlight unit and is also superior in terms of color clarity.

[0003] Recently, a technology called "Gate Drivers On Array (GOA) " applies to a gate driving circuit for scanning lines driving in the OLED display. This is for increasing integration of a display panel by integrating thin film transistors (TFTs) on an array substrate in the display panel. Such the gate driving circuit may be referred to as an GOA unit, a shift register, or the like. In addition, some OLED displays utilize a technology called "Partial Drive GOA" that is for reducing power consumption by disabling pulse output from some gate drivers in the GOA unit.

[0004] Noise on signals input to the gate drivers may be superimposed on scanning signals may cause deterioration in image quality. Suppressing such deterioration in image quality helps improve the image quality.SUMMARY

[0005] In view of the foregoing, embodiments of this disclosure provide a gate driving circuit, a display apparatus and an electronic device with which the display apparatus is equipped, to avoid deterioration of the image quality due to noise on signals input to the gate drivers in the GOA unit.

[0006] In a first aspect of this disclosure, a gate driving circuit is provided. The gate driving circuit includes a plurality of gate drivers configured to supply scanning signals to a plurality of scanning lines respectively, where the plurality of scanning lines are connected to a plurality of light emitting elements arranged in a matrix, where first gate drivers in the plurality of gate drivers are configured to drive in a first or second driving mode based on a first enable signal, and the first enable signal is used for switching a driving mode of the first gate drivers between the first driving mode and the second driving mode.

[0007] According to the first aspect, the first enable signal for controlling the driving mode of the first gate drivers may not be supplied to the scanning lines, so that noise on the first enable signal is not superimposed on scanning signals transmitting on the scanning lines. This helps improve the image quality.

[0008] In a possible design, each of the first gate drivers is configured to: supply a pulse as a scanning signal to a corresponding scanning line in the first driving mode, and supply a first voltage as the scanning signal to the corresponding scanning line in the second driving mode.

[0009] According to the possible design above, in the first driving mode (Normal driving mode) , pulses may be supplied to the scanning lines corresponding to the first gate drivers. In the second driving mode, the first voltage (which may be referred to as "a gate-off voltage" , "a low voltage for gate" , or the like) may be continuously supplied to the scanning lines corresponding to the first gate drivers. In this way, power consumption of the display apparatus having the gate driving circuit may be suppressed in the second driving mode.

[0010] In a possible design, each of the first gate drivers includes: a first switching unit and a first control circuit, where the first switching unit is connected to the corresponding scanning line and is configured to switch voltage supplied to the corresponding scanning line between the first voltage and a second voltage, the first enable signal is input to the first control circuit, and the first control circuit is configured to control the first switching unit based on at least the first enable signal. The first control circuit is configured to control the first switching unit to maintain voltage on the corresponding scanning line to the first voltage when the first enable signal indicates the second driving mode.

[0011] In the possible design above, each first gate driver switches a voltage supplied to the scanning line via the first switching  unit and the first control circuit. The first enable signal is input to the first control circuit and is used for control operations implemented by the first control circuit. Since the first enable signal is not supplied to the scanning lines, noise on the first enable signal is not superimposed on the scanning signals. This helps improve the image quality.

[0012] In an embodiment, each of the first gate drivers may further include: a first scanning circuit, where the first scanning circuit is configured to generate a scanning timing control signal for a corresponding scanning line, and the first control circuit is configured to control the first switching unit based on the scanning timing control signal and the first enable signal.

[0013] In the embodiment above, the first gate driver further includes the first scanning circuit for generating the scanning timing control signal used in the first driving mode. The first control circuit may supply pulses to the corresponding scanning line based on the scanning timing control signal when the first enable signal indicates the first driving mode. On the other hand, when the first enable signal indicates the second driving mode, the first control circuit may supply the first voltage to the corresponding scanning line regardless of the scanning timing control signal.

[0014] In a possible design, the first switching unit includes: a first switch for connection of the corresponding scanning line to a first voltage line, a second switch for connection of the corresponding scanning line to a second voltage line, and a third switch for connection of the corresponding scanning line to a third voltage line. The first voltage line is for supplying the first voltage, the second voltage line is for supplying the second voltage, the third voltage line is for supplying the noiseless second voltage. In the first driving mode, the first control circuit is further configured to control the first switching unit to change connection of the corresponding scanning line from the first voltage line to the second voltage line at rising timing of the pulse and subsequently change the connection from the second voltage line to the third voltage line.

[0015] In the possible design above, the first switching unit changes a voltage line connecting to the corresponding scanning line among the first voltage line, the second voltage line and the third voltage line, via the first switch, the second switch and the third switch. The voltage supplied from the first voltage line is the first voltage. The voltage supplied from each of the second voltage line and the third voltage line is the second voltage. However, the second voltage supplied from the second voltage line contains noise, and the second voltage supplied from the third voltage line is noiseless or negligibly low. After rising timing of each pulse transmitting on the corresponding scanning line, the connection of the scanning line is switched from the second voltage line to the third voltage line, so that no noise is superimposed on the scanning signal. This helps improve the image quality.

[0016] In an embodiment, the first control circuit may be configured to: control the first switching unit to maintain the connection to the second voltage line during a charging period; change the connection from the second voltage line to the third voltage line after the charging period; and then maintain the connection to the third voltage line during a holding period.

[0017] In the embodiment above, the first control circuit may supply the second voltage from the second voltage line to the scanning line during the charging period, and may supply the noiseless second voltage to the scanning line during the holding period. According to this, no noise is superimposed on the scanning signal transmitting on the scanning line. This helps improve the image quality of the display apparatus having the gate driving circuit.

[0018] In a possible design, second gate drivers in the plurality of gate drivers are configured to drive in the first or second driving mode based on a second enable signal, and the second enable signal is used for switching a driving mode of the second gate drivers between the first driving mode and the second driving mode.

[0019] According to the possible designs above, in the plurality of gate drivers, the driving mode of a second gate drivers different from the first gate drivers may also be switched. The second gate drivers have substantially the same structure as the first gate drivers described above, but the second enable signal input to the second gate drivers is different from the first enable signal. Therefore, the driving mode of the second gate drivers may be switched at a timing different from that of the first gate drivers. Optionally, the display apparatus may further include one or more gate drivers that have driving mode switching timings different from each other and that have substantially the same structure as the first gate drivers. Similar to the first enable signal, the second enable signal is also not supplied to the scanning line, so that noise on the second enable signal is not superimposed on the scanning signal. This helps improve the image quality.

[0020] In a possible design, each of the second gate drivers is configured to: supply a pulse as a scanning signal to a corresponding scanning line in the first driving mode, and supply a first voltage as the scanning signal to the corresponding scanning  line in the second driving mode.

[0021] In the possible designs above, pulses are supplied to the scanning lines corresponding to the second gate drivers in the first driving mode, and the first voltage is continuously supplied to the scanning lines corresponding to the second gate drivers in the second driving mode. In this way, power consumption of the display apparatus having the gate driving circuit may be suppressed in the second driving mode.

[0022] In a possible design, each of the second gate drivers includes: a second switching unit and a second control circuit, where the second switching unit is connected to the corresponding scanning line and is configured to switch voltage supplied to the corresponding scanning line between the first voltage and a second voltage, the second enable signal is input to the second control circuit, and the second control circuit is configured to control the second switching unit based on at least the second enable signal. the second control circuit is configured to control the second switching unit to maintain a voltage on the corresponding scanning line to the first voltage when the second enable signal indicates the second driving mode.

[0023] In the possible design above, each of the second gate drivers switches a voltage supplied to the corresponding scanning line via the second switching unit and the second control circuit. The second enable signal is input to the second control circuit and is used for control operations implemented by the second control circuit. Since the second enable signal is not input to the scanning lines, noise on second enable signal is not superimposed on a scanning signal transmitting on the scanning line. This helps improve the image quality.

[0024] In an embodiment, each of the second gate drivers may further include: a second scanning circuit, where the second scanning circuit is configured to generate a scanning timing control signal for a corresponding scanning line, and the second control circuit is configured to control the second switching unit based on the scanning timing control signal and the second enable signal.

[0025] In the embodiment above, each of the second gate driver may further include the second scanning circuit for generating the scanning timing control signal used in the first driving mode. The second control circuit may supply pulses to the corresponding scanning line based on the scanning timing control signal when the second enable signal indicates the first driving mode. On the other hand, when the second enable signal indicates the second driving mode, the second control circuit may supply the first voltage to the scanning line regardless of the scanning timing control signal.

[0026] In a possible design, the second switching unit includes: a third switch for connection of the corresponding scanning line to a first voltage line, a fourth switch for connection of the corresponding scanning line to a second voltage line, and a fifth switch for connection of the corresponding scanning line to a third voltage line. The first voltage line is for supplying the first voltage, the second voltage line is for supplying the second voltage, the third voltage line is for supplying the noiseless second voltage. In the first driving mode, the second control circuit is further configured to control the second switching unit to change connection of the corresponding scanning line from the first voltage line to the second voltage line at rising timing of the pulse, and subsequently change the connection from the second voltage line to the third voltage line.

[0027] In the possible design above, the second switching unit changes a voltage line connecting the corresponding scanning line among the first voltage line, the second voltage line and the third voltage line, via the fourth switch, the fifth switch and the sixth switch. The voltage supplied from the first voltage line is the first voltage. The fourth switch, the fifth switch and the sixth switch correspond to the first switch, second switch and third switch in the first gate driver, respectively. After rising timing of each pulse transmitting on the corresponding scanning line, the connection of the scanning line is switched from the second voltage line to the third voltage line, so that no noise is superimposed on the scanning signal. This helps improve the image quality.

[0028] In an embodiment, the second control circuit may be configured to: control the second switching unit to maintain the connection to the second voltage line during a charging period; change the connection from the second voltage line to the third voltage line after the charging period; and then maintain the connection to the third voltage line during a holding period.

[0029] In the embodiment above, the second control circuit may supply the second voltage from the second voltage line to the scanning line during the charging period, and may supply the noiseless second voltage to the scanning line during the holding period. According to this, no noise is superimposed on the scanning signal transmitting on the scanning line. This helps improve the image quality.

[0030] According to a second aspect of this disclosure, an embodiment of this disclosure provides a display apparatus. The  display apparatus includes: a plurality of light emitting elements arranged in a matrix; at least one gate driving circuit configured to supply scanning signals to a plurality of scanning lines connected to the plurality of light emitting elements, where each gate driving circuit includes a plurality of gate drivers corresponding to the plurality of scanning lines, first gate drivers in the plurality of gate drivers are configured to drive in a first or second driving mode based on a first enable signal, and the first enable signal is used for switching a driving mode of the first gate drivers between the first driving mode and the second driving mode.

[0031] According to the second aspect, the first enable signal for controlling the driving mode of the first gate drivers is not supplied to the scanning lines, so that noise on the first enable signal is not superimposed on scanning signals transmitting on the scanning lines. This helps improve the image quality of the display apparatus.

[0032] In a possible design, each of the first gate drivers is configured to: supply a pulse as a scanning signal to a corresponding scanning line in the first driving mode, and supply a first voltage as the scanning signal to the corresponding scanning line in the second driving mode.

[0033] According to the possible design above, in the first driving mode (Normal driving mode) , pulses are supplied to the scanning lines corresponding to the first gate drivers. In the second driving mode, the first voltage (which may be referred to as "a gate-off voltage" , "a low voltage for gate" , or the like) is continuously supplied to the scanning lines corresponding to the first gate drivers. In this way, power consumption of the display apparatus may be suppressed in the second driving mode.

[0034] In a possible design, each of the first gate drivers includes: a first switching unit and a first control circuit, where the first switching unit is connected to the corresponding scanning line and is configured to switch voltage supplied to the corresponding scanning line between the first voltage and a second voltage, the first enable signal is input to the first control circuit, and the first control circuit is configured to control the first switching unit based on at least the first enable signal. The first control circuit is configured to control the first switching unit to maintain voltage on the corresponding scanning line to the first voltage when the first enable signal indicates the second driving mode.

[0035] In the possible design above, each first gate driver switches a voltage supplied to the scanning line via the first switching unit and the first control circuit. The first enable signal is input to the first control circuit and is used for control operations implemented by the first control circuit. Since the first enable signal is not supplied to the scanning lines, noise on the first enable signal is not superimposed on the scanning signals. This helps improve the image quality of the display apparatus.

[0036] In an embodiment, each of the first gate drivers may further include: a first scanning circuit, where the first scanning circuit is configured to generate a scanning timing control signal for a corresponding scanning line, and the first control circuit is configured to control the first switching unit based on the scanning timing control signal and the first enable signal.

[0037] In the embodiment above, the first gate driver may further include the first scanning circuit for generating the scanning timing control signal used in the first driving mode. The first control circuit may supply pulses to the corresponding scanning line based on the scanning timing control signal when the first enable signal indicates the first driving mode. On the other hand, when the first enable signal indicates the second driving mode, the first control circuit may supply the first voltage to the corresponding scanning line regardless of the scanning timing control signal.

[0038] In a possible design, the first switching unit includes: a first switch for connection of the corresponding scanning line to a first voltage line, a second switch for connection of the corresponding scanning line to a second voltage line, and a third switch for connection of the corresponding scanning line to a third voltage line. The first voltage line is for supplying the first voltage, the second voltage line is for supplying the second voltage, the third voltage line is for supplying the noiseless second voltage. In the first driving mode, the first control circuit is further configured to control the first switching unit to change connection of the corresponding scanning line from the first voltage line to the second voltage line at rising timing of the pulse and subsequently change the connection from the second voltage line to the third voltage line.

[0039] In the possible design above, the first switching unit changes a voltage line connecting to the corresponding scanning line among the first voltage line, the second voltage line and the third voltage line, via the first switch, the second switch and the third switch. The voltage supplied from the first voltage line is the first voltage. The voltage supplied from each of the second voltage line and the third voltage line is the second voltage. However, the second voltage supplied from the second voltage line contains noise, and the second voltage supplied from the third voltage line is noiseless or negligibly low. After rising timing of each pulse  transmitting on the corresponding scanning line, the connection of the scanning line is switched from the second voltage line to the third voltage line, so that no noise is superimposed on the scanning signal. This helps improve the image quality of the display apparatus.

[0040] In an embodiment, the first control circuit may be configured to: control the first switching unit to maintain the connection to the second voltage line during a charging period; change the connection from the second voltage line to the third voltage line after the charging period; and then maintain the connection to the third voltage line during a holding period.

[0041] In the embodiment above, the first control circuit may supply the second voltage from the second voltage line to the scanning line during the charging period, and may supply the noiseless second voltage to the scanning line during the holding period. According to this, no noise is superimposed on the scanning signal transmitting on the scanning line. This helps improve the image quality of the display apparatus.

[0042] In a possible design, second gate drivers in the plurality of gate drivers are configured to drive in the first or second driving mode based on a second enable signal, and the second enable signal is used for switching a driving mode of the second gate drivers between the first driving mode and the second driving mode.

[0043] According to the possible designs above, in the plurality of gate drivers, the driving mode of a second gate drivers different from the first gate drivers may also be switched. The second gate drivers have substantially the same structure as the first gate drivers described above, but the second enable signal input to the second gate drivers is different from the first enable signal. Therefore, the driving mode of the second gate drivers may be switched at a timing different from that of the first gate drivers. Optionally, the display apparatus may further include one or more gate drivers that have driving mode switching timings different from each other and that have substantially the same structure as the first gate drivers. Similar to the first enable signal, the second enable signal is also not supplied to the scanning line, so that noise on the second enable signal is not superimposed on the scanning signal. This helps improve the image quality of the display apparatus.

[0044] In a possible design, each of the second gate drivers is configured to: supply a pulse as a scanning signal to a corresponding scanning line in the first driving mode, and supply a first voltage as the scanning signal to the corresponding scanning line in the second driving mode.

[0045] In the possible designs above, pulses are supplied to the scanning lines corresponding to the second gate drivers in the first driving mode, and the first voltage is continuously supplied to the scanning lines corresponding to the second gate drivers in the second driving mode. In this way, power consumption of the display apparatus may be suppressed in the second driving mode.

[0046] In a possible design, each of the second gate drivers includes: a second switching unit and a second control circuit, where the second switching unit is connected to the corresponding scanning line and is configured to switch voltage supplied to the corresponding scanning line between the first voltage and a second voltage, the second enable signal is input to the second control circuit, and the second control circuit is configured to control the second switching unit based on at least the second enable signal. The second control circuit is configured to control the second switching unit to maintain a voltage on the corresponding scanning line to the first voltage when the second enable signal indicates the second driving mode.

[0047] In the possible design above, each of the second gate drivers switches a voltage supplied to the corresponding scanning line via the second switching unit and the second control circuit. The second enable signal is input to the second control circuit and is used for control operations implemented by the second control circuit. Since the second enable signal is not input to the scanning lines, noise on second enable signal is not superimposed on a scanning signal transmitting on the scanning line. This helps improve the image quality of the display apparatus.

[0048] In an embodiment, each of the second gate drivers may further include: a second scanning circuit, where the second scanning circuit is configured to generate a scanning timing control signal for a corresponding scanning line, and the second control circuit is configured to control the second switching unit based on the scanning timing control signal and the second enable signal.

[0049] In the embodiment above, each of the second gate driver may further include the second scanning circuit for generating the scanning timing control signal used in the first driving mode. The second control circuit may supply pulses to the corresponding scanning line based on the scanning timing control signal when the second enable signal indicates the first driving mode. On the other hand, when the second enable signal indicates the second driving mode, the second control circuit may supply the first voltage  to the scanning line regardless of the scanning timing control signal.

[0050] In a possible design, the second switching unit includes: a third switch for connection of the corresponding scanning line to a first voltage line, a fourth switch for connection of the corresponding scanning line to a second voltage line, and a fifth switch for connection of the corresponding scanning line to a third voltage line. The first voltage line is for supplying the first voltage, the second voltage line is for supplying the second voltage, the third voltage line is for supplying the noiseless second voltage. In the first driving mode, the second control circuit is further configured to control the second switching unit to change connection of the corresponding scanning line from the first voltage line to the second voltage line at rising timing of the pulse, and subsequently change the connection from the second voltage line to the third voltage line.

[0051] In the possible design above, the second switching unit changes a voltage line connecting the corresponding scanning line among the first voltage line, the second voltage line and the third voltage line, via the fourth switch, the fifth switch and the sixth switch. The voltage supplied from the first voltage line is the first voltage. The fourth switch, the fifth switch and the sixth switch correspond to the first switch, second switch and third switch in the first gate driver, respectively. After rising timing of each pulse transmitting on the corresponding scanning line, the connection of the scanning line is switched from the second voltage line to the third voltage line, so that no noise is superimposed on the scanning signal. This helps improve the image quality of the display apparatus.

[0052] In an embodiment, the second control circuit may be configured to: control the second switching unit to maintain the connection to the second voltage line during a charging period; change the connection from the second voltage line to the third voltage line after the charging period; and then maintain the connection to the third voltage line during a holding period.

[0053] In the embodiment above, the second control circuit may supply the second voltage from the second voltage line to the scanning line during the charging period, and may supply the noiseless second voltage to the scanning line during the holding period. According to this, no noise is superimposed on the scanning signal transmitting on the scanning line. This helps improve the image quality of the display apparatus.

[0054] According to a third aspect of this disclosure, an embodiment of this disclosure provides an electronic device. The electronic device includes a processor, and the display apparatus according to any one of the second aspect and the possible designs and the embodiments of the second aspect. The display apparatus is configured to display an image based on image data from the processor. For technical effects brought by the electronic device of the third aspect, refer to the technical effects brought by any one of the second aspect and the possible designs and the embodiments of the second aspect. Details are not described herein again.BRIEF DESCRIPTION OF DRAWINGS

[0055] FIG. 1 is a schematic diagram for describing a structure of a display apparatus;

[0056] FIG. 2 is a schematic diagram for describing an embodiment of an GOA unit in the display apparatus;

[0057] FIG. 3 is a schematic diagram for describing an embodiment of a gate driver included in the GOA unit shown in FIG. 2;

[0058] FIG. 4 is a timing chart showing operations of nth and (n+1) th gate drivers in the GOA unit shown in FIG. 3;

[0059] FIG. 5 is a schematic diagram for describing an embodiment of the GOA unit in the display apparatus;

[0060] FIG. 6 is a schematic diagram for describing an embodiment of a gate driver included in the GOA unit shown in FIG. 5;

[0061] FIG. 7 is a timing chart showing operations of nth and (n+1) th gate drivers in the GOA unit shown in FIG. 6;

[0062] FIG. 8 is a schematic diagram for describing VFE noise superimposed on outputs from gate drivers connected to a VFE1 line in the GOA unit shown in FIG. 5;

[0063] FIG. 9 is a schematic diagram for describing VFE noise superimposed on outputs from gate drivers connected to a VFE2 line in the GOA unit shown in FIG. 5;

[0064] FIG. 10 is a schematic diagram for describing a structure of the GOA unit in the display apparatus, according to an embodiment of the present disclosure;

[0065] FIG. 11 is a schematic diagram for describing an embodiment of a gate driver included in the GOA unit shown in FIG. 10;

[0066] FIG. 12 is a timing chart showing operations of nth and (n+1) th gate drivers in the GOA unit shown in FIG. 11;

[0067] FIG. 13 is a schematic diagram for describing an embodiment of the gate driver included in the GOA unit shown in FIG. 10;

[0068] FIG. 14 is a timing chart showing operations of nth and (n+1) th gate drivers in the GOA unit shown in FIG. 13;

[0069] FIG. 15 is a schematic diagram for describing a structure of the GOA unit in the display apparatus, according to an embodiment of the present disclosure;

[0070] FIG. 16 is a schematic diagram for describing VGH noise reduction implemented by adopting the structure of the GOA unit shown in FIG. 15;

[0071] FIG. 17 is a schematic diagram for describing an embodiment of a gate driver included in the GOA unit shown in FIG. 15;

[0072] FIG. 18 is a timing chart showing operations of nth and (n+1) th gate drivers in the GOA unit shown in FIG. 17;

[0073] FIG. 19 is a schematic diagram for describing an embodiment of the gate driver included in the GOA unit shown in FIG. 2;

[0074] FIG. 20 is a timing chart showing operations of nth and (n+1) th gate drivers in the GOA unit shown in FIG. 19;

[0075] FIG. 21 is a schematic diagram for describing an embodiment of a gate driver included in the GOA unit shown in FIG. 5;

[0076] FIG. 22 is a timing chart showing operations of nth and (n+1) th gate drivers in the GOA unit shown in FIG. 21;

[0077] FIG. 23 is a schematic diagram for describing an embodiment of a gate driver included in the GOA unit shown in FIG. 10;

[0078] FIG. 24 is a timing chart showing operations of nth and (n+1) th gate drivers in the GOA unit shown in FIG. 23;

[0079] FIG. 25 is a schematic diagram for describing an embodiment of a gate driver included in the GOA unit shown in FIG. 10;

[0080] FIG. 26 is a timing chart showing operations of nth and (n+1) th gate drivers in the GOA unit shown in FIG. 25;

[0081] FIG. 27 is a schematic diagram for describing an embodiment of a gate driver included in the GOA unit shown in FIG. 15;

[0082] FIG. 28 is a timing chart showing operations of nth and (n+1) th gate drivers in the GOA unit shown in FIG. 27; and

[0083] FIG. 29 is a schematic diagram showing an embodiment of an electronic device with which the display apparatus according to any one of the embodiments of this disclosure may be equipped.DESCRIPTION OF EMBODIMENTS

[0084] The following will describe embodiments of this disclosure in detail with reference to the accompanying drawings in this specification. The embodiments described below relate to a display apparatus and an electronic device with which the display apparatus is equipped.

[0085] Structure of the display apparatus

[0086] With reference to FIG. 1, the following will describe a structure of the display apparatus 10. FIG. 1 is a schematic diagram for describing a structure of the display apparatus 10. The display apparatus 10 is an embodiment of the display apparatus according to this disclosure.

[0087] As shown in FIG. 1, the display apparatus 10 includes a display area 11, an GOA unit 12, and a data driver circuit 13. The GOA unit 12 may be referred to as a gate driving circuit or the like. The display area 11 includes a plurality of pixels each having a light emitting element such as an organic light emitting diode (OLED) . The plurality of pixels are arranged in a matrix within the display area 11.

[0088] The GOA unit 12 is connected to a plurality of scanning lines X (1) , X (2) , ..., X (N) , and may supply scanning signals Sc (1) , Sc (2) , ..., Sc (N) to the plurality of scanning lines. The data driver circuit 13 is connected to a plurality of data lines Y (1) , Y (2) , ... and may supply data signals to the plurality of data lines. The pixels are located at intersections of the scanning lines and the data lines. In actual implementation, one pixel is composed of multiple pixels (sub-pixels) corresponding to red, blue and green  colors, but to simplify description below, such pixels will be simply refer to as "pixels" without distinguishing between colors.

[0089] An embodiment of the GOA unit (Full Drive)

[0090] The following will describe an embodiment of the GOA unit, with reference to FIG. 2 to FIG. 4. It should be noted that the GOA unit described here is merely an illustrative example.

[0091] Refer to FIG. 2. FIG. 2 is a schematic diagram for describing an GOA unit 12a according to this embodiment.

[0092] The GOA unit 12a includes a plurality of scanning circuits #1, #2, ..., #N. For example, the scanning circuit #n corresponds to the scanning line X (n) and controls a voltage supplied to the scanning line X (n) to transmit a scanning signal via the scanning line X (n) . As shown in FIG. 2, the scanning circuit #n may control a switching unit A to change the voltage to supply one or more pulses as the scanning signal to the scanning line X (n) . Frequency of the scanning signal may be a first frequency (e.g. 120 Hz) .

[0093] The switching unit A is a switching mechanism for switching connection of the scanning line X (n) from an VGH (High Voltage for Gate  / Gate High Voltage) line to an VGL (Low Voltage for Gate  / Gate Low Voltage) line or from the VGL line to the VGH line. In FIG. 2, the switching unit A is represented as a set of two switches. The VGH line is a power supply line for supplying VGH which may be referred to as a "gate-on voltage" . Also, the VHL line is a power supply line for supplying VGL which may be referred to as a "gate-off voltage" , and VGH > VGL.

[0094] During a period when the scanning circuit #n connects the scanning line X (n) to the VGH line, VGH is supplied to the scanning line X (n) from the VGH line as a scanning signal OUT (n) . On the other hand, during a period when the scanning circuit #n connects the scanning line X (n) to the VGL line, VGL is supplied to the scanning line X (n) from the VGL line as the scanning signal OUT (n) . The scanning signal OUT (n) is also supplied to a scanning circuit # (n+1) corresponding to a scanning line X (n+1) .

[0095] The scanning signal OUT (n) is transmitted via the scanning line X (n) to the pixels PX (n, 1) , PX (n, 2) , ... connected to the scanning line X (n) . For example, when VGH is supplied to the scanning line X (n) (that is, the scanning line X (n) is selected) , the pixels connected to the scanning line X (n) are switched on, and voltage values (corresponding to data) from the data lines are stored in capacitors of those pixels for a given period of time (e.g. one frame period) . In other words, data driving voltages are held by the capacitors of the selected pixels for one frame period. In this way, the light emitting element of the selected pixel continue to emit light during the period when the data driving voltage is held in the capacitor.

[0096] In the GOA unit, a set of components used for supplying the scanning signal to one corresponding scanning line may be referred to as a "gate driver" herein. In the GOA unit 12a, the scanning circuit #n and the switching unit A constitute a gate driver corresponding to the scanning line X (n) , for example. In this case, the switching unit A switches connection of the scanning line X (n) between the VGH line and the VGL line. In the following, to simplify description, the gate driver corresponding to the scanning line X (k) (k=1, 2, ..., N) may be referred to as a kth gate driver.

[0097] The nth gate driver may be implemented by circuit configuration shown in FIG. 3, for example. Although FIG. 3 shows the circuit configuration of the nth gate driver as one example, circuit configuration of gate drivers other than the nth gate driver is substantially the same as that of the nth gate driver. In the embodiment shown in FIG. 3, the nth gate driver is composed of seven transistors T1 to T7 and three capacitors C1 to C3 (7T3C) . The switching unit A is composed of two transistors T4 and T5. Each transistor may be a metal-oxide-semiconductor field-effect transistor (MOSFET) or the like. This is not limited herein.

[0098] OUT (n-1) from the (n-1) th gate driver is input to the nth gate driver. Also, OUT (n-1) is input to a source electrode of the transistor T1 and a gate electrode of the transistor T2. CK1 is input from a first clock line to a gate electrode of the transistor T1 and a source electrode of the transistor T3. VGH is supplied from the VGH line to source electrodes of the transistors T2, T4 and T6. VGL from the VGL line is supplied to a source electrode of the transistor T5 and a gate electrode of the transistor T7.

[0099] A drain electrode of the transistor T1 is connected to a gate electrode of the transistor T6 and a source electrode of the transistor T7. A drain electrode of the transistor T2 is connected to a gate electrode of the transistor T3. Drain electrodes of the transistors T3 and T6 are connected to a gate electrode of the transistor T4. A drain electrode of the transistor T7 is connected to a gate electrode of the transistor T5. Drain electrodes of the transistors T4 and T5 are connected to the scanning line X (n) .

[0100] A capacitor C3 is inserted between the first clock line and a signal line that connects the drain electrode of the transistor T2 and the gate electrode of the transistor T3. A capacitor C1 is inserted between a signal line connected to the gate electrode of the transistor T4 and the VGH line. A capacitor C2 is inserted between a signal line connected to the gate electrode of the transistor  T5 and a signal line that connects the drain electrodes of the transistors T4 and T5.

[0101] In the nth gate driver, a signal input to the gate electrode of the transistor T4 will be denoted as PU (n) . Also, a signal input to the gate electrode of the transistor T5 will be denoted as PD (n) . PU (n) and PD (n) are scanning control signals for controlling the switching unit A.

[0102] In the embodiment, gate drivers other than the nth gate driver have substantially the same circuit configuration as the nth gate driver shown in FIG. 3. However, in the (n+1) th gate driver, CLK2 is input from a second clock line instead of CLK1, to the gate electrode of the transistor T1 and the source electrode of the transistor T3. In this case, it should be noted that the capacitor C3 is inserted between the signal line that connects the drain electrode of the transistor T2 and the gate electrode of the transistor T3 and the second clock line.

[0103] Based on the circuit configuration shown in FIG. 3, the following will describe operations of the nth and (n+1) th gate drivers with reference to FIG. 4. FIG. 4 is a timing chart showing the operations of the nth and (n+1) th gate drivers.

[0104] In this embodiment, CK1 and OUT (n-1) shown in FIG. 4 are input to the nth gate driver, and CK2 and OUT (n) are input to the (n+1) th gate driver. In FIG. 4, OUT (n-1) output from the (n-1) th gate driver has a signal waveform that rises at t2 and falls at t6. In this case, based on the circuit configuration shown in FIG. 3, PU (n) has a signal waveform that falls at t3 and rises at t7, and PU (n+1) has a signal waveform that falls at t4 and rises at t8. Also, PD (n) has a signal waveform that rises at t3 and falls at t7, and PD (n+1) has a signal waveform that rises at t4 and falls at t8.

[0105] During a period when PU (n) is at a high level (VGH) , VGH is supplied from the VGH line to the scanning line X (n) , and during a period when PU (n) is at a low level (VGL) , the scanning line X (n) is disconnected from the VGH line. Also, during a period when PD (n) is at a high level (VGH) , VGL is supplied from the VGL line to the scanning line X (n) , and during a period when PD (n) is at a low level (VGL) , the scanning line X (n) is disconnected from the VGL line.

[0106] In FIG. 4, OUT (n) output from the nth gate driver to the scanning line X (n) is VGL during a period up to t3. OUT (n) is at VGH during a period from t3 to t7, and then OUT (n) is at VGL during a period from t7. Also, OUT (n+1) output from the (n+1) th gate driver to the scanning line X (n+1) is at VGL during a period up to t4, OUT (n+1) is at VGH during a period from t4 to t8, and OUT (n+1) is at VGL during a period from t8. It may be understood that operations of other gate drivers other than the nth gate driver are substantially the same as those described above.

[0107] As described above, in this embodiment, all gate drivers output pulses in the operations. On the other hand, in another embodiment described below, some gate drivers are allowed to turn off pulse output in operations. Such operations may be referred to as "partial drive" or "partial driving" . The embodiment adopting the partial driving is advantageous in power consumption compared to the embodiment adopting the full driving. The following will describe the GOA unit capable of the partial driving.

[0108] Another embodiment of the GOA unit (Partial Drive)

[0109] In the following, another embodiment of the GOA unit will be described with reference to FIG. 5 to FIG. 7. It should be noted that the GOA unit described here is merely an illustrative example.

[0110] Refer to FIG. 5. FIG. 5 is a schematic diagram for describing an GOA unit 12b according to this embodiment.

[0111] The GOA unit 12b includes a plurality of scanning circuits #1, #2, ..., #N. For example, the scanning circuit #n corresponds to the scanning line X (n) and controls a voltage supplied to the scanning line X (n) to transmit a scanning signal via the scanning line X (n) . As shown in FIG. 5, the scanning circuit #n controls a switching unit A to supply SOUT (n) to the (n+1) th gate driver, and controls a switching unit B1 to supply GOUT (n) to the scanning line X (n) , where SOUT (n) represents a control signal (s) and GOUT (n) represents a scanning signal (s) . Frequency of SOUT (n) may be a first frequency (e.g. 120 Hz) , and frequency of GOUT (n) may be the first frequency (e.g. 120 Hz) or a second frequency (e.g. 1 Hz) .

[0112] The switching unit A is a switching mechanism for switching a signal line connected to the (n+1) th gate driver from the VGH line to the VGL line, or from the VGL line to the VGH line. In FIG. 5, the switching unit A is represented as a set of two switches. In this embodiment, during a period when the scanning circuit #n connects the signal line connected to the (n+1) th gate driver to the VGH line, VGH is supplied as SOUT (n) from the VGH line to the signal line. On the other hand, during a period when the scanning circuit #n connects the signal line connected to the (n+1) th gate driver to the VGL line, VGL is supplied as SOUT (n) from the VGL line to the signal line.

[0113] The switching unit B1 is a switching mechanism for switching connection of the scanning line X (n) from an VFE1 line to the VGL line, or from the VGL line to the VFE1 line. In FIG. 5, the switching unit B1 is represented as a set of two switches. The VFE1 line is a signal line for supplying VFE1, and VFE1 is an enable signal and is at VGH (that is, a high level) or VGL (that is, a low level) . In this embodiment, during a period when the VFE1 line is connected to the scanning line X (n) , VFE1 is supplied to the scanning line X (n) as GOUT (n) . On the other hand, during a period when the VGL line is connected to the scanning line X (n) , VGL is supplied to the scanning line X (n) as GOUT (n) .

[0114] In this embodiment, operation of the switching unit B1 may be linked to operation of the switching unit A. The scanning circuit #n controls the switching units B1 so that GOUT (n) is at VFE1 when SOUT (n) is at VGH, and GOUT (n) is at VGL when SOUT (n) is at VGL.

[0115] The VFE1 line is connected to some gate drivers in the GOA unit 12a. The VFE2 line is connected to the remaining gate drivers in the GOA unit 12a. In FIG. 5, the VFE2 line is connected to the (n+k) th gate driver. The VFE2 line is a signal line for supplying VFE2, and VFE2 is an enable signal and is at VGH (that is, a high level) or VGL (that is, a low level) . During a period when the VFE2 line is connected to the scanning line X (n+k) , VFE2 is supplied to the scanning line X (n+k) as GOUT (n+k) . On the other hand, during a period when the VGL line is connected to the scanning line X (n+k) , VGL is supplied to the scanning line X (n+k) as GOUT (n+k) .

[0116] In this embodiment, when the VFE1 line is connected to the scanning line X (n) and VFE1 is at the high level (VGH) , GOUT (n) supplied to the scanning line X (n) is at VGH. On the other hand, even if the VFE1 line is connected to the scanning line X (n) , when VFE1 is at the low level (VGL) , GOUT (n) supplied to the scanning line X (n) is at VGL, that is, pulse output is in disabled since VGL is continuously supplied to the scanning line X (n) . It may be understood that operations of gate drivers connected to the VFE2 line are substantially the same as those described above.

[0117] In this embodiment, some scanning lines may be disabled by appropriately controlling VFE1 and VFE2, thereby reducing power consumption of the display apparatus.

[0118] The nth gate driver connected to the VFE1 line may be implemented by circuit configuration shown in FIG. 6, for example. Although FIG. 6 shows the circuit configuration of the nth gate driver as one example, circuit configuration of gate drivers other than the nth gate driver is substantially the same as that of the nth gate driver. It should be noted that for gate drivers corresponding to the VFE2 line, "VFE1" is replaced with "VFE2" and "CK1" shall be replaced with "CK2" . For circuit configuration of the gate drivers corresponding to the VFE2 line, details are not described herein.

[0119] In FIG. 6, the nth gate driver is composed of nine transistors T1 to T9 and three capacitors C1 to C3. The nth gate driver shown in FIG. 6 has circuit configuration in which the transistors T8 and T9 are added to the gate driver with the 7T3C configuration shown in FIG. 3. Circuit configuration of the scanning circuit #n shown in FIG. 6 is the same as that shown in FIG. 3. For the circuit configuration of the scanning circuit #n, repeated description is omitted herein.

[0120] As shown in FIG. 6, PU (n) which is input to the gate electrode of the transistor T4, is also input to a gate electrode of the transistor T8. PD (n) which is input to the gate electrode of the transistor T5, is also input to a gate electrode of the transistor T9. VFE1 from the VFE1 line is input to a source electrode of the transistor T8. VGL from the VGL line is supplied to a source electrode of the transistor T9. Drain electrodes of the transistor T8 and T9 are connected to the scanning line X (n) .

[0121] Based on the circuit configuration shown in FIG. 6, the following will describe operations of the nth and (n+1) th gate drivers with reference to FIG. 7. Here, it is assumed that the nth gate driver is connected to the VFE1 line and the (n+1) th gate driver is connected to the VFE2 line. FIG. 7 is a timing chart showing the operations of the nth and (n+1) th gate drivers.

[0122] In this embodiment, CK1 and SOUT (n-1) shown in FIG. 7 are input to the nth gate driver, and CK2 and SOUT (n) are input to the (n+1) th gate driver. In FIG. 7, SOUT (n-1) output from the (n-1) th gate driver has a signal waveform that rises at t2 and falls at t6. In this case, based on the circuit configuration shown in FIG. 6, PU (n) has a signal waveform that falls at t3 and rises at t7, and PU (n+1) has a signal waveform that falls at t4 and rises at t8. Also, PD (n) has a signal waveform that rises at t3 and falls at t7, and PD (n+1) has a signal waveform that rises at t4 and falls at t8.

[0123] During a period when PU (n) is at a high level (VGH) , VFE1 is supplied from the VFE1 line to the scanning line X (n) , and during a period when PU (n) is at a low level (VGL) , the scanning line X (n) is disconnected from the VFE1 line. Also, during  a period when PD (n) is at a high level (VGH) , VGL is supplied from the VGL line to the scanning line X (n) , and during a period when PD (n) is at a low level (VGL) , the scanning line X (n) is disconnected from the VGL line.

[0124] In FIG. 7, GOUT (n) output from the nth gate driver to the scanning line X (n) is VGL during a period up to t3. GOUT (n) is at VFE1 during a period from t3 to t7, and then GOUT (n) is at VGL during a period from t7. When VFE1 is at a high level (VGH) during the period from t3 to t7, GOUT (n) has the same waveform as OUT (n) shown in FIG. 4. On the other hand, when VFE1 is at a low level (VGL) , GOUT (n) is as represented by a dashed line in FIG. 7, that is, pulse output from the nth gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the VFE1 line are substantially the same as those described above.

[0125] Similarly, GOUT (n+1) output from the (n+1) th gate driver to the scanning line X (n+1) is VGL during a period up to t4. GOUT (n) is at VFE2 during a period from t4 to t8, and then GOUT (n+1) is at VGL during a period from t8. When VFE2 is at a high level (VGH) during the period from t3 to t7, GOUT (n+1) has the same waveform as OUT (n+1) shown in FIG. 4. On the other hand, when VFE2 is at a low level (VGL) , GOUT (n+1) is as represented by a dashed line in FIG. 7, that is, pulse output from the nth gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the VFE2 line are substantially the same as those described above.

[0126] As described above, pulse output from some gate drivers may be turned off by controlling VFE1 and VFE2, thereby reducing power consumption of the display apparatus. However, in this embodiment, VFE1 and VFE2 are directly supplied to the scanning lines, so that noise on VFE1 and / or VFE2 are superimposed on the scanning signals. This may causes deterioration in image quality.

[0127] VFE noise and Image quality

[0128] The following will describe deterioration in image quality due to noise on VFE1 and / or VFE2, with reference to FIG. 8 and FIG. 9. Here, it is assumed that the (n-3) th to nth gate drivers correspond to the VFE1 line and the (n+1) th to (n+4) th gate drivers correspond to the VFE2 line.

[0129] FIG. 8 is a schematic diagram for describing VFE noise superimposed on outputs from gate drivers that are connected to the VFE1 line in the GOA unit 12b, and FIG. 9 is a schematic diagram for describing VFE noise superimposed on outputs from gate drivers that are connected to the VFE2 line in the GOA unit 12b.

[0130] As shown in FIG. 8 and FIG. 9, noise is superimposed on each of VGH, VGL, VFE1 and VFE2. During a period when the scanning line is connected to the VGL line, noise on VGL is superimposed on the scanning signals (GOUT) . However, since VGL is a gate-off voltage, noise on VGL is relatively small. Therefore, noise on VGL has little effect on image quality of the display apparatus. In the embodiment shown in FIG. 5, the VGH line is not directly connected to the scanning lines. On the other hand, the VFE1 line and the VFE2 line are directly connected to the scanning lines, so that noise on VFE1 and / or VFE2 is superimposed on the scanning signals (GOUT) . The image quality may deteriorate during a period when VFE1 and / or VFE2 is / are at the high level (that is, a gate-on voltage) .

[0131] In FIG. 8, noise on VFE1 is superimposed on GOUT (n-3) during four periods after rising of its pulse. Also, noise on VFE1 is superimposed on GOUT (n-2) during three periods after rising of its pulse and one period before falling of the pulse. Noise on VFE1 is superimposed on GOUT (n-1) during two periods after rising of its pulse and two periods before falling of the pulse. Also, noise on VFE1 is superimposed on GOUT (n) during one period after rising of its pulse and three periods before falling of the pulse.

[0132] Correspondingly, signal waveforms of GOUT (n-3) , GOUT (n-2) , GOUT (n-1) and GOUT (n) are different from each other. FIG. 9 shows the signal waveforms of GOUT (n+1) , GOUT (n+2) , GOUT (n+3) and GOUT (n+4) . It may be understood that these signal waveforms are different from each other due to noise on VFE2. Such differences in signal waveform cause horizontal striped display unevenness in the display area 11. Further, a voltage difference between VFE1 and VFE2 also causes horizontal striped display unevenness in the display area 11.

[0133] The following will describe an embodiment for providing a solution for suppressing the display unevenness due to noise on VFE1 and / or VFE2.

[0134] Yet another embodiment of the GOA unit

[0135] With reference to FIG. 10 to FIG. 12, the following will describe yet another embodiment of the GOA unit (an GOA unit 12c) .

[0136] Refer to FIG. 10. FIG. 10 is a schematic diagram for describing a structure of the GOA unit 12c.

[0137] The GOA unit 12c includes a plurality of scanning circuits #1, #2, ..., #N, and a plurality of control circuits #1, #2, ..., #N. For example, the scanning circuit #n corresponds to the scanning line X (n) and controls a voltage supplied to the scanning line X (n) to transmit a scanning signal via the scanning line X (n) . As shown in FIG. 10, the scanning circuit #n controls a switching unit A to supply SOUT (n) to the (n+1) th gate driver, and controls a switching unit B2 via the control circuit #n to supply GOUT (n) to the scanning line X (n) , where SOUT (n) represents a control signal (s) and GOUT (n) represents a scanning signal (s) . Frequency of SOUT (n) may be a first frequency (e.g. 120 Hz) , and frequency of GOUT (n) may be the first frequency (e.g. 120 Hz) or a second frequency (e.g. 1 Hz) .

[0138] The switching unit A is a switching mechanism for switching a signal line connected to the (n+1) th gate driver from the VGH line to the VGL line, or from the VGL line to the VGH line. In FIG. 10, the switching unit A is represented as a set of two switches. In this embodiment, during a period when the scanning circuit #n connects the signal line connected to the (n+1) th gate driver to the VGH line, VGH from the VGH line is supplied to the signal line as SOUT (n) . On the other hand, during a period when the scanning circuit #n connects the signal line connected to the (n+1) th gate driver to the VGL line, VGL from the VGL line is supplied to the signal line as SOUT (n) .

[0139] The switching unit B2 is a switching mechanism for switching connection of the scanning line X (n) from the VGH line to the VGL line, or from the VGL line to the VGH line. In FIG. 10, the switching unit B2 is represented as a set of two switches. During a period when the VGH line is connected to the scanning line X (n) , VGH is supplied to the scanning line X (n) as GOUT (n) . On the other hand, during a period when the VGL line is connected to the scanning line X (n) , VGL is supplied to the scanning line X (n) as GOUT (n) .

[0140] The VFE1 line is connected to some gate drivers in the GOA unit 12c. The VFE2 line is connected to the remaining gate drivers in the GOA unit 12c. In FIG. 10, the VFE1 line is connected to the (n-1) th and nth gate drivers, and the VFE2 line is connected to the (n+k) th gate driver. It should be noted that the VFE1 line is not connected to the scanning lines but is connected to corresponding control circuits, and the VFE2 line is not connected to the scanning lines but is connected to corresponding control circuits.

[0141] In this embodiment, operation of the switching unit B2 is linked to operation of the switching unit A via the control circuit. The control circuit #n controls the corresponding switching units B2 based on a voltage level of VFE1 during a period when SOUT (n) is at VGH.

[0142] When SOUT (n) is at VGH and VFE1 is at a high level (VGH) , the control circuit #n controls the switching unit B2 to connect the scanning line X (n) and the VGH line. When SOUT (n) is at VGH and VFE1 is at a low level (VGL) , the control circuit #n controls the switching unit B2 to connect the scanning line X (n) and the VGL line. When SOUT (n) is at VGL, the control circuit #n controls the switching unit B2 to connect the scanning line X (n) and the VGL line. It may be understood that operations of other control circuits connected to the VFE1 line are substantially the same as those described above.

[0143] Similarly, the control circuit # (n+k) controls the corresponding switching units B2 based on a voltage level of VFE2 during a period when SOUT (n+k) is at VGH. When SOUT (n+k) is at VGH and VFE2 is at a high level (VGH) , the control circuit # (n+k) controls the switching unit B2 to connect the scanning line X (n+k) and the VGH line. When SOUT (n+k) is at VGH and VFE2 is at a low level (VGL) , the control circuit # (n+k) controls the switching unit B2 to connect the scanning line X (n+k) and the VGL line. When SOUT (n+k) is at VGL, the control circuit # (n+k) controls the switching unit B2 to connect the scanning line X (n+k) and the VGL line. It may be understood that operations of other control circuits connected to the VFE2 line are substantially the same as those described above.

[0144] As described above, the GOA unit 12c according to this embodiment is capable of the partial driving as described above. In the GOA unit 12c, the VFE1 line and the VFE2 line are not connected to the scanning lines. Therefore, noise on VFE1 and / or VFE2 is / are not superimposed on the scanning signals, thereby avoiding the display unevenness described with reference to FIG. 8 and FIG. 9. It should be noted that the VGH noise is equally superimposed on the scanning signals that transmit on the scanning  lines corresponding to the VFE1 line and the VFE2 line, thereby avoiding the display unevenness due to the VFE noise.

[0145] The following will describe circuit configuration of the gate drivers according to this embodiment with reference to FIG. 11. In the description above, the notations "VFE1" and "VFE2" are used to facilitate comparison between the embodiments of this disclosure, but roles of VFE1 and VFE2 in some embodiment may be different from those in this embodiment. Therefore, in order to distinguish them, VFE1 and VFE2 in this embodiment may be denoted as "XVFE1" and "XVFE2" respectively.

[0146] Although FIG. 11 shows the circuit configuration of the nth gate driver as one example, circuit configuration of gate drivers other than the nth gate driver is substantially the same as that of the nth gate driver. It should be noted that for gate drivers corresponding to the XVFE2 line, "XVFE1" is replaced with "XVFE2" and "CK1" shall be replaced with "CK2" . For circuit configuration of the gate drivers corresponding to the XVFE2 line, details are not described herein.

[0147] In FIG. 11, the nth gate driver is composed of eleven transistors T1 to T11 and three capacitors C1 to C3. The gate driver shown in FIG. 11 has circuit configuration in which the transistors T8 to T11 are added to the gate driver with the 7T3C configuration shown in FIG. 3. Circuit configuration of the scanning circuit #n shown in FIG. 11 is the same as that shown in FIG. 3. For the circuit configuration of the scanning circuit #n, repeated description is omitted herein.

[0148] As shown in FIG. 11, the transistors T8 and T9 constitute the control circuit #n.

[0149] PU (n) which is input to the gate electrode of the transistor T4, is also input to a gate electrode of the transistor T8. PD (n) which is input to the gate electrode of the transistor T5, is also input to a gate electrode of the transistor T9. XVFE1 from the XVFE1 line is supplied to a source electrode of the transistor T8. VGL from the VGL line is supplied to a source electrode of the transistor T9. Drain electrodes of the transistors T8 and T9 are connected to a gate electrode of the transistor T10.

[0150] A signal input to the gate electrode of the transistor T10 will be denoted as PC (n) . PC (n) as well as PU (n) and PD (n) are scanning control signals for controlling the switching units. VGH is supplied from the VGH line to a source electrode of the transistor T10. VGL is supplied from the VGL line to a source electrode of the transistor T11. Drain electrodes of the transistors T10 and T11 are connected to the scanning line X (n) .

[0151] When PU (n) and XVFE1 are both at a high level (VGH) , PC (n) becomes VGH. In this case, the transistor T10 is turned on, and VGH is supplied to the scanning line X (n) as GOUT (n) . In this embodiment, XVFE1 is a control signal used for on / off control of the transistors, so that noise on XVFE1 is not superimposed on the scanning signals. Similarly, XVFE2 is a control signal used for on / off control of the transistors, so that noise on XVFE2 is not superimposed on the scanning signals.

[0152] Based on the circuit configuration shown in FIG. 11, the following will describe operations of the nth and (n+1) th gate drivers with reference to FIG. 12. Here, it is assumed that the nth gate driver is connected to the XVFE1 line and the (n+1) th gate driver is connected to the XVFE2 line. FIG. 12 is a timing chart showing the operations of the nth and (n+1) th gate drivers.

[0153] In this embodiment, CK1 and SOUT (n-1) shown in FIG. 12 are input to the nth gate driver, and CK2 and SOUT (n) are input to the (n+1) th gate driver. In FIG. 12, SOUT (n-1) output from the (n-1) th gate driver has a signal waveform that rises at t2 and falls at t6. In this case, based on the circuit configuration shown in FIG. 11, PU (n) has a signal waveform that falls at t3 and rises at t7, and PU (n+1) has a signal waveform that falls at t4 and rises at t8. Also, PD (n) has a signal waveform that rises at t3 and falls at t7, and PD (n+1) has a signal waveform that rises at t4 and falls at t8.

[0154] When XVFE1 is at a low level (VGL) , PC (n) has a signal waveform that falls at t3 and rises at t7. In this case, GOUT (n) is at VGH during a period from t3 to t7. On the other hand, when XVFE1 is at a high level (VGH) , PC (n) is maintained at VGH during the period from t3 to t7. In this case, GOUT (n) is at VGL during the period from t3 to t7. In other words, pulse output from the nth gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the XVFE1 line are substantially the same as those described above.

[0155] Similarly, when XVFE2 is at a low level (VGL) , PC (n+1) has a signal waveform that falls at t4 and rises at t8. In this case, GOUT (n+1) is at VGH during a period from t4 to t8. On the other hand, when XVFE2 is at a high level (VGH) , PC (n+1) is maintained at VGH during the period from t4 to t8. In this case, GOUT (n+1) is at VGL during the period from t4 to t8. In other words, pulse output from the (n+1) th gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the XVFE2 line are substantially the same as those described above.

[0156] As described above, pulse output from some gate drivers may be turned off by controlling XVFE1 and XVFE2, thereby  reducing power consumption of the display apparatus. Also, in this embodiment, XVFE1 and XVFE2 are not supplied to the scanning lines, so that noise on XVFE1 and / or XVFE2 is / are not superimposed on the scanning signals. This may avoid deterioration in image quality of the display apparatus.

[0157] Another circuit configuration of the gate driver

[0158] Here, another circuit configuration of the gate driver will be described with reference to FIG. 13 and FIG. 14.

[0159] Refer to FIG. 13. FIG. 13 is a schematic diagram for describing another configuration of the gate driver in the GOA unit shown in FIG. 10.

[0160] Although FIG. 13 shows another circuit configuration of the nth gate driver as one example, circuit configuration of gate drivers other than the nth gate driver is substantially the same as that of the nth gate driver. It should be noted that for gate drivers corresponding to the XVFE2 line, "XVFE1" is replaced with "XVFE2" and "CK1" shall be replaced with "CK2" . For circuit configuration of the gate drivers corresponding to the XVFE2 line, details are not described herein.

[0161] In FIG. 13, the nth gate driver is composed of fourteen transistors T1 to T14 and four capacitors C1 to C4. The nth gate driver shown in FIG. 13 has circuit configuration in which the transistors T8 to T14 are added to the gate driver with the 7T3C configuration shown in FIG. 3. Circuit configuration of the scanning circuit #n shown in FIG. 13 is the same as that shown in FIG. 3. For the circuit configuration of the scanning circuit #n, repeated description is omitted herein.

[0162] As shown in FIG. 13, in this embodiment, the transistors T8 to T11 and the capacitor C4 constitute the control circuit #n.

[0163] PU (n) which is input to the gate electrode of the transistor T4, is also input to a gate electrode of the transistor T8. PU (n) is also input to a gate electrode of the transistor T14. PD (n) which is input to the gate electrode of the transistor T5, is also input to a gate electrode of the transistor T9. PD (n) which is input to the gate electrode of the transistor T5, is also input to gate electrodes of the transistors T9, T11 and T13.

[0164] XVFE1 from the XVFE1 line is input to a source electrode of the transistor T8. VGH from the VGH line is supplied to a source electrode of the transistor T9. Drain electrodes of the transistor T8 and the transistor T9 are connected to a gate electrode of the transistor T10. A signal input to the gate electrode of the transistor T10 will be denoted as PC (n) . PC (n) is also input to a gate electrode of the transistor T12.

[0165] VGH from the VGH line is input to a source electrode of the transistor T10. A drain electrode of the transistor T10 is connected to a gate electrode of the transistor T14. A capacitor C4 is inserted on a signal line connecting the drain electrode of the transistor T10 and the gate electrode of the transistor T8. VGL from the VGL line is supplied to a source electrode of the transistor T11. A drain electrode of the transistor T11 is also connected to a gate electrode of the transistor T14.

[0166] VGH from the VGH line is supplied to a source electrode of the transistor T12. A drain electrode of the transistor T12 is connected to the scanning line X (n) . VGL from the VGL line is supplied to a source electrode of the transistor T13. A drain electrode of the transistor T13 is also connected to the scanning line X (n) . VGL from the VGL line is supplied to a source electrode of the transistor T14. A drain electrode of the transistor T14 is also connected to the scanning line X (n) .

[0167] In this embodiment, XVFE1 is a control signal used for on / off control of the transistors, so that noise on XVFE1 is not superimposed on the scanning signals. Similarly, XVFE2 is a control signal used for on / off control of the transistors, so that noise on XVFE2 is not superimposed on the scanning signals.

[0168] Based on the circuit configuration shown in FIG. 13, the following will describe operations of the nth and (n+1) th gate drivers with reference to FIG. 14. Here, it is assumed that the nth gate driver is connected to the XVFE1 line and the (n+1) th gate driver is connected to the XVFE2 line. FIG. 14 is a timing chart showing the operations of the nth and (n+1) th gate drivers.

[0169] In this embodiment, CK1 and SOUT (n-1) shown in FIG. 14 are input to the nth gate driver, and CK2 and SOUT (n) are input to the (n+1) th gate driver. In FIG. 14, SOUT (n-1) output from the (n-1) th gate driver has a signal waveform that rises at t2 and falls at t6. In this case, based on the circuit configuration shown in FIG. 13, PU (n) has a signal waveform that falls at t3 and rises at t7. PU (n+1) has a signal waveform that falls at t4 and rises at t8. Also, PD (n) has a signal waveform that rises at t3 and falls at t7, and PD (n+1) has a signal waveform that rises at t4 and falls at t8.

[0170] When XVFE1 is at a low level (VGL) , PC (n) has a signal waveform that falls at t3 and rises at t7. In this case, GOUT (n) is at VGH during a period from t3 to t7. On the other hand, when XVFE1 is at a high level (VGH) , PC (n) is maintained at VGH during the period from t3 to t7. In this case, GOUT (n) is at VGL during the period from t3 to t7. In other words, pulse output from the nth gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the XVFE1 line are substantially the same as those described above.

[0171] Similarly, when XVFE2 is at a low level (VGL) , PC (n+1) has a signal waveform that falls at t4 and rises at t8. In this case, GOUT (n+1) is at VGH during a period from t4 to t8. On the other hand, when XVFE2 is at a high level (VGH) , PC (n+1) is maintained at VGH during the period from t4 to t8. In this case, GOUT (n+1) is at VGL during the period from t4 to t8. In other words, pulse output from the (n+1) th gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the XVFE2 line are substantially the same as those described above.

[0172] As described above, in this embodiment, pulse output from some gate drivers may be turned off by controlling XVFE1 and XVFE2, thereby reducing power consumption of the display apparatus. Also, in this embodiment, XVFE1 and XVFE2 are not supplied to the scanning lines, so that noise on XVFE1 and / or XVFE2 is / are not superimposed on the scanning signals. This may avoid deterioration in image quality of the display apparatus.

[0173] Still yet another embodiment of the GOA unit

[0174] The following will describe still yet another embodiment of the GOA unit. An GOA unit 12d according to this embodiment will be described with reference to FIG. 15 to FIG. 18. This embodiment further provides a solution to reduce impact on image quality due to the VGH noise.

[0175] Refer to FIG. 15. FIG. 15 is a schematic diagram for describing a structure of the GOA unit 12d according to this embodiment.

[0176] The GOA unit 12d includes a plurality of scanning circuits #1, #2, ..., #N, and a plurality of control circuits #1, #2, ..., #N. For example, the scanning circuit #n corresponds to the scanning line X (n) and controls a voltage supplied to the scanning line X (n) to transmit a scanning signal via the scanning line X (n) . As shown in FIG. 15, the scanning circuit #n controls a switching unit A to supply SOUT (n) to the (n+1) th gate driver, and controls a switching unit B3 via the control circuit #n to supply GOUT (n) to the scanning line X (n) , where SOUT (n) represents a control signal (s) and GOUT (n) represents a scanning signal (s) .. Frequency of SOUT (n) may be a first frequency (e.g. 120 Hz) , and frequency of GOUT (n) may be the first frequency (e.g. 120 Hz) or a second frequency (e.g. 1 Hz) .

[0177] The switching unit A is a switching mechanism for switching a signal line connected to the (n+1) th gate driver from the VGH line to the VGL line, or from the VGL line to the VGH line. In FIG. 15, the switching unit A is represented as a set of two switches. In this embodiment, during a period when the scanning circuit #n connects a signal line connected to the (n+1) th gate driver to the VGH line, VGH from the VGH line is supplied to the signal line as SOUT (n) . On the other hand, during a period when the scanning circuit #n connects the signal line connected to the (n+1) th gate driver to the VGL line, VGL from the VGL line is supplied to the signal line as SOUT (n) .

[0178] The switching unit B3 is a switching mechanism for changing connection of the scanning line X (n) among an VGHC line, an VGHN line and the VGL line. In FIG. 15, the switching unit B3 is represented as a set of three switches. The VGHC and VGHN lines supply the same voltage VGH as each other. However, a voltage supplied from the VGHC line is noiseless or has negligibly low noise, and a voltage supplied from the VGHN line contains noise. VGHC may be referred to as "noiseless VGH" herein.

[0179] During a period when the VGHC line is connected to the scanning line X (n) , VGHC is supplied to the scanning line X (n) as GOUT (n) , and during a period when the VGHN line is connected to the scanning line X (n) , VGHN is supplied to the scanning line X (n) as GOUT (n) . On the other hand, during a period when the VGL line is connected to the scanning line X (n) , VGL is supplied to the scanning line X (n) as GOUT (n) .

[0180] The VFE1 line is connected to some gate drivers in the GOA unit 12d. The VFE2 line is connected to the remaining gate drivers in the GOA unit 12d. In FIG. 15, the VFE1 line is connected to the (n-1) th and nth gate drivers, and the VFE2 line is connected to the (n+k) th gate driver. It should be noted that the VFE1 line is not connected to the scanning lines but is connected to  corresponding control circuits, and the VFE2 line is not connected to the scanning lines but is connected to corresponding control circuits.

[0181] In this embodiment, operation of the switching unit B3 is linked to operation of the switching unit A via the control circuit. The control circuit #n controls the corresponding switching units B3 based on a voltage level of VFE1 during a period when SOUT (n) is at VGH.

[0182] When SOUT (n) is at VGH and VFE1 is at a high level (VGH) , the control circuit #n controls the switching unit B3 to connect the scanning line X (n) to the VGHC line or the VGHN line. When SOUT (n) is at VGH and VFE1 is at a low level (VGL) , the control circuit #n controls the switching unit B3 to connect the scanning line X (n) and the VGL line. When SOUT (n) is at VGL, the control circuit #n controls the switching unit B3 to connect the scanning line X (n) and the VGL line. It may be understood that operations of other control circuits connected to the VFE1 line are substantially the same as those described above.

[0183] Similarly, the control circuit # (n+k) controls the corresponding switching units B3 based on a voltage level of VFE2 during a period when SOUT (n+k) is at VGH. When SOUT (n+k) is at VGH and VFE2 is at a high level (VGH) , the control circuit # (n+k) controls the switching unit B3 to connect the scanning line X (n+k) to the VGHC line or the VGHN line. When SOUT (n+k) is at VGH and VFE2 is at a low level (VGL) , the control circuit # (n+k) controls the switching unit B3 to connect the scanning line X (n+k) and the VGL line. When SOUT (n+k) is at VGL, the control circuit # (n+k) controls the switching unit B3 to connect the scanning line X (n+k) and the VGL line. It may be understood that operations of other control circuits connected to the VFE2 line are substantially the same as those described above.

[0184] As described above, the GOA unit 12d according to this embodiment is capable of the partial driving as described above. In the GOA unit 12d, the VFE1 line and the VFE2 line are not connected to the scanning line. Therefore, noise on VFE1 and / or VFE2 is / are not superimposed on the scanning signals, thereby avoiding the display unevenness described with reference to FIG. 8 and FIG. 9. In addition, the GOA unit 12d according to this embodiment has a function for switching between VGHN and VGHC. In the following, this switching function of the GOA unit 12d will be described in detail.

[0185] With reference to FIG. 16, the following will describe operations of the switching unit B3 in regard to the switching between VGHN and VGHC.

[0186] FIG. 16 shows the control circuit #n, three switches SW1, SW2 and SW3 constituting the switching unit B3, and a timing chart for illustrating switching timing of these switches. The switch SW1 is a switch for turning on / off connection of the scanning line X (n) to the VGHC line. The switch SW2 is a switch for turning on / off connection of the scanning line X (n) to the VGHN line. The switch SW3 is a switch for turning on / off connection of the scanning line X (n) to the VGL line.

[0187] In FIG. 16, at rising timing of a pulse of GOUT (n) , the control circuit #n turns off the switch SW1 and turns on the switch SW2. In this case, the switch SW3 maintains turning off, and VGHN from the VGHN line is supplied to the scanning line X (n) . Then, the control circuit #n turns off the switch SW2 and turns on the switch SW3. In this case, VGHC from the VGHC line is supplied to the scanning line X (n) . Since VGHC is noiseless, no noise is superimposed on GOUT (n) after rising timing of the pulse as shown in FIG. 16. This suppresses deterioration of image quality due to the VGH noise.

[0188] The following will describe circuit configuration of the gate drivers according to this embodiment with reference to FIG. 17. In the description above, the notations "VFE1" and "VFE2" are used to facilitate comparison between the embodiments described above, but roles of VFE1 and VFE2 in some embodiments may be different from those in this embodiment. Therefore, in order to distinguish them, VFE1 and VFE2 in this embodiment may be denoted as "XVFE1" and "XVFE2" respectively.

[0189] Although FIG. 17 shows the circuit configuration of the nth gate driver as one example, circuit configuration of gate drivers other than the nth gate driver is substantially the same as that of the nth gate driver. It should be noted that for gate drivers corresponding to the XVFE2 line, "XVFE1" is replaced with "XVFE2" and "CK1" shall be replaced with "CK2" . For circuit configuration of the gate drivers corresponding to the XVFE2 line, details are not described herein.

[0190] In FIG. 17, the nth gate driver is composed of seventeen transistors T1 to T17 and three capacitors C1 to C3. The gate driver shown in FIG. 17 has circuit configuration in which the transistors T8 to T17 are added to the gate driver with the 7T3C configuration shown in FIG. 3. Circuit configuration of the scanning circuit #n shown in FIG. 17 is the same as that shown in FIG. 3. For the circuit configuration of the scanning circuit #n, repeated description is omitted herein.

[0191] As shown in FIG. 17, the transistors T8 and T13 constitute the control circuit #n.

[0192] PU (n) which is input to the gate electrode of the transistor T4, is also input to gate electrodes of the transistors T8 and T10. PD (n) which is input to the gate electrode of the transistor T5, is also input to a gate electrode of the transistor T9. XVFE1 from the XVFE1 line is input to a source electrode of the transistor T8. VGH from the VGH line is supplied to a source electrode of the transistor T9. Drain electrodes of the transistors T8 and T9 are connected to a gate electrode of the transistor T14. A signal input to the gate electrode of the transistor T14 will be denoted as PC1 (n) .

[0193] VGH is supplied from the VGH line to a source electrode of the transistor T10. A drain electrode of the transistor T10 is connected to a gate electrode of the transistor T17. PU (n-1) is input to a gate electrode of the transistor T11. PU (n-1) is a scanning control signal output from the scanning circuit # (n-1) in the (n-1) th gate driver. A source electrode of the transistor T11 is connected to a drain electrode of the transistor T12. A drain electrode of the transistor T11 is connected to the gate electrode of the transistor T17.

[0194] PD (n) is input to a gate electrode of the transistor T12. XVFE1 is supplied from the XVFE1 line to a source electrode of the transistor T12. PD (n-1) is input to a gate electrode of the transistor T13. PD (n-1) is a scanning control signal output from the scanning circuit # (n-1) in the (n-1) th gate driver. VGH is supplied from the VGH line to a source electrode of the transistor T13. A drain electrode of the transistor T13 is connected to the gate electrode of the transistor T17. A signal input to the gate electrode of the transistor T17 will be denoted as PC2 (n) .

[0195] VGHC is supplied from the VGHC line to a source electrode of the transistor T14. A drain electrode of the transistor T14 is connected to the scanning line X (n) . PD (n-1) is input to a gate electrode of the transistor T15. A source electrode of the transistor T15 is connected to the scanning line X (n) . PD (n) is input to a gate electrode of the transistor T16. VGL is supplied from the VGL line to a source electrode of the transistor T16. VGHN is supplied from the VGHN line to a source electrode of the transistor T17. A drain electrode of the transistor T17 is connected to the scanning line X (n) .

[0196] In FIG. 17, PC1 (n) , PC2 (n) , PD (n-1) , PU (n-1) and PD (n) are scanning control signals for controlling the switching units. PC1 (n) and PC2 (n) are used as the scanning control signals to control switching between the VGHC line and the VGHN line. In this embodiment, XVFE1 is the control signal used for on / off control of the transistors, so that noise on XVFE1 is not superimposed on the scanning signals. Similarly, XVFE2 is a control signal used for on / off control of the transistors, so that noise on XVFE2 is not superimposed on the scanning signals.

[0197] Based on the circuit configuration shown in FIG. 17, the following will describe operations of the nth and (n+1) th gate drivers with reference to FIG. 18. Here, it is assumed that the nth gate driver is connected to the XVFE1 line and the (n+1) th gate driver is connected to the XVFE2 line. FIG. 18 is a timing chart showing operations of nth and (n+1) th gate drivers in FIG. 17.

[0198] In this embodiment, CK1, SOUT (n-1) , PU (n-1) and PD (n-1) shown in FIG. 18 are input to the nth gate driver, and CK2, SOUT (n) , PU (n) and PD (n) are input to the (n+1) th gate driver. In FIG. 18, SOUT (n-1) output from the (n-1) th gate driver has a signal waveform that rises at t2 and falls at t6. PU (n-1) has a signal waveform that falls at t2 and rises at t6. PD (n-1) has a signal waveform that falls at t2 and rises at t6.

[0199] Based on the circuit configuration shown in FIG. 17, PU (n) has a signal waveform that falls at t3 and rises at t7, and PU (n+1) has a signal waveform that falls at t4 and rises at t8. Also, PD (n) has a signal waveform that rises at t3 and falls at t7, and PD (n+1) has a signal waveform that rises at t4 and falls at t8.

[0200] When XVFE1 is at a low level (VGL) , PC1 (n) has a signal waveform that falls at t3 and rises at t7, and PC2 (n) has a signal waveform that falls at t2 and rises at t3. In this case, GOUT (n) is at VGHN during a period (that is, a charging period) from t2 to t3, and then GOUT (n) is at VGHC during a period (that is, a holding period) from t3 to t7. On the other hand, when XVFE1 is at a high level (VGH) , both PC1 (n) and PC2 (n) are maintained at VGH during the period from t2 to t7. In this case, GOUT (n) is at VGL during the period from t2 to t7. In other words, pulse output from the nth gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the XVFE1 line are substantially the same as those described above.

[0201] Similarly, when XVFE2 is at a low level (VGL) , PC1 (n+1) has a signal waveform that falls at t4 and rises at t8, and PC2 (n+1) has a signal waveform that falls at t3 and rises at t4. In this case, GOUT (n+1) is at VGHN during a period (that is, the charging period) from t3 to t4, and then GOUT (n) is at VGHC during a period (that is, the holding period) from t4 to t8. On the  other hand, when XVFE2 is at a high level (VGH) , both PC1 (n+1) and PC2 (n+1) are maintained at VGH during the period from t3 to t8. In this case, GOUT (n) is at VGL during the period from t3 to t8. In other words, pulse output from the (n+1) th gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the XVFE2 line are substantially the same as those described above.

[0202] As described above, pulse output from some gate drivers may be turned off by controlling XVFE1 and XVFE2, thereby reducing power consumption of the display apparatus. Also, in this embodiment, since XVFE1 and XVFE2 are not supplied to the scanning lines, noise on XVFE1 and / or XVFE2 is / are not superimposed on the scanning signals. Further, in this embodiment, VGHC is supplied to the scanning lines after rising timing of each pulse thereon, thereby suppressing deterioration in image quality due to the VGH noise. This further improves image quality of the display apparatus.

[0203] Variations of Scanning circuit

[0204] The foregoing described various configurations based on the 7T3C scanning circuit configuration, but it is also possible to apply another scanning circuit configuration to the GOA unit. The following will describe variations in which another scanning circuit configuration is applied to the embodiments described above.

[0205] Refer to FIG. 19. FIG. 19 illustrates an embodiment in which another scanning circuit configuration is applied to the embodiment shown in FIG. 3. Although FIG. 19 shows the circuit configuration of the nth gate driver as one example, circuit configuration of gate drivers other than the nth gate driver is substantially the same as that of the nth gate driver.

[0206] In FIG. 19, the nth gate driver is composed of sixteen transistors T1 to T16 and three capacitors C1 to C3 (that is, 16T3C configuration) .

[0207] As shown in FIG. 19, CK1 from a first clock line is input to a gate electrode of the transistor T1. SOUT (n-1) from the (n-1) th gate driver is input to a source electrode of the transistor T1. A drain electrode of the transistor T1 is connected to gate electrodes of the transistors T2 and T6. CK1 from the first clock line is input to a source electrode of the transistor T2. A drain electrode of the transistor T2 is connected to a gate electrode of the transistor T4.

[0208] CK1 from the first clock line is input to a gate electrode of the transistor T3. VGL from an VGL line is supplied to a source electrode of the transistor T3. A drain electrode of the transistor T3 is connected to a gate electrode of the transistor T4. VGH from an VGH line is supplied to a source electrode of the transistor T4. CK2 from a second clock line is input to a source electrode of the transistor T5.

[0209] VGH from the VGH line is supplied to a source electrode of the transistor T6. A drain electrode of the transistor T6 is connected to a gate electrode of the transistor T9. CK2 from the second clock line is input to a gate electrode of the transistor T7. A source electrode of the transistor T7 is connected to a drain electrode of the transistor T8. A drain electrode of the transistor T7 is connected to a gate electrode of the transistor T9. In the nth gate driver, a signal input to the gate electrode of the transistor T9 will be denoted as PU (n) .

[0210] A gate electrode of the transistor T8 is connected to a drain electrode of the transistor T11. A capacitor C1 is inserted between a signal line that connects the gate electrode of the transistor T8 and the drain electrode of the transistor T11 and a signal line that connects the source electrode of the transistor T7 and the drain electrode of the transistor T8. VGH from the VGH line is supplied to a source electrode of the transistor T9. A drain electrode of the transistor T9 is connected to the scanning line X (n) .

[0211] A capacitor C3 is inserted between a signal line connecting the source electrode of the transistor T9 to the VGH line and a signal line that connects the drain electrode of the transistor T6 and the gate electrode of the transistor T9. VGL from the VGL line is supplied to a source electrode of the transistor T10. A drain electrode of the transistor T10 is connected to the scanning line X (n) .

[0212] VGL from the VGL line is supplied to a source electrode of the transistor T11. A source electrode of the transistor T11 is connected to drain electrodes of the transistors T2 and T3. VGL from the VGL line is supplied to a gate electrode of the transistor T12. A source electrode of the transistor T12 is connected to drain electrodes of the transistors T1 and T13. A drain electrode of the transistor T12 is connected to the gate electrodes of the transistor T10. In the nth gate driver, a signal input to the gate electrode of the transistor T10 will be denoted as PD (n) .

[0213] A reset signal RST is input to a gate electrode of the transistor T13. VGH from the VGH line is supplied to a source  electrode of the transistor T13. A drain electrode of the transistor T13 is connected to the gate electrodes of the transistors T2 and T6 and the source electrode of the transistor T12. CK1 from the first clock line is input to a gate electrode of the transistor T14. SOUT (n-1) is input to a source electrode of the transistor T14. A drain electrode of the transistor T14 is connected to the source electrode of the transistor T15.

[0214] VGL from the VGL line is supplied to a gate electrode of the transistor T15. A drain electrode of the transistor T15 is connected to gate electrodes of the transistors T5 and T16 and a drain electrode of the transistor T16. A drain electrode of the transistor T16 is connected to the gate electrode of the transistor T5. A capacitor C2 is inserted between a signal line that connects the drain electrodes of the transistors T4 and T5 and a signal line that connects the drain electrodes of the transistors T15 and T16.

[0215] PU (n) and PD (n) are scanning control signals generated by the scanning circuit #n. In FIG. 19, the transistor T9 is turned on / off based on PU (n) , and the transistor T10 is turned on / off based on PD (n) . In this way, the signal line connected to the scanning line X (n) is switched between the VGH line and the VGL line.

[0216] Based on the circuit configuration shown in FIG. 19, the following will describe operations of the nth and (n+1) th gate drivers with reference to FIG. 20. FIG. 20 is a timing chart showing operations of the nth and (n+1) th gate drivers.

[0217] In this embodiment, CK1 and SOUT (n-1) shown in FIG. 20 are input to the nth gate driver, and CK2 and SOUT (n) are input to the (n+1) th gate driver. In FIG. 20, SOUT (n-1) output from the (n-1) th gate driver has a signal waveform that rises at t1 and falls at t6. In this case, based on the circuit configuration shown in FIG. 19, PU (n) has a signal waveform that falls at t2 and rises at t7, and PU (n+1) has a signal waveform that falls at t3 and rises at t8. Also, PD (n) has a signal waveform that rises at t1 and falls at t7, and PD (n+1) has a signal waveform that rises at t2 and falls at t8.

[0218] During a period when PU (n) is at a high level (VGH) , VGH is supplied from the VGH line to the scanning line X (n) . On the other hand, during a period when PU (n) is at a low level (VGL) , the scanning line X (n) is disconnected from the VGH line. Also, during a period when PD (n) is at a high level (VGH) , VGL is supplied from the VGL line to the scanning line X (n) . On the other hand, during a period when PD (n) is at a low level (VGL) , the scanning line X (n) is disconnected from the VGL line.

[0219] In the embodiment shown in FIG. 20, SOUT (n) output from the nth gate driver to the scanning line X (n) is VGL during a period up to t2. SOUT (n) is at VGH during a period from t2 to t7, and then SOUT (n) is at VGL during a period from t7. SOUT (n+1) output from the (n+1) th gate driver to the scanning line X (n+1) is at VGL during a period up to t3. Also, SOUT (n+1) is at VGH during a period from t3 to t8, and SOUT (n+1) is at VGL during a period from t8. It may be understood that operations of other gate drivers are substantially the same as those described above.

[0220] Refer to FIG. 21. FIG. 21 illustrates an embodiment in which another scanning circuit configuration is applied to the embodiment shown in FIG. 5. Although FIG. 21 shows the circuit configuration of the nth gate driver as one example, circuit configuration of gate drivers other than the nth gate driver is substantially the same as that of the nth gate driver.

[0221] Circuit configuration of the scanning circuit #n shown in FIG. 21 is substantially the same as that of the scanning circuit #n shown in FIG. 19. Also, in the nth gate driver shown in FIG. 21, components other than the scanning circuit #n are substantially the same as those shown in FIG. 6. For the circuit configuration shown in FIG. 21, detailed description is omitted herein.

[0222] Based on the circuit configuration shown in FIG. 21, the following will describe operations of the nth and (n+1) th gate drivers with reference to FIG. 22. Here, it is assumed that the nth gate driver is connected to the VFE1 line and the (n+1) th gate driver is connected to the VFE2 line. FIG. 22 is a timing chart showing operations of the nth and (n+1) th gate drivers.

[0223] In this embodiment, CK1 and SOUT (n-1) shown in FIG. 22 are input to the nth gate driver, and CK2 and SOUT (n) are input to the (n+1) th gate driver. In FIG. 22, SOUT (n-1) output from the (n-1) th gate driver has a signal waveform that rises at t1 and falls at t6. In this case, based on the circuit configuration shown in FIG. 21, PU (n) has a signal waveform that falls at t2 and rises at t7, and PU (n+1) has a signal waveform that falls at t3 and rises at t8. Also, PD (n) has a signal waveform that rises at t1 and falls at t7, and PD (n+1) has a signal waveform that rises at t2 and falls at t8.

[0224] During a period when PU (n) is at a high level (VGH) , VFE1 is supplied from the VFE1 line to the scanning line X (n) . On the other hand, during a period when PU (n) is at a low level (VGL) , the scanning line X (n) is disconnected from the VFE1 line. Also, during a period when PD (n) is at a high level (VGH) , VGL is supplied from the VGL line to the scanning line X (n) . On the other hand, during a period when PD (n) is at a low level (VGL) , the scanning line X (n) is disconnected from the VGL line.

[0225] In the embodiment shown in FIG. 22, GOUT (n) output from the nth gate driver to the scanning line X (n) is VGL during a period up to t2. GOUT (n) is at VFE1 during a period from t2 to t7, and then GOUT (n) is at VGL during a period from t7. When VFE1 is at a low level (VGL) , GOUT (n) is as represented by a dashed line in FIG. 22, that is, pulse output from the nth gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the VFE1 line are substantially the same as those described above.

[0226] Similarly, GOUT (n+1) output from the (n+1) th gate driver to the scanning line X (n+1) is VGL during a period up to t3. GOUT (n+1) is at VFE2 during a period from t3 to t8, and then GOUT (n+1) is at VGL during a period from t8. When VFE2 is at a low level (VGL) , GOUT (n+1) is as represented by a dashed line in FIG. 22, that is, pulse output from the nth gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the VFE2 line are substantially the same as those described above.

[0227] Refer to FIG. 23. FIG. 23 illustrates an embodiment in which another scanning circuit configuration is applied to the embodiment shown in FIG. 10. Although FIG. 23 shows the circuit configuration of the nth gate driver as one example, circuit configuration of gate drivers other than the nth gate driver is substantially the same as that of the nth gate driver.

[0228] Circuit configuration of the scanning circuit #n shown in FIG. 23 is substantially the same as that of the scanning circuit #n shown in FIG. 19. Also, in the nth gate driver shown in FIG. 23, components other than the scanning circuit #n are substantially the same as those shown in FIG. 11. For the circuit configuration shown in FIG. 23, detailed description is omitted herein.

[0229] Based on the circuit configuration shown in FIG. 23, the following will describe operations of the nth and (n+1) th gate drivers with reference to FIG. 24. Here, it is assumed that the nth gate driver is connected to the XVFE1 line and the (n+1) th gate driver is connected to the XVFE2 line. FIG. 24 is a timing chart showing operations of nth and (n+1) th gate drivers in the GOA unit shown in FIG. 23.

[0230] In this embodiment, CK1 and SOUT (n-1) shown in FIG. 24 are input to the nth gate driver, and CK2 and SOUT (n) are input to the (n+1) th gate driver. In FIG. 24, SOUT (n-1) output from the (n-1) th gate driver has a signal waveform that rises at t1 and falls at t6. In this case, based on the circuit configuration shown in FIG. 23, PU (n) has a signal waveform that falls at t2 and rises at t7. PU (n+1) has a signal waveform that falls at t3 and rises at t8. Also, PD (n) has a signal waveform that rises at t1 and falls at t7, and PD (n+1) has a signal waveform that rises at t2 and falls at t8.

[0231] When XVFE1 is at a low level (VGL) , PC (n) has a signal waveform that falls at t2 and rises at t7. In this case, GOUT (n) is at VGH during a period from t2 to t7. On the other hand, when XVFE1 is at a high level (VGH) , PC (n) is maintained at VGH during the period from t2 to t7. In this case, GOUT (n) is at VGL during the period from t2 to t7. In other words, pulse output from the nth gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the XVFE1 line are substantially the same as those described above.

[0232] Similarly, when XVFE2 is at a low level (VGL) , PC (n+1) has a signal waveform that falls at t3 and rises at t8. In this case, GOUT (n+1) is at VGH during a period from t3 to t8. On the other hand, when XVFE2 is at a high level (VGH) , PC (n+1) is maintained at VGH during the period from t3 to t8. In this case, GOUT (n+1) is at VGL during the period from t3 to t8. In other words, pulse output from the (n+1) th gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the XVFE2 line are substantially the same as those described above.

[0233] In this embodiment, pulse output from some gate drivers may be turned off by controlling XVFE1 and XVFE2, thereby reducing power consumption of the display apparatus. Further, in this embodiment, XVFE1 and XVFE2 are not supplied to the scanning lines, so that noise on XVFE1 and / or XVFE2 is / are not superimposed on the scanning signals. This may avoid deterioration in image quality.

[0234] Refer to FIG. 25. FIG. 25 shows an embodiment in which another scanning circuit configuration is applied to the embodiment shown in FIG. 10. Although FIG. 25 shows the circuit configuration of the nth gate driver as one example, circuit configuration of gate drivers other than the nth gate driver is substantially the same as that of the nth gate driver.

[0235] Circuit configuration of the scanning circuit #n shown in FIG. 25 is substantially the same as that of the scanning circuit #n shown in FIG. 19. Also, in the nth gate driver shown in FIG. 25, components other than the scanning circuit #n are substantially the same as those shown in FIG. 13. For the circuit configuration shown in FIG. 25, detailed description is omitted herein.

[0236] Based on the circuit configuration shown in FIG. 25, the following will describe operations of the nth and (n+1) th gate drivers with reference to FIG. 26. Here, it is assumed that the nth gate driver is connected to the XVFE1 line and the (n+1) th gate driver is connected to the XVFE2 line. FIG. 26 is a timing chart showing operations of the nth and (n+1) th gate drivers.

[0237] In this embodiment, CK1 and SOUT (n-1) shown in FIG. 26 are input to the nth gate driver, and CK2 and SOUT (n) are input to the (n+1) th gate driver. In FIG. 26, SOUT (n-1) output from the (n-1) th gate driver has a signal waveform that rises at t1 and falls at t6. In this case, based on the circuit configuration shown in FIG. 25, PU (n) has a signal waveform that falls at t2 and rises at t7. PU (n+1) has a signal waveform that falls at t3 and rises at t8. Also, PD (n) has a signal waveform that rises at t1 and falls at t7, and PD (n+1) has a signal waveform that rises at t2 and falls at t8.

[0238] When XVFE1 is at a low level (VGL) , PC (n) has a signal waveform that falls at t2 and rises at t7. In this case, GOUT (n) is at VGH during a period from t2 to t7. On the other hand, when XVFE1 is at a high level (VGH) , PC (n) is maintained at VGH during the period from t2 to t7. In this case, GOUT (n) is at VGL during the period from t2 to t7. In other words, pulse output from the nth gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the XVFE1 line are substantially the same as those described above.

[0239] Similarly, when XVFE2 is at a low level (VGL) , PC (n+1) has a signal waveform that falls at t3 and rises at t8. In this case, GOUT (n+1) is at VGH during a period from t3 to t8. On the other hand, when XVFE2 is at a high level (VGH) , PC (n+1) is maintained at VGH during the period from t3 to t8. In this case, GOUT (n+1) is at VGL during the period from t3 to t8. In other words, pulse output from the (n+1) th gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the XVFE2 line are substantially the same as those described above.

[0240] In this embodiment, pulse output from some gate drivers may be turned off by controlling XVFE1 and XVFE2, thereby reducing power consumption of the display apparatus. Further, in this embodiment, XVFE1 and XVFE2 are not supplied to the scanning lines, so that noise on XVFE1 and / or XVFE2 is / are not superimposed on the scanning signals. This may avoid deterioration in image quality.

[0241] Refer to FIG. 27. FIG. 27 shows an embodiment in which another scanning circuit configuration is applied to the embodiment shown in FIG. 15. Although FIG. 27 shows the circuit configuration of the nth gate driver as one example, circuit configuration of gate drivers other than the nth gate driver is substantially the same as that of the nth gate driver. It should be noted that for gate drivers corresponding to the XVFE2 line, "XVFE1" is replaced with "XVFE2" . For circuit configuration of the gate drivers corresponding to the XVFE2 line, details are not described herein.

[0242] Circuit configuration of the scanning circuit #n shown in FIG. 27 is substantially the same as that of the scanning circuit #n shown in FIG. 19. Thus, the following will describe circuit configuration of the control circuit #n and poststage circuits thereof in the nth gate driver shown in FIG. 27.

[0243] As shown in FIG. 27, the control circuit #n and the poststage circuits thereof are composed of nine transistors T17 to T25.

[0244] In this embodiment, PU (n) is input to a gate electrode of the transistor T17, and PD (n) is input to gate electrodes of the transistors T18, T20 and T25. Also, PU (n-1) from the (n-1) th gate driver is input to a gate electrode of the transistor T23, and PD (n+1) from the (n+1) th gate driver is input to a gate electrode of the transistor T24.

[0245] XVFE1 from the XVFE1 line is supplied to a source electrode of the transistor T17. A drain electrode of the transistor T17 is connected to gate electrodes of the transistors T21 and T22. VGH from the VGH line is supplied to a source electrode of the transistor T18. A drain electrode of the transistor T18 is also connected to the gate electrodes of the transistors T21 and T22. VGH from the VGH line is supplied to a source electrode of the transistor T22. A drain electrode of the transistor T22 is connected to the gate electrode of the transistor T19.

[0246] XVFE1 from the XVFE1 line is supplied to a source electrode of the transistor T23. A drain electrode of the transistor T23 is connected to a source electrode of the transistor T24. A drain electrode of the transistor T24 is connected to the gate electrode of the transistor T19. VGH from the VGH line is supplied to a source electrode of the transistor T25. A drain electrode of the transistor T25 is also connected to the gate electrode of the transistor T19.

[0247] VGHN from the VGHN line is supplied to a source electrode of the transistor T19. A drain electrode of the transistor  T19 is connected to the scanning line X (n) . VGL from the VGL line is supplied to a source electrode of the transistor T20. A drain electrode of the transistor T20 is connected to the scanning line X (n) . The VGHC from the VGHC line is supplied to a source electrode of the transistor T21. A drain electrode of the transistor T21 is connected to the scanning line X (n) .

[0248] In this embodiment, XVFE1 and XVFE2 are control signals used for on / off control of the transistors, so that noise on XVFE1 and / or XVFE2 is / are not superimposed on the scanning signals. Further, VGHC is supplied to the scanning lines at optimal timing, thereby suppressing deterioration in image quality due to the VGH noise. This further improves image quality of the display apparatus.

[0249] Based on the circuit configuration shown in FIG. 27, the following will describe operations of the nth and (n+1) th gate drivers with reference to FIG. 28. Here, it is assumed that the nth gate driver is connected to the XVFE1 line and the (n+1) th gate driver is connected to the XVFE2 line. FIG. 28 is a timing chart showing operations of the nth and (n+1) th gate drivers.

[0250] In this embodiment, CK1, SOUT (n-1) , PU (n-1) and PD (n+1) shown in FIG. 28 are input to the nth gate driver, and CK2, SOUT (n) , PU (n) and PD (n+2) are input to the (n+1) th gate driver. In FIG. 28, SOUT (n-1) output from the (n-1) th gate driver has a signal waveform that rises at t1 and falls at t6. PU (n-1) has a signal waveform that falls at t1 and rises at t6. PD (n+1) has a signal waveform that rises at t2 and falls at t8, and PD (n+2) has a signal waveform that rises at t3 and falls at t9.

[0251] Based on the circuit configuration shown in FIG. 27, PU (n) has a signal waveform that falls at t2 and rises at t7, and PU (n+1) has a signal waveform that falls at t3 and rises at t8. Also, PD (n) has a signal waveform that rises at t1 and falls at t7.

[0252] When XVFE1 is at a low level (VGL) , PC1 (n) has a signal waveform that falls at t2 and rises at t7, and PC2 (n) has a signal waveform that falls at t1 and rises at t2. In this case, GOUT (n) is at VGHN during a period (that is, a charging period) from t1 to t2, and then GOUT (n) is at VGHC during a period (that is, a holding period) from t2 to t7. On the other hand, when XVFE1 is at a high level (VGH) , both PC1 (n) and PC2 (n) are maintained at VGH during the period from t1 to t7. In this case, GOUT (n) is at VGL during the period from t1 to t7. In other words, pulse output from the nth gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the XVFE1 line are substantially the same as those described above.

[0253] Similarly, when XVFE2 is at a low level (VGL) , PC1 (n+1) has a signal waveform that falls at t3 and rises at t8, and PC2 (n+1) has a signal waveform that falls at t2 and rises at t3. In this case, GOUT (n+1) is at VGHN during a period (that is, the charging period) from t2 to t3, and then GOUT (n) is at VGHC during a period (that is, the holding period) from t3 to t8. On the other hand, when XVFE2 is at a high level (VGH) , both PC1 (n+1) and PC2 (n+1) are maintained at VGH during the period from t2 to t8. In this case, GOUT (n+1) is at VGL during the period from t2 to t8. In other words, pulse output from the (n+1) th gate driver is turned off. It may be understood that operations of other gate drivers corresponding to the XVFE2 line are substantially the same as those described above.

[0254] In this embodiment, pulse output from some gate drivers may be turned off by controlling XVFE1 and XVFE2, thereby reducing power consumption of the display apparatus. Further, in this embodiment, XVFE1 and XVFE2 are not supplied to the scanning lines, so that noise on XVFE1 and / or XVFE2 is / are not superimposed on the scanning signals. Additionally, in this embodiment, VGHC is supplied to the scanning lines after rising timing of each pulse thereon, thereby suppressing deterioration in image quality due to the VGH noise. This further improves image quality of the display apparatus.

[0255] Electronic device

[0256] The following will describe an electronic device according to an embodiment of this disclosure. FIG. 29 shows an electronic device 100 with which the display apparatus as described above may be equipped.

[0257] As shown in FIG. 29, the electronic device 100 may include a display apparatus 101, a processing module 102 and a storage module 103. The display apparatus 101 is the display apparatus according to any one of the embodiments described above.

[0258] The processing module 102 may include at least one processor. The processor may be a central processing unit (central processing unit, CPU) , a general-purpose processor, a digital signal processor (digital signal processor, DSP) , a microprocessor, a microcontroller, a programmable logic device (programmable logic device, PLD) , or any combination thereof. The processor may alternatively be another apparatus having a processing function, for example, a circuit, a component, or a software module. This is not limited herein.

[0259] The storage module 103 may include at least one storage device. The storage device may be a read-only memory (read- only memory, ROM) or another type of static storage device that can store static information and / or instructions, may be a random access memory (random access memory, RAM) or another type of dynamic storage device that can store information and / or instructions, or may be an electrically erasable programmable read-only memory (electrically erasable programmable read-only memory, EEPROM) , a compact disc read-only memory (compact disc read-only memory, CD-ROM) or another compact disc storage, an optical disc storage (including a compressed optical disc, a laser disc, an optical disc, a digital universal optical disc, a Blu-ray optical disc, or the like) , a magnetic disk storage medium or another magnetic storage device, or the like. This is not limited herein.

[0260] It should be noted that the storage module 103 may be independent of the processing module 102, or may be integrated with the processing module 102. The storage module 103 may be configured to store instructions, program code, some data, or the like. The storage module 103 may be located inside the electronic device 100, or may be located outside the electronic device 100. This is not limited herein.

[0261] In optional implementation, the electronic device 100 may further include an output device other than the display apparatus 101 and an input device. For example, the input device may be a keyboard, a mouse, a microphone or a joystick, and the output device is a loudspeaker (speaker) .

[0262] It should be noted that the electronic device 100 may be a desktop computer, a portable computer, a server, a mobile phone, a smart phone, a tablet computer, a wireless terminal, an embedded device, a vehicle mounted device, an in-vehicle device, a television, a digital camera, a video camera, a controller, a game console, a wearable device such a smart watch and a smart healthcare device, a smart household electric appliance, or the like. This is not limited herein.

[0263] The structure shown in FIG. 29 does not constitute limitation on the electronic device 100. In addition to components shown in FIG. 29, the electronic device may include more or fewer components than those shown in the figure, or some components may be combined, or different component arrangements may be used.

[0264] It should be noted that, in the specification, claims, and accompanying drawings of this disclosure, the terms "first" , "second" , and the like are intended to distinguish between different objects but do not indicate a particular order. In addition, the terms "including" and "having" and any other variants thereof are intended to cover non-exclusive inclusion.

[0265] It should be understood that, in this disclosure, "at least one (item) " means one or more, "a plurality of" means two or more, "at least two (items) " means two, three, or more, and "and / or" is used to describe an association relationship between associated objects, and indicates that there may be three relationships: "A and / or B" may indicate that A exists, B exists, and both A and B exist, where A and B may be singular or plural. The character " / " generally indicates an "or" relationship between associated objects. "At least one of the following items (pieces) " or a similar expression thereof refers to any combination of these items, including any combination of singular items (pieces) or plural items (pieces) . For example, at least one of a, b, or c may indicate a, b, c, "a and b" , "a and c" , "b and c" , or "a, b, and c" , where a, b, and c may be singular or plural.

[0266] Based on the foregoing descriptions, it may be clearly understood by a person skilled in the art that, for ease and brevity of description, division of the foregoing functional modules is merely used as an example for description. In actual application, the foregoing functions may be allocated to different functional modules for implementation according to a requirement, that is, an internal structure of the device is divided into different functional modules, to implement all or some of the functions described above.

[0267] The foregoing descriptions are merely some implementations of this application, but are not intended to limit the protection scope of this application. Any variation or replacement within the technical scope disclosed in this application shall fall within the protection scope of this application. Therefore, the protection scope of this application shall be subject to the protection scope of the claims.

Claims

1.A gate driving circuit comprising:a plurality of gate drivers configured to supply scanning signals to a plurality of scanning lines respectively, wherein the plurality of scanning lines are connected to a plurality of light emitting elements arranged in a matrix; andwherein first gate drivers in the plurality of gate drivers are configured to drive in a first or second driving mode based on a first enable signal, and the first enable signal is used for switching a driving mode of the first gate drivers between the first driving mode and the second driving mode.2.The gate driving circuit according to claim 1, wherein each of the first gate drivers is configured to: supply a pulse as a scanning signal to a corresponding scanning line in the first driving mode, and supply a first voltage as the scanning signal to the corresponding scanning line in the second driving mode.3.The gate driving circuit according to claim 1 or 2, wherein each of the first gate drivers comprises: a first switching unit and a first control circuit, wherein the first switching unit is connected to the corresponding scanning line and is configured to switch voltage supplied to the corresponding scanning line between the first voltage and a second voltage, the first enable signal is input to the first control circuit, and the first control circuit is configured to control the first switching unit based on at least the first enable signal.4.The gate driving circuit according to claim 3, wherein the first control circuit is configured to control the first switching unit to maintain voltage on the corresponding scanning line to the first voltage when the first enable signal indicates the second driving mode.5.The gate driving circuit according to claim 3 or 4, wherein each of the first gate drivers further comprises: a first scanning circuit, wherein the first scanning circuit is configured to generate a scanning timing control signal for a corresponding scanning line, and the first control circuit is configured to control the first switching unit based on the scanning timing control signal and the first enable signal.6.A display apparatus comprising:a plurality of light emitting elements arranged in a matrix;at least one gate driving circuit configured to supply scanning signals to a plurality of scanning lines connected to the plurality of light emitting elements, wherein each gate driving circuit comprises a plurality of gate drivers corresponding to the plurality of scanning lines, first gate drivers in the plurality of gate drivers are configured to drive in a first or second driving mode based on a first enable signal, and the first enable signal is used for switching a driving mode of the first gate drivers between the first driving mode and the second driving mode.7.The display apparatus according to claim 6, wherein each of the first gate drivers is configured to: supply a pulse as a scanning signal to a corresponding scanning line in the first driving mode, and supply a first voltage as the scanning signal to the corresponding scanning line in the second driving mode.8.The display apparatus according to claim 6 or 7, wherein each of the first gate drivers comprises: a first switching unit and a first control circuit, wherein the first switching unit is connected to the corresponding scanning line and is configured to switch voltage supplied to the corresponding scanning line between the first voltage and a second voltage, the first enable signal is input to the first control circuit, and the first control circuit is configured to control the first switching unit based on at least the first enable signal.9.The display apparatus according to claim 8, wherein the first control circuit is configured to control the first switching unit to maintain voltage on the corresponding scanning line to the first voltage when the first enable signal indicates the second driving mode.10.The display apparatus according to claim 8 or 9, wherein each of the first gate drivers further comprises: a first scanning circuit, wherein the first scanning circuit is configured to generate a scanning timing control signal for a corresponding scanning line, and the first control circuit is configured to control the first switching unit based on the scanning timing control signal and the first enable signal.11.The display apparatus according to any one of claims 8 to 10, wherein the first switching unit comprises: a first switch for connection of the corresponding scanning line to a first voltage line, a second switch for connection of the corresponding scanning line to a second voltage line, and a third switch for connection of the corresponding scanning line to a third voltage line;wherein the first voltage line is for supplying the first voltage, the second voltage line is for supplying the second voltage, the third voltage line is for supplying the noiseless second voltage; andwherein in the first driving mode, the first control circuit is further configured to control the first switching unit to change connection of the corresponding scanning line from the first voltage line to the second voltage line at rising timing of the pulse and subsequently change the connection from the second voltage line to the third voltage line.12.The display apparatus according to claim 11, wherein the first control circuit is further configured to: control the first switching unit to maintain the connection to the second voltage line during a charging period; change the connection from the second voltage line to the third voltage line after the charging period; and then maintain the connection to the third voltage line during a holding period.13.The display apparatus according to any one of claims 6 to 12, wherein second gate drivers in the plurality of gate drivers are configured to drive in the first or second driving mode based on a second enable signal, and the second enable signal is used for switching a driving mode of the second gate drivers between the first driving mode and the second driving mode.14.The display apparatus according to claim 13, wherein each of the second gate drivers is configured to: supply a pulse as a scanning signal to a corresponding scanning line in the first driving mode, and supply the first voltage as the scanning signal to the corresponding scanning line in the second driving mode.15.The display apparatus according to claim 13 or 14, wherein each of the second gate drivers comprises: a second switching unit and a second control circuit, wherein the second switching unit is connected to the corresponding scanning line and is configured to switch voltage supplied to the corresponding scanning line between the first voltage and a second voltage, the second enable signal is input to the second control circuit, and the second control circuit is configured to control the second switching unit based on at least the second enable signal.16.The display apparatus according to claim 15, wherein the second control circuit is configured to control the second switching unit to maintain a voltage on the corresponding scanning line to the first voltage when the second enable signal indicates the second driving mode.17.The display apparatus according to claim 15 or 16, wherein each of the second gate drivers further comprises: a second scanning circuit, wherein the second scanning circuit is configured to generate a scanning timing control signal for a corresponding scanning line, and the second control circuit is configured to control the second switching unit based on the scanning timing control signal and the second enable signal.18.The display apparatus according to any one of claims 15 to 17, wherein the second switching unit comprises: a fourth switch for connection of the corresponding scanning line to a first voltage line, a fifth switch for connection of the corresponding scanning line to a second voltage line, and a sixth switch for connection of the corresponding scanning line to a third voltage line;wherein the first voltage line is for supplying the first voltage, the second voltage line is for supplying the second voltage, the third voltage line is for supplying the noiseless second voltage; andwherein in the first driving mode, the second control circuit is further configured to control the second switching unit to change connection of the corresponding scanning line from the first voltage line to the second voltage line at rising timing of the pulse, and subsequently change the connection from the second voltage line to the third voltage line.19.The display apparatus according to claim 18, wherein the second control circuit is further configured to: control the second switching unit to maintain the connection to the second voltage line during a charging period; change the connection from the second voltage line to the third voltage line after the charging period; and then maintain the connection to the third voltage line during a holding period.20.An electronic device comprising: a processor, and the display apparatus according to any one of claims 6 to 19, wherein the display apparatus is configured to display an image based on image data from the processor.

Images