Array substrate and display apparatus

Abstract

An array substrate includes a plurality of pixel driving circuits. A respective pixel driving circuit includes a driving transistor having a gate electrode connected to a first node, a first electrode configured to receive a first power supply signal, a second electrode connected to a second node; a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line, and a second electrode connected to the first node; a fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode; a first storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to the first node; a second storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode.

Description

ARRAY SUBSTRATE AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to an array substrate and a display apparatus.BACKGROUND

[0002] Silicon-based organic light emitting diode (OLED) is a new display technology that combines semiconductor processing with OLED display technology, using a single-crystal silicon driver circuit wafer as the base to fabricate OLED devices. By leveraging the advantages of both semiconductor manufacturing processes and OLED display technology, this approach enables the production of microdisplays with smaller screen sizes (typically ranging from 0.2 to 1.8 inches) while maintaining a certain resolution. As a result, silicon-based OLEDs offer exceptionally high pixel density (typically over 3000 PPI) . In addition to high pixel density, silicon-based OLEDs boast features such as high brightness, low power consumption, fast response times, a wide color gamut, and excellent thermal stability.SUMMARY

[0003] In one aspect, the present disclosure provides an array substrate, comprising a plurality of pixel driving circuits; wherein a respective pixel driving circuit of the plurality of pixel driving circuits comprises a driving transistor having a gate electrode connected to a first node, a first electrode configured to receive a first power supply signal, a second electrode connected to a second node; a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line for receiving a pixel data signal, and a second electrode connected to the first node; a fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode of a light emitting element; a first storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to the first node; and a second storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to a second power supply line; wherein the array substrate further comprises a first connecting line and a second connecting line; wherein the first connecting line is connected to the first capacitor electrode of the first storage capacitor, and is connected to the first electrode of the fifth transistor; the first capacitor electrode of the first storage capacitor is electrically connected to the second electrode of the driving transistor; and the first connecting line is in a layer different from the first capacitor electrode of the first storage capacitor, and different from the first electrode of the fifth transistor; wherein the second connecting line is connected to the second electrode of the fifth transistor, and is connected to the second electrode of the sixth transistor; and the second connecting line is in a layer different from the second electrode of the fifth transistor and the second electrode of the sixth transistor; wherein a length of the first connecting line is less than a length of the second connecting line.

[0004] Optionally, the array substrate further comprises a relay electrode; wherein the first capacitor electrode of the first storage capacitor is connected to the relay electrode; and the relay electrode is connected to the second electrode of a driving transistor and the second electrode of a fourth transistor.

[0005] Optionally, the respective pixel driving circuit further comprises a fourth transistor having a gate electrode connected to a fourth gate line, a first electrode connected to a reset voltage line, and a second electrode connected to the second node; and a sixth transistor having a gate electrode connected to a sixth gate line, a first electrode connected to the initialization voltage line, and a second electrode connected to the anode of the light emitting element; wherein the second electrode of a driving transistor and the second electrode of a fourth transistor are directly connected to each other and are parts of the unitary structure; the first capacitor electrode of the first storage capacitor is electrically connected to the second electrode of the fourth transistor; and the second connecting line is connected to the second electrode of the sixth transistor.

[0006] Optionally, an orthographic projection of the second connecting line on a base substrate is non-overlapping with an orthographic projection of any gate line of the plurality of gate lines on the base substrate.

[0007] Optionally, gate electrodes of fifth transistors of two adjacent columns of pixel driving circuits are parts of a first unitary structure; and gate electrodes of second transistors of the two adjacent columns of pixel driving circuits are parts of a second unitary structure; wherein the array substrate further comprising a fifth gate line and a second gate line; wherein the first unitary structure is connected to the fifth gate line; and the second unitary structure is connected to the second gate line.

[0008] Optionally, fifth transistors of two adjacent columns of pixel driving circuits have a substantially mirror symmetry with respect to each other about a plane perpendicular to a main surface of the array substrate and substantially parallel to a second direction; and second transistors of two adjacent columns of pixel driving circuits have a substantially mirror symmetry with respect to each other about the plane perpendicular to the main surface of the array substrate and substantially parallel to the second direction.

[0009] Optionally, the array substrate further comprises an initialization voltage line; wherein an orthographic projection of an initialization voltage line on a base substrate spaces apart orthographic projections of active layers of second transistors of two adjacent columns of pixel driving circuits on the base substrate from each other; and the orthographic projection of an initialization voltage line on the base substrate spaces apart orthographic projections of active layers of fifth transistors of two adjacent columns of pixel driving circuits on the base substrate from each other.

[0010] Optionally, active layers of fourth transistors and driving transistors in a same column of pixel driving circuits and in two adjacent rows of pixel driving circuits are parts of a unitary structure.

[0011] Optionally, the array substrate further comprises an N+ pickup active area connected to first electrodes of sixth transistors in two adjacent columns of pixel driving circuits.

[0012] Optionally, the array substrate further comprises a third connecting line; wherein the third connecting line is connected to the N+ pickup active area, and is connected to the first electrodes of the sixth transistors in two adjacent columns of pixel driving circuits; and the N+pickup active area is configured to provide an initialization voltage signal to the first electrodes of the sixth transistors in two adjacent columns of pixel driving circuits.

[0013] Optionally, the array substrate further comprises a P+ pickup active area connected to first electrodes of driving transistors in two adjacent rows of pixel driving circuits.

[0014] Optionally, the array substrate further comprises a fourth connecting line; wherein the fourth connecting line is connected to the P+ pickup active area, and is connected to the first electrodes of the driving transistors in the two adjacent rows of pixel driving circuits; and the P+ pickup active area is configured to provide a first power supply signal to the first electrodes of the driving transistors in the two adjacent rows of pixel driving circuits.

[0015] Optionally, the array substrate further comprises a first node connecting line; wherein the first node connecting line is connected to the second electrode of the second transistor through one or more first vias, and is connected to the gate electrode of the driving transistor through one or more second vias; and the first node connecting line is in a layer different from the second electrode of the second transistor, and different from the gate electrode of the driving transistor.

[0016] Optionally, the array substrate further comprises an interference prevention block configured to receive a constant voltage signal; wherein an orthographic projection of the interference prevention block on a base substrate spaces apart an orthographic projection of the one or more first vias on the base substrate from an orthographic projection of the one or more second vias on the base substrate; the orthographic projection of the interference prevention block on the base substrate at least partially overlaps with an orthographic projection of the gate electrode of the driving transistor on the base substrate, and at least partially overlaps with an orthographic projection of an active layer of the driving transistor on the base substrate; and the orthographic projection of the interference prevention block on the base substrate is non-overlapping with the orthographic projection of the one or more first vias on the base substrate, and non-overlapping with the orthographic projection of the one or more second vias on the base substrate.

[0017] Optionally, the interference prevention block is connected to the first electrode of the driving transistor, and configured to receive a first power supply signal.

[0018] Optionally, an orthographic projection of a respective pixel driving circuit of the plurality of pixel driving circuits on a base substrate is at least partially surrounded by orthographic projections of signal lines on the base substrate on all sides.

[0019] Optionally, on a first side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of one or more signal lines on the base substrate; on a second side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of one or more signal lines on the base substrate; on a third side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of one or more signal lines on the base substrate; and on a fourth side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of one or more signal lines on the base substrate; wherein the first side is opposite to the second side, the third side is opposite to the fourth side, the third side connects the first side to the second side, and the fourth side connects the first side to the second side.

[0020] Optionally, the one or more signal lines on the first side, the one or more signal lines on the second side, the one or more signal lines on the third side, and the one or more signal lines on the fourth side are configured to provide one or more constant voltage signals.

[0021] Optionally, on a first side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of at least a portion of a first power supply line on the base substrate; on a second side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of a reset voltage line on the base substrate; on a third side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of at least a portion of a first power supply line on the base substrate; and on a fourth side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of an initialization voltage line on the base substrate; wherein the first side is opposite to the second side, the third side is opposite to the fourth side, the third side connects the first side to the second side, and the fourth side connects the first side to the second side.

[0022] Optionally, the second connecting line comprises a first connecting portion extending along a first direction; a second connecting portion extending along a second direction toward a gate line connected to a gate electrode of the sixth transistor; and a third connecting portion extending along the first direction; wherein the second connecting portion is connected to the first connecting portion and is connected to the third connecting portion.

[0023] Optionally, the third connecting portion is spaced apart from a gate electrode of the fifth transistor by a first shortest distance; the first connecting line is spaced apart from the gate electrode of the fifth transistor by a second shortest distance; the second connecting portion is spaced apart from the gate electrode of the fifth transistor by a third shortest distance; the first connecting portion is spaced apart from the gate electrode of the sixth transistor by a fourth shortest distance; wherein at least one of the first shortest distance, the third shortest distance, or the fourth shortest distance is greater than the second shortest distance.

[0024] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate. BRIEF DESCRIPTION OF THE FIGURES

[0025] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0026] FIG. 1 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0027] FIG. 2 is a schematic diagram illustrating the structure of a first portion of a display panel in some embodiments according to the present disclosure.

[0028] FIG. 3 is a schematic diagram illustrating the structure of a second portion of a display panel in some embodiments according to the present disclosure.

[0029] FIG. 4 shows a display panel by assembling a first portion and a second portion together.

[0030] FIG. 5 is a cross-sectional view of a display panel along an A-A’ line in FIG. 4.

[0031] FIG. 6 is a schematic diagram illustrating the structure of a first portion of a display panel in some embodiments according to the present disclosure.

[0032] FIG. 7 is a circuit diagram of a pixel driving circuit in some embodiments according to the present disclosure.

[0033] FIG. 8 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0034] FIG. 9 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure.

[0035] FIG. 10 is a timing diagram illustrating an operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0036] FIG. 11 a circuit diagram of a pixel driving circuit in a first phase in some embodiments according to the present disclosure.

[0037] FIG. 12 a circuit diagram of a pixel driving circuit in a second phase in some embodiments according to the present disclosure.

[0038] FIG. 13 a circuit diagram of a pixel driving circuit in a third phase in some embodiments according to the present disclosure.

[0039] FIG. 14 a circuit diagram of a pixel driving circuit in a fourth phase in some embodiments according to the present disclosure.

[0040] FIG. 15 is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0041] FIG. 16 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0042] FIG. 17 is a cross-sectional view of an array substrate in some embodiments according to the present disclosure.

[0043] FIG. 18 is a cross-sectional view of an array substrate in some embodiments according to the present disclosure.

[0044] FIG. 19 is a schematic diagram illustrating the structure of various layer in a respective pixel driving circuit in an array substrate in some embodiments according to the present disclosure.

[0045] FIG. 20A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure.

[0046] FIG. 20B illustrates a plurality of N well regions and a plurality of P well regions in the portion of the array substrate depicted in FIG. 20A.

[0047] FIG. 20C is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 20A.

[0048] FIG. 20D is a schematic diagram illustrating the structure of a first conductive layer in the portion of the array substrate depicted in FIG. 20A.

[0049] FIG. 20E is a schematic diagram illustrating an n-type implanting region in the portion of the array substrate depicted in FIG. 20A.

[0050] FIG. 20F is a schematic diagram illustrating a p-type implanting region in the portion of the array substrate depicted in FIG. 20A.

[0051] FIG. 20G is a schematic diagram illustrating contact holes connecting electrodes to the semiconductor material layer in the portion of the array substrate depicted in FIG. 20A.

[0052] FIG. 20H is a schematic diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 20A.

[0053] FIG. 20I is a schematic diagram illustrating the structure of a first insulating layer in the portion of the array substrate depicted in FIG. 20A.

[0054] FIG. 20J is a schematic diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 20A.

[0055] FIG. 20K is a schematic diagram illustrating the structure of a second insulating layer in the portion of the array substrate depicted in FIG. 20A.

[0056] FIG. 20L is a schematic diagram illustrating the structure of a third signal line layer in the portion of the array substrate depicted in FIG. 20A.

[0057] FIG. 20M is a schematic diagram illustrating the structure of a third insulating layer in the portion of the array substrate depicted in FIG. 20A.

[0058] FIG. 20N is a schematic diagram illustrating the structure of a fourth signal line layer in the portion of the array substrate depicted in FIG. 20A.

[0059] FIG. 20O is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 20A.

[0060] FIG. 20P is a schematic diagram illustrating the structure of a fourth insulating layer in the portion of the array substrate depicted in FIG. 20A.

[0061] FIG. 20Q is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 20A.

[0062] FIG. 20R is a schematic diagram illustrating the structure of a third electrode layer in the portion of the array substrate depicted in FIG. 20A.

[0063] FIG. 20S is a schematic diagram illustrating the structure of a fifth insulating layer in the portion of the array substrate depicted in FIG. 20A.

[0064] FIG. 21 illustrates an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 20A.

[0065] FIG. 22 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure.

[0066] FIG. 23 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure.

[0067] FIG. 24 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure.

[0068] FIG. 25 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure.

[0069] FIG. 26 is a zoom-in view of a portion of a semiconductor material layer in an array substrate in some embodiments according to the present disclosure.

[0070] FIG. 27 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure.

[0071] FIG. 28 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure.

[0072] FIG. 29 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure.

[0073] FIG. 30 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure.

[0074] FIG. 31 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure.

[0075] FIG. 32 is a schematic diagram illustrating a respective pixel driving circuit in some embodiments according to the present disclosure.

[0076] FIG. 33 is a schematic diagram illustrating a first connecting line and a second connecting line in an array substrate in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0077] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0078] Silicon-based OLEDs primarily use a one-chip architecture. FIG. 1 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure. As shown in FIG. 1, the one-chip architecture integrates the display area (active area) along with the complete display control and driver circuits (including row and column driver units, image processing units, memory units, clock control units, etc. ) into a single chip. Referring to FIG. 1, the display panel in some embodiments includes a display area DA, which represents the part of the display that actually shows the image. This is where the pixels are driven to display the content. The display panel in some embodiments includes one or more gate drivers GD, responsible for supplying the gate driving signals to the pixel array, controlling the timing of pixel updates during display operation. The display panel in some embodiments further includes one or more source drivers SD and one or more source driver multiplexers SDM. The one or more source driver multiplexers SDM are configured to perform multiplexing of data signals for the pixel array. The one or more source drivers SD are configured to provide the data signals to the pixels, controlling the image being displayed by adjusting pixel brightness. The display panel in some embodiments further includes one or more memories RAM configured to store the frame buffer and display data for faster access. The display panel in some embodiments further includes one or more bonding pad areas BPA for electrical connections and bonding to external circuits or the rest of the device. The display panel in some embodiments further includes one or more image processing blocks IPB for processing incoming image data, one or more interface MIPI for communication between the display panel and other processors, a timing controller TCON configured to manage the timing of the signals to control the display, and one or more one-time programmable memory OTP configured to perform device calibration or configuration.

[0079] The one-chip display chip includes both digital and analog components, classifying it as a mixed-signal chip. In the display control circuit, modules such as the image processing unit and the clock control unit fall under the digital module category, which requires advanced semiconductor manufacturing processes (typically at a 55nm node) for production. Due to the complexity of the digital module’s logic, a higher number of metal layers (generally at least six) is required, which significantly increases the production costs of the single-crystal silicon driving substrate.

[0080] Furthermore, the yield of silicon-based OLED microdisplays can be divided into two parts: the display area and the display control driving section. The yield of the display control driving section is determined solely by the semiconductor process, whereas the yield of the display area depends on both the semiconductor process and the OLED device fabrication process. In a one-chip architecture, any defect in either section renders the entire module defective, resulting in a considerable loss in product yield and further driving up production costs.

[0081] In recent years, as the demand for larger display sizes has increased, the cost challenges associated with the one-chip architecture have become more pronounced. To address these cost issues while also reducing power consumption, the industry has introduced a new two-chip architecture. In the two-chip architecture, the display area and part of the driver circuit are separated into the display panel. The display panel in some embodiments includes a first portion and a second portion. FIG. 2 is a schematic diagram illustrating the structure of a first portion of a display panel in some embodiments according to the present disclosure. Referring to FIG. 2, the first portion in some embodiments includes a display area DA, one or more gate drivers GD, one or more demultiplexer DMX, and a cathode ring CR surrounding the display area DA. In some embodiments, the first portion further includes one or more bonding pad areas BPA for electrical connections and bonding to external circuits or the rest of the device, one or more integrated circuit bonding areas ICPA, and an integrated circuit IC. The one or more integrated circuit bonding areas ICPA is configured to handle the input / output (I / O) operations of the integrated circuit IC, facilitating communication between the integrated circuit IC and other components or external devices. In some embodiments, the integrated circuit IC includes a portion configured to drive the source lines of the display panel, and a portion configured to control the one or more gate driver GD.

[0082] FIG. 3 is a schematic diagram illustrating the structure of a second portion of a display panel in some embodiments according to the present disclosure. In some embodiments, the second portion is a display driver integrated circuit (DDIC) portion. Referring to FIG. 3, in some embodiments, the second portion includes one or more source drivers SD, a timing controller TCON, one or more memories RAM, an interface MIPI.

[0083] The first portion and the second portion are manufactured using different process nodes: the second portion is produced using advanced process nodes (typically 28nm or below) , while the first portion is made using less advanced nodes (typically around 110nm) . Once the circuit for the first portion is manufactured, the first portion is then used in the production of OLED devices. Finally, the finished OLED Panels are bonded with the second portion through a Chip-On-Chip (COC) process, creating a complete display panel. FIG. 4 shows a display panel by assembling a first portion and a second portion together. FIG. 5 is a cross-sectional view of a display panel along an A-A’ line in FIG. 4. Referring to FIG. 4, the display panel in some embodiments includes a first portion P1 and a second portion P2 assembled together, and a flexible printed circuit FPC connected to the second portion P2.

[0084] FIG. 6 is a schematic diagram illustrating the structure of a first portion of a display panel in some embodiments according to the present disclosure. Referring to FIG. 6, in some embodiments, the one or more gate drivers GD, at least a part of the one or more source drivers SD, and the display area are integrated into the first portion. The display area includes a plurality of subpixels sp. The display area consists of an array of pixel driving circuits that provide the current needed to drive light emitting diodes for light emission. The one or more gate drivers GD supply the gate driving signals required to control the row switching of the pixel circuits, enabling the display to perform line-by-line scanning. The one or more source drivers SD transmit data signals required by the pixel circuits, enabling the switching and control of the display image.

[0085] Whether in a one-chip or two-chip architecture, the pixel driving circuit, as a key part of the display driving backplane, directly impacts performance indicators such as the display's PPI (pixels per inch) , maximum brightness, contrast, crosstalk, and flicker. Compared to traditional TFT-based pixel driving circuits, MOS-based silicon microdisplay pixel driving circuits introduce new challenges.

[0086] As the core circuit of the display driving backplane, the pixel driving circuit, along with the gate driver and source driver, forms the basic display driving backplane. Under the control of the gate driving signal from the one or more gate drivers, the pixel driving circuit uses switches within each pixel to write display data signals from the one or more source drivers, row by row, into the storage capacitors of the pixel circuit. The driving transistor in each pixel circuit then accurately and consistently outputs the required voltage or current to the display's photoelectric device (such as OLED, LED, or LCD) based on the voltage stored in the capacitor. The display device, driven by this current or voltage, displays images through either active (OLED, LED) or passive (LCD) emission.

[0087] Pixel circuits that provide a stable voltage output are generally referred to as voltage-type pixel circuits, while those with a stable current output are known as current-type pixel circuits. The choice between these types depends on the optoelectronic characteristics of the display device being driven.

[0088] Typically, a pixel driving circuit requires a data write phase and an output (or emission) phase. Additionally, to account for the on-off characteristics of the photoelectric device and maintain consistency in the initial operating state of the pixel circuit, an initialization phase is needed. Furthermore, to enhance the uniformity of the output current or voltage, an extra threshold compensation phase is introduced to account for variations in the driving transistor's threshold voltage and carrier mobility.

[0089] In summary, a standard pixel driving circuit operates in four stages: initialization, threshold compensation, data write, and output / emission. Depending on the application and circuit design, these stages may be simplified or combined. For instance, the threshold compensation and data write stages can sometimes be merged to perform both functions within a single phase.

[0090] The primary performance metrics for a pixel driving circuit focus on three key aspects. First, the range of stable output voltage and / or current is crucial. A wider range of stable output allows the pixel driving circuit to be applied in more diverse contexts and enhances display brightness and contrast, signaling superior circuit performance. Second, output voltage and / or current uniformity is essential. Greater uniformity results in consistent brightness across the display, improving visual quality by maintaining even illumination. Lastly, output stability is vital, as the display refreshes images on a frame-by-frame basis, requiring the pixel driving circuit to sustain stable output throughout each frame. Additionally, because displayed images can vary in complexity, the pixel driving circuit must provide stable output even for intricate or specific image content without interference from other data signals on the lines. Stability in circuit output thus serves as a critical indicator of the pixel circuit’s overall performance.

[0091] Pixel driving circuit design encompasses both conceptual and layout design. To achieve optimal display performance, it is essential to implement threshold compensation, grayscale segmentation, and expand the range of output voltage and / or current in the conceptual design. This approach enhances display quality. Simultaneously, layout design should focus on simplifying the circuit layout, minimizing signal interference, and reducing signal attenuation and delay. These efforts collectively improve output stability and uniformity.

[0092] Pixel driving circuits for silicon-based microdisplays are built on CMOS technology, presenting greater design challenges in both conceptual and layout aspects compared to traditional TFT-based pixel circuits. Silicon-based microdisplays are generally smaller than 2 inches, with resolutions reaching up to 4K and ultra-high pixel density (typically over 3000 PPI) . This results in a pixel pitch of less than 8.5 μm and individual sub-pixel dimensions under 8.5 μm by 2.8 μm, requiring pixel circuit layout to fit within an area smaller than 24 μm2. In contrast, conventional smartphone displays have a PPI of around 500 (even lower for television screens) , with sub-pixel areas around 2580 μm2, making the space constraints of silicon-based microdisplays considerably more pronounced.

[0093] Additionally, compared to TFT technology, MOS transistors introduce challenges due to significant latch-up effects, back-gate effects, and channel length modulation. These effects must be carefully addressed in both the conceptual and layout design stages of the pixel circuit, increasing the overall design complexity.

[0094] This present disclosure provides a silicon-based microdisplay pixel driving circuit and its variants, built on semiconductor CMOS technology. The pixel driving circuit incorporates essential functions such as initialization, Vth (threshold voltage) reading, Vth compensation, data writing, and OLED emission. It is designed with a wide anode dynamic range, high output uniformity, and excellent output stability, enabling OLED displays driven by this circuit to achieve higher brightness, greater contrast, and extended lifespan.

[0095] Additionally, to reduce the number of MOS transistors in the pixel circuit, the design has been simplified and modified within the same process node, supporting an increase in pixel density (PPI) . This reduction in MOS transistors allows the circuit to better meet the demands of higher PPI displays.

[0096] Accordingly, the present disclosure provides, inter alia, an array substrate and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides an array substrate. In some embodiments, the array substrate includes a plurality of pixel driving circuits. Optionally, a respective pixel driving circuit of the plurality of pixel driving circuits comprises a driving transistor having a gate electrode connected to a first node, a first electrode configured to receive a first power supply signal, a second electrode connected to a second node; a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line for receiving a pixel data signal, and a second electrode connected to the first node; a fourth transistor having a gate electrode connected to a fourth gate line, a first electrode connected to a reset voltage line, and a second electrode connected to the second node; a fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode of a light emitting element; a sixth transistor having a gate electrode connected to a sixth gate line, a first electrode connected to the initialization voltage line, and a second electrode connected to the anode of the light emitting element; and a first storage capacitor having a first capacitor electrode connected to a second node and a second capacitor electrode connected to a first node. Optionally, the second electrode of a driving transistor and the second electrode of a fourth transistor are directly connected to each other and are parts of the unitary structure. Optionally, the array substrate further comprises a first connecting line. Optionally, the first connecting line is connected to the first capacitor electrode of the first storage capacitor, and is connected to the first electrode of the fifth transistor. Optionally, the first capacitor electrode of the first storage capacitor is electrically connected to the second electrode of the driving transistor and the second electrode of the fourth transistor. Optionally, the first connecting line is in a layer different from the first capacitor electrode of the first storage capacitor, and different from the first electrode of the fifth transistor.

[0097] FIG. 7 is a circuit diagram of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 7, in some embodiments, the pixel driving circuit includes a driving transistor MD; a first storage capacitor C1 having a first capacitor electrode connected to a second node S and a second capacitor electrode connected to a first node G; and a second storage capacitor C2 having a first capacitor electrode connected to the second node S and a second capacitor electrode connected to a second power supply line ELVSS.

[0098] The driving transistor MD has a gate electrode connected to the first node G, a first electrode connected to the second electrode of the first transistor M1, and a second electrode connected to the second node S. Optionally, the driving transistor MD uses an initialization voltage signal from an initialization voltage line VINI as a back gate voltage.

[0099] In some embodiments, the pixel driving circuit further includes a first transistor M1 having a gate electrode connected to a first gate line G1, a first electrode connected to a first power supply line ELVDD, and a second electrode connected to the first electrode of the driving transistor MD; and a second transistor M2 having a gate electrode connected to a second gate line G2, a first electrode connected to a respective data line DL for receiving a pixel data signal Vdata / VOFS, and a second electrode connected to the first node G. Optionally, the first transistor M1 uses a first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the second transistor M2 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage.

[0100] In some embodiments, the pixel driving circuit further includes a fourth transistor M4 having a gate electrode connected to a fourth gate line G4, a first electrode connected to a reset voltage line VREF, and a second electrode connected to the second node S; a fifth transistor M5 having a gate electrode connected to a fifth gate line G5, a first electrode connected to the second node S, and a second electrode coupled to an anode of a light emitting element LE. Optionally, the fourth transistor M4 uses the initialization voltage signal from the initialization voltage line VINI as a back gate voltage. Optionally, the fifth transistor M5 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage.

[0101] In some embodiments, the pixel driving circuit further includes a sixth transistor M6 having a gate electrode connected to a sixth gate line G6, a first electrode connected to the initialization voltage line VINI, and a second electrode connected to the anode of the light emitting element LE. Optionally, the sixth transistor M6 uses an initialization voltage signal from the initialization voltage line VINI as a back gate voltage.

[0102] The light emitting element LE has an anode connected to the second electrode of the fifth transistor M5 and a cathode connected to the second power supply line ELVSS.

[0103] In some embodiments, the pixel driving circuit includes a driving transistor MD, a first data write transistor (e.g., the second transistor M2) , a first light emitting control transistor (e.g., the first transistor M1) , a second light emitting control transistor (e.g., the fifth transistor M5) , a first reset transistor (e.g., the fourth transistor M4) , and a second reset transistor (e.g., the sixth transistor M6) .

[0104] The first node G is equivalent to the gate electrode of the driving transistor MD. The second node S is equivalent to the second electrode of the driving transistor MD.

[0105] FIG. 8 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure. FIG. 9 is a schematic diagram illustrating the structure of a display panel in some embodiments according to the present disclosure. Referring to FIG. 8 and FIG. 9, in some embodiments, the pixel driving circuit includes a plurality of data lines (e.g., a first data line DL1 and a second data line DL2) for transmitting data signals (e.g., Vdata / VOFS) to a plurality of columns of subpixels. FIG. 8 and FIG. 9 shows two pixel driving circuits in a same row and in two adjacent columns, respectively. The pixel driving circuits are controlled by a set of gate driving signals provided by a plurality of gate lines (e.g., the first gate line G1 to the sixth gate line G6) that selectively activate or deactivate specific transistors in the pixel driving circuits.

[0106] In some embodiments, pixel driving circuits in a same row and in a plurality of columns share a same first transistor. In some embodiments, the display panel includes multiple pixel driving circuits in a same row and in multiple columns, respectively. A respective pixel driving circuit of the multiple pixel driving circuits in the same row and in the multiple columns includes a driving transistor MD; a first storage capacitor C1 having a first capacitor electrode connected to a second node S and a second capacitor electrode connected to a first node G; a second storage capacitor C2 having a first capacitor electrode connected to the second node S and a second capacitor electrode connected to a second power supply line ELVSS; a second transistor M2 having a gate electrode connected to a second gate line G2, a first electrode connected to a respective data line DL for receiving a pixel data signal Vdata / VOFS, and a second electrode connected to the first node G; a fourth transistor M4 having a  gate electrode connected to a fourth gate line G4, a first electrode connected to a reset voltage line VREF, and a second electrode connected to the second node S; a fifth transistor M5 having a gate electrode connected to a fifth gate line G5, a first electrode connected to the second node S, and a second electrode coupled to an anode of a light emitting element LE; and a sixth transistor M6 having a gate electrode connected to a sixth gate line G6, a first electrode connected to the initialization voltage line VINI, and a second electrode connected to the anode of the light emitting element LE. The driving transistor MD has a gate electrode connected to the first node G, a first electrode connected to the second electrode of the first transistor M1, and a second electrode connected to the second node S. Optionally, the driving transistor MD uses an initialization voltage signal from an initialization voltage line VINI as a back gate voltage.

[0107] In some embodiments, the display panel further includes a first transistor M1 having a gate electrode connected to a first gate line G1, a first electrode connected to a first power supply line ELVDD, and a second electrode connected to first electrodes of driving transistors in the multiple pixel driving circuits in the same row and in the multiple columns.

[0108] Optionally, the first transistor M1 uses a first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the second transistor M2 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the fourth transistor M4 uses the initialization voltage signal from the initialization voltage line VINI as a back gate voltage. Optionally, the fifth transistor M5 uses the first power supply signal from the first power supply line ELVDD as a back gate voltage. Optionally, the sixth transistor M6 uses an initialization voltage signal from the initialization voltage line VINI as a back gate voltage.

[0109] The driving transistor MD is configured to operate in the sub-threshold region by setting appropriate ranges for the source, drain, and gate voltages. Under different gate voltages, the driving transistor MD outputs varying levels of driving current, which controls the light emitting element LE’s brightness to display information.

[0110] The fourth transistor M4 serves as the source reset switch for the driving transistor MD, controlling the input of the reset signal from the reset signal line VINI.

[0111] In one example, the fifth transistor M5 is a p-type transistor with two main functions. Firstly, as a p-type transistor, the fifth transistor M5 prevents latch-up effects when there is an abnormal negative potential on the anode (commonly caused by anode-cathode shorts) . Since the substrate is an N-type well, the negative potential does not create a forward bias between the drain and the N-well, thus avoiding latch-up. Without the fifth transistor M5, if the anode experiences a negative potential, the driving transistor MD (with a p-type well substrate) would have a forward bias between the drain and the P-well, potentially causing latch-up and display defects like line defects.

[0112] Secondly, the fifth transistor M5 helps adjust the output current and voltage, which improves display contrast. At low grayscale levels, the potential at the second node S is low. With the same bias potential, the fifth transistor M5 operates at a lower conduction level and acts as a large resistor, reducing the voltage supplied to the light emitting element LE and further decreasing the output current. At high grayscale levels, the potential at the second node S is higher. Under the same bias potential, the fifth transistor M5 has a higher conduction level, effectively acting as a small resistor, increasing the voltage supplied to the light emitting element LE and thus the output current. This allows the fifth transistor M5 to enhance the difference between high and low grayscale outputs, increasing contrast. With appropriate voltage settings, the fifth transistor M5 can be completely turned off at zero grayscale, achieving higher contrast.

[0113] The sixth transistor M6 is the anode reset switch, controlling the input of the initialization voltage signal from the initialization voltage signal line VINI. It allows for a quick reset of the anode potential, improving dynamic contrast, and ensures a consistent initialization state across pixel circuits, enhancing pixel output uniformity.

[0114] FIG. 10 is a timing diagram illustrating an operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 7 to FIG. 10, the operation of the pixel driving circuit includes a first phase t1, a second phase t2, and a third phase t3, and a fourth phase t4.

[0115] In the first phase t1 (an initiation phase) , gate and source potentials of the driving transistor MD and the anode potential of the light emitting element LE are initialized. In the second phase t2 (athreshold voltage sensing phase) , the threshold voltage V_th of the driving transistor is stored in the first storage capacitor C1 through self-discharge. In the third phase t3 (adata write phase) , data is written into the first storage capacitor C1 and the second storage capacitor C2. Due to the specific relationship between the capacitance ratio of the first storage capacitor C1 to the second storage capacitor C2 and the back-gate coefficient of the driving transistor MD, threshold voltage compensation is achieved. In the fourth phase t4 (alight emitting phase) , after threshold compensation, the driving transistor operates in the sub-threshold region under the control of the voltage stored in first storage capacitor C1. A driving current flows through the OLED, causing it to emit light for display.

[0116] FIG. 11 a circuit diagram of a pixel driving circuit in a first phase in some embodiments according to the present disclosure. Referring to FIG. 10 and FIG. 11, in the first phase t1, the second gate line G2 is configured to provide an effective voltage signal (e.g., a low voltage signal) , the second transistor M2 is turned on, allowing an offset voltage signal VOFS to be written to the gate of the driving transistor MD (or to the first capacitor electrode of the first storage capacitor C1) through the first transistor M1. The potential at the first node G becomes VG=VOFS. At the same time, the fourth gate line G4 is configured to provide an effective voltage signal (e.g., a high voltage signal) , causing the fourth transistor M4 to turn on, allowing a reset signal from the reset signal line VREF to be written to the first electrode of the driving transistor MD (or to the second capacitor electrode of the first storage capacitor C1) through the fourth transistor M4, setting the potential at the second node S to VS=VREF. Additionally, the sixth gate line G6 is configured to provide an effective voltage signal (e.g., a high voltage signal) , which turns on the sixth transistor M6, allowing an initialization signal from the initialization signal line VINI to be written to the anode of the light emitting element LE, setting the anode potential VAnode=VINI.

[0117] Meanwhile, the first gate line G1 is configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the first transistor M1 off; and the fifth gate line G5 is configured to provide an ineffective voltage signal (e.g., a high voltage signal) , turning the fifth transistor M5 off, preventing current flow caused by the voltage difference between the reset signal from the reset signal line VREF and the initialization signal from the initialization signal line VINI. The stored voltage across the first storage capacitor C1 becomes VC1=VGS =VOFS-VREF. The threshold voltage of the driving transistor MD is Vth, with VOFS-VREF>Vth, preparing for the threshold voltage Vth reading of the driving transistor MD.

[0118] FIG. 12 a circuit diagram of a pixel driving circuit in a second phase in some embodiments according to the present disclosure. Referring to FIG. 10 and FIG. 12, in the second phase t2, the gate driving signal provided by the first gate line G1 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , the first transistor M1 turns on, setting the drain potential of the driving transistor MD to VD=ELVDD. The gate driving signal provided by the second gate line G2 then transitions from an effective voltage signal (e.g., a low voltage signal) to an ineffective voltage signal (e.g., a high voltage signal) , turning the second transistor M2 off, causing the gate electrode of the driving transistor MD to float. The gate driving signal provided by the fourth gate line G4 also transitions from an effective voltage signal (e.g., a high voltage signal) to an ineffective voltage signal (e.g., a low voltage signal) , making the second electrode of the driving transistor MD float. The gate driving signals provided by the fifth gate line G5, and the sixth gate line G6 remain unchanged, keeping the fifth transistor M5, and the sixth transistor M6 in the same states as in the first phase t1.

[0119] The gate-source voltage of the driving transistor MD is VGS =VC1=VOFS-VREF>Vth. Since the drain voltage VDS =ELVDD-VREF, the driving transistor MD turns on and begins discharging. As the gate and source of the driving transistor MD are floating, the voltage across the first storage capacitor C1 remains constant during discharge, so VC1=VGS =VOFS-VREF. Meanwhile, the source potential at the second node S of the driving transistor MD rises, and under the back-gate effect, the equivalent threshold voltage Vth_eqbecomes Vth_eq=Vth+α×VSB=Vth+α× (Vs-VB) .

[0120] The discharge continues until Vth_eq increases to equal Vth_eq=VC1=VGS=VOFS-VREF, at which point the driving transistor MD turns off, marking the end of the threshold reading stage. At this point, Vth+α× (Vs-VB) =VOFS-VREF, with the back gate potential VB=VINI. Thus,  and

[0121] FIG. 13 a circuit diagram of a pixel driving circuit in a third phase in some embodiments according to the present disclosure. Referring to FIG. 10 and FIG. 13, in the third phase t3, the gate driving signal provided by the first gate line G1 transitions from an effective voltage signal (e.g., a low voltage signal) to an ineffective voltage signal (e.g., a high voltage signal) , the first transistor M1 turns off, causing the first electrode of the driving transistor MD to float. The gate driving signal provided by the second gate line G2 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , turning the second transistor M2 on, which allows Vdata to be written to the gate electrode of the driving transistor MD through the second transistor M2. The gate potential at the first node G becomes VG=VDATA. The gate driving signals provided by the fourth gate line G4, the fifth gate line G5, and the sixth gate line G6 remain unchanged, with the fourth transistor M4, the fifth transistor M5, and the sixth transistor M6 staying in the same states as in the second phase t2.

[0122] With the fourth transistor M4 and the fifth transistor M5 turned off and the second electrode of the driving transistor MD floating, the gate electrode of the driving transistor MD also floats. Before the second transistor M2turns on, the voltage across the first storage capacitor C1 is VC1=VGS=VOFS-VREF. The source potential at the second node S is and the gate potential at the first node G is

[0123] Before and after the second transistor M2turns on, the voltage change at the second node S (ΔVS) and at the first node G (ΔVG) satisfies the relationship ΔVG. When then ΔVS= (1-b) ΔVG.

[0124] After the second transistor M2turns on, the new source potential V'S at the second node S is given by The gate-source voltage V'GS of the driving transistor MD is given by

[0125] FIG. 14 a circuit diagram of a pixel driving circuit in a fourth phase in some embodiments according to the present disclosure. Referring to FIG. 10 and FIG. 14, in the fourth phase t4, the gate driving signal provided by the first gate line G1 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , the first transistor M1 turns on, allowing a first power supply signal from a first power supply line ELVDD to flow through the first transistor M1 to the first electrode of the driving transistor MD. The gate driving signal provided by the second gate line G2 remains ineffective (e.g., high) , keeping the second transistor M2 off. The gate driving signal provided by the fourth gate line G4 stays ineffective (e.g., low) , keeping the fourth transistor M4 off. The gate driving signal provided by the fifth gate line G5 transitions from an ineffective voltage signal (e.g., a high voltage signal) to an effective voltage signal (e.g., a low voltage signal) , turning the fifth transistor M5 on, and the gate driving signal provided by the sixth gate line G6 transitions from an effective voltage signal (e.g., a high voltage signal) to an ineffective voltage signal (e.g., a low voltage signal) , turning the sixth transistor M6 off.

[0126] With the first capacitor electrode of the first storage capacitor C1 (at the first node G) floating, the change in potential at the second node S results in a corresponding change at thefirst node G, satisfying ΔVS=ΔVG. Therefore, the gate-source voltage V'GS of the driving transistor MD remains constant.

[0127] At this point, the current through the light emitting element (IOLED) is given by wherein α stands for a back-gate coefficient; b stands for a capacitance ratio of a capacitance of the first storage capacitor C1 to a total capacitance of the first storage capacitor C1 and the second storage capacitor C2; and Cox stands for an oxide capacitance per unit area.

[0128] From this equation, we can observe that when IOLED becomes independent of Vth, achieving threshold voltage compensation

[0129] In some embodiments, when the driving transistor operates in the sub-threshold region (or weak inversion region) , the current through the light emitting element (IOLED) is given by:  When Vds>100mV,  When

[0130] FIG. 15 is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 15, the portion of the array substrate includes 16 pixel driving circuits arranged in four columns and four rows. A respective pixel driving circuit PDC is denoted in FIG. 15. Referring to FIG. 15, FIG. 8, and FIG. 9, in some embodiments, pixel driving circuits in a same row and in a plurality of columns share a same first transistor. In some embodiments, the display panel includes multiple pixel driving circuits in a same row and in multiple columns, respectively. A respective pixel driving circuit of the multiple pixel driving circuits in the same row and in the multiple columns includes a driving transistor MD; a first storage capacitor C1 having a first capacitor electrode connected to a second node S and a second capacitor electrode connected to a first node G; a second storage capacitor C2 having a first capacitor electrode connected to the second node S and a second capacitor electrode connected to a second power supply line ELVSS; a second transistor M2 having a gate electrode connected to a second gate line G2, a first electrode connected to a respective data line DL for receiving a pixel data signal Vdata / VOFS , and a second electrode connected to the first node G; a fourth transistor M4 having a gate electrode connected to a fourth gate line G4, a first electrode connected to a reset voltage line VREF, and a second electrode connected to the second node S; a fifth transistor M5 having a gate electrode connected to a fifth gate line G5, a first electrode connected to the second node S, and a second electrode coupled to an anode of a light emitting element LE; and a sixth transistor M6 having a gate electrode connected to a sixth gate line G6, a first electrode connected to the initialization voltage line VINI, and a second electrode connected to the anode of the light emitting element LE. The driving transistor MD has a gate electrode connected to the first node G, a first electrode connected to the second electrode of the first transistor M1, and a second electrode connected to the second node S. Optionally, the driving transistor MD uses an initialization voltage signal from an initialization voltage line VINI as a back gate voltage.

[0131] In some embodiments, the respective pixel driving circuit includes two p-type transistors (the second transistor M2 and the fifth transistor M5) , three n-type transistors (the driving transistor MD, the fourth transistor M4, and the sixth transistor M6) , and two capacitors. In some embodiments, the transistors are located in N-wells having deep N-wells. The deep N-wells introduce a negative voltage (e.g., an initialization voltage signal from an initialization voltage line VINI) , to expand the anode’s dynamic range, thereby enhancing the display’s contrast. Additionally, the deep N-wells provide noise isolation for the peripheral circuit modules, reducing their impact on the display area.

[0132] In some embodiments, the first storage capacitor C1 and the second storage capacitor C2 have a metal-insulator-metal (MIM) capacitor structure, formed by inserting additional metal plates within traditional metal layers to create the MIM capacitors. By minimizing the distance between these plates, the capacitance density is increased, resulting in high-density MIM capacitors. If the capacitance and area requirements are met, these capacitors could also be replaced with MOS capacitors or MOM capacitors.

[0133] In some embodiments, the array substrate includes an N+ pickup active area NAA and a P+ pickup active area PAA. The N+ pickup active area NAA is an active area connected to the N-wells, providing an initialization voltage signal (e.g., from the initialization voltage line VINI) to the N-wells. Base substrates of the n-type transistors are connected to each other. In some embodiments, the P+ pickup active area PAA is an active area connected to the P-wells, providing a first power supply signal (e.g., from the first power supply line ELVDD) to the P-wells. Base substrates of the p-type transistors are connected to each other.

[0134] In some embodiments, the N+ pickup active area NAA is configured to serve as a contact point for connecting a N-well to a specific voltage, typically an initialization voltage signal (e.g., from the initialization voltage line VINI) .

[0135] In some embodiments, the P+ pickup active area PAA is configured to serve as a contact point to connect the P-well to a defined voltage, typically a first power supply signal (e.g., from the first power supply line ELVDD) .

[0136] FIG. 16 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 16, the array substrate includes a display area DA, one or more gate driving circuits GOA connected to the display area DA, and one or more demultiplexer DEMUX connected to the display area DA. Optionally, the array substrate further includes an input / output pad and a fanout area.

[0137] In some embodiments, in the display area DA, an initialization voltage signal from an initialization voltage line VINI is used as an anode reset voltage to expand the anode’s dynamic range for the pixel driving circuit. The input signals for the one or more gate driving circuits GOA and the one or more demultiplexer DEMUX are output by the display driver integrated circuit (DDIC) and fed into the one or more gate driving circuits GOA and the one or more demultiplexer DEMUX through the input / output pad and the fanout area, within a voltage domain of a ground voltage to a first power supply voltage.

[0138] To ensure isolation between the initialization voltage signal and the ground signal (to prevent short-circuiting between the second power supply line and the ground) , a deep N-well DNW is employed. This deep N-well DNW isolates the P wells inside the display area DA from the P wells outside the display area DA, thus avoiding short-circuiting between the second power supply line and the ground. This isolation is achieved by junction isolation, where the cathode (N-side) of a parasitic diode is connected to a positive voltage (relative) , and the anode (P-side) is connected to a negative voltage, resulting in a reverse-biased PN junction that does not conduct.

[0139] FIG. 17 is a cross-sectional view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 17, a plurality of transistors are arranged in a structured combination of P wells and N wells, along with a deep N-well DNW for enhanced isolation. In some embodiments, the array substrate includes a base substrate BSP, a deep N-well DNW on the base substrate BSP, a plurality of P wells PW and a plurality of N wells NW alternately arranged on the deep N-well DNW. The plurality of P wells PW includes one or more p-type transistors. The plurality of N wells NW includes one or more n-type transistors. The deep N-well DNW is in a display area DA of the array substrate, and outside a peripheral area PA of the array substrate.

[0140] In some embodiments, a respective transistor in the array substrate includes a first electrode S, a second electrode D, a gate electrode G, and a back gate B. A respective p-type transistor includes a respective P well of the plurality of P wells PW. A respective n-type transistor includes a respective N well of the plurality of N wells NW.

[0141] FIG. 18 is a cross-sectional view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 18, a plurality of transistors are arranged in a structured combination of P wells and N wells, along with a deep N-well DNW for enhanced isolation. In some embodiments, the array substrate includes a base substrate BSP, a deep N-well DNW on the base substrate BSP, a plurality of P wells PW and a plurality of N wells NW alternately arranged on the deep N-well DNW. The plurality of P wells PW includes one or more p-type transistors. The plurality of N wells NW includes one or more n-type transistors. The deep N-well DNW is in a display area DA of the array substrate, and outside a peripheral area PA of the array substrate.

[0142] In some embodiments, a respective transistor in the array substrate includes a first electrode S, a second electrode D, a gate electrode G, and a back gate. A respective p-type transistor includes a respective P well of the plurality of P wells PW. A respective n-type transistor includes a respective N well of the plurality of N wells NW.

[0143] In some embodiments, a p-type transistor in the peripheral area PA uses a ground voltage signal Gd as a back gate voltage. In some embodiments, an n-type transistor in the peripheral area PA uses a first power supply signal Vdd as a back gate voltage.

[0144] In some embodiments, a p-type transistor in the display area DA uses a second power supply signal Vss as a back gate voltage. In some embodiments, an n-type transistor in the display area DA uses a first power supply signal Vdd as a back gate voltage.

[0145] FIG. 19 is a schematic diagram illustrating the structure of various layer in a respective pixel driving circuit in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 19 and FIG. 7, the respective pixel driving circuit in some embodiments includes a driving transistor MD, a second transistor M2, a fourth transistor M4, a fifth transistor M5, and a sixth transistor M6. A semiconductor material layer SML including active layers of the transistors and a first conductive layer including gate electrodes of the transistors are denoted in FIG. 19. The array substrate further includes a first gate line G1, a second gate line G2, a third gate line G3, a fourth gate line G4, and a respective data line DL for receiving a pixel data signal Vdata / VOFS.

[0146] FIG. 20A is a schematic diagram illustrating the structure of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 20B illustrates a plurality of N well regions and a plurality of P well regions in the portion of the array substrate depicted in FIG. 20A. FIG. 20C is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20D is a schematic diagram illustrating the structure of a first conductive layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20E is a schematic diagram illustrating an n-type implanting region in the portion of the array substrate depicted in FIG. 20A. FIG. 20F is a schematic diagram illustrating a p-type implanting region in the portion of the array substrate depicted in FIG. 20A. FIG. 20G is a schematic diagram illustrating contact holes connecting electrodes to the semiconductor material layer in the portion of the array substrate depicted in FIG. 20A.

[0147] Referring to FIG. 15, FIG. 17, FIG. 18, FIG. 20A to FIG. 20G, the array substrate in some embodiments includes a plurality of N well regions NWR and a plurality of P well regions PWR. In some embodiments, the plurality of N well regions NWR and the plurality of P well regions PWR are alternately arranged. In some embodiments, the plurality of N well regions NWR form a plurality of first columns, the plurality of P well regions PWR form a plurality of second columns. The plurality of first columns and the plurality of second columns are alternately arranged.

[0148] A respective N well region of the plurality of N well regions NWR includes active layers of n-type transistors in the pixel driving circuits, and a respective P well region of the plurality of P well regions PWR includes active layers of p-type transistors in the pixel driving circuits.

[0149] FIG. 21 illustrates an arrangement of pixel driving circuits in the portion of the array substrate depicted in FIG. 20A. Referring to FIG. 20A to FIG. 20G, and FIG. 21, the plurality of pixel driving circuits in some embodiments are arranged in an array comprising rows and columns. In one example as depicted, the plurality of pixel driving circuits are arranged in a first column C1, a second column C2, a third column C3, a fourth column C4, a first row R1, a second row R2, a third row R3, and a fourth row R4. The first row R1 includes a first pixel driving circuit PDC1, a second pixel driving circuit PDC2, a third pixel driving circuit PDC3, and a fourth pixel driving circuit PDC4. The second row R2 includes a fifth pixel driving circuit PDC5, a sixth pixel driving circuit PDC6, a seventh pixel driving circuit PDC7, and an eighth pixel driving circuit PDC8. The third row R3 includes a ninth pixel driving circuit PDC9, a tenth pixel driving circuit PDC10, an eleventh pixel driving circuit PDC11, and a twelfth pixel driving circuit PDC12. The fourth row R4 includes a thirteenth pixel driving circuit PDC13, a fourteenth pixel driving circuit PDC14, a fifteenth pixel driving circuit PDC15, and a sixteenth pixel driving circuit PDC16. The first column C1 includes a first pixel driving circuit PDC1, a fifth pixel driving circuit PDC5, a ninth pixel driving circuit PDC9, and a thirteenth pixel driving circuit PDC13. The second column C2 includes a second pixel driving circuit PDC2, a sixth pixel driving circuit PDC6, a tenth pixel driving circuit PDC10, and a fourteenth pixel driving circuit PDC14. The third column C3 includes a third pixel driving circuit PDC3, a seventh pixel driving circuit PDC7, an eleventh pixel driving circuit PDC11, and a fifteenth pixel driving circuit PDC15. The fourth column C4 includes a fourth pixel driving circuit PDC4, an eighth pixel driving circuit PDC8, a twelfth pixel driving circuit PDC12, and a sixteenth pixel driving circuit PDC16. In some embodiments, a row of pixel driving circuits are arranged along a first direction DR1, and a column of pixel driving circuits are arranged along a second direction DR2.

[0150] In some embodiments, corresponding layers of a first pixel driving circuit (e.g., PDC2 in FIG. 21) and corresponding layers of a second pixel driving circuit (e.g., PDC3 in FIG. 21) directly adjacent to each other and in the present stage (e.g., in a same row) have a substantially (e.g., at least 80%symmetrical, at least 85%symmetrical, at least 90%symmetrical, at least 95%symmetrical, at least 98%symmetrical, at least 99%symmetrical, or completely symmetrical) mirror symmetry with respect to each other, e.g., about a plane perpendicular to a main surface of the array substrate and substantially parallel to a second direction DR2.

[0151] As used herein, the term “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” is not intended to include layers that are not parts of the pixel driving circuits.

[0152] In one example, the “corresponding layers of a first pixel driving circuit and corresponding layers of a second pixel driving circuit” refer to at least one conductive layer or at least one semiconductor material layer of the first pixel driving circuit and at least one conductive layer or at least one semiconductor material layer of a second pixel driving circuit. In one specific example, “corresponding layers” include at least one of a semiconductor material layer and a first conductive layer.

[0153] In some embodiments, p-type transistors of a first adjacent column of pixel driving circuits and a second adjacent column of pixel driving circuits are in a same P well region of the plurality of P well regions PWR. For example, p-type transistors of the first column C1 and the second column C2 are in a same P well region of the plurality of P well regions PWR.

[0154] In some embodiments, n-type transistors of a second adjacent column of pixel driving circuits and a third adjacent column of pixel driving circuits are in a same N well region of the plurality of N well regions NWR. For example, n-type transistors of the second column C2 and the third column C3 are in a same N well region of the plurality of N well regions NWR.

[0155] In some embodiments, active layers of p-type transistors of a first adjacent column of pixel driving circuits and a second adjacent column of pixel driving circuits are in a same P well region of the plurality of P well regions PWR. For example, active layers of p-type transistors of the first column C1 and the second column C2 are in a same P well region of the plurality of P well regions PWR.

[0156] In some embodiments, active layers of n-type transistors of a second adjacent column of pixel driving circuits and a third adjacent column of pixel driving circuits are in a same N well region of the plurality of N well regions NWR. For example, active layers of n-type transistors of the second column C2 and the third column C3 are in a same N well region of the plurality of N well regions NWR.

[0157] In some embodiments, gate electrodes of p-type transistors of a first adjacent column of pixel driving circuits and a second adjacent column of pixel driving circuits are in a same P well region of the plurality of P well regions PWR. For example, gate electrodes of p-type transistors of the first column C1 and the second column C2 are in a same P well region of the plurality of P well regions PWR.

[0158] In some embodiments, gate electrodes of n-type transistors of a second adjacent column of pixel driving circuits and a third adjacent column of pixel driving circuits are in a same N well region of the plurality of N well regions NWR. For example, gate electrodes of n-type transistors of the second column C2 and the third column C3 are in a same N well region of the plurality of N well regions NWR.

[0159] In some embodiments, fourth transistors and sixth transistors of a row of pixel driving circuits are arranged in a same row. In some embodiments, fifth transistors of a row of pixel driving circuits are arranged in a same row. In some embodiments, second transistors of a row of pixel driving circuits are arranged in a same row. In some embodiments, driving transistors of a row of pixel driving circuits are arranged in a same row.

[0160] In some embodiments, active layers of fourth transistors and sixth transistors of a row of pixel driving circuits are arranged in a same row. In some embodiments, active layers of fifth transistors of a row of pixel driving circuits are arranged in a same row. In some embodiments, active layers of second transistors of a row of pixel driving circuits are arranged in a same row. In some embodiments, active layers of driving transistors of a row of pixel driving circuits are arranged in a same row.

[0161] In some embodiments, gate electrodes of fourth transistors and sixth transistors of a row of pixel driving circuits are arranged in a same row. In some embodiments, gate electrodes of fifth transistors of a row of pixel driving circuits are arranged in a same row. In some embodiments, gate electrodes of second transistors of a row of pixel driving circuits are arranged in a same row. In some embodiments, gate electrodes of driving transistors of a row of pixel driving circuits are arranged in a same row.

[0162] Various appropriate semiconductor materials may be used for making the semiconductor material layer. Examples of the semiconductor materials for making the semiconductor material layer include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0163] Various appropriate semiconductor materials may be used for making the first conductive layer. Examples of the semiconductor materials for making the first conductive layer include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0164] The inventors of the present disclosure discover that the spacing between gate electrodes is a critical factor that limits the reduction of pixel pitch. To address this constraint, a staggered arrangement of gate electrodes is implemented. This staggered arrangement minimizes the interference between gates and optimizes their spacing.

[0165] In some embodiments, at least two gate electrodes of at least two p-type transistors have different heights relative to a surface of the semiconductor material layer. In some embodiments, a gate electrode GE2 of the second transistor M2 has a first height relative to a surface of an active layer ACT2 of the second transistor M2; a gate electrode GE5 of the fifth transistor M5 has a first height relative to a surface of an active layer ACT5 of the fifth transistor M5; wherein the first height is greater than the second height. In one particular example, the gate electrode GE2 of the second transistor M2 includes an upper polysilicon layer, the gate electrode GE5 of the fifth transistor M5 includes a lower polysilicon layer. The staggered design also reduces the overall area required for poly connections, especially when contact points cause portions of the polysilicon to extend outwards. By offsetting these extensions, the layout achieves better space efficiency. The inventors of the present disclosure discover that this structure saves layout space and increases pixel density (PPI) by allowing for tighter packing of components within the pixel circuit. It ensures an efficient use of space without compromising the functionality or connectivity of the gate structures.

[0166] FIG. 20G illustrates contact holes connecting electrodes (e.g., gate electrodes, first electrodes, second electrodes, and back gate electrodes) to the semiconductor material layer in the portion of the array substrate.

[0167] FIG. 20H is a schematic diagram illustrating the structure of a first signal line layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20I is a schematic diagram illustrating the structure of a first insulating layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20J is a schematic diagram illustrating the structure of a second signal line layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20K is a schematic diagram illustrating the structure of a second insulating layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20L is a schematic diagram illustrating the structure of a third signal line layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20M is a schematic diagram illustrating the structure of a third insulating layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20N is a schematic diagram illustrating the structure of a fourth signal line layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20O is a schematic diagram illustrating the structure of a first electrode layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20P is a schematic diagram illustrating the structure of a fourth insulating layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20Q is a schematic diagram illustrating the structure of a second electrode layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20R is a schematic diagram illustrating the structure of a third electrode layer in the portion of the array substrate depicted in FIG. 20A. FIG. 20S is a schematic diagram illustrating the structure of a fifth insulating layer in the portion of the array substrate depicted in FIG. 20A.

[0168] Referring to FIG. 20H, the first signal line layer in some embodiments includes a plurality of gate lines. In one example, the plurality of gate lines includes a second gate line G2<1> configured to provide gate driving signals to second transistors in a first row of pixel driving circuits; a fourth gate line G4<1> configured to provide gate driving signals to fourth transistors in a first row of pixel driving circuits; a fifth gate line G5<1> configured to provide gate driving signals to fifth transistors in a first row of pixel driving circuits; a sixth gate line G6<1> configured to provide gate driving signals to sixth transistors in a first row of pixel driving circuits; a second gate line G2<2> configured to provide gate driving signals to second transistors in a second row of pixel driving circuits; a fourth gate line G4<2> configured to provide gate driving signals to fourth transistors in a second row of pixel driving circuits; a fifth gate line G5<2> configured to provide gate driving signals to fifth transistors in a second row of pixel driving circuits; a sixth gate line G6<2> configured to provide gate driving signals to sixth transistors in a second row of pixel driving circuits; a second gate line G2<3>configured to provide gate driving signals to second transistors in a third row of pixel driving circuits; a fourth gate line G4<3> configured to provide gate driving signals to fourth transistors in a third row of pixel driving circuits; a fifth gate line G5<3> configured to provide gate driving signals to fifth transistors in a third row of pixel driving circuits; a sixth gate line G6<3> configured to provide gate driving signals to sixth transistors in a third row of pixel driving circuits; a second gate line G2<4> configured to provide gate driving signals to second transistors in a fourth row of pixel driving circuits; a fourth gate line G4<4> configured to provide gate driving signals to fourth transistors in a fourth row of pixel driving circuits; a fifth gate line G5<4> configured to provide gate driving signals to fifth transistors in a fourth row of pixel driving circuits; and a sixth gate line G6<4> configured to provide gate driving signals to sixth transistors in a fourth row of pixel driving circuits.

[0169] FIG. 20I shows vias extending through the first insulating layer. The second signal line layer is connected to the first signal line layer through the vias extending through the first insulating layer.

[0170] Referring to FIG. 20J, the second signal line layer in some embodiments includes at least a branch of a reset voltage line VREF, at least a branch of an initialization voltage line VINI; and at least a branch of a first power supply line ELVDD.

[0171] FIG. 20K shows vias extending through the second insulating layer. The third signal line layer is connected to the second signal line layer through the vias extending through the second insulating layer.

[0172] Referring to FIG. 20L, the third signal line layer in some embodiments includes at least a branch of a reset voltage line VREF, at least a branch of an initialization voltage line VINI; and a plurality of data lines DL configured to provide pixel data signals (e.g., an offset voltage signal or data signals) to a plurality of columns of pixel driving circuits.

[0173] FIG. 20M shows vias extending through the third insulating layer. The fourth signal line layer is connected to the third signal line layer through the vias extending through the third insulating layer.

[0174] Referring to FIG. 20N, the fourth signal line layer in some embodiments includes at least a branch of a reset voltage line VREF, at least a branch of an initialization voltage line VINI; at least a branch of a first power supply line ELVDD; first capacitor electrodes Ce1-1 of first capacitors.

[0175] Referring to FIG. 20O, the first electrode layer in some embodiments includes second capacitor electrodes Ce1-2 of first capacitors.

[0176] FIG. 20P shows vias extending through the fourth insulating layer. The fifth signal line layer is connected to the fourth signal line layer through the vias extending through the fourth insulating layer.

[0177] Referring to FIG. 20Q, the second electrode layer in some embodiments includes at least a branch of a first power supply line ELVDD; and first capacitor electrodes Ce2-1 of second capacitors.

[0178] Referring to FIG. 20R, the third electrode layer in some embodiments includes second capacitor electrodes Ce2-2 of second capacitors.

[0179] FIG. 20S shows vias extending through the fifth insulating layer. The fifth signal line layer is connected to a touch electrode layer through the vias extending through the fourth insulating layer.

[0180] Referring to FIG. 7, FIG. 8, FIG. 15, FIG. 20A to FIG. 20S, and FIG. 21, in some embodiments, a second electrode Dd of a driving transistor MD is electrically connected to a second electrode D4 of a fourth transistor M4. In some embodiments, active layers of fourth transistors and driving transistors in a same column of pixel driving circuits are parts of a unitary structure. A second electrode Dd of a driving transistor MD and a second electrode D4 of a fourth transistor M4 are parts of the unitary structure, and between an active layer ACT4 of the fourth transistor M4 and an active layer ACTd of the driving transistor MD in the unitary structure. FIG. 22 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 22, the second electrode Dd of a driving transistor MD and the second electrode D4 of a fourth transistor M4 are directly connected to each other and are parts of the unitary structure.

[0181] In some embodiments, the second electrode Dd of a driving transistor MD is electrically connected to a first electrode S5 of the fifth transistor M5. In some embodiments, the second electrode Dd of a driving transistor MD is electrically connected to the first electrode S5 of the fifth transistor M5 through a first capacitor electrode Ce1-1 of the first storage capacitor C1. FIG. 23 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 22 and FIG. 23, the second electrode Dd of a driving transistor MD and the second electrode D4 of a fourth transistor M4 are electrically connected to the first electrode S5 of the fifth transistor M5 through a first capacitor electrode Ce1-1 of the first storage capacitor C1. In some embodiments, the array substrate further includes a first connecting line Cl1. The first connecting line Cl1 is connected to the first capacitor electrode Ce1-1 of the first storage capacitor C1, and is connected to the first electrode S5 of the fifth transistor M5. Optionally, the first connecting line Cl1 is in the first signal line layer. In some embodiments, the array substrate further includes a relay electrode RE. The first capacitor electrode Ce1-1 of the first storage capacitor C1 is connected to the relay electrode RE, and the relay electrode RE is connected to the second electrode Dd of a driving transistor MD and the second electrode D4 of a fourth transistor M4. Optionally, the relay electrode RE is in the first signal line layer.

[0182] The inventors of the present disclosure discover that the structure of the array substrate according to the present disclosure minimizes the number of interconnections between the second electrode Dd of the driving transistor MD, the second electrode D4 of the fourth transistor M4, and the first electrode S5 of the fifth transistor M5, reducing parasitic capacitance and interference resistance.

[0183] In some embodiments, a second electrode D5 of the fifth transistor M5 is electrically connected to a second electrode D6 of the sixth transistor M6. In some embodiments, the array substrate further includes a second connecting line Cl2. The second connecting line Cl2 is connected to the second electrode D5 of the fifth transistor M5, and is connected to the second electrode D6 of the sixth transistor M6.

[0184] In some embodiments, an orthographic projection of the second connecting line Cl2 on a base substrate is non-overlapping with an orthographic projection of any gate line of the plurality of gate lines on the base substrate.

[0185] The inventors of the present disclosure discover that the structure of the array substrate according to the present disclosure minimizes the number of interconnections between the second electrode D5 of the fifth transistor M5 and the second electrode D6 of the sixth transistor M6, reducing parasitic capacitance and interference resistance.

[0186] FIG. 24 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 24, gate electrodes of fifth transistors of two adjacent columns of pixel driving circuits are parts of a first unitary structure; and gate electrodes of second transistors of the two adjacent columns of pixel driving circuits are parts of a second unitary structure. The first unitary structure is connected to a fifth gate line G5. The second unitary structure is connected to a second gate line G2.

[0187] In some embodiments, fifth transistors of two adjacent columns of pixel driving circuits have a substantially (e.g., at least 80%symmetrical, at least 85%symmetrical, at least 90%symmetrical, at least 95%symmetrical, at least 98%symmetrical, at least 99%symmetrical, or completely symmetrical) mirror symmetry with respect to each other, e.g., about a plane perpendicular to a main surface of the array substrate and substantially parallel to a second direction DR2; and second transistors of two adjacent columns of pixel driving circuits have a substantially (e.g., at least 80%symmetrical, at least 85%symmetrical, at least 90%symmetrical, at least 95%symmetrical, at least 98%symmetrical, at least 99%symmetrical, or completely symmetrical) mirror symmetry with respect to each other, e.g., about a plane perpendicular to a main surface of the array substrate and substantially parallel to a second direction DR2.

[0188] The inventors of the present disclosure discover that, by placing the fifth transistors and the second transistors in close proximity, the number of N-well (NW) regions can be reduced, minimizing the spacing constraints between N well regions and P well regions, positively impacting the pixel density (PPI) .

[0189] FIG. 25 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 24 and FIG. 25, in some embodiments, an orthographic projection of an initialization voltage line VINI on a base substrate spaces apart orthographic projections of active layers of second transistors of two adjacent columns of pixel driving circuits on the base substrate from each other. In some embodiments, an orthographic projection of an initialization voltage line VINI on a base substrate spaces apart orthographic projections of active layers of fifth transistors of two adjacent columns of pixel driving circuits on the base substrate from each other.

[0190] The inventors of the present disclosure discover that, by having fifth transistors of two adjacent columns of pixel driving circuits sharing a same gate electrode and having second transistors of two adjacent columns of pixel driving circuits sharing a same gate electrode, two data lines configured to provide pixel data signals to the two adjacent columns of pixel driving circuits are in close proximity, thereby increasing the risk of crosstalk between the data lines. Simply increasing the distance between them to reduce crosstalk can lead to uneven loading and may affect the first storage capacitor C1 and the second storage capacitor C2. The inventors of the present disclosure discover that, by placing the initialization voltage line VINI between the two data lines, crosstalk between the two data lines can be reduced, minimizing crosstalk without compromising the layout efficiency.

[0191] In some embodiments, active layers of fourth transistors and driving transistors in a same column of pixel driving circuits are parts of a unitary structure. A second electrode Dd of a driving transistor MD and a second electrode D4 of a fourth transistor M4 are parts of the unitary structure, and between an active layer ACT4 of the fourth transistor M4 and an active layer ACTd of the driving transistor MD in the unitary structure. FIG. 22 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 22, the second electrode Dd of a driving transistor MD and the second electrode D4 of a fourth transistor M4 are directly connected to each other and are parts of the unitary structure.

[0192] FIG. 26 is a zoom-in view of a portion of a semiconductor material layer in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 26, active layers of fourth transistors and driving transistors in a same column of pixel driving circuits and in two adjacent rows of pixel driving circuits are parts of a unitary structure.

[0193] FIG. 27 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 27, in some embodiments, the N+pickup active area NAA is connected to first electrodes of sixth transistors in two adjacent columns of pixel driving circuits. In some embodiments, the array substrate further includes a third connecting line Cl3. The third connecting line Cl3 is connected to the N+ pickup active area NAA, and is connected to the first electrodes of the sixth transistors in two adjacent columns of pixel driving circuits. The N+ pickup active area NAA is configured to provide an initialization voltage signal (e.g., from the initialization voltage line VINI) to the first electrodes of the sixth transistors in two adjacent columns of pixel driving circuits. The inventors of the present disclosure discover that the structure of the array substrate reduces the complexity of the pickup voltage connection, making the layout more efficient and minimizing routing difficulties.

[0194] FIG. 28 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 28, in some embodiments, the P+ pickup active area PAA is connected to first electrodes of driving transistors in two adjacent rows of pixel driving circuits. In some embodiments, the array substrate further includes a fourth connecting line Cl4. The fourth connecting line Cl4 is connected to the P+ pickup active area PAA, and is connected to the first electrodes of the driving transistors in the two adjacent rows of pixel driving circuits. The P+ pickup active area PAA is configured to provide a first power supply signal (e.g., from the first power supply line ELVDD) to the first electrodes of the driving transistors in the two adjacent rows of pixel driving circuits. The inventors of the present disclosure discover that the structure of the array substrate reduces the complexity of the pickup voltage connection, making the layout more efficient and minimizing routing difficulties.

[0195] FIG. 29 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 29, the array substrate in some embodiments further includes a first node connecting line Cln1. In some embodiments, the first node connecting line Cln1 is connected to a second electrode D2 of the second transistor, and is connected to a gate electrode Gd of the driving transistor (functions as a second capacitor electrode of the first capacitor) .

[0196] In some embodiments, the first node connecting line Cln1 is connected to a second electrode D2 of the second transistor through one or more first vias v1, and is connected to a gate electrode Gd of the driving transistor (functions as a second capacitor electrode of the first capacitor) through one or more second vias v2. In some embodiments, the first node connecting line Cln1 is in the first signal line layer.

[0197] FIG. 30 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 29 and FIG. 30, the array substrate in some embodiments further includes an interference prevention block IPB. In some embodiments, the interference prevention block IPB is configured to receive a constant voltage signal. In one example, the interference prevention block IPB is configured to receive a first power supply signal, e.g., from the first power supply line. In some embodiments, the interference prevention block IPB is connected to a first electrode Sd of the driving transistor.

[0198] In some embodiments, an orthographic projection of the interference prevention block IPB on a base substrate spaces apart an orthographic projection of the one or more first vias v1 on the base substrate from an orthographic projection of the one or more second vias v2 on the base substrate. The orthographic projection of the interference prevention block IPB on the base substrate at least partially overlaps with an orthographic projection of the gate electrode Gd of the driving transistor on the base substrate. The orthographic projection of the interference prevention block IPB on the base substrate at least partially overlaps with an orthographic projection of the active layer ACTd of the driving transistor on the base substrate.

[0199] In some embodiments, the orthographic projection of the interference prevention block IPB on the base substrate is non-overlapping with the orthographic projection of the one or more second vias v2 on the base substrate. The orthographic projection of the interference prevention block IPB on the base substrate is non-overlapping with the orthographic projection of the one or more first vias v1 on the base substrate. In some embodiments, the interference prevention block IPB is in the third signal line layer.

[0200] The inventors of the present disclosure discover that, because the gate of the driving transistor is floating during the light emission phase, the potential at the gate of the driving transistor is prone to interference by other signals in the array substrate, leading to instability in the output current or voltage. The crosstalk between the gate of the driving transistor and data lines, in particular, is a major cause of vertical (V-direction) crosstalk.

[0201] The inventors of the present disclosure discover that, by having the one or more first vias v1 and the one or more second vias v2 spaced apart as much as possible, the crosstalk between the gate of the driving transistor and the first electrode S2 of the second transistor (connected to a data line) can be reduced. The interference prevention block IPB further reduces crosstalk between the gate of the driving transistor and data lines. This also increases the capacitance of the first storage capacitor C1, improving stability.

[0202] FIG. 31 is a zoom-in view of a portion of an array substrate in some embodiments according to the present disclosure. FIG. 32 is a schematic diagram illustrating a respective pixel driving circuit in some embodiments according to the present disclosure. In some embodiments, an orthographic projection of a respective pixel driving circuit RPDC on a base substrate is at least partially surrounded by orthographic projections of signal lines on the base substrate on all sides. In some embodiments, on a first side S1 of the respective pixel driving circuit RPDC, the orthographic projection of a respective pixel driving circuit RPDC on the base substrate is at least partially surrounded by an orthographic projection of one or more signal lines on the base substrate; on a second side S2 of the respective pixel driving circuit RPDC, the orthographic projection of a respective pixel driving circuit RPDC on the base substrate is at least partially surrounded by an orthographic projection of one or more signal lines on the base substrate; on a third side S3 of the respective pixel driving circuit RPDC, the orthographic projection of a respective pixel driving circuit RPDC on the base substrate is at least partially surrounded by an orthographic projection of one or more signal lines on the base substrate; on a fourth side S4 of the respective pixel driving circuit RPDC, the orthographic projection of a respective pixel driving circuit RPDC on the base substrate is at least partially surrounded by an orthographic projection of one or more signal lines on the base substrate; wherein the first side S1 is opposite to the second side S2, the third side S3 is opposite to the fourth side S4, the third side S3 connects the first side S1 to the second side S2, and the fourth side S4 connects the first side S1 to the second side S2.

[0203] In some embodiments, the one or more signal lines on the first side S1, the one or more signal lines on the second side S2, the one or more signal lines on the third side S3, and the one or more signal lines on the fourth side S4 are configured to provide one or more constant voltage signals.

[0204] In one particular example, on a first side S1 of the respective pixel driving circuit RPDC, the orthographic projection of a respective pixel driving circuit RPDC on the base substrate is at least partially surrounded by an orthographic projection of at least a portion of a first power supply line ELVDD on the base substrate; on a second side S2 of the respective pixel driving circuit RPDC, the orthographic projection of a respective pixel driving circuit RPDC on the base substrate is at least partially surrounded by an orthographic projection of a reset voltage line VREF on the base substrate; on a third side S3 of the respective pixel driving circuit RPDC, the orthographic projection of a respective pixel driving circuit RPDC on the base substrate is at least partially surrounded by an orthographic projection of at least a portion of a first power supply line ELVDD on the base substrate; on a fourth side S4 of the respective pixel driving circuit RPDC, the orthographic projection of a respective pixel driving circuit RPDC on the base substrate is at least partially surrounded by an orthographic projection of an initialization voltage line VINI on the base substrate; wherein the first side S1 is opposite to the second side S2, the third side S3 is opposite to the fourth side S4, the third side S3 connects the first side S1 to the second side S2, and the fourth side S4 connects the first side S1 to the second side S2. In one example, the first power supply line ELVDD, the reset voltage line VREF, and the initialization voltage line VINI are in the second signal line layer. The first power supply line ELVDD is configured to provide a first power supply signal. The reset voltage line VREF is configured to provide a reset voltage signal. The initialization voltage line VINI is configured to provide an initialization voltage signal.

[0205] The inventors of the present disclosure discover that the structure of the array substrate according to the present disclosure can effectively prevent interference between adjacent pixel driving circuits.

[0206] In some embodiments, at least one of the first power supply line ELVDD, the reset voltage line VREF, and the initialization voltage line VINI includes mesh lines. The inventors of the present disclosure discover that, by having the first power supply line ELVDD, the reset voltage line VREF, and the initialization voltage line VINI made of mesh lines, the impedance of these signal lines can be lowered.

[0207] In some embodiments, at least one of the first power supply line ELVDD, the reset voltage line VREF, and the initialization voltage line VINI includes multi-layer mesh lines. The inventors of the present disclosure discover that, by having the multi-layer mesh lines, the impedance of the signal lines can be further reduced, ensuring stable power delivery and minimizing voltage drops.

[0208] FIG. 33 is a schematic diagram illustrating a first connecting line and a second connecting line in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 23 and FIG. 33, in some embodiments, a length of the first connecting line Cl1 is less than a length of the second connecting line Cl2. In some embodiments, the second connecting line Cl2 includes a first connecting portion CP1 extends along a first direction DR1; a second connecting portion CP2 extends along a second direction DR2 toward a gate line connected to a gate electrode G6 of the sixth transistor M6; and a third connecting portion CP3 extends along the first direction DR1. Optionally, the second connecting portion CP2 is connected to the first connecting portion CP1 and is connected to the third connecting portion CP3.

[0209] In some embodiments, the third connecting portion CP3 is spaced apart from a gate electrode GE5 of the fifth transistor M5 by a first shortest distance d1; the first connecting line Cl1 is spaced apart from the gate electrode GE5 of the fifth transistor M5 by a second shortest distance d2; the second connecting portion CP2 is spaced apart from the gate electrode GE5 of the fifth transistor M5 by a third shortest distance d3; and the first connecting portion CP1 is spaced apart from the gate electrode GE6 of the sixth transistor M6 by a fourth shortest distance d4. Optionally, the first shortest distance d1 is greater than the second shortest distance d2. Optionally, the third shortest distance d3 is greater than the second shortest distance d2. Optionally, the fourth shortest distance d4 is greater than the second shortest distance d2.

[0210] In some embodiments, referring to FIG. 15, width-to-length ratios of the fourth transistor M4 and the sixth transistor M6 are approximately the same, and they are arranged side by side to save layout space. Width-to-length ratios of the second transistor M2 and the fifth transistor M5 is approximately the same, and they are arranged side by side to save layout space. The arrangement direction of the fourth transistor M4 and the sixth transistor M6 intersects with that of the second transistor M2 and the fifth transistor M5 at a 90° angle. The fifth transistor M5 is arranged side by side with the fifth transistor M5 of the adjacent sub-pixel, and their arrangement direction is the same as that of the fourth transistor M4 and the sixth transistor M6.

[0211] In some embodiments, referring to FIG. 22, the gate electrode GE4 of the fourth transistor is connected to a corresponding gate line through a first connecting via cv1, the gate electrode G6 of the sixth transistor is connected to a corresponding gate line through a second connecting via cv2. Via positions of the first connecting via cv1 and the second connecting via cv2 relative to respective gate electrodes differ from each other.

[0212] In some embodiments, referring to FIG. 24, the gate electrode GE5 of the fifth transistor is connected to a corresponding gate line through a third connecting via cv3, the gate electrode GE2 of the second transistor is connected to a corresponding gate line through a fifth connecting via cv5. Via positions of the third connecting via cv3 and the fifth connecting via cv5 relative to respective gate electrodes differ from each other.

[0213] In another aspect, the present invention provides a display apparatus, including a plurality of pixel driving circuits. The plurality of pixel driving circuits include the pixel driving circuit described herein or fabricated by a method described herein. The display apparatus further includes a plurality of light emitting elements connected to the plurality of pixel driving circuits, respectively. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus. Optionally, the display apparatus is a quantum dots display apparatus.

[0214] In some embodiments, the plurality of pixel driving circuits comprise multiple pixel driving circuits in a same row and in multiple columns, respectively. Optionally, a respective pixel driving circuit of the multiple pixel driving circuits in the same row and in the multiple columns comprises a driving transistor, a first storage capacitor, a second storage capacitor, a second transistor, and a fifth transistor. Optionally, the display apparatus further includes a first transistor having a second electrode connected to first electrodes of driving transistors in the multiple pixel driving circuits in the same row and in the multiple columns.

[0215] In another aspect, the present invention provides a method of fabricating a pixel driving circuit. In some embodiments, the method includes forming a plurality of pixel driving circuits. Optionally, forming a respective pixel driving circuit of the plurality of pixel driving circuits includes forming a driving transistor having a gate electrode connected to a first node, a first electrode configured to receive a first power supply signal, a second electrode connected to a second node; forming a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line for receiving a pixel data signal, and a second electrode connected to the first node; forming a fourth transistor having a gate electrode connected to a fourth gate line, a first electrode connected to a reset voltage line, and a second electrode connected to the second node; forming a fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode of a light emitting element; forming a sixth transistor having a gate electrode connected to a sixth gate line, a first electrode connected to the initialization voltage line, and a second electrode connected to the anode of the light emitting element; and forming a first storage capacitor having a first capacitor electrode connected to a second node and a second capacitor electrode connected to a first node. Optionally, the second electrode of a driving transistor and the second electrode of a fourth transistor are directly connected to each other and are parts of the unitary structure. Optionally, the method further includes forming a first connecting line. Optionally, the first connecting line is connected to the first capacitor electrode of the first storage capacitor, and is connected to the first electrode of the fifth transistor. Optionally, the first capacitor electrode of the first storage capacitor is electrically connected to the second electrode of the driving transistor and the second electrode of the fourth transistor. Optionally, the first connecting line is in a layer different from the first capacitor electrode of the first storage capacitor, and different from the first electrode of the fifth transistor.

[0216] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.An array substrate, comprising a plurality of pixel driving circuits;wherein a respective pixel driving circuit of the plurality of pixel driving circuits comprises:a driving transistor having a gate electrode connected to a first node, a first electrode configured to receive a first power supply signal, a second electrode connected to a second node;a second transistor having a gate electrode connected to a second gate line, a first electrode connected to a respective data line for receiving a pixel data signal, and a second electrode connected to the first node;a fifth transistor having a gate electrode connected to a fifth gate line, a first electrode connected to the second node, and a second electrode coupled to an anode of a light emitting element;a first storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to the first node; anda second storage capacitor having a first capacitor electrode connected to the second node and a second capacitor electrode connected to a second power supply line;wherein the array substrate further comprises a first connecting line and a second connecting line;wherein the first connecting line is connected to the first capacitor electrode of the first storage capacitor, and is connected to the first electrode of the fifth transistor;the first capacitor electrode of the first storage capacitor is electrically connected to the second electrode of the driving transistor; andthe first connecting line is in a layer different from the first capacitor electrode of the first storage capacitor, and different from the first electrode of the fifth transistor;wherein the second connecting line is connected to the second electrode of the fifth transistor, and is connected to the second electrode of the sixth transistor; andthe second connecting line is in a layer different from the second electrode of the fifth transistor and the second electrode of the sixth transistor;wherein a length of the first connecting line is less than a length of the second connecting line.2.The array substrate of claim 1, further comprising a relay electrode;wherein the first capacitor electrode of the first storage capacitor is connected to the relay electrode; andthe relay electrode is connected to the second electrode of a driving transistor and the second electrode of a fourth transistor.3.The array substrate of claim 1, wherein the respective pixel driving circuit further comprises:a fourth transistor having a gate electrode connected to a fourth gate line, a first electrode connected to a reset voltage line, and a second electrode connected to the second node; anda sixth transistor having a gate electrode connected to a sixth gate line, a first electrode connected to an initialization voltage line, and a second electrode connected to the anode of the light emitting element;wherein the second electrode of a driving transistor and the second electrode of a fourth transistor are directly connected to each other and are parts of a unitary structure;the first capacitor electrode of the first storage capacitor is electrically connected to the second electrode of the fourth transistor; andthe second connecting line is connected to the second electrode of the sixth transistor.4.The array substrate of claim 3, wherein an orthographic projection of the second connecting line on a base substrate is non-overlapping with an orthographic projection of any gate line of the plurality of gate lines on the base substrate.5.The array substrate of any one of claims 1 to 4, wherein gate electrodes of fifth transistors of two adjacent columns of pixel driving circuits are parts of a first unitary structure; and gate electrodes of second transistors of the two adjacent columns of pixel driving circuits are parts of a second unitary structure;wherein the array substrate further comprising a fifth gate line and a second gate line;wherein the first unitary structure is connected to the fifth gate line; andthe second unitary structure is connected to the second gate line.6.The array substrate of claim 5, wherein fifth transistors of two adjacent columns of pixel driving circuits have a substantially mirror symmetry with respect to each other about a plane perpendicular to a main surface of the array substrate and substantially parallel to a second direction; andsecond transistors of two adjacent columns of pixel driving circuits have a substantially mirror symmetry with respect to each other about the plane perpendicular to the main surface of the array substrate and substantially parallel to the second direction.7.The array substrate of claim 5, further comprising an initialization voltage line;wherein an orthographic projection of an initialization voltage line on a base substrate spaces apart orthographic projections of active layers of second transistors of two adjacent columns of pixel driving circuits on the base substrate from each other; andthe orthographic projection of an initialization voltage line on the base substrate spaces apart orthographic projections of active layers of fifth transistors of two adjacent columns of pixel driving circuits on the base substrate from each other.8.The array substrate of any one of claims 1 to 7, wherein active layers of fourth transistors and driving transistors in a same column of pixel driving circuits and in two adjacent rows of pixel driving circuits are parts of a unitary structure.9.The array substrate of any one of claims 1 to 8, further comprising an N+ pickup active area connected to first electrodes of sixth transistors in two adjacent columns of pixel driving circuits.10.The array substrate of claim 9, further comprising a third connecting line;wherein the third connecting line is connected to the N+ pickup active area, and is connected to the first electrodes of the sixth transistors in two adjacent columns of pixel driving circuits; andthe N+ pickup active area is configured to provide an initialization voltage signal to the first electrodes of the sixth transistors in two adjacent columns of pixel driving circuits.11.The array substrate of any one of claims 1 to 8, further comprising a P+pickup active area connected to first electrodes of driving transistors in two adjacent rows of pixel driving circuits.12.The array substrate of claim 11, further comprising a fourth connecting line;wherein the fourth connecting line is connected to the P+ pickup active area, and is connected to the first electrodes of the driving transistors in the two adjacent rows of pixel driving circuits; andthe P+ pickup active area is configured to provide a first power supply signal to the first electrodes of the driving transistors in the two adjacent rows of pixel driving circuits.13.The array substrate of any one of claims 1 to 12, further comprising a first node connecting line;wherein the first node connecting line is connected to the second electrode of the second transistor through one or more first vias, and is connected to the gate electrode of the driving transistor through one or more second vias; andthe first node connecting line is in a layer different from the second electrode of the second transistor, and different from the gate electrode of the driving transistor.14.The array substrate of claim 13, further comprising an interference prevention block configured to receive a constant voltage signal;wherein an orthographic projection of the interference prevention block on a base substrate spaces apart an orthographic projection of the one or more first vias on the base substrate from an orthographic projection of the one or more second vias on the base substrate;the orthographic projection of the interference prevention block on the base substrate at least partially overlaps with an orthographic projection of the gate electrode of the driving transistor on the base substrate, and at least partially overlaps with an orthographic projection of an active layer of the driving transistor on the base substrate; andthe orthographic projection of the interference prevention block on the base substrate is non-overlapping with the orthographic projection of the one or more first vias on the base substrate, and non-overlapping with the orthographic projection of the one or more second vias on the base substrate.15.The array substrate of claim 14, wherein the interference prevention block is connected to the first electrode of the driving transistor, and configured to receive a first power supply signal.16.The array substrate of any one of claims 1 to 15, wherein an orthographic projection of a respective pixel driving circuit of the plurality of pixel driving circuits on a base substrate is at least partially surrounded by orthographic projections of signal lines on the base substrate on all sides.17.The array substrate of claim 16, wherein on a first side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of one or more signal lines on the base substrate;on a second side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of one or more signal lines on the base substrate;on a third side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of one or more signal lines on the base substrate; andon a fourth side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of one or more signal lines on the base substrate;wherein the first side is opposite to the second side, the third side is opposite to the fourth side, the third side connects the first side to the second side, and the fourth side connects the first side to the second side.18.The array substrate of claim 17, wherein the one or more signal lines on the first side, the one or more signal lines on the second side, the one or more signal lines on the third side, and the one or more signal lines on the fourth side are configured to provide one or more constant voltage signals.19.The array substrate of claim 16, wherein on a first side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of at least a portion of a first power supply line on the base substrate;on a second side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of a reset voltage line on the base substrate;on a third side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of at least a portion of a first power supply line on the base substrate; andon a fourth side of the respective pixel driving circuit, the orthographic projection of a respective pixel driving circuit on the base substrate is at least partially surrounded by an orthographic projection of an initialization voltage line on the base substrate;wherein the first side is opposite to the second side, the third side is opposite to the fourth side, the third side connects the first side to the second side, and the fourth side connects the first side to the second side.20.The array substrate of claim 3, wherein the second connecting line comprises:a first connecting portion extending along a first direction;a second connecting portion extending along a second direction toward a gate line connected to a gate electrode of the sixth transistor; anda third connecting portion extending along the first direction;wherein the second connecting portion is connected to the first connecting portion and is connected to the third connecting portion.21.The array substrate of claim 20, wherein the third connecting portion is spaced apart from a gate electrode of the fifth transistor by a first shortest distance;the first connecting line is spaced apart from the gate electrode of the fifth transistor by a second shortest distance;the second connecting portion is spaced apart from the gate electrode of the fifth transistor by a third shortest distance; andthe first connecting portion is spaced apart from the gate electrode of the sixth transistor by a fourth shortest distance;wherein at least one of the first shortest distance, the third shortest distance, or the fourth shortest distance is greater than the second shortest distance.22.A display apparatus, comprising the array substrate of any one of claims 1 to 21, and one or more integrated circuits connected to the array substrate.

Images