Board-level packaging structure, packaging method, and packaging system

Abstract

A structure for board-level packaging includes a square panel, wherein a first surface of the square panel is provided with trenches; bridge chips, wherein non-functional surfaces of the bridge chips are disposed in the trenches, respectively; a redistribution layer disposed on the first surface of the square panel and functional surfaces of the bridge chips and electrically connected to the bridge chips; and a computing chip module and a first connection module both disposed on the redistribution layer and electrically connected to the redistribution layer.

Description

BOARD-LEVEL PACKAGING STRUCTURE, PACKAGING METHOD, AND PACKAGING SYSTEMCROSS-REFERENCE TO RELATED APPLICATION

[0001] This application claims the priority of Chinese Patent Applications No. 202411889926.0, filed on December 20, 2024, No. 202411896161.3, filed on December 20, 2024, and No. 202411896169. X, filed on December 20, 2024, the contents of all of which are incorporated herein by reference in their entirety.TECHNICAL FIELD

[0002] The present disclosure generally relates to the field of semiconductor packaging and, more particularly, relates to a board-level packaging structure, a board-level packaging method, and a board-level packaging system.BACKGROUND

[0003] System on wafer (SoW) integrates a certain number of computing chips onto a whole wafer as a single unit, forming chip systems with high-performance computing (HPC) capabilities.

[0004] SoW uses the fan-out (FO) technology with a glass carrier substrate as the carrier to rearrange computing chips on a wafer. After forming a molding layer and a redistribution layer that interconnects the computing chips, the carrier substrate is removed. Power devices are interconnected with the computing chips via flip-chip bonding on the wafer to form an entire SoW.

[0005] Due to limitations of wafer size, the overall performance of a single SoW system is constrained.

[0006] To address the above issues, there exist needs for a board-level packaging structure, packaging method, and packaging system. The disclosed structures and methods are directed to at least partially alleviating problems set forth above and to solving other problems in the art.SUMMARY

[0007] One aspect of the present disclosure provides a structure for board-level packaging. The structure for board-level packaging includes a square panel, wherein a first surface of the square panel is provided with trenches; bridge chips, wherein non-functional surfaces of the bridge chips are disposed in the trenches, respectively; a redistribution layer disposed on the first surface of the square panel and functional surfaces of the bridge chips and electrically connected to the bridge chips; and a computing chip module and a first connection module both disposed on the redistribution layer and electrically connected to the redistribution layer.

[0008] In another aspect of the present disclosure, a method for board-level packaging includes providing a square panel, wherein a first surface of the square panel is provided with trenches; mounting non-functional surfaces of the bridge chips in the trenches, respectively; forming a redistribution layer on the first surface of the square panel and functional surfaces of the bridge chips; and mounting a computing chip module and a first connection module on the redistribution layer.

[0009] In another aspect of the present disclosure, a system for board-level packaging includes at least one structure for board-level packaging. One of the at least one structure for board-level packaging includes a square panel, wherein a first surface of the square panel is provided with trenches; bridge chips, wherein non-functional surfaces of the bridge chips are disposed in trenches, respectively; a redistribution layer disposed on the first surface of the square panel and functional surfaces of the bridge chips and electrically connected to the bridge chips; a computing chip module; and a first connection module. The computing chip module and the first connection module are disposed on the redistribution layer and electrically connected to the redistribution layer. The first connection module is used for connection in the at least one structure for board-level packaging.

[0010] Other aspects or embodiments of the present disclosure can be understood by those skilled in the art in light of the description, the claims, and the drawings of the present disclosure.BRIEF DESCRIPTION OF THE DRAWINGS

[0011] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present disclosure.

[0012] FIG. 1 is a cross-sectional view of a board-level packaging structure according to an embodiment of the present disclosure.

[0013] FIG. 2 is a cross-sectional view of a board-level packaging structure according to another embodiment of the present disclosure.

[0014] FIG. 3 is a plan view of a board-level packaging structure according to another embodiment of the present disclosure.

[0015] FIG. 4 is a schematic flowchart of a board-level packaging method according to another embodiment of the present disclosure.

[0016] FIGS. 5 to 10 are schematic process diagrams of a board-level packaging method according to another embodiment of the present disclosure.

[0017] FIG. 11 is a schematic structural diagram of a board-level packaging system according to another embodiment of the present disclosure.

[0018] FIG. 12 is a cross-sectional view of a board-level packaging structure according to another embodiment of the present disclosure.

[0019] FIG. 13 is a cross-sectional view of a board-level packaging structure according to another embodiment of the present disclosure.

[0020] FIG. 14 is a plan view of a board-level packaging structure according to another embodiment of the present disclosure.

[0021] FIG. 15 is a schematic structural diagram of a board-level packaging system according to another embodiment of the present disclosure.

[0022] FIG. 16 is a schematic flowchart of a board-level packaging method according to another embodiment of the present disclosure.

[0023] FIGS. 17 to 30 are schematic process flow diagrams of a board-level packaging method according to another embodiment of the present disclosure.

[0024] FIGS. 31 to 44 are schematic process flow diagrams of a board-level packaging method according to another embodiment of the present disclosure.

[0025] FIG. 45 is a schematic structural diagram of a board-level packaging system according to another embodiment of the present disclosure.DETAILED DESCRIPTION

[0026] Reference will now be made in detail to exemplary embodiments of the disclosure, which are illustrated in the accompanying drawings. Wherever possible, the same reference numbers will be used throughout the drawings to refer to the same or like parts.

[0027] It is evident that the described embodiments are merely a part of the embodiments of the present disclosure, rather than all of them. Based on the embodiments of the present disclosure, all other embodiments obtained by those of ordinary skill in the art without creative efforts shall fall within the protection scope of the present disclosure.

[0028] Furthermore, the described features, structures, or characteristics may be combined in any suitable manner in one or more embodiments. In the following description, numerous specific details are provided to give a thorough understanding of the embodiments of the present disclosure. However, those skilled in the art will recognize that the technical solutions of the present disclosure may be practiced without one or more of the specific details, or other methods, components, devices, steps, and so on may be employed. In other instances, well-known methods, devices, implementations, or operations are not shown or described in detail to avoid obscuring aspects of the present disclosure.

[0029] The flowcharts shown in the accompanying drawings are merely illustrative and do not necessarily include all content and operations / steps, nor must they be executed in the described order. For example, some operations / steps may be further broken down, while others may be combined or partially combined. Therefore, the actual execution order may vary depending on the circumstances.

[0030] It should be understood that although terms such as first, second, and third may be used in the present disclosure to describe various components, these components should not be limited by these terms. These terms are only used to distinguish one component from another. Thus, a first component discussed below may be referred to as a second component without departing from the teachings of the present disclosure. As used herein, the term "and / or" includes any one of the associated listed items and all combinations thereof.

[0031] Those skilled in the art may understand that the accompanying drawings are merely schematic diagrams of exemplary embodiments. The modules or processes in the drawings are not necessarily required for implementing the present disclosure and therefore should not be construed as limiting the protection scope of the present disclosure.

[0032] Embodiments of the present disclosure provide a board-level packaging structure, a board-level packaging method, and a board-level packaging system.

[0033] In one aspect, the board-level packaging structure includes:

[0034] a square panel, wherein a surface of the square panel is provided with multiple trenches;

[0035] bridge chips, wherein non-functional surfaces of the bridge chips are disposed within corresponding trenches;

[0036] a redistribution layer disposed on the surface of the square panel and on functional surfaces of the bridge chips, and electrically connected to the bridge chips; and

[0037] a computing chip module and a connection module both disposed on the redistribution layer and electrically connected to the redistribution layer.

[0038] Optionally, gaps are arranged between the bridge chips and sidewalls of the trenches. The redistribution layer includes a dielectric layer and metal layers. The dielectric layer is disposed in the gaps, on the surface of the square panel, and on the functional surfaces of the bridging chips.

[0039] Openings in the dielectric layers are formed on the surface of the square panel and the functional surfaces of the bridging chips. The metal layers are disposed in the openings and electrically connected to the bridge chips.

[0040] Optionally, the square panel includes a glass panel.

[0041] Optionally, the connection module includes connectors disposed on the redistribution layer and cables disposed on the connectors.

[0042] Optionally, the connection module further includes optoelectronic conversion chips disposed on the redistribution layer and optical fibers disposed on the optoelectronic conversion chips.

[0043] In another aspect of the present disclosure, the board-level packaging method includes:

[0044] providing a square panel, wherein a surface of the square panel is provided with multiple trenches;

[0045] mounting non-functional surfaces of the bridge chips in corresponding trenches;

[0046] forming a redistribution layer on the surface of the square panel and on functional surfaces of the bridge chips; and

[0047] mounting a computing chip module and a connection module on the redistribution layer.

[0048] Optionally, mounting the bridge chips in the corresponding trenches includes:

[0049] attaching the non-functional surfaces of the bridge chips on the bottom surfaces of the corresponding trenches, with gaps between the bridge chips and sidewalls of the corresponding trenches.

[0050] Optionally, forming the redistribution layer on the surface of the square panel and the functional surfaces of the bridge chips includes:

[0051] forming a dielectric layer in the gaps, on the surface of the square panel, and on the functional surfaces of the bridge chips;

[0052] patterning the dielectric layer on the surface of the square panel and the functional surfaces of the bridge chips to form openings; and

[0053] forming metal layers electrically connected to the bridge chips in the openings.

[0054] Optionally, mounting the connection module on the redistribution layer includes:

[0055] mounting connectors provided with cables in an edge region of the redistribution layer; or

[0056] mounting optoelectronic conversion chips provided with optical fibers in an edge region of the redistribution layer.

[0057] Optionally, the square panel includes a glass panel.

[0058] In another aspect of the present disclosure, the board-level packaging system is provided that includes at least one board-level packaging structure as described above.

[0059] When the board-level packaging system includes multiple board-level packaging structures, the board-level packaging structures are electrically connected to each other through the connection module.

[0060] In the board-level packaging structure, packaging method, and packaging system, each board-level packaging structure utilizes a large-area square panel, increasing chip capacity, area utilization, and input / output (I / O) density. The system performance is enhanced. This solves problems of limited performance in a single SoW system and achieves high computing power integration. The computing chip module achieves high-density interconnects by means of the bridge chips. Fine line structures are no longer needed in a redistribution layer (RDL) . The square panel is provided with trenches. The bridge chips are placed in corresponding trenches of the square panel, which reduces the overall package height.

[0061] In order to make the objects, features, and advantages of the present disclosure more obvious and understandable, exemplary embodiments of the present disclosure will be described in detail below in conjunction with the accompanying drawings.

[0062] As shown in FIGS. 1 to 3, one aspect of embodiments of the present disclosure provides a board-level packaging structure 100. The board-level packaging structure 100 includes a square panel 22, bridge chips 24, a redistribution layer, computing chip modules 32, and a connection module.

[0063] As used herein, the term “bridge chip” indicates a chip containing an undoped semiconductor substrate or a dielectric substrate with a functional surface and a non-functional surface that are opposite to each other. Metal layers (or metal lines) are provided on and / or below the functional surface. Optionally, conductive bumps connected to the metal layers are provided on the functional surface as contacts. Bridge chips may be connected to other components of a package (e.g., a redistribution layer) for interconnects.

[0064] As used herein, the term “computing chip module” indicates a structural part of a package that contains one or more chips (e.g., computing chips) arranged, packaged, or formed in the package. As used herein, the term “connection module” indicates a structural part of a package that contains one or more connectors arranged, packaged, or formed in the package. As used herein, the term “power management module” indicates a structural part of a package that contains one or more power management chips arranged, packaged, or formed in the package.

[0065] Optionally, a surface of the square panel 22 includes or is provided with trenches.

[0066] Non-functional surfaces of the bridge chips 24 are disposed in their corresponding trenches. Optionally, the trenches are arranged in a matrix on the surface of the square panel 22. The number and distribution of the trenches are not specifically limited and may be selected according to actual needs.

[0067] The redistribution layer is disposed on the surface of the square panel 22 and on functional surfaces of the bridge chips 24, and is electrically connected to the bridge chips 24. The redistribution layer is disposed on the surface of the square panel 22 facing the computing chip modules 32 and on bumps of the functional surfaces of the bridge chips 24.

[0068] The computing chip modules 32 and the connection module are disposed on the redistribution layer and electrically connected to the redistribution layer. Optionally, as shown in FIGS. 1 to 3, the computing chip modules 32 are arranged in a central region of the redistribution layer, and the connection module is arranged in an edge region of the redistribution layer.

[0069] In some embodiments, the board-level packaging structure uses a large-area square panel, which increases the chip capacity, area utilization, and I / O density, and enhances system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration. The computing chip modules achieve high-density interconnects by means of the bridge chips. It no longer needs relying on making fine line structures in a redistribution layer. The square panel is provided with trenches. The bridge chips are placed in corresponding trenches of the square panel, which reduces the overall package height.

[0070] Optionally, as shown in FIGS. 1 and 2, gaps are arranged between the bridge chips 24 and sidewalls of the trenches. The redistribution layer includes a dielectric layer 28 and metal layers 30. The dielectric layer 28 is disposed in the gaps, on the surface of the square panel 22, and on the functional surfaces of the bridge chips 24. The dielectric material of the dielectric layer 28 fills the gaps between the bridge chips 24 and the sidewalls of the trenches, and is deposited on the surface of the square panel 22 and the bumps on the functional surfaces of the bridge chips 24.

[0071] Openings are arranged or formed in the dielectric layer 28. The openings are on the surface of the square panel 22 and the functional surfaces of the bridge chips 24. The openings are provided with the metal layers 30. The metal layers 30 are electrically connected to the bridge chips 24.

[0072] Optionally, the square panel 22 includes a glass panel. In the existing technology, a carrier substrate is stripped during a packaging process, and the final packaging structure does not contain the carrier substrate. The board-level packaging structure of the present disclosure retains the square glass panel, which effectively controls the warpage issue of the board-level packaging structure by using the rigidity of the glass panel. It solves mismatch problems of the coefficient of thermal expansion (CTE) between a large-area epoxy molding compound (EMC) and a chip, and improves the reliability of the board-level packaging structure.

[0073] Optionally, as shown in FIG. 1, the connection module includes connectors 34 disposed on the redistribution layer and cables 36 disposed on the connectors 34.

[0074] Optionally, as shown in FIG. 3, the connectors 34 are arranged on the redistribution layer in an edge region of the square panel 22 or the redistribution layer, and each connector 34 is provided with a cable 36.

[0075] As shown in FIG. 2, in some other embodiments, the connection module 34 also includes optoelectronic conversion chips 38 disposed on the redistribution layer and optical fibers 40 disposed on the optoelectronic conversion chips 38.

[0076] Optionally, as shown in FIG. 3, the optoelectronic conversion chips 38 are disposed on the redistribution layer in an edge region of the square panel 22 or the redistribution layer. Each optoelectronic conversion chips 38 is provided with an optical fiber 40.

[0077] In some embodiments, there are no specific restrictions on the type of connection module and it may be chosen according to actual needs.

[0078] In some cases, the computing chip modules 32 may only include computing chips, such as central processing units (CPUs) , graphics processing units (GPUs) , system-on-a-chip (SoC) , and so on. Optionally, the computing chip modules 32 may include computing chips and memory chips (e.g., DRAM chips) . Alternatively, the computing chip modules 32 may also include other types of chips. The chips in the computing chip modules 32 are electrically interconnected through the redistribution layer and the bridge chips 24.

[0079] In some embodiments, according to the area of the square panel 22, the computing chip modules 32 are distributed in a matrix, which increases the chip capacity, area utilization, and I / O density of the entire packaging structure.

[0080] It should be noted that the type and quantity of the computing chip modules 32 are not specifically limited and may be selected according to actual needs.

[0081] As shown in FIG. 4, in some embodiments, a board-level packaging method S100 is provided. The board-level packaging method S100 includes the following.

[0082] At S110, a square panel is provided. A surface of the square panel is provided with multiple trenches.

[0083] As shown in FIG. 5, a square panel 22 is provided. A surface of the square panel 22 is provided with trenches 44. The trenches 44 are arranged in a matrix or with a matrix pattern. The shape of the trench 44 may be square, rectangular, or another shape. Exemplarily, the depth of a trench as used herein (e.g., the trench 44) may be 50-150 micrometers. The quantity and distribution of the trenches are not specifically limited and may be selected according to actual needs.

[0084] Optionally, the square panel 22 includes a glass panel. The size of the square panel 22 is not specifically limited and may be selected according to actual needs. Exemplarily, the width of a square panel as used herein (e.g., the square panel 22) may be 300-700 millimeters. The shape of the square panel is square or substantially close to a square. Alternatively, arectangular panel or a panel of another shape may also be used in some embodiments.

[0085] The board-level packaging structure retains the square glass panel, which effectively controls the warpage of the board-level packaging structure by utilizing the rigidity of the glass panel. It solves CTE mismatch problems between a large-area EMC and a chip and improves the reliability of the board-level packaging structure.

[0086] At S120, non-functional surfaces of bridge chips are attached onto bottom surfaces of corresponding trenches.

[0087] As shown in FIG. 6, non-functional surfaces of the bridge chips 24 are attached onto the bottom surfaces of the trenches 44. The shape of the bridge chip 24 may be square, rectangular, or another shape. Gaps are arranged between each bridge chip 24 and its adjacent sidewall of a corresponding trench 44.

[0088] In some embodiments, as the bridge chips are disposed in corresponding trenches of the square panel, the overall package height is reduced.

[0089] At S130, a redistribution layer is formed on the surface of the square panel and the functional surfaces of the bridge chips.

[0090] As shown in FIG. 7, a dielectric layer 28 is formed in the gaps between the bridge chips 24 and the sidewalls of the trenches 44, on the surface of the square panel 22, and on the functional surfaces of the bridge chips 24.

[0091] Then, as shown in FIG. 8, the dielectric layer 28 on the surface of the square panel 22 and the functional surfaces of the bridge chips 24 is patterned through photolithography and etching processes to form openings in the dielectric layer 28.

[0092] Further, as shown in FIG. 8, metal layers 30 are deposited in the openings through a process such as electroplating or sputtering. The metal layers 30 are electrically connected to the bridge chips 24. The redistribution layer is formed.

[0093] At S140, computing chip modules and connection modules are mounted onto the redistribution layer.

[0094] As shown in FIGS. 9 and 10, in some embodiments, the computing chip modules 32 are arranged in a central region of the redistribution layer and the connection modules are arranged in an edge region of the redistribution layer. The board-level packaging structure 100 is formed.

[0095] As shown in FIG. 9, in some embodiments, mounting the connection modules in the edge region of the redistribution layer includes mounting connectors 34 provided with cables 36 in the edge region of the redistribution layer. As such, the connectors 34 are distributed in the edge region of the square panel 22.

[0096] As shown in FIG. 10, in some embodiments, mounting the connection modules in the edge region of the redistribution layer further includes mounting optoelectronic conversion chips 38 provided with optical fibers 40 in the edge region of the redistribution layer. Thus, the optoelectronic conversion chips 38 are distributed in the edge region of the square panel 22. The specific type of the connection modules is not limited and may be selected according to actual needs.

[0097] As shown in FIG. 11, in some embodiments, a board-level packaging system A is provided that includes at least one board-level packaging structure 100 as described above. The structural features of the board-level packaging structure 100 have been described above in detail and will not be repeated here.

[0098] Optionally, the board-level packaging system A includes board-level packaging structures 100 that are electrically connected to each other through connection modules.

[0099] In some embodiments, the board-level packaging structures 100 may be electrically connected to each other via the cables 36 of the connectors 34, forming the board-level packaging system A shown in FIG. 11.

[0100] Optionally, the board-level packaging structures 100 may be connected to each other via the optical fibers 40 of the optoelectronic conversion chips 38, forming the board-level packaging system A shown in FIG. 11.

[0101] It should be noted that, in some embodiments, the method of connection or electrical connection between the board-level packaging structures 100 is not specifically limited and may be selected according to actual needs.

[0102] It should be further noted that the number of the board-level packaging structures 100 in the board-level packaging system A is not specifically limited and may be selected according to the size of the board-level packaging structures.

[0103] The board-level packaging system of embodiments of the present disclosure includes at least one board-level packaging structure as described above. The board-level packaging structure uses a large-area square panel, increasing chip capacity, area utilization, and I / O density, thereby enhancing the system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration. The computing chip modules achieve high-density interconnects by means of the bridge chips, no longer needing to rely on forming fine line structures in a redistribution layer.

[0104] In some embodiments, the present disclosure provides a board-level packaging structure and packaging system. The board-level packaging structure includes:

[0105] a square panel, wherein a first surface of the square panel is provided with multiple trenches, and the square panel is further provided with conductive pillars penetrating the thickness of the square panel;

[0106] bridge chips, wherein non-functional surfaces of the bridge chips are mounted in corresponding trenches;

[0107] a computing chip module and a first connection module, disposed on the first surface of the square panel, and electrically connected to the bridge chips and the conductive pillars, respectively; and

[0108] a power management module and a second connection module, disposed on a second surface of the square panel and electrically connected to the conductive pillars.

[0109] Optionally, the computing chip module includes a first redistribution layer and computing chip layers.

[0110] The first redistribution layer is disposed on the first surface of the square panel and functional surfaces of the bridge chips, and electrically connected to the bridge chips and the conductive pillars, respectively.

[0111] The computing chip layers are disposed on the first redistribution layer and electrically connected to the first redistribution layer.

[0112] Optionally, gaps are arranged between the bridge chips and sidewalls of the trenches. The redistribution layer includes a first dielectric layer and first metal layers. The first dielectric layer is disposed in the gaps, on the first surface of the square panel, and on the functional surfaces of the bridging chips.

[0113] Openings are provided or formed in the first dielectric layers. The openings are on the surface of the square panel and the functional surfaces of the bridging chips. The first metal layers are disposed in the openings and electrically connected to the bridge chips and the conductive pillars.

[0114] In some embodiments, the computing chip layers include computing chips. In some other embodiments, the computing chip layers include computing chips and memory chips.

[0115] Optionally, the first connection module includes first connectors disposed on the first redistribution layer and first cables disposed on the first connectors.

[0116] Optionally, the first connection module further includes optoelectronic conversion chips disposed on the first redistribution layer and optical fibers disposed on the optoelectronic conversion chips.

[0117] Optionally, the power management module includes a second redistribution layer and power management chips.

[0118] The second redistribution layer is disposed on a second surface of the square panel and electrically connected to the conductive pillars.

[0119] The power management chips and the second connection module are disposed on the second redistribution layer and both electrically connected to the second redistribution layer.

[0120] Optionally, the second connection module includes second connectors disposed on the second redistribution layer and second cables disposed on the second connectors.

[0121] Optionally, the square panel includes a glass panel.

[0122] In some embodiments, the present disclosure provides a board-level packaging system that includes at least one board-level packaging structure as described above.

[0123] When the board-level packaging system includes multiple board-level packaging structures, the board-level packaging structures are electrically connected to each other through the first connection module and the second connection module, respectively.

[0124] The board-level packaging structures, as illustrated above, use a large-area square panel. It increases chip capacity, area utilization, and I / O density, thereby enhancing system performance. It solves the problem of limited performance in a single SoW system and achieves high computing power integration. The computing chip module achieves high-density interconnects by means of the bridge chips. It no longer needs building fine line structures in a redistribution layer. The square panel has multiple conductive pillars that extend through its thickness. The first surface of the square panel is provided with the computing chip module and the first connection module. The second surface of the square panel is provided with the power management module and the second connection module. Backside vertical power supply of the square panel is achieved through the conductive pillars, effectively shortening the transmission path. The first surface of the square panel is also provided with trenches. The bridge chips are placed in corresponding trenches of the square panel, which reduces the overall package height.

[0125] As shown in FIGS. 12 to 14, in some embodiments, the present disclosure provides a board-level packaging structure 200. The board-level packaging structure 200 includes a square panel 222, bridge chips 224, a computing chip module, a first connection module, a power management module, and a second connection module.

[0126] A first surface of the square panel 222 is provided with multiple trenches. The square panel 222 is provided with conductive pillars 246 that penetrate through its thickness (i.e., penetrating the square panel 222 along its thickness direction or a direction perpendicular to the top and bottom surfaces of the square panel 222) .

[0127] Non-functional surfaces of the bridge chips 224 are attached to corresponding trenches. The non-functional surfaces of the bridge chips 224 are attached to bottom surfaces of the corresponding trenches.

[0128] The computing chip module and the first connection module are disposed on the first surface of the square panel 222, and electrically connected to the bridge chips 224 and the conductive pillars 246, respectively. The first connection module is used for electrical connection between multiple board-level package structures 200.

[0129] Optionally, the computing chip module and the first connection module are disposed on the top surface of the square panel 222. In some embodiments, the computing chip module is disposed in a central region of the first surface of the square panel 222, and the first connection module is disposed in an edge region of the first surface of the square panel 222.

[0130] The power management module and the second connection module are disposed on the second surface of the square panel 222 and electrically connected to the conductive pillars 246. Optionally, the second connection module is used for electrical connection among multiple board-level packaging structures 200.

[0131] Optionally, the power management module and the second connection module are disposed on the bottom surface of the square panel 222. In some embodiments, the power management module and the second connection module may be disposed at an interval. Alternatively, the power management module may be disposed in a central area of the second surface of the square panel 222, and the second connection module may be disposed in an edge area of the second surface of the square panel 222. The embodiments do not specifically limit the distribution position of the power management module and the second connection module.

[0132] Optionally, as shown in FIGS. 12 and 13, the computing chip module includes a first redistribution layer and computing chip layers 232.

[0133] The first redistribution layer is disposed on the first surface of the square panel 222 and the functional surfaces of the bridge chips 224, and electrically connected to the bridge chips 224 and the conductive pillars 246, respectively.

[0134] The computing chip layers 232 are disposed on the first redistribution layer and electrically connected to the first redistribution layer.

[0135] In some embodiments, the computing chip layers 232 may only include computing chips. Optionally, the computing chip layers 232 may include computing chips and memory chips. Alternatively, the computing chip layers 232 may also contain other types of chips. The chips in the computing chip layers 232 are electrically interconnected through the first redistribution layer and the bridge chips 224. According to the area of the square panel 222, the computing chip layers 232 are distributed in a matrix, which increases the chip capacity, area utilization, and I / O density of the entire packaging structure.

[0136] It should be noted that the type and quantity of the computing chip layers 232 are not specifically limited and may be selected according to actual needs.

[0137] Optionally, as shown in FIGS. 12 and 13, gaps exist between the bridge chips 224 and the sidewalls of the trenches. The first redistribution layer includes a first dielectric layer 228 and first metal layers 230. The first dielectric layer 228 is disposed in the gaps, on the first surface of the square panel 222, and on the functional surfaces of the bridge chips 224.

[0138] That is, a dielectric material fills the gaps between the bridge chips 224 and the sidewalls of the trenches, and is deposited on the first surface of the square panel 222 and the bumps on the functional surfaces of the bridge chips 224.

[0139] Openings are formed in the first dielectric layer 228 located on the first surface of the square panel 222 and the functional surfaces of the bridge chips 224. The first metal layers 230 are formed in the openings and electrically connected to the bridge chips 224 and the conductive pillars 246. In some embodiments, the first dielectric layer 228 may be a PI layer, and the first metal layers 230 may be copper layers.

[0140] In some embodiment, high-density interconnection of the computing chip layers is achieved by providing and using the first redistribution layer.

[0141] Optionally, as shown in FIG. 12, the first connection module includes first connectors 234 disposed on the first redistribution layer and first cables 236 disposed on the first connectors 234.

[0142] Optionally, as shown in FIG. 12 and FIG. 14, the first connectors 234 are disposed on the first metal layers 230 in an edge region of the square panel 222, and each first connector 234 is provided with a first cable 236.

[0143] It should be noted that the number of the first connectors 234 is not specifically limited in this embodiment and may be selected according to actual needs.

[0144] As shown in FIG. 13, in some other embodiments, the first connection module further includes optoelectronic conversion chips 238 disposed on the first redistribution layer and optical fibers 240 disposed on the optoelectronic conversion chips 238.

[0145] Optionally, as shown in FIGS. 13 and 14, the optoelectronic conversion chips 238 are disposed on the first metal layers 230 in an edge region of the square panel 222, and each optoelectronic conversion chip 238 is provided with an optical fiber 240.

[0146] It should be noted that the number of the optoelectronic conversion chips 238 is not specifically limited and may be selected according to actual needs.

[0147] It should be further noted that the type of the first connection module is not specifically limited and may be selected according to actual needs.

[0148] Optionally, as shown in FIGS. 12 and 13, the power management module includes a second redistribution layer and power management chips 256. The second redistribution layer is disposed on the second surface of the square panel 222 and is electrically connected to the conductive pillars 246. The power management chips 256 and the second connection module are disposed on the second redistribution layer and each electrically connected to the second redistribution layer. The power management chips 256 are used to supply power to the board-level packaging structure. The second connection module is used for electrical connection among board-level packaging structures.

[0149] In some embodiments, high-density interconnection of the power management chips is achieved through the second redistribution layer. Backside vertical power supply of the square panel is achieved through the conductive pillars and the power management chips disposed on the second surface of the square panel, effectively shortening the transmission path.

[0150] Optionally, as shown in FIGS. 12 and 13, the second redistribution layer includes a second dielectric layer 252 and second metal layers 254. The second dielectric layer 252 is disposed on the second surface of the square panel 222 and on surfaces of the conductive pillars 246 facing the power management chips 256. The second dielectric layer 252 is provided with second openings, and the second openings are provided with the second metal layers 254. In some embodiments, the second dielectric layer 252 may be a PI layer, and the second metal layers 254 may be copper layers.

[0151] Optionally, as shown in FIGS. 12 and 13, the second connection module includes second connectors 234' disposed on the second redistribution layer and second cables 236' disposed on the second connectors 234'.

[0152] As shown in FIGS. 12 and 13, in some embodiments, the second connectors 234' may be arranged spaced apart from the power management chips 256. Optionally, the second connectors 234' may be disposed in an edge region of the second surface of the square panel 222. The number and distribution of the second connectors 234' are not specifically limited and may be selected according to actual needs.

[0153] Optionally, the square panel 222 may be a glass panel.

[0154] In the existing technology, a carrier substrate is stripped during a packaging process, and the final packaging structure does not contain the carrier substrate. The board-level packaging structure of embodiments of the present disclosure retains the square glass panel, effectively controlling the warpage of the board-level packaging structure by utilizing the rigidity of the glass panel, solving the problem of CTE mismatch between a large-area EMC and a chip in the existing technology, and improving the reliability of the board-level packaging structure. Additionally, the retained square panel is provided with the conductive pillars, enabling vertical interconnection in the packaging structure and effectively shortening the transmission path.

[0155] As shown in FIG. 15, another aspect of embodiments of the present disclosure provides a board-level packaging system B, which includes at least one board-level packaging structure 200 as described above. The specific structural features of the board-level packaging structure 200 have been described in detail previously and will not be repeated here.

[0156] When the board-level packaging system B includes board-level packaging structures 200, the board-level packaging structures 200 are electrically connected to each other through the first connection module and the second connection module, respectively.

[0157] As shown in FIGS. 12 and 14, in some embodiments, the board-level packaging structures 200 are electrically connected to each other through the first cables 236 and the second cables 236', respectively, forming the board-level packaging system B as shown in FIG. 15.

[0158] As shown in FIGS. 13 and 14, in some embodiments, the board-level packaging structures 200 are connected to each other through the optical fibers 240 and the second cables 236', respectively, forming the board-level packaging system B as shown in FIG. 15 in another manner.

[0159] It should be noted that, the method of connection or electrical connection between the board-level packaging structures 200 is not specifically limited and may be selected according to actual needs.

[0160] It should be further noted that the number of board-level packaging structures 200 in the board-level packaging system B is not specifically required and may be selected according to the size of the board-level packaging structure.

[0161] The board-level packaging system of the present disclosure includes at least one board-level packaging structure as described above. The board-level packaging structure uses a large-area square panel, increasing chip capacity, area utilization, and I / O density, thereby enhancing system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration. The computing chip module achieves high-density interconnects by means of the bridge chips, no longer needing to rely on building fine line structures within a redistribution layer. The square panel is provided with the conductive pillars penetrating its thickness. The first surface of the square panel is provided with the computing chip module and the first connection module. The second surface of the square panel is provided with the power management module and the second connection module. Backside vertical power supply of the square panel is achieved through the conductive pillars, effectively shortening the transmission path. The first surface of the square panel is provided with trenches. The bridge chips are disposed in corresponding trenches of the square panel, reducing the overall packaging height of the packaging structure.

[0162] In some embodiments, the present disclosure provides a board-level packaging method and a board-level packaging structure. The board-level packaging method includes:

[0163] providing a square panel, wherein a first surface of the square panel is provided with trenches;

[0164] fixing non-functional surfaces of the bridge chips in corresponding trenches;

[0165] forming a first redistribution layer on the first surface of the square panel and functional surfaces of the bridge chips;

[0166] forming conductive pillars penetrating the thickness of the square panel;

[0167] forming a second redistribution layer on a second surface of the square panel, wherein the second redistribution layer is electrically connected to the conductive pillars; and

[0168] forming a power management module on the second redistribution layer, and forming a computing chip module on the first redistribution layer.

[0169] Optionally, forming the conductive pillars penetrating the thickness of the square panel includes:

[0170] drilling holes on the second surface of the square panel to form through holes penetrating the thickness of the square panel; and

[0171] electroplating a conductive material in the through holes to form the conductive pillars.

[0172] Alternatively, forming the conductive pillars penetrating the thickness of the square panel includes the following.

[0173] When the square panel is provided, the first surface of the square panel contains blind holes extending towards the second surface of the square panel. The blind holes are provided with a conductive material.

[0174] After the first redistribution layer is formed, a thinning process is performed on the second surface of the square panel to expose the blind holes, forming the conductive pillars penetrating the thickness of the square panel.

[0175] Optionally, forming the power management module on the second redistribution layer includes:

[0176] arranging power management chips and first connectors on the second redistribution layer.

[0177] Optionally, forming the computing chip module on the first redistribution layer includes:

[0178] arranging computing chip layers and second connectors on the first redistribution layer. The computing chip layers at least include computing chips.

[0179] Optionally, forming the computing chip module on the first redistribution layer further includes:

[0180] arranging computing chip layers and optoelectronic conversion chips on the first redistribution layer. The computing chip layers at least include computing chips.

[0181] Optionally, fixing the non-functional surfaces of the bridge chips in the corresponding trenches includes:

[0182] attaching the non-functional surfaces of the bridge chips on the bottom surfaces of the corresponding trenches. Gaps are arranged between the bridge chips and sidewalls of the corresponding trenches.

[0183] Forming the first redistribution layer on the first surface of the square panel and the functional surfaces of the bridge chips includes:

[0184] forming a first dielectric layer in the gaps, on the first surface of the square panel, and on the functional surfaces of the bridge chips;

[0185] patterning the first dielectric layer located on the first surface of the square panel and the functional surfaces of the bridge chips to form first openings in the first dielectric layer; and

[0186] forming first metal layers in the first openings that are electrically connected to the bridge chips.

[0187] The second redistribution layer is deposited on the second surface of the square panel and electrically connected to the conductive pillars. Optionally, forming the second redistribution layer includes:

[0188] forming a second dielectric layer on the second surface of the square panel;

[0189] patterning the second dielectric layer to form second openings in the second dielectric layer; and

[0190] forming second metal layers electrically connected to the conductive pillars in the second openings.

[0191] Optionally, the square panel includes a glass panel.

[0192] Another aspect of the present disclosure provides a board-level packaging structure, which may be made using the board-level packaging method described above.

[0193] The board-level packaging method of the present disclosure involves providing a square panel and forming the board-level packaging structure on the square panel. Using a large-area square panel as the carrier substrate increases chip capacity, area utilization, and I / O density, thereby significantly enhancing system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration in the board-level packaging structure. The square panel is provided with trenches, and the bridge chips are disposed in corresponding trenches of the square panel. It reduces the overall packaging height of the packaging structure. The computing chip module achieves high-density interconnects through the bridge chips, no longer needing to rely on building fine line structures within a redistribution layer. The conductive pillars are formed that penetrate the thickness of the square panel. Vertical interconnection is achieved in the packaging structure, which enables backside vertical power supply for the square panel, effectively shortening the transmission path.

[0194] As shown in FIG. 16, one aspect of embodiments of the present disclosure provides a board-level packaging method S300. The method S300 includes:

[0195] at S310, providing a square panel, wherein a first surface of the square panel is provided with a number of trenches;

[0196] at S320, fixing non-functional surfaces of the bridge chips in corresponding trenches;

[0197] at S330, forming a first redistribution layer on the first surface of the square panel and functional surfaces of the bridge chips;

[0198] at S340, forming conductive pillars penetrating the thickness of the square panel;

[0199] at S350, form a second redistribution layer on a second surface of the square panel, wherein the second redistribution layer is electrically connected to the conductive pillars; and

[0200] at S360, forming a power management module on the second redistribution layer, and forming a computing chip module on the first redistribution layer.

[0201] Some exemplary processes of the board-level packaging method S300 are described in detail below with reference to several embodiments.

[0202] Embodiment 1

[0203] At S310, as shown in FIG. 17, a square panel 322 is provided. Trenches 344 are formed on a first surface of the square panel 322. When the square panel 322 is provided, the first surface of the square panel 322 is arranged with blind holes 346' extending towards a second surface of the square panel 322. The blind holes 346' are provided or filled with a conductive material.

[0204] In some embodiments, using a large-area square panel as the carrier substrate increases chip capacity, area utilization, and I / O density, thereby enhancing the system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration in the board-level packaging structure.

[0205] At S320, as shown in FIG. 18, non-functional surfaces of the bridge chips 324 are fixed in corresponding trenches 344.

[0206] Optionally, as shown in FIG. 18, the non-functional surfaces of the bridge chips 324 are attached onto bottom surfaces of the corresponding trenches 344. Gaps are configured between the bridge chips 324 and sidewalls of the trenches 344. It should be noted that the number of bridge chips 324 is not specifically limited and may be determined according to actual needs.

[0207] At S330, as shown in FIGS. 19 and 20, a first redistribution layer is formed on the first surface of the square panel 322 and functional surfaces of the bridge chips 324.

[0208] Optionally, a process for forming the first redistribution layer is as follows.

[0209] As shown in FIG. 19, in some cases, a first dielectric layer 328 is formed in the gaps, on the first surface of the square panel 322, and on the functional surfaces of the bridge chips 324. Exemplarily, the first dielectric layer 328 may be a PI layer.

[0210] The first dielectric layer 328 located on the first surface of the square panel 322 and the functional surfaces of the bridge chips 324 is patterned to form first openings in the first dielectric layer 328.

[0211] As shown in FIG. 20, first metal layers 330 electrically connected to the bridge chips 324 are formed in the first openings. In some embodiments, the first metal layers 330 may be metal layers such as copper layers.

[0212] As shown in FIG. 21, the first redistribution layer is fixed to a carrier substrate 350 using a temporary bonding adhesive. As shown in FIG. 22, the structure is flipped so that the carrier substrate 350 is at the bottom for support.

[0213] At S340, conductive pillars are formed that penetrate the thickness of the square panel.

[0214] Optionally, as shown in FIG. 22, the second surface of the square panel 322 is thinned by methods such as grinding to expose the blind holes, forming conductive pillars 346 penetrating the thickness of the square panel 322. That is, the conductive pillars 346 are through glass vias (TGVs) .

[0215] In some embodiments, by forming the conductive pillars penetrating the thickness of the square panel, vertical interconnection between the two sides of the square panel is achieved, effectively shortening the transmission path.

[0216] At S350, as shown in FIG. 23, a second redistribution layer is formed on a second surface of the square panel 322. The second redistribution layer is electrically connected to the conductive pillars 346.

[0217] Optionally, the process for forming the second redistribution layer may be as follows.

[0218] As shown in FIG. 23, a second dielectric layer 352 is formed on the second surface of the square panel 322 using a process such as coating or deposition. In some embodiments, the second dielectric layer 352 may be a PI layer.

[0219] The second dielectric layer 352 is patterned using processes such as photolithography and etching to form second openings in the second dielectric layer 352.

[0220] As shown in FIG. 23, second metal layers 354 electrically connected to the conductive pillars 346 are formed in the second openings using a process such as electroplating. The second metal layers 354 may be copper layers.

[0221] At S360, as shown in FIGS. 24 to 30, a power management module is formed on the second redistribution layer, and a computing chip module is formed on the first redistribution layer.

[0222] Forming the power management module on the second redistribution layer optionally includes the following.

[0223] As shown in FIG. 24, power management chips 356 and first connectors 334 are formed on the second redistribution layer. Exemplarily, the power management chips 356 and the first connectors 334 are formed on the second metal layers 354. The first connectors 334 are provided with first cables 336. The power management chips 356 are used to supply power to the board-level packaging structure. The first connectors 334 enable electrical connection between board-level packaging structures.

[0224] It should be noted that the first connectors 334 and the power management chips 356 may be arranged spaced apart. The first connectors 334 may also be disposed on the second redistribution layer in an edge region of the square panel 322, facilitating electrical connection between board-level packaging structures. The quantity and distribution positions of the first connectors 334 and the power management chips 356 are not specifically limited and may be selected according to actual needs.

[0225] Optionally, forming the computing chip module on the first redistribution layer may include the following.

[0226] As shown in FIG. 25, the intermediate package from FIG. 24 is clamped by a fixture 358 to achieve a suspended structure. As shown in FIG. 26, the intermediate package shown in FIG. 25 is flipped and then the carrier substrate 350 is removed. As shown in FIG. 27, computing chip layers 332 and second connectors 334' are arranged on the first redistribution layer. The second connectors 334' are provided with second cables 336'. The computing chip layers 332 at least include computing chips. The computing chip layers 332 may also include memory chips or other types of computing chips. The second connectors 334' are used for electrical connection between board-level packaging structures.

[0227] In some embodiments, the computing chip layers 332 are located on the first redistribution layer in a central region of the square panel 322, and the second connectors 334' are located on the first redistribution layer in an edge region of the square panel, facilitating electrical connection between adjacent packaging structures.

[0228] Forming the computing chip module on the first redistribution layer may optionally include the following.

[0229] As shown in FIG. 28, computing chip layers 332 and optoelectronic conversion chips 338 are disposed on the first redistribution layer. The optoelectronic conversion chips 338 are provided with optical fibers 340. The optical fibers 340 on the optoelectronic conversion chips 338 are used for connection among board-level packaging structures. The computing chip layers 332 at least include computing chips. The computing chip layers 332 may also include memory chips or other types of computing chips.

[0230] In some embodiments, the computing chip layers 332 are located on the first redistribution layer in a central region of the square panel 322, and the optoelectronic conversion chips 338 are located on the first redistribution layer in an edge region of the square panel, facilitating connection between adjacent packaging structures.

[0231] It should be noted that types of the connectors in the computing chip module are not specifically limited and may be selected according to needs.

[0232] As shown in FIGS. 29 and 30, the fixture 358 is removed to obtain the board-level packaging structure.

[0233] Optionally, the square panel 322 may be a glass panel.

[0234] In the existing technology, a carrier substrate is stripped during a packaging process, and the final packaging structure does not contain the carrier substrate. However, the board-level packaging structure of the present disclosure retains the square glass panel, effectively controlling warpage of the board-level packaging structure by utilizing the rigidity of the glass panel, solving the problem of CTE mismatch between a large-area EMC and a chip in the existing technology, and improving the reliability of the board-level packaging structure. Additionally, the retained square panel is provided with conductive pillars, enabling vertical interconnection in the packaging structure and effectively shortening the transmission path.

[0235] Embodiment 2

[0236] At S310, as shown in FIG. 31, a square panel 322 is provided. A first surface of the square panel 322 is arranged with trenches 344.

[0237] In some embodiment, using a large-area square panel as the carrier substrate increases chip capacity, area utilization, and I / O density, thereby enhancing system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration in the board-level packaging structure.

[0238] At S320, as shown in FIG. 32, non-functional surfaces of bridge chips 324 are mounted and fixed onto bottom surfaces of corresponding trenches 344. Gaps are arranged between the bridge chips 324 and sidewalls of the trenches 344. It should be noted that the quantity of bridge chips 324 is not specifically limited and may be determined according to actual needs.

[0239] At S330, as shown in FIGS. 33 and 34, a first redistribution layer is formed on the first surface of the square panel 322 and functional surfaces of the bridge chips 324.

[0240] Optionally, the process for forming the first redistribution layer may be as follows.

[0241] As shown in FIG. 33, a first dielectric layer 328 is deposited in the gaps, on the first surface of the square panel 322, and on the functional surfaces of the bridge chips 324. In some embodiments, the first dielectric layer 328 may be a PI layer.

[0242] The first dielectric layer 328 located on the first surface of the square panel 322 and the functional surfaces of the bridge chips 324 is patterned to form openings in the first dielectric layer 328.

[0243] As shown in FIG. 35, the first redistribution layer is fixed to a carrier substrate 350 temporarily using a temporary bonding adhesive. As shown in FIG. 36, the structure is flipped so that the carrier substrate 350 is at the bottom for support.

[0244] At S340, conductive pillars penetrating the thickness of the square panel are formed.

[0245] As shown in FIG. 36, an exemplary process for forming the conductive pillars 346 may be as follows: drilling holes on a second surface of the square panel 322 to form through holes penetrating the thickness of the square panel; and electroplating a conductive material in the through holes to form the conductive pillars 346.

[0246] In some embodiments, by forming the conductive pillars penetrating the thickness of the square panel, vertical interconnection between the two sides of the square panel may be achieved, effectively shortening the transmission path.

[0247] At S350, as shown in FIG. 37, a second redistribution layer is formed on the second surface of the square panel 322. The second redistribution layer is electrically connected to the conductive pillars 346.

[0248] Optionally, a process for forming the second redistribution layer includes: as shown in FIG. 37, forming a second dielectric layer 352 on the second surface of the square panel 322, patterning the second dielectric layer 352 to form openings, and forming second metal layers 354 in the openings. The second metal layers 354 are electrically connected to the conductive pillars 346. In some embodiments, the second dielectric layer 352 may be a PI layer, and the second metal layers 354 may be copper layers.

[0249] At S360, as shown in FIGS. 38 to 44, a power management module is formed on the second redistribution layer, and a computing chip module is formed on the first redistribution layer.

[0250] Optionally, forming the power management module on the second redistribution layer includes, as shown in FIG. 38, arranging power management chips 356 and first connectors 334 on the second redistribution layer.

[0251] In some embodiments, the power management chips 356 and the first connectors 334 are disposed on the second metal layers 354. The first connectors 334 are provided with first cables 336. The power management chips 356 are used to supply power to the board-level packaging structure, and the first connectors 334 enable electrical connection between board-level packaging structures.

[0252] Optionally, the first connectors 334 and the power management chips 356 may be arranged spaced apart. The first connectors 334 may also be disposed on the second redistribution layer in an edge region of the square panel 322, facilitating electrical connection between board-level packaging structures. The quantity and distribution positions of the first connectors 334 and the power management chips 356 are not specifically limited and may be selected according to actual needs.

[0253] Optionally, forming the computing chip module on the first redistribution layer may include the following.

[0254] As shown in FIG. 39, the intermediate package from FIG. 38 is clamped by a fixture 358 to achieve a suspended structure. As shown in FIG. 40, the intermediate package shown in FIG. 39 is flipped and then the carrier substrate 350 is removed. As shown in FIG. 43, computing chip layers 332 and second connectors 334' are arranged on the first redistribution layer. The second connectors 334' are provided with second cables 336'. The computing chip layers 332 at least include computing chips. The computing chip layers 332 may also include memory chips or other types of computing chips in some cases. The second connectors 334' are used for electrical connection between board-level packaging structures.

[0255] In some embodiments, the computing chip layers 332 are located on the first redistribution layer in a central region of the square panel 322, and the second connectors 334' are located on the first redistribution layer in an edge region of the square panel, facilitating electrical connection with adjacent packaging structures.

[0256] Forming the computing chip module on the first redistribution layer may also include the following.

[0257] As shown in FIG. 42, the computing chip layers 332 and optoelectronic conversion chips 338 are arranged on the first redistribution layer. The optoelectronic conversion chips 338 are provided with optical fibers 340. The optical fibers 340 on the optoelectronic conversion chips 338 are used for connection or communication between board-level packaging structures. The computing chip layers 332 at least include computing chips. The computing chip layers 332 may also include memory chips or other types of computing chips.

[0258] In some embodiments, the computing chip layers 332 are located on the first redistribution layer in a central region of the square panel 322, and the optoelectronic conversion chips 338 are located on the first redistribution layer in an edge region of the square panel, facilitating connection with adjacent packaging structures.

[0259] It should be noted that the types of connectors in the computing chip module or layers are not specifically limited in this embodiment and may be selected according to needs.

[0260] As shown in FIG. 43 and 44, the fixture 358 is removed to obtain the board-level packaging structure.

[0261] Optionally, the square panel 322 includes a glass panel.

[0262] Another aspect of the present disclosure provides a board-level packaging structure, formed using the board-level packaging method S300 described above. The specific steps of the board-level packaging method S300 have been described in detail above and will not be repeated here.

[0263] As shown in FIG. 45, another aspect of the present disclosure provides a board-level packaging system C. The system C includes at least one board-level packaging structure 300 as described above. The specific structural features of the board-level packaging structure 300 have been described in detail previously and will not be repeated here.

[0264] When the board-level packaging system C includes board-level packaging structures 300, the board-level packaging structures 300 are electrically connected to each other through the first connectors 334 and the second connectors 334' and are further connected by the optoelectronic conversion chips 338.

[0265] In some embodiments, the first surfaces of the board-level packaging structures 300 may be electrically connected to each other through the first cables 336’ of the second connectors 334’, and the second surfaces of the board-level packaging structures 300 may be electrically connected to each other through the second cables 336 of the first connectors 334, forming the board-level packaging system C shown in FIG. 45.

[0266] In some other embodiments, the second surfaces of the board-level packaging structures 300 may be electrically connected to each other through the first cables 336 of the first connectors 334, and the first surfaces of the board-level packaging structures 300 may be connected to each other through the optical fibers 340 of the optoelectronic conversion chips 338, forming the board-level packaging system C of another type similar to that shown in FIG. 45.

[0267] It should be noted that, the method of connection or electrical connection between the board-level packaging structures 300 is not specifically limited and may be selected according to actual needs.

[0268] It should be further noted that the number of board-level packaging structures 300 in the board-level packaging system C is not specifically required and may be selected according to the size of the board-level packaging structures.

[0269] The board-level packaging system of embodiments of the present disclosure includes at least one board-level packaging structure as described above. The board-level packaging structure uses a large-area square panel as the carrier substrate, increasing chip capacity, area utilization, and I / O density, thereby enhancing system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration in the board-level packaging structure. The square panel is provided with trenches, and the bridge chips are disposed in corresponding trenches of the square panel, reducing the overall packaging height of the packaging structure. The computing chip module achieves high-density interconnects by means of the bridge chips, no longer needing to rely on building fine line structures within a redistribution layer. The conductive pillars penetrating the thickness of the square panel are used to achieve vertical interconnection in the packaging structure and enable backside vertical power supply for the square panel, effectively shortening the transmission path.

[0270] Although the present disclosure is illustrated as above, the present disclosure is not limited thereto. Any person skilled in the art may make various changes and modifications without departing from the spirit and scope of the present disclosure. Therefore, the protection scope of the present disclosure should be subject to the scope defined by the claims.

Claims

1.A structure for board-level packaging, comprising:a square panel, wherein a first surface of the square panel is provided with a plurality of trenches;a plurality of bridge chips, wherein non-functional surfaces of the plurality of bridge chips are disposed in the plurality of trenches, respectively;a redistribution layer disposed on the first surface of the square panel and functional surfaces of the plurality of bridge chips and electrically connected to the plurality of bridge chips; anda computing chip module and a first connection module both disposed on the redistribution layer and electrically connected to the redistribution layer.2.The structure according to claim 1, wherein:a plurality of gaps are arranged between the plurality of bridge chips and sidewalls of the plurality of trenches, and the redistribution layer includes a dielectric layer and a plurality of metal layers;the dielectric layer is formed in the plurality of gaps, on the first surface of the square panel, and on the functional surfaces of the plurality of bridging chips; anda plurality of openings are arranged in the dielectric layer, on the first surface of the square panel, and on the functional surfaces of the plurality of bridging chips, and the plurality of metal layers are disposed in the plurality of openings and electrically connected to the plurality of bridging chips.3.The structure according to claim 1, wherein the square panel includes a glass panel.4.The structure according to claim 1, wherein the first connection module includes a plurality of connectors disposed on the redistribution layer and a plurality of cables disposed on the plurality of connectors.5.The structure according to claim 1, wherein the first connection module includes a plurality of optoelectronic conversion chips disposed on the redistribution layer and optical fibers disposed on the plurality of optoelectronic conversion chips.6.The structure according to claim 1, further comprising:a plurality of conductive pillars penetrating through the square panel along a thickness direction of the square panel, wherein the computing chip module and the first connection module are electrically connected to the plurality of bridge chips and the plurality of conductive pillars, respectively.7.The structure according to claim 6, further comprising:a power management module and a second connection module, disposed on a second surface of the square panel and electrically connected to the plurality of conductive pillars.8.A method for board-level packaging, comprising:providing a square panel, wherein a first surface of the square panel is provided with a plurality of trenches;mounting non-functional surfaces of the plurality of bridge chips in the plurality of trenches, respectively;forming a redistribution layer on the first surface of the square panel and on functional surfaces of the plurality of bridge chips; andmounting a computing chip module and a first connection module on the redistribution layer.9.The method according to claim 8, wherein:mounting the non-functional surfaces of the plurality of bridge chips in the plurality of trenches includes:attaching the non-functional surfaces of the plurality of bridge chips on bottom surfaces of the plurality of trenches with a plurality of gaps between the plurality of bridge chips and sidewalls of the plurality of trenches; andforming the redistribution layer on the first surface of the square panel and the functional surfaces of the plurality of bridge chips includes:forming a dielectric layer in the plurality of gaps, on the first surface of the square panel, and on the functional surfaces of the plurality of bridge chips;patterning the dielectric layer on the surface of the square panel and on the functional surfaces of the plurality of bridge chips to form a plurality of openings; andforming a plurality of metal layers electrically connected to the plurality of bridge chips in the plurality of openings.10.The method according to claim 8, wherein mounting the first connection module on the redistribution layer includes:mounting a plurality of connectors provided with cables in an edge region of the redistribution layer; ormounting a plurality of optoelectronic conversion chips provided with optical fibers in an edge region of the redistribution layer.11.The method according to claim 8, wherein the square panel includes a glass panel.12.The method according to claim 8, further comprising:forming a plurality of conductive pillars penetrating through the square panel, wherein the computing chip module and the first connection module are electrically connected to the plurality of bridge chips and the plurality of conductive pillars, respectively.13.The method according to claim 12, further comprising:forming a second redistribution layer on a second surface of the square panel, wherein the second redistribution layer is electrically connected to the plurality of conductive pillars; andforming a power management module on the second redistribution layer.14.The method according to claim 13, wherein forming the power management module on the second redistribution layer includes:arranging a plurality of power management chips and a plurality of connectors on the second redistribution layer.15.A system for board-level packaging, comprising:at least one structure for board-level packaging, wherein one of the at least one structure for board-level packaging comprises:a square panel, wherein a first surface of the square panel is provided with a plurality of trenches;a plurality of bridge chips, wherein non-functional surfaces of the plurality of bridge chips are disposed in the plurality of trenches, respectively;a redistribution layer disposed on the first surface of the square panel and functional surfaces of the plurality of bridge chips and electrically connected to the plurality of bridge chips; anda computing chip module and a first connection module,wherein the computing chip module and the first connection module are disposed on the redistribution layer and electrically connected to the redistribution layer, and the first connection module is used for connection in the at least one structure for board-level packaging.16.The system according to claim 15, wherein:a plurality of gaps are arranged between the plurality of bridge chips and sidewalls of the plurality of trenches, and the redistribution layer includes a dielectric layer and a plurality of metal layers;the dielectric layer is formed in the plurality of gaps, on the first surface of the square panel, and on the functional surfaces of the plurality of bridging chips; anda plurality of openings are arranged in the dielectric layer, on the first surface of the square panel, and on the functional surfaces of the plurality of bridging chips, and the plurality of metal layers are disposed in the plurality of openings and electrically connected to the plurality of bridging chips.17.The system according to claim 15, wherein the square panel includes a glass panel.18.The system according to claim 15, wherein the first connection module includes a plurality of connectors disposed on the redistribution layer and a plurality of cables disposed on the plurality of connectors, or the first connection module includes a plurality of optoelectronic conversion chips disposed on the redistribution layer and a plurality of optical fibers disposed on the plurality of optoelectronic conversion chips.19.The system according to claim 15, wherein the one of the at least one structure for board-level packaging further comprises:a plurality of conductive pillars penetrating through the square panel along a thickness direction of the square panel, wherein the computing chip module and the first connection module are electrically connected to the plurality of bridge chips and the plurality of conductive pillars, respectively.20.The system according to claim 19, wherein the one of the at least one structure for board-level packaging further comprises:a power management module and a second connection module, disposed on a second surface of the square panel and electrically connected to the plurality of conductive pillars.

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