Board-level packaging structure, packaging method, and packaging system

Abstract

A structure for board-level packaging includes a square panel, bridge chips disposed on a surface of the square panel, a molding layer disposed on the surface of the square panel and encapsulating the bridge chips, a redistribution layer disposed on a surface of the molding layer opposite to the square panel and bump surfaces of the bridge chips and electrically connected to the bridge chips, a computing chip layer, and a connection module. The computing chip layer and the connection module each are disposed on the redistribution layer and electrically connected to the redistribution layer.

Description

BOARD-LEVEL PACKAGING STRUCTURE, PACKAGING METHOD, AND PACKAGING SYSTEMCROSS-REFERENCE TO RELATED APPLICATION

[0001] This application claims the priority of Chinese Patent Applications No. 202411891881.0, filed on December 20, 2024, No. 202411896277.7, filed on December 20, 2024, and No. 202411900921.3, filed on December 20, 2024, the contents of all of which are incorporated herein by reference in their entirety.TECHNICAL FIELD

[0002] The present disclosure generally relates to the field of semiconductor packaging and, more particularly, relates to a board-level packaging structure, a board-level packaging method, and a board-level packaging system.BACKGROUND

[0003] System on wafer (SoW) integrates a certain number of computing chips onto a whole wafer as a single unit, forming chip systems with high-performance computing (HPC) capabilities.

[0004] SoW uses the fan-out (FO) technology with a glass carrier substrate as the carrier to rearrange computing chips on a wafer. After forming a molding layer and a redistribution layer that interconnects the computing chips, the carrier substrate is removed. Power devices are interconnected with the computing chips via flip-chip bonding on the wafer to form an entire SoW.

[0005] Due to limitations of wafer size, the overall performance of a single SoW system is constrained.

[0006] To address the above issues, there exist needs for a board-level packaging structure, packaging method, and packaging system. The disclosed structures and methods are directed to at least partially alleviating problems set forth above and to solving other problems in the art.SUMMARY

[0007] One aspect of the present disclosure provides a structure for board-level packaging. The structure for board-level packaging includes a square panel, bridge chips disposed on a surface of the square panel, a molding layer disposed on the surface of the square panel and encapsulating the bridge chips, a redistribution layer disposed on a surface of the molding layer opposite to the square panel and on bump surfaces of the bridge chips and electrically connected to the bridge chips, a computing chip layer, and a connection module. The computing chip layer and the connection module each are disposed on the redistribution layer and electrically connected to the redistribution layer.

[0008] In another aspect of the present disclosure, a method for board-level packaging includes providing a square panel, mounting bridge chips on a surface of the square panel, forming a molding layer on the surface of the square panel to encapsulate the bridge chips, thinning the molding layer to expose bumps of the bridge chips, forming a first redistribution layer on a surface of the molding layer opposite to the square panel and on surfaces of the bumps, and arranging a computing chip layer and a connection module on the first redistribution layer.

[0009] In another aspect of the present disclosure, a system for board-level packaging includes at least one structure for board-level packaging. One of the at least one structure for board-level packaging includes a square panel, bridge chips disposed on a surface of the square panel, a molding layer disposed on the surface of the square panel and encapsulating the bridge chips, a redistribution layer disposed on a surface of the molding layer opposite to the square panel and on bump surfaces of the bridge chips and electrically connected to the bridge chips, acomputing chip layer, and a connection module. The computing chip layer and the connection module each are disposed on the redistribution layer and electrically connected to the redistribution layer. The one of the at least one structure for board-level packaging is electrically connected with another of the at least one structure for board-level packaging through the connection module.

[0010] Other aspects or embodiments of the present disclosure can be understood by those skilled in the art in light of the description, the claims, and the drawings of the present disclosure.BRIEF DESCRIPTION OF THE DRAWINGS

[0011] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present disclosure.

[0012] FIG. 1 is a cross-sectional view of a board-level packaging structure according to an embodiment of the present disclosure.

[0013] FIG. 2 is a cross-sectional view of a board-level packaging structure according to another embodiment of the present disclosure.

[0014] FIG. 3 is a cross-sectional view of a board-level packaging structure according to another embodiment of the present disclosure.

[0015] FIG. 4 is a cross-sectional view of a board-level packaging structure according to another embodiment of the present disclosure.

[0016] FIG. 5 is a plan view of a board-level packaging structure according to another embodiment of the present disclosure.

[0017] FIG. 6 is a schematic flowchart of a board-level packaging method according to another embodiment of the present disclosure.

[0018] FIGS. 7 to 12 are schematic process diagrams of a board-level packaging method according to an embodiment of the present disclosure.

[0019] FIG. 13 is a schematic diagram of mounting bridge chips and data relay chips according to another embodiment of the present disclosure.

[0020] FIG. 14 is a cross-sectional view of a board-level packaging structure with mounted data relay chips according to another embodiment of the present disclosure.

[0021] FIG. 15 is a cross-sectional view of a board-level packaging structure with mounted data relay chips according to another embodiment of the present disclosure.

[0022] FIG. 16 is a schematic plan view of a board-level packaging system according to another embodiment of the present disclosure.

[0023] FIG. 17 is a cross-sectional view of a board-level packaging structure according to yet another embodiment of the present disclosure.

[0024] FIG. 18 is a cross-sectional view of a board-level packaging structure according to yet another embodiment of the present disclosure.

[0025] FIG. 19 is a plan view of a board-level packaging structure according to yet another embodiment of the present disclosure.

[0026] FIG. 20 is a schematic structural diagram of a board-level packaging system according to yet another embodiment of the present disclosure.

[0027] FIG. 21 is a schematic flowchart of a board-level packaging method according to another embodiment of the present disclosure.

[0028] FIGS. 22 to 36 are schematic process flow diagrams of a board-level packaging method according to yet another embodiment of the present disclosure.

[0029] FIGS. 37 to 51 are schematic process flow diagrams of a board-level packaging method according to yet another embodiment of the present disclosure.

[0030] FIG. 52 is a schematic structural diagram of a board-level packaging system according to yet another embodiment of the present disclosure.DETAILED DESCRIPTION

[0031] Reference will now be made in detail to exemplary embodiments of the disclosure, which are illustrated in the accompanying drawings. Wherever possible, the same reference numbers will be used throughout the drawings to refer to the same or like parts.

[0032] It is evident that the described embodiments are merely a part of the embodiments of the present disclosure, rather than all of them. Based on the embodiments of the present disclosure, all other embodiments obtained by those of ordinary skill in the art without creative efforts shall fall within the protection scope of the present disclosure.

[0033] Furthermore, the described features, structures, or characteristics may be combined in any suitable manner in one or more embodiments. In the following description, numerous specific details are provided to give a thorough understanding of the embodiments of the present disclosure. However, those skilled in the art will recognize that the technical solutions of the present disclosure may be practiced without one or more of the specific details, or other methods, components, devices, steps, and so on may be employed. In other instances, well-known methods, devices, implementations, or operations are not shown or described in detail to avoid obscuring aspects of the present disclosure.

[0034] The flowcharts shown in the accompanying drawings are merely illustrative and do not necessarily include all content and operations / steps, nor must they be executed in the described order. For example, some operations / steps may be further broken down, while others may be combined or partially combined. Therefore, the actual execution order may vary depending on the circumstances.

[0035] It should be understood that although terms such as first, second, and third may be used in the present disclosure to describe various components, these components should not be limited by these terms. These terms are only used to distinguish one component from another. Thus, a first component discussed below may be referred to as a second component without departing from the teachings of the present disclosure. As used herein, the term "and / or" includes any one of the associated listed items and all combinations thereof.

[0036] Those skilled in the art may understand that the accompanying drawings are merely schematic diagrams of exemplary embodiments. The modules or processes in the drawings are not necessarily required for implementing the present disclosure and therefore should not be construed as limiting the protection scope of the present disclosure.

[0037] Embodiments of the present disclosure provide a board-level packaging structure, a board-level packaging method, and a board-level packaging system.

[0038] In one aspect, the board-level packaging structure includes:

[0039] a square panel;

[0040] bridge chips disposed on a surface of the square panel;

[0041] a molding layer disposed on the surface of the square panel and encapsulating the bridge chips;

[0042] a redistribution layer disposed on a surface of the molding layer opposite to the square panel and on bump surfaces of the bridge chips, and electrically connected to the bridge chips; and

[0043] a computing chip layer and a connection module each disposed on the redistribution layer and electrically connected to the redistribution layer.

[0044] Optionally, the board-level packaging structure further includes data relay chips. The data relay chips are disposed on the surface of the square panel and encapsulated within the molding layer.

[0045] Optionally, the square panel includes a glass panel.

[0046] Optionally, the connection module includes connectors disposed on the redistribution layer and cables disposed on the connectors.

[0047] Optionally, the connection module further includes optoelectronic conversion chips disposed on the redistribution layer and optical fibers disposed on the optoelectronic conversion chips.

[0048] In another aspect of the present disclosure, the board-level packaging method includes:

[0049] providing a square panel;

[0050] mounting bridge chips on a surface of the square panel;

[0051] forming a molding layer on the surface of the square panel, wherein the molding layer encapsulates bridge chips, and the molding layer is thinned until bumps of the bridge chips are exposed;

[0052] forming a redistribution layer on a surface of the molding layer opposite to the square panel and on surfaces of the bumps; and

[0053] mounting a computing chip layer and a connection module on the redistribution layer.

[0054] Optionally, when mounting the bridge chips onto the surface of the square panel, the method further includes:

[0055] mounting data relay chips on the surface of the square panel.

[0056] Optionally, mounting the connection module onto the redistribution layer includes:

[0057] mounting connectors provided with cables onto the redistribution layer; or

[0058] mounting optoelectronic conversion chips provided with optical fibers onto the redistribution layer.

[0059] Optionally, the square panel is a glass panel.

[0060] In yet another aspect of the present disclosure, the board-level packaging system is provided that includes at least one board-level packaging structure as described above.

[0061] When the board-level packaging system includes multiple board-level packaging structures, the board-level packaging structures are electrically connected to each other through the connection module.

[0062] In the board-level packaging structure, packaging method, and packaging system, each board-level packaging structure utilizes a large-area square panel, increasing chip capacity, area utilization, and input / output (I / O) density. The system performance is enhanced. This solves problems of limited performance in a single SoW system and achieves high computing power integration. The computing chip layer achieves high-density interconnects by means of multiple bridge chips. Fine line structures are no longer needed in a redistribution layer (RDL) .

[0063] In order to make the objects, features, and advantages of the present disclosure more obvious and understandable, exemplary embodiments of the present disclosure will be described in detail below in conjunction with the accompanying drawings.

[0064] As shown in FIGS. 1 to 5, one aspect of embodiments of the present disclosure provides a board-level packaging structure 100. The board-level packaging structure 100 includes a square panel 22, bridge chips 24, a molding layer 26, a redistribution layer, computing chip layers 32, and a connection module.

[0065] As used herein, the term “bridge chip” indicates a chip containing an undoped semiconductor substrate or a dielectric substrate with a functional surface and a non-functional surface that are opposite to each other. Metal layers (or metal lines) are provided on and / or below the functional surface. Optionally, conductive bumps connected to the metal layers are provided on the functional surface as contacts. Bridge chips may be connected to other components of a package (e.g., a redistribution layer) for interconnects.

[0066] As used herein, the term “computing chip layer” indicates a structural part of a package that contains one or more chips (e.g., computing chips) arranged, packaged, or formed in the package. As used herein, the term “connection module” indicates a structural part of a package that contains one or more connectors arranged, packaged, or formed in the package. As used herein, the term “power management module” indicates a structural part of a package that contains one or more power management chips arranged, packaged, or formed in the package.

[0067] The bridge chips 24 are disposed on a surface of the square panel 22. Optionally, non-functional surfaces of the bridge chips 24 are disposed on the surface of the square panel 22. The bridge chips 24 are arranged in a matrix. The number and distribution of the bridge chips 24 are not specifically limited and may be selected according to actual needs.

[0068] The molding layer 26 is disposed on the surface of the square panel 22 and encapsulates the bridge chips 24, providing protection for the bridge chips 24.

[0069] The redistribution layer is disposed on a surface of the molding layer 26 opposite to the square panel 22 and on bump surfaces of the bridge chips 24, and is electrically connected to the bridge chips 24.

[0070] The computing chip layers 32 and the connection module are both disposed on the redistribution layer and electrically connected to the redistribution layer. Optionally, as shown in FIGS. 1 to 5, the computing chip layers 32 are arranged in a central region of the redistribution layer, and the connection module is arranged in an edge region of the redistribution layer.

[0071] In some embodiments, the board-level packaging structure uses a large-area square panel, which increases the chip capacity, area utilization, and I / O density, and enhances system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration. The computing chip layer achieves high-density interconnects by means of the bridge chips. It no longer needs relying on building fine line structures in a redistribution layer.

[0072] Optionally, as shown in FIGS. 1 to 4, the redistribution layer includes a dielectric layer 28 and metal layers 30. The dielectric layer 28 is formed on the surface of the molding layer 26 opposite to the square panel 22 and on the bump surfaces of the bridge chips 24. The dielectric layer 28 is provided with openings. Each opening is provided with the metal layer 30. The metal layers 30 are electrically connected to the bridge chips 24.

[0073] Optionally, as shown in FIGS. 3 and 4, the board-level packaging structure further includes data relay chips 42. In some cases, the data relay chips may include dynamic random access memory (DRAM) chips and static random access memory (SRAM) chips. The data relay chips 42 are disposed on the surface of the square panel 22 and encapsulated within the molding layer 26. That is, the bridge chips 24 and data relay chips 42 are all arranged on the surface of the square panel 22.

[0074] In some embodiments, the board-level packaging structure may improve the data transmission rate through providing and utilizing the data relay chips.

[0075] Optionally, the square panel 22 includes a glass panel. The size of the square panel 22 is not specifically limited and may be selected according to actual needs. For example, the width of a square panel as used herein (e.g., the square panel 22) may be 300-700 millimeters. The shape of the square panel is square or substantially close to a square. Alternatively, arectangular panel or a panel of another shape may also be used in some embodiments.

[0076] In the existing technology, a carrier substrate is stripped during a packaging process, and the final packaging structure does not contain the carrier substrate. However, the board-level packaging structure retains the square glass panel, which effectively controls the warpage issue of the board-level packaging structure by using the rigidity of the glass panel. It solves mismatch problems of the coefficient of thermal expansion (CTE) between a large-area epoxy molding compound (EMC) and a chip, and improves the reliability of the board-level packaging structure.

[0077] Optionally, as shown in FIGS. 1 and 3, the connection module includes connectors 34 disposed on the redistribution layer and cables 36 disposed on the connectors 34.

[0078] Optionally, as shown in FIG. 5, the connectors 34 are arranged on the redistribution layer in an edge region of the square panel 22, and each connector 34 is provided with a cable 36.

[0079] As shown in FIGS. 2 and 4, in some other embodiments, the connection module 34 further includes optoelectronic conversion chips 38 disposed on the redistribution layer and optical fibers 40 disposed on the optoelectronic conversion chips 38.

[0080] Optionally, as shown in FIG. 5, the optoelectronic conversion chips 38 are disposed on the redistribution layer in an edge region of the square panel 22. Each optoelectronic conversion chips 38 is provided with an optical fiber 40.

[0081] In some cases, the computing chip layer 32 may only include computing chips, such as central processing units (CPUs) , graphics processing units (GPUs) , system-on-a-chip (SoC) , and so on. Optionally, the computing chip layer 32 may include computing chips and memory chips (e.g., DRAM chips) . Alternatively, the computing chip layer 32 may also include other types of chips. The chips in the computing chip layer 32 are electrically interconnected through the redistribution layer and the bridge chips 24.

[0082] In some embodiments, according to the area of the square panel, the computing chip layers 32 are distributed in a matrix, which increases the chip capacity, area utilization, and I / O density of the entire packaging structure.

[0083] It should be noted that the type and quantity of the computing chip layers 32 are not specifically limited and may be selected according to actual needs.

[0084] As shown in FIG. 6, in some embodiments, a board-level packaging method S100 is provided. The board-level packaging method S100 includes the following.

[0085] At S110, a square panel is provided.

[0086] As shown in FIG. 7, the square panel 22 is provided. In some embodiments, the square panel 22 is a glass panel.

[0087] The board-level packaging structure retains the square glass panel, which effectively controls the warpage of the board-level packaging structure by utilizing the rigidity of the glass panel, and solves CTE mismatch problems between a large-area EMC and a chip. It improves the reliability of the board-level packaging structure.

[0088] At S120, bridge chips are mounted onto the surface of the square panel.

[0089] As shown in FIG. 7, non-functional surfaces of the bridge chips 24 are attached onto the surface of the square panel 22. The bridge chips 24 are configured in a matrix pattern. The number and distribution manner of the bridge chips 24 are not specifically limited in the embodiments and may be selected according to actual needs.

[0090] Optionally, when mounting the bridge chips 24 onto the surface of the square panel 22, the method S100 further includes the following.

[0091] As shown in FIG. 13, data relay chips 42 are mounted onto the surface of the square panel 22. In some embodiments, the data relay chips 42 and the bridge chips 24 are mounted on the surface of the square panel 22. The data relay chips 42 may be used to improve the data transmission rate.

[0092] FIGS. 14 and 15 are schematic diagrams showing structures of the board-level packaging structure 100 after the bridge chips 24 and the data relay chips 42 are mounted on the square panel 22.

[0093] At S130, a molding layer is formed on the surface of the square panel. The molding layer encapsulates the bridge chips, and is thinned until bumps of the bridge chips are exposed.

[0094] As shown in FIG. 8, the molding layer 26 is formed on a side of the square panel 22 facing the bridge chips 24. The molding layer 26 encapsulates the bridge chips 24 and provides protection for the bridge chips 24.

[0095] As shown in FIG. 9, the side of the molding layer 26 opposite to the square panel 22 is thinned through a grinding process to expose the bumps on the functional surfaces of the bridge chips 24.

[0096] At S140, a redistribution layer is formed on a surface of the molding layer opposite to the square panel and on the surfaces of the bumps.

[0097] As shown in FIG. 10, a dielectric layer 28 is formed by coating the surface of the molding layer 26 opposite to the square panel 22 and the surfaces of the bumps over the functional surfaces of the bridge chips 24.

[0098] Then, the dielectric layer 28 is patterned through photolithography and etching processes to form openings in the dielectric layer 28.

[0099] Thereafter, metal layers 30 are formed in the openings through a process such as electroplating or sputtering. The metal layers 30 are electrically connected to the bridge chips 24.

[0100] At S150, computing chip layers and connection modules are mounted onto the redistribution layer.

[0101] As shown in FIGS. 11-12 and 14-15, in some embodiments, the board-level packaging structure 100 includes the computing chip layers 32 arranged in a central region of the redistribution layer and the connection modules arranged in an edge region of the redistribution layer.

[0102] As shown in FIGS. 11 and 14, in some embodiments, mounting the connection modules in the edge region of the redistribution layer includes mounting the connectors 34 provided with cables 36 in the edge region of the redistribution layer. As such, the connectors 34 are distributed in the edge region of the square panel 22.

[0103] As shown in FIGS. 12 and 15, in some embodiments, mounting the connection modules in the edge region of the redistribution layer further includes mounting optoelectronic conversion chips 38 provided with optical fibers 40 in the edge region of the redistribution layer. Thus, the optoelectronic conversion chips 38 are distributed in the edge region of the square panel 22. The specific type of the connection modules is not limited and may be selected according to actual needs.

[0104] The board-level packaging method of some embodiments includes providing a square panel; mounting bridge chips onto a surface of the square panel; forming a molding layer on the surface of the square panel, wherein the molding layer encapsulates the bridge chips, and the molding layer is thinned until bumps of the bridge chips are exposed; forming a redistribution layer on a surface of the molding layer opposite to the square panel and on surfaces of the bumps; and mounting computing chip layers and connection modules onto the redistribution layer. The board-level packaging structure uses a large-area square panel, increasing the chip capacity, area utilization, and I / O density, thereby enhancing the system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration. The computing chip layer achieves high-density interconnects by means of the bridge chips, no longer needing to rely on making fine line structures in a redistribution layer.

[0105] As shown in FIG. 16, in some embodiments, a board-level packaging system A is provided that includes at least one board-level packaging structure 100 as described above. The structural features of the board-level packaging structure 100 have been described above in detail and will not be repeated here.

[0106] Optionally, the board-level packaging system A includes board-level packaging structures 100 that are electrically connected to each other through connection modules.

[0107] In some embodiments, the board-level packaging structures 100 may be electrically connected to each other via the cables 36 of the connectors 34, forming the board-level packaging system A shown in FIG. 16.

[0108] In some other embodiments, the board-level packaging structures 100 may be connected to each other via the optical fibers 40 of the optoelectronic conversion chips 38, also forming the board-level packaging system A shown in FIG. 16.

[0109] It should be noted that, in some embodiments, the method of connection or electrical connection between the board-level packaging structures 100 is not specifically limited and may be selected according to actual needs.

[0110] It should be further noted that the number of the board-level packaging structures 100 in the board-level packaging system A is not specifically limited and may be selected according to the size of the board-level packaging structures.

[0111] The board-level packaging system of some embodiments of the present disclosure includes at least one board-level packaging structure as described above. The board-level packaging structure uses a large-area square panel, increasing chip capacity, area utilization, and I / O density, thereby enhancing the system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration. The computing chip layer achieves high-density interconnects by means of the bridge chips, no longer needing to rely on forming fine line structures in a redistribution layer.

[0112] In some other embodiments, the present disclosure provides a board-level packaging structure and packaging system. The board-level packaging structure includes:

[0113] a square panel provided with first vertical interconnect structures penetrating the thickness of the square panel;

[0114] a molding layer disposed on a first surface of the square panel and provided with second vertical interconnect structures penetrating the thickness of the molding layer and electrically connected to the first vertical interconnect structures;

[0115] bridge chips disposed on the first surface of the square panel and encapsulated in the molding layer;

[0116] a computing chip module and a first connection module, disposed on a side of the molding layer opposite to the square panel, and electrically connected to the bridge chips and the second vertical interconnect structures, respectively; and

[0117] a power management module and a second connection module, disposed on a second surface of the square panel and electrically connected to the first vertical interconnect structures.

[0118] Optionally, the computing chip module includes a first redistribution layer and computing chip layers.

[0119] The first redistribution layer is disposed on a surface of the molding layer opposite to the square panel, and electrically connected to the bridge chips and the second vertical interconnect structures, respectively.

[0120] The computing chip layers are disposed on the first redistribution layer and electrically connected to the first redistribution layer.

[0121] In some embodiments, the computing chip layers include computing chips. In some other embodiments, the computing chip layers include computing chips and memory chips.

[0122] Optionally, the first connection module includes first connectors disposed on the first redistribution layer and first cables disposed on the first connectors.

[0123] Optionally, the first connection module further includes optoelectronic conversion chips disposed on the first redistribution layer and optical fibers disposed on the optoelectronic conversion chips.

[0124] Optionally, the power management module includes a second redistribution layer and a power management chip.

[0125] The second redistribution layer is disposed on the second surface of the square panel and electrically connected to the first vertical interconnect structures.

[0126] The power management chip is disposed on the second redistribution layer and electrically connected to the second redistribution layer.

[0127] Optionally, the second connection module is disposed on the second redistribution layer and electrically connected to the second redistribution layer.

[0128] Optionally, the second connection module includes second connectors disposed on the second redistribution layer and second cables disposed on the second connectors.

[0129] Optionally, the square panel includes a glass panel.

[0130] In some embodiments, the present disclosure provides a board-level packaging system that includes at least one board-level packaging structure as described above.

[0131] When the board-level packaging system includes board-level packaging structures, the board-level packaging structures are electrically connected to each other through the first connection modules and the second connection modules, respectively.

[0132] The board-level packaging structures, as illustrated above, use a large-area square panel. It increases chip capacity, area utilization, and I / O density, thereby enhancing system performance. It solves the problem of limited performance in a single SoW system and achieves high computing power integration. The computing chip module achieves high-density interconnects by means of the bridge chips. It no longer needs building fine line structures in a redistribution layer. The first surface of the square panel is provided with the computing chip module and the first connection module. The second surface of the square panel is provided with the power management module and the second connection module. Backside vertical power supply of the square panel is achieved through the first vertical interconnect structures and the second vertical interconnect structures, effectively shortening the transmission path.

[0133] As shown in FIGS. 17 to 19, in some embodiments, the present disclosure provides a board-level packaging structure 200. The board-level packaging structure 200 includes a square panel 222, bridge chips 224, a molding layer 226, a computing chip module, afirst connection module, a power management module, and a second connection module.

[0134] The square panel 222 is provided with first vertical interconnect structures 246 that penetrate through its thickness (i.e., penetrating the square panel 222 along its thickness direction or a direction perpendicular to the top and bottom surfaces of the square panel 222) .

[0135] Optionally, the square panel 222 is a glass panel. In the existing technology, acarrier substrate is stripped during a packaging process, and the final packaging structure does not contain the carrier substrate. However, board-level packaging structures (e.g., the structure 200) of the present disclosure retain square glass panels, effectively controlling the warpage of the board-level packaging structures by utilizing the rigidity of the glass panels. It solves the CTE mismatch problems between a large-area EMC and a chip, and improves the reliability of the board-level packaging structure.

[0136] In some embodiments, the first vertical interconnect structures 246 may include through glass vias (TGVs) . The TGVs enable electrical connection between components on both sides of the square panel 222.

[0137] The molding layer 226 is disposed on a first surface of the square panel 222. The molding layer 226 is provided with second vertical interconnect structures 248 that penetrate through its thickness and are electrically connected to the first vertical interconnect structures 246.

[0138] Optionally, as shown in FIGS. 17 and 18, the molding layer 226 is disposed on the top surface of the square panel 222. In some embodiments, the second vertical interconnect structures 248 include through molding vias (TMVs) . The TMVs enable electrical connection between components on both sides of the molding layer 226.

[0139] The bridge chips 224 are disposed on the first surface of the square panel 222 and encapsulated within the molding layer 226. Optionally, as shown in FIGS. 17 and 18, the bridge chips 224 may be disposed on the top surface of the square panel 222 and encapsulated in the molding layer 226.

[0140] The computing chip module and the first connection module are disposed on a side of the molding layer 226 opposite to the square panel 222, and electrically connected to the bridge chips 224 and the second vertical interconnect structures 248, respectively.

[0141] The power management module and the second connection module are disposed on a second surface of the square panel 222 and electrically connected to the first vertical interconnect structures 246. Optionally, as shown in FIGS. 18 and 19, the power management module and the second connection module may be disposed on the bottom surface of the square panel 222 and electrically connected to the first vertical interconnect structures 246.

[0142] Optionally, the first connection module and the second connection module may be used for electrical connection among multiple board-level packaging structures.

[0143] The board-level packaging structure, as illustrated above, uses a large-area square panel. It increases the chip capacity, area utilization, and I / O density, thereby enhancing system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration. The computing chip module achieves high-density interconnects by means of the bridge chips, no longer needing to rely on building fine line structures within a redistribution layer. The first surface of the square panel is provided with the computing chip module and the first connection module, and the second surface of the square panel is provided with the power management module and the second connection module. Backside vertical power supply of the square panel is achieved through the first vertical interconnect structures and the second vertical interconnect structures, effectively shortening the transmission path.

[0144] Optionally, as shown in FIGS. 17 to 19, the computing chip module is disposed in a central region of the molding layer 226, and the first connection module is disposed in an edge region of the molding layer 226. That is, the computing chip module is located in the central region of the first surface of the square panel 222, and the first connection module is located in the edge region of the first surface of the square panel 222.

[0145] Optionally, as shown in FIGS. 17 and 18, the computing chip module includes a first redistribution layer and computing chip layers 232.

[0146] The first redistribution layer is formed on the surface of the molding layer 226 opposite to the square panel 222, and is electrically connected to the bridge chips 224 and the second vertical interconnect structures 248, respectively.

[0147] The computing chip layers 232 are disposed on the first redistribution layer and electrically connected to the first redistribution layer.

[0148] In some embodiments, the computing chip layers 232 may only include computing chips. Optionally, the computing chip layers 232 may include computing chips and memory chips. Further, the computing chip layers 232 may also include other types of chips. The chips in the computing chip layer 232 are electrically interconnected through the first redistribution layer and the bridge chips 224. According to the area of the square panel 222, the computing chip layers 232 are distributed in a matrix, which may increase the chip capacity, area utilization, and I / O density of the entire packaging structure.

[0149] It should be noted that the type and quantity of the computing chip layers 232 are not specifically limited and may be selected according to actual needs.

[0150] Optionally, as shown in FIGS. 17 and 18, the first redistribution layer includes a first dielectric layer 228 and a first metal layer 230. The first dielectric layer 228 is formed on the surface of the molding layer 226 opposite to the square panel 222, the functional surfaces of the bridge chips 224, and surfaces of the second vertical interconnect structures 248 opposite to the square panel 222. The first dielectric layer 228 includes first openings, and the first openings are provided with the first metal layers 230. The first metal layers 230 are electrically connected to the bridge chips 224 and the second vertical interconnect structures 248, respectively. In some embodiments, the first dielectric layer 228 may include a polyimide (PI) layer, and the first metal layer 230 may include a metal layer (e.g., a copper layer) .

[0151] In some embodiment, high-density interconnection of the computing chip layers may be achieved by providing and using the first redistribution layer.

[0152] Optionally, as shown in FIG. 17, the first connection module includes first connectors 234 disposed on the first redistribution layer and first cables 236 disposed on the first connectors 234.

[0153] Optionally, as shown in FIG. 17, the first connectors 234 are disposed on the first metal layer 230 in an edge region of the square panel 222, and each first connector 234 is provided with a first cable 236.

[0154] It should be noted that the number of the first connectors 234 is not specifically limited and may be selected according to actual needs.

[0155] Optionally, as shown in FIG. 18, the first connection module further includes optoelectronic conversion chips 238 disposed on the first redistribution layer and optical fibers 240 disposed on the optoelectronic conversion chips 238.

[0156] Optionally, as shown in FIG. 18, the optoelectronic conversion chips 238 are disposed on the first metal layers 230 in edge regions of the square panel 222, and each optoelectronic conversion chip 238 is provided with an optical fiber 240.

[0157] It should be noted that the number of the optoelectronic conversion chips 238 is not specifically limited and may be selected according to actual needs.

[0158] It should be further noted that the type of the first connection module is not specifically limited and may be selected according to actual needs.

[0159] Optionally, as shown in FIGS. 17 and 18, the power management module includes a second redistribution layer and power management chips 256. The second redistribution layer is disposed on the second surface of the square panel 222 and electrically connected to the first vertical interconnect structures 246. The power management chips 256 are disposed on the second redistribution layer and electrically connected to the second redistribution layer.

[0160] In some embodiments, high-density interconnection of the power management chips is achieved through the second redistribution layer. Backside vertical power supply of the square panel is achieved by providing the power management chips on the second surface of the square panel, effectively shortening the transmission path.

[0161] Optionally, as shown in FIGS. 17 and 18, the second redistribution layer includes a second dielectric layer 252 and second metal layers 254. The second dielectric layer 252 is arranged on the second surface of the square panel 222 and surfaces of the first vertical interconnect structures 246 facing the power management chip 256. The second dielectric layer 252 includes second openings. The second openings are provided with the second metal layers 254. In some embodiments, the second dielectric layer 252 may be a PI layer, and the second metal layers 254 may be copper layers.

[0162] Optionally, as shown in FIG. 17 and FIG. 18, the second connection module is disposed on the second redistribution layer and electrically connected to the second redistribution layer. In some cases, the second connection module is disposed on the second metal layer 254 and electrically connected to the second metal layers 254.

[0163] Optionally, as shown in FIGS. 17 and 18, the second connection module includes second connectors 234'disposed on the second redistribution layer and second cables 236'disposed on the second connectors 234'.

[0164] As shown in FIGS. 17 and 18, in some embodiments, the second connectors 234'may be distributed spaced apart from the power management chips 256. Optionally, the second connectors 234'may be disposed in an edge region of the second surface of the square panel 222. The number and distribution of the second connectors 234'are not specifically limited and may be selected according to actual needs.

[0165] Optionally, the square panel 222 includes a glass panel.

[0166] In the existing technology, a carrier substrate is stripped during a packaging process, and the final packaging structure does not contain the carrier substrate. However, the board-level packaging structures of the present disclosure retain the square glass panels, effectively controlling the warpage of the board-level packaging structures by utilizing the rigidity of glass panels. It solves the problem of CTE mismatch between a large-area EMC and a chip in the existing technology, and improves the reliability of board-level packaging structures. Additionally, the retained square panel is provided with first vertical interconnect structures, achieving vertical interconnection in the packaging structures and effectively shortening the transmission path.

[0167] As shown in FIG. 19, another aspect of the present disclosure provides a board-level packaging system B1 that includes at least one board-level packaging structure 200 as described above. The structural features of the board-level packaging structure 200 have been described in detail and will not be repeated here.

[0168] In some embodiments, the board-level packaging system B1 includes board-level packaging structures 200. The board-level packaging structures 200 are electrically connected to each other through the first connection module and the second connection module, respectively.

[0169] As shown in FIG. 17, in some embodiments, the board-level packaging structures 200 may be electrically connected to each other through the first cables 236 and the second cables 236', respectively, which may be used to form a board-level packaging system B2 as shown in FIG. 20.

[0170] As shown in FIG. 18, in some embodiments, the board-level packaging structures 200 may be connected to each other through the optical fibers 240 and the second cables 236', respectively, which may be used to form the board-level packaging system B2 as shown in FIG. 20.

[0171] It should be noted that, the method of electrical connection between the board-level packaging structures 200 is not specifically limited and may be selected according to actual needs.

[0172] It should be further noted that the number of board-level packaging structures 200 in the board-level packaging system B2 is not specifically required and may be selected according to the size of the board-level packaging structures.

[0173] The board-level packaging system of embodiments of the present disclosure includes at least one board-level packaging structure as described above. The board-level packaging structure uses a large-area square panel, increasing chip capacity, area utilization, and I / O density, thereby enhancing the system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration. The computing chip layer achieves high-density interconnects by means of the bridge chips, no longer needing to rely on making fine line structures within a redistribution layer. The first surface of the square panel is provided with the computing chip module and the first connection module. The second surface of the square panel is provided with the power management module and the second connection module. Backside vertical power supply of the square panel is achieved through the first vertical interconnect structures and the second vertical interconnect structures, effectively shortening the transmission path.

[0174] In some embodiments, the present disclosure further provides a board-level packaging method and a board-level packaging structure. The board-level packaging method includes:

[0175] providing a square panel, and fixing bridge chips to a first surface of the square panel;

[0176] forming a molding layer on the first surface of the square panel to encapsulate the bridge chips;

[0177] forming first conductive pillars penetrating through the thickness of the molding layer;

[0178] forming a first redistribution layer on a surface of the molding layer opposite to the square panel and on functional surfaces of the bridge chips, wherein the first redistribution layer is electrically connected to the first conductive pillars and the bridge chips, respectively;

[0179] forming second conductive pillars penetrating the thickness of the square panel and electrically connected to the first conductive pillars;

[0180] forming a second redistribution layer on a second surface of the square panel, wherein the second redistribution layer is electrically connected to the second conductive pillars; and

[0181] forming a power management module on the second redistribution layer, and forming a computing chip module on the first redistribution layer.

[0182] Optionally, forming the second conductive pillars penetrating the thickness of the square panel and electrically connected to the first conductive pillars includes:

[0183] drilling holes on the second surface of the square panel to form through holes penetrating through the thickness of the square panel, wherein positions of the through holes correspond to positions of the first conductive pillars; and

[0184] electroplating a conductive material in the through holes to form the second conductive pillars.

[0185] Optionally, forming the second conductive pillars penetrating the thickness of the square panel and electrically connected to the first conductive pillars further includes the following.

[0186] When the square panel is provided, the first surface of the square panel is provided with blind holes extending towards the second surface. The blind holes are provided with a conductive material, and positions of the blind holes correspond to positions of the first conductive pillars.

[0187] After the first redistribution layer is formed, a thinning process is performed on the second surface of the square panel to expose the blind holes, creating the second conductive pillars penetrating the thickness of the square panel.

[0188] Optionally, forming the power management module on the second redistribution layer includes:

[0189] arranging power management chips and first connectors on the second redistribution layer.

[0190] Optionally, forming the computing chip module on the first redistribution layer includes:

[0191] arranging computing chip layers and second connectors on the first redistribution layer. The computing chip layers at least include multiple computing chips.

[0192] Optionally, forming the computing chip module on the first redistribution layer further includes:

[0193] arranging computing chip layers and optoelectronic conversion chips on the first redistribution layer. The computing chip layers at least include computing chips.

[0194] Optionally, after forming the molding layer, the method further comprises:

[0195] thinning a side of the molding layer opposite to the square panel to expose the functional surfaces of the bridge chips.

[0196] Optionally, forming the first conductive pillars penetrating the thickness of the molding layer includes:

[0197] drilling holes on the side of the molding layer opposite to the square panel to form molding through holes penetrating the thickness of the molding layer; and

[0198] electroplating a conductive material in the molding through holes to form the first conductive pillars.

[0199] Optionally, the square panel includes a glass panel.

[0200] Another aspect of the present disclosure provides a board-level packaging structure. The board-level packaging structure may be formed using the board-level packaging method described above.

[0201] In the board-level packaging method of the present disclosure, a square panel is provided. The board-level packaging structure is formed on the square panel. Using a large-area square panel as a carrier substrate increases chip capacity, area utilization, and I / O density, thereby enhancing the system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration in the board-level packaging structure. The computing chip module achieves high-density interconnects through bridge chips, no longer needing to rely on building fine line structures within a redistribution layer. The first conductive pillars penetrating the thickness of the molding layer are formed. The second conductive pillars penetrating the thickness of the square panel are formed. The second conductive pillars are electrically connected to the first conductive pillars, achieving vertical interconnection in the packaging structure, and effectively shortening the transmission path.

[0202] As shown in FIG. 21, one aspect of embodiments of the present disclosure provides a board-level packaging method S300. The method S300 includes:

[0203] at S310, providing a square panel, and fixing bridge chips to a first surface of the square panel;

[0204] at S320, forming a molding layer on the first surface of the square panel to encapsulate the bridge chips;

[0205] at S330, forming first conductive pillars penetrating the thickness of the molding layer;

[0206] at S340, forming a first redistribution layer on a surface of the molding layer opposite to the square panel and on functional surfaces of the bridge chips, wherein the first redistribution layer is electrically connected to the first conductive pillars and the bridge chips, respectively;

[0207] at S350, forming second conductive pillars penetrating the thickness of the square panel and electrically connected to the first conductive pillars;

[0208] at S360, forming a second redistribution layer on a second surface of the square panel, wherein the second redistribution layer is electrically connected to the second conductive pillars; and

[0209] at S370, forming a power management module on the second redistribution layer, and forming a computing chip module on the first redistribution layer.

[0210] The board-level packaging method of the present disclosure includes providing a square panel and forming the board-level packaging structure on the square panel. Using a large-area square panel as the carrier substrate increases chip capacity, area utilization, and I / O density, thereby enhancing system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration in the board-level packaging structure. The computing chip module achieves high-density interconnects by using bridge chips, no longer needing to rely on building fine line structures within a redistribution layer. The first conductive pillars penetrating the thickness of the molding layer and the second conductive pillars penetrating the thickness of the square panel are formed. The first and second conductive pillars are electrically connected, achieving vertical interconnection in the packaging structure and effectively shortening the transmission path.

[0211] The board-level packaging method S300 according to embodiments of the present disclosure may be described in detail below with reference to several embodiments.

[0212] Embodiment 1

[0213] At S310, as shown in FIG. 22, a square panel 322 is provided. Optionally, a first surface of the square panel 322 is provided with blind holes 346'extending towards a second surface. The blind holes 346'are provided with a conductive material. As shown in FIG. 22, non-functional surfaces of bridge chips 324 are fixed to the first surface of the square panel 322.

[0214] In some embodiments, a large-area square panel as the carrier substrate increases chip capacity, area utilization, and I / O density, thereby enhancing the system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration in the board-level packaging structure.

[0215] At S320, as shown in FIG. 23, a molding layer 326 is formed on the first surface of the square panel 322. The molding layer 326 encapsulates the bridge chips 324. The molding layer 326 also provides protection for the bridge chips 324.

[0216] As shown in FIG. 24, a side of the molding layer 326 opposite to the square panel 322 is thinned by means such as grinding to expose bumps on the functional surfaces of the bridge chips 324.

[0217] At S330, as shown in FIG. 25, first conductive pillars 348 are formed that penetrate through the thickness of the molding layer 326.

[0218] In some embodiments, forming the first conductive pillars 348 includes: drilling holes on the side of the molding layer 326 opposite to the square panel 322 to form molding through holes penetrating the thickness of the molding layer, and electroplating a conductive material in the molding through holes to form the first conductive pillars 348. That is, the first conductive pillars 348 are TMVs.

[0219] At S340, as shown in FIG. 26, a first redistribution layer is formed on the surface of the molding layer 326 opposite to the square panel 322 and on the functional surfaces of the bridge chips 324. The first redistribution layer is electrically connected to the first conductive pillars 348 and the bridge chips 324, respectively.

[0220] Optionally, forming the first redistribution layer may include the following.

[0221] As shown in FIG. 26, a first dielectric layer 328 is formed on the surface of the molding layer 326 opposite to the square panel 322 and on the functional surfaces of the bridge chips 324. The first dielectric layer 328 is patterned to form first openings. First metal layers 330 are formed in the first openings. The first dielectric layer 328 may be a PI layer, and the first metal layers 330 may be metal layers such as copper layers.

[0222] As shown in FIG. 27, the first redistribution layer is fixed to a carrier substrate 350 using a temporary bonding adhesive. As shown in FIG. 28, the structure is flipped so that the carrier substrate 350 is at the bottom for supporting the structure.

[0223] At S350, second conductive pillars 346 are formed that penetrate the thickness of the square panel 322 and electrically connected to the first conductive pillars 348.

[0224] Optionally, as shown in FIG. 28, forming the second conductive pillars 346 may include following.

[0225] The second surface of the square panel 322 is thinned to expose the blind holes. The second conductive pillars 346 penetrating the thickness of the square panel 322 are made. That is, the second conductive pillars 346 are TGVs. The second conductive pillars 346 are electrically connected to the first conductive pillars 348, thereby achieving vertical interconnection between the two sides of the square panel 322.

[0226] In some embodiments, the first conductive pillars penetrating the thickness of the molding layer and the second conductive pillars penetrating the thickness of the square panel are formed. The first and second conductive pillars are electrically connected to form vertical interconnection in the packaging structure, effectively shortening the transmission path.

[0227] At S360, as shown in FIG. 29, a second redistribution layer is formed on the second surface of the square panel 322. The second redistribution layer is electrically connected to the second conductive pillars 346.

[0228] Optionally, forming the second redistribution layer includes: forming a second dielectric layer 352 on the second surface of the square panel 322, patterning the second dielectric layer 352 to form second openings, and forming second metal layers 354 in the second openings. The second metal layers 354 are electrically connected to the second conductive pillars 346. In some embodiment, the second dielectric layer 352 may be a PI layer, and the second metal layers 354 may be copper layers.

[0229] At S370, as shown in FIGS. 30 to 36, a power management module is formed on the second redistribution layer, and a computing chip module is formed on the first redistribution layer.

[0230] Optionally, forming the power management module on the second redistribution layer includes the following.

[0231] As shown in FIG. 30, power management chips 356 and first connectors 334 are arranged on the second redistribution layer. Optionally, the power management chips 356 and first connectors 334 are arranged on the second metal layer 354. The first connectors 334 are provided with first cables 336. The power management chips 356 are used to supply power to the board-level packaging structure, and the first connectors 334 enable electrical connection among board-level packaging structures.

[0232] It should be noted that the first connectors 334 and the power management chips 356 may be arranged spaced apart. In some cases, the first connectors 334 may also be disposed on the second redistribution layer in an edge region of the square panel 322, facilitating electrical connection between board-level packaging structures. The number and distribution positions of the first connectors 334 and the power management chips 356 are not specifically limited and may be selected according to actual needs.

[0233] Forming the computing chip module on the first redistribution layer may include the following.

[0234] As shown in FIG. 31, the intermediate package from FIG. 30 is clamped on a fixture 358 to achieve a suspended structure. As shown in FIG. 32, the intermediate package shown in FIG. 31 is flipped and the carrier substrate 350 is removed. As shown in FIG. 33, computing chip layers 332 and second connectors 334'are formed on the first redistribution layer. The second connectors 334'are provided with second cables 336'. The computing chip layers 332 at least include computing chips. The computing chip layer 332 may also include memory chips or other types of computing chips. The second connectors 334'are used for electrical connection among board-level packaging structures.

[0235] In some embodiments, arranging the computing chip module on the first redistribution layer include the following.

[0236] As shown in FIG. 34, computing chip layers 332 and optoelectronic conversion chips 338 are configured on the first redistribution layer. The optoelectronic conversion chips 338 are provided with optical fibers 340. The optical fibers 340 on the optoelectronic conversion chips 338 are used for connection among board-level packaging structures. The computing chip layers 332 at least include computing chips. Optionally, the computing chip layers 332 may also include memory chips or other types of computing chips.

[0237] As shown in FIGS. 35 and 36, the fixture 358 is removed to obtain the board-level packaging structure.

[0238] Optionally, the square panel 322 may include a glass panel.

[0239] In the existing technology, a carrier substrate is stripped during a packaging process, and the final packaging structure does not contain the carrier substrate. However, the board-level packaging structure of the present disclosure retains a square glass panel, effectively controlling the warpage of the board-level packaging structure by utilizing the rigidity of the glass panel, solving the problem of CTE mismatch between a large-area EMC and a chip in the existing technology, and improving the reliability of the board-level packaging structure. Additionally, the retained square panel is provided with second conductive pillars, achieving vertical interconnection in the packaging structure and effectively shortening the transmission path.

[0240] Embodiment 2

[0241] At S310, as shown in FIG. 37, a square panel 322 is provided, and non-functional surfaces ofbridge chips 324 are fixed on a first surface of the square panel 322. In some embodiments, using a large-area square panel as the carrier substrate increases chip capacity, area utilization, and I / O density, thereby enhancing the system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration in the board-level packaging structure.

[0242] It should be noted that the number of the bridge chips 324 is not specifically limited and may be determined according to actual needs.

[0243] At S320, as shown in FIG. 38, a molding layer 326 is formed on the first surface of the square panel 322. The molding layer 326 encapsulates the bridge chips 324. The molding layer 326 also provides protection for the bridge chips 324.

[0244] As shown in FIG. 39, a side of the molding layer 326 opposite to the square panel 322 is thinned by a method such as grinding to expose bumps on the functional surfaces of the bridge chips 324.

[0245] At S330, as shown in FIG. 40, first conductive pillars 348 penetrating the thickness of the molding layer 326 are formed.

[0246] In some embodiments, forming the first conductive pillars 348 includes: drilling holes on the side of the molding layer 326 opposite to the square panel 322 to form molding through holes penetrating the thickness of the molding layer, and electroplating a conductive material in the molding through holes to form the first conductive pillars 348. That is, the first conductive pillars 348 are TMVs.

[0247] At S340, as shown in FIG. 41, a first redistribution layer is made on a surface of the molding layer 326 opposite to the square panel 322 and on the functional surfaces of the bridge chips 324. The first redistribution layer is electrically connected to the first conductive pillars 348 and the bridge chips 324, respectively.

[0248] Optionally, forming the first redistribution layer includes the following.

[0249] As shown in FIG. 41, a first dielectric layer 328 is formed on the surface of the molding layer 326 opposite to the square panel 322 and on the functional surfaces of the bridge chips 324. The first dielectric layer 328 is patterned to form first openings. First metal layers 330 are deposited in the first openings. The first dielectric layer 328 may be a PI layer, and the first metal layers 330 may be copper layers.

[0250] As shown in FIG. 42, the first redistribution layer is attached to a carrier substrate 350 using a temporary bonding adhesive. As shown in FIG. 43, the structure is flipped so that the carrier substrate 350 is at the bottom for support.

[0251] At S350, second conductive pillars 346 penetrating the thickness of the square panel 322 are formed and electrically connected to the first conductive pillars 348.

[0252] Optionally, as shown in FIG. 43, forming the second conductive pillars 346 includes the following.

[0253] Drilling is performed on the second surface of the square panel 322 to form through holes penetrating the thickness of the square panel 322. Positions of the through holes match positions of the first conductive pillars 348. A conductive material is electroplated in the through holes to form the second conductive pillars 346.

[0254] In some embodiments, the first conductive pillars are formed that penetrate the thickness of the molding layer. The second conductive pillars are formed that penetrate the thickness of the square panel. The first and second conductive pillars are electrically connected to achieve vertical interconnection in the packaging structure. It shortens the transmission path.

[0255] At S360, as shown in FIG. 44, a second redistribution layer is formed on the second surface of the square panel 322. The second redistribution layer is electrically connected to the second conductive pillars 346.

[0256] Optionally, forming the second redistribution layer includes: forming a second dielectric layer 352 on the second surface of the square panel 322, patterning the second dielectric layer 352 to form second openings, and forming second metal layers 354 in the second openings. The second metal layers 354 are electrically connected to the second conductive pillars 346. In some embodiments, the second dielectric layer 352 may be a PI layer, and the second metal layers 354 may be copper layers.

[0257] At S370, as shown in FIGS. 45 to 51, a power management module is formed on the second redistribution layer. A computing chip module is formed on the first redistribution layer.

[0258] Optionally, forming the power management module on the second redistribution layer includes the following.

[0259] As shown in FIG. 45, power management chips 356 and first connectors 334 are arranged on the second redistribution layer. Optionally, the power management chips 356 and the first connectors 334 are disposed on the second metal layer 354. The first connectors 334 are provided with first cables 336. The power management chips 356 are used to supply power to the board-level packaging structure. The first connectors 334 enable electrical connection among board-level packaging structures.

[0260] Optionally, the first connectors 334 and the power management chips 356 may be arranged spaced apart. Alternatively, the first connectors 334 may also be disposed on the second redistribution layer in an edge region of the square panel 322, facilitating electrical connection among board-level packaging structures. The number and positions of the first connectors 334 and the power management chips 356 are not specifically limited and may be selected according to actual needs.

[0261] Optionally, forming the computing chip module on the first redistribution layer includes the following.

[0262] As shown in FIG. 46, the intermediate package from FIG. 45 is clamped on a fixture 358 to achieve a suspended structure. As shown in FIG. 47, the intermediate package shown in FIG. 46 is flipped and the carrier substrate 350 is removed. As shown in FIG. 48, computing chip layers 332 and second connectors 334'are formed or mounted on the first redistribution layer. The second connectors 334'are provided with second cables 336'. The computing chip layers 332 at least include computing chips. Optionally, the computing chip layers 332 may also include memory chips or other types of computing chips. The second connectors 334'are used for electrical connection among board-level packaging structures.

[0263] In some embodiments, the computing chip layers 332 are located on the first redistribution layer in a central region of the square panel 322, and the second connectors 334'are located on the first redistribution layer in an edge region of the square panel. It facilitates electrical connection with adjacent packaging structures.

[0264] Optionally, forming the computing chip module on the first redistribution layer may also include the following.

[0265] As shown in FIG. 49, computing chip layers 332 and optoelectronic conversion chips 338 are formed or disposed on the first redistribution layer. The optoelectronic conversion chips 338 are provided with optical fibers 340. The optical fibers 340 on the optoelectronic conversion chips 338 are used for connection among board-level packaging structures. The computing chip layer 332 at least includes computing chips. The computing chip layer 332 may also include memory chips or other types of computing chips.

[0266] In some embodiments, the computing chip layers 332 are located on the first redistribution layer in a central region of the square panel 322, and the optoelectronic conversion chips 338 are located on the first redistribution layer in an edge region of the square panel. It facilitates connection with adjacent packaging structures.

[0267] It should be noted that the type of connectors in the computing chip module is not specifically limited in this embodiment and may be selected according to needs.

[0268] As shown in FIGS. 50 and 51, the fixture 358 is removed to obtain the board-level packaging structure.

[0269] Optionally, the square panel 322 may include a glass panel.

[0270] In the existing technology, a carrier substrate is stripped during a packaging process, and the final packaging structure does not contain any carrier substrate. However, the board-level packaging structure as illustrated above retains the square glass panel. It improves the warpage issues of the board-level packaging structure by utilizing the rigidity of the glass panel, solving the problem of CTE mismatch between a large-area EMC and a chip in the existing technology, and improving the reliability of the board-level packaging structure. Additionally, the retained square panel contains second conductive pillars. It achieves vertical interconnection in the packaging structure and shortens the transmission path.

[0271] Other aspects of embodiments of the present disclosure provide a board-level packaging structure. The board-level packaging structure may be formed using the board-level packaging method S300 described above. The specific steps of the board-level packaging method S300 have been described in detail previously and will not be repeated here.

[0272] In the board-level packaging structure of the present disclosure, a large-area square panel is utilized. It increases chip capacity, area utilization, and I / O density, thereby enhancing system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration. The computing chip module achieves high-density interconnects by means of the bridge chips, no longer needing to rely on building fine line structures within a redistribution layer. The molding layer is provided with the first conductive pillars penetrating its thickness, and the square panel is provided with the second conductive pillars penetrating its thickness. Vertical interconnection in the packaging structure is achieved through the first conductive pillars and the second conductive pillars, effectively shortening the transmission path and reducing the packaging thickness.

[0273] As shown in FIG. 52, another aspect of embodiments of the present disclosure provides a board-level packaging system C. The board-level packaging system C includes at least one board-level packaging structure 300 as described above. The specific structural features of the board-level packaging structure 300 have been described in detail previously and will not be repeated here.

[0274] In some embodiments, the board-level packaging system C includes multiple board-level packaging structures 300. The board-level packaging structures 300 may be connected to each other through the first connectors 334, the second connectors 334', and / or the optoelectronic conversion chips 338.

[0275] In some embodiments, the first surfaces of the board-level packaging structures 300 may be electrically connected to each other through the first cables 336 of the first connectors 334. The second surfaces of the board-level packaging structures 300 may be electrically connected to each other through the second cables 336'of the second connectors 334'. The board-level packaging system C is formed as shown in FIG. 52.

[0276] In some embodiments, the first surfaces of the board-level packaging structures 300 may be electrically connected to each other through the first cables 336 of the first connectors 334, and the second surfaces of the board-level packaging structures 300 may be connected to each other through the optical fibers 340 of the optoelectronic conversion chips 338. The board-level packaging system C is formed as shown in FIG. 52.

[0277] It should be noted that, in some embodiments, the method of connection and electrical connection among the board-level packaging structures 300 is not specifically limited and may be selected according to actual needs.

[0278] It should be further noted that the number of the board-level packaging structures 300 in the board-level packaging system C is not specifically required and may be selected according to the size of the board-level packaging structures.

[0279] Embodiments of the present disclosure provide a board-level packaging system that includes at least one board-level packaging structure as described above. The board-level packaging structure uses a large-area square panel, which increases chip capacity, area utilization, and I / O density, thereby enhancing the system performance. This solves the problem of limited performance in a single SoW system and achieves high computing power integration. The computing chip module achieves high-density interconnects by means of the bridge chips, no longer needing to rely on building fine line structures within a redistribution layer. The molding layer is provided with the first conductive pillars penetrating its thickness, and the square panel is provided with the second conductive pillars penetrating its thickness. Vertical interconnection in the packaging structure is achieved through the first conductive pillars and the second conductive pillars, effectively shortening the transmission path and reducing the packaging thickness.

[0280] Although the present disclosure is illustrated as above, the present disclosure is not limited thereto. Any person skilled in the art may make various changes and modifications without departing from the spirit and scope of the present disclosure. Therefore, the protection scope of the present disclosure should be subject to the scope defined by the claims.

Claims

1.A structure for board-level packaging, comprising:a square panel;a plurality of bridge chips disposed on a surface of the square panel;a molding layer disposed on the surface of the square panel and encapsulating the plurality of bridge chips;a redistribution layer disposed on a surface of the molding layer opposite to the square panel and on bump surfaces of the plurality of bridge chips and electrically connected to the plurality of bridge chips; anda computing chip layer and a connection module, the computing chip layer and the connection module each disposed on the redistribution layer and electrically connected to the redistribution layer.2.The structure according to claim 1, further comprising:a plurality of data relay chips disposed on the surface of the square panel and encapsulated in the molding layer.3.The structure according to claim 1, wherein the square panel includes a glass panel.4.The structure according to claim 1, wherein the connection module includes a plurality of connectors disposed on the redistribution layer and a plurality of cables disposed on the plurality of connectors.5.The structure according to claim 1, further comprising:a plurality of first vertical interconnect structures penetrating through the square panel along a thickness direction of the square panel.6.The structure according to claim 5, further comprising:a plurality of second vertical interconnect structures penetrating through the molding layer along a thickness direction of the molding layer and electrically connected to the plurality of first vertical interconnect structures.7.The structure according to claim 6, further comprising:a power management module and another connection module disposed over another surface of the square panel and electrically connected to the plurality of first vertical interconnect structures.8.A method for board-level packaging, comprising:providing a square panel;mounting a plurality of bridge chips on a surface of the square panel;forming a molding layer on the surface of the square panel, wherein the molding layer encapsulates the plurality of bridge chips;thinning the molding layer to expose a plurality of bumps of the plurality of bridge chips;forming a first redistribution layer on a surface of the molding layer opposite to the square panel and on surfaces of the plurality of bumps; andarranging a computing chip layer and a connection module on the first redistribution layer.9.The method according to claim 8, further comprising:when mounting the plurality of bridge chips on the surface of the square panel, arranging a plurality of data relay chips on the surface of the square panel.10.The method according to claim 8, wherein arranging the connection module on the first redistribution layer includes:mounting a plurality of connectors provided with cables on the first redistribution layer; ormounting a plurality of optoelectronic conversion chips provided with optical fibers on the first redistribution layer.11.The method according to claim 8, wherein the square panel includes a glass panel.12.The method according to claim 8, further comprising:forming a plurality of first conductive pillars penetrating through the molding layer.13.The method according to claim 12, further comprising:forming a plurality of second conductive pillars penetrating through the square panel and electrically connected to the plurality of first conductive pillars.14.The method according to claim 13, further comprising:forming a second redistribution layer on another surface of the square panel, wherein the second redistribution layer is electrically connected to the plurality of second conductive pillars; andforming a power management module on the second redistribution layer.15.A system for board-level packaging, comprising:at least one structure for board-level packaging, wherein one of the at least one structure for board-level packaging comprises:a square panel;a plurality of bridge chips disposed on a surface of the square panel;a molding layer disposed on the surface of the square panel and encapsulating the plurality of bridge chips;a redistribution layer disposed on a surface of the molding layer opposite to the square panel and on bump surfaces of the plurality of bridge chips and electrically connected to the plurality of bridge chips; anda computing chip layer and a connection module, andwherein the computing chip layer and the connection module each are disposed on the redistribution layer and electrically connected to the redistribution layer, and the connection module is used for connection in the at least one structure for board-level packaging.16.The system according to claim 15, wherein the one of the at least one structure for board-level packaging further comprises:a plurality of data relay chips disposed on the surface of the square panel and encapsulated in the molding layer.17.The system according to claim 15, wherein the square panel includes a glass panel.18.The system according to claim 15, wherein the connection module includes a plurality of connectors disposed on the redistribution layer and a plurality of cables disposed on the plurality of connectors.19.The system according to claim 15, wherein the one of the at least one structure for board-level packaging further comprises:a plurality of first vertical interconnect structures penetrating through the square panel along a thickness direction of the square panel; anda plurality of second vertical interconnect structures penetrating through the molding layer along a thickness direction of the molding layer and electrically connected to the plurality of first vertical interconnect structures.20.The system according to claim 19, wherein the one of the at least one structure for board-level packaging further comprises:a power management module and another connection module disposed over another surface of the square panel and electrically connected to the plurality of first vertical interconnect structures.

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