Method and apparatus for hybrid bonding multiple memory layers

Abstract

The embodiments of the present application provide a memory device and a method to fabricate the memory device. The memory device comprises a plurality of memory chips stacked in a first direction, each memory chip comprises a first surface comprising a plurality of first conductive pads and a first insulating region, and a second surface comprising a plurality of second conductive pads and a second insulating region; wherein a first memory chip and an adjacent second memory chip are arranged face-to-face in the first direction, and the first surface of the first memory chip is bonded to the first surface of the second memory chip.

Description

Method and Apparatus for Hybrid Bonding Multiple Memory LayersCROSS-REFERENCE TO RELATED APPLICATION

[0001] This application is a continuation application of PCT Application No. PCT / CN2024 / 139909, filed on December 17, 2024, and entitled “Resistive Random-Access Memory with Hybrid Bonding Integration. ” The above-referenced application is incorporated herein by reference in its entirety.TECHNICAL FIELD

[0002] The present invention relates generally to a novel resistive random-access memory chip and a method to fabricate a novel resistive random-access memory chip, and more specifically to fabricate stacked memory devices in which a plurality of memory chips are hybrid-bonded to one another and to one or more control or ancillary chips in a heterogeneous integration scheme.BACKGROUND

[0003] Resistive Random Access Memory (RRAM) is a type of non-volatile memory where the device's resistance can be switched between a low resistance state (LRS) and a high resistance state (HRS) by applying the appropriate voltage. The difference in resistance between LRS and HRS is used to store digital data as “0” and “1. ”

[0004] In a typical RRAM memory IC, various peripheral circuits are formed alongside the RRAM array, and the same process node is used to manufacture both the memory array and the peripheral circuits. However, this approach is not optimal, as only the memory array requires the most advanced process technology to achieve high density, while the peripheral circuits could be manufactured with a more mature (lower cost) process node. Using a single advanced process node for both blocks can therefore increase cost without a proportional benefit.

[0005] To meet growing capacity and bandwidth requirements, three-dimensional (3D) integration techniques have been adopted to stack a plurality of memory layers or chips. In many conventional 3D memory products, each memory chip in the stack includes its own peripheral circuitry and communicates with external circuitry through dedicated interconnect structures. This duplication of peripheral circuits in every layer increases the total silicon area consumed by non-array circuitry, complicates routing of control and data signals through the stack, and limits the achievable memory-cell packing density.

[0006] Many stacked memory architectures also employ so-called “staircase” structures, in which successive memory layers are physically offset to expose bonding pads or word-line / bit-line contacts at different steps of the staircase. While this configuration can simplify access to individual layers from outside the stack, it produces non-uniform die shapes and leaves recessed regions where silicon area is not used for active memory cells. This reduces overall space utilization and makes it more difficult to reuse an identical layout for all layers. In addition, different staircase steps typically require different pad and routing configurations, increasing design complexity and mask cost.

[0007] In some 3D memory implementations, the vertical interconnects and pad patterns on different chips are not symmetric with respect to the chip outline. When a plurality of chips are stacked and bonded together, this lack of symmetry can tighten alignment tolerances and reduce bonding yield, because each chip may require a specific orientation and precise registration to ensure that a first set of conductive pads on one chip aligns with a corresponding set of pads on another chip. Designing a separate layout for each layer to accommodate different bonding pad locations further increases non-recurring engineering cost.

[0008] At the same time, it is desirable to separate the memory array from the control circuitry so that one or more control chips can be located at one end or at both ends of a memory-chip stack and connected to the stack using hybrid bonding. In such an architecture, the control chip could integrate word-line and bit-line decoders, sense amplifiers, and other logic functions using a process node optimized for logic performance, while the memory chips could be optimized for high-density RRAM cells. It is also desirable for a plurality of memory chips in the stack to share common bit line and source line buses so that capacity can be increased by adding layers, without proportionally increasing the number of external connections.

[0009] Accordingly, there is a need for improved stacked memory devices and integration schemes that: (i) avoid staircase-type die shaping and allow all memory chips in the stack to have substantially identical outlines; (ii) enable the reuse of a common memory-chip layout and mask set across different layers, thereby reducing design and mask costs and improving manufacturing efficiency; and (iii) employ symmetric patterns to facilitate alignment and hybrid bonding between chips.SUMMARY

[0010] To address the issue identified above, a two-chip solution with heterogeneous integration is provided in accordance with the embodiments of the present invention. A unifying inventive concept of the present disclosure is to realize efficient three-dimensional stacking and cost-effective mask utilization by employing reusable, symmetric pad and through-substrate via (TSV) layouts across multiple chips and stacking levels. Device claims and method claims described herein are directed to and organized around this inventive concept, including memory devices that share substantially identical internal pad / TSV patterns and fabrication flows that form and reuse such symmetric layouts in different stacking configurations.

[0011] According to a first aspect of the present invention, a memory device is provided, including: a memory chip including a plurality of memory cells made at a first process node; and a control chip including a control circuit made at a second process node, wherein the first process node is more advanced than the second process node; wherein the control chip and the memory chip are bonded together to form the memory device via hybrid bonding integration technique, and the control circuit is configured to control an operation of the plurality of the memory cells in the memory chip.

[0012] In another embodiment of the present invention, the control circuit further includes a multiplexer configured to control a source line or a bit line for a memory cell.

[0013] In another embodiment of the present invention, the memory chip does not include a multiplexer configured to control a source line or a bit line for a memory cell.

[0014] In another embodiment of the present invention, the control circuit further includes a decoder configured to control a word line for a memory cell.

[0015] In another embodiment of the present invention, the memory chip does not include a decoder configured to control a word line for a memory cell.

[0016] In another embodiment of the present invention, the control circuit further includes a sense amplifier configured to amplify a signal for from a memory cell.

[0017] In another embodiment of the present invention, the control circuit further includes a charge pump configured to generate voltage required to program a memory cell.

[0018] In another embodiment of the present invention, the control chip further includes a processor.

[0019] In another embodiment of the present invention, the control chip further includes an analog circuit.

[0020] In another embodiment of the present invention, the control chip further includes a transmitter.

[0021] In another embodiment of the present invention, the control chip further includes a sensor.

[0022] In another embodiment of the present invention, a gate length of a transistor in the memory chip is smaller than a gate length of a transistor in the control chip.

[0023] In another embodiment of the present invention, the memory chip includes only one type of transistors, and the control chip includes a plurality type of transistors.

[0024] In another embodiment of the present invention, the memory chip includes only NMOS transistors.

[0025] In another embodiment of the present invention, the memory chip includes only PMOS transistors.

[0026] In another embodiment of the present invention, each memory cell includes a memory element formed above a substrate.

[0027] In another embodiment of the present invention, the memory element is selected from a group consisting of a Resistive Random Access Memory (RRAM) ; a Conductive-Bridge Random Access Memory (CBRAM) ; a Magnetic Random Access Memory (MRAM) ; a Ferroelectric Random Access Memory (FeRAM) ; and a Phase Change Random Access Memory (PCRAM) .

[0028] In another embodiment of the present invention, each memory cell includes a resistive memory element formed above a substrate.

[0029] In another embodiment of the present invention, the memory cell includes: an access transistor formed on the substrate; a contact; a first metal layer; a bottom electrode; the resistive memory element; a first via; and a second metal layer; wherein the contact is disposed between a terminal of the access transistor and the first metal layer, the bottom electrode is disposed between the first metal layer and the resistive memory element, the first via is disposed between the resistive memory element and the second metal layer.

[0030] In another embodiment of the present invention, a top surface of the memory chip includes a plurality of first conductive pads and a first insulating region, a top surface of the control chip includes a plurality of second conductive pads and a second insulating region.

[0031] In another embodiment of the present invention, a first conductive pad is bonded to a second conductive pad, and the first insulating region is bonded to the second insulating region.

[0032] In another embodiment of the present invention, the plurality of first conductive pads are connected to a second metal layer in the memory chip by a plurality of memory chip vias, and a plurality of second conductive pads are connected to a second metal layer in the control chip by a plurality of control chip vias, wherein the plurality of memory chip vias include a same length.

[0033] In another embodiment of the present invention, prior to performing a write operation to a memory cell, the control circuit is configured to perform a read operation on the memory cell.

[0034] In another embodiment of the present invention, prior to performing a write operation to a memory cell, the control circuit is configured to compare data to be written with a result of a read operation.

[0035] In another embodiment of the present invention, the control circuit is configured to perform the write operation only if the data to be written does not match the result of the read operation.

[0036] According to a second aspect of the present invention, a method for performing a write operation in a memory device is provided, wherein the memory device includes a memory chip including a plurality of memory cells made at a first process node; and a control chip including a control circuit made at a second process node, wherein the first process node is more advanced than the second process node; wherein the control chip and the memory chip are bonded together to form the memory device, and the control circuit is configured to control an operation of the plurality of the memory cells in the memory chip; the method including: receiving an address of a memory cell in the memory chip and data to be written to the memory cell; by the control chip; performing a read operation on the memory cell; and performing a write operation on the memory cell after the read operation.

[0037] In another embodiment of the present invention, the method further including comparing the data to be written with a result of the read operation before performing the write operation on the memory cell.

[0038] In another embodiment of the present invention, performing a write operation on the memory cell after the read operation including performing a writing operation on the memory cell after the read operation only if the data to be written does not match the result of the read operation.

[0039] In the present invention, the memory chip is fabricated using an advanced process node, while the control chip is processed with a mature node. These two chips are then combined using 3D integration techniques, such as hybrid bonding, to form a fully functional memory chip.

[0040] In accordance with embodiments of the present invention, only the memory cells are fabricated using an advanced process node, while the peripheral circuits are fabricated using a mature node, which substantially reduces the cost of the memory chip, while increases the density of the memory cells.

[0041] According to a third aspect of the present application, a memory device is provided, including: a plurality of memory chips stacked in a first direction, wherein each memory chip includes a first surface including a plurality of first conductive pads and a first insulating region, and a second surface including a plurality of second conductive pads and a second insulating region; wherein a first memory chip and an adjacent second memory chip are arranged face-to-face in the first direction, and the first surface of the first memory chip is bonded to the first surface of the second memory chip.

[0042] In some embodiments, each of the plurality of memory chips has an identical layout, and a pattern of the first conductive pads and the first insulating region on the first surface of each memory chip is such that the first surface of any one of the memory chips is alignable and bondable to the first surface of another one of the memory chips when one of the memory chips is rotated by 180 degrees about an axis lying in the first surface.

[0043] In some embodiments, the pattern of the first conductive pads and the first insulating region on the first surface of each memory chip is axially symmetric.

[0044] In some embodiments, the second memory chip and an adjacent third memory chip are arranged face-to-face in the first direction, and the second surface of the second memory chip is bonded to the second surface of the third memory chip.

[0045] In some embodiments, the plurality of memory chips are arranged such that alternating pairs of adjacent memory chips are bonded first-surface to first-surface and second-surface to second-surface throughout the stack.

[0046] In some embodiments, each first conductive pad of the first surface of the first memory chip is bonded to a corresponding first conductive pad of the first surface of the second memory chip, and a first insulating region of the first surface of the first memory chip is bonded to a first insulating region of the first surface of the second memory chip.

[0047] In some embodiments, each second conductive pad of the second surface of the second memory chip is bonded to a corresponding second conductive pad of the second surface of the third memory chip, and the second insulating region of the second surface of the second memory chip is bonded to the second insulating region of the second surface of the third memory chip.

[0048] In some embodiments, each of the plurality of memory chips further includes a plurality of bit lines and a plurality of source lines extending in a second direction different from the first direction, and the bit lines and the source lines of different ones of the plurality of memory chips are vertically aligned in the first direction and are electrically coupled to one another through the first conductive pads and the second conductive pads so as to form common bit line buses and common source line buses shared by the plurality of memory chips.

[0049] In some embodiments, the memory device further includes a control chip including a control circuit, wherein the control chip is bonded to the second surface of the first memory chip, and the control circuit is configured to control an operation of the plurality of memory chips.

[0050] In some embodiments, each of the plurality of the memory chips includes a plurality of memory cells made at a first process node, the control circuit is made at a second process node, and the first process node is more advanced than the second process node.

[0051] In some embodiments, a gate length of a transistor in one of the plurality of memory chip is smaller than a gate length of a transistor in the control chip.

[0052] In some embodiments, the memory device further includes an ancillary chip, wherein the ancillary chip is bonded to either the first surface or the second surface of one of the plurality of memory chips, and the ancillary chip includes at least one selected from the group consisting of: a second type of memory cells, wherein the one of the plurality of memory chips includes a first type of memory cells, the ancillary chip includes a second type of the memory cells, and the first type is different from the second type; and a control circuit configured to control an operation of at least one of the plurality of memory chips.

[0053] In some embodiments, the control circuit further includes a decoder configured to control a word line for a memory cell.

[0054] In some embodiments, the plurality of memory chips does not include a decoder configured to control a word line for a memory cell.

[0055] In some embodiments, the control circuit further includes a sense amplifier configured to amplify a signal from a memory cell.

[0056] In some embodiments, the control circuit further includes a charge pump configured to generate voltage required to program a memory cell.

[0057] In some embodiments, the control chip further includes a processor.

[0058] In some embodiments, the control chip further includes an analog circuit.

[0059] In some embodiments, the control chip further includes a transmitter.

[0060] In some embodiments, the control chip further includes a sensor.

[0061] In some embodiments, the control circuit is further configured to select one of the plurality of memory chips along the first direction and to activate a word line only in a selected memory chip while accessing a memory cell of the selected memory chip through at least one selected from the group consisting of common bit line buses and common source line buses that are shared by the plurality of memory chips.

[0062] In some embodiments, the control circuit further includes a layer decoder implemented on the control chip and configured to provide an analog control signal that selectively enables word line drivers of the selected memory chip.

[0063] According to a fourth aspect of the present application, a method of fabricating a memory device is provided, including: forming a plurality of memory chips, each memory chip having a first surface including a plurality of first conductive pads and a first insulating region, and a second surface including a plurality of second conductive pads and a second insulating region; forming a plurality of memory chip pairs by bonding the first surfaces of the first memory chip and the first surface of the second memory chip to each other in a face-to-face configuration; forming through-substrate vias (TSVs) of memory chip pairs extending from at least one second surface of at least one memory chip of a first memory chip pair and a second memory chip pair into a metal layer inside the memory chip, wherein on top of the TSVs of memory chip pairs there are conductive pads; and forming a plurality of memory chip quads by bonding the second surfaces of the second memory chip of the first memory chip pair to the second surfaces of the first memory chip of the second memory chip pair in a face-to-face configuration.

[0064] In some embodiments, the method further including: forming TSVs of memory chip quads extending from at least one second surface of at least one memory chip of a first memory chip quad and a second memory chip quad into a metal layer inside the memory chip of the memory chip quads, wherein on top of the TSVs of memory chip quads there are conductive pads; bonding the second surface of the first memory chip quad to the second surface of the second memory chip quad to form a memory chip octet; forming TSVs of memory chip octet extending from at least one second surface of at least one memory chip of the memory chip octet into a metal layer inside the memory chip of the memory chip octet, wherein on top of the TSVs of memory chip octet there are conductive pads, the TSVs of memory chip octet being arranged to connect the second surface of a memory chip of the memory chip octet to a first surface of a control chip or a first surface of an ancillary chip; forming TSVs of control chip extending from a second surface of the control chip toward internal metal layers of the control chip; and forming redistribution layers (RDLs) with external pads on the second surface of the control chip and electrically connecting the external pads to the TSVs of the control chip.

[0065] In some embodiments, the memory device, including the plurality of memory chips, conductive pads for the TSVs of memory chip pairs and the TSVs of memory chip quads, the TSVs of memory chip octets, the conductive pads for the TSVs of memory chip octets, the control chip, the TSVs of control chip, the redistribution layers with external pads, and the ancillary chip, is fabricated using seven mask sets including: a first mask set for a memory layer of the plurality of memory chips; a second mask set for conductive pads for the TSVs of the memory chip pairs and the TSVs of the memory chip quads, configured to connect the plurality of memory chips together; a third mask set for the TSVs of memory chip octets; a fourth mask set for conductive pads for the TSVs of memory chip octets; a fifth mask set for a control layer of the control chip; a sixth mask set for the TSVs of control chip; and a seventh mask set for the redistribution layers with external pads.BRIEF DESCRIPTION OF THE DRAWINGS

[0066] The embodiments of the present invention may be more readily understood by referring to the following drawings.

[0067] FIG. 1A is a schematic diagram illustrating a memory device architecture commonly used in the industry.

[0068] FIG. 1B is a schematic diagram illustrating a novel memory device architecture with a hybrid bonding structure in accordance with embodiments of the present invention.

[0069] FIG. 2A is a schematic diagram illustrating a memory chip architecture within a hybrid bonding structure memory device commonly used in the industry.

[0070] FIG. 2B is a schematic diagram illustrating a novel Mux-free memory chip architecture in accordance with embodiments of the present invention.

[0071] FIG. 3 is a schematic diagram illustrating a novel customer-defined memory device architecture with a hybrid bonding structure in accordance with embodiments of the present invention.

[0072] FIG. 4 is a schematic diagram illustrating a novel memory device architecture with a hybrid bonding structure in accordance with embodiments of the present invention.

[0073] FIG. 5A-FIG. 5B are schematic diagrams illustrating thickness and material of RRAM stack layers in the novel process for embedded RRAM in accordance with embodiments of the present invention.

[0074] FIG. 6 illustrates an example process flow for performing a write operation in a memory device in accordance with embodiments of the present invention.

[0075] FIG. 7A is a schematic cross-sectional diagram illustrating vertical interconnect structures in a stacked memory device with two memory chips in accordance with embodiments of the present invention.

[0076] FIG. 7B is a schematic top view diagram illustrating a memory device in accordance with embodiments of the present invention.

[0077] FIG. 8 is a schematic cross-sectional diagram illustrating vertical interconnect structures in a stacked memory device with four memory chips in accordance with embodiments of the present invention.

[0078] FIG. 9 is a schematic cross-sectional diagram illustrating vertical interconnect structures in a stacked memory device with eight memory chips in accordance with embodiments of the present invention.

[0079] FIG. 10 is a schematic cross-sectional diagram illustrating vertical interconnect structures in a stacked memory device with eight memory chips and a control chip in accordance with embodiments of the present invention.

[0080] FIG. 11 is a schematic diagram illustrating example control scheme for selecting a memory cell in a stacked memory device in accordance with embodiments of the present invention.

[0081] FIG. 12 is a schematic cross-sectional diagram illustrating vertical interconnect structures in a stacked memory device with eight memory chips, a control chip and an ancillary chip in accordance with embodiments of the present invention. DETAIL DESCRIPTION OF THE EMBODIMENTS

[0082] In a typical RRAM memory IC, beside the RRAM array, many peripheral circuits are required to support the functionality of RRAM. As show in FIG. 1A, a typical RRAM memory IC 100 may include a RRAM array 101, a bit line (BL)  / source line (SL) multiplexer (Mux) 102, a word line (WL) decoder 103, a sense amplifier 104, a charge pump 105, an analog circuit 106, and a digital circuit 107. Thus, a lot of valuable areas are used to make the peripheral circuits, which limits the wafer areas that can be used to make RRAM memory cells. Furthermore, the most advanced process is required to make the memory cells to achieve high density, while the peripheral circuits can be processed with mature node, but it is not feasible to use different process node on the same wafer. In some embodiments, two chips solution is proposed. RRAM array is fabricated with advanced node while other circuits are processed with mature node. These two chips are then combined with hybrid bonding technique. With this approach, the area on advanced process node wafer can be fully dedicated to fabricating high density memory cell, which would increase the competitiveness of the memory device. In addition, the advanced proceed used to fabricate high density memory cell can be further simplified when only one type of transistor with its regular and repetitive patterns needs to be fabricated, which in the end would significantly reduce process defects and increase chip yield.

[0083] In the present invention, as shown in FIG. 1B, two chips solution is proposed. RRAM array is fabricated with advanced node while other circuits are processed with mature node. The memory device 110 may include a memory chip 111 and a control chip 112. The memory chip 111 includes a plurality of memory cells (denoted as “RRAM Array 101” in FIG. 1B) made at first process mode. The control chip 112 includes a control circuit made at a second process node, where the first process node is more advanced than the second process node. These two chips are bonded together with “hybrid bonding” technique (denoted as “Hybrid Bonding 113” in FIG. 1B) to form the memory device 110, and the control circuit is configured to control an operation of the plurality of the memory cells in the memory chip 111. The hybrid bonding, as will be elaborated later in descriptions of FIG. 4, comprises metal bonding and insulation bonding. FIG. 1B illustrates the metal bonding 113 but does not show the insulation bonding for the sake of visual clarity, which is also part of the structure.

[0084] Since the wafer used to create the memory chip 111 contains only memory cells and no control circuits, a higher number of memory cells can be fabricated on the same wafer. Thus, the utilization of the wafer is optimized.

[0085] As shown in FIG. 1B, the control chip 112 includes a Multiplexer (Mux) 102, a decoder 103, a sense amplifier 104, a charge pump 105, an analog circuit 106 and a digital circuit 107. The Mux 102 in the control chip 112 is configured to control a source line or a bit line for a memory cell in RRAM array 101, whereas the memory chip 111 does not include a multiplexer configured to control a source line or a bit line for a memory cell in RRAM array 101. The decoder 103 in the control chip 112 is configured to control a word line for a memory cell in RRAM array 101, whereas the memory chip 111 does not include a decoder configured to control a word line for a memory cell in RRAM array 101. The sense amplifier 104 in the control chip 112 is configured to amplify a signal from a memory cell in RRAM array 101, whereas the memory chip 111 does not include a sense amplifier configured to amplify a signal from a memory cell in RRAM array 101. The charge pump 105 in the control chip 112 is configured to generate voltage required to program a memory cell in RRAM array 101, whereas the memory chip 111 does not include a charge pump configured to generate voltage required to program a memory cell in RRAM array 101. Furthermore, the memory chip 111 does not include an analog circuit 106 or a digital circuit 107.

[0086] As shown in FIG. 2A, prior art with hybrid bonding structure has bit line (BL)  / source line (SL) mux 202 and word line (WL) decoder 203 on a memory chip 200 and has hybrid bonding connection 213a, 213b and 213c after BL / SL Mux 202 or WL decoder 203. Whereas memory chip 230 of the present invention may be Mux-free, as shown in FIG. 2B, since it only includes one type of transistor (either NMOS or PMOS) on RRAM chip. The hybrid bonding connections 213 connect to individual word lines 223, Bit Lines 221 and Source Lines 222 directly.

[0087] FIG. 3 shows a schematic diagram of a customer-defined memory (CDM) 300, which may include a memory chip 321 and a customer-defined function block chip 322 connected by hybrid bonding (for a better readability, FIG. 3 illustrates the metal bonding 323, but does not show the insulation bonding, which is also part of the hybrid bonding structure) . The customer-defined function block chip 322 may include a Mux 302, a decoder 303, a sense amplifier 304, a MCU 305, an analog circuit 306, a digital circuit 307, an ECC memory 308, a passive device 309, a sensor 310, a transmitter 311, and other customer-defined blocks. The other customer-defined function blocks may include other memory (e.g., SRAM) , a power management IC, a mixed signal interface and an RF component. The analog circuit 306 may include an ADC, a DAC, a PLL, a V / I reference DC / DC, a power supply, or other analog circuits. The digital circuit 307 may include an MCU, a NPU, a GPU, a CPU or other digital circuits. The passive device 309 may include an inductor, a capacitor, a resistor, or other passive devices. The sensor 310 may include an image sensor, a CCD, a temperature sensor, a pressure sensor, a gas sensor, or other sensors. The mixed signal interface may include PCIe, Serdes, DDR, CXL, SPI / QPI, or other mixed signal interfaces. The RF component may include LNA, VCO, mixer and other RF components. The transmitter 311 may transmit communication signals. The memory chip 321 may include high density, high bandwidth and low power memory. In some embodiments, the memory chip 321 may include simple memory cell only.

[0088] The CDM 300 offers a comprehensive solution in the non-volatile memory (NVM) and non-volatile static random-access memory (NVSRAM) space. It is the most cost-effective option with a density range from approximately Mbit to multi-Gbit, featuring finer memory capacity granularity.

[0089] In addition to integrating customer-defined functional blocks, the CDM 300 delivers greater value within the same cost envelope. This flexibility allows for tailored, cost-effective solutions that meet specific customer requests while lowering the entry barriers for the adoption of RRAM and other emerging memory technologies, because only the control chip need to be taped out utilizing low-cost mature process while the advanced node memory chip can be re-used.

[0090] The CDM 300 extends its capabilities with multi-layer 3D integration for higher density memory and 2.5D interposer technology that provides high bandwidth. It is compatible with advanced memory interfaces, including SPI / QPI, DDR5, CXL, PCIe 6.0, and 112G SerDes.

[0091] Furthermore, the CDM 300 achieves SRAM-compatible speeds with random access, making it suitable for AI workloads in both edge and datacenter environments, enhancing performance while reducing power consumption.

[0092] The customer-defined memory CDM 300 in the present invention enhances device versatility by allowing customers to select specific features tailored to their needs. This approach enables memory to incorporate various control functionalities, allowing control circuits to be integrated directly with the memory cells, providing a more adaptable and feature-rich solution.

[0093] As shown in FIG. 4, memory device 400 includes a memory chip 431 and a control chip 432. The memory chip 431 uses more advanced nodes than the control chip 432. The memory chip 431 includes a plurality of memory cells. The memory chip 431 only includes one type of transistor 410, which may either be NMOS or PMOS. On the other hand, the control chip 432 may contain many different types of transistors, which may be NMOS, PMOS, IO transistor, etc.

[0094] Since the memory chip 431 uses more advanced nodes than the control chip 432, the gate length 421 of access transistors 401 in the memory chip 431 is smaller than the gate length 422 of all the transistors in the control chip 432:

[0095] LGate_Memory ＜ LGate_Control.

[0096] The present invention uses only one type of transistor within the memory chip 431, significantly simplifying the fabrication process. By reducing the need for multiple types of transistors, this approach lowers the technical complexity, reduces number of photomasks, and minimizes the number of manufacturing steps required. This streamlined process not only decreases production difficulty but also enhances yield rates and reliability, ultimately leading to a reduction in overall manufacturing costs.

[0097] The memory chip 431 includes a p-type Si substrate, a BEOL metal and dielectric layer 433 and a hybrid bonding metal and dielectric layer 434. The p-type Si substrate includes the access transistor 401. The BEOL metal and dielectric layer 433 includes a contact 402, a first metal layer 403, a bottom electrode 404, a resistive memory element 405, a first via 406, a second metal layer 407 and insulation 415, wherein the contact 402 is disposed between a terminal of the access transistor 401 and the first metal layer 403, the bottom electrode 404 is disposed between the first metal layer 403 and the resistive memory element 405, the first via 406 is disposed between the resistive memory element 405 and the second metal layer 407. The BEOL metal and dielectric layer and its components, including the resistive memory element 405, are formed above the substrate.

[0098] The resistive memory element 405 is in BEOL of the memory chip 431.

[0099] The resistive memory element 405 may be a Resistive Random Access Memory (RRAM) , a Conductive-Bridge Random Access Memory (CBRAM) , a Magnetic Random Access Memory (MRAM) , a Ferroelectric Random Access Memory (FeRAM) , or a Phase Change Random Access Memory (PCRAM) .

[0100] The resistive memory element 405 may have two types of RRAM stack in the RRAM region 520: (a) RRAM with only one BE material, as shown in FIG. 5A; and (b) RRAM with two bottom electrodes, as shown in FIG. 5B. Referring to FIG. 5A, the thickness of the RRAM BE 522 may be 5nm -500nm and the material of the RRAM BE 522 may be metals (Ti, Hf, Ta, Ru, Ir, Pt, etc. ) , metal oxide (TiOx, TaOx, HfOx, etc. ) , metal nitrides (TiN, TaN, AlN, etc. ) , metal oxynitride (TiON, TaON, AlON, etc. ) , or other suitable conductive materials. The thickness of the dielectric layer 523 may be 0.1nm -50nm and the material of the dielectric layer 523 may be dielectric (SiO2, Ta2O5, TiO2, ZrO2, HfO2, Al2O3, etc. ) , including mixture and / or combination of these materials. The thickness of the capping layer 524 may be 1nm -500nm and the material of the capping layer 524 may be metals (Ti, Hf, Ta, Ru, Ir, Pt, etc. ) , metal oxide (TiOx, TaOx, HfOx, etc. ) , metal nitrides (TiN, TaN, AlN, etc. ) , metal oxynitride (TiON, TaON, AlON, etc. ) , or other suitable conductive materials. The thickness of the top electrode 525 may be 1nm -500nm and the material of the top electrode 525 may be metals (Ti, Hf, Ta, Ru, Ir, Pt, etc. ) , metal oxide (TiOx, TaOx, HfOx, etc. ) , metal nitrides (TiN, TaN, AlN, etc. ) , metal oxynitride (TiON, TaON, AlON, etc. ) , or other suitable conductive materials. On top of the RRAM stack, a hard mask layer 526 is also deposited. The material of the hard mask layer 526 may be SiN. In this example, via Vx+1 527 and metal layer Mx+2 528 is used where via Vx+1 527 is etched through the hard mask 526 and connects to the RRAM top electrode 525.

[0101] Referring to FIG. 5B, there is a second RRAM BE 522a deposited between the dielectric layer 523 and the first RRAM BE 522. The thickness of the second RRAM BE 522a may be 1nm -500nm and the material of the second RRAM BE 522a may be metals (Ti, Hf, Ta, Ru, Ir, Pt, etc. ) , metal oxide (TiOx, TaOx, HfOx, etc. ) , metal nitrides (TiN, TaN, AlN, etc. ) , metal oxynitride (TiON, TaON, AlON, etc. ) , or other suitable conductive materials.

[0102] As shown in FIG. 4, the memory chip portion of the hybrid bonding metal and dielectric layer 434 includes memory chip vias 411, memory chip pads 412 and insulation 416; the control chip portion of the hybrid bonding metal and dielectric layer 434 includes control chip vias 414, control chip pads 413 and insulation 416. A top surface of a memory chip 431 includes a plurality of first conductive pads, which are the memory chip pads 412, and a first insulation region; a top surface of a control chip 432 includes a plurality of second conductive pads, which are the control chip pads 413, and a second insulation region. In a hybrid bonding process, the memory chip pads 412 are bonded to the control chip pads 413, and the first insulating region is bonded to the second insulating region. The plurality of the memory chip pads 412 are connected to metal layers 407 in the memory chip 431 by a plurality of vias, which are the memory chip vias 411 and a plurality of second conductive pads 413 are connected to metal layers in the control chip 432 by a plurality of second vias, which are the control chip vias 414, wherein the plurality of memory chip vias 411 comprise a same length that they do not form a staircase shape.

[0103] In some embodiments, the bonding interface between the memory chip and the control chip (or between adjacent memory chips) may be implemented using conductive bumps that protrude from bonding surfaces of the chips and are bonded to corresponding bumps on opposing chips. In other embodiments, the conductive pads used for hybrid bonding are formed substantially within respective dielectric layers of both chips, so that no bump structure protrudes above the surrounding dielectric surface and the hybrid bonding is performed between recessed pads on the opposing chips. The present disclosure is not limited to a particular bump or pad geometry, and the bonding and hybrid bonding structures described herein may employ either protruding bump contacts or recessed pads in different embodiments, but need not employ a combination of bumps on one chip and recessed pads on another chip at a same bonding interface.

[0104] The following describes a method for performing a write operation in a memory device, as referred to FIG. 6. The method shown in FIG. 6 includes the following control flow steps:

[0105] S601: receiving an address of a memory cell in the memory chip and data to be written to the memory cell by the control chip;

[0106] S602: decoding the address and send a signal to mux and decoder to active specific BL and WL;

[0107] S603: performing a read operation on the memory cell by the control chip;

[0108] S604: receiving a read bias and return a current by selective memory device;

[0109] S605: differentiating the current of selective RRAM is a logic “0” or “1” by a sense amplifier;

[0110] S606: comparing data to be written with a result of a read operation by the control chip;

[0111] S607: if the data to be written matches the result of the read operation, ending the write operation;

[0112] S608: if the data to be written does not match the result of the read operation, performing a write operation on the memory cell;

[0113] S609: the selective memory device receives a write bias and the memory device’s resistance change to desired state.

[0114] The memory device includes a memory chip comprising a plurality of memory cells made at a first process node; and a control chip comprising a control circuit made at a second process node, wherein the first process node is more advanced than the second process node; wherein the control chip and the memory chip are bonded together to form the memory device, and the control circuit is configured to control an operation of the plurality of the memory cells in the memory chip.

[0115] In S601, S602, S605, S606 and S607, a signal is sent within the same chip (either within the control chip or within the memory chip) .

[0116] In S603, S604 S608 and S609, a signal is sent across the control chip and the memory chip.

[0117] Differ from prior art, where all bits are programmed regardless of the value to be stored, the present invention introduces a more efficient approach. Before a write operation, the control chip performs a read operation on the memory cell to determine whether the bit needs programming. If the stored value matches the desired data, no programming is performed. Additionally, the present invention eliminates the need for a refresh operation.

[0118] This selective write process of the present invention reduces unnecessary write cycles, which is particularly beneficial for RRAM, as it has a limited write endurance. By reducing the number of write operations, our approach extends the lifespan of both the RRAM and the entire device, enhancing durability and reliability.

[0119] FIG. 7A is a schematic cross-sectional view illustrating vertical interconnect structures in a stacked memory device including two memory chips, a first memory chip 710 and a second memory chip 720, in accordance with embodiments of the present invention. In the illustrated embodiment, the first memory chip 710 includes a first conductive pad 717, a first via 716, a first metal layer 715, a memory layer including memory elements and electrodes, a second metal layer 714, a through-substrate via (TSV) 713, a second via 712, and a second conductive pad 711. The first conductive pad 717 is formed on a first surface of the first memory chip 710. The first metal layer 715 is electrically connected to the first conductive pad 717 through the first via 716. Between the first metal layer 715 and the second metal layer 714, a memory layer is provided that includes the memory elements and the electrodes. The TSV 713 is formed on top of the second metal layer 714 and connects the second metal layer 714 to the second via 712, which in turn is connected to the second conductive pad 711. This structure provides vertical routing of signals from the memory layer to the second conductive pad 711.

[0120] As used herein, the term “through-substrate via” or “TSV” refers to a conductive via structure that extends from a surface of a semiconductor substrate or chip into the substrate toward an internal metal layer, bonding pad, or interconnect structure. In various embodiments, a TSV may extend partially into the thickness of a given chip or chip stack, or may extend completely through the thickness between opposing surfaces. Unless explicitly stated otherwise, TSVs described in this disclosure are not limited to vias that pass entirely through a chip or stack, and include vias that terminate within the interior of the chip or within an intermediate metal layer.

[0121] In some embodiments, the first surface of the first memory chip 710 and the first surface of the second memory chip 720 have identical arrangements of conductive pads and surrounding insulating regions. In particular, a pattern of a first set of conductive pads 717 and surrounding insulating regions on the first surface of the first memory chip 710 is configured such that the first surface of the first memory chip 710 is alignable and bondable to the first surface of the second memory chip 720 when one of the chips is rotated by 180 degrees about an axis lying in the first surface. FIG. 7B is a schematic top-view diagram illustrating a pattern of conductive pads 727 and a first insulating region on the first surface of the second memory chip 720. In some embodiments, the pattern of the first conductive pads 727 and the first insulating region on the first surface of the memory chip 720 is axially symmetric with respect to an axis A.

[0122] In some embodiments, such an axially symmetric pad pattern on the first surface of each memory chip can relax alignment tolerances during hybrid bonding. Because the same pad layout can be used on both chips, and one chip can be rotated by 180 degrees while still maintaining pad-to-pad registration, the bonding process can become less sensitive to rotational misalignment. Furthermore, the ability to reuse a common pad pattern on a plurality of memory chips can simplify design and verification of the bonding interface.

[0123] Referring back to FIG. 7A, in some embodiments, the first set of conductive pads 717 of the first memory chip 710 and the first set of conductive pads 727 of the second memory chip 720 are hybrid-bonded to one another so as to provide electrical connection between corresponding nodes in the two chips. Because the conductive-pad pattern on the first surface of each chip is axially symmetric, the chips 710 and 720 can be bonded in a face-to-face configuration after one of the chips is rotated by 180 degrees about an in-plane axis, while still maintaining alignment between the pads 717 and 727.

[0124] In some embodiments, the memory chips 710 and 720 may have identical arrangements of first vias 716.

[0125] In some embodiments, the memory chips 710 and 720 may have identical arrangements of first metal layers 715.

[0126] In some embodiments, the memory chips 710 and 720 may have identical arrangements of memory elements and electrodes.

[0127] In some embodiments, the memory chips 710 and 720 may have identical arrangements of second metal layers, second vias, and second conductive pads.

[0128] In some embodiments, the memory chips 710 and 720 may have identical arrangements of second metal layers 714 but different arrangements of second vias 712 and second conductive pads 711.

[0129] In some embodiments, the memory chips 710 and 720 may have different arrangements of second metal layers 714, second vias 712, and second conductive pads 711.

[0130] Using substantially identical memory chips, or memory chips that share most internal layers and differ only in one or two top metal and via layers, can simplify design and manufacturing.

[0131] In some embodiments, the memory chips 710 and 720 may be completely identical.

[0132] FIG. 8 is a schematic cross-sectional diagram illustrating vertical interconnect structures in a stacked memory device including four memory chips, a first memory chip 810, a second memory chip 820, a third memory chip 830, and a fourth memory chip 840, in accordance with embodiments of the present invention. In some embodiments, the first memory chip 810 and the second memory chip 820 may be identical to the first memory chip 710 and the second memory chip 720 shown in FIG. 7A. In some embodiments, the third memory chip 830 and the fourth memory chip 840 may be identical to the first memory chip 710 and the second memory chip 720 shown in FIG. 7A.

[0133] In some embodiments, a first pair of memory chips is bonded to each other in a face-to-face configuration at their first surfaces, similar to the configuration shown in FIG. 7A. A second pair of memory chips is stacked adjacent to the first pair, such that second surfaces of the memory chips are also hybrid-bonded to one another.

[0134] In some embodiments, second conductive pads 821 are formed on second surfaces of the second memory chip 820, and corresponding second conductive pads 831 are formed on second surfaces of the third memory chip 830. Second vias 822 extend from internal metal layers and / or TSVs within the second memory chip 820 to the second conductive pads 821. Similarly, second vias 832 extend from internal metal layers and / or TSVs within the third memory chip 830 to the second conductive pads 831. The second conductive pads 821 and 831 are arranged such that, when one of the memory chips is rotated by 180 degrees about an axis lying in the second surface, the second conductive pads 821 and 831 are aligned for hybrid bonding, thereby providing electrical connection between corresponding nodes of the two chips at their second surfaces.

[0135] In some embodiments, the pattern of the second conductive pads 821 and surrounding insulating regions on the second surface of each memory chip has an identical layout, and is axially symmetric with respect to a plane (or axis) that is perpendicular to the second surface and bisects the chip. As a result, the second surfaces of any two memory chips can be aligned and bonded to each other by hybrid bonding when one of the chips is rotated by 180 degrees about an axis lying in the second surface, while maintaining alignment between the second conductive pads 821 and 831.

[0136] By employing symmetric and, in some embodiments, substantially identical pad and via patterns on the second surfaces of the memory chips, the same chip design can be used in a plurality of positions and orientations within the stack. This can simplify the stacking sequence and bonding process flow, and may improve overall bonding yield by reducing sensitivity to misalignment while still allowing the same bonding pattern to be reused at different interfaces.

[0137] In some embodiments, the arrangement of the second vias 822, 832 and the second conductive pads 821, 831 on the second surfaces may be different from the arrangement of the first vias 716 and the first conductive pads 717 on the first surfaces. In other embodiments, the first and second surfaces may share an identical pad and via pattern, thereby allowing both faces of the chip to be used interchangeably for hybrid bonding.

[0138] FIG. 9 is a schematic cross-sectional diagram illustrating vertical interconnect structures in a stacked memory device including two four-chip assemblies in accordance with embodiments of the present invention. Each four-chip assembly may correspond to the stacked structure illustrated in FIG. 8, in which first surfaces of adjacent memory chips are hybrid-bonded to each other using first conductive pads and vias, and second surfaces of adjacent memory chips are hybrid-bonded to each other using second conductive pads and vias.

[0139] Referring to FIG. 9, a first four-chip assembly includes a memory chip 910, a memory chip 920, a memory chip 930 and a memory chip 940; a second four-chip assembly includes a memory chip 950, a memory chip 960, a memory chip 970, a memory chip 980. The memory chip 940 has second conductive pads 941 formed on a second surface thereof, and the memory chip 950 has second conductive pads 951 formed on a second surface thereof. The second conductive pads 941 and 951 are arranged such that, when one of the assemblies is rotated by 180 degrees about an axis lying in the second surface, the second conductive pads 941 and 951 are aligned and are configured to be hybrid-bonded to one another, thereby providing electrical connection between corresponding nodes of the two four-chip assemblies at their second surfaces.

[0140] In some embodiments, the pattern of the second conductive pads 941 and the surrounding insulating regions on the second surface of the memory chip 940 is identical to the pattern of the second conductive pads 951 and the surrounding insulating regions on the second surface of the memory chip 950, and is axially symmetric. As a result, the second surfaces of the memory chips 940 and 950 can be aligned and bonded to each other by hybrid bonding when one of the chips is rotated by 180 degrees about an axis lying in the second surface, while maintaining alignment between the second conductive pads 941 and 951.

[0141] In some embodiments, each of the memory chips in FIG. 9 may have the same internal structure as the memory chips 710 and 720 described with reference to FIG. 7A, and may share the same pad and via layout on the first and / or second surfaces as the memory chips 810, 820, 830, and 840 described with reference to FIG. 8. Accordingly, the stacked memory device of FIG. 9 can be formed by reusing substantially identical memory chips and stacking them in different orientations while achieving vertical interconnection between all memory chips through hybrid bonding at both the first surfaces and the second surfaces.

[0142] FIG. 10 is a schematic cross-sectional diagram illustrating vertical interconnect structures in a stacked memory device with eight memory chips and a control chip in accordance with embodiments of the present invention. The memory stack may correspond to the structure shown in FIG. 9, in which a plurality of memory chips are vertically interconnected by TSVs and hybrid bonding between first surfaces and second surfaces of the memory chips.

[0143] Referring to FIG. 10, the control chip 1000 has a first surface facing the underlying memory stack and a second surface facing away from the memory stack. The control chip 1000 may be a CMOS control chip. One or more conductive pads 1001 are formed on the first surface of the control chip 1000. The pads 1001 are arranged in a pattern complementary to a pattern of conductive pads formed on a second surface of the topmost memory chip of the memory stack (for example, on a second surface of a memory chip 1010 in FIG. 10) , so that the control chip 1000 can be hybrid-bonded to the memory stack at the interface between the conductive pads 1001 and the corresponding conductive pads 1011 on the memory chip 1010.

[0144] The control chip 1000 further includes TSVs 1002 formed from the second surface toward internal metal layers of the control chip 1000. These TSVs 1002 are configured to route signals, power, and / or ground between the internal circuitry of the control and external redistribution layers (RDLs) and external pads 1003 formed above or adjacent to the second surface. In some embodiments, the TSV layer in the control chip 1000 has a layout different from the TSV layers used to connect the memory chips to each other within the memory stack, and is specifically designed to connect to the RDLs and external pads 1003 for external input / output (I / O) .

[0145] In some embodiments, the control chip 1000 can be fabricated using a process node optimized for logic performance and power efficiency, while the memory chips in the stack can be fabricated using a process technology optimized for RRAM device characteristics and array density. Such heterogeneous integration can reduce overall fabrication cost by limiting the use of advanced process nodes to the control circuitry, and can also facilitate upgrading or customizing the control chip for different applications while reusing the same memory-chip stack.

[0146] In some embodiments, each memory layer within the stacked memory device is fabricated such that all layers except one or two top metal / via layers are exactly the same across different memory chips. For example, the memory array, electrodes, lower interconnect metal layers, first vias, and TSV layers that are used to vertically connect two memory chips may share an identical layout for all memory chips in the stack. Only one or two top metal / via layers may be customized on a per-chip or per-layer basis to route layer-decoder control signals and to connect to bonding vias and bonding pads.

[0147] In some embodiments, every TSV layer used to bond two memory chips together inside the memory stack has exactly the same layout. By contrast, a TSV layer associated with the control chip 1000 may have a different layout and is configured to connect to redistribution layers (RDLs) and external pads 1003, as illustrated in FIG. 10. In addition, every bonding via / pad layer used to hybrid-bond adjacent memory chips (or memory layers) to each other may have exactly the same layout, thereby allowing a single bonding pattern to be reused at a plurality of interfaces within the stack.

[0148] In some embodiments, all memory chips in the stack may be made completely identical to each other, including their top metals. In such embodiments, different bonding via / pad layers may be used externally to adapt the identical memory chips to different bonding configurations or positions within the stack. This approach can be more preferable in some implementations because it further reduces the number of distinct chip or layer designs and mask sets, and thus can reduce overall fabrication cost.

[0149] Taken together, reusing identical or substantially identical memory-chip layouts, TSV layers, and bonding via / pad layers at a plurality of levels can greatly simplify design and manufacturing of the stacked memory device. It can reduce the total number of distinct mask sets and layout variants, and can make it easier to scale the memory capacity by adding more layers without redesigning the internal memory-chip structure.

[0150] FIG. 11 is a schematic diagram illustrating example control scheme for selecting a memory cell in a stacked memory device in accordance with embodiments of the present invention. A control chip 1100 provides a plurality of control signals to a plurality of stacked memory chips 1110 and 1120. In the illustrated embodiment, the control chip 1100 provides a global word-line voltage signal WLVol, a set of layer-decoder control signals WLDn, WLDn-1, and an analog control signal An (and, in some embodiments, adjacent analog control signals An-1, An+1) . The control chip 1100 interfaces with common bit line buses BLn-1, BLn, BLn+1 that are vertically shared among the stacked memory chips. For ease of illustration, FIG. 11 explicitly shows only bit line buses and omits source line buses and associated selection circuits; however, in various embodiments, source line buses and their decoders may be implemented in a manner similar to the bit line buses and are likewise shared among the plurality of memory chips.

[0151] Each of the memory chips 1110, 1120 includes a plurality of word lines WLn-1, WLn, WLn+1 that extend in a lateral direction. The word lines on each chip are driven through a corresponding layer-selection circuit 1111 and a word-line decoder 1112. In the illustrated embodiment, the layer-selection circuit 1111 on each chip receives the global word-line voltage WLVol and the layer-decoder control signals WLDn, WLDn-1 and An, and gates these signals to the local word-line decoder 1112, which in turn drives individual word lines WLn-1, WLn, WLn+1 on that chip. In some embodiments, the layer-selection circuits 1111 of different memory chips are biased with different reference levels or threshold characteristics such that a same set of control signals WLVol, WLDn, WLDn-1 and An selectively enables only the layer-selection circuit 1111 in one or more selected memory chips (for example, chip 1110) , while the layer-selection circuits 1111 in the other memory chips (for example, chip 1120) remain disabled. The shaded regions in FIG. 11 illustrate ranges of operating voltages within which a particular layer-selection circuit 1111 is enabled by the analog control signal An.

[0152] Accordingly, the control chip 1100 can select one or more of the stacked memory chips along the first direction by appropriately setting the layer-decoder control signals WLDn, WLDn-1 and the analog control signal An, so that only the layer-selection circuit 1111 and the associated word-line decoder 1112 in the one or more selected memory chips are enabled. Word lines in the selected memory chip can then be driven above an activation level, while corresponding word lines in the remaining memory chips remain below the activation level, and memory cells of the selected memory chip are accessed through the common bit line buses BLn-1, BLn, BLn+1 and source line buses. Although FIG. 11 illustrates two memory chips 1110 and 1120 and three example word lines and bit lines, it will be appreciated that the same control scheme may be extended to any number of stacked memory chips, word lines and bit lines.

[0153] In some embodiments, using a shared set of control signals and common bit line buses for a plurality of memory chips can reduce the number of dedicated layer-select lines and vertical interconnects that would otherwise be required to control each memory layer independently. This can simplify the control interface between the control chip 1100 and the memory stack and can improve scalability, because additional memory chips can be added to the stack with limited changes to the control-signal routing on the control chip.

[0154] In some embodiments, bit line and source line decoder signals for all of the memory layers in the stack are routed together and are commonly driven by decoder circuitry implemented on the control chip. Separately, bit line and source line input signals (for example, data, write-enable, and bias-control signals) for all of the memory layers may also be routed together and commonly driven or sensed by circuits on the control chip. The decoder signals and the input signals need not share the same physical routing paths or interconnect structures, and may be distributed through different sets of through-substrate vias, bonding pads, or metal layers.

[0155] In some embodiments, the control circuit is configured to select only a single memory chip or memory layer along the first direction at a given time, such that only word lines in the selected memory chip are activated while word lines in the remaining memory chips remain below an activation level. In other embodiments, the control circuit may selectively activate word lines in two or more memory chips at the same time, thereby enabling concurrent access to multiple memory layers through the shared bit line and source line buses. Accordingly, the techniques described herein support both single-layer selection and multi-layer selection modes of operation.

[0156] In some embodiments, selection of a particular memory cell within the stacked memory device is determined jointly by three types of control signals: a word-line selection signal that determines which word line and, indirectly, which memory layer is activated; one or more bit-line selection signals that determine which bit line to choose; and one or more source-line selection signals that determine which source line to choose. By appropriately combining these signals, the control circuit can uniquely address any memory cell in any memory layer while using common bit line and source line buses that are shared across the stack. In some implementations, the word-line selection circuitry primarily determines which memory layer along the first direction is enabled, whereas the bit line and source line selection circuitry determines which individual memory cell within the enabled layer is accessed.

[0157] FIG. 12 is a schematic cross-sectional diagram illustrating a stacked memory device including an ancillary chip attached to the bottom of a multi-chip memory stack, in accordance with embodiments of the present invention. The memory stack may correspond to the octet-type structure illustrated in FIG. 10, in which eight memory chips are vertically interconnected by TSVs and hybrid bonding between their first surfaces and second surfaces.

[0158] Referring to FIG. 12, a bottom memory chip 1280 is located at a lower end of the memory stack. The memory chip 1280 has a second surface facing away from the other memory chips in the stack and a first surface facing toward the interior of the stack. One or more conductive pads 1281 are formed on the second surface of the memory chip 1280. An ancillary chip 1290 is disposed below the memory chip 1280. The ancillary chip 1290 has conductive pads 1291 formed on a surface facing the second surface of the memory chip 1280. The pads 1281 and 1291 are arranged in a complementary pattern and are configured to be hybrid-bonded to each other, thereby providing electrical connection between the memory chip 1280 and the ancillary chip 1290.

[0159] In some embodiments, the ancillary chip 1290 may be a memory chip including a memory array, peripheral circuits, and vertical interconnect structures such as TSVs and bonding vias / pads similar to those of the memory chips in the octet stack. In other embodiments, the ancillary chip 1290 may be a control chip (for example, a CMOS controller chip) that includes control logic, address-decoding circuits, timing-generation circuits, and / or interface circuits configured to communicate with external devices. In still other embodiments, the ancillary chip 1290 includes both a memory array and control circuits on the same die, and can operate as a combined memory-and-controller device.

[0160] Providing an ancillary chip at the bottom of the memory stack can offer additional flexibility in system design. For example, the ancillary chip can be used to add further memory capacity, to integrate additional control or interface functions, or to adapt the stacked memory device to different external packaging and system-level interconnect requirements without modifying the internal memory-chip stack.

[0161] In some embodiments, a memory device is fabricated using a stacking flow based on hybrid bonding and through-substrate vias (TSVs) . A plurality of memory chips are first formed. Each memory chip has a first surface including a plurality of first conductive pads and a first insulating region, and a second surface including a plurality of second conductive pads and a second insulating region. Memory chip pairs are then formed by hybrid-bonding the first surfaces of adjacent memory chips to each other in a face-to-face configuration. In each memory chip pair, TSVs of the memory chip pair are formed to extend from at least one second surface of at least one of the memory chips in the pair into a metal layer inside that memory chip. These TSVs of the memory chip pairs do not necessarily extend entirely through a thickness of the memory chip pair. Conductive pads are formed on top of the TSVs of the memory chip pairs, and are used to provide electrical connection to other chips or sub-assemblies. Thereafter, memory chip quads are formed by hybrid-bonding the second surfaces of the second memory chip of a first memory chip pair to the second surface of a first memory chip of a second memory chip pair in a face-to-face configuration, so that four memory chips form a memory chip quad.

[0162] After the memory chip quads are formed, additional TSVs are created at the quad level. TSVs of the memory chip quads are formed so as to extend from at least one second surface of at least one memory chip of a first memory chip quad and at least one second surface of at least one memory chip of a second memory chip quad into a metal layer inside the respective memory chips of the memory chip quads. These TSVs of the memory chip quads also do not necessarily extend entirely through a thickness of the memory chip quads. Conductive pads are formed on top of the TSVs of the memory chip quads. A memory chip octet (i.e., an eight-chip stack) is then formed by hybrid-bonding the second surface of a first memory chip quad to the second surface of a second memory chip quad.

[0163] In some embodiments, a first set of TSVs of the memory chip octet are then formed to extend from at least one second surface of at least one memory chip of the memory chip octet into a metal layer inside that memory chip of the memory chip octet, again not necessarily extending entirely through a thickness of the memory chip octet. Conductive pads are formed on top of the first set of TSVs of the memory chip octet and are arranged so that selected TSVs of the memory chip octet can connect a second surface of a memory chip of the memory chip octet to a first surface of a control chip. In some embodiments, TSVs of the control chip are formed extending from a second surface (e.g., a back surface) of the control chip toward internal metal layers of the control chip, and these control-chip TSVs also do not necessarily extend entirely through a thickness of the control chip. Redistribution layers (RDLs) with external pads are formed on the second surface of the control chip and are electrically connected to the TSVs of the control chip to provide external input / output for the memory device.

[0164] In some embodiments, a second set of TSVs of the memory chip octet are then formed to extend from one second surface of one memory chip of the memory chip octet into a metal layer inside that memory chip of the memory chip octet, again not necessarily extending entirely through a thickness of the memory chip octet. Conductive pads are formed on top of the second set of TSVs of the memory chip octet and are arranged so that selected second set of TSVs of the memory chip octet can connect a second surface of a memory chip of the memory chip octet to a first surface of an ancillary chip.

[0165] In some embodiments, the first and second set of TSVs of the memory chip octet may be the same as the TSVs of the memory chip quads and the TSVs of the memory chip pairs.

[0166] In some embodiments, the first set of TSVs of the memory chip octet may be specially designed for the control chip and may be different from the second set of TSVs of the memory chip octet, the TSVs of the memory chip quads, the TSVs of the memory chip pairs.

[0167] In another embodiment, at least a portion of the through-substrate vias of the memory chips are formed prior to assembly of the stacked memory device. For example, TSVs that extend from a back surface of each memory chip toward internal metal layers of the chip may be patterned and filled at the chip level while the memory chips remain in common memory wafers, which are subsequently bonded together in pairs, quads, or octets using the hybrid bonding techniques described herein. In some implementations, a plurality of substantially identical memory wafers are fabricated so that the memory chips on each of the memory wafers have substantially identical layer stacks and pad layouts on their first surfaces and second surfaces. During assembly, one or more memory chips from the identical memory wafers are used, and at least a portion of the memory chips are rotated or flipped about an axis in their first surfaces so that facing first surfaces of different memory chips can be directly hybrid-bonded to one another, while pads and routing on the second surfaces of the memory chips remain alignable for further interconnection. In such embodiments, many or all of the TSVs used to vertically interconnect the memory chips are pre-formed on the memory wafer before the chips are stacked.

[0168] In some embodiments, the complete memory device, including the plurality of memory chips, the conductive pads for the TSVs of the memory chip pairs and the TSVs of the memory chip quads, the TSVs of the memory chip octets, the conductive pads for the TSVs of the memory chip octets, the control chip, the TSVs of the control chip, the redistribution layers with external pads, and an optional ancillary chip, is fabricated using a total of seven mask sets. A first mask set is used to form a memory layer of the plurality of memory chips, including memory cells and associated interconnect structures. A second mask set is used to form the conductive pads for the TSVs of the memory chip pairs and the TSVs of the memory chip quads, which are configured to connect the plurality of memory chips together. A third mask set is used for forming the TSVs of the memory chip octets. A fourth mask set is used to form conductive pads for the TSVs of the memory chip octets. A fifth mask set is used for forming a control layer of the control chip, such as CMOS transistors and local interconnects of the control circuitry. A sixth mask set is used to form the TSVs of the control chip from a back side of the control chip. A seventh mask set is used to form the redistribution layers with external pads on the back side of the control chip.

[0169] In accordance with the various embodiments of the present invention, an improved stacked memory device is provided, wherein all the memory chips in the stack have exact the same or at least substantially identical layout to reduce design costs and symmetric patterns on the surfaces of the memory chips to facilitate alignment and bonding between chips. By reusing exactly the same or at least substantially identical memory-chip layouts and limiting TSV and bonding-pad pattern variations, embodiments of the present invention minimize the total number of distinct mask sets, thereby reducing non-recurring engineering cost and simplifying process integration.

[0170] The above description of illustrated embodiments of the invention, including what is described in the Abstract, is not intended to be exhaustive or to limit the invention to the precise forms disclosed. While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible within the scope of the invention, as those skilled in the relevant art will recognize. Other embodiments may have layers in different orders, additional layers or fewer layers than the illustrated embodiments.

[0171] Various operations are described as multiple discrete operations, in turn, in a manner that is most helpful in understanding the present invention, however, the order of description should not be construed to imply that these operations are necessarily order dependent. In particular, these operations need not be performed in the order of presentation.

[0172] The terms “over, ” “above” “under, ” “between, ” and “on” as used herein refer to a relative position of one material layer or component with respect to other layers or components. For example, one layer deposited above or over or under another layer may be directly in contact with the other layer or may have one or more intervening layers. Moreover, one layer deposited between two layers may be directly in contact with the two layers or may have one or more intervening layers. In contrast, a first layer “on” a second layer is in direct contact with that second layer. Similarly, unless explicitly stated otherwise, one feature deposited between two features may be in direct contact with the adjacent features or may have one or more intervening layers.

[0173] The words “example” or “exemplary” are used herein to mean serving as an example, instance, or illustration. Any aspect or design described herein as “example” or “exemplary” is not necessarily to be construed as preferred or advantageous over other aspects or designs. Rather, use of the words “example” or “exemplary” is intended to present concepts in a concrete fashion. As used in this application, the term “or” is intended to mean an inclusive “or” rather than an exclusive “or. ” That is, unless specified otherwise, or clear from context, “X includes A or B” is intended to mean any of the natural inclusive permutations. That is, if X includes A; X includes B; or X includes both A and B, then “X includes A or B” is satisfied under any of the foregoing instances. In addition, the articles “a” and “an” as used in this application and the appended claims may generally be construed to mean “one or more” unless specified otherwise or clear from context to be directed to a singular form. Moreover, use of the term “an embodiment” or “one embodiment” or “an embodiment” or “one embodiment” throughout is not intended to mean the same embodiment or embodiment unless described as such. The terms “first, ” “second, ” “third, ” “fourth, ” etc. as used herein are meant as labels to distinguish among different elements and may not necessarily have an ordinal meaning according to their numerical designation.

Claims

1.A memory device, comprising:a plurality of memory chips stacked in a first direction, wherein each memory chip comprises a first surface comprising a plurality of first conductive pads and a first insulating region, and a second surface comprising a plurality of second conductive pads and a second insulating region;wherein a first memory chip and an adjacent second memory chip are arranged face-to-face in the first direction, and the first surface of the first memory chip is bonded to the first surface of the second memory chip.2.The memory device of claim 1, wherein each of the plurality of memory chips has an identical layout, wherein a pattern of the first conductive pads and the first insulating region on the first surface of each memory chip is such that the first surface of any one of the memory chips is alignable and bondable to the first surface of another one of the memory chips when one of the memory chips is rotated by 180 degrees about an axis lying in the first surface.3.The memory device of claim 2, wherein the pattern of the first conductive pads and the first insulating region on the first surface of each memory chip is axially symmetric.4.The memory device of claim 2, whereinthe second memory chip and an adjacent third memory chip are arranged back-to-back in the first direction, and the second surface of the second memory chip is bonded to the second surface of the third memory chip, wherein a pattern of the second conductive pads and the second insulating region on the second surface of each memory chip is such that the second surface of any one of the memory chips is alignable and bondable to the second surface of another one of the memory chips when one of the memory chips is rotated by 180 degrees about an axis lying in the second surface.5.The memory device of claim 4, whereinthe plurality of memory chips are arranged such that alternating pairs of adjacent memory chips are bonded face-to-face and back-to-back throughout the stack, wherein the total numbers of the memory chips is any positive integer.6.The memory device of claim 1, wherein each first conductive pad of the first surface of the first memory chip is bonded to a corresponding first conductive pad of the first surface of the second memory chip, and a first insulating region of the first surface of the first memory chip is bonded to a first insulating region of the first surface of the second memory chip.7.The memory device of claim 4, wherein each second conductive pad of the second surface of the second memory chip is bonded to a corresponding second conductive pad of the second surface of the third memory chip, and the second insulating region of the second surface of the second memory chip is bonded to the second insulating region of the second surface of the third memory chip.8.The memory device of claim 1, wherein each of the plurality of memory chips further comprises a plurality of bit lines and a plurality of source lines extending in a second direction different from the first direction, and the bit lines and the source lines of different ones of the plurality of memory chips are vertically aligned in the first direction and are electrically coupled to one another through the first conductive pads and the second conductive pads so as to form a common bit line bus and a common source line bus shared by the plurality of memory chips.9.The memory device of claim 2, further comprises a control chip comprising a control circuit, wherein the control chip is bonded to the second surface of the first memory chip, and the control circuit is configured to control an operation of the plurality of memory chips.10.The memory device of claim 9, wherein each of the plurality of the memory chips comprises a plurality of memory cells made at a first process node, the control chip is made at a second process node, and the first process node is more advanced than the second process node.11.The memory device of claim 10, wherein a gate length of a transistor in one of the plurality of memory chip is smaller than a gate length of a transistor in the control chip.12.The memory device of claim 4, further comprises an ancillary chip, wherein the ancillary chip is bonded to either the first surface or the second surface of one of the plurality of memory chips, and the ancillary chip comprises at least one selected from the group consisting of:a second type of memory cells, wherein the one of the plurality of memory chips comprises a first type of memory cells, the ancillary chip comprises a second type of the memory cells, and the first type is different from the second type; anda control circuit configured to control an operation of at least one of the plurality of memory chips.13.The memory device of claim 9, wherein the control circuit further comprises a decoder configured to provide an analog control signal that selectively enables word line drivers of the selected memory chip.14.The memory device of claim 9, wherein the plurality of memory chips does not comprise a decoder configured to control a word line for a memory cell.15.The memory device of claim 9, wherein the control circuit further comprises a sense amplifier configured to amplify a signal from a memory cell.16.The memory device of claim 9, wherein the control circuit further comprises a charge pump configured to generate voltage required to program a memory cell.17.The memory device of claim 9, wherein the control chip further comprises a processor.18.The memory device of claim 9, wherein the control chip further comprises an analog circuit.19.The memory device of claim 9, wherein the control chip further comprises a transmitter.20.The memory device of claim 9, wherein the control chip further comprises a sensor.21.The memory device of claim 9, wherein the control circuit is further configured to select one of the plurality of memory chips along the first direction and to activate a word line only in a selected memory chip while accessing a memory cell of the selected memory chip through at least one selected from the group consisting of common bit line buses and common source line buses that are shared by the plurality of memory chips.22.A method of fabricating a memory device, comprising:forming a plurality of memory chips, each memory chip having a first surface comprising a plurality of first conductive pads and a first insulating region, and a second surface comprising a plurality of second conductive pads and a second insulating region;stacking the plurality of memory chips in a first direction, whereina first memory chip and an adjacent second memory chip are arranged face-to-face in the first direction, and the first surface of the first memory chip is bonded to the first surface of the second memory chip, wherein each of the plurality of memory chips has an identical layout, wherein a pattern of the first conductive pads and the first insulating region on the first surface of each memory chip is such that the first surface of any one of the memory chips is alignable and bondable to the first surface of another one of the memory chips when one of the memory chips is rotated by 180 degrees about an axis lying in the first surface; andthe second memory chip and an adjacent third memory chip are arranged back-to-back in the first direction, and the second surface of the second memory chip is bonded to the second surface of the third memory chip, wherein a pattern of the second conductive pads and the second insulating region on the second surface of each memory chip is such that the second surface of any one of the memory chips is alignable and bondable to the second surface of another one of the memory chips when one of the memory chips is rotated by 180 degrees about an axis lying in the second surface.23.The method of claim 22, further comprising:forming through substrate vias (TSVs) extending from at least one second surface of at least one memory chip into a metal layer inside the memory chip, wherein on top of the memory chip there are conductive pairs.24.The method of claim 23, further comprising:forming a control chip comprising a control circuit; andbonding the first surface of the control chip to the second surface of the first memory chip.25.The method of claim 24, further comprising:forming an ancillary chip comprising at least one selected from the group consisting of:a second type of memory cells, wherein the one of the plurality of memory chips comprises a first type of memory cells, the ancillary chip comprises a second type of the memory cells, and the first type is different from the second type; anda control circuit configured to control an operation of at least one of the plurality of memory chips; andbonding the ancillary chip to either a first surface or a second surface of one of the plurality of memory chips.

Images