D2r transmission

Abstract

Various aspects of the present disclosure relate to maximum time values for D2R transmissions. In an aspect, a first device perform a reader to device (R2D) transmission to a second device to schedule a set of subsequent transmissions between the first device and the second device. The first device then receives a device to reader (D2R) transmission corresponding to the R2D transmission from the second device. In the case that the D2R transmission comprises information for at least one of the timer or a first state of the second device, the first device starts a timer for a R2D transmission.

Description

D2R TRANSMISSIONTECHNICAL FIELD

[0001] The present disclosure relates to wireless communications, and more specifically to a device to reader (D2R) transmission.BACKGROUND

[0002] A wireless communications system may include one or multiple network communication devices, such as base stations (BSs) , which may be otherwise known as an eNodeB (eNB) , a next-generation NodeB (gNB) , or other suitable terminology. Each network communication devices, such as a base station may support wireless communications for one or multiple user communication devices, which may be otherwise known as user equipment (UE) , or other suitable terminology. The wireless communications system may support wireless communications with one or multiple user communication devices by utilizing resources of the wireless communication system (e.g., time resources (e.g., symbols, slots, subframes, frames, or the like) or frequency resources (e.g., subcarriers, carriers) . Additionally, the wireless communications system may support wireless communications across various radio access technologies including third generation (3G) radio access technology, fourth generation (4G) radio access technology, fifth generation (5G) radio access technology, among other suitable radio access technologies beyond 5G (e.g., sixth generation (6G) ) .

[0003] In recent years, Internet of things (IoT) has attracted much attention in the wireless communication world. More “things” are expected to be interconnected for improving productivity efficiency and increasing comforts of life. Among other possible states, three states are considered for IoT (e.g., ambient IoT) , i.e., on, off, sleep. However, there are still some issues to be addressed related to communications, such as, IoT communications.SUMMARY

[0004] The present disclosure relates to methods, apparatuses, and systems that support a device to reader (D2R) transmission in accordance with aspects of the present disclosure.

[0005] Some implementations of the method and apparatuses described herein include, performing, to a second device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, receiving, from the second device, a D2R transmission corresponding to the R2D transmission, and starting a timer for a R2D transmission in the case that the D2R transmission comprises information for at least one of the timer or a first state of the second device.

[0006] Some implementations of the method and apparatuses described herein may further include determining a timer type or a duration of the timer based on the information.

[0007] Some implementations of the method and apparatuses described herein may further include determining a timer type or duration of the timer by at least one of the following: determining the timer type or duration of the timer based on the type of the second device in the case that the information comprises the first indication of the charging state, or determine the timer type or duration of the timer based on the first state of the second device in the case that the information comprises the first indication of the off state or the sleep state.

[0008] Some implementations of the method and apparatuses described herein may further include performing, to the second device, the R2D transmission after the timer expires.

[0009] In some implementations of the method and apparatuses described herein, the information may comprise one of the following: a first indication of the first state, a second indication of a timer type or duration of the timer, or at least one sequence indicating at least one of the timer type or duration of the timer or the first state, a type of the second device.

[0010] In some implementations of the method and apparatuses described herein, the first state may comprise one of the following: a charging state, an off state, or a sleep state.

[0011] In some implementations of the method and apparatuses described herein, the at least one sequence may comprise at least one of the following: a preamble and a postamble indicating that the second device has transitioned to the first state; or a preamble, one or more midambles, and a postamble indicating that the second device has transitioned to the first state, and the number of midambles indicates at least one of the timer type or duration of the timer, the first state, or a type of the second device.

[0012] In some implementations of the method and apparatuses described herein, a mapping relationship between the off state and the timer type or duration of the timer may be predefined to the first device and the second device, a mapping relationship between the sleep state and the timer type or duration of the timer may be predefined to the first device and the second device, or a mapping relationship between bits field of the second indication and the timer type or duration of the timer may be predefined to the first device and the second device.

[0013] In some implementations of the method and apparatuses described herein, the first indication may be received via at least one of control information or data information in the D2R transmission, or the second indication may be received via at least one of control information or data information in the D2R transmission.

[0014] In some implementations of the method and apparatuses described herein, the first device may comprise a reader of an ambient Internet of things (A-IoT) device or a network device, or the second device may comprise the A-IoT device.

[0015] Some implementations of the method and apparatuses described herein include, receiving, from a first device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, determining whether to transition to a first state based on an energy level of the second device, and performing, to the first device, a D2R transmission corresponding to the R2D transmission based on transitioning to the first state, wherein the D2R transmission comprises information for at least one of a timer of the first device or the first state.

[0016] Some implementations of the method and apparatuses described herein may further include starting a second timer based on transitioning to the first state, and the timer is a first timer.

[0017] Some implementations of the method and apparatuses described herein may further include starting the second timer by one of the following: starting the second timer upon performing the D2R transmission, starting the second timer upon a reception of the D2R transmission by the first device, or starting the second timer a predefined delay after transitioning to the first state.

[0018] Some implementations of the method and apparatuses described herein may further include performing a communication with the first device in one of the following cases: the second timer expires, the energy of the second device is full, or the energy level of the second device is higher than or equal to a threshold.

[0019] In some implementations of the method and apparatuses described herein, the first state may comprise one of the following: a charging state, an off state, or a sleep state.

[0020] In some implementations of the method and apparatuses described herein, the information may comprise one of the following: a first indication of the first state of the second device, a second indication of a timer type or duration of the timer, or  at least one sequence indicating at least one of the timer type or duration of the timer or the first state, a type of the second device.

[0021] In some implementations of the method and apparatuses described herein, the at least one sequence may comprise at least one of the following: a preamble and a postamble indicating that the second device has transitioned to the first state, or a preamble, one or more midambles, and a postamble indicating that the second device has transitioned to the first state, wherein the number of midambles indicates at least one of the timer type or duration of the timer, the first state, or a type of the second device.

[0022] In some implementations of the method and apparatuses described herein, a mapping relationship between the off state and the timer type or duration of the timer may be predefined to the first device and the second device, a mapping relationship between the sleep state and the timer type or duration of the timer may be predefined to the first device and the second device, or a mapping relationship between bits field of the second indication and the timer type or duration of the timer may be predefined to the first device and the second device.

[0023] In some implementations of the method and apparatuses described herein, the first timer and the second timer may be of the same type.

[0024] In some implementations of the method and apparatuses described herein, the first indication may be received via at least one of control information or data information in the D2R transmission, or the second indication may be received via at least one of control information or data information in the D2R transmission.

[0025] In some implementations of the method and apparatuses described herein, the first device may comprise a reader of an ambient Internet of things (A-IoT) device or a network device, or the second device may comprise the A-IoT device.

[0026] Some implementations of the method and apparatuses described herein include, performing, to a second device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, and starting a timer for a R2D transmission in the case that a D2R transmission corresponding to the R2D transmission is not received from the second device within a first duration.

[0027] Some implementations of the method and apparatuses described herein may further include performing, to the second device, the R2D transmission after the timer expires.

[0028] In some implementations of the method and apparatuses described herein, a timer type or second duration of the timer may be predefined to the first device and the second device.

[0029] In some implementations of the method and apparatuses described herein, a timer type or second duration of the timer may be common for each second device or each type of the second device, or a timer type or second durations of the timer for different second devices or different types of the second device may be different.

[0030] Some implementations of the method and apparatuses described herein include, receiving, from a first device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, determining to transition to a first state and not to perform a D2R transmission corresponding to the R2D transmission based on an energy level of the second device, and starting a timer based on transitioning to the first state.

[0031] Some implementations of the method and apparatuses described herein may further include performing a communication with the first device after the timer expires.

[0032] In some implementations of the method and apparatuses described herein, the first state may comprise one of the following: a charging state, an off state, or a sleep state.

[0033] Some implementations of the method and apparatuses described herein include, performing, to a second device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, and the R2D transmission comprises information for a type of a second timer.

[0034] Some implementations of the method and apparatuses described herein may further include starting a first timer for a R2D transmission in the case that a D2R transmission corresponding to the R2D transmission is not received from the second device within a first duration, and performing, to the second device, the R2D transmission after the first timer expires.

[0035] In some implementations of the method and apparatuses described herein, a timer type or second duration of the second timer may be predefined to the first device and the second device.

[0036] In some implementations of the method and apparatuses described herein, a timer type or second duration of the second timer may be common for each second device or each type of the second device, or timer type or second durations of the second timer for different second devices or different types of the second device may be different.

[0037] Some implementations of the method and apparatuses described herein include, receiving, from a first device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, wherein the R2D transmission comprises information for a type of a second timer, determining whether to transition to a first state based on an energy level of the second device, and starting the second timer based on transitioning to the first state and the information.

[0038] Some implementations of the method and apparatuses described herein may further include performing a communication with the first device after the second timer expires.BRIEF DESCRIPTION OF THE DRAWINGS

[0039] FIG. 1A illustrates an example of a wireless communications system that supports a D2R transmission in accordance with aspects of the present disclosure.

[0040] FIG. 1B illustrates an example process of a state transition associated with aspects of the present disclosure.

[0041] FIG. 2A illustrates an example signaling chart illustrating an example process that supports repetition transmissions in accordance with aspects of the present disclosure.

[0042] FIG. 2B illustrates an example signaling chart illustrating an example process that supports repetition transmissions in accordance with aspects of the present disclosure.

[0043] FIG. 2C illustrates an example signaling chart illustrating an example process that supports repetition transmissions in accordance with aspects of the present disclosure.

[0044] FIG. 3 illustrates an example process in accordance with aspects of the present disclosure.

[0045] FIG. 4 illustrates an example for the D2R transmission in accordance with aspects of the present disclosure.

[0046] FIGS. 5-10 illustrate examples of devices that support a D2R transmission in accordance with aspects of the present disclosure.

[0047] FIGS. 11-16 illustrate examples of processors that support a D2R transmission in accordance with aspects of the present disclosure.

[0048] FIG. 17 illustrates a flowchart of a method that supports a D2R transmission in accordance with aspects of the present disclosure.

[0049] FIG. 18 illustrates a flowchart of a method that supports a D2R transmission in accordance with aspects of the present disclosure.

[0050] FIG. 19 illustrates a flowchart of a method that supports a D2R transmission in accordance with aspects of the present disclosure.

[0051] FIG. 20 illustrates a flowchart of a method that supports a D2R transmission in accordance with aspects of the present disclosure.

[0052] FIG. 21 illustrates a flowchart of a method that supports a D2R transmission in accordance with aspects of the present disclosure.

[0053] FIG. 22 illustrates a flowchart of a method that supports a D2R transmission in accordance with aspects of the present disclosure.

[0054] Throughout the drawings, the same or similar reference numerals represent the same or similar elements.DETAILED DESCRIPTION

[0055] Principles of the present disclosure will now be described with reference to some embodiments. It is to be understood that these embodiments are described only for the purpose of illustration and help those skilled in the art to understand and implement the present disclosure, without suggesting any limitation as to the scope of the disclosure. The disclosure described herein may be implemented in various manners other than the ones described below.

[0056] In the following description and claims, unless defined otherwise, all technical and scientific terms used herein have the same meaning as commonly understood by one of ordinary skills in the art to which this disclosure belongs.

[0057] References in the present disclosure to “one embodiment, ” “an example embodiment, ” “an embodiment, ” “some embodiments, ” and the like indicate that the embodiment (s) described may include a particular feature, structure, or characteristic, but it is not necessary that every embodiment includes the particular feature, structure, or characteristic. Moreover, such phrases do not necessarily refer to the same embodiment (s) . Further, when a particular feature, structure, or characteristic is described in connection with an embodiment, it is submitted that it is within the knowledge of one skilled in the art to affect such feature, structure, or characteristic in connection with other embodiments whether or not explicitly described.

[0058] It shall be understood that although the terms “first” and “second” or the like may be used herein to describe various elements, these elements should not be limited by these terms. These terms are only used to distinguish one element from another element. For example, a first element could also be termed as a second element, and similarly, a second element could also be termed as a first element, without departing from the scope of embodiments. As used herein, the term “and / or” includes any and all combinations of one or more of the listed terms.

[0059] The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of example embodiments. As used herein, the singular forms “a” , “an” and “the” are intended to include the plural forms as well, unless the context clearly indicates otherwise. It will be further understood that the terms “comprises” , “comprising” , “has” , “having” , “includes” and / or “including” , when used herein, specify the presence of stated features, elements, and / or components etc., but do not preclude the presence or addition of one or more other features, elements, components and / or combinations thereof.

[0060] As used herein, the term “communication network” refers to a network following any suitable communication standards, such as, 5G new radio (NR) , Long Term Evolution (LTE) , LTE-Advanced (LTE-A) , Wideband Code Division Multiple Access (WCDMA) , High-Speed Packet Access (HSPA) , Narrow Band Internet of Things (NB-IoT) , and so on. Further, the communications between a user equipment and a network device in the communication network may be performed according to any suitable generation communication protocols, including but not limited to, the first generation (1G) , the second generation (2G) , 2.5G, 2.75G, the third generation (3G) , the fourth generation (4G) , 4.5G, the fifth generation (5G) communication protocols, and / or any other protocols either currently known or to be developed in the future. Embodiments of the present disclosure may be applied in various communication systems. Given the rapid development in communications, there will also be future type communication technologies and systems in which the present disclosure may be embodied. It should not be seen as limiting the scope of the present disclosure to only the aforementioned systems.

[0061] As used herein, the term “network device” generally refers to a node in a communication network via which a user equipment can access the communication network and receive services therefrom. The network device may refer to a base station (BS) or an access point (AP) , for example, a node B (NodeB or NB) , a radio access network (RAN) node, an evolved NodeB (eNodeB or eNB) , a NR NB (also referred to as a gNB) , a Remote Radio Unit (RRU) , a radio header (RH) , an infrastructure device for a V2X (vehicle-to-everything) communication, a transmission and reception point (TRP) , a reception point (RP) , a remote radio head (RRH) , a relay, an integrated access and backhaul (IAB) node, a low power node such as a femto a base station (BS) , a pico BS, and so forth, depending on the applied terminology and technology. The network device may further refer to a network function (NF) in the core network, for example, a SMF, an  AMF, a PCF, a UPF or devices with same function in future network architectures, and so forth.

[0062] As used herein, the term “user equipment (UE) ” generally refers to any end device that may be capable of wireless communications. By way of example rather than a limitation, a user equipment may also be referred to as a communication device, a terminal device, an end user device, a subscriber station (SS) , an unmanned aerial vehicle (UAV) , a portable subscriber station, a mobile station (MS) , or an access terminal (AT) . The user equipment may include, but is not limited to, a mobile phone, a cellular phone, a smart phone, a voice over IP (VoIP) phone, a wireless local loop phone, a tablet, a wearable user equipment, a personal digital assistant (PDA) , a portable computer, a desktop computer, an image capture user equipment such as a digital camera, a gaming user equipment, a music storage and playback appliance, a vehicle-mounted wireless user equipment, a wireless endpoint, a mobile station, laptop-embedded equipment (LEE) , laptop-mounted equipment (LME) , a USB dongle, a smart device, wireless customer-premises equipment (CPE) , an Internet of Things (loT) device, a watch or other wearable, a head-mounted display (HMD) , a vehicle, a drone, a medical device (for example, a remote surgery device) , an industrial device (for example, a robot and / or other wireless devices operating in an industrial and / or an automated processing chain contexts) , a consumer electronics device, a device operating on commercial and / or industrial wireless networks, and the like. In the following description, the terms: “user equipment, ” “communication device, ” “terminal, ” “user equipment” and “UE, ” may be used interchangeably.

[0063] FIG. 1A illustrates an example of a wireless communications system 100 that supports a D2R transmission in accordance with aspects of the present disclosure. The wireless communications system 100 may include one or more network entities 102 (also referred to as network equipment) , one or more UEs 104, a core network 106, and a packet data network 108. The wireless communications system 100 may support various radio access technologies. In some implementations, the wireless communications system 100 may be a 4G network, such as an LTE network or an LTE-Advanced (LTE-A) network. In some other implementations, the wireless communications system 100 may be a 5G network, such as an NR network. In other implementations, the wireless communications system 100 may be a combination of a 4G network and a 5G network, or other suitable radio access technology including Institute of Electrical and Electronics Engineers (IEEE)  802.11 (Wi-Fi) , IEEE 802.16 (WiMAX) , IEEE 802.20. The wireless communications system 100 may support radio access technologies beyond 5G. Additionally, the wireless communications system 100 may support technologies, such as time division multiple access (TDMA) , frequency division multiple access (FDMA) , or code division multiple access (CDMA) , etc.

[0064] The one or more network entities 102 may be dispersed throughout a geographic region to form the wireless communications system 100. One or more of the network entities 102 described herein may be or include or may be referred to as a network node, a base station, a network element, a radio access network (RAN) , a base transceiver station, an access point, a NodeB, an eNodeB (eNB) , a next-generation NodeB (gNB) , or other suitable terminology. A network entity 102 and a UE 104 may communicate via a communication link 110, which may be a wireless or wired connection. For example, a network entity 102 and a UE 104 may perform wireless communication (e.g., receive signaling, transmit signaling) over a Uu interface.

[0065] A network entity 102 may provide a geographic coverage area 112 for which the network entity 102 may support services (e.g., voice, video, packet data, messaging, broadcast, etc. ) for one or more UEs 104 within the geographic coverage area 112. For example, a network entity 102 and a UE 104 may support wireless communication of signals related to services (e.g., voice, video, packet data, messaging, broadcast, etc. ) according to one or multiple radio access technologies. In some implementations, a network entity 102 may be moveable, for example, a satellite associated with a non-terrestrial network. In some implementations, different geographic coverage areas 112 associated with the same or different radio access technologies may overlap, but the different geographic coverage areas 112 may be associated with different network entities 102. Information and signals described herein may be represented using any of a variety of different technologies and techniques. For example, data, instructions, commands, information, signals, bits, symbols, and chips that may be referenced throughout the description may be represented by voltages, currents, electromagnetic waves, magnetic fields or particles, optical fields or particles, or any combination thereof.

[0066] The one or more UEs 104 may be dispersed throughout a geographic region of the wireless communications system 100. A UE 104 may include or may be referred to as a mobile device, a wireless device, a remote device, a remote unit, a handheld device,  or a subscriber device, or some other suitable terminology. In some implementations, the UE 104 may be referred to as a unit, a station, a terminal, or a client, among other examples. Additionally, or alternatively, the UE 104 may be referred to as an Internet-of-Things (IoT) device, an Internet-of-Everything (IoE) device, or machine-type communication (MTC) device, among other examples. In some implementations, a UE 104 may be stationary in the wireless communications system 100. In some other implementations, a UE 104 may be mobile in the wireless communications system 100.

[0067] The one or more UEs 104 may be devices in different forms or having different capabilities. Some examples of UEs 104 are illustrated in FIG. 1A. A UE 104 may be capable of communicating with various types of devices, such as the network entities 102, other UEs 104, or network equipment (e.g., the core network 106, the packet data network 108, a relay device, an integrated access and backhaul (IAB) node, or another network equipment) , as shown in FIG. 1A. Additionally, or alternatively, a UE 104 may support communication with other network entities 102 or UEs 104, which may act as relays in the wireless communications system 100.

[0068] A UE 104 may also be able to support wireless communication directly with other UEs 104 over a communication link 114. For example, a UE 104 may support wireless communication directly with another UE 104 over a device-to-device (D2D) communication link. In some implementations, such as vehicle-to-vehicle (V2V) deployments, vehicle-to-everything (V2X) deployments, or cellular-V2X deployments, the communication link 114 may be referred to as a sidelink. For example, a UE 104 may support wireless communication directly with another UE 104 over a PC5 interface.

[0069] A network entity 102 may support communications with the core network 106, or with another network entity 102, or both. For example, a network entity 102 may interface with the core network 106 through one or more backhaul links 116 (e.g., via an S1, N2, N2, or another network interface) . The network entities 102 may communicate with each other over the backhaul links 116 (e.g., via an X2, Xn, or another network interface) . In some implementations, the network entities 102 may communicate with each other directly (e.g., between the network entities 102) . In some other implementations, the network entities 102 may communicate with each other or indirectly (e.g., via the core network 106) . In some implementations, one or more network entities 102 may include subcomponents, such as an access network entity, which may be an  example of an access node controller (ANC) . An ANC may communicate with the one or more UEs 104 through one or more other access network transmission entities, which may be referred to as a radio heads, smart radio heads, or transmission-reception points (TRPs) .

[0070] In some implementations, a network entity 102 may be configured in a disaggregated architecture, which may be configured to utilize a protocol stack physically or logically distributed among two or more network entities 102, such as an integrated access backhaul (IAB) network, an open RAN (O-RAN) (e.g., a network configuration sponsored by the O-RAN Alliance) , or a virtualized RAN (vRAN) (e.g., a cloud RAN (C-RAN) ) . For example, a network entity 102 may include one or more of a central unit (CU) , a distributed unit (DU) , a radio unit (RU) , a RAN Intelligent Controller (RIC) (e.g., a Near-Real Time RIC (Near-RT RIC) , a Non-Real Time RIC (Non-RT RIC) ) , a Service Management and Orchestration (SMO) system, or any combination thereof.

[0071] An RU may also be referred to as a radio head, a smart radio head, a remote radio head (RRH) , a remote radio unit (RRU) , or a transmission reception point (TRP) . One or more components of the network entities 102 in a disaggregated RAN architecture may be co-located, or one or more components of the network entities 102 may be located in distributed locations (e.g., separate physical locations) . In some implementations, one or more network entities 102 of a disaggregated RAN architecture may be implemented as virtual units (e.g., a virtual CU (VCU) , a virtual DU (VDU) , a virtual RU (VRU) ) .

[0072] Split of functionality between a CU, a DU, and an RU may be flexible and may support different functionalities depending upon which functions (e.g., network layer functions, protocol layer functions, baseband functions, radio frequency functions, and any combinations thereof) are performed at a CU, a DU, or an RU. For example, a functional split of a protocol stack may be employed between a CU and a DU such that the CU may support one or more layers of the protocol stack and the DU may support one or more different layers of the protocol stack. In some implementations, the CU may host upper protocol layer (e.g., a layer 3 (L3) , a layer 2 (L2) ) functionality and signaling (e.g., Radio Resource Control (RRC) , service data adaption protocol (SDAP) , Packet Data Convergence Protocol (PDCP) ) . The CU may be connected to one or more DUs or RUs, and the one or more DUs or RUs may host lower protocol layers, such as a layer 1 (L1) (e.g., physical (PHY) layer) or an L2 (e.g., radio link control (RLC) layer, medium access  control (MAC) layer) functionality and signaling, and may each be at least partially controlled by the CU 160.

[0073] Additionally, or alternatively, a functional split of the protocol stack may be employed between a DU and an RU such that the DU may support one or more layers of the protocol stack and the RU may support one or more different layers of the protocol stack. The DU may support one or multiple different cells (e.g., via one or more RUs) . In some implementations, a functional split between a CU and a DU, or between a DU and an RU may be within a protocol layer (e.g., some functions for a protocol layer may be performed by one of a CU, a DU, or an RU, while other functions of the protocol layer are performed by a different one of the CU, the DU, or the RU) .

[0074] A CU may be functionally split further into CU control plane (CU-CP) and CU user plane (CU-UP) functions. A CU may be connected to one or more DUs via a midhaul communication link (e.g., F1, F1-c, F1-u) , and a DU may be connected to one or more RUs via a fronthaul communication link (e.g., open fronthaul (FH) interface) . In some implementations, a midhaul communication link or a fronthaul communication link may be implemented in accordance with an interface (e.g., a channel) between layers of a protocol stack supported by respective network entities 102 that are in communication via such communication links.

[0075] The core network 106 may support user authentication, access authorization, tracking, connectivity, and other access, routing, or mobility functions. The core network 106 may be an evolved packet core (EPC) , or a 5G core (5GC) , which may include a control plane entity that manages access and mobility (e.g., a mobility management entity (MME) , an access and mobility management functions (AMF) ) and a user plane entity that routes packets or interconnects to external networks (e.g., a serving gateway (S-GW) , a Packet Data Network (PDN) gateway (P-GW) , or a user plane function (UPF) ) . In some implementations, the control plane entity may manage non-access stratum (NAS) functions, such as mobility, authentication, and bearer management (e.g., data bearers, signal bearers, etc. ) for the one or more UEs 104 served by the one or more network entities 102 associated with the core network 106.

[0076] The core network 106 may communicate with the packet data network 108 over one or more backhaul links 116 (e.g., via an S1, N2, N2, or another network interface) . The packet data network 108 may include an application server 118. In some  implementations, one or more UEs 104 may communicate with the application server 118. A UE 104 may establish a session (e.g., a protocol data unit (PDU) session, or the like) with the core network 106 via a network entity 102. The core network 106 may route traffic (e.g., control information, data, and the like) between the UE 104 and the application server 118 using the established session (e.g., the established PDU session) . The PDU session may be an example of a logical connection between the UE 104 and the core network 106 (e.g., one or more network functions of the core network 106) .

[0077] In the wireless communications system 100, the network entities 102 and the UEs 104 may use resources of the wireless communications system 100 (e.g., time resources (e.g., symbols, slots, subframes, frames, or the like) or frequency resources (e.g., subcarriers, carriers) ) to perform various operations (e.g., wireless communications) . In some implementations, the network entities 102 and the UEs 104 may support different resource structures. For example, the network entities 102 and the UEs 104 may support different frame structures. In some implementations, such as in 4G, the network entities 102 and the UEs 104 may support a single frame structure. In some other implementations, such as in 5G and among other suitable radio access technologies, the network entities 102 and the UEs 104 may support various frame structures (i.e., multiple frame structures) . The network entities 102 and the UEs 104 may support various frame structures based on one or more numerologies.

[0078] One or more numerologies may be supported in the wireless communications system 100, and a numerology may include a subcarrier spacing and a cyclic prefix. A first numerology (e.g., μ=0) may be associated with a first subcarrier spacing (e.g., 15 kHz) and a normal cyclic prefix. In some implementations, the first numerology (e.g., μ=0) associated with the first subcarrier spacing (e.g., 15 kHz) may utilize one slot per subframe. A second numerology (e.g., μ=1) may be associated with a second subcarrier spacing (e.g., 30 kHz) and a normal cyclic prefix. A third numerology (e.g., μ=2) may be associated with a third subcarrier spacing (e.g., 60 kHz) and a normal cyclic prefix or an extended cyclic prefix. A fourth numerology (e.g., μ=3) may be associated with a fourth subcarrier spacing (e.g., 120 kHz) and a normal cyclic prefix. A fifth numerology (e.g., μ=4) may be associated with a fifth subcarrier spacing (e.g., 240 kHz) and a normal cyclic prefix.

[0079] A time interval of a resource (e.g., a communication resource) may be organized according to frames (also referred to as radio frames) . Each frame may have a duration, for example, a 10 millisecond (ms) duration. In some implementations, each frame may include multiple subframes. For example, each frame may include 10 subframes, and each subframe may have a duration, for example, a 1 ms duration. In some implementations, each frame may have the same duration. In some implementations, each subframe of a frame may have the same duration.

[0080] Additionally or alternatively, a time interval of a resource (e.g., a communication resource) may be organized according to slots. For example, a subframe may include a number (e.g., quantity) of slots. The number of slots in each subframe may also depend on the one or more numerologies supported in the wireless communications system 100. For instance, the first, second, third, fourth, and fifth numerologies (i.e., μ=0, μ=1, μ=2, μ=3, μ=4) associated with respective subcarrier spacings of 15 kHz, 30 kHz, 60 kHz, 120 kHz, and 240 kHz may utilize a single slot per subframe, two slots per subframe, four slots per subframe, eight slots per subframe, and 16 slots per subframe, respectively. Each slot may include a number (e.g., quantity) of symbols (e.g., OFDM symbols) . In some implementations, the number (e.g., quantity) of slots for a subframe may depend on a numerology. For a normal cyclic prefix, a slot may include 14 symbols. For an extended cyclic prefix (e.g., applicable for 60 kHz subcarrier spacing) , a slot may include 12 symbols. The relationship between the number of symbols per slot, the number of slots per subframe, and the number of slots per frame for a normal cyclic prefix and an extended cyclic prefix may depend on a numerology. It should be understood that reference to a first numerology (e.g., μ=0) associated with a first subcarrier spacing (e.g., 15 kHz) may be used interchangeably between subframes and slots.

[0081] In the wireless communications system 100, an electromagnetic (EM) spectrum may be split, based on frequency or wavelength, into various classes, frequency bands, frequency channels, etc. By way of example, the wireless communications system 100 may support one or multiple operating frequency bands, such as frequency range designations FR1 (410 MHz –7.125 GHz) , FR2 (24.25 GHz –52.6 GHz) , FR3 (7.125 GHz –24.25 GHz) , FR4 (52.6 GHz –114.25 GHz) , FR4a or FR4-1 (52.6 GHz –71 GHz) , and FR5 (114.25 GHz –300 GHz) . In some implementations, the network entities 102 and the UEs 104 may perform wireless communications over one or more of the operating frequency bands. In some implementations, FR1 may be used by the network entities 102  and the UEs 104, among other equipment or devices for cellular communications traffic (e.g., control information, data) . In some implementations, FR2 may be used by the network entities 102 and the UEs 104, among other equipment or devices for short-range, high data rate capabilities.

[0082] FR1 may be associated with one or multiple numerologies (e.g., at least three numerologies) . For example, FR1 may be associated with a first numerology (e.g., μ=0) , which includes 15 kHz subcarrier spacing; a second numerology (e.g., μ=1) , which includes 30 kHz subcarrier spacing; and a third numerology (e.g., μ=2) , which includes 60 kHz subcarrier spacing. FR2 may be associated with one or multiple numerologies (e.g., at least 2 numerologies) . For example, FR2 may be associated with a third numerology (e.g., μ=2) , which includes 60 kHz subcarrier spacing; and a fourth numerology (e.g., μ=3) , which includes 120 kHz subcarrier spacing.

[0083] As mentioned above, three example states are considered for IoT (e.g., ambient IoT) , i.e., on, off, sleep. For different device types, device type 1 is assumed to have two states: on and off, and device type 2a and device type 2b are assumed to have three states: on, off and sleep. For different device states, on state supports at least transmission and reception for communication. Off state does not support at least transmission and reception for communication, and off state supports at least energy harvesting. Sleep state supports at least maintaining a memory content from on state, and maintaining a timer, and sleep state does not support at least transmission.

[0084] When a device power off and turns to the off state or the sleep state during a transmission procedure or a reception procedure, how the network or a reader knows the state of the device and the time duration of the off state or the sleep state should be studied. As shown in FIG. 1B, the device power off and turns to the off state and charging at 130. The communication process is stopped and the communication process is not completed. The device is fully charged at 140 and transitions to the on state. If the network / reader well know the starting of on state, the (re) transmission / repetition can be triggered as soon as possible.

[0085] In view of the above discussions, some embodiments of the present disclosure provide a solution for a D2R transmission. In one aspect of the solution of the present disclosure, a first device perform a reader to device (R2D) transmission to a second device to schedule a set of subsequent transmissions between the first device and the second  device. The first device then receives a device to reader (D2R) transmission corresponding to the R2D transmission from the second device. In the case that the D2R transmission comprises information for at least one of the timer or a first state of the second device, the first device starts a timer for a R2D transmission. In this way, the R2D transmission may be performed based on the timer, and thus the efficiency of the communications is improved. Principles and implementations of embodiments of the present disclosure will be described in detail below with reference to FIGS. 2A-22.

[0086] FIG. 2A illustrates a signaling chart illustrating an example process 200A in accordance with aspects of the present disclosure. The process 200A may involve the first device 201 and the second device 202. It would be appreciated that although the process 200A is applied in the communication environment 100 of FIG. 1A, this process may be likewise applied to other communication scenarios with similar issues. In some embodiments, the first device 201 may comprise a reader of an A-IoT device or a network device. Additionally, the second device 202 may comprise the A-IoT device (hereinafter may also be referred to as a device)

[0087] It is to be understood that the number of the first device 201 or the second device 202 is only for the purpose of illustration without suggesting any limitations. The process 200A may include any suitable number of devices adapted for implementing embodiments of the present disclosure. Although not shown, it would be appreciated that one or more first devices may be comprised in the process 200A.

[0088] In the process 200A, the first device 201 performs 210 a R2D transmission 213 to the second device 202 to schedule a set of subsequent transmissions between the first device 201 and the second device 202. For example, the network or a reader may performs a R2D transmission and expect to receive a corresponding D2R transmission from a A-IoT device. The R2D transmission and subsequent transmissions may be inventory or command procedures.

[0089] After receiving 215 the R2D transmission 213 from the first device 201. Continuing with reference to FIG. 2A, the second device 202 determines 218 whether to transition to a first state based on an energy level of the second device 202. In some embodiments, the first state may comprise a charging state, an off state, or a sleep state. For instance, the second device 202 may determine whether to transition to a charging  state, off state, or a sleep state based on its residual energy, i.e., whether the residual energy is sufficient for the set of subsequent transmissions and receptions.

[0090] Continuing with reference to FIG. 2A, the second device 202 performs 220 a D2R transmission 223 corresponding to the R2D transmission 213 to the first device 201 based on transitioning to the first state, and the D2R transmission 223 comprises information for at least one of a timer of the first device 201 or the first state.

[0091] For instance, if the residual energy of the second device 202 is insufficient, the second device 202 may perform a D2R transmission with an indication and transition to a charging or off / sleep state.

[0092] In some embodiments, the information may comprise a first indication of the first state, a second indication of a timer type or duration of the timer, or at least one sequence indicating at least one of the timer type or duration of the timer or the first state, a type of the second device 202.

[0093] In an example, the first indication of the first state may be an indication of charging state, signifying that the second device 202 has transitioned to a charging state, and indicating the first device 201 to start a timer for counting based on the received indication of the charging state. For example, the charging state indication may further specify a time duration for the timer. This duration can be common or different for each device or device type. For instance, the charging time for device type 1 is 5 seconds, for device type 2a is 10 seconds, and for device type 2b is 20 seconds.

[0094] In another example, the first indication of the first state may be an indication of off / sleep state, which leads the the first device 201 to start a timer for counting based on the received state. For example, if the indicated state is the off state, the timer duration may be 5 seconds, 10 seconds, or 20 seconds. If the indicated state is the sleep state, the timer duration could be 100 milliseconds, 200 milliseconds, or 500 milliseconds.

[0095] In yet another example, the second indication may be an indication of a timer type or duration of the timer, which indicates the first device 201 to start a timer for counting based on the received indication. For example, the indication may comprise the following information: “000” representing 100 milliseconds, “001” representing 200 milliseconds, “010” representing 500 milliseconds, “011” representing 1000 milliseconds,  “100” representing 2000 milliseconds, “101” representing 5000 milliseconds, and “110” representing 10000 milliseconds.

[0096] In some embodiments, the at least one sequence may comprise a preamble and a postamble indicating that the second device 202 has transitioned to the first state. For example, the D2R transmission may include a preamble and a postamble but does not include data transmission between them. This indicates that the device has transitioned to a charging or off / sleep state, and a predefined / preconfigured timer is triggered on the first device side.

[0097] Alternatively, the at least one sequence may comprise at least one of a preamble, one or more midambles, and a postamble indicating that the second device 202 has transitioned to the first state, and the number of midambles indicates: the timer type or duration of the timer, the first state, a type of the second device 202, or any combination of two or more of above mentioned items. For example, the D2R transmission may include a preamble, one or more midambles, and a postamble but does not include data transmission between them. This indicates that the second device 202 has transitioned to a charging or off / sleep state, and the number of midambles represents the type of timer or timer duration.

[0098] In an example, a preamble, one midamble and a postamble represents the type of the second device 202 is device type 1 and the timer duration is 5 seconds. A preamble, two midambles and a postamble represents the type of the second device 202 is device type 2a and the timer duration is 10 seconds. A preamble, three midambles and a postamble represents the type of the second device 202 is device type 2b and the timer duration is 20 seconds.

[0099] In another example, a preamble, one midamble and a postamble represents the second device 202 has transitioned to the off state. A preamble, two midambles and a postamble represents the second device 202 has transitioned to sleep state.

[0100] In yet another example, a preamble, one midamble and a postamble represents the second device 202 has transitioned to the off state and / or the timer duration is 5 seconds. A preamble, two midambles and a postamble represents the second device 202 has transitioned to the off state and / or the timer duration is 10 seconds. A preamble, three midambles and a postamble represents the second device 202 has transitioned to the off state and / or the timer duration is 20 seconds. A preamble, four midamble and a postamble  represents the second device 202 has transitioned to sleep state and / or the timer duration is 100ms. A preamble, five midambles and a postamble represents the second device 202 has transitioned to sleep state and / or the timer duration is 200ms. A preamble, six midambles and a postamble represents the second device 202 has transitioned to sleep state and / or the timer duration is 500ms.

[0101] Additionally or alternatively, a mapping relationship between the off state and the timer type or duration of the timer may be predefined to the first device 201 and the second device 202. In addition, a mapping relationship between the sleep state and the timer type or duration of the timer may be predefined to the first device 201 and the second device 202. For example, the mapping relationship between the off / sleep state and timer durations may be predefined and known to both the network / reader and a A-IoT device. Additionally, a mapping relationship between bits field of the second indication and the timer type or duration of the timer may be predefined to the first device 201 and the second device 202. For example, the mapping relationship between the bits field “xxx” and the timer duration is predefined and known to both the network / reader and a A-IoT device.

[0102] In addition, some other sequences in the D2R transmission may also be used to indicate the off / sleep state or the timer duration. In some embodiments, the first indication may be received via at least one of control information or data information in the D2R transmission. In some embodiments, the second indication may be received via at least one of control information or data information in the D2R transmission.

[0103] Additionally or alternatively, the timer at the first device 201 side is a first timer, and the second device 202 may start a second timer based on transitioning to the first state. In other words, a timer is defined on the second device 202 side. The second timer is not necessary for the off state, as the second device 202 may resume the communication once the energy is full or above a threshold. The second timer can be used for the sleep state or charging state, allowing the second device 202 to resume the communication after the timer expires, even if its energy is not full or below the threshold.

[0104] The timer may be flexibly started at different times. In an example, the second device 202 may start the second timer upon performing the D2R transmission. For example, the timer may be started when the second device 202 transmits the reporting of the information.

[0105] In another example, the second device 202 may start the second timer upon a reception of the D2R transmission by the first device 201. For example, the timer may be started when the network or the reader receives the reporting of the information.

[0106] In yet another example, the second device 202 may start the second timer a predefined delay after transitioning to the first state. Considering propagation and processing delays, the timer may be started after a predefined / configured delay.

[0107] In some embodiments, the first timer and the second timer may be of the same type. The definitions of the indication and the timer at an A-IoT device side may be the same as those at the network / reader side.

[0108] After receiving 225 the D2R transmission 223 from the second device 202, the first device 201 starts 228 a timer for a R2D transmission in the case that the D2R transmission comprises information for at least one of the timer or a first state of the second device 202. The R2D transmission may be a R2D retransmission.

[0109] For instance, upon receiving a D2R transmission from a device corresponding to the R2D transmission, the first device 201 may determine if it includes the information.

[0110] Additionally, the first device 201 may determine a timer type or a duration of the timer based on the information. In some embodiments, if the information comprises the first indication of the charging state, the first device 201 may determine the timer type or duration of the timer based on the type of the second device 202. The type of the second device 202 may be prescient to the first device 201.

[0111] In some alternative embodiments, if the information comprises the first indication of the off state or the sleep state, the first device 201 may determine the timer type or duration of the timer based on the first state of the second device 202.

[0112] Additionally or alternatively, the first device 201 may perform the R2D transmission to the second device 202 after the timer expires. For example, the network / reader triggers a timer for counting and performs an R2D retransmission to the device after a timeout.

[0113] In some embodiments, the second device 202 may perform a communication with the first device in one of the following cases: the second timer expires; the energy of the second device is full; or the energy level of the second device is higher than or equal to a threshold.

[0114] In general, a timer is defined on the network / reader side, and the timer is triggered by an indication of a device. As shown in FIG. 3, the device performs reporting to the reader or network with the information for at least one of the timer or a first state of the device and turns to the off state and charging at 310. The reader or network triggers a timer based on the reporting, and the communication process is stopped and the communication process is not completed. The device is fully charged and transitions to the on state at 320. The reader or network determines to perform the retransmission based on the reporting and the timer. In this way, the retransmission may be performed in time.

[0115] FIG. 2B illustrates a signaling chart illustrating an example process 200B in accordance with aspects of the present disclosure. The process 200B may involve the first device 201 and the second device 202. It would be appreciated that although the process 200B is applied in the communication environment 100 of FIG. 1A, this process may be likewise applied to other communication scenarios with similar issues. In some embodiments, the first device 201 may comprise a reader of an A-IoT device or a network device. Additionally, the second device 202 may comprise the A-IoT device (hereinafter may also be referred to as a device)

[0116] It is to be understood that the number of the first device 201 or the second device 202 is only for the purpose of illustration without suggesting any limitations. The process 200B may include any suitable number of devices adapted for implementing embodiments of the present disclosure. Although not shown, it would be appreciated that one or more first devices may be comprised in the process 200B.

[0117] In the process 200B, the first device 201 performs 235 a R2D transmission 238 to the second device 202 to schedule a set of subsequent transmissions between the first device 201 and the second device 202.

[0118] After receiving 240 the R2D transmission 238 from the first device 201, the second device 202 determines 243 to transition to a first state and not to perform a D2R transmission corresponding to the R2D transmission 235 based on an energy level of the second device 202. For example, a A-IoT device may receive an R2D transmission to schedule a set of subsequent transmissions and receptions between the network / reader and the device, such as for inventory or command procedures. In some embodiments, the first state may comprise a charging state, an off state, or a sleep state.

[0119] Continuing with reference to FIG. 2B, the second device 202 starts 245 a timer based on transitioning to the first state. For example, a timer is defined on the A-IoT device side. When the A-IoT device turns to a charging or off / sleep state, it starts a timer to count down.

[0120] On the other side of the communication, the first device 201 starts 248 a timer for a R2D transmission in the case that a D2R transmission corresponding to the R2D transmission is not received from the second device 202 within a first duration. The R2D transmission may be a R2D retransmission. In other words, a timer at the first device 201 side that is triggered by the expected D2R transmission is missing.

[0121] As shown in FIG. 4, the network or the reader performs an R2D transmission and expects to receive a corresponding D2R transmission within a D2R transmission duration [TR2D_min, TR2D_max] . If the network or the reader does not receive the corresponding D2R transmission within the D2R transmission duration [TR2D_min, TR2D_max] , it triggers a timer for counting and performs an R2D retransmission to the device after a timeout. In this case, the timer starts from or after TR2D_max. For instance, the network or the reader performs an R2D transmission at slot 0, and expects to receive a corresponding D2R transmission at slot 4. If the D2R transmission is missing at slot 4, the network or the reader may trigger a timer at slot 4 or later with a processing delay.

[0122] In some embodiments, a timer type or second duration of the timer may be predefined to the first device 201 and the second device 202. The time duration may be (pre) defined and known at both the network / reader and / or the A-IoT device sides. For example, the second duration of the timer may be 100ms, 200ms, 500ms, 1000ms, 2000ms, 5000ms, or 10000ms.

[0123] Additionally or alternatively, a timer type or second duration of the timer may be common for each second device or each type of the second device. Alternatively, a timer type or second durations of the timer for different second devices or different types of the second device may be different. For example, considering the charging time of each device type, the second durations of the timer may be 5s for device type 1, 10s for device type 2a, 20s for device type 2b.

[0124] In some embodiments, the first device 201 may further perform the R2D transmission to the second device 202 after the timer expires. In an example, the R2D transmission may be a R2D retransmission to the second device 202.

[0125] In some embodiments, the second device 202 may further perform a communication with the first device after the timer expires. The A-IoT device turns to the on state or resumes communication after the timer times out.

[0126] FIG. 2C illustrates a signaling chart illustrating an example process 200C in accordance with aspects of the present disclosure. The process 200C may involve the first device 201 and the second device 202. It would be appreciated that although the process 200C is applied in the communication environment 100 of FIG. 1A, this process may be likewise applied to other communication scenarios with similar issues. In some embodiments, the first device 201 may comprise a reader of an A-IoT device or a network device. Additionally, the second device 202 may comprise the A-IoT device (hereinafter may also be referred to as a device)

[0127] It is to be understood that the number of the first device 201 or the second device 202 is only for the purpose of illustration without suggesting any limitations. The process 200C may include any suitable number of devices adapted for implementing embodiments of the present disclosure. Although not shown, it would be appreciated that one or more first devices may be comprised in the process 200C.

[0128] In the process 200C, the first device 201 performs 250 a R2D transmission 253 to the second device 202 to schedule a set of subsequent transmissions between the first device 201 and the second device 202, and the R2D transmission 253 comprises information for a type of a second timer. In other words, the first device 201 defines an indication that informs the second device 202 of a timer to resume communication when the device fails to transmit a corresponding D2R transmission.

[0129] In some embodiments, if a D2R transmission corresponding to the R2D transmission is not received from the second device within a first duration, the first device 201 may start a first timer for a R2D transmission. After the first timer expires, the first device 201 may perform the R2D transmission to the second device 202. the R2D transmission may be a R2D retransmission.

[0130] In some embodiments, a timer type or second duration of the second timer may be predefined to the first device 201 and the second device 202. The time duration may be (pre) defined and known at both the network / reader and / or the A-IoT device sides. For example, the second duration of the timer may be 100ms, 200ms, 500ms, 1000ms, 2000ms, 5000ms, or 10000ms.

[0131] Additionally or alternatively, a timer type or second duration of the timer may be common for each second device or each type of the second device. Alternatively, a timer type or second durations of the timer for different second devices or different types of the second device may be different. For example, considering the charging time of each device type, the second durations of the timer may be 5s for device type 1, 10s for device type 2a, 20s for device type 2b.

[0132] Continuing with reference to FIG. 2C, after receiving 255 the R2D transmission 253 from the first device 201, the second device 202 determines 258 whether to transition to a first state based on an energy level of the second device.

[0133] Based on transitioning to the first state and the information, the second device 202 starts 260 the second timer. In some embodiments, the second device 202 may further perform a communication with the first device after the timer expires.

[0134] In an example, If the second device 202 lacks the ability to perform the set of subsequent transmissions and / or receptions, it triggers a timer (i.e., the second timer) for counting based on the indicated timer type and performs reception and / or transmission after the timeout of the timer. In another example, if the second device 202 has the ability to perform the set of subsequent transmissions and / or receptions, it performs a D2R transmission corresponding to the R2D transmission.

[0135] In general, a timer on the network / reader side that is triggered by an indication of an A-IoT device is defined. A timer at the network / reader side that is triggered by the expected D2R transmission is missing is defined. An indication that informs the A-IoT device of a timer is defined to resume communication when the A-IoT device fails to transmit a corresponding D2R transmission.

[0136] FIG. 5 illustrates an example of a device 500 that supports a D2R transmission in accordance with aspects of the present disclosure. The device 500 may be an example of a network entity 102 or a UE 104 as described herein. The device 500 may support wireless communication with one or more network entities 102, UEs 104, or any combination thereof. The device 500 may include components for bi-directional communications including components for transmitting and receiving communications, such as a processor 502, a memory 504, a transceiver 506, and, optionally, an I / O controller 508. These components may be in electronic communication or otherwise  coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0137] The processor 502, the memory 504, the transceiver 506, or various combinations thereof or various components thereof may be examples of means for performing various aspects of the present disclosure as described herein. For example, the processor 502, the memory 504, the transceiver 506, or various combinations or components thereof may support a method for performing one or more of the operations described herein.

[0138] In some implementations, the processor 502, the memory 504, the transceiver 506, or various combinations or components thereof may be implemented in hardware (e.g., in communications management circuitry) . The hardware may include a processor, a digital signal processor (DSP) , an application-specific integrated circuit (ASIC) , a field-programmable gate array (FPGA) or other programmable logic device, a discrete gate or transistor logic, discrete hardware components, or any combination thereof configured as or otherwise supporting a means for performing the functions described in the present disclosure. In some implementations, the processor 502 and the memory 504 coupled with the processor 502 may be configured to perform one or more of the functions described herein (e.g., executing, by the processor 502, instructions stored in the memory 504) .

[0139] For example, the processor 502 may support wireless communication at the device 500 in accordance with examples as disclosed herein. The processor 502 may be configured to operable to support a means for performing, to a second device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, a means for receiving, from the second device, a D2R transmission corresponding to the R2D transmission, and a means for starting a timer for a R2D transmission in the case that the D2R transmission comprises information for at least one of the timer or a first state of the second device. The processor 502 may be configured to operable to support other means for other implementations of method 1700.

[0140] The processor 502 may include an intelligent hardware device (e.g., a general-purpose processor, a DSP, a CPU, a microcontroller, an ASIC, an FPGA, a programmable logic device, a discrete gate or transistor logic component, a discrete hardware component, or any combination thereof) . In some implementations, the processor 502 may be configured to operate a memory array using a memory controller. In some other  implementations, a memory controller may be integrated into the processor 502. The processor 502 may be configured to execute computer-readable instructions stored in a memory (e.g., the memory 504) to cause the device 500 to perform various functions of the present disclosure.

[0141] The memory 504 may include random access memory (RAM) and read-only memory (ROM) . The memory 504 may store computer-readable, computer-executable code including instructions that, when executed by the processor 502 cause the device 500 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. In some implementations, the code may not be directly executable by the processor 502 but may cause a computer (e.g., when compiled and executed) to perform functions described herein. In some implementations, the memory 504 may include, among other things, a basic I / O system (BIOS) which may control basic hardware or software operation such as the interaction with peripheral components or devices.

[0142] The I / O controller 508 may manage input and output signals for the device 500. The I / O controller 508 may also manage peripherals not integrated into the device M02. In some implementations, the I / O controller 508 may represent a physical connection or port to an external peripheral. In some implementations, the I / O controller 508 may utilize an operating system such as or another known operating system. In some implementations, the I / O controller 508 may be implemented as part of a processor, such as the processor 506. In some implementations, a user may interact with the device 500 via the I / O controller 508 or via hardware components controlled by the I / O controller 508.

[0143] In some implementations, the device 500 may include a single antenna 510. However, in some other implementations, the device 500 may have more than one antenna 510 (i.e., multiple antennas) , including multiple antenna panels or antenna arrays, which may be capable of concurrently transmitting or receiving multiple wireless transmissions. The transceiver 506 may communicate bi-directionally, via the one or more antennas 510, wired, or wireless links as described herein. For example, the transceiver 506 may represent a wireless transceiver and may communicate bi-directionally with another wireless transceiver. The transceiver 506 may also include a  modem to modulate the packets, to provide the modulated packets to one or more antennas 510 for transmission, and to demodulate packets received from the one or more antennas 510. The transceiver 506 may include one or more transmit chains, one or more receive chains, or a combination thereof.

[0144] A transmit chain may be configured to generate and transmit signals (e.g., control information, data, packets) . The transmit chain may include at least one modulator for modulating data onto a carrier signal, preparing the signal for transmission over a wireless medium. The at least one modulator may be configured to support one or more techniques such as amplitude modulation (AM) , frequency modulation (FM) , or digital modulation schemes like phase-shift keying (PSK) or quadrature amplitude modulation (QAM) . The transmit chain may also include at least one power amplifier configured to amplify the modulated signal to an appropriate power level suitable for transmission over the wireless medium. The transmit chain may also include one or more antennas 510 for transmitting the amplified signal into the air or wireless medium.

[0145] A receive chain may be configured to receive signals (e.g., control information, data, packets) over a wireless medium. For example, the receive chain may include one or more antennas 510 for receive the signal over the air or wireless medium. The receive chain may include at least one amplifier (e.g., a low-noise amplifier (LNA) ) configured to amplify the received signal. The receive chain may include at least one demodulator configured to demodulate the receive signal and obtain the transmitted data by reversing the modulation technique applied during transmission of the signal. The receive chain may include at least one decoder for decoding the processing the demodulated signal to receive the transmitted data.

[0146] FIG. 6 illustrates an example of a device 600 that supports a D2R transmission in accordance with aspects of the present disclosure. The device 600 may be an example of a UE 104 as described herein. The device 600 may support wireless communication with one or more network entities 102, UEs 104, or any combination thereof. The device 600 may include components for bi-directional communications including components for transmitting and receiving communications, such as a processor 602, a memory 604, a transceiver 606, and, optionally, an I / O controller 608. These components may be in electronic communication or otherwise coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0147] The processor 602, the memory 604, the transceiver 606, or various combinations thereof or various components thereof may be examples of means for performing various aspects of the present disclosure as described herein. For example, the processor 602, the memory 604, the transceiver 606, or various combinations or components thereof may support a method for performing one or more of the operations described herein.

[0148] In some implementations, the processor 602, the memory 604, the transceiver 606, or various combinations or components thereof may be implemented in hardware (e.g., in communications management circuitry) . The hardware may include a processor, a digital signal processor (DSP) , an application-specific integrated circuit (ASIC) , a field-programmable gate array (FPGA) or other programmable logic device, a discrete gate or transistor logic, discrete hardware components, or any combination thereof configured as or otherwise supporting a means for performing the functions described in the present disclosure. In some implementations, the processor 602 and the memory 604 coupled with the processor 602 may be configured to perform one or more of the functions described herein (e.g., executing, by the processor 602, instructions stored in the memory 604) .

[0149] For example, the processor 602 may support wireless communication at the device 600 in accordance with examples as disclosed herein. The processor 602 may be configured to operable to support a means for receiving, from a first device, a reader to device (R2D) transmission to schedule a set of subsequent transmissions between the first device and the second device, a means for determining whether to transition to a first state based on an energy level of the second device, and a means for performing, to the first device, a device to reader (D2R) transmission corresponding to the R2D transmission based on transitioning to the first state, wherein the D2R transmission comprises information for at least one of a timer of the first device or the first state. The processor 602 may be configured to operable to support other means for other implementations of method 1800.

[0150] The processor 602 may include an intelligent hardware device (e.g., a general-purpose processor, a DSP, a CPU, a microcontroller, an ASIC, an FPGA, a programmable logic device, a discrete gate or transistor logic component, a discrete hardware component, or any combination thereof) . In some implementations, the processor 602 may be configured to operate a memory array using a memory controller. In some other  implementations, a memory controller may be integrated into the processor 602. The processor 602 may be configured to execute computer-readable instructions stored in a memory (e.g., the memory 604) to cause the device 600 to perform various functions of the present disclosure.

[0151] The memory 604 may include random access memory (RAM) and read-only memory (ROM) . The memory 604 may store computer-readable, computer-executable code including instructions that, when executed by the processor 602 cause the device 600 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. In some implementations, the code may not be directly executable by the processor 602 but may cause a computer (e.g., when compiled and executed) to perform functions described herein. In some implementations, the memory 604 may include, among other things, a basic I / O system (BIOS) which may control basic hardware or software operation such as the interaction with peripheral components or devices.

[0152] The I / O controller 608 may manage input and output signals for the device 600. The I / O controller 608 may also manage peripherals not integrated into the device M02. In some implementations, the I / O controller 608 may represent a physical connection or port to an external peripheral. In some implementations, the I / O controller 608 may utilize an operating system such as or another known operating system. In some implementations, the I / O controller 608 may be implemented as part of a processor, such as the processor 606. In some implementations, a user may interact with the device 600 via the I / O controller 608 or via hardware components controlled by the I / O controller 608.

[0153] In some implementations, the device 600 may include a single antenna 610. However, in some other implementations, the device 600 may have more than one antenna 610 (i.e., multiple antennas) , including multiple antenna panels or antenna arrays, which may be capable of concurrently transmitting or receiving multiple wireless transmissions. The transceiver 606 may communicate bi-directionally, via the one or more antennas 610, wired, or wireless links as described herein. For example, the transceiver 606 may represent a wireless transceiver and may communicate bi-directionally with another wireless transceiver. The transceiver 606 may also include a  modem to modulate the packets, to provide the modulated packets to one or more antennas 610 for transmission, and to demodulate packets received from the one or more antennas 610. The transceiver 606 may include one or more transmit chains, one or more receive chains, or a combination thereof.

[0154] A transmit chain may be configured to generate and transmit signals (e.g., control information, data, packets) . The transmit chain may include at least one modulator for modulating data onto a carrier signal, preparing the signal for transmission over a wireless medium. The at least one modulator may be configured to support one or more techniques such as amplitude modulation (AM) , frequency modulation (FM) , or digital modulation schemes like phase-shift keying (PSK) or quadrature amplitude modulation (QAM) . The transmit chain may also include at least one power amplifier configured to amplify the modulated signal to an appropriate power level suitable for transmission over the wireless medium. The transmit chain may also include one or more antennas 610 for transmitting the amplified signal into the air or wireless medium.

[0155] A receive chain may be configured to receive signals (e.g., control information, data, packets) over a wireless medium. For example, the receive chain may include one or more antennas 610 for receive the signal over the air or wireless medium. The receive chain may include at least one amplifier (e.g., a low-noise amplifier (LNA) ) configured to amplify the received signal. The receive chain may include at least one demodulator configured to demodulate the receive signal and obtain the transmitted data by reversing the modulation technique applied during transmission of the signal. The receive chain may include at least one decoder for decoding the processing the demodulated signal to receive the transmitted data.

[0156] FIG. 7 illustrates an example of a device 700 that supports a D2R transmission in accordance with aspects of the present disclosure. The device 700 may be an example of a network entity 102 or a UE 104 as described herein. The device 700 may support wireless communication with one or more network entities 102, UEs 104, or any combination thereof. The device 700 may include components for bi-directional communications including components for transmitting and receiving communications, such as a processor 702, a memory 704, a transceiver 706, and, optionally, an I / O controller 708. These components may be in electronic communication or otherwise  coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0157] The processor 702, the memory 704, the transceiver 706, or various combinations thereof or various components thereof may be examples of means for performing various aspects of the present disclosure as described herein. For example, the processor 702, the memory 704, the transceiver 706, or various combinations or components thereof may support a method for performing one or more of the operations described herein.

[0158] In some implementations, the processor 702, the memory 704, the transceiver 706, or various combinations or components thereof may be implemented in hardware (e.g., in communications management circuitry) . The hardware may include a processor, a digital signal processor (DSP) , an application-specific integrated circuit (ASIC) , a field-programmable gate array (FPGA) or other programmable logic device, a discrete gate or transistor logic, discrete hardware components, or any combination thereof configured as or otherwise supporting a means for performing the functions described in the present disclosure. In some implementations, the processor 702 and the memory 704 coupled with the processor 702 may be configured to perform one or more of the functions described herein (e.g., executing, by the processor 702, instructions stored in the memory 704) .

[0159] For example, the processor 702 may support wireless communication at the device 700 in accordance with examples as disclosed herein. The processor 702 may be configured to operable to support a means for performing, to a second device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, and a means for starting a timer for a R2D transmission in the case that a D2R transmission corresponding to the R2D transmission is not received from the second device within a first duration. The processor 702 may be configured to operable to support other means for other implementations of method 1900.

[0160] The processor 702 may include an intelligent hardware device (e.g., a general-purpose processor, a DSP, a CPU, a microcontroller, an ASIC, an FPGA, a programmable logic device, a discrete gate or transistor logic component, a discrete hardware component, or any combination thereof) . In some implementations, the processor 702 may be configured to operate a memory array using a memory controller. In some other implementations, a memory controller may be integrated into the processor 702. The  processor 702 may be configured to execute computer-readable instructions stored in a memory (e.g., the memory 704) to cause the device 700 to perform various functions of the present disclosure.

[0161] The memory 704 may include random access memory (RAM) and read-only memory (ROM) . The memory 704 may store computer-readable, computer-executable code including instructions that, when executed by the processor 702 cause the device 700 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. In some implementations, the code may not be directly executable by the processor 702 but may cause a computer (e.g., when compiled and executed) to perform functions described herein. In some implementations, the memory 704 may include, among other things, a basic I / O system (BIOS) which may control basic hardware or software operation such as the interaction with peripheral components or devices.

[0162] The I / O controller 708 may manage input and output signals for the device 700. The I / O controller 708 may also manage peripherals not integrated into the device M02. In some implementations, the I / O controller 708 may represent a physical connection or port to an external peripheral. In some implementations, the I / O controller 708 may utilize an operating system such as or another known operating system. In some implementations, the I / O controller 708 may be implemented as part of a processor, such as the processor 706. In some implementations, a user may interact with the device 700 via the I / O controller 708 or via hardware components controlled by the I / O controller 708.

[0163] In some implementations, the device 700 may include a single antenna 710. However, in some other implementations, the device 700 may have more than one antenna 710 (i.e., multiple antennas) , including multiple antenna panels or antenna arrays, which may be capable of concurrently transmitting or receiving multiple wireless transmissions. The transceiver 706 may communicate bi-directionally, via the one or more antennas 710, wired, or wireless links as described herein. For example, the transceiver 706 may represent a wireless transceiver and may communicate bi-directionally with another wireless transceiver. The transceiver 706 may also include a modem to modulate the packets, to provide the modulated packets to one or more  antennas 710 for transmission, and to demodulate packets received from the one or more antennas 710. The transceiver 706 may include one or more transmit chains, one or more receive chains, or a combination thereof.

[0164] A transmit chain may be configured to generate and transmit signals (e.g., control information, data, packets) . The transmit chain may include at least one modulator for modulating data onto a carrier signal, preparing the signal for transmission over a wireless medium. The at least one modulator may be configured to support one or more techniques such as amplitude modulation (AM) , frequency modulation (FM) , or digital modulation schemes like phase-shift keying (PSK) or quadrature amplitude modulation (QAM) . The transmit chain may also include at least one power amplifier configured to amplify the modulated signal to an appropriate power level suitable for transmission over the wireless medium. The transmit chain may also include one or more antennas 710 for transmitting the amplified signal into the air or wireless medium.

[0165] A receive chain may be configured to receive signals (e.g., control information, data, packets) over a wireless medium. For example, the receive chain may include one or more antennas 710 for receive the signal over the air or wireless medium. The receive chain may include at least one amplifier (e.g., a low-noise amplifier (LNA) ) configured to amplify the received signal. The receive chain may include at least one demodulator configured to demodulate the receive signal and obtain the transmitted data by reversing the modulation technique applied during transmission of the signal. The receive chain may include at least one decoder for decoding the processing the demodulated signal to receive the transmitted data.

[0166] FIG. 8 illustrates an example of a device 800 that supports a D2R transmission in accordance with aspects of the present disclosure. The device 800 may be an example of a UE 104 as described herein. The device 800 may support wireless communication with one or more network entities 102, UEs 104, or any combination thereof. The device 800 may include components for bi-directional communications including components for transmitting and receiving communications, such as a processor 802, a memory 804, a transceiver 806, and, optionally, an I / O controller 808. These components may be in electronic communication or otherwise coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0167] The processor 802, the memory 804, the transceiver 806, or various combinations thereof or various components thereof may be examples of means for performing various aspects of the present disclosure as described herein. For example, the processor 802, the memory 804, the transceiver 806, or various combinations or components thereof may support a method for performing one or more of the operations described herein.

[0168] In some implementations, the processor 802, the memory 804, the transceiver 806, or various combinations or components thereof may be implemented in hardware (e.g., in communications management circuitry) . The hardware may include a processor, a digital signal processor (DSP) , an application-specific integrated circuit (ASIC) , a field-programmable gate array (FPGA) or other programmable logic device, a discrete gate or transistor logic, discrete hardware components, or any combination thereof configured as or otherwise supporting a means for performing the functions described in the present disclosure. In some implementations, the processor 802 and the memory 804 coupled with the processor 802 may be configured to perform one or more of the functions described herein (e.g., executing, by the processor 802, instructions stored in the memory 804) .

[0169] For example, the processor 802 may support wireless communication at the device 800 in accordance with examples as disclosed herein. The processor 802 may be configured to operable to support a means for receiving, from a first device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, a means for determining to transition to a first state and not to perform a D2R transmission corresponding to the R2D transmission based on an energy level of the second device, and means for starting a timer based on transitioning to the first state. The processor 802 may be configured to operable to support other means for other implementations of method 2000.

[0170] The processor 802 may include an intelligent hardware device (e.g., a general-purpose processor, a DSP, a CPU, a microcontroller, an ASIC, an FPGA, a programmable logic device, a discrete gate or transistor logic component, a discrete hardware component, or any combination thereof) . In some implementations, the processor 802 may be configured to operate a memory array using a memory controller. In some other implementations, a memory controller may be integrated into the processor 802. The processor 802 may be configured to execute computer-readable instructions stored in a  memory (e.g., the memory 804) to cause the device 800 to perform various functions of the present disclosure.

[0171] The memory 804 may include random access memory (RAM) and read-only memory (ROM) . The memory 804 may store computer-readable, computer-executable code including instructions that, when executed by the processor 802 cause the device 800 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. In some implementations, the code may not be directly executable by the processor 802 but may cause a computer (e.g., when compiled and executed) to perform functions described herein. In some implementations, the memory 804 may include, among other things, a basic I / O system (BIOS) which may control basic hardware or software operation such as the interaction with peripheral components or devices.

[0172] The I / O controller 808 may manage input and output signals for the device 800. The I / O controller 808 may also manage peripherals not integrated into the device M02. In some implementations, the I / O controller 808 may represent a physical connection or port to an external peripheral. In some implementations, the I / O controller 808 may utilize an operating system such as or another known operating system. In some implementations, the I / O controller 808 may be implemented as part of a processor, such as the processor 806. In some implementations, a user may interact with the device 800 via the I / O controller 808 or via hardware components controlled by the I / O controller 808.

[0173] In some implementations, the device 800 may include a single antenna 810. However, in some other implementations, the device 800 may have more than one antenna 810 (i.e., multiple antennas) , including multiple antenna panels or antenna arrays, which may be capable of concurrently transmitting or receiving multiple wireless transmissions. The transceiver 806 may communicate bi-directionally, via the one or more antennas 810, wired, or wireless links as described herein. For example, the transceiver 806 may represent a wireless transceiver and may communicate bi-directionally with another wireless transceiver. The transceiver 806 may also include a modem to modulate the packets, to provide the modulated packets to one or more antennas 810 for transmission, and to demodulate packets received from the one or more  antennas 810. The transceiver 806 may include one or more transmit chains, one or more receive chains, or a combination thereof.

[0174] A transmit chain may be configured to generate and transmit signals (e.g., control information, data, packets) . The transmit chain may include at least one modulator for modulating data onto a carrier signal, preparing the signal for transmission over a wireless medium. The at least one modulator may be configured to support one or more techniques such as amplitude modulation (AM) , frequency modulation (FM) , or digital modulation schemes like phase-shift keying (PSK) or quadrature amplitude modulation (QAM) . The transmit chain may also include at least one power amplifier configured to amplify the modulated signal to an appropriate power level suitable for transmission over the wireless medium. The transmit chain may also include one or more antennas 810 for transmitting the amplified signal into the air or wireless medium.

[0175] A receive chain may be configured to receive signals (e.g., control information, data, packets) over a wireless medium. For example, the receive chain may include one or more antennas 810 for receive the signal over the air or wireless medium. The receive chain may include at least one amplifier (e.g., a low-noise amplifier (LNA) ) configured to amplify the received signal. The receive chain may include at least one demodulator configured to demodulate the receive signal and obtain the transmitted data by reversing the modulation technique applied during transmission of the signal. The receive chain may include at least one decoder for decoding the processing the demodulated signal to receive the transmitted data.

[0176] FIG. 9 illustrates an example of a device 900 that supports  a D2R transmission in accordance with aspects of the present disclosure. The device 900 may be an example of a network entity 102 or a UE 104 as described herein. The device 900 may support wireless communication with one or more network entities 102, UEs 104, or any combination thereof. The device 900 may include components for bi-directional communications including components for transmitting and receiving communications, such as a processor 902, a memory 904, a transceiver 906, and, optionally, an I / O controller 908. These components may be in electronic communication or otherwise coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0177] The processor 902, the memory 904, the transceiver 906, or various combinations thereof or various components thereof may be examples of means for performing various aspects of the present disclosure as described herein. For example, the processor 902, the memory 904, the transceiver 906, or various combinations or components thereof may support a method for performing one or more of the operations described herein.

[0178] In some implementations, the processor 902, the memory 904, the transceiver 906, or various combinations or components thereof may be implemented in hardware (e.g., in communications management circuitry) . The hardware may include a processor, a digital signal processor (DSP) , an application-specific integrated circuit (ASIC) , a field-programmable gate array (FPGA) or other programmable logic device, a discrete gate or transistor logic, discrete hardware components, or any combination thereof configured as or otherwise supporting a means for performing the functions described in the present disclosure. In some implementations, the processor 902 and the memory 904 coupled with the processor 902 may be configured to perform one or more of the functions described herein (e.g., executing, by the processor 902, instructions stored in the memory 904) .

[0179] For example, the processor 902 may support wireless communication at the device 900 in accordance with examples as disclosed herein. The processor 902 may be configured to operable to support a means for performing, to a second device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, wherein the R2D transmission comprises information for a type of a second timer. The processor 902 may be configured to operable to support other means for other implementations of method 2100.

[0180] The processor 902 may include an intelligent hardware device (e.g., a general-purpose processor, a DSP, a CPU, a microcontroller, an ASIC, an FPGA, a programmable logic device, a discrete gate or transistor logic component, a discrete hardware component, or any combination thereof) . In some implementations, the processor 902 may be configured to operate a memory array using a memory controller. In some other implementations, a memory controller may be integrated into the processor 902. The processor 902 may be configured to execute computer-readable instructions stored in a memory (e.g., the memory 904) to cause the device 900 to perform various functions of the present disclosure.

[0181] The memory 904 may include random access memory (RAM) and read-only memory (ROM) . The memory 904 may store computer-readable, computer-executable code including instructions that, when executed by the processor 902 cause the device 900 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. In some implementations, the code may not be directly executable by the processor 902 but may cause a computer (e.g., when compiled and executed) to perform functions described herein. In some implementations, the memory 904 may include, among other things, a basic I / O system (BIOS) which may control basic hardware or software operation such as the interaction with peripheral components or devices.

[0182] The I / O controller 908 may manage input and output signals for the device 900. The I / O controller 908 may also manage peripherals not integrated into the device M02. In some implementations, the I / O controller 908 may represent a physical connection or port to an external peripheral. In some implementations, the I / O controller 908 may utilize an operating system such as or another known operating system. In some implementations, the I / O controller 908 may be implemented as part of a processor, such as the processor 906. In some implementations, a user may interact with the device 900 via the I / O controller 908 or via hardware components controlled by the I / O controller 908.

[0183] In some implementations, the device 900 may include a single antenna 910. However, in some other implementations, the device 900 may have more than one antenna 910 (i.e., multiple antennas) , including multiple antenna panels or antenna arrays, which may be capable of concurrently transmitting or receiving multiple wireless transmissions. The transceiver 906 may communicate bi-directionally, via the one or more antennas 910, wired, or wireless links as described herein. For example, the transceiver 906 may represent a wireless transceiver and may communicate bi-directionally with another wireless transceiver. The transceiver 906 may also include a modem to modulate the packets, to provide the modulated packets to one or more antennas 910 for transmission, and to demodulate packets received from the one or more antennas 910. The transceiver 906 may include one or more transmit chains, one or more receive chains, or a combination thereof.

[0184] A transmit chain may be configured to generate and transmit signals (e.g., control information, data, packets) . The transmit chain may include at least one modulator for modulating data onto a carrier signal, preparing the signal for transmission over a wireless medium. The at least one modulator may be configured to support one or more techniques such as amplitude modulation (AM) , frequency modulation (FM) , or digital modulation schemes like phase-shift keying (PSK) or quadrature amplitude modulation (QAM) . The transmit chain may also include at least one power amplifier configured to amplify the modulated signal to an appropriate power level suitable for transmission over the wireless medium. The transmit chain may also include one or more antennas 910 for transmitting the amplified signal into the air or wireless medium.

[0185] A receive chain may be configured to receive signals (e.g., control information, data, packets) over a wireless medium. For example, the receive chain may include one or more antennas 910 for receive the signal over the air or wireless medium. The receive chain may include at least one amplifier (e.g., a low-noise amplifier (LNA) ) configured to amplify the received signal. The receive chain may include at least one demodulator configured to demodulate the receive signal and obtain the transmitted data by reversing the modulation technique applied during transmission of the signal. The receive chain may include at least one decoder for decoding the processing the demodulated signal to receive the transmitted data.

[0186] FIG. 10 illustrates an example of a device 1000 that supports a D2R transmission in accordance with aspects of the present disclosure. The device 1000 may be an example of a UE 104 as described herein. The device 1000 may support wireless communication with one or more network entities 102, UEs 104, or any combination thereof. The device 1000 may include components for bi-directional communications including components for transmitting and receiving communications, such as a processor 1002, a memory 1004, a transceiver 1006, and, optionally, an I / O controller 1008. These components may be in electronic communication or otherwise coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0187] The processor 1002, the memory 1004, the transceiver 1006, or various combinations thereof or various components thereof may be examples of means for performing various aspects of the present disclosure as described herein. For example,  the processor 1002, the memory 1004, the transceiver 1006, or various combinations or components thereof may support a method for performing one or more of the operations described herein.

[0188] In some implementations, the processor 1002, the memory 1004, the transceiver 1006, or various combinations or components thereof may be implemented in hardware (e.g., in communications management circuitry) . The hardware may include a processor, a digital signal processor (DSP) , an application-specific integrated circuit (ASIC) , a field-programmable gate array (FPGA) or other programmable logic device, a discrete gate or transistor logic, discrete hardware components, or any combination thereof configured as or otherwise supporting a means for performing the functions described in the present disclosure. In some implementations, the processor 1002 and the memory 1004 coupled with the processor 1002 may be configured to perform one or more of the functions described herein (e.g., executing, by the processor 1002, instructions stored in the memory 1004) .

[0189] For example, the processor 1002 may support wireless communication at the device 1000 in accordance with examples as disclosed herein. The processor 1002 may be configured to operable to support a means for receiving, from a first device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, wherein the R2D transmission comprises information for a type of a second timer, means for determining whether to transition to a first state based on an energy level of the second device, and means for starting the second timer based on transitioning to the first state and the information. The processor 1002 may be configured to operable to support other means for other implementations of method 2200.

[0190] The processor 1002 may include an intelligent hardware device (e.g., a general-purpose processor, a DSP, a CPU, a microcontroller, an ASIC, an FPGA, a programmable logic device, a discrete gate or transistor logic component, a discrete hardware component, or any combination thereof) . In some implementations, the processor 1002 may be configured to operate a memory array using a memory controller. In some other implementations, a memory controller may be integrated into the processor 1002. The processor 1002 may be configured to execute computer-readable instructions stored in a memory (e.g., the memory 1004) to cause the device 1000 to perform various functions of the present disclosure.

[0191] The memory 1004 may include random access memory (RAM) and read-only memory (ROM) . The memory 1004 may store computer-readable, computer-executable code including instructions that, when executed by the processor 1002 cause the device 1000 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. In some implementations, the code may not be directly executable by the processor 1002 but may cause a computer (e.g., when compiled and executed) to perform functions described herein. In some implementations, the memory 1004 may include, among other things, a basic I / O system (BIOS) which may control basic hardware or software operation such as the interaction with peripheral components or devices.

[0192] The I / O controller 1008 may manage input and output signals for the device 1000. The I / O controller 1008 may also manage peripherals not integrated into the device M02. In some implementations, the I / O controller 1008 may represent a physical connection or port to an external peripheral. In some implementations, the I / O controller 1008 may utilize an operating system such as or another known operating system. In some implementations, the I / O controller 1008 may be implemented as part of a processor, such as the processor 1006. In some implementations, a user may interact with the device 1000 via the I / O controller 1008 or via hardware components controlled by the I / O controller 1008.

[0193] In some implementations, the device 1000 may include a single antenna 1010. However, in some other implementations, the device 1000 may have more than one antenna 1010 (i.e., multiple antennas) , including multiple antenna panels or antenna arrays, which may be capable of concurrently transmitting or receiving multiple wireless transmissions. The transceiver 1006 may communicate bi-directionally, via the one or more antennas 1010, wired, or wireless links as described herein. For example, the transceiver 1006 may represent a wireless transceiver and may communicate bi-directionally with another wireless transceiver. The transceiver 1006 may also include a modem to modulate the packets, to provide the modulated packets to one or more antennas 1010 for transmission, and to demodulate packets received from the one or more antennas 1010. The transceiver 1006 may include one or more transmit chains, one or more receive chains, or a combination thereof.

[0194] A transmit chain may be configured to generate and transmit signals (e.g., control information, data, packets) . The transmit chain may include at least one modulator for modulating data onto a carrier signal, preparing the signal for transmission over a wireless medium. The at least one modulator may be configured to support one or more techniques such as amplitude modulation (AM) , frequency modulation (FM) , or digital modulation schemes like phase-shift keying (PSK) or quadrature amplitude modulation (QAM) . The transmit chain may also include at least one power amplifier configured to amplify the modulated signal to an appropriate power level suitable for transmission over the wireless medium. The transmit chain may also include one or more antennas 1010 for transmitting the amplified signal into the air or wireless medium.

[0195] A receive chain may be configured to receive signals (e.g., control information, data, packets) over a wireless medium. For example, the receive chain may include one or more antennas 1010 for receive the signal over the air or wireless medium. The receive chain may include at least one amplifier (e.g., a low-noise amplifier (LNA) ) configured to amplify the received signal. The receive chain may include at least one demodulator configured to demodulate the receive signal and obtain the transmitted data by reversing the modulation technique applied during transmission of the signal. The receive chain may include at least one decoder for decoding the processing the demodulated signal to receive the transmitted data.

[0196] FIG. 11 illustrates an example of a processor 1100 that supports a D2R transmission in accordance with aspects of the present disclosure. The processor 1100 may be an example of a processor configured to perform various operations in accordance with examples as described herein. The processor 1100 may include a controller 1102 configured to perform various operations in accordance with examples as described herein. The processor 1100 may optionally include at least one memory 1104. Additionally, or alternatively, the processor 1100 may optionally include one or more arithmetic-logic units (ALUs) 1100. One or more of these components may be in electronic communication or otherwise coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0197] The processor 1100 may be a processor chipset and include a protocol stack (e.g., a software stack) executed by the processor chipset to perform various operations (e.g., receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing,  determining, identifying, accessing, writing, reading) in accordance with examples as described herein. The processor chipset may include one or more cores, one or more caches (e.g., memory local to or included in the processor chipset (e.g., the processor 1100) or other memory (e.g., random access memory (RAM) , read-only memory (ROM) , dynamic RAM (DRAM) , synchronous dynamic RAM (SDRAM) , static RAM (SRAM) , ferroelectric RAM (FeRAM) , magnetic RAM (MRAM) , resistive RAM (RRAM) , flash memory, phase change memory (PCM) , and others) .

[0198] The controller 1102 may be configured to manage and coordinate various operations (e.g., signaling, receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) of the processor 1100 to cause the processor 1100 to support various operations in accordance with examples as described herein. For example, the controller 1102 may operate as a control unit of the processor 1100, generating control signals that manage the operation of various components of the processor 1100. These control signals include enabling or disabling functional units, selecting data paths, initiating memory access, and coordinating timing of operations.

[0199] The controller 1102 may be configured to fetch (e.g., obtain, retrieve, receive) instructions from the memory 1104 and determine subsequent instruction (s) to be executed to cause the processor 1100 to support various operations in accordance with examples as described herein. The controller 1102 may be configured to track memory address of instructions associated with the memory 1104. The controller 1102 may be configured to decode instructions to determine the operation to be performed and the operands involved. For example, the controller 1102 may be configured to interpret the instruction and determine control signals to be output to other components of the processor 1100 to cause the processor 1100 to support various operations in accordance with examples as described herein. Additionally, or alternatively, the controller 1102 may be configured to manage flow of data within the processor 1100. The controller 1102 may be configured to control transfer of data between registers, arithmetic logic units (ALUs) , and other functional units of the processor 1100.

[0200] The memory 1104 may include one or more caches (e.g., memory local to or included in the processor 1100 or other memory, such RAM, ROM, DRAM, SDRAM, SRAM, MRAM, flash memory, etc. In some implementation, the memory 1104 may  reside within or on a processor chipset (e.g., local to the processor 1100) . In some other implementations, the memory 1104 may reside external to the processor chipset (e.g., remote to the processor 1100) .

[0201] The memory 1104 may store computer-readable, computer-executable code including instructions that, when executed by the processor 1100, cause the processor 1100 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. The controller 1102 and / or the processor 1100 may be configured to execute computer-readable instructions stored in the memory 1104 to cause the processor 1100 to perform various functions (e.g., functions or tasks supporting transmit power prioritization ) . For example, the processor 1100 and / or the controller 1102 may be coupled with or to the memory 1104, the processor 1100, the controller 1102, and the memory 1104 may be configured to perform various functions described herein. In some examples, the processor 1100 may include multiple processors and the memory 1104 may include multiple memories. One or more of the multiple processors may be coupled with one or more of the multiple memories, which may, individually or collectively, be configured to perform various functions herein.

[0202] The one or more ALUs 1100 may be configured to support various operations in accordance with examples as described herein. In some implementation, the one or more ALUs 1100 may reside within or on a processor chipset (e.g., the processor 1100) . In some other implementations, the one or more ALUs 1100 may reside external to the processor chipset (e.g., the processor 1100) . One or more ALUs 1100 may perform one or more computations such as addition, subtraction, multiplication, and division on data. For example, one or more ALUs 1100 may receive input operands and an operation code, which determines an operation to be executed. One or more ALUs 1100 be configured with a variety of logical and arithmetic circuits, including adders, subtractors, shifters, and logic gates, to process and manipulate the data according to the operation. Additionally, or alternatively, the one or more ALUs 1100 may support logical operations such as AND, OR, exclusive-OR (XOR) , not-OR (NOR) , and not-AND (NAND) , enabling the one or more ALUs 1100 to handle conditional operations, comparisons, and bitwise operations.

[0203] The processor 1100 may support wireless communication in accordance with examples as disclosed herein. The processor 1102 may be configured to or operable to support a means for performing, to a second device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, a means for receiving, from the second device, a D2R transmission corresponding to the R2D transmission, and a means for starting a timer for a R2D transmission in the case that the D2R transmission comprises information for at least one of the timer or a first state of the second device The processor 1100 may be configured to or operable to support other means for other implementations of method 1700.

[0204] FIG. 12 illustrates an example of a processor 1200 that supports a D2R transmission in accordance with aspects of the present disclosure. The processor 1200 may be an example of a processor configured to perform various operations in accordance with examples as described herein. The processor 1200 may include a controller 1202 configured to perform various operations in accordance with examples as described herein. The processor 1200 may optionally include at least one memory 1204. Additionally, or alternatively, the processor 1200 may optionally include one or more arithmetic-logic units (ALUs) 1200. One or more of these components may be in electronic communication or otherwise coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0205] The processor 1200 may be a processor chipset and include a protocol stack (e.g., a software stack) executed by the processor chipset to perform various operations (e.g., receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) in accordance with examples as described herein. The processor chipset may include one or more cores, one or more caches (e.g., memory local to or included in the processor chipset (e.g., the processor 1200) or other memory (e.g., random access memory (RAM) , read-only memory (ROM) , dynamic RAM (DRAM) , synchronous dynamic RAM (SDRAM) , static RAM (SRAM) , ferroelectric RAM (FeRAM) , magnetic RAM (MRAM) , resistive RAM (RRAM) , flash memory, phase change memory (PCM) , and others) .

[0206] The controller 1202 may be configured to manage and coordinate various operations (e.g., signaling, receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) of the  processor 1200 to cause the processor 1200 to support various operations in accordance with examples as described herein. For example, the controller 1202 may operate as a control unit of the processor 1200, generating control signals that manage the operation of various components of the processor 1200. These control signals include enabling or disabling functional units, selecting data paths, initiating memory access, and coordinating timing of operations.

[0207] The controller 1202 may be configured to fetch (e.g., obtain, retrieve, receive) instructions from the memory 1204 and determine subsequent instruction (s) to be executed to cause the processor 1200 to support various operations in accordance with examples as described herein. The controller 1202 may be configured to track memory address of instructions associated with the memory 1204. The controller 1202 may be configured to decode instructions to determine the operation to be performed and the operands involved. For example, the controller 1202 may be configured to interpret the instruction and determine control signals to be output to other components of the processor 1200 to cause the processor 1200 to support various operations in accordance with examples as described herein. Additionally, or alternatively, the controller 1202 may be configured to manage flow of data within the processor 1200. The controller 1202 may be configured to control transfer of data between registers, arithmetic logic units (ALUs) , and other functional units of the processor 1200.

[0208] The memory 1204 may include one or more caches (e.g., memory local to or included in the processor 1200 or other memory, such RAM, ROM, DRAM, SDRAM, SRAM, MRAM, flash memory, etc. In some implementation, the memory 1204 may reside within or on a processor chipset (e.g., local to the processor 1200) . In some other implementations, the memory 1204 may reside external to the processor chipset (e.g., remote to the processor 1200) .

[0209] The memory 1204 may store computer-readable, computer-executable code including instructions that, when executed by the processor 1200, cause the processor 1200 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. The controller 1202 and / or the processor 1200 may be configured to execute computer-readable instructions stored in the memory 1204 to cause the processor 1200 to perform various functions (e.g., functions or tasks supporting transmit power prioritization ) . For  example, the processor 1200 and / or the controller 1202 may be coupled with or to the memory 1204, the processor 1200, the controller 1202, and the memory 1204 may be configured to perform various functions described herein. In some examples, the processor 1200 may include multiple processors and the memory 1204 may include multiple memories. One or more of the multiple processors may be coupled with one or more of the multiple memories, which may, individually or collectively, be configured to perform various functions herein.

[0210] The one or more ALUs 1200 may be configured to support various operations in accordance with examples as described herein. In some implementation, the one or more ALUs 1200 may reside within or on a processor chipset (e.g., the processor 1200) . In some other implementations, the one or more ALUs 1200 may reside external to the processor chipset (e.g., the processor 1200) . One or more ALUs 1200 may perform one or more computations such as addition, subtraction, multiplication, and division on data. For example, one or more ALUs 1200 may receive input operands and an operation code, which determines an operation to be executed. One or more ALUs 1200 be configured with a variety of logical and arithmetic circuits, including adders, subtractors, shifters, and logic gates, to process and manipulate the data according to the operation. Additionally, or alternatively, the one or more ALUs 1200 may support logical operations such as AND, OR, exclusive-OR (XOR) , not-OR (NOR) , and not-AND (NAND) , enabling the one or more ALUs 1200 to handle conditional operations, comparisons, and bitwise operations.

[0211] The processor 1200 may support wireless communication in accordance with examples as disclosed herein. The processor 1202 may be configured to or operable to support a means for receiving, from a first device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, a means for determining whether to transition to a first state based on an energy level of the second device, and a means for performing, to the first device, a device to reader (D2R) transmission corresponding to the R2D transmission based on transitioning to the first state, wherein the D2R transmission comprises information for at least one of a timer of the first device or the first state. The processor 1200 may be configured to or operable to support other means for other implementations of method 1800.

[0212] FIG. 13 illustrates an example of a processor 1300 that supports a D2R transmission in accordance with aspects of the present disclosure. The processor 1300 may be an example of a processor configured to perform various operations in accordance with examples as described herein. The processor 1300 may include a controller 1302 configured to perform various operations in accordance with examples as described herein. The processor 1300 may optionally include at least one memory 1304. Additionally, or alternatively, the processor 1300 may optionally include one or more arithmetic-logic units (ALUs) 1300. One or more of these components may be in electronic communication or otherwise coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0213] The processor 1300 may be a processor chipset and include a protocol stack (e.g., a software stack) executed by the processor chipset to perform various operations (e.g., receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) in accordance with examples as described herein. The processor chipset may include one or more cores, one or more caches (e.g., memory local to or included in the processor chipset (e.g., the processor 1300) or other memory (e.g., random access memory (RAM) , read-only memory (ROM) , dynamic RAM (DRAM) , synchronous dynamic RAM (SDRAM) , static RAM (SRAM) , ferroelectric RAM (FeRAM) , magnetic RAM (MRAM) , resistive RAM (RRAM) , flash memory, phase change memory (PCM) , and others) .

[0214] The controller 1302 may be configured to manage and coordinate various operations (e.g., signaling, receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) of the processor 1300 to cause the processor 1300 to support various operations in accordance with examples as described herein. For example, the controller 1302 may operate as a control unit of the processor 1300, generating control signals that manage the operation of various components of the processor 1300. These control signals include enabling or disabling functional units, selecting data paths, initiating memory access, and coordinating timing of operations.

[0215] The controller 1302 may be configured to fetch (e.g., obtain, retrieve, receive) instructions from the memory 1304 and determine subsequent instruction (s) to be executed to cause the processor 1300 to support various operations in accordance with  examples as described herein. The controller 1302 may be configured to track memory address of instructions associated with the memory 1304. The controller 1302 may be configured to decode instructions to determine the operation to be performed and the operands involved. For example, the controller 1302 may be configured to interpret the instruction and determine control signals to be output to other components of the processor 1300 to cause the processor 1300 to support various operations in accordance with examples as described herein. Additionally, or alternatively, the controller 1302 may be configured to manage flow of data within the processor 1300. The controller 1302 may be configured to control transfer of data between registers, arithmetic logic units (ALUs) , and other functional units of the processor 1300.

[0216] The memory 1304 may include one or more caches (e.g., memory local to or included in the processor 1300 or other memory, such RAM, ROM, DRAM, SDRAM, SRAM, MRAM, flash memory, etc. In some implementation, the memory 1304 may reside within or on a processor chipset (e.g., local to the processor 1300) . In some other implementations, the memory 1304 may reside external to the processor chipset (e.g., remote to the processor 1300) .

[0217] The memory 1304 may store computer-readable, computer-executable code including instructions that, when executed by the processor 1300, cause the processor 1300 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. The controller 1302 and / or the processor 1300 may be configured to execute computer-readable instructions stored in the memory 1304 to cause the processor 1300 to perform various functions (e.g., functions or tasks supporting transmit power prioritization ) . For example, the processor 1300 and / or the controller 1302 may be coupled with or to the memory 1304, the processor 1300, the controller 1302, and the memory 1304 may be configured to perform various functions described herein. In some examples, the processor 1300 may include multiple processors and the memory 1304 may include multiple memories. One or more of the multiple processors may be coupled with one or more of the multiple memories, which may, individually or collectively, be configured to perform various functions herein.

[0218] The one or more ALUs 1300 may be configured to support various operations in accordance with examples as described herein. In some implementation, the one or  more ALUs 1300 may reside within or on a processor chipset (e.g., the processor 1300) . In some other implementations, the one or more ALUs 1300 may reside external to the processor chipset (e.g., the processor 1300) . One or more ALUs 1300 may perform one or more computations such as addition, subtraction, multiplication, and division on data. For example, one or more ALUs 1300 may receive input operands and an operation code, which determines an operation to be executed. One or more ALUs 1300 be configured with a variety of logical and arithmetic circuits, including adders, subtractors, shifters, and logic gates, to process and manipulate the data according to the operation. Additionally, or alternatively, the one or more ALUs 1300 may support logical operations such as AND, OR, exclusive-OR (XOR) , not-OR (NOR) , and not-AND (NAND) , enabling the one or more ALUs 1300 to handle conditional operations, comparisons, and bitwise operations.

[0219] The processor 1300 may support wireless communication in accordance with examples as disclosed herein. The processor 1302 may be configured to or operable to support a means for performing, to a second device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, and a means for starting a timer for a R2D transmission in the case that a D2R transmission corresponding to the R2D transmission is not received from the second device within a first duration. The processor 1300 may be configured to or operable to support other means for other implementations of method 1900.

[0220] FIG. 14 illustrates an example of a processor 1400 that supports a D2R transmission in accordance with aspects of the present disclosure. The processor 1400 may be an example of a processor configured to perform various operations in accordance with examples as described herein. The processor 1400 may include a controller 1402 configured to perform various operations in accordance with examples as described herein. The processor 1400 may optionally include at least one memory 1404. Additionally, or alternatively, the processor 1400 may optionally include one or more arithmetic-logic units (ALUs) 1400. One or more of these components may be in electronic communication or otherwise coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0221] The processor 1400 may be a processor chipset and include a protocol stack (e.g., a software stack) executed by the processor chipset to perform various operations  (e.g., receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) in accordance with examples as described herein. The processor chipset may include one or more cores, one or more caches (e.g., memory local to or included in the processor chipset (e.g., the processor 1400) or other memory (e.g., random access memory (RAM) , read-only memory (ROM) , dynamic RAM (DRAM) , synchronous dynamic RAM (SDRAM) , static RAM (SRAM) , ferroelectric RAM (FeRAM) , magnetic RAM (MRAM) , resistive RAM (RRAM) , flash memory, phase change memory (PCM) , and others) .

[0222] The controller 1402 may be configured to manage and coordinate various operations (e.g., signaling, receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) of the processor 1400 to cause the processor 1400 to support various operations in accordance with examples as described herein. For example, the controller 1402 may operate as a control unit of the processor 1400, generating control signals that manage the operation of various components of the processor 1400. These control signals include enabling or disabling functional units, selecting data paths, initiating memory access, and coordinating timing of operations.

[0223] The controller 1402 may be configured to fetch (e.g., obtain, retrieve, receive) instructions from the memory 1404 and determine subsequent instruction (s) to be executed to cause the processor 1400 to support various operations in accordance with examples as described herein. The controller 1402 may be configured to track memory address of instructions associated with the memory 1404. The controller 1402 may be configured to decode instructions to determine the operation to be performed and the operands involved. For example, the controller 1402 may be configured to interpret the instruction and determine control signals to be output to other components of the processor 1400 to cause the processor 1400 to support various operations in accordance with examples as described herein. Additionally, or alternatively, the controller 1402 may be configured to manage flow of data within the processor 1400. The controller 1402 may be configured to control transfer of data between registers, arithmetic logic units (ALUs) , and other functional units of the processor 1400.

[0224] The memory 1404 may include one or more caches (e.g., memory local to or included in the processor 1400 or other memory, such RAM, ROM, DRAM, SDRAM,  SRAM, MRAM, flash memory, etc. In some implementation, the memory 1404 may reside within or on a processor chipset (e.g., local to the processor 1400) . In some other implementations, the memory 1404 may reside external to the processor chipset (e.g., remote to the processor 1400) .

[0225] The memory 1404 may store computer-readable, computer-executable code including instructions that, when executed by the processor 1400, cause the processor 1400 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. The controller 1402 and / or the processor 1400 may be configured to execute computer-readable instructions stored in the memory 1404 to cause the processor 1400 to perform various functions (e.g., functions or tasks supporting transmit power prioritization ) . For example, the processor 1400 and / or the controller 1402 may be coupled with or to the memory 1404, the processor 1400, the controller 1402, and the memory 1404 may be configured to perform various functions described herein. In some examples, the processor 1400 may include multiple processors and the memory 1404 may include multiple memories. One or more of the multiple processors may be coupled with one or more of the multiple memories, which may, individually or collectively, be configured to perform various functions herein.

[0226] The one or more ALUs 1400 may be configured to support various operations in accordance with examples as described herein. In some implementation, the one or more ALUs 1400 may reside within or on a processor chipset (e.g., the processor 1400) . In some other implementations, the one or more ALUs 1400 may reside external to the processor chipset (e.g., the processor 1400) . One or more ALUs 1400 may perform one or more computations such as addition, subtraction, multiplication, and division on data. For example, one or more ALUs 1400 may receive input operands and an operation code, which determines an operation to be executed. One or more ALUs 1400 be configured with a variety of logical and arithmetic circuits, including adders, subtractors, shifters, and logic gates, to process and manipulate the data according to the operation. Additionally, or alternatively, the one or more ALUs 1400 may support logical operations such as AND, OR, exclusive-OR (XOR) , not-OR (NOR) , and not-AND (NAND) , enabling the one or more ALUs 1400 to handle conditional operations, comparisons, and bitwise operations.

[0227] The processor 1400 may support wireless communication in accordance with examples as disclosed herein. The processor 1402 may be configured to or operable to support a means for receiving, from a first device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, a means for determining to transition to a first state and not to perform a D2R transmission corresponding to the R2D transmission based on an energy level of the second device, and a means for starting a timer based on transitioning to the first state. The processor 1400 may be configured to or operable to support other means for other implementations of method 2000.

[0228] FIG. 15 illustrates an example of a processor 1500 that supports a D2R transmission in accordance with aspects of the present disclosure. The processor 1500 may be an example of a processor configured to perform various operations in accordance with examples as described herein. The processor 1500 may include a controller 1502 configured to perform various operations in accordance with examples as described herein. The processor 1500 may optionally include at least one memory 1504. Additionally, or alternatively, the processor 1500 may optionally include one or more arithmetic-logic units (ALUs) 1500. One or more of these components may be in electronic communication or otherwise coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0229] The processor 1500 may be a processor chipset and include a protocol stack (e.g., a software stack) executed by the processor chipset to perform various operations (e.g., receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) in accordance with examples as described herein. The processor chipset may include one or more cores, one or more caches (e.g., memory local to or included in the processor chipset (e.g., the processor 1500) or other memory (e.g., random access memory (RAM) , read-only memory (ROM) , dynamic RAM (DRAM) , synchronous dynamic RAM (SDRAM) , static RAM (SRAM) , ferroelectric RAM (FeRAM) , magnetic RAM (MRAM) , resistive RAM (RRAM) , flash memory, phase change memory (PCM) , and others) .

[0230] The controller 1502 may be configured to manage and coordinate various operations (e.g., signaling, receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) of the  processor 1500 to cause the processor 1500 to support various operations in accordance with examples as described herein. For example, the controller 1502 may operate as a control unit of the processor 1500, generating control signals that manage the operation of various components of the processor 1500. These control signals include enabling or disabling functional units, selecting data paths, initiating memory access, and coordinating timing of operations.

[0231] The controller 1502 may be configured to fetch (e.g., obtain, retrieve, receive) instructions from the memory 1504 and determine subsequent instruction (s) to be executed to cause the processor 1500 to support various operations in accordance with examples as described herein. The controller 1502 may be configured to track memory address of instructions associated with the memory 1504. The controller 1502 may be configured to decode instructions to determine the operation to be performed and the operands involved. For example, the controller 1502 may be configured to interpret the instruction and determine control signals to be output to other components of the processor 1500 to cause the processor 1500 to support various operations in accordance with examples as described herein. Additionally, or alternatively, the controller 1502 may be configured to manage flow of data within the processor 1500. The controller 1502 may be configured to control transfer of data between registers, arithmetic logic units (ALUs) , and other functional units of the processor 1500.

[0232] The memory 1504 may include one or more caches (e.g., memory local to or included in the processor 1500 or other memory, such RAM, ROM, DRAM, SDRAM, SRAM, MRAM, flash memory, etc. In some implementation, the memory 1504 may reside within or on a processor chipset (e.g., local to the processor 1500) . In some other implementations, the memory 1504 may reside external to the processor chipset (e.g., remote to the processor 1500) .

[0233] The memory 1504 may store computer-readable, computer-executable code including instructions that, when executed by the processor 1500, cause the processor 1500 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. The controller 1502 and / or the processor 1500 may be configured to execute computer-readable instructions stored in the memory 1504 to cause the processor 1500 to perform various functions (e.g., functions or tasks supporting transmit power prioritization ) . For  example, the processor 1500 and / or the controller 1502 may be coupled with or to the memory 1504, the processor 1500, the controller 1502, and the memory 1504 may be configured to perform various functions described herein. In some examples, the processor 1500 may include multiple processors and the memory 1504 may include multiple memories. One or more of the multiple processors may be coupled with one or more of the multiple memories, which may, individually or collectively, be configured to perform various functions herein.

[0234] The one or more ALUs 1500 may be configured to support various operations in accordance with examples as described herein. In some implementation, the one or more ALUs 1500 may reside within or on a processor chipset (e.g., the processor 1500) . In some other implementations, the one or more ALUs 1500 may reside external to the processor chipset (e.g., the processor 1500) . One or more ALUs 1500 may perform one or more computations such as addition, subtraction, multiplication, and division on data. For example, one or more ALUs 1500 may receive input operands and an operation code, which determines an operation to be executed. One or more ALUs 1500 be configured with a variety of logical and arithmetic circuits, including adders, subtractors, shifters, and logic gates, to process and manipulate the data according to the operation. Additionally, or alternatively, the one or more ALUs 1500 may support logical operations such as AND, OR, exclusive-OR (XOR) , not-OR (NOR) , and not-AND (NAND) , enabling the one or more ALUs 1500 to handle conditional operations, comparisons, and bitwise operations.

[0235] The processor 1500 may support wireless communication in accordance with examples as disclosed herein. The processor 1502 may be configured to or operable to support a means for performing, to a second device, a reader to device (R2D) transmission to schedule a set of subsequent transmissions between the first device and the second device, wherein the R2D transmission comprises information for a type of a second timer. The processor 1500 may be configured to or operable to support other means for other implementations of method 2100.

[0236] FIG. 16 illustrates an example of a processor 1600 that supports a D2R transmission in accordance with aspects of the present disclosure. The processor 1600 may be an example of a processor configured to perform various operations in accordance with examples as described herein. The processor 1600 may include a controller 1602  configured to perform various operations in accordance with examples as described herein. The processor 1600 may optionally include at least one memory 1604. Additionally, or alternatively, the processor 1600 may optionally include one or more arithmetic-logic units (ALUs) 1600. One or more of these components may be in electronic communication or otherwise coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0237] The processor 1600 may be a processor chipset and include a protocol stack (e.g., a software stack) executed by the processor chipset to perform various operations (e.g., receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) in accordance with examples as described herein. The processor chipset may include one or more cores, one or more caches (e.g., memory local to or included in the processor chipset (e.g., the processor 1600) or other memory (e.g., random access memory (RAM) , read-only memory (ROM) , dynamic RAM (DRAM) , synchronous dynamic RAM (SDRAM) , static RAM (SRAM) , ferroelectric RAM (FeRAM) , magnetic RAM (MRAM) , resistive RAM (RRAM) , flash memory, phase change memory (PCM) , and others) .

[0238] The controller 1602 may be configured to manage and coordinate various operations (e.g., signaling, receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) of the processor 1600 to cause the processor 1600 to support various operations in accordance with examples as described herein. For example, the controller 1602 may operate as a control unit of the processor 1600, generating control signals that manage the operation of various components of the processor 1600. These control signals include enabling or disabling functional units, selecting data paths, initiating memory access, and coordinating timing of operations.

[0239] The controller 1602 may be configured to fetch (e.g., obtain, retrieve, receive) instructions from the memory 1604 and determine subsequent instruction (s) to be executed to cause the processor 1600 to support various operations in accordance with examples as described herein. The controller 1602 may be configured to track memory address of instructions associated with the memory 1604. The controller 1602 may be configured to decode instructions to determine the operation to be performed and the operands involved. For example, the controller 1602 may be configured to interpret the  instruction and determine control signals to be output to other components of the processor 1600 to cause the processor 1600 to support various operations in accordance with examples as described herein. Additionally, or alternatively, the controller 1602 may be configured to manage flow of data within the processor 1600. The controller 1602 may be configured to control transfer of data between registers, arithmetic logic units (ALUs) , and other functional units of the processor 1600.

[0240] The memory 1604 may include one or more caches (e.g., memory local to or included in the processor 1600 or other memory, such RAM, ROM, DRAM, SDRAM, SRAM, MRAM, flash memory, etc. In some implementation, the memory 1604 may reside within or on a processor chipset (e.g., local to the processor 1600) . In some other implementations, the memory 1604 may reside external to the processor chipset (e.g., remote to the processor 1600) .

[0241] The memory 1604 may store computer-readable, computer-executable code including instructions that, when executed by the processor 1600, cause the processor 1600 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. The controller 1602 and / or the processor 1600 may be configured to execute computer-readable instructions stored in the memory 1604 to cause the processor 1600 to perform various functions (e.g., functions or tasks supporting transmit power prioritization ) . For example, the processor 1600 and / or the controller 1602 may be coupled with or to the memory 1604, the processor 1600, the controller 1602, and the memory 1604 may be configured to perform various functions described herein. In some examples, the processor 1600 may include multiple processors and the memory 1604 may include multiple memories. One or more of the multiple processors may be coupled with one or more of the multiple memories, which may, individually or collectively, be configured to perform various functions herein.

[0242] The one or more ALUs 1600 may be configured to support various operations in accordance with examples as described herein. In some implementation, the one or more ALUs 1600 may reside within or on a processor chipset (e.g., the processor 1600) . In some other implementations, the one or more ALUs 1600 may reside external to the processor chipset (e.g., the processor 1600) . One or more ALUs 1600 may perform one or more computations such as addition, subtraction, multiplication, and division on data.  For example, one or more ALUs 1600 may receive input operands and an operation code, which determines an operation to be executed. One or more ALUs 1600 be configured with a variety of logical and arithmetic circuits, including adders, subtractors, shifters, and logic gates, to process and manipulate the data according to the operation. Additionally, or alternatively, the one or more ALUs 1600 may support logical operations such as AND, OR, exclusive-OR (XOR) , not-OR (NOR) , and not-AND (NAND) , enabling the one or more ALUs 1600 to handle conditional operations, comparisons, and bitwise operations.

[0243] The processor 1600 may support wireless communication in accordance with examples as disclosed herein. The processor 1602 may be configured to or operable to support a means for receiving, from a first device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, wherein the R2D transmission comprises information for a type of a second timer, a means for determining whether to transition to a first state based on an energy level of the second device, and a means for starting the second timer based on transitioning to the first state and the information. The processor 1600 may be configured to or operable to support other means for other implementations of method 2200.

[0244] FIG. 17 illustrates a flowchart of a method 1700 that supports a D2R transmission in accordance with aspects of the present disclosure. The operations of the method 1700 may be implemented by a device or its components as described herein. For example, the operations of the method 1700 may be performed by a network entity 102 or a UE 104 as described herein. In some implementations, the device may execute a set of instructions to control the function elements of the device to perform the described functions. Additionally, or alternatively, the device may perform aspects of the described functions using special-purpose hardware.

[0245] At 1705, the method may include performing, to a second device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device. The operations of 1705 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 1705 may be performed by a device as described with reference to FIG. 1A.

[0246] At 1710, the method may include receiving, from the second device, a D2R transmission corresponding to the R2D transmission. The operations of 1710 may be  performed in accordance with examples as described herein. In some implementations, aspects of the operations of 1710 may be performed by a device as described with reference to FIG. 1A.

[0247] At 1715, the method may include starting a timer for a R2D transmission in the case that the D2R transmission comprises information for at least one of the timer or a first state of the second device. The operations of 1715 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 1715 may be performed by a device as described with reference to FIG. 1A.

[0248] In some embodiments, the information may comprise one of the following: a first indication of the first state, a second indication of a timer type or duration of the timer, or at least one sequence indicating at least one of the timer type or duration of the timer or the first state, a type of the second device. In some embodiments, the first state may comprise one of the following: a charging state, an off state, or a sleep state.

[0249] In some embodiments, the method may further include determining a timer type or a duration of the timer based on the information. In some embodiments, the method may further include determining a timer type or duration of the timer by at least one of the following: determining the timer type or duration of the timer based on the type of the second device in the case that the information comprises the first indication of the charging state, or determine the timer type or duration of the timer based on the first state of the second device in the case that the information comprises the first indication of the off state or the sleep state.

[0250] In some embodiments, the at least one sequence may comprise at least one of the following: a preamble and a postamble indicating that the second device has transitioned to the first state; or a preamble, one or more midambles, and a postamble indicating that the second device has transitioned to the first state, and the number of midambles indicates at least one of the timer type or duration of the timer, the first state, or a type of the second device.

[0251] In some embodiments, a mapping relationship between the off state and the timer type or duration of the timer may be predefined to the first device and the second device. In some embodiments, a mapping relationship between the sleep state and the timer type or duration of the timer may be predefined to the first device and the second device. In some embodiments, a mapping relationship between bits field of the second  indication and the timer type or duration of the timer may be predefined to the first device and the second device.

[0252] In some embodiments, the method may further include performing, to the second device, the R2D transmission after the timer expires.

[0253] In some embodiments, the first indication may be received via at least one of control information or data information in the D2R transmission, or the second indication may be received via at least one of control information or data information in the D2R transmission.

[0254] In some embodiments, the first device may comprise a reader of an ambient Internet of things (A-IoT) device or a network device, or the second device may comprise the A-IoT device.

[0255] FIG. 18 illustrates a flowchart of a method 1800 that supports a D2R transmission in accordance with aspects of the present disclosure. The operations of the method 1800 may be implemented by a device or its components as described herein. For example, the operations of the method 1800 may be performed by a UE 104 as described herein. In some implementations, the device may execute a set of instructions to control the function elements of the device to perform the described functions. Additionally, or alternatively, the device may perform aspects of the described functions using special-purpose hardware.

[0256] At 1805, the method may include receiving, from a first device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device. The operations of 1805 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 1805 may be performed by a device as described with reference to FIG. 1A.

[0257] At 1810, the method may include determining whether to transition to a first state based on an energy level of the second device. The operations of 1810 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 1810 may be performed by a device as described with reference to FIG. 1A.

[0258] At 1815, the method may include performing, to the first device, a D2R transmission corresponding to the R2D transmission based on transitioning to the first  state, wherein the D2R transmission comprises information for at least one of a timer of the first device or the first state. The operations of 1815 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 1815 may be performed by a device as described with reference to FIG. 1A.

[0259] In some embodiments, the first state may comprise one of the following: a charging state, an off state, or a sleep state. In some embodiments, the information may comprise one of the following: a first indication of the first state of the second device, a second indication of a timer type or duration of the timer, or  at least one sequence indicating at least one of the timer type or duration of the timer or the first state, a type of the second device.

[0260] In some embodiments, the at least one sequence may comprise at least one of the following: a preamble and a postamble indicating that the second device has transitioned to the first state, or a preamble, one or more midambles, and a postamble indicating that the second device has transitioned to the first state, wherein the number of midambles indicates at least one of the timer type or duration of the timer, the first state, or a type of the second device.

[0261] In some embodiments, a mapping relationship between the off state and the timer type or duration of the timer may be predefined to the first device and the second device. In some embodiments, a mapping relationship between the sleep state and the timer type or duration of the timer may be predefined to the first device and the second device. In some embodiments, a mapping relationship between bits field of the second indication and the timer type or duration of the timer may be predefined to the first device and the second device.

[0262] In some embodiments, the method may further include starting a second timer based on transitioning to the first state, and the timer is a first timer. In some embodiments, the method may further include starting the second timer by one of the following: starting the second timer upon performing the D2R transmission, starting the second timer upon a reception of the D2R transmission by the first device, or starting the second timer a predefined delay after transitioning to the first state.

[0263] In some embodiments, the method may further include performing a communication with the first device in one of the following cases: the second timer  expires, the energy of the second device is full, or the energy level of the second device is higher than or equal to a threshold.

[0264] In some embodiments, the first timer and the second timer may be of the same type. In some embodiments, the first indication may be received via at least one of control information or data information in the D2R transmission, or the second indication may be received via at least one of control information or data information in the D2R transmission.

[0265] In some embodiments, the first device may comprise a reader of an ambient Internet of things (A-IoT) device or a network device, or the second device may comprise the A-IoT device.

[0266] FIG. 19 illustrates a flowchart of a method 1900 that supports a D2R transmission in accordance with aspects of the present disclosure. The operations of the method 1900 may be implemented by a device or its components as described herein. For example, the operations of the method 1900 may be performed by a network entity 102 or a UE 104 as described herein. In some implementations, the device may execute a set of instructions to control the function elements of the device to perform the described functions. Additionally, or alternatively, the device may perform aspects of the described functions using special-purpose hardware.

[0267] At 1905, the method may include performing, to a second device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device. The operations of 1905 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 1905may be performed by a device as described with reference to FIG. 1A.

[0268] At 1910, the method may include starting a timer for a R2D transmission in the case that a device to reader (D2R) transmission corresponding to the R2D transmission is not received from the second device within a first duration. The operations of 1910 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 1910 may be performed by a device as described with reference to FIG. 1A.

[0269] In some embodiments, the method may further include performing, to the second device, the R2D transmission after the timer expires. In some embodiments, a  timer type or second duration of the timer may be predefined to the first device and the second device.

[0270] In some embodiments, a timer type or second duration of the timer may be common for each second device or each type of the second device, or a timer type or second durations of the timer for different second devices or different types of the second device may be different.

[0271] FIG. 20 illustrates a flowchart of a method 2000 that supports a D2R transmission in accordance with aspects of the present disclosure. The operations of the method 2000 may be implemented by a device or its components as described herein. For example, the operations of the method 2000 may be performed by a network entity 102 or a UE 104 as described herein. In some implementations, the device may execute a set of instructions to control the function elements of the device to perform the described functions. Additionally, or alternatively, the device may perform aspects of the described functions using special-purpose hardware.

[0272] At 2005, the method may include receiving, from a first device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device. The operations of 2005 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 2005 may be performed by a device as described with reference to FIG. 1A.

[0273] At 2010, the method may include determining to transition to a first state and not to perform a D2R transmission corresponding to the R2D transmission based on an energy level of the second device. The operations of 2010 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 2010 may be performed by a device as described with reference to FIG. 1A.

[0274] At 2015 the method may include starting a timer based on transitioning to the first state. The operations of 2015 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 2015 may be performed by a device as described with reference to FIG. 1A.

[0275] In some embodiments, the first state may comprise one of the following: a charging state, an off state, or a sleep state. In some embodiments, the method may further include performing a communication with the first device after the timer expires.

[0276] FIG. 21 illustrates a flowchart of a method 2100 that supports a D2R transmission in accordance with aspects of the present disclosure. The operations of the method 2100 may be implemented by a device or its components as described herein. For example, the operations of the method 2100 may be performed by a network entity 102 or a UE 104 as described herein. In some implementations, the device may execute a set of instructions to control the function elements of the device to perform the described functions. Additionally, or alternatively, the device may perform aspects of the described functions using special-purpose hardware.

[0277] At 2105, the method may include performing, to a second device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, wherein the R2D transmission comprises information for a type of a second timer. The operations of 2105 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 2105 may be performed by a device as described with reference to FIG. 1A.

[0278] In some embodiments, the method may further include starting a first timer for a R2D transmission in the case that a D2R transmission corresponding to the R2D transmission is not received from the second device within a first duration, and performing, to the second device, the R2D transmission after the first timer expires.

[0279] In some embodiments, a timer type or second duration of the second timer may be predefined to the first device and the second device. In some embodiments, a timer type or second duration of the second timer may be common for each second device or each type of the second device, or timer type or second durations of the second timer for different second devices or different types of the second device may be different.

[0280] FIG. 22 illustrates a flowchart of a method 2200 that supports a D2R transmission in accordance with aspects of the present disclosure. The operations of the method 2200 may be implemented by a device or its components as described herein. For example, the operations of the method 2200 may be performed by a UE 104 as described herein. In some implementations, the device may execute a set of instructions to control the function elements of the device to perform the described functions. Additionally, or alternatively, the device may perform aspects of the described functions using special-purpose hardware.

[0281] At 2205, the method may include receiving, from a first device, a R2D transmission to schedule a set of subsequent transmissions between the first device and the second device, wherein the R2D transmission comprises information for a type of a second timer. The operations of 2205 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 2205 may be performed by a device as described with reference to FIG. 1A.

[0282] At 2210, the method may include determining whether to transition to a first state based on an energy level of the second device. The operations of 2210 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 2210 may be performed by a device as described with reference to FIG. 1A.

[0283] At 2215, the method may include starting the second timer based on transitioning to the first state and the information. The operations of 2215 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 2215 may be performed by a device as described with reference to FIG. 1A.

[0284] In some embodiments, the method may further include performing a communication with the first device after the second timer expires.

[0285] It should be noted that the methods described herein describes possible implementations, and that the operations and the steps may be rearranged or otherwise modified and that other implementations are possible. Further, aspects from two or more of the methods may be combined.

[0286] The various illustrative blocks and components described in connection with the disclosure herein may be implemented or performed with a general-purpose processor, a DSP, an ASIC, a CPU, an FPGA or other programmable logic device, discrete gate or transistor logic, discrete hardware components, or any combination thereof designed to perform the functions described herein. A general-purpose processor may be a microprocessor, but in the alternative, the processor may be any processor, controller, microcontroller, or state machine. A processor may also be implemented as a combination of computing devices (e.g., a combination of a DSP and a microprocessor, multiple microprocessors, one or more microprocessors in conjunction with a DSP core, or any other such configuration.

[0287] The functions described herein may be implemented in hardware, software executed by a processor, firmware, or any combination thereof. If implemented in software executed by a processor, the functions may be stored on or transmitted over as one or more instructions or code on a computer-readable medium. Other examples and implementations are within the scope of the disclosure and appended claims. For example, due to the nature of software, functions described herein may be implemented using software executed by a processor, hardware, firmware, hardwiring, or combinations of any of these. Features implementing functions may also be physically located at various positions, including being distributed such that portions of functions are implemented at different physical locations.

[0288] Computer-readable media includes both non-transitory computer storage media and communication media including any medium that facilitates transfer of a computer program from one place to another. A non-transitory storage medium may be any available medium that may be accessed by a general-purpose or special-purpose computer. By way of example, non-transitory computer-readable media may include RAM, ROM, electrically erasable programmable ROM (EEPROM) , flash memory, compact disk (CD) ROM or other optical disk storage, magnetic disk storage or other magnetic storage devices, or any other non-transitory medium that may be used to carry or store desired program code means in the form of instructions or data structures and that may be accessed by a general-purpose or special-purpose computer, or a general-purpose or special-purpose processor.

[0289] As used herein, including in the claims, an article “a” before an element is unrestricted and understood to refer to “at least one” of those elements or “one or more” of those elements. The terms “a, ” “at least one, ” “one or more, ” and “at least one of one or more” may be interchangeable. As used herein, including in the claims, “or” as used in a list of items (e.g., a list of items prefaced by a phrase such as “at least one of” or “one or more of” or “one or both of” ) indicates an inclusive list such that, for example, a list of at least one of A, B, or C means A or B or C or AB or AC or BC or ABC (i.e., A and B and C) . Also, as used herein, the phrase “based on” shall not be construed as a reference to a closed set of conditions. For example, an example step that is described as “based on condition A” may be based on both a condition A and a condition B without departing from the scope of the present disclosure. In other words, as used herein, the phrase “based  on” shall be construed in the same manner as the phrase “based at least in part on. Further, as used herein, including in the claims, a “set” may include one or more elements.

[0290] The description herein is provided to enable a person having ordinary skill in the art to make or use the disclosure. Various modifications to the disclosure will be apparent to a person having ordinary skill in the art, and the generic principles defined herein may be applied to other variations without departing from the scope of the disclosure. Thus, the disclosure is not limited to the examples and designs described herein but is to be accorded the broadest scope consistent with the principles and novel features disclosed herein.

Claims

1.A first device, comprisinga processor; anda transceiver coupled to the processor,wherein the processor is configured to:perform, via the transceiver to a second device, a reader to device (R2D) transmission to schedule a set of subsequent transmissions between the first device and the second device;receive, via the transceiver from the second device, a device to reader (D2R) transmission corresponding to the R2D transmission; andstart a timer for a R2D transmission in the case that the D2R transmission comprises information for at least one of the timer or a first state of the second device.2.The first device of claim 1, wherein the information comprises one of the following:a first indication of the first state;a second indication of a timer type or duration of the timer; orat least one sequence indicating at least one of the timer type or duration of the timer or the first state, a type of the second device.3.The first device of claim 1, wherein the first state comprises one of the following:a charging state;an off state; ora sleep state.4.The first device of claim 1, wherein the processor is further configured to:determine a timer type or a duration of the timer based on the information.5.The first device of claim 4, wherein the processor is configured to determine a timer type or duration of the timer by at least one of the following:determining the timer type or duration of the timer based on the type of the second device in the case that the information comprises the first indication of the charging state; ordetermine the timer type or duration of the timer based on the first state of the second device in the case that the information comprises the first indication of the off state or the sleep state.6.The first device of claim 2, wherein the at least one sequence comprises at least one of the following:a preamble and a postamble indicating that the second device has transitioned to the first state; ora preamble, one or more midambles, and a postamble indicating that the second device has transitioned to the first state, and the number of midambles indicates at least one of the timer type or duration of the timer, the first state, or a type of the second device.7.The first device of claim 3, wherein at least one of the following:a mapping relationship between the off state and the timer type or duration of the timer is predefined to the first device and the second device;a mapping relationship between the sleep state and the timer type or duration of the timer is predefined to the first device and the second device; ora mapping relationship between bits field of the second indication and the timer type or duration of the timer is predefined to the first device and the second device.8.The first device of claim 1, wherein the processor is further configured to:perform, via the transceiver to the second device, the R2D transmission after the timer expires.9.The first device of claim 2, wherein at least one of the following:the first indication is received via at least one of control information or data information in the D2R transmission; orthe second indication is received via at least one of control information or data information in the D2R transmission.10.The first device of claim 1, wherein at least one of the following:the first device comprises a reader of an ambient Internet of things (A-IoT) device or a network device; orthe second device comprises the A-IoT device.11.A second device, comprising:a processor; anda transceiver coupled to the processor,wherein the processor is configured to:receive, via the transceiver from a first device, a reader to device (R2D) transmission to schedule a set of subsequent transmissions between the first device and the second device;determine whether to transition to a first state based on an energy level of the second device; andperform, via the transceiver to the first device, a device to reader (D2R) transmission corresponding to the R2D transmission based on transitioning to the first state, wherein the D2R transmission comprises information for at least one of a timer of the first device or the first state.12.The second device of claim 11, wherein the first state comprises one of the following:a charging state;an off state; ora sleep state.13.The second device of claim 11, wherein the information comprises one of the following;a first indication of the first state of the second device;a second indication of a timer type or duration of the timer; orat least one sequence indicating at least one of the timer type or duration of the timer or the first state, a type of the second device.14.The second device of claim 13, wherein the at least one sequence comprises at least one of the following:a preamble and a postamble indicating that the second device has transitioned to the first state; ora preamble, one or more midambles, and a postamble indicating that the second device has transitioned to the first state, wherein the number of midambles indicates at least one of the timer type or duration of the timer, the first state, or a type of the second device.15.The second device of claim 13, wherein at least one of the following:a mapping relationship between the off state and the timer type or duration of the timer is predefined to the first device and the second device;a mapping relationship between the sleep state and the timer type or duration of the timer is predefined to the first device and the second device; ora mapping relationship between bits field of the second indication and the timer type or duration of the timer is predefined to the first device and the second device.16.The second device of claim 10, wherein the timer is a first timer, wherein the processor is further configured to:start a second timer based on transitioning to the first state.17.The second device of claim 16, wherein the processor is configured to start the second timer by one of the following:starting the second timer upon performing the D2R transmission;starting the second timer upon a reception of the D2R transmission by the first device; orstarting the second timer a predefined delay after transitioning to the first state.18.A first device, comprisinga processor; anda transceiver coupled to the processor,wherein the processor is configured to:perform, via the transceiver to a second device, a reader to device (R2D) transmission to schedule a set of subsequent transmissions between the first device and the second device; andstart a timer for a R2D transmission in the case that a device to reader (D2R) transmission corresponding to the R2D transmission is not received from the second device within a first duration.19.The first device of claim 18, wherein the processor is further configured to:perform, via the transceiver to the second device, the R2D transmission after the timer expires.20.A second device, comprising:a processor; anda transceiver coupled to the processor,wherein the processor is configured to:receive, via the transceiver from a first device, a reader to device (R2D) transmission to schedule a set of subsequent transmissions between the first device and the second device;determine to transition to a first state and not to perform a device to reader (D2R) transmission corresponding to the R2D transmission based on an energy level of the second device; andstart a timer based on transitioning to the first state.

Images