Array substrate, display apparatus, method of operating pixel driving circuit, and pixel driving circuit

Abstract

An array substrate is provided. The array substrate includes a pixel driving circuit. The pixel driving circuit includes a third node connecting line; and an auxiliary third node connecting line. An orthographic projection of the auxiliary third node connecting line on a base substrate at least partially overlaps with an orthographic projection of a respective first light emitting control signal line on the base substrate. An orthographic projection of the third node connecting line on the base substrate is non-overlapping with the orthographic projection of the respective first light emitting control signal line on the base substrate.

Description

ARRAY SUBSTRATE, DISPLAY APPARATUS, METHOD OF OPERATING PIXEL DRIVING CIRCUIT, AND PIXEL DRIVING CIRCUITTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to an array substrate, a display apparatus, a method of operating a pixel driving circuit, and a pixel driving circuit.BACKGROUND

[0002] Organic Light Emitting Diode (OLED) display is one of the hotspots in the field of flat panel display research today. Unlike Thin Film Transistor-Liquid Crystal Display (TFT-LCD) , which uses a stable voltage to control brightness, OLED is driven by a driving current required to be kept constant to control illumination. The OLED display panel includes a plurality of pixel units configured with pixel-driving circuits arranged in multiple rows and columns. Each pixel-driving circuit includes a driving transistor having a gate terminal connected to one gate line per row and a drain terminal connected to one data line per column. When the row in which the pixel unit is gated is turned on, the switching transistor connected to the driving transistor is turned on, and the data voltage is applied from the data line to the driving transistor via the switching transistor, so that the driving transistor outputs a current corresponding to the data voltage to an OLED device. The OLED device is driven to emit light of a corresponding brightness.SUMMARY

[0003] In one aspect, the present disclosure provides an array substrate, comprising a plurality of pixel driving circuits arranged in an array comprising rows and columns; wherein a pixel driving circuit comprises a third node connecting line; an auxiliary third node connecting line; a driving transistor; an auxiliary driving transistor; a compensating transistor; an auxiliary compensating transistor; a second light emitting control transistor; an auxiliary second light emitting control transistor; a second reset transistor; and an auxiliary second reset transistor; wherein the third node connecting line is connected to a second electrode of the second reset transistor and a first electrode of the compensating transistor, and is connected to a second electrode of the driving transistor and a first electrode of the second light emitting control transistor; the auxiliary third node connecting line is connected to a second electrode of the auxiliary second reset transistor and a first electrode of the auxiliary compensating transistor, and is connected to a second electrode of the auxiliary driving transistor and a first electrode of the auxiliary second light emitting control transistor; an orthographic projection of the auxiliary third node connecting line on a base substrate at least partially overlaps with an orthographic projection of a respective first light emitting control signal line on the base substrate; and an orthographic projection of the third node connecting line on the base substrate is non- overlapping with the orthographic projection of the respective first light emitting control signal line on the base substrate; wherein the respective first light emitting control signal line extends along a first direction; the third node connecting line and the auxiliary third node connecting line extend along a second direction; the first direction is a row direction of the array; the second direction is a column direction of the array; and the first direction and the second direction intersect each other.

[0004] Optionally, the pixel driving circuit further comprises a first light emitting control transistor; wherein gate electrodes of the first light emitting control transistor and the second light emitting control transistor are connected to the respective first light emitting control signal line; and a gate electrode of the auxiliary second light emitting control transistor is connected to a respective second light emitting control signal line.

[0005] Optionally, an orthographic projection of the auxiliary third node connecting line on a base substrate at least partially overlaps with an orthographic projection of a respective third light emitting control signal line on the base substrate.

[0006] Optionally, the pixel driving circuit further comprises a first light emitting control transistor; wherein a gate electrode of the second light emitting control transistor is connected to the respective first light emitting control signal line; a gate electrode of the first light emitting control transistor is connected to the respective third light emitting control signal line; and a gate electrode of the auxiliary second light emitting control transistor is connected to a respective second light emitting control signal line.

[0007] Optionally, the pixel driving circuit further comprises a first light emitting control transistor; a first node connecting line; an auxiliary first node connecting line; a voltage connecting pad; a storage capacitor comprising a first capacitor electrode and a second capacitor electrode; and an auxiliary storage capacitor comprising an auxiliary first capacitor electrode and an auxiliary second capacitor electrode; wherein the first node connecting line is connected to the first capacitor electrode, and is connected to a second electrode of the compensating transistor; the auxiliary first node connecting line is connected to the auxiliary first capacitor electrode, and is connected to a second electrode of the auxiliary compensating transistor; the voltage connecting pad is connected to a first electrode of the first light emitting control transistor; a respective first voltage supply line is connected to the voltage connecting pad; a respective second voltage supply line is connected to the voltage connecting pad; and the respective first voltage supply line and the respective second voltage supply line extend along the second direction.

[0008] Optionally, the first node connecting line, the auxiliary first node connecting line, the voltage connecting pad, the first capacitor electrode, the auxiliary first capacitor electrode, the second capacitor electrode, the auxiliary second capacitor electrode, in combination have a substantially mirror symmetry with respect to a mirror plane intersecting the voltage  connecting pad, parallel to the second direction, and perpendicular to a surface of the base substrate.

[0009] Optionally, the array substrate further comprises a respective data line configured to provide data signals to the pixel driving circuit; wherein the pixel driving circuit further comprises a data write transistor; and a data connecting pad connecting the respective data line to the data write transistor; wherein the first node connecting line, the auxiliary first node connecting line, the voltage connecting pad, the first capacitor electrode, the auxiliary first capacitor electrode, the second capacitor electrode, the auxiliary second capacitor electrode, the data connecting pad, the respective first voltage supply line, the respective second voltage supply line, the respective data line in combination have a substantially mirror symmetry with respect to a mirror plane intersecting the respective data line and the voltage connecting pad, parallel to the second direction, and perpendicular to a surface of the base substrate.

[0010] Optionally, the pixel driving circuit further comprises a second node connecting line connected to first electrodes of the driving transistor and the auxiliary driving transistor, and connected to the second electrode of the first light emitting control transistor.

[0011] Optionally, an orthographic projection of the second node connecting line on a base substrate at least partially overlaps with an orthographic projection of the respective first light emitting control signal line on the base substrate, and at least partially overlaps with an orthographic projection of a respective third light emitting control signal line on the base substrate.

[0012] Optionally, the first node connecting line, the auxiliary first node connecting line, the second node connecting line, the voltage connecting pad, the first capacitor electrode, the auxiliary first capacitor electrode, the second capacitor electrode, the auxiliary second capacitor electrode, in combination have a substantially mirror symmetry with respect to a mirror plane intersecting the voltage connecting pad, parallel to the second direction, and perpendicular to a surface of the base substrate.

[0013] Optionally, the array substrate further comprises a respective data line configured to provide data signals to the pixel driving circuit; wherein the pixel driving circuit further comprises a data write transistor; and a data connecting pad connecting the respective data line to the data write transistor; wherein the first node connecting line, the auxiliary first node connecting line, the second node connecting line, the voltage connecting pad, the first capacitor electrode, the auxiliary first capacitor electrode, the second capacitor electrode, the auxiliary second capacitor electrode, the data connecting pad, the respective first voltage supply line, the respective second voltage supply line, the respective data line in combination have a substantially mirror symmetry with respect to a mirror plane intersecting the respective data line, the second node connecting line, and the voltage connecting pad, parallel to the second direction, and perpendicular to a surface of the base substrate.

[0014] Optionally, the pixel driving circuit further comprises a first reset transistor; and a fourth node connecting line connected to a second electrode of the second light emitting control transistor, connected to a second electrode of the first reset transistor, and connected to a second electrode of the auxiliary second light emitting control transistor.

[0015] Optionally, the fourth node connecting line is asymmetrical with respect to a mirror plane intersecting a respective data line and the voltage connecting pad, parallel to the second direction, and perpendicular to a surface of the base substrate.

[0016] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein, and one or more integrated circuits connected to the array substrate.

[0017] In another aspect, the present disclosure provides a method of operating a pixel driving circuit, wherein the pixel driving circuit comprises a driving transistor; an auxiliary driving transistor; a first light emitting control transistor; a second light emitting control transistor; and an auxiliary second light emitting control transistor; wherein first electrodes of the driving transistor and the auxiliary driving transistor are connected to a second electrode of the first light emitting control transistor; a second electrode of the driving transistor is connected to a first electrode of the second light emitting control transistor; a second electrode of the auxiliary driving transistor is connected to a first electrode of the auxiliary second light emitting control transistor; a gate electrode of the second light emitting control transistor is connected to a respective first light emitting control signal line; a gate electrode of the auxiliary second light emitting control transistor is connected to a respective second light emitting control signal line; and second electrodes of the second light emitting control transistor and the auxiliary second light emitting control transistor are connected to each other; wherein the method comprises, in at least one operation mode, providing different light emitting control signals to the gate electrode of the second light emitting control transistor and the gate electrode of the auxiliary second light emitting control transistor, respectively.

[0018] Optionally, the method comprises, in a first mode, providing a turning-on control signal to gate electrodes of the first light emitting control transistor and the second light emitting control transistor in a light emitting sub-phase of a frame of image; and providing a turning-off control signal to the gate electrode of the auxiliary second light emitting control transistor in the light emitting sub-phase.

[0019] Optionally, the method comprises, in a second mode, providing a turning-on control signal to gate electrodes of the first light emitting control transistor and the second light emitting control transistor in a light emitting sub-phase of a frame of image; and providing a turning-on control signal to the gate electrode of the auxiliary second light emitting control transistor in the light emitting sub-phase.

[0020] Optionally, the method comprises, in a third mode, providing a turning-on control signal to the gate electrode of the second light emitting control transistor in a light emitting sub-phase of a frame of image; providing a turning-off control signal to the gate electrode of the auxiliary second light emitting control transistor in the light emitting sub-phase; and providing a turning-on control signal to a gate electrode of the first light emitting control transistor in the light emitting sub-phase.

[0021] Optionally, the method comprises, in a fourth mode, providing a turning-off control signal to the gate electrode of the second light emitting control transistor in a light emitting sub-phase of a frame of image; providing a turning-on control signal to the gate electrode of the auxiliary second light emitting control transistor in the light emitting sub-phase; and providing a turning-on control signal to a gate electrode of the first light emitting control transistor in the light emitting sub-phase.

[0022] In another aspect, the present disclosure provides a pixel driving circuit, comprising a driving transistor; an auxiliary driving transistor; a first light emitting control transistor; a second light emitting control transistor; and an auxiliary second light emitting control transistor; wherein first electrodes of the driving transistor and the auxiliary driving transistor are connected to a second electrode of the first light emitting control transistor; a second electrode of the driving transistor is connected to a first electrode of the second light emitting control transistor; a second electrode of the auxiliary driving transistor is connected to a first electrode of the auxiliary second light emitting control transistor; a gate electrode of the second light emitting control transistor is connected to a respective first light emitting control signal line; a gate electrode of the auxiliary second light emitting control transistor is connected to a respective second light emitting control signal line; and second electrodes of the second light emitting control transistor and the auxiliary second light emitting control transistor are connected to each other.

[0023] BRIEF DESCRIPTION OF THE FIGURES

[0024] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0025] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure.

[0026] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0027] FIG. 2B is a timing diagram illustrating the operation of a pixel driving circuit in a first mode in some embodiments according to the present disclosure.

[0028] FIG. 2C is a timing diagram illustrating the operation of a pixel driving circuit in a second mode in some embodiments according to the present disclosure.

[0029] FIG. 3A is a diagram illustrating the structure of pixel driving circuits in an array substrate in some embodiments according to the present disclosure.

[0030] FIG. 3B is a schematic diagram illustrating an arrangement of pixel driving circuits in the array substrate depicted in FIG. 3A.

[0031] FIG. 3C is a diagram illustrating the structure of a semiconductor material layer in the array substrate depicted in FIG. 3A.

[0032] FIG. 3D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 3A.

[0033] FIG. 3E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 3A.

[0034] FIG. 3F is a diagram illustrating vias extending through an inter-layer dielectric layer in the array substrate depicted in FIG. 3A.

[0035] FIG. 3G is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 3A.

[0036] FIG. 3H is a diagram illustrating vias extending through a passivation layer in the array substrate depicted in FIG. 3A.

[0037] FIG. 3I is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 3A.

[0038] FIG. 3J is a diagram illustrating vias extending through a planarization layer in the array substrate depicted in FIG. 3A.

[0039] FIG. 4A is a cross-sectional view along an A-A’ line in FIG. 3A.

[0040] FIG. 4B is a cross-sectional view along a B-B’ line in FIG. 3A.

[0041] FIG. 4C is a cross-sectional view along a C-C’ line in FIG. 3A.

[0042] FIG. 4D is a cross-sectional view along a D-D’ line in FIG. 3A.

[0043] FIG. 5A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0044] FIG. 5B is a timing diagram illustrating the operation of a pixel driving circuit in a third mode in some embodiments according to the present disclosure.

[0045] FIG. 5C is a timing diagram illustrating the operation of a pixel driving circuit in a fourth mode in some embodiments according to the present disclosure.

[0046] FIG. 6A is a diagram illustrating the structure of pixel driving circuits in an array substrate in some embodiments according to the present disclosure.

[0047] FIG. 6B is a schematic diagram illustrating an arrangement of pixel driving circuits in the array substrate depicted in FIG. 6A.

[0048] FIG. 6C is a diagram illustrating the structure of a semiconductor material layer in the array substrate depicted in FIG. 6A.

[0049] FIG. 6D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 6A.

[0050] FIG. 6E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 6A.

[0051] FIG. 6F is a diagram illustrating vias extending through an inter-layer dielectric layer in the array substrate depicted in FIG. 6A.

[0052] FIG. 6G is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 6A.

[0053] FIG. 6H is a diagram illustrating vias extending through a passivation layer in the array substrate depicted in FIG. 6A.

[0054] FIG. 6I is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 6A.

[0055] FIG. 6J is a diagram illustrating vias extending through a planarization layer in the array substrate depicted in FIG. 6A.

[0056] FIG. 7A is a cross-sectional view along a E-E’ line in FIG. 6A.

[0057] FIG. 7B is a cross-sectional view along an F-F’ line in FIG. 6A.

[0058] FIG. 7C is a cross-sectional view along a G-G’ line in FIG. 6A.

[0059] FIG. 7D is a cross-sectional view along an H-H’ line in FIG. 6A.DETAILED DESCRIPTION

[0060] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0061] In the realm of display technology, a critical issue arises with conventional pixel circuits, particularly when operating under high-brightness conditions. These circuits are typically based on a single DTFT (Dual Thin Film Transistor) design, where the brightness of each sub-pixel is directly proportional to the current flowing through the DTFT within the pixel circuit. To enhance the DTFT current, and consequently the brightness, techniques such as increasing the Vdata (data voltage) range or adjusting the width-to-length ratio (W / L) of the  DTFT are employed. However, these methods lead to significant increases in power consumption and heat generation in the display components. Additionally, the reliance on a single DTFT makes the system more susceptible to damage, resulting in potential display abnormalities.

[0062] Accordingly, the present disclosure provides, inter alia, an array substrate, a display apparatus, a method of operating a pixel driving circuit, and a pixel driving circuit that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides an array substrate. In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in an array comprising rows and columns. Optionally, a pixel driving circuit includes a third node connecting line; an auxiliary third node connecting line; a driving transistor; an auxiliary driving transistor; a compensating transistor; an auxiliary compensating transistor; a second light emitting control transistor; an auxiliary second light emitting control transistor; a second reset transistor; and an auxiliary second reset transistor. Optionally, the third node connecting line is connected to a second electrode of the second reset transistor and a first electrode of the compensating transistor, and is connected to a second electrode of the driving transistor and a first electrode of the second light emitting control transistor. Optionally, the auxiliary third node connecting line is connected to a second electrode of the auxiliary second reset transistor and a first electrode of the auxiliary compensating transistor, and is connected to a second electrode of the auxiliary driving transistor and a first electrode of the auxiliary second light emitting control transistor. Optionally, an orthographic projection of the auxiliary third node connecting line on a base substrate at least partially overlaps with an orthographic projection of a respective first light emitting control signal line on the base substrate. Optionally, an orthographic projection of the third node connecting line on the base substrate is non-overlapping with the orthographic projection of the respective first light emitting control signal line on the base substrate. Optionally, the respective first light emitting control signal line extends along a first direction; the third node connecting line and the auxiliary third node connecting line extend along a second direction; the first direction is a row direction of the array; the second direction is a column direction of the array; and the first direction and the second direction intersect each other.

[0063] Various appropriate pixel driving circuits may be used in the present array substrate. Examples of appropriate driving circuits include 3T1C, 2T1C, 4T1C, 4T2C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C, 8T1C, 8T2C, 9T1C, 9T2C, 10T1C, 10T2C, 11T1C, 11T2C, 12T1C, 12T2C, 13T1C, 13T2C, 14T1C, 14T2C, 15T1C, 15T2C, 16T1C, and 16T2C. In some embodiments, the respective one of the plurality of pixel driving circuits is an 11T2C driving circuit. Various appropriate light emitting elements may be used in the present array substrate. Examples of appropriate light emitting elements include organic light emitting diodes, quantum dots light emitting diodes, and micro light emitting diodes. Optionally, the light emitting  element is micro light emitting diode. Optionally, the light emitting element is an organic light emitting diode including an organic light emitting layer.

[0064] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 1, the array substrate includes an array of subpixels Sp. Each subpixel includes an electronic component, e.g., a light emitting element. In one example, the light emitting element is driven by a respective pixel driving circuit PDC. The array substrate includes a plurality of first gate lines GL1, a plurality of second gate lines GL2, a plurality of data lines DL, a plurality of voltage supply lines (e.g., a high voltage supply line Vdd and a low voltage supply line Vss) . Light emission in a respective subpixel Sp is driven by a respective pixel driving circuit PDC. In one example, a high voltage signal (e.g., a VDD signal) is input, through the respective high voltage supply line of the plurality of voltage supply line Vdd, to the respective pixel driving circuit PDC connected to an anode of the light emitting element; a low voltage signal (e.g., a VSS signal) is input, through a low voltage supply line, to a cathode of the light emitting element. A voltage difference between the high voltage signal (e.g., the VDD signal) and the low voltage signal (e.g., the VSS signal) is a driving voltage ΔV that drives light emission in the light emitting element.

[0065] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A, in some embodiments, the pixel driving circuit includes a first sub-circuit SC1 and a second sub-circuit SC2. In some embodiments, the first sub-circuit SC1 and the second sub-circuit SC2 are electrically connected to a light emitting element LE, and configured to provide a driving current to the light emitting element LE individually or in combination. In some embodiments, the first sub-circuit SC1 includes a driving transistor Td; a storage capacitor Cst having a first capacitor electrode Ce1 and a second capacitor electrode Ce2; a first transistor T1 having a gate electrode connected to a respective first gate line GL1 of a plurality of first gate lines, a first electrode connected to a respective data line DL of a plurality of data lines, and a second electrode connected to a first electrode of the driving transistor Td; a second transistor T2 having a gate electrode connected to a respective second gate line GL2 of the plurality of second gate lines, a first electrode connected to the second electrode of the driving transistor Td, and a second electrode connected to the first capacitor electrode Ce1 of the storage capacitor Cst and the gate electrode of the driving transistor Td; a third transistor T3 having a gate electrode connected to a respective first light emitting control signal line em1 of a plurality of first light emitting control signal lines, a first electrode connected to a respective voltage supply line Vdd of a plurality of voltage supply lines, and a second electrode connected to the first electrode of the driving transistor Td and the second electrode of the first transistor T1; a fourth transistor T4 having a gate electrode connected to a respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines, a first electrode connected to the second electrode of the driving transistor Td and the first electrode of the second transistor T2, and a second electrode connected to an anode of a light emitting  element LE; a first reset transistor Tr1 having a gate electrode connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective first reset signal line Vint1 of a plurality of first reset signal lines, and a second electrode connected to the second electrode of the fourth transistor T4 and the anode of the light emitting element LE; and a second reset transistor Tr2 having a gate electrode connected to a respective second reset control signal line rst2 of a plurality of second reset control signal lines, a first electrode connected to a respective second reset signal line Vint2 of a plurality of second reset signal lines, and a second electrode connected to a first electrode of the second transistor T2 and the second electrode of the driving transistor Td. The second capacitor electrode Ce2 is connected to the respective voltage supply line and the first electrode of the third transistor T3.

[0066] In some embodiments, the second sub-circuit SC2 includes an auxiliary driving transistor Td’ having a first electrode connected to the first electrode of the driving transistor Td and the second electrode of the first transistor T1; an auxiliary storage capacitor Cst’ having an auxiliary first capacitor electrode Ce1’ and an auxiliary second capacitor electrode Ce2’; an auxiliary second transistor T2’ having a gate electrode connected to the respective second gate line GL2 of the plurality of second gate lines, a first electrode connected to the second electrode of the auxiliary driving transistor Td’, and a second electrode connected to the auxiliary first capacitor electrode Ce1’ of the auxiliary storage capacitor Cst’ and the gate electrode of the auxiliary driving transistor Td’; an auxiliary fourth transistor T4’ having a gate electrode connected to a respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines, a first electrode connected to the second electrode of the auxiliary driving transistor Td’ and the first electrode of the auxiliary second transistor T2’, and a second electrode connected to an anode of a light emitting element LE; and an auxiliary second reset transistor Tr2’ having a gate electrode connected to a respective second reset control signal line rst2 of a plurality of second reset control signal lines, a first electrode connected to a respective second reset signal line Vint2 of a plurality of second reset signal lines, and a second electrode connected to a first electrode of the auxiliary second transistor T2’ and the second electrode of the auxiliary driving transistor Td’. The auxiliary second capacitor electrode Ce2’ is connected to the respective voltage supply line and the first electrode of the third transistor T3.

[0067] As used herein, a first electrode or a second electrode refers to one of a first terminal and a second terminal of a transistor, the first terminal and the second terminal being connected to an active layer of the transistor. A direction of a current flowing through the transistor may be configured to be from a first electrode to a second electrode, or from a second electrode to a first electrode. Accordingly, depending on the direction of the current flowing through the transistor, in one example, the first electrode is configured to receive an input signal and the second electrode is configured to output an output signal; in another example, the second  electrode is configured to receive an input signal and the first electrode is configured to output an output signal.

[0068] The pixel driving circuit further include a first node N1, a second node N2, a third node N3, and a fourth node N4. The first node N1 is connected to the gate electrode of the driving transistor Td, the first capacitor electrode Ce1, and the second electrode of the second transistor T2. The second node N2 is connected to the second electrode of the third transistor T3, the second electrode of the first transistor T1, and the first electrode of the driving transistor Td. The third node N3 is connected to the second electrode of the driving transistor Td, the first electrode of the second transistor T2, the first electrode of the fourth transistor T4, and the second electrode of the second reset transistor Tr2. The fourth node N4 is connected to the second electrode of the fourth transistor T4, the second electrode of the auxiliary fourth transistor T4’, the second electrode of the first reset transistor Tr1, and the anode of the light emitting element LE.

[0069] The pixel driving circuit further include an auxiliary first node N1’ and an auxiliary third node N3’. The auxiliary first node N1’ is connected to the gate electrode of the auxiliary driving transistor Td’, the auxiliary first capacitor electrode Ce1’, and the second electrode of the auxiliary second transistor T2’. The auxiliary third node N3’ is connected to the second electrode of the auxiliary driving transistor Td’, the first electrode of the auxiliary second transistor T2’, the first electrode of the auxiliary fourth transistor T4’, and the second electrode of the auxiliary second reset transistor Tr2’.

[0070] The array substrate in some embodiments includes a plurality of subpixels. In some embodiments, the plurality of subpixels includes a respective first subpixel, a respective second subpixel, a respective third subpixel, and a respective fourth subpixel. Optionally, a respective pixel of the array substrate includes the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel. The plurality of subpixels in the array substrate are arranged in an array. In one example, the array of the plurality of subpixels includes a S1-S2-S3-S4 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, S3 stands for the respective third subpixel, and S4 stands for the respective fourth subpixel. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C4 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C4 stands for the respective fourth subpixel of a fourth color. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C2’ format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C2’ stands for the respective fourth subpixel of the second color. In another example, the C1-C2-C3-C2’ format is an R-G-B-G format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, the respective third subpixel is a blue subpixel, and the respective fourth subpixel is a green subpixel.

[0071] In some embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, the driving transistor Td, the auxiliary second transistor T2’, the auxiliary fourth transistor T4’, the auxiliary second reset transistor Tr2’, and the auxiliary driving transistor Td’.

[0072] The present disclosure may be implemented in pixel driving circuit having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, and a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. Referring to FIG. 2A, the transistors are p-type transistors such as polysilicon transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0073] In some embodiments, the pixel driving circuit includes one or more driving transistors (e.g., the driving transistor Td and the auxiliary driving transistor Td’) , a data write transistor (e.g., the first transistor T1) , one or more compensating transistors (e.g., the second transistor T2 and the auxiliary second transistor T2’) , multiple light emitting control transistors (e.g., the third transistor T3, the fourth transistor T4, and the auxiliary fourth transistor T4’) , and multiple reset transistors (e.g., the first reset transistor Tr1, the second reset transistor Tr2, and the auxiliary second reset transistor Tr2’) .

[0074] In some embodiments, multiple light emitting control transistors (e.g., the fourth transistor T4 and the auxiliary fourth transistor T4’) are controlled by different light emitting control signal lines. In some embodiments, gate electrodes of multiple light emitting control transistors (e.g., the fourth transistor T4 and the auxiliary fourth transistor T4’) are connected to different light emitting control signal lines, respectively. In some embodiments, a gate electrode of the fourth transistor T4 is connected to a respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines, and a gate electrode of the auxiliary fourth transistor T4’ is connected to a respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines.

[0075] In some embodiments, second electrodes of the multiple light emitting control transistors (e.g., the fourth transistor T4 and the auxiliary fourth transistor T4’) are connected to an anode of the light emitting element LE.

[0076] In some embodiments, first electrodes of the multiple light emitting control transistors (e.g., the fourth transistor T4 and the auxiliary fourth transistor T4’) are connected to different driving transistors. In some embodiments, a first electrode of the fourth transistor T4 is connected to the second electrode of the driving transistor Td, and a first electrode of the auxiliary fourth transistor T4’ is connected to the second electrode of the auxiliary driving transistor Td’.

[0077] The pixel driving circuit according to the present disclosure may be operated in various alternative implementations.

[0078] In some embodiments, the pixel driving circuit is operated in a first mode. In some embodiments, in the first mode, only one of the multiple light emitting control transistors connected to the anode of the light emitting element LE is configured to be turned on to allow a driving current to flow through, while other ones of the multiple light emitting control transistors connected to the anode of the light emitting element LE are configured to be turned off. FIG. 2B is a timing diagram illustrating the operation of a pixel driving circuit in a first mode in some embodiments according to the present disclosure. Referring to FIG. 2A and FIG. 2B, during one frame of image, the operation of the pixel driving circuit in the first mode includes a first sub-phase t1, a second sub-phase t2, a third sub-phase t3, a fourth sub-phase t4, and a fifth sub-phase t5.

[0079] In the first mode, a turning-off light emitting control signal is provided through a respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’, turning off the auxiliary fourth transistor T4’. In the first mode, the second sub-circuit SC2 is not configured to provide a driving current to the light emitting element LE.

[0080] In the first sub-phase t1, a turning-on reset control signal is provided through the respective first reset control signal line rst1 of the plurality of first reset control signal lines to the gate electrode of the first reset transistor Tr1 to turn on the first reset transistor Tr1; allowing an initialization voltage signal from the respective first reset signal line Vint1 of the plurality of first reset signal lines to pass from a first electrode of the first reset transistor Tr1 to a second electrode of the first reset transistor Tr1; and in turn to the fourth node N4. The anode of the light emitting element LE is initialized. In the first sub-phase t1, a turning-on control signal is provided through a respective second gate line GL2 of the plurality of second gate lines to gate electrodes of the second transistor T2 and the auxiliary second transistor T2’ to turn on the second transistor T2 and the auxiliary second transistor T2’.

[0081] In the second sub-phase t2, a turning-on reset control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to gate electrodes of the second reset transistor Tr2 and the auxiliary second reset transistor Tr2’ to turn on the second reset transistor Tr2 and the auxiliary second reset transistor Tr2’; a turning-on control signal is provided through a respective second gate line  GL2 of the plurality of second gate lines to gate electrodes of the second transistor T2 and the auxiliary second transistor T2’ to turn on the second transistor T2 and the auxiliary second transistor T2’; thereby allowing an initialization voltage signal from the respective second reset signal line Vint2 of the plurality of second reset signal lines to pass through the second reset transistor Tr2 and the second transistor T2, and in turn to the first node N1; and allowing the initialization voltage signal from the respective second reset signal line Vint2 of the plurality of second reset signal lines to pass through the auxiliary second reset transistor Tr2’ and the auxiliary second transistor T2’, and in turn to the auxiliary first node N1’. The gate electrode of the driving transistor Td is initialized. The gate electrode of the auxiliary driving transistor Td’ is initialized. The third node N3 is initialized. The auxiliary third node N3’ is initialized.

[0082] In the third sub-phase t3, a turning-on control signal is provided through the respective first gate line GL1 of the plurality of first gate lines to the gate electrode of the first transistor T1 to turn on the first transistor T1; a turning-on control signal is provided through the respective second gate line GL2 of the plurality of second gate lines to the gate electrode of the second transistor T2 to turn on the second transistor T2; a turning-off control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A second electrode of the driving transistor Td is connected with the first electrode of the second transistor T2. A gate electrode of the driving transistor Td is electrically connected with the second electrode of the second transistor T2. Because the second transistor T2 is turned on in the third sub-phase t3, the gate electrode and the second electrode of the driving transistor Td are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, thus rendering the driving transistor Td in a diode connecting mode. The first transistor T1 is turned on in the third sub-phase t3. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the driving transistor Td, which is connected to the second electrode of the first transistor T1. A second node N2 connecting to the first electrode of the driving transistor Td has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, the voltage level at the first node N1 in the third sub-phase t3 increase gradually to (Vdata + Vth) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth is the voltage level of the threshold voltage Th of the PN junction. The storage capacitor Cst is discharged because the voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2 is reduced to a relatively small value. In the third sub-phase t3, the respective first light emitting control signal line em1 is provided with a high voltage signal to turn off the third transistor T3. In the third sub-phase t3, a turning-off reset control signal is provided through the respective first light emitting control signal line em1 of the plurality of first light emitting  control signal lines to the gate electrode of the fourth transistor T4 to turn off the fourth transistor T4.

[0083] In the third sub-phase t3, a turning-on control signal is provided through the respective first gate line GL1 of the plurality of first gate lines to the gate electrode of the first transistor T1 to turn on the first transistor T1; a turning-on control signal is provided through the respective second gate line GL2 of the plurality of second gate lines to the gate electrode of the auxiliary second transistor T2’ to turn on the auxiliary second transistor T2’; a turning-off control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to the gate electrode of the auxiliary second reset transistor Tr2’ to turn off the auxiliary second reset transistor Tr2’. A second electrode of the auxiliary driving transistor Td’ is connected with the first electrode of the auxiliary second transistor T2’. A gate electrode of the auxiliary driving transistor Td’ is electrically connected with the second electrode of the auxiliary second transistor T2’. Because the auxiliary second transistor T2’ is turned on in the third sub-phase t3, the gate electrode and the second electrode of the auxiliary driving transistor Td’ are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the auxiliary driving transistor Td’ is effective, thus rendering the auxiliary driving transistor Td’ in a diode connecting mode. The first transistor T1 is turned on in the third sub-phase t3. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the auxiliary driving transistor Td’, which is connected to the second electrode of the first transistor T1. A second node N2 connecting to the first electrode of the auxiliary driving transistor Td’ has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and the first electrode of the auxiliary driving transistor Td’ is effective, the voltage level at the auxiliary first node N1’ in the third sub-phase t3 increase gradually to (Vdata + Vth’) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth’ is the voltage level of the threshold voltage Th of the PN junction. The auxiliary storage capacitor Cst’ is discharged because the voltage difference between the auxiliary first capacitor electrode Ce1’ and the auxiliary second capacitor electrode Ce2’ is reduced to a relatively small value. In the third sub-phase t3, the respective first light emitting control signal line em1 is provided with a high voltage signal to turn off the third transistor T3. In the third sub-phase t3, a turning-off reset control signal is provided through the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’ to turn off the auxiliary fourth transistor T4’.

[0084] In the fourth sub-phase t4, a turning-off control signal is provided through the respective second gate line GL2 of the plurality of second gate lines to the gate electrode of the second transistor T2 to turn off the second transistor T2, and to the gate electrode of the auxiliary second transistor T2’ to turn off the auxiliary second transistor T2’. A turning-off control signal is provided through the respective first gate line GL1 of the plurality of first gate  lines to the gate electrode of the first transistor T1 to turn off the first transistor T1. A turning-off reset control signal is provided through the respective first reset control signal line rst1 of the plurality of first reset control signal lines to the gate electrode of the first reset transistor Tr1 to turn off the first reset transistor Tr1. A turning-off reset control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to the gate electrodes of the second reset transistor Tr2 and the auxiliary second reset transistor Tr2’. A turning-off control signal is provided through the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines to the gate electrodes of the third transistor T3 and the fourth transistor T4 to turn off the third transistor T3 and the fourth transistor T4. A turning-off control signal is provided through the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’ to turn off the auxiliary fourth transistor T4’.

[0085] In the fifth sub-phase t5, the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines is provided with a low voltage signal to turn on the third transistor T3 and the fourth transistor T4. The voltage level at the first node N1 in the fifth sub-phase t5 is maintained at (Vdata + Vth) , the driving transistor Td is turned on by the voltage level, and working in the saturation area. A path is formed through the third transistor T3, the driving transistor Td, the fourth transistor T4, to the light emitting element LE. The driving transistor Td generates a driving current for driving the light emitting element LE to emit light. A voltage level at a third node N3 connected to the second electrode of the driving transistor Td equals to a light emitting voltage of the light emitting element LE.

[0086] In the fifth sub-phase t5, a turning-off control signal is provided through the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’ to turn off the auxiliary fourth transistor T4’. No driving current is provided from the auxiliary driving transistor Td’ to the light emitting element LE.

[0087] In some embodiments, the pixel driving circuit is operated in a second mode. In some embodiments, in the second mode, the multiple light emitting control transistors connected to the anode of the light emitting element LE are configured to be turned on simultaneously to allow driving currents to flow through. FIG. 2C is a timing diagram illustrating the operation of a pixel driving circuit in a second mode in some embodiments according to the present disclosure. Referring to FIG. 2A and FIG. 2C, during one frame of image, the operation of the pixel driving circuit in the second mode includes a first sub-phase t1, a second sub-phase t2, a third sub-phase t3, a fourth sub-phase t4, and a fifth sub-phase t5.

[0088] In the second mode, a respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines is configured to transmit a light emitting control signal that is substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at  least 99%, or 100%) synchronous with a light emitting control signal provided by a respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines. In the second mode, both the first sub-circuit SC1 and the second sub-circuit SC2 are configured to provide driving currents to the light emitting element LE in a light emitting sub-phase of a frame of image.

[0089] In the first sub-phase t1, a turning-on reset control signal is provided through the respective first reset control signal line rst1 of the plurality of first reset control signal lines to the gate electrode of the first reset transistor Tr1 to turn on the first reset transistor Tr1; allowing an initialization voltage signal from the respective first reset signal line Vint1 of the plurality of first reset signal lines to pass from a first electrode of the first reset transistor Tr1 to a second electrode of the first reset transistor Tr1; and in turn to the fourth node N4. The anode of the light emitting element LE is initialized. In the first sub-phase t1, a turning-on control signal is provided through a respective second gate line GL2 of the plurality of second gate lines to gate electrodes of the second transistor T2 and the auxiliary second transistor T2’ to turn on the second transistor T2 and the auxiliary second transistor T2’.

[0090] In the second sub-phase t2, a turning-on reset control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to gate electrodes of the second reset transistor Tr2 and the auxiliary second reset transistor Tr2’ to turn on the second reset transistor Tr2 and the auxiliary second reset transistor Tr2’; a turning-on control signal is provided through a respective second gate line GL2 of the plurality of second gate lines to gate electrodes of the second transistor T2 and the auxiliary second transistor T2’ to turn on the second transistor T2 and the auxiliary second transistor T2’; thereby allowing an initialization voltage signal from the respective second reset signal line Vint2 of the plurality of second reset signal lines to pass through the second reset transistor Tr2 and the second transistor T2, and in turn to the first node N1; and allowing the initialization voltage signal from the respective second reset signal line Vint2 of the plurality of second reset signal lines to pass through the auxiliary second reset transistor Tr2’ and the auxiliary second transistor T2’, and in turn to the auxiliary first node N1’. The gate electrode of the driving transistor Td is initialized. The gate electrode of the auxiliary driving transistor Td’ is initialized. The third node N3 is initialized. The auxiliary third node N3’ is initialized.

[0091] In the third sub-phase t3, a turning-on control signal is provided through the respective first gate line GL1 of the plurality of first gate lines to the gate electrode of the first transistor T1 to turn on the first transistor T1; a turning-on control signal is provided through the respective second gate line GL2 of the plurality of second gate lines to the gate electrode of the second transistor T2 to turn on the second transistor T2; a turning-off control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A second electrode of the driving transistor Td is connected with the first electrode of the second transistor T2. A gate electrode of the driving transistor Td is  electrically connected with the second electrode of the second transistor T2. Because the second transistor T2 is turned on in the third sub-phase t3, the gate electrode and the second electrode of the driving transistor Td are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, thus rendering the driving transistor Td in a diode connecting mode. The first transistor T1 is turned on in the third sub-phase t3. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the driving transistor Td, which is connected to the second electrode of the first transistor T1. A second node N2 connecting to the first electrode of the driving transistor Td has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, the voltage level at the first node N1 in the third sub-phase t3 increase gradually to (Vdata + Vth) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth is the voltage level of the threshold voltage Th of the PN junction. The storage capacitor Cst is discharged because the voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2 is reduced to a relatively small value. In the third sub-phase t3, the respective first light emitting control signal line em1 is provided with a high voltage signal to turn off the third transistor T3. In the third sub-phase t3, a turning-off reset control signal is provided through the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines to the gate electrode of the fourth transistor T4 to turn off the fourth transistor T4.

[0092] In the third sub-phase t3, a turning-on control signal is provided through the respective first gate line GL1 of the plurality of first gate lines to the gate electrode of the first transistor T1 to turn on the first transistor T1; a turning-on control signal is provided through the respective second gate line GL2 of the plurality of second gate lines to the gate electrode of the auxiliary second transistor T2’ to turn on the auxiliary second transistor T2’; a turning-off control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to the gate electrode of the auxiliary second reset transistor Tr2’ to turn off the auxiliary second reset transistor Tr2’. A second electrode of the auxiliary driving transistor Td’ is connected with the first electrode of the auxiliary second transistor T2’. A gate electrode of the auxiliary driving transistor Td’ is electrically connected with the second electrode of the auxiliary second transistor T2’. Because the auxiliary second transistor T2’ is turned on in the third sub-phase t3, the gate electrode and the second electrode of the auxiliary driving transistor Td’ are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the auxiliary driving transistor Td’ is effective, thus rendering the auxiliary driving transistor Td’ in a diode connecting mode. The first transistor T1 is turned on in the third sub-phase t3. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the auxiliary driving transistor Td’,  which is connected to the second electrode of the first transistor T1. A second node N2 connecting to the first electrode of the auxiliary driving transistor Td’ has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and the first electrode of the auxiliary driving transistor Td’ is effective, the voltage level at the auxiliary first node N1’ in the third sub-phase t3 increase gradually to (Vdata + Vth’) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth’ is the voltage level of the threshold voltage Th of the PN junction. The auxiliary storage capacitor Cst’ is discharged because the voltage difference between the auxiliary first capacitor electrode Ce1’ and the auxiliary second capacitor electrode Ce2’ is reduced to a relatively small value. In the third sub-phase t3, the respective first light emitting control signal line em1 is provided with a high voltage signal to turn off the third transistor T3. In the third sub-phase t3, a turning-off reset control signal is provided through the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’ to turn off the auxiliary fourth transistor T4’.

[0093] In the fourth sub-phase t4, a turning-off control signal is provided through the respective second gate line GL2 of the plurality of second gate lines to the gate electrode of the second transistor T2 to turn off the second transistor T2, and to the gate electrode of the auxiliary second transistor T2’ to turn off the auxiliary second transistor T2’. A turning-off control signal is provided through the respective first gate line GL1 of the plurality of first gate lines to the gate electrode of the first transistor T1 to turn off the first transistor T1. A turning-off reset control signal is provided through the respective first reset control signal line rst1 of the plurality of first reset control signal lines to the gate electrode of the first reset transistor Tr1 to turn off the first reset transistor Tr1. A turning-off reset control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to the gate electrodes of the second reset transistor Tr2 and the auxiliary second reset transistor Tr2’. A turning-off control signal is provided through the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines to the gate electrodes of the third transistor T3 and the fourth transistor T4 to turn off the third transistor T3 and the fourth transistor T4. A turning-off control signal is provided through the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’ to turn off the auxiliary fourth transistor T4’.

[0094] In the fifth sub-phase t5, the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines is provided with a low voltage signal to turn on the third transistor T3 and the fourth transistor T4. The voltage level at the first node N1 in the fifth sub-phase t5 is maintained at (Vdata + Vth) , the driving transistor Td is turned on by the voltage level, and working in the saturation area. A path is formed through the third transistor T3, the driving transistor Td, the fourth transistor T4, to the light emitting element  LE. The driving transistor Td generates a driving current for driving the light emitting element LE to emit light.

[0095] In the fifth sub-phase t5, the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines is provided with a low voltage signal to turn on the third transistor T3. A turning-on control signal is provided through the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’ to turn on the auxiliary fourth transistor T4’. The voltage level at the auxiliary first node N1’ in the fifth sub-phase t5 is maintained at (Vdata + Vth’) , the auxiliary driving transistor Td’ is turned on by the voltage level, and working in the saturation area. A path is formed through the third transistor T3, the auxiliary driving transistor Td’, the auxiliary fourth transistor T4’, to the light emitting element LE. The auxiliary driving transistor Td’ generates an auxiliary driving current for driving the light emitting element LE to emit light.

[0096] The inventors of the present disclosure discover that, by having the driving transistor Td and the auxiliary driving transistor Td’ connected in parallel to provide driving currents in combination to the light emitting element LE, the voltage drop across each of the driving transistor Td and the auxiliary driving transistor Td’ can be reduced, thereby lowering power consumption and reducing the heat generation of the display device.

[0097] The inventors of the present disclosure further discover that the pixel driving circuit according to the present disclosure can reduce the voltage difference between VSS and VDD by at least 0.5V (e.g., at least 6%) , and reduce the data range. As compared to a related pixel driving circuit having the first sub-circuit but not the second sub-circuit, the data range with respect to a red subpixel can be reduced by 16.0%, the data range with respect to a green subpixel can be reduced by 16.7%, and the data range with respect to a blue subpixel can be reduced by 16.5%. The pixel driving circuit according to the present disclosure can also reduce power consumption and improve tandem bright spots. Table 1 and Table 2 summarize the comparison between a pixel driving circuit according to the present disclosure and a related pixel driving circuit not having a second sub-circuit.

[0098] Table 1 is comparison between a pixel driving circuit according to the present disclosure and a related pixel driving circuit not having a second sub-circuit.

[0099] Table 2 is comparison between a pixel driving circuit according to the present disclosure and a related pixel driving circuit not having a second sub-circuit

[0100] In an alternative embodiment, the pixel driving circuit according to the present disclosure can reduce the voltage difference between VSS and VDD by at least 0.7V (e.g., at least 8%) , and reduce the data range. As compared to a related pixel driving circuit having the first sub-circuit but not the second sub-circuit, the data range with respect to a red subpixel can  be reduced by 18.4%, the data range with respect to a green subpixel can be reduced by 19.5%, and the data range with respect to a blue subpixel can be reduced by 20.8%. Table 3 and Table 4 summarize the comparison between a pixel driving circuit according to the present disclosure and a related pixel driving circuit not having a second sub-circuit.

[0101] Table 3 is comparison between a pixel driving circuit according to the present disclosure and a related pixel driving circuit not having a second sub-circuit.

[0102] Table 4 is comparison between a pixel driving circuit according to the present disclosure and a related pixel driving circuit not having a second sub-circuit

[0103] The inventors of the present disclosure further discover that, by having the first sub-circuit and the second sub-circuit, the array substrate is capable of emitting light even if one of the sub-circuits is defective.

[0104] In some embodiments, the driving transistor Td has a first ratio of a channel width to a channel length of a channel part of the driving transistor Td; and the auxiliary driving transistor Td’ has a second ratio of a channel width to a channel length of a channel part of the auxiliary driving transistor Td’. In some embodiments, the first ratio is equal to or less than the second ratio.

[0105] In some embodiments, the first ratio is less than the second ratio. The greater the ratio of a channel width to a channel length, the greater the leakage current of the transistor. In some embodiments, the auxiliary driving transistor Td’ has a greater leakage current than the driving transistor Td. In some embodiments, when the pixel driving circuit is operated in the first mode, a turning-off signal is provided to the gate electrode of the auxiliary fourth transistor T4’ to turn off the auxiliary fourth transistor T4’ so that a driving current is not provided from the auxiliary driving transistor Td’ to the light emitting element LE. By having this operation, low-grayscale bright spot defects can be avoided because the auxiliary driving transistor Td’ has a greater leakage current.

[0106] FIG. 3A is a diagram illustrating the structure of pixel driving circuits in an array substrate in some embodiments according to the present disclosure. FIG. 3B is a schematic diagram illustrating an arrangement of pixel driving circuits in the array substrate depicted in FIG. 3A. FIG. 3C is a diagram illustrating the structure of a semiconductor material layer in the array substrate depicted in FIG. 3A. FIG. 3D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 3A. FIG. 3E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 3A. FIG. 3F is a diagram illustrating vias extending through an inter-layer dielectric layer in the array substrate depicted in FIG. 3A. FIG. 3G is a diagram illustrating the structure of a first signal  line layer in the array substrate depicted in FIG. 3A. FIG. 3H is a diagram illustrating vias extending through a passivation layer in the array substrate depicted in FIG. 3A. FIG. 3I is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 3A. FIG. 3J is a diagram illustrating vias extending through a planarization layer in the array substrate depicted in FIG. 3A. FIG. 4A is a cross-sectional view along an A-A’ line in FIG. 3A. FIG. 4B is a cross-sectional view along a B-B’ line in FIG. 3A. FIG. 4C is a cross-sectional view along a C-C’ line in FIG. 3A. FIG. 4D is a cross-sectional view along a D-D’ line in FIG. 3A. FIG. 3A to FIG. 3J depicts a portion of the array substrate having two pixel driving circuits, including PDC1 and PDC2. In some embodiments, the array substrate includes a plurality of pixel driving circuits arranged in an array comprising rows and columns. A row direction of the array is denoted as a first direction DR1. A column direction of the array is denoted as a second direction DR2. The first direction DR1 and the second direction DR2 intersect each other.

[0107] Referring to FIG. 3A to FIG. 3J, and FIG. 4A to FIG. 4D, the array substrate in some embodiments includes a base substrate BS, a buffer layer BUF on the base substrate BS, a semiconductor material layer SML on a side of the buffer layer BUF away from the base substrate BS, a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS, a first gate metal layer Gate1 on a side of the gate insulating layer GI away from the semiconductor material layer SML, an insulating layer IN on a side of the first gate metal layer Gate1 away from the gate insulating layer GI, a second gate metal layer Gate2 on a side of the insulating layer IN away from the first gate metal layer Gate1, an inter-layer dielectric layer ILD on a side of the second gate metal layer Gate2 away from the insulating layer IN, a first signal line layer SD1 on a side of the inter-layer dielectric layer away from the second gate metal layer Gate2, a passivation layer PVX on a side of the first signal line layer SD1 away from the inter-layer dielectric layer ILD, a second signal line layer SD2 on a side of the passivation layer PVX away from the first signal line layer SD1, and a planarization layer PLN on a side of the second signal line layer SD2 away from the passivation layer PVX.

[0108] Referring to FIG. 2A, FIG. 3A, FIG. 3C, and FIG. 4A to FIG. 4D, the semiconductor material layer SML in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the driving transistor Td, the auxiliary second transistor T2’, the auxiliary fourth transistor T4’, the auxiliary second reset transistor Tr2’, and the auxiliary driving transistor Td’. Optionally, the semiconductor material layer SML further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the driving transistor Td, the auxiliary second transistor T2’, the auxiliary fourth transistor T4’, the auxiliary second reset transistor  Tr2’, and the auxiliary driving transistor Td’. Optionally, the semiconductor material layer SML further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the driving transistor Td, the auxiliary second transistor T2’, the auxiliary fourth transistor T4’, the auxiliary second reset transistor Tr2’, and the auxiliary driving transistor Td’. Optionally, the semiconductor material layer SML includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the driving transistor Td, the auxiliary second transistor T2’, the auxiliary fourth transistor T4’, the auxiliary second reset transistor Tr2’, and the auxiliary driving transistor Td’. Various appropriate semiconductor materials may be used for making the semiconductor material layer SML. Examples of the semiconductor materials for making the semiconductor material layer SML include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0109] In FIG. 3C, a pixel driving circuit corresponding to PDC2 in FIG. 3B is annotated with labels indicating components of each of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, Td, T2’, T4’, Tr2’, and Td’) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode Sr1, and a second electrode Dr1. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode Sr2, and a second electrode Dr2. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd. The auxiliary second transistor T2’ includes an active layer ACT2’, a first electrode S2’, and a second electrode D2’. The auxiliary fourth transistor T4’ includes an active layer ACT4’, a first electrode S4’, and a second electrode D4’. The auxiliary second reset transistor Tr2’ includes an active layer ACTr2’, a first electrode Sr2’, and a second electrode Dr2’. The auxiliary driving transistor Td includes an active layer ACTd’, a first electrode Sd’, and a second electrode Dd’.

[0110] Optionally, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, ACTd, ACT2’, ACT4’, ACTr2’, and ACTd’) , the first electrodes (S1, S2, S3, S4, Sr1, Sr2, Sd, S2’, S4’, Sr2’, and Sd’) , and the second electrodes (D1, D2, D3, D4, Dr1, Dr2, Dd, D2’, D4’, Dr2’, and Dd’) of the respective transistors (T1, T2, T3, T4, Tr1, Tr2, Td, T2’, T4’, Tr2’, and Td’) are in a same layer.

[0111] Referring to FIG. 2A, FIG. 3A, FIG. 3D, and FIG. 4A to FIG. 4D, the first gate metal layer Gate1 in some embodiments includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of second gate lines (e.g., a respective second gate line GL2) , a plurality of first light emitting control signal lines (e.g., a respective first light emitting control signal line em1) , a plurality of second light emitting control signal lines (e.g., a respective second light emitting control signal line em2) , a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a first capacitor electrode Ce1 of the storage capacitor Cst, and an auxiliary first capacitor electrode Ce1’ of the auxiliary storage capacitor Cst’. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first gate metal layer Gate1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first gate metal layer Gate1 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of first gate lines, the plurality of second gate lines, the plurality of first light emitting control signal lines, the plurality of second light emitting control signal lines, the plurality of first reset control signal lines, the plurality of second reset control signal lines, the first capacitor electrode Ce1, and the auxiliary first capacitor electrode Ce1’ are in a same layer. Optionally, the respective first light emitting control signal line em1 extends along the first direction DR1.

[0112] As used herein, the term “same layer” refers to the relationship between the layers simultaneously formed in the same step. In one example, the plurality of first gate lines and the first capacitor electrode Ce1 are in a same layer when they are formed as a result of one or more steps of a same patterning process performed in a same layer of material. In another example, the plurality of first gate lines and the first capacitor electrode Ce1 can be formed in a same layer by simultaneously performing the step of forming the plurality of first gate lines, and the step of forming the first capacitor electrode Ce1. The term “same layer” does not always mean that the thickness of the layer or the height of the layer in a cross-sectional view is the same.

[0113] Referring to FIG. 2A, FIG. 3A, FIG. 3E, and FIG. 4A to FIG. 4D, the second gate metal layer Gate2 in some embodiments includes a second capacitor electrode Ce2 of the storage capacitor Cst and an auxiliary second capacitor electrode Ce2’ of the auxiliary storage capacitor Cst’. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second gate metal layer Gate2. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second gate metal layer Gate2 include, but are not limited to, aluminum, copper, molybdenum,  chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0114] In some embodiments, in a hole region H, a portion of the second capacitor electrode Ce2 is absent. Optionally, an orthographic projection of the second capacitor electrode Ce2 on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers, with a margin, an orthographic projection of the first capacitor electrode Ce1 on the base substrate BS except for the hole region H in which a portion of the second capacitor electrode Ce2 is absent. In some embodiments, in an auxiliary hole region H’, a portion of the auxiliary second capacitor electrode Ce2’ is absent. Optionally, an orthographic projection of the auxiliary second capacitor electrode Ce2’ on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers, with a margin, an orthographic projection of the auxiliary first capacitor electrode Ce1’ on the base substrate BS except for the auxiliary hole region H’ in which a portion of the auxiliary second capacitor electrode Ce2’ is absent.

[0115] Vias extending through the inter-layer dielectric layer ILD are depicted in FIG. 3F.

[0116] Referring to FIG. 2A, FIG. 3A, FIG. 3G, and FIG. 4A to FIG. 4D, the first signal line layer SD1 in some embodiments includes a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) , a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , a first node connecting line Cln1, a voltage connecting pad VCP, a third node connecting line Cln3, a fourth node connecting line Cln4, an auxiliary first node connecting line Cln1’, an auxiliary third node connecting line Cln3’, and a data connecting pad DCP. Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer SD1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of first reset signal lines, the plurality of second reset signal lines, the first node connecting line Cln1, the voltage connecting pad VCP, the third node connecting line Cln3, the fourth node connecting line Cln4, the auxiliary first node connecting line Cln1’, the auxiliary third node connecting line Cln3’, and the data connecting pad DCP are in a same layer. Optionally, the third node connecting line Cln3 and the auxiliary third node connecting line Cln3’ extend along the second direction DR2.

[0117] Vias extending through the passivation layer PVX are depicted in FIG. 3H.

[0118] Referring to FIG. 2A, FIG. 3A, FIG. 3I, and FIG. 4A to FIG. 4D, the second signal line layer SD2 in some embodiments includes a plurality of first voltage supply lines (e.g., the  respective first voltage supply line Vdd1) , a plurality of data lines (e.g., the respective data line DL), a plurality of second voltage supply lines (e.g., the respective second voltage supply line Vdd2) , and an anode contact pad ACP. Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second signal line layer SD2. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer SD2 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of first voltage supply lines (e.g., the respective first voltage supply line Vdd1) , the plurality of data lines (e.g., the respective data line DL) , the plurality of second voltage supply lines (e.g., the respective second voltage supply line Vdd2) , and the anode contact pad ACP are in a same layer. Optionally, the respective first voltage supply line Vdd1 and the respective second voltage supply line Vdd2 extend along the second direction DR2.

[0119] Vias extending through the planarization layer PLN are depicted in FIG. 3J.

[0120] In some embodiments, referring to FIG. 3A to FIG. 3J, and FIG. 4A to FIG. 4D, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1, and is connected to the second electrode D2 of the second transistor T2. In some embodiments, the first node connecting line Cln1 is connected to the second electrode D2 of the second transistor T2 through a first via v1, and is connected to the first capacitor electrode Ce1 through a second via v2. In one example, the first via v1 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI. In another example, the second via v2 extends through at least one of the inter-layer dielectric layer ILD and the insulating layer IN.

[0121] In some embodiments, the auxiliary first node connecting line Cln1’ is connected to the auxiliary first capacitor electrode Ce1’, and is connected to the second electrode D2’ of the auxiliary second transistor T2’. In some embodiments, the first node connecting line Cln1 is connected to the second electrode D2’ of the auxiliary second transistor T2’ through a via extending through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI, and is connected to the auxiliary first capacitor electrode Ce1’ through a via extending through at least one of the inter-layer dielectric layer ILD and the insulating layer IN.

[0122] In some embodiments, a respective first voltage supply line Vdd1 is connected to the voltage connecting pad VCP, and the voltage connecting pad VCP is connected to the first electrode S3 of the third transistor T3. In some embodiments, the respective first voltage supply line Vdd1 is connected to the voltage connecting pad VCP through a third via v3, and the voltage connecting pad VCP is connected to the first electrode S3 of the third transistor T3  through a fourth via v4. In one example, the third via v3 extends through at least the passivation layer PVX. In another example, the fourth via v4 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI.

[0123] In some embodiments, a respective second voltage supply line Vdd2 is connected to the voltage connecting pad VCP, e.g., through a via extending through at least the passivation layer PVX.

[0124] In some embodiments, the third node connecting line Cln3 is connected to the second electrode Dr2 of the second reset transistor Tr2 and the first electrode S2 of the second transistor T2, and is connected to the second electrode Dd of the driving transistor Td and the first electrode S4 of the fourth transistor T4. In some embodiments, the third node connecting line Cln3 is connected to the second electrode Dr2 of the second reset transistor Tr2 and the first electrode S2 of the second transistor T2 through a fifth via v5, and is connected to the second electrode Dd of the driving transistor Td and the first electrode S4 of the fourth transistor T4 through a sixth via v6. In one example, the fifth via v5 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI. In another example, the sixth via v6 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI.

[0125] In some embodiments, the auxiliary third node connecting line Cln3’ is connected to the second electrode Dr2’ of the auxiliary second reset transistor Tr2’ and the first electrode S2’ of the auxiliary second transistor T2’, and is connected to the second electrode Dd’ of the auxiliary driving transistor Td’ and the first electrode S4’ of the auxiliary fourth transistor T4’. In some embodiments, the auxiliary third node connecting line Cln3’ is connected to the second electrode Dr2’ of the auxiliary second reset transistor Tr2’ and the first electrode S2’ of the auxiliary second transistor T2’ through a via extending through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI, and is connected to the second electrode Dd’ of the auxiliary driving transistor Td’ and the first electrode S4’ of the auxiliary fourth transistor T4’ through a via extending through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI.

[0126] In some embodiments, the fourth node connecting line Cln4 is connected to the second electrode D4 of the fourth transistor T4, is connected to the second electrode Dr1 of the first reset transistor Tr1, and is connected to the second electrode D4’ of the auxiliary fourth transistor T4’. In some embodiments, the fourth node connecting line Cln4 is connected to the second electrode D4 of the fourth transistor T4 through a seventh via v7, is connected to the second electrode Dr1 of the first reset transistor Tr1 through an eighth via v8, and is connected to the second electrode D4’ of the auxiliary fourth transistor T4’ through a ninth via v9. In one example, the seventh via v7 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI. In one example, the eighth via v8 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and  the gate insulating layer GI. In one example, the ninth via v9 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI.

[0127] In some embodiments, the anode connecting pad ACP is connected to the fourth node connecting line Cln4. In some embodiments, the anode connecting pad ACP is connected to the fourth node connecting line Cln4 through a tenth via v10. In one example, the tenth via v10 extends through at least the passivation layer PVX. In some embodiments, an anode is connected to the anode connecting pad ACP, e.g., through a via extending through at least the planarization layer PLN.

[0128] In some embodiments, the first node connecting line Cln1, the auxiliary first node connecting line Cln1’, the voltage connecting pad VCP, the first capacitor electrode Ce1, the auxiliary first capacitor electrode Ce1’, the second capacitor electrode Ce2, the auxiliary second capacitor electrode Ce2’, the data connecting pad DCP, the respective first voltage supply line Vdd1, the respective second voltage supply line Vdd2, the respective data line DL in combination have a substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to a mirror plane intersecting the respective data line DL and the voltage connecting pad VCP, parallel to the second direction DR2, and perpendicular to a surface of the base substrate BS.

[0129] In some embodiments, the third node connecting line Cln3 and the auxiliary third node connecting line Cln3’ are asymmetrical with respect to the mirror plane intersecting the respective data line DL and the voltage connecting pad VCP, parallel to the second direction DR2, and perpendicular to a surface of the base substrate BS. In some embodiments, the auxiliary third node connecting line Cln3’ crosses over the respective first light emitting control signal line em1, whereas the third node connecting line Cln3 does not cross over the respective first light emitting control signal line em1. In some embodiments, an orthographic projection of the auxiliary third node connecting line Cln3’ on the base substrate BS at least partially overlaps with an orthographic projection of the respective first light emitting control signal line em1 on the base substrate BS, whereas an orthographic projection of the third node connecting line Cln3 on the base substrate is non-overlapping with the orthographic projection of the respective first light emitting control signal line em1 on the base substrate BS. In some embodiments, the orthographic projection of the auxiliary third node connecting line Cln3’ on the base substrate BS at least partially overlaps with an orthographic projection of the respective first gate line GL1 on the base substrate BS, and at least partially overlaps with an orthographic projection of the respective second gate line GL2 on the base substrate BS. In some embodiments, the orthographic projection of the third node connecting line Cln3 on the base substrate BS at least partially overlaps with an orthographic projection of the respective first gate line GL1 on the base substrate BS, and at least partially overlaps with an orthographic projection of the respective second gate line GL2 on the base substrate BS.

[0130] In some embodiments, the fourth node connecting line Cln4 is asymmetrical with respect to the mirror plane intersecting the respective data line DL and the voltage connecting pad VCP, parallel to the second direction DR2, and perpendicular to a surface of the base substrate BS.

[0131] FIG. 5A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 5A, in some embodiments, the pixel driving circuit includes a first sub-circuit SC1 and a second sub-circuit SC2. In some embodiments, the first sub-circuit SC1 and the second sub-circuit SC2 are electrically connected to a light emitting element LE, and configured to provide a driving current to the light emitting element LE individually or in combination. In some embodiments, the first sub-circuit SC1 includes a driving transistor Td; a storage capacitor Cst having a first capacitor electrode Ce1 and a second capacitor electrode Ce2; a first transistor T1 having a gate electrode connected to a respective first gate line GL1 of a plurality of first gate lines, a first electrode connected to a respective data line DL of a plurality of data lines, and a second electrode connected to a first electrode of the driving transistor Td; a second transistor T2 having a gate electrode connected to a respective second gate line GL2 of the plurality of second gate lines, a first electrode connected to the second electrode of the driving transistor Td, and a second electrode connected to the first capacitor electrode Ce1 of the storage capacitor Cst and the gate electrode of the driving transistor Td; a third transistor T3 having a gate electrode connected to a respective third light emitting control signal line em3 of a plurality of third light emitting control signal lines, a first electrode connected to a respective voltage supply line Vdd of a plurality of voltage supply lines, and a second electrode connected to the first electrode of the driving transistor Td and the second electrode of the first transistor T1; a fourth transistor T4 having a gate electrode connected to a respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines, a first electrode connected to the second electrode of the driving transistor Td and the first electrode of the second transistor T2, and a second electrode connected to an anode of a light emitting element LE; a first reset transistor Tr1 having a gate electrode connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective first reset signal line Vint1 of a plurality of first reset signal lines, and a second electrode connected to the second electrode of the fourth transistor T4 and the anode of the light emitting element LE; and a second reset transistor Tr2 having a gate electrode connected to a respective second reset control signal line rst2 of a plurality of second reset control signal lines, a first electrode connected to a respective second reset signal line Vint2 of a plurality of second reset signal lines, and a second electrode connected to a first electrode of the second transistor T2 and the second electrode of the driving transistor Td. The second capacitor electrode Ce2 is connected to the respective voltage supply line and the first electrode of the third transistor T3.

[0132] In some embodiments, the second sub-circuit SC2 includes an auxiliary driving transistor Td’ having a first electrode connected to the first electrode of the driving transistor Td and the second electrode of the first transistor T1; an auxiliary storage capacitor Cst’ having an auxiliary first capacitor electrode Ce1’ and an auxiliary second capacitor electrode Ce2’; an auxiliary second transistor T2’ having a gate electrode connected to the respective second gate line GL2 of the plurality of second gate lines, a first electrode connected to the second electrode of the auxiliary driving transistor Td’, and a second electrode connected to the auxiliary first capacitor electrode Ce1’ of the auxiliary storage capacitor Cst’ and the gate electrode of the auxiliary driving transistor Td’; an auxiliary fourth transistor T4’ having a gate electrode connected to a respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines, a first electrode connected to the second electrode of the auxiliary driving transistor Td’ and the first electrode of the auxiliary second transistor T2’, and a second electrode connected to an anode of a light emitting element LE; and an auxiliary second reset transistor Tr2’ having a gate electrode connected to a respective second reset control signal line rst2 of a plurality of second reset control signal lines, a first electrode connected to a respective second reset signal line Vint2 of a plurality of second reset signal lines, and a second electrode connected to a first electrode of the auxiliary second transistor T2’ and the second electrode of the auxiliary driving transistor Td’. The auxiliary second capacitor electrode Ce2’ is connected to the respective voltage supply line and the first electrode of the third transistor T3.

[0133] The pixel driving circuit further include a first node N1, a second node N2, a third node N3, and a fourth node N4. The first node N1 is connected to the gate electrode of the driving transistor Td, the first capacitor electrode Ce1, and the second electrode of the second transistor T2. The second node N2 is connected to the second electrode of the third transistor T3, the second electrode of the first transistor T1, and the first electrode of the driving transistor Td. The third node N3 is connected to the second electrode of the driving transistor Td, the first electrode of the second transistor T2, the first electrode of the fourth transistor T4, and the second electrode of the second reset transistor Tr2. The fourth node N4 is connected to the second electrode of the fourth transistor T4, the second electrode of the auxiliary fourth transistor T4’, the second electrode of the first reset transistor Tr1, and the anode of the light emitting element LE.

[0134] The pixel driving circuit further include an auxiliary first node N1’ and an auxiliary third node N3’. The auxiliary first node N1’ is connected to the gate electrode of the auxiliary driving transistor Td’, the auxiliary first capacitor electrode Ce1’, and the second electrode of the auxiliary second transistor T2’. The auxiliary third node N3’ is connected to the second electrode of the auxiliary driving transistor Td’, the first electrode of the auxiliary second transistor T2’, the first electrode of the auxiliary fourth transistor T4’, and the second electrode of the auxiliary second reset transistor Tr2’.

[0135] The array substrate in some embodiments includes a plurality of subpixels. In some embodiments, the plurality of subpixels includes a respective first subpixel, a respective second subpixel, a respective third subpixel, and a respective fourth subpixel. Optionally, a respective pixel of the array substrate includes the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel. The plurality of subpixels in the array substrate are arranged in an array. In one example, the array of the plurality of subpixels includes a S1-S2-S3-S4 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, S3 stands for the respective third subpixel, and S4 stands for the respective fourth subpixel. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C4 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C4 stands for the respective fourth subpixel of a fourth color. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C2’ format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C2’ stands for the respective fourth subpixel of the second color. In another example, the C1-C2-C3-C2’ format is an R-G-B-G format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, the respective third subpixel is a blue subpixel, and the respective fourth subpixel is a green subpixel.

[0136] In some embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, the driving transistor Td, the auxiliary second transistor T2’, the auxiliary fourth transistor T4’, the auxiliary second reset transistor Tr2’, and the auxiliary driving transistor Td’.

[0137] The present disclosure may be implemented in pixel driving circuit having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, and a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. Referring to FIG. 5A, the transistors are p-type transistors such as polysilicon transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0138] In some embodiments, the pixel driving circuit includes one or more driving transistors (e.g., the driving transistor Td and the auxiliary driving transistor Td’) , a data write  transistor (e.g., the first transistor T1) , one or more compensating transistors (e.g., the second transistor T2 and the auxiliary second transistor T2’) , multiple light emitting control transistors (e.g., the third transistor T3, the fourth transistor T4, and the auxiliary fourth transistor T4’) , and multiple reset transistors (e.g., the first reset transistor Tr1, the second reset transistor Tr2, and the auxiliary second reset transistor Tr2’) .

[0139] In some embodiments, multiple light emitting control transistors (e.g., the third transistor T3, the fourth transistor T4, and the auxiliary fourth transistor T4’) are controlled by different light emitting control signal lines. In some embodiments, gate electrodes of multiple light emitting control transistors (e.g., the third transistor T3, the fourth transistor T4, and the auxiliary fourth transistor T4’) are connected to different light emitting control signal lines, respectively. In some embodiments, a gate electrode of the fourth transistor T4 is connected to a respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines, a gate electrode of the auxiliary fourth transistor T4’ is connected to a respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines, and a gate electrode of the third transistor T3 is connected to a respective third light emitting control signal line em3 of the plurality of third light emitting control signal lines.

[0140] In some embodiments, second electrodes of the multiple light emitting control transistors (e.g., the fourth transistor T4 and the auxiliary fourth transistor T4’) are connected to an anode of the light emitting element LE.

[0141] In some embodiments, first electrodes of the multiple light emitting control transistors (e.g., the fourth transistor T4 and the auxiliary fourth transistor T4’) are connected to different driving transistors. In some embodiments, a first electrode of the fourth transistor T4 is connected to the second electrode of the driving transistor Td, and a first electrode of the auxiliary fourth transistor T4’ is connected to the second electrode of the auxiliary driving transistor Td’.

[0142] The pixel driving circuit according to the present disclosure may be operated in various alternative implementations.

[0143] In some embodiments, the pixel driving circuit is operated in a third mode. In some embodiments, in the third mode, only one of the multiple light emitting control transistors connected to the anode of the light emitting element LE is configured to be turned on to allow a driving current to flow through, while other ones of the multiple light emitting control transistors connected to the anode of the light emitting element LE are configured to be turned off. FIG. 5B is a timing diagram illustrating the operation of a pixel driving circuit in a third mode in some embodiments according to the present disclosure. Referring to FIG. 5A and FIG. 5B, during one frame of image, the operation of the pixel driving circuit in the third mode includes a first sub-phase t1, a second sub-phase t2, a third sub-phase t3, a fourth sub-phase t4, and a fifth sub-phase t5.

[0144] In the third mode, a turning-off light emitting control signal is provided through a respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’, turning off the auxiliary fourth transistor T4’. In the third mode, the second sub-circuit SC2 is not configured to provide a driving current to the light emitting element LE.

[0145] In the first sub-phase t1, a turning-on reset control signal is provided through the respective first reset control signal line rst1 of the plurality of first reset control signal lines to the gate electrode of the first reset transistor Tr1 to turn on the first reset transistor Tr1; allowing an initialization voltage signal from the respective first reset signal line Vint1 of the plurality of first reset signal lines to pass from a first electrode of the first reset transistor Tr1 to a second electrode of the first reset transistor Tr1; and in turn to the fourth node N4. The anode of the light emitting element LE is initialized. In the first sub-phase t1, a turning-on control signal is provided through a respective second gate line GL2 of the plurality of second gate lines to gate electrodes of the second transistor T2 and the auxiliary second transistor T2’ to turn on the second transistor T2 and the auxiliary second transistor T2’.

[0146] In the second sub-phase t2, a turning-on reset control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to gate electrodes of the second reset transistor Tr2 and the auxiliary second reset transistor Tr2’ to turn on the second reset transistor Tr2 and the auxiliary second reset transistor Tr2’; a turning-on control signal is provided through a respective second gate line GL2 of the plurality of second gate lines to gate electrodes of the second transistor T2 and the auxiliary second transistor T2’ to turn on the second transistor T2 and the auxiliary second transistor T2’; thereby allowing an initialization voltage signal from the respective second reset signal line Vint2 of the plurality of second reset signal lines to pass through the second reset transistor Tr2 and the second transistor T2, and in turn to the first node N1; and allowing the initialization voltage signal from the respective second reset signal line Vint2 of the plurality of second reset signal lines to pass through the auxiliary second reset transistor Tr2’ and the auxiliary second transistor T2’, and in turn to the auxiliary first node N1’. The gate electrode of the driving transistor Td is initialized. The gate electrode of the auxiliary driving transistor Td’ is initialized. The third node N3 is initialized. The auxiliary third node N3’ is initialized.

[0147] In the third sub-phase t3, a turning-on control signal is provided through the respective first gate line GL1 of the plurality of first gate lines to the gate electrode of the first transistor T1 to turn on the first transistor T1; a turning-on control signal is provided through the respective second gate line GL2 of the plurality of second gate lines to the gate electrode of the second transistor T2 to turn on the second transistor T2; a turning-off control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A second electrode of the driving transistor Td is connected with the first electrode of the second transistor T2. A gate electrode of the driving transistor Td is  electrically connected with the second electrode of the second transistor T2. Because the second transistor T2 is turned on in the third sub-phase t3, the gate electrode and the second electrode of the driving transistor Td are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, thus rendering the driving transistor Td in a diode connecting mode. The first transistor T1 is turned on in the third sub-phase t3. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the driving transistor Td, which is connected to the second electrode of the first transistor T1. A second node N2 connecting to the first electrode of the driving transistor Td has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, the voltage level at the first node N1 in the third sub-phase t3 increase gradually to (Vdata + Vth) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth is the voltage level of the threshold voltage Th of the PN junction. The storage capacitor Cst is discharged because the voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2 is reduced to a relatively small value. In the third sub-phase t3, the respective third light emitting control signal line em3 is provided with a high voltage signal to turn off the third transistor T3. In the third sub-phase t3, a turning-off reset control signal is provided through the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines to the gate electrode of the fourth transistor T4 to turn off the fourth transistor T4.

[0148] In the third sub-phase t3, a turning-on control signal is provided through the respective first gate line GL1 of the plurality of first gate lines to the gate electrode of the first transistor T1 to turn on the first transistor T1; a turning-on control signal is provided through the respective second gate line GL2 of the plurality of second gate lines to the gate electrode of the auxiliary second transistor T2’ to turn on the auxiliary second transistor T2’; a turning-off control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to the gate electrode of the auxiliary second reset transistor Tr2’ to turn off the auxiliary second reset transistor Tr2’. A second electrode of the auxiliary driving transistor Td’ is connected with the first electrode of the auxiliary second transistor T2’. A gate electrode of the auxiliary driving transistor Td’ is electrically connected with the second electrode of the auxiliary second transistor T2’. Because the auxiliary second transistor T2’ is turned on in the third sub-phase t3, the gate electrode and the second electrode of the auxiliary driving transistor Td’ are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the auxiliary driving transistor Td’ is effective, thus rendering the auxiliary driving transistor Td’ in a diode connecting mode. The first transistor T1 is turned on in the third sub-phase t3. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the auxiliary driving transistor Td’,  which is connected to the second electrode of the first transistor T1. A second node N2 connecting to the first electrode of the auxiliary driving transistor Td’ has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and the first electrode of the auxiliary driving transistor Td’ is effective, the voltage level at the auxiliary first node N1’ in the third sub-phase t3 increase gradually to (Vdata + Vth’) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth’ is the voltage level of the threshold voltage Th of the PN junction. The auxiliary storage capacitor Cst’ is discharged because the voltage difference between the auxiliary first capacitor electrode Ce1’ and the auxiliary second capacitor electrode Ce2’ is reduced to a relatively small value. In the third sub-phase t3, the respective third light emitting control signal line em3 is provided with a high voltage signal to turn off the third transistor T3. In the third sub-phase t3, a turning-off reset control signal is provided through the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’ to turn off the auxiliary fourth transistor T4’.

[0149] In the fourth sub-phase t4, a turning-off control signal is provided through the respective second gate line GL2 of the plurality of second gate lines to the gate electrode of the second transistor T2 to turn off the second transistor T2, and to the gate electrode of the auxiliary second transistor T2’ to turn off the auxiliary second transistor T2’. A turning-off control signal is provided through the respective first gate line GL1 of the plurality of first gate lines to the gate electrode of the first transistor T1 to turn off the first transistor T1. A turning-off reset control signal is provided through the respective first reset control signal line rst1 of the plurality of first reset control signal lines to the gate electrode of the first reset transistor Tr1 to turn off the first reset transistor Tr1. A turning-off reset control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to the gate electrodes of the second reset transistor Tr2 and the auxiliary second reset transistor Tr2’. A turning-off control signal is provided through the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines to the gate electrode of the fourth transistor T4 to turn off the fourth transistor T4. A turning-off control signal is provided through the respective third light emitting control signal line em3 of the plurality of third light emitting control signal lines to the gate electrode of the third transistor T3 to turn off the third transistor T3. A turning-off control signal is provided through the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’ to turn off the auxiliary fourth transistor T4’.

[0150] In the fifth sub-phase t5, the respective third light emitting control signal line em3 of the plurality of third light emitting control signal lines is provided with a low voltage signal to turn on the third transistor T3, and the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines is provided with a low voltage signal to turn on the fourth transistor T4. The voltage level at the first node N1 in the fifth sub-phase t5  is maintained at (Vdata + Vth) , the driving transistor Td is turned on by the voltage level, and working in the saturation area. A path is formed through the third transistor T3, the driving transistor Td, the fourth transistor T4, to the light emitting element LE. The driving transistor Td generates a driving current for driving the light emitting element LE to emit light. A voltage level at a third node N3 connected to the second electrode of the driving transistor Td equals to a light emitting voltage of the light emitting element LE.

[0151] In the fifth sub-phase t5, a turning-off control signal is provided through the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’ to turn off the auxiliary fourth transistor T4’. No driving current is provided from the auxiliary driving transistor Td’ to the light emitting element LE.

[0152] In some embodiments, the pixel driving circuit is operated in a fourth mode. In some embodiments, in the fourth mode, only one of the multiple light emitting control transistors connected to the anode of the light emitting element LE is configured to be turned on to allow a driving current to flow through, while other ones of the multiple light emitting control transistors connected to the anode of the light emitting element LE are configured to be turned off. FIG. 5C is a timing diagram illustrating the operation of a pixel driving circuit in a fourth mode in some embodiments according to the present disclosure. Referring to FIG. 5A and FIG. 5C, during one frame of image, the operation of the pixel driving circuit in the fourth mode includes a first sub-phase t1, a second sub-phase t2, a third sub-phase t3, a fourth sub-phase t4, and a fifth sub-phase t5.

[0153] In the fourth mode, a turning-off light emitting control signal is provided through a respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines to the gate electrode of the fourth transistor T4, turning off the fourth transistor T4. In the fourth mode, the second sub-circuit SC2 is configured to provide a driving current to the light emitting element LE.

[0154] In the first sub-phase t1, a turning-on reset control signal is provided through the respective first reset control signal line rst1 of the plurality of first reset control signal lines to the gate electrode of the first reset transistor Tr1 to turn on the first reset transistor Tr1; allowing an initialization voltage signal from the respective first reset signal line Vint1 of the plurality of first reset signal lines to pass from a first electrode of the first reset transistor Tr1 to a second electrode of the first reset transistor Tr1; and in turn to the fourth node N4. The anode of the light emitting element LE is initialized. In the first sub-phase t1, a turning-on control signal is provided through a respective second gate line GL2 of the plurality of second gate lines to gate electrodes of the second transistor T2 and the auxiliary second transistor T2’ to turn on the second transistor T2 and the auxiliary second transistor T2’.

[0155] In the second sub-phase t2, a turning-on reset control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal  lines to gate electrodes of the second reset transistor Tr2 and the auxiliary second reset transistor Tr2’ to turn on the second reset transistor Tr2 and the auxiliary second reset transistor Tr2’; a turning-on control signal is provided through a respective second gate line GL2 of the plurality of second gate lines to gate electrodes of the second transistor T2 and the auxiliary second transistor T2’ to turn on the second transistor T2 and the auxiliary second transistor T2’; thereby allowing an initialization voltage signal from the respective second reset signal line Vint2 of the plurality of second reset signal lines to pass through the second reset transistor Tr2 and the second transistor T2, and in turn to the first node N1; and allowing the initialization voltage signal from the respective second reset signal line Vint2 of the plurality of second reset signal lines to pass through the auxiliary second reset transistor Tr2’ and the auxiliary second transistor T2’, and in turn to the auxiliary first node N1’. The gate electrode of the driving transistor Td is initialized. The gate electrode of the auxiliary driving transistor Td’ is initialized. The third node N3 is initialized. The auxiliary third node N3’ is initialized.

[0156] In the third sub-phase t3, a turning-on control signal is provided through the respective first gate line GL1 of the plurality of first gate lines to the gate electrode of the first transistor T1 to turn on the first transistor T1; a turning-on control signal is provided through the respective second gate line GL2 of the plurality of second gate lines to the gate electrode of the second transistor T2 to turn on the second transistor T2; a turning-off control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A second electrode of the driving transistor Td is connected with the first electrode of the second transistor T2. A gate electrode of the driving transistor Td is electrically connected with the second electrode of the second transistor T2. Because the second transistor T2 is turned on in the third sub-phase t3, the gate electrode and the second electrode of the driving transistor Td are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, thus rendering the driving transistor Td in a diode connecting mode. The first transistor T1 is turned on in the third sub-phase t3. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the driving transistor Td, which is connected to the second electrode of the first transistor T1. A second node N2 connecting to the first electrode of the driving transistor Td has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, the voltage level at the first node N1 in the third sub-phase t3 increase gradually to (Vdata + Vth) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth is the voltage level of the threshold voltage Th of the PN junction. The storage capacitor Cst is discharged because the voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2 is reduced to a relatively small value. In the third sub-phase t3, the respective third light emitting control signal line em3 is provided with a high voltage signal to turn off the third  transistor T3. In the third sub-phase t3, a turning-off reset control signal is provided through the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines to the gate electrode of the fourth transistor T4 to turn off the fourth transistor T4. In the third sub-phase t3, a turning-off reset control signal is provided through the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’ to turn off the auxiliary fourth transistor T4’.

[0157] In the third sub-phase t3, a turning-on control signal is provided through the respective first gate line GL1 of the plurality of first gate lines to the gate electrode of the first transistor T1 to turn on the first transistor T1; a turning-on control signal is provided through the respective second gate line GL2 of the plurality of second gate lines to the gate electrode of the auxiliary second transistor T2’ to turn on the auxiliary second transistor T2’; a turning-off control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to the gate electrode of the auxiliary second reset transistor Tr2 to turn off the auxiliary second reset transistor Tr2. A second electrode of the auxiliary driving transistor Td’ is connected with the first electrode of the auxiliary second transistor T2’. A gate electrode of the auxiliary driving transistor Td’ is electrically connected with the second electrode of the auxiliary second transistor T2’. Because the auxiliary second transistor T2’ is turned on in the third sub-phase t3, the gate electrode and the second electrode of the auxiliary driving transistor Td’ are connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the auxiliary driving transistor Td’ is effective, thus rendering the auxiliary driving transistor Td’ in a diode connecting mode. The first transistor T1 is turned on in the third sub-phase t3. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the auxiliary driving transistor Td’, which is connected to the second electrode of the first transistor T1. A second node N2 connecting to the first electrode of the auxiliary driving transistor Td’ has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and the first electrode of the auxiliary driving transistor Td’ is effective, the voltage level at the auxiliary first node N1’ in the third sub-phase t3 increase gradually to (Vdata + Vth’) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth’ is the voltage level of the threshold voltage Th of the PN junction. The auxiliary storage capacitor Cst’ is discharged because the voltage difference between the auxiliary first capacitor electrode Ce1’ and the auxiliary second capacitor electrode Ce2’ is reduced to a relatively small value. In the third sub-phase t3, the respective third light emitting control signal line em3 is provided with a high voltage signal to turn off the third transistor T3. In the third sub-phase t3, a turning-off reset control signal is provided through the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’ to turn off the auxiliary fourth transistor T4’. In the third sub-phase t3, a turning-off reset  control signal is provided through the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines to the gate electrode of the fourth transistor T4 to turn off the fourth transistor T4.

[0158] In the fourth sub-phase t4, a turning-off control signal is provided through the respective second gate line GL2 of the plurality of second gate lines to the gate electrode of the second transistor T2 to turn off the second transistor T2, and to the gate electrode of the auxiliary second transistor T2’ to turn off the auxiliary second transistor T2’. A turning-off control signal is provided through the respective first gate line GL1 of the plurality of first gate lines to the gate electrode of the first transistor T1 to turn off the first transistor T1. A turning-off reset control signal is provided through the respective first reset control signal line rst1 of the plurality of first reset control signal lines to the gate electrode of the first reset transistor Tr1 to turn off the first reset transistor Tr1. A turning-off reset control signal is provided through the respective second reset control signal line rst2 of the plurality of second reset control signal lines to the gate electrodes of the second reset transistor Tr2 and the auxiliary second reset transistor Tr2’. A turning-off control signal is provided through the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines to the gate electrode of the fourth transistor T4 to turn off the fourth transistor T4. A turning-off control signal is provided through the respective third light emitting control signal line em3 of the plurality of third light emitting control signal lines to the gate electrode of the third transistor T3 to turn off the third transistor T3. A turning-off control signal is provided through the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines to the gate electrode of the auxiliary fourth transistor T4’ to turn off the auxiliary fourth transistor T4’.

[0159] In the fifth sub-phase t5, the respective third light emitting control signal line em3 of the plurality of third light emitting control signal lines is provided with a low voltage signal to turn on the third transistor T3, and the respective second light emitting control signal line em2 of the plurality of second light emitting control signal lines is provided with a low voltage signal to turn on the auxiliary fourth transistor T4’. The voltage level at the first node N1 in the fifth sub-phase t5 is maintained at (Vdata + Vth’) , the auxiliary driving transistor Td’ is turned on by the voltage level, and working in the saturation area. A path is formed through the third transistor T3, the auxiliary driving transistor Td’, the auxiliary fourth transistor T4’, to the light emitting element LE. The auxiliary driving transistor Td’ generates a driving current for driving the light emitting element LE to emit light. A voltage level at the auxiliary third node N3’ connected to the second electrode of the auxiliary driving transistor Td’ equals to a light emitting voltage of the light emitting element LE.

[0160] In the fifth sub-phase t5, a turning-off control signal is provided through the respective first light emitting control signal line em1 of the plurality of first light emitting control signal lines to the gate electrode of the fourth transistor T4 to turn off the fourth  transistor T4. No driving current is provided from the driving transistor Td to the light emitting element LE.

[0161] In some embodiments, the driving transistor Td has a first ratio of a channel width to a channel length of a channel part of the driving transistor Td; and the auxiliary driving transistor Td’ has a second ratio of a channel width to a channel length of a channel part of the auxiliary driving transistor Td’. In some embodiments, the first ratio is equal to or less than the second ratio.

[0162] In some embodiments, the first ratio is less than the second ratio. The inventors of the present disclosure discover that, by having the auxiliary driving transistor Td’ (which has a greater ratio of a channel width to a channel length) to provide a driving current to the light emitting element LE, a smaller voltage drop can be achieved, thereby lowering power consumption and reducing the heat generation of the display device.

[0163] The inventors of the present disclosure further discover that, by having the first sub-circuit and the second sub-circuit, the array substrate is capable of emitting light even if one of the sub-circuits is defective.

[0164] FIG. 6A is a diagram illustrating the structure of pixel driving circuits in an array substrate in some embodiments according to the present disclosure. FIG. 6B is a schematic diagram illustrating an arrangement of pixel driving circuits in the array substrate depicted in FIG. 6A. FIG. 6C is a diagram illustrating the structure of a semiconductor material layer in the array substrate depicted in FIG. 6A. FIG. 6D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 6A. FIG. 6E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 6A. FIG. 6F is a diagram illustrating vias extending through an inter-layer dielectric layer in the array substrate depicted in FIG. 6A. FIG. 6G is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 6A. FIG. 6H is a diagram illustrating vias extending through a passivation layer in the array substrate depicted in FIG. 6A. FIG. 6I is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 6A. FIG. 6J is a diagram illustrating vias extending through a planarization layer in the array substrate depicted in FIG. 6A. FIG. 7A is a cross-sectional view along a E-E’ line in FIG. 6A. FIG. 7B is a cross-sectional view along an F-F’ line in FIG. 6A. FIG. 7C is a cross-sectional view along a G-G’ line in FIG. 6A. FIG. 7D is a cross-sectional view along an H-H’ line in FIG. 6A. FIG. 6A to FIG. 6J depicts a portion of the array substrate having two pixel driving circuits, including PDC1 and PDC2.

[0165] Referring to FIG. 6A to FIG. 6J, and FIG. 7A to FIG. 7D, the array substrate in some embodiments includes a base substrate BS, a buffer layer BUF on the base substrate BS, a semiconductor material layer SML on a side of the buffer layer BUF away from the base substrate BS, a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS, a first gate metal layer Gate1 on a side of the gate insulating  layer GI away from the semiconductor material layer SML, an insulating layer IN on a side of the first gate metal layer Gate1 away from the gate insulating layer GI, a second gate metal layer Gate2 on a side of the insulating layer IN away from the first gate metal layer Gate1, an inter-layer dielectric layer ILD on a side of the second gate metal layer Gate2 away from the insulating layer IN, a first signal line layer SD1 on a side of the inter-layer dielectric layer away from the second gate metal layer Gate2, a passivation layer PVX on a side of the first signal line layer SD1 away from the inter-layer dielectric layer ILD, a second signal line layer SD2 on a side of the passivation layer PVX away from the first signal line layer SD1, and a planarization layer PLN on a side of the second signal line layer SD2 away from the passivation layer PVX.

[0166] Referring to FIG. 5A, FIG. 6A, FIG. 6C, and FIG. 7A to FIG. 7D, the semiconductor material layer SML in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the driving transistor Td, the auxiliary second transistor T2’, the auxiliary fourth transistor T4’, the auxiliary second reset transistor Tr2’, and the auxiliary driving transistor Td’. Optionally, the semiconductor material layer SML further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the driving transistor Td, the auxiliary second transistor T2’, the auxiliary fourth transistor T4’, the auxiliary second reset transistor Tr2’, and the auxiliary driving transistor Td’. Optionally, the semiconductor material layer SML further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the driving transistor Td, the auxiliary second transistor T2’, the auxiliary fourth transistor T4’, the auxiliary second reset transistor Tr2’, and the auxiliary driving transistor Td’. Optionally, the semiconductor material layer SML includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the driving transistor Td, the auxiliary second transistor T2’, the auxiliary fourth transistor T4’, the auxiliary second reset transistor Tr2’, and the auxiliary driving transistor Td’.

[0167] In FIG. 6C, a pixel driving circuit corresponding to PDC2 in FIG. 6B is annotated with labels indicating components of each of multiple transistors (T1, T2, T3, T4, Tr1, Tr2, Td, T2’, T4’, Tr2’, and Td’) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode D1. The second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second  electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode Sr1, and a second electrode Dr1. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode Sr2, and a second electrode Dr2. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd. The auxiliary second transistor T2’ includes an active layer ACT2’, a first electrode S2’, and a second electrode D2’. The auxiliary fourth transistor T4’ includes an active layer ACT4’, a first electrode S4’, and a second electrode D4’. The auxiliary second reset transistor Tr2’ includes an active layer ACTr2’, a first electrode Sr2’, and a second electrode Dr2’. The auxiliary driving transistor Td includes an active layer ACTd’, a first electrode Sd’, and a second electrode Dd’.

[0168] Optionally, the active layers (ACT1, ACT2, ACT3, ACT4, ACTr1, ACTr2, ACTd, ACT2’, ACT4’, ACTr2’, and ACTd’) , the first electrodes (S1, S2, S3, S4, Sr1, Sr2, Sd, S2’, S4’, Sr2’, and Sd’) , and the second electrodes (D1, D2, D3, D4, Dr1, Dr2, Dd, D2’, D4’, Dr2’, and Dd’) of the respective transistors (T1, T2, T3, T4, Tr1, Tr2, Td, T2’, T4’, Tr2’, and Td’) are in a same layer.

[0169] Referring to FIG. 5A, FIG. 6A, FIG. 6D, and FIG. 7A to FIG. 7D, the first gate metal layer Gate1 in some embodiments includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of second gate lines (e.g., a respective second gate line GL2) , a plurality of first light emitting control signal lines (e.g., a respective first light emitting control signal line em1) , a plurality of second light emitting control signal lines (e.g., a respective second light emitting control signal line em2) , a plurality of third light emitting control signal lines (e.g., a respective third light emitting control signal line em3) , a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a first capacitor electrode Ce1 of the storage capacitor Cst, and an auxiliary first capacitor electrode Ce1’ of the auxiliary storage capacitor Cst’.

[0170] Referring to FIG. 5A, FIG. 6A, FIG. 6E, and FIG. 7A to FIG. 7D, the second gate metal layer Gate2 in some embodiments includes a second node connecting line Cln2, a second capacitor electrode Ce2 of the storage capacitor Cst, and an auxiliary second capacitor electrode Ce2’ of the auxiliary storage capacitor Cst’.

[0171] In some embodiments, in a hole region H, a portion of the second capacitor electrode Ce2 is absent. Optionally, an orthographic projection of the second capacitor electrode Ce2 on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers, with a margin, an orthographic projection of the first capacitor electrode Ce1 on the base substrate BS except for the hole region H in which a portion of the second capacitor electrode Ce2 is absent. In some embodiments, in an auxiliary hole region H’, a portion of the auxiliary second capacitor electrode Ce2’ is absent. Optionally,  an orthographic projection of the auxiliary second capacitor electrode Ce2’ on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers, with a margin, an orthographic projection of the auxiliary first capacitor electrode Ce1’ on the base substrate BS except for the auxiliary hole region H’ in which a portion of the auxiliary second capacitor electrode Ce2’ is absent.

[0172] Vias extending through the inter-layer dielectric layer ILD are depicted in FIG. 6F.

[0173] Referring to FIG. 5A, FIG. 6A, FIG. 6G, and FIG. 7A to FIG. 7D, the first signal line layer SD1 in some embodiments includes a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) , a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , a first node connecting line Cln1, a voltage connecting pad VCP, a third node connecting line Cln3, a fourth node connecting line Cln4, an auxiliary first node connecting line Cln1’, an auxiliary third node connecting line Cln3’, and a data connecting pad DCP.

[0174] Vias extending through the passivation layer PVX are depicted in FIG. 6H.

[0175] Referring to FIG. 5A, FIG. 6A, FIG. 6I, and FIG. 7A to FIG. 7D, the second signal line layer SD2 in some embodiments includes a plurality of first voltage supply lines (e.g., the respective first voltage supply line Vdd1) , a plurality of data lines (e.g., the respective data line DL), a plurality of second voltage supply lines (e.g., the respective second voltage supply line Vdd2) , and an anode contact pad ACP.

[0176] Vias extending through the planarization layer PLN are depicted in FIG. 6J.

[0177] In some embodiments, referring to FIG. 6A to FIG. 6J, and FIG. 7A to FIG. 7D, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1, and is connected to the second electrode D2 of the second transistor T2. In some embodiments, the first node connecting line Cln1 is connected to the second electrode D2 of the second transistor T2 through a first via v1, and is connected to the first capacitor electrode Ce1 through a second via v2. In one example, the first via v1 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI. In another example, the second via v2 extends through at least one of the inter-layer dielectric layer ILD and the insulating layer IN.

[0178] In some embodiments, the auxiliary first node connecting line Cln1’ is connected to the auxiliary first capacitor electrode Ce1’, and is connected to the second electrode D2’ of the auxiliary second transistor T2’. In some embodiments, the first node connecting line Cln1 is connected to the second electrode D2’ of the auxiliary second transistor T2’ through a via extending through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI, and is connected to the auxiliary first capacitor electrode Ce1’ through a via extending through at least one of the inter-layer dielectric layer ILD and the insulating layer IN.

[0179] In some embodiments, a respective first voltage supply line Vdd1 is connected to the voltage connecting pad VCP, and the voltage connecting pad VCP is connected to the first electrode S3 of the third transistor T3. In some embodiments, the respective first voltage supply line Vdd1 is connected to the voltage connecting pad VCP through a third via v3, and the voltage connecting pad VCP is connected to the first electrode S3 of the third transistor T3 through a fourth via v4. In one example, the third via v3 extends through at least the passivation layer PVX. In another example, the fourth via v4 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI.

[0180] In some embodiments, a respective second voltage supply line Vdd2 is connected to the voltage connecting pad VCP, e.g., through a via extending through at least the passivation layer PVX.

[0181] In some embodiments, the second node connecting line Cln2 is connected to first electrodes (Sd and Sd’) of the driving transistor Td and the auxiliary driving transistor Td’, and is connected to the second electrode D3 of the third transistor T3. In some embodiments, the second node connecting line Cln2 is connected to first electrodes (Sd and Sd’) of the driving transistor Td and the auxiliary driving transistor Td’ through an eleventh via v11, and is connected to the second electrode D3 of the third transistor T3 through a twelfth via v12. In one example, the eleventh via v11 extends through at least one of the insulating layer IN and the gate insulating layer GI. In another example, the twelfth via v12 extends through at least one of the insulating layer IN and the gate insulating layer GI.

[0182] In some embodiments, the third node connecting line Cln3 is connected to the second electrode Dr2 of the second reset transistor Tr2 and the first electrode S2 of the second transistor T2, and is connected to the second electrode Dd of the driving transistor Td and the first electrode S4 of the fourth transistor T4. In some embodiments, the third node connecting line Cln3 is connected to the second electrode Dr2 of the second reset transistor Tr2 and the first electrode S2 of the second transistor T2 through a fifth via v5, and is connected to the second electrode Dd of the driving transistor Td and the first electrode S4 of the fourth transistor T4 through a sixth via v6. In one example, the fifth via v5 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI. In another example, the sixth via v6 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI.

[0183] In some embodiments, the auxiliary third node connecting line Cln3’ is connected to the second electrode Dr2’ of the auxiliary second reset transistor Tr2’ and the first electrode S2’ of the auxiliary second transistor T2’, and is connected to the second electrode Dd’ of the auxiliary driving transistor Td’ and the first electrode S4’ of the auxiliary fourth transistor T4’. In some embodiments, the auxiliary third node connecting line Cln3’ is connected to the second electrode Dr2’ of the auxiliary second reset transistor Tr2’ and the first electrode S2’ of the auxiliary second transistor T2’ through a via extending through at least one of the inter- layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI, and is connected to the second electrode Dd’ of the auxiliary driving transistor Td’ and the first electrode S4’ of the auxiliary fourth transistor T4’ through a via extending through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI.

[0184] In some embodiments, the fourth node connecting line Cln4 is connected to the second electrode D4 of the fourth transistor T4, is connected to the second electrode Dr1 of the first reset transistor Tr1, and is connected to the second electrode D4’ of the auxiliary fourth transistor T4’. In some embodiments, the fourth node connecting line Cln4 is connected to the second electrode D4 of the fourth transistor T4 through a seventh via v7, is connected to the second electrode Dr1 of the first reset transistor Tr1 through an eighth via v8, and is connected to the second electrode D4’ of the auxiliary fourth transistor T4’ through a ninth via v9. In one example, the seventh via v7 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI. In one example, the eighth via v8 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI. In one example, the ninth via v9 extends through at least one of the inter-layer dielectric layer ILD, the insulating layer IN, and the gate insulating layer GI.

[0185] In some embodiments, the anode connecting pad ACP is connected to the fourth node connecting line Cln4. In some embodiments, the anode connecting pad ACP is connected to the fourth node connecting line Cln4 through a tenth via v10. In one example, the tenth via v10 extends through at least the passivation layer PVX. In some embodiments, an anode is connected to the anode connecting pad ACP, e.g., through a via extending through at least the planarization layer PLN.

[0186] In some embodiments, the first node connecting line Cln1, the auxiliary first node connecting line Cln1’, the second node connecting line Cln2, the voltage connecting pad VCP, the first capacitor electrode Ce1, the auxiliary first capacitor electrode Ce1’, the second capacitor electrode Ce2, the auxiliary second capacitor electrode Ce2’, the data connecting pad DCP, the respective first voltage supply line Vdd1, the respective second voltage supply line Vdd2, the respective data line DL in combination have a substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) mirror symmetry with respect to a mirror plane intersecting the respective data line DL and the voltage connecting pad VCP, parallel to the second direction DR2, and perpendicular to a surface of the base substrate BS.

[0187] In some embodiments, the third node connecting line Cln3 and the auxiliary third node connecting line Cln3’ are asymmetrical with respect to the mirror plane intersecting the respective data line DL and the voltage connecting pad VCP, parallel to the second direction DR2, and perpendicular to a surface of the base substrate BS. In some embodiments, the auxiliary third node connecting line Cln3’ crosses over the respective first light emitting control signal line em1 and the respective third light emitting control signal line em3, whereas the third node connecting line Cln3 does not cross over the respective first light emitting  control signal line em1 or the respective third light emitting control signal line em3. In some embodiments, an orthographic projection of the auxiliary third node connecting line Cln3’ on the base substrate BS at least partially overlaps with an orthographic projection of the respective first light emitting control signal line em1 on the base substrate BS and at least partially overlaps with an orthographic projection of the respective third light emitting control signal line em3 on the base substrate BS, whereas an orthographic projection of the third node connecting line Cln3 on the base substrate is non-overlapping with the orthographic projection of the respective first light emitting control signal line em1 on the base substrate BS, and is non-overlapping with the orthographic projection of the respective third light emitting control signal line em3 on the base substrate BS. In some embodiments, the orthographic projection of the auxiliary third node connecting line Cln3’ on the base substrate BS at least partially overlaps with an orthographic projection of the respective first gate line GL1 on the base substrate BS, and at least partially overlaps with an orthographic projection of the respective second gate line GL2 on the base substrate BS. In some embodiments, the orthographic projection of the third node connecting line Cln3 on the base substrate BS at least partially overlaps with an orthographic projection of the respective first gate line GL1 on the base substrate BS, and at least partially overlaps with an orthographic projection of the respective second gate line GL2 on the base substrate BS.

[0188] In some embodiments, the fourth node connecting line Cln4 is asymmetrical with respect to the mirror plane intersecting the respective data line DL and the voltage connecting pad VCP, parallel to the second direction DR2, and perpendicular to a surface of the base substrate BS.

[0189] In some embodiments, referring to FIG. 2A and FIG. 5A, the driving transistor Td and the auxiliary driving transistor Td’ are two separate transistors. In some embodiments, the driving transistor Td is a low temperature polysilicon transistor, and the auxiliary driving transistor Td’ is a low temperature metal oxide transistor.

[0190] In alternative embodiments, the driving transistor Td and the auxiliary driving transistor Td’ are parts of a top-bottom dual gate transistor.

[0191] In another aspect, the present invention provides a pixel driving circuit. Optionally, the pixel driving circuit includes a driving transistor; an auxiliary driving transistor; a first light emitting control transistor; a second light emitting control transistor; and an auxiliary second light emitting control transistor. Optionally, first electrodes of the driving transistor and the auxiliary driving transistor are connected to a second electrode of the first light emitting control transistor. Optionally, a second electrode of the driving transistor is connected to a first electrode of the second light emitting control transistor. Optionally, a second electrode of the auxiliary driving transistor is connected to a first electrode of the auxiliary second light emitting control transistor. Optionally, a gate electrode of the second light emitting control transistor is connected to a respective first light emitting control signal line. Optionally, a gate  electrode of the auxiliary second light emitting control transistor is connected to a respective second light emitting control signal line. Optionally, second electrodes of the second light emitting control transistor and the auxiliary second light emitting control transistor are connected to each other.

[0192] In another aspect, the present invention provides a method of operating a pixel driving circuit. In some embodiments, the method includes, in at least one operation mode, providing different light emitting control signals to the gate electrode of the second light emitting control transistor and the gate electrode of the auxiliary second light emitting control transistor, respectively.

[0193] In some embodiments, the method includes, in a first mode, providing a turning-on control signal to gate electrodes of the first light emitting control transistor and the second light emitting control transistor in a light emitting sub-phase of a frame of image; and providing a turning-off control signal to the gate electrode of the auxiliary second light emitting control transistor in the light emitting sub-phase.

[0194] In some embodiments, the method includes, in a second mode, providing a turning-on control signal to gate electrodes of the first light emitting control transistor and the second light emitting control transistor in a light emitting sub-phase of a frame of image; and providing a turning-on control signal to the gate electrode of the auxiliary second light emitting control transistor in the light emitting sub-phase.

[0195] In some embodiments, the method includes, in a third mode, providing a turning-on control signal to the gate electrode of the second light emitting control transistor in a light emitting sub-phase of a frame of image; providing a turning-off control signal to the gate electrode of the auxiliary second light emitting control transistor in the light emitting sub-phase; and providing a turning-on control signal to the gate electrode of the first light emitting control transistor in the light emitting sub-phase.

[0196] In some embodiments, the method includes, in a fourth mode, providing a turning-off control signal to the gate electrode of the second light emitting control transistor in a light emitting sub-phase of a frame of image; providing a turning-on control signal to the gate electrode of the auxiliary second light emitting control transistor in the light emitting sub-phase; and providing a turning-on control signal to the gate electrode of the first light emitting control transistor in the light emitting sub-phase.

[0197] In another aspect, the present invention provides a display apparatus, including the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate.

[0198] Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light  emitting diode display apparatus. Optionally, the display apparatus is a liquid crystal display apparatus.

[0199] In another aspect, the present invention provides a method of fabricating an array substrate. In some embodiments, the method includes forming a pixel driving circuit. Optionally, forming the pixel driving circuit includes forming a third node connecting line; forming an auxiliary third node connecting line; forming a driving transistor; forming an auxiliary driving transistor; forming a compensating transistor; forming an auxiliary compensating transistor; forming a second light emitting control transistor; forming an auxiliary second light emitting control transistor; forming a second reset transistor; and forming an auxiliary second reset transistor. Optionally, the third node connecting line is connected to a second electrode of the second reset transistor and a first electrode of the compensating transistor, and is connected to a second electrode of the driving transistor and a first electrode of the second light emitting control transistor. Optionally, the auxiliary third node connecting line is connected to a second electrode of the auxiliary second reset transistor and a first electrode of the auxiliary compensating transistor, and is connected to a second electrode of the auxiliary driving transistor and a first electrode of the auxiliary second light emitting control transistor. Optionally, an orthographic projection of the auxiliary third node connecting line on a base substrate at least partially overlaps with an orthographic projection of a respective first light emitting control signal line on the base substrate. Optionally, an orthographic projection of the third node connecting line on the base substrate is non-overlapping with the orthographic projection of the respective first light emitting control signal line on the base substrate.

[0200] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the  elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.An array substrate, comprising a plurality of pixel driving circuits arranged in an array comprising rows and columns;wherein a pixel driving circuit comprises:a third node connecting line;an auxiliary third node connecting line;a driving transistor;an auxiliary driving transistor;a compensating transistor;an auxiliary compensating transistor;a second light emitting control transistor;an auxiliary second light emitting control transistor;a second reset transistor; andan auxiliary second reset transistor;wherein the third node connecting line is connected to a second electrode of the second reset transistor and a first electrode of the compensating transistor, and is connected to a second electrode of the driving transistor and a first electrode of the second light emitting control transistor;the auxiliary third node connecting line is connected to a second electrode of the auxiliary second reset transistor and a first electrode of the auxiliary compensating transistor, and is connected to a second electrode of the auxiliary driving transistor and a first electrode of the auxiliary second light emitting control transistor;an orthographic projection of the auxiliary third node connecting line on a base substrate at least partially overlaps with an orthographic projection of a respective first light emitting control signal line on the base substrate; andan orthographic projection of the third node connecting line on the base substrate is non-overlapping with the orthographic projection of the respective first light emitting control signal line on the base substrate;wherein the respective first light emitting control signal line extends along a first direction;the third node connecting line and the auxiliary third node connecting line extend along a second direction;the first direction is a row direction of the array;the second direction is a column direction of the array; andthe first direction and the second direction intersect each other.2.The array substrate of claim 1, wherein the pixel driving circuit further comprises a first light emitting control transistor;wherein gate electrodes of the first light emitting control transistor and the second light emitting control transistor are connected to the respective first light emitting control signal line; anda gate electrode of the auxiliary second light emitting control transistor is connected to a respective second light emitting control signal line.3.The array substrate of claim 1, wherein an orthographic projection of the auxiliary third node connecting line on a base substrate at least partially overlaps with an orthographic projection of a respective third light emitting control signal line on the base substrate.4.The array substrate of claim 3, wherein the pixel driving circuit further comprises a first light emitting control transistor;wherein a gate electrode of the second light emitting control transistor is connected to the respective first light emitting control signal line;a gate electrode of the first light emitting control transistor is connected to the respective third light emitting control signal line; anda gate electrode of the auxiliary second light emitting control transistor is connected to a respective second light emitting control signal line.5.The array substrate of any one of claims 1 to 3, wherein the pixel driving circuit further comprises:a first light emitting control transistor;a first node connecting line;an auxiliary first node connecting line;a voltage connecting pad;a storage capacitor comprising a first capacitor electrode and a second capacitor electrode; andan auxiliary storage capacitor comprising an auxiliary first capacitor electrode and an auxiliary second capacitor electrode;wherein the first node connecting line is connected to the first capacitor electrode, and is connected to a second electrode of the compensating transistor;the auxiliary first node connecting line is connected to the auxiliary first capacitor electrode, and is connected to a second electrode of the auxiliary compensating transistor;the voltage connecting pad is connected to a first electrode of the first light emitting control transistor;a respective first voltage supply line is connected to the voltage connecting pad;a respective second voltage supply line is connected to the voltage connecting pad; andthe respective first voltage supply line and the respective second voltage supply line extend along the second direction.6.The array substrate of claim 5, wherein the first node connecting line, the auxiliary first node connecting line, the voltage connecting pad, the first capacitor electrode, the auxiliary first capacitor electrode, the second capacitor electrode, the auxiliary second capacitor electrode, in combination have a substantially mirror symmetry with respect to a mirror plane intersecting the voltage connecting pad, parallel to the second direction, and perpendicular to a surface of the base substrate.7.The array substrate of claim 5, further comprising a respective data line configured to provide data signals to the pixel driving circuit;wherein the pixel driving circuit further comprises:a data write transistor; anda data connecting pad connecting the respective data line to the data write transistor;wherein the first node connecting line, the auxiliary first node connecting line, the voltage connecting pad, the first capacitor electrode, the auxiliary first capacitor electrode, the second capacitor electrode, the auxiliary second capacitor electrode, the data connecting pad, the respective first voltage supply line, the respective second voltage supply line, the respective data line in combination have a substantially mirror symmetry with respect to a mirror plane intersecting the respective data line and the voltage connecting pad, parallel to the second direction, and perpendicular to a surface of the base substrate.8.The array substrate of claim 5, wherein the pixel driving circuit further comprises a second node connecting line connected to first electrodes of the driving transistor and the auxiliary driving transistor, and connected to the second electrode of the first light emitting control transistor.9.The array substrate of claim 8, wherein an orthographic projection of the second node connecting line on a base substrate at least partially overlaps with an orthographic projection of the respective first light emitting control signal line on the base substrate, and at least partially overlaps with an orthographic projection of a respective third light emitting control signal line on the base substrate.10.The array substrate of claim 8, wherein the first node connecting line, the auxiliary first node connecting line, the second node connecting line, the voltage connecting pad, the first capacitor electrode, the auxiliary first capacitor electrode, the second capacitor electrode, the auxiliary second capacitor electrode, in combination have a substantially mirror symmetry with respect to a mirror plane intersecting the voltage connecting pad, parallel to the second direction, and perpendicular to a surface of the base substrate.11.The array substrate of claim 8, further comprising a respective data line configured to provide data signals to the pixel driving circuit;wherein the pixel driving circuit further comprises:a data write transistor; anda data connecting pad connecting the respective data line to the data write transistor;wherein the first node connecting line, the auxiliary first node connecting line, the second node connecting line, the voltage connecting pad, the first capacitor electrode, the auxiliary first capacitor electrode, the second capacitor electrode, the auxiliary second capacitor electrode, the data connecting pad, the respective first voltage supply line, the respective second voltage supply line, the respective data line in combination have a substantially mirror symmetry with respect to a mirror plane intersecting the respective data line, the second node connecting line, and the voltage connecting pad, parallel to the second direction, and perpendicular to a surface of the base substrate.12.The array substrate of any one of claims 5 to 11, wherein the pixel driving circuit further comprises:a first reset transistor; anda fourth node connecting line connected to a second electrode of the second light emitting control transistor, connected to a second electrode of the first reset transistor, and connected to a second electrode of the auxiliary second light emitting control transistor.13.The array substrate of claim 12, wherein the fourth node connecting line is asymmetrical with respect to a mirror plane intersecting a respective data line and the voltage connecting pad, parallel to the second direction, and perpendicular to a surface of the base substrate.14.A display apparatus, comprising the array substrate of any one of claims 1 to 13, and one or more integrated circuits connected to the array substrate.15.A method of operating a pixel driving circuit,wherein the pixel driving circuit comprises:a driving transistor;an auxiliary driving transistor;a first light emitting control transistor;a second light emitting control transistor; andan auxiliary second light emitting control transistor;wherein first electrodes of the driving transistor and the auxiliary driving transistor are connected to a second electrode of the first light emitting control transistor;a second electrode of the driving transistor is connected to a first electrode of the second light emitting control transistor;a second electrode of the auxiliary driving transistor is connected to a first electrode of the auxiliary second light emitting control transistor;a gate electrode of the second light emitting control transistor is connected to a respective first light emitting control signal line;a gate electrode of the auxiliary second light emitting control transistor is connected to a respective second light emitting control signal line; andsecond electrodes of the second light emitting control transistor and the auxiliary second light emitting control transistor are connected to each other;wherein the method comprises, in at least one operation mode, providing different light emitting control signals to the gate electrode of the second light emitting control transistor and the gate electrode of the auxiliary second light emitting control transistor, respectively.16.The method of claim 15, wherein the method comprises, in a first mode:providing a turning-on control signal to gate electrodes of the first light emitting control transistor and the second light emitting control transistor in a light emitting sub-phase of a frame of image; andproviding a turning-off control signal to the gate electrode of the auxiliary second light emitting control transistor in the light emitting sub-phase.17.The method of claim 15, wherein the method comprises, in a second mode:providing a turning-on control signal to gate electrodes of the first light emitting control transistor and the second light emitting control transistor in a light emitting sub-phase of a frame of image; andproviding a turning-on control signal to the gate electrode of the auxiliary second light emitting control transistor in the light emitting sub-phase.18.The method of claim 15, wherein the method comprises, in a third mode:providing a turning-on control signal to the gate electrode of the second light emitting control transistor in a light emitting sub-phase of a frame of image;providing a turning-off control signal to the gate electrode of the auxiliary second light emitting control transistor in the light emitting sub-phase; andproviding a turning-on control signal to a gate electrode of the first light emitting control transistor in the light emitting sub-phase.19.The method of claim 15, wherein the method comprises, in a fourth mode:providing a turning-off control signal to the gate electrode of the second light emitting control transistor in a light emitting sub-phase of a frame of image;providing a turning-on control signal to the gate electrode of the auxiliary second light emitting control transistor in the light emitting sub-phase; andproviding a turning-on control signal to a gate electrode of the first light emitting control transistor in the light emitting sub-phase.20.A pixel driving circuit, comprising:a driving transistor;an auxiliary driving transistor;a first light emitting control transistor;a second light emitting control transistor; andan auxiliary second light emitting control transistor;wherein first electrodes of the driving transistor and the auxiliary driving transistor are connected to a second electrode of the first light emitting control transistor;a second electrode of the driving transistor is connected to a first electrode of the second light emitting control transistor;a second electrode of the auxiliary driving transistor is connected to a first electrode of the auxiliary second light emitting control transistor;a gate electrode of the second light emitting control transistor is connected to a respective first light emitting control signal line;a gate electrode of the auxiliary second light emitting control transistor is connected to a respective second light emitting control signal line; andsecond electrodes of the second light emitting control transistor and the auxiliary second light emitting control transistor are connected to each other.

Images