System and method for channel equalization using frequency domain processing in data communication network

Abstract

A method of equalizing a channel in a data communication network is disclosed. The method includes receiving digital input signals over a channel (H) at an input of a frequency domain equalizer and receiving digital input signals representing an inverse of the channel (H-1) at an input of the frequency domain equalizer. The method further includes processing the digital input signals using a plurality of Fast Fourier Transform (FFT) implementations of the frequency domain equalizer and processing digital input signals representing an inverse of the channel to find a value of a residue (R). The method further includes processing the outputs of the plurality of FFT implementations using a matrix inversion implementation to equalize the channel to H-1*R of the frequency domain equalizer. Furthermore, the method includes processing outputs of the matrix inversion implementation using a plurality of Inverse FFT implementations of the frequency domain equalizer.

Description

SYSTEM AND METHOD FOR CHANNEL EQUALIZATION USING FREQUENCY DOMAIN PROCESSING IN DATA COMMUNICATION NETWORKTECHNICAL FIELD

[0001] The present disclosure relates to channel equalization in data communication networks. Specifically, the present disclosure relates to a system and a method for channel equalization utilizing a frequency domain equalizer, aimed at improving signal-to-noise ratios (SNR) and reducing power consumption in high-speed communication system.BACKGROUND

[0002] In modern data communication systems, particularly in high-speed environments like SERDES technology operating at 200 Gbps per lane or more, channel equalization is a significant challenge. The increasing data rates lead to degradation of the signal-to-noise ratio (SNR) and result in high power consumption and increased silicon area requirements for equalizers that aim to combat signal degradation caused by inter-symbol interference (ISI) .

[0003] Currently, traditional equalization techniques, such as Decision Feedback Equalization (DFE) and Maximum Likelihood Sequence Estimation (MLSE) , are implemented in time-domain architectures. However, the DFE and the MLSE techniques face severe limitations. Closed-loop DFE implementations suffer from critical timing issues, while parallel DFE designs require extensive power and silicon area to accommodate long taps for equalization. Furthermore, MLSE, though effective, is complex and power-intensive due to the extensive number of calculations and transitions needed.

[0004] Therefore, in light of the foregoing discussion, there exists a need to overcome the aforementioned drawbacks.SUMMARY

[0005] The present disclosure provides a system, a method, and a computer program for equalizing channel in a data communication network, using a frequency domain equalizer that equalizes the channel to H-1*R. The present disclosure provides a solution to the existing problem of how to efficiently equalize high-speed communication channels while reducing power consumption and hardware complexity. An objective of the present disclosure is to provide a solution that overcomes at least partially the problems encountered in the prior art and provides an improved system and an improved method for channel equalization using frequency domain equalizer, enhancing signal integrity and performance in high data rate communication systems, while addressing timing constraints and reducing design complexity.

[0006] One or more objectives of the present disclosure are achieved by the solutions provided in the enclosed independent claims. Advantageous implementations of the present disclosure are further defined in the dependent claims.

[0007] In one aspect, the present disclosure provides a method of equalizing a channel in a data communication network, using a frequency domain equalizer that equalizes the channel to H-1*R. The method includes receiving digital input signals over a channel (H) at an input of a frequency domain equalizer. The method further includes receiving digital input signals representing an inverse of the channel (H-1) at an input of the frequency domain equalizer. The method further includes processing the received digital input signals using a plurality of Fast Fourier Transform (FFT) implementations of the frequency domain equalizer. Furthermore, the method includes processing the received digital input signals representing an inverse of the channel to find a value of a residue of the frequency domain equalizer (R) that maximizes the Signal-To-Noise-Ratio (SNR) . Further, the method includes processing the outputs of the plurality of FFT implementations using a matrix inversion implementation to equalize the channel to H-1*R of the frequency domain equalizer. Furthermore, processing outputs of the matrix inversion implementation using a plurality of Inverse Fast Fourier Transform (IFFT) implementations of the frequency domain equalizer.

[0008] In some implementations, the input signals received on the channel are initially in analog form and are subsequently converted into digital signals through an analog-to-digital conversion process. Once converted to digital form, the input signals are processed using the plurality of FFT implementations. The plurality of FFT implementations transform the time-domain digital signals into the frequency domain, allowing for more effective identification and correction of channel impairments such as noise, interference, and distortion. The processing enhances the ability of the frequency domain equalizer (interchangeably referred to as frequency  domain equalizer H-1*R) equalize the channel, enhance SNR, and ensure improved data integrity in high-speed communication networks.

[0009] Advantageously, the method helps in achieving enhanced SNR by computing the residue, which specifically minimizes noise amplification during the equalization process. By determining the optimal residue in the frequency domain, the method significantly improves signal integrity, even in channels with high insertion loss (IL) or high data rates (such as 200 Gbps or 400 Gbps per lane) . The improvement in signal integrity helps in more reliable communication with reduced bit error rates (BER) . By shifting the equalization process from the time domain to the frequency domain, the method reduces the number of calculations needed, thereby lowering the computational complexity. The efficiency of the method leads to reduced power consumption, which is especially important for high-speed data communication networks, such as SERDES ecosystem, where power and heat dissipation are critical constraints. Additionally, the plurality of FFT implementations and the plurality of IFFT implementations approach simplifies the design of hardware by minimizing the need for large, complex multipliers and multiplexers traditionally required for decision feedback equalizers (DFE) and maximum likelihood sequence estimation (MLSE) implementations. Furthermore, the method’s matrix inversion enables precise equalization by inverting the channel response, making it particularly effective for high-loss, high-frequency channels. The approach of the method mitigates the timing constraints typically encountered in time-domain equalizers, allowing for faster data processing and enabling the method to scale for higher baud rates without compromising signal quality or requiring complex parallel architectures.

[0010] In an implementation form, the method is used in a cellular ecosystem.

[0011] In the cellular ecosystem, the method enhances signal quality and reliability through improved SNR, even in challenging, high-interference environments. The frequency-domain approach with a combination of equalizing the channel by H-1*R reduces power consumption and hardware complexity, enabling more efficient data transmission at high speeds. Additionally, the method offers scalability for future cellular technologies like 5G and beyond, allowing for higher data rates and better performance with minimal timing constraints.

[0012] In another implementation form, the method is used in the SERDES ecosystem.

[0013] In such an implementation, significant reduction in power consumption and hardware complexity is achieved. Further, signal integrity is enhanced by decreasing the SNR, even at high data rates like 200G or 400G per lane.

[0014] In another implementation form, a plurality of the DFE implementations is provided at respective outputs of the plurality of Inverse Fast Fourier Transform implementations.

[0015] Providing the plurality of DFE implementations at the respective outputs of the IFFT implementations improves signal recovery by effectively mitigating inter-symbol interference (ISI) that commonly occurs in high-speed data communication. The use of multiple DFE implementations allows for parallel processing, leading to more efficient handling of complex signal distortions in challenging channels, especially at high data rates. Additionally, placing the DFE after the IFFT with a channel equalized by H-1*R allows for better timing relaxation, as the equalization occurs after the frequency-domain processing, reducing the critical timing constraints typically associated with traditional DFEs.

[0016] In another implementation form, a Forward Error Correction implementation is provided at the outputs of the DFE implementations.

[0017] Providing Forward Error Correction implementation at the outputs of the DFE implementations enhances data reliability by detecting and correcting errors that remain after DFE processing. The combination improves overall signal integrity and reduces BER, ensuring robust data transmission, especially in high-speed, high noise environments.

[0018] In an implementation form, the frequency domain equalizer is a SERDES Digital Signal Processing equalizer.

[0019] The SERDES Digital Signal Processing equalizer efficiently compensates for channel losses and distortions at high data rates, such as 200G or 400G per lane, using advanced signal processing techniques. The compensation of channel losses improves SNR, reduces bit error rates (BER) , and allows for scalability in handling high-bandwidth applications, all while minimizing power consumption and hardware complexity compared to traditional equalization methods.

[0020] In an implementation form, a plurality of Maximum Likelihood Sequence Estimation, MLSE, implementations are provided at respective outputs of the plurality of Inverse Fast Fourier Transform implementations.

[0021] MLSE helps achieve desired signal detection by minimizing the likelihood of sequence errors, especially in channels with high noise and interference. Using multiple MLSE implementations in parallel enhances error correction capabilities and improves  bit error rate (BER) performance, leading to more reliable data transmission. Additionally, placing MLSE after IFFT processing with a channel equalized by H-1*R allows for reduced complexity and more efficient handling of complex signals at high data rates, such as those in advanced SERDES systems.

[0022] In an implementation form, a Forward Error Correction implementation is provided at the outputs of the MLSE implementations.

[0023] Providing Forward Error Correction (FEC) at the outputs of the MLSE implementations enhances data reliability by correcting any residual errors that MLSE may not handle. This results in lower BER and improves overall signal robustness, particularly in noisy or high-interference environments. The combination of MLSE and FEC ensures more accurate data transmission, making it highly effective for high-speed communication systems.

[0024] In an implementation form, the frequency domain equalizer is applicable to single ended electrical or fiber optic multi-lane modes.

[0025] The frequency domain equalizer's applicability to single-ended electrical or fiber optic multi-lane modes provides versatility across different communication mediums. For single-ended electrical signals, the frequency domain equalizer helps mitigate signal degradation caused by noise and crosstalk, improving signal quality in environments with high interference. For fiber optic multi-lane modes, the frequency domain equalizer efficiently compensates for signal distortions and attenuation over long distances, enabling high-speed data transmission with SNR. The adaptability enhances performance across a wide range of communication systems, making it suitable for diverse high-speed applications.

[0026] In an implementation form, the frequency domain equalizer is applicable to differential electrical or fiber optic multi-lane modes.

[0027] For differential electrical signals, the frequency domain equalizer, improves SNR and minimizes interference in high-speed, high-noise environments. In fiber optic multi-lane modes, the frequency domain equalizer enhances performance by compensating for channel distortions and losses across multiple lanes, supporting dependable, high-bandwidth data transmission. This versatility makes the equalizer ideal for high-performance communication systems requiring precise signal handling across different transmission methods.

[0028] In an implementation form, the frequency domain equalizer is applicable to 200G / lane technology.

[0029] The frequency domain equalizer's applicability to 200G / lane technology enables high-speed data transmission while maintaining signal integrity. The frequency domain equalizer effectively compensates for channel losses and distortions at such high data rates, improving SNR and reducing BER. This ensures reliable performance in advanced communication systems, while also minimizing power consumption and hardware complexity.

[0030] In an implementation form, the frequency domain equalizer is applicable to 400G / lane technology and beyond.

[0031] The frequency domain equalizer's applicability to 400G / lane technology and beyond offers substantial enables ultra-high-speed data transmission with minimal signal degradation. The frequency domain equalizer efficiently handles the severe channel impairments associated with such high data rates, improving SNR, and reducing BER. Reduction in BER ensures reliable communication even in challenging environments, while optimizing power efficiency and hardware complexity, making it well-suited for next-generation high-bandwidth applications like data centers and telecommunications.

[0032] In another aspect, the present disclosure provides a system comprising means adapted for carrying out all the steps of the method.

[0033] The system achieves all the advantages and technical effects of the method of the present disclosure.

[0034] It is to be appreciated that all the aforementioned implementation forms can be combined.

[0035] It has to be noted that all devices, elements, circuitry, units, and means described in the present application could be implemented in the software or hardware elements or any kind of combination thereof. All steps which are performed by the various entities described in the present application as well as the functionalities described to be performed by the various entities are intended to mean that the respective entity is adapted to or configured to perform the respective steps and functionalities. Even if, in the following description of specific embodiments, a specific functionality or step to be performed by external entities is not reflected in the description of a specific detailed element of that entity which performs that specific step or functionality, it should be clear for a skilled person that these methods and functionalities can be implemented in respective software or hardware elements,  or any kind of combination thereof. It will be appreciated that features of the present disclosure are susceptible to being combined in various combinations without departing from the scope of the present disclosure as defined by the appended claims.

[0036] Additional aspects, advantages, features, and objects of the present disclosure would be made apparent from the drawings and the detailed description of the illustrative implementations construed in conjunction with the appended claims that follow.BRIEF DESCRIPTION OF THE DRAWINGS

[0037] The summary above, as well as the following detailed description of illustrative embodiments, is better understood when read in conjunction with the appended drawings. For the purpose of illustrating the present disclosure, exemplary constructions of the disclosure are shown in the drawings. However, the present disclosure is not limited to specific methods and instrumentalities disclosed herein. Moreover, those in the art will understand that the drawings are not to scale. Wherever possible, like elements have been indicated by identical numbers.

[0038] Embodiments of the present disclosure will now be described, by way of example only, with reference to the following diagrams wherein:

[0039] FIG. 1 is a block diagram that depicts a system configured for equalizing a channel in a data communication network, in accordance with an embodiment of the present disclosure;

[0040] FIG. 2 is a diagram illustrating implementation of Reduced Decision Feedback Equalizer (RDFE) , in accordance with an embodiment of the present disclosure;

[0041] FIG. 3 is a flowchart depicting a method of equalizing a channel in a data communication network, in accordance with an embodiment of the present disclosure;

[0042] FIG. 4 is a diagram illustrating a graphical representation of Symbol Error Rate (SER) results, in accordance with an embodiment of the present disclosure; and

[0043] FIG. 5 is a diagram illustrating a graphical representation of the Detection Error Rate (DER) results, in accordance with an embodiment of the present disclosure.

[0044] In the accompanying drawings, an underlined number is employed to represent an item over which the underlined number is positioned or an item to which the underlined number is adjacent. A non-underlined number relates to an item identified by a line linking the non-underlined number to the item. When a number is non-underlined and accompanied by an associated arrow, the non-underlined number is used to identify a general item at which the arrow is pointing.DETAILED DESCRIPTION OF EMBODIMENTS

[0045] The following detailed description illustrates embodiments of the present disclosure and ways in which they can be implemented. Although some modes of carrying out the present disclosure have been disclosed, those skilled in the art would recognize that other embodiments for carrying out or practicing the present disclosure are also possible.

[0046] FIG. 1 is a block diagram that depicts a system configured for equalizing a channel in a data communication network, in accordance with an embodiment of the present disclosure. With reference to FIG. 1, there is shown a block diagram 100 that includes a system 102. The system 102 includes a channel 104 configured to receive digital input signals over a channel (H) , a frequency domain equalizer 106 (hereinafter referred to as the frequency domain equalizer by H-1*R 106) which includes a residue processor 108. The frequency domain equalizer by H-1*R 106 also includes a plurality of Fast Fourier Transform (FFT) implementations (for example, in an illustrated embodiment the plurality of FFT implementations are a first FFT implementation 110A and a second FFT implementation 110B) , a matrix inversion implementation 112, a plurality of Inverse Fast Fourier Transform (IFFT) implementations (for example, in an illustrated embodiment, a first IFFT implementation 114A and a second FFT implementation 114B) , a plurality of nonlinear equalizer units (for example, in an illustrated embodiment the plurality of nonlinear equalizer units are a first nonlinear equalizer unit 116A and a second nonlinear equalizer unit 116B) . In some implementations, the plurality of nonlinear equalizers units may be a plurality of Decision Feedback Equalization (DFE) implementations. In yet another implementation, the plurality of nonlinear equalizers implementations may be a plurality of Maximum Likelihood Sequence Estimation (MLSE) implementations. The system 102 further includes a Forward Error Correction (FEC) implementation 118.

[0047] The system 102 is a comprehensive channel equalization setup for high-speed data communication networks, designed to equalize the channel to H-1*R using frequency domain techniques. The system 102 addresses challenges in high-speed communication, (for example, SERDES technology operating at 200 Gbps / lane and beyond, applicable to various communication modes) . The primary function of the system 102 is to optimize the residue value in order to maximize the SNR, thereby improving signal quality, reducing Inter-Symbol Interference (ISI) , and simplifying subsequent equalization stages, enabling higher data rates with lower power consumption and reduced chip area. In an implementation, the system 102 is implemented in a cellular ecosystem. By utilizing the frequency domain equalizer by H-1*R 106, the system 102 improves signal quality even in high-interference or multipath fading environments, resulting in clearer voice and data communication. Additionally, the system extends cell tower range by equalizing low-SNR signals. The hardware design of the system 102 reduces power consumption, enhancing battery life in mobile devices. Furthermore, the system 102 optimizes spectral efficiency, making the best use of limited spectrum resources in cellular networks. In yet another implementation, the system is implemented in SERDES ecosystem. Advantageously, efficient processing in the equalization can lead to lower overall latency in the SERDES link. Further, improved equalization leads to lower Bit Error Rates (BER) , important for maintaining data integrity in high-speed links and better signal integrity allows for more relaxed PCB design constraints, potentially reducing cost of the system 102.

[0048] The frequency domain equalizer by H-1*R 106 equalizes communication channels by processing digital signals in the frequency domain, where it corrects distortions more effectively. It applies a correction based on the inverse of the channel (H-1) and the residue value R to optimize SNR. After adjusting the input signal, the frequency domain equalizer by H-1*R 106 converts it back to the time domain using the plurality Inverse Fast Fourier Transform IFFT. This approach reduces timing constraints, power consumption, and hardware complexity, enhancing performance in high-speed systems like SERDES. In accordance with an embodiment, the frequency domain equalizer by H-1*R 106 is applicable to single ended electrical or fiber optic multi-lane modes. The ability to operate across different modes allows for a simplified design and reduced complexity in network architecture, enabling easier upgrades and scalability. In accordance with an embodiment, the frequency domain equalizer by H-1*R 106 is applicable to differential electrical or fiber optic multi-lane modes. Advantageously, the frequency domain equalizer by H-1*R 106 effectively handles crosstalk and inter-lane interference in multi-lane configurations and enables higher aggregate bandwidth across multiple lanes.

[0049] In accordance with an embodiment, the frequency domain equalizer by H-1*R 106 is applicable to 200G / lane technology. The ability to operate effectively at this data rates enable the frequency domain equalizer by H-1*R” 106 to support demanding applications, such as data centers and high-performance computing environments, where large volumes of data are transmitted concurrently. In yet another embodiment, the frequency domain equalizer by H-1*R 106 is applicable to 400G / lane technology, and beyond. Advantageously, with adaptability to 400G / lane technology and beyond, the frequency domain equalizer by H-1*R 106 positions itself at the forefront of emerging communication standards, facilitating seamless upgrades to future networks. The adaptability ensures that the system 102 remains relevant and effective as data requirements continue to escalate, allowing for enhanced spectral efficiency and improved signal integrity.

[0050] The residue processor 108 refers to specialized component in the system 102 responsible for determining and managing the residue of the equalization process. The residue processor 108 analyses the input signals and calculates the residue value, which represents the remaining signal components after initial equalization efforts. The residue processor 108 optimizes the value of residue to enhance the SNR, ensuring that the output signals are as close to the original transmitted signals as possible. By effectively managing the residue, residue processor 108 contributes to reducing noise amplification and improving the overall performance of the system 102 in high-speed communication environments.

[0051] The plurality of FFT implementations refers to multiple instances of FFT algorithms used within the system to convert digital input signals from the time domain to the frequency domain. In some implementations, the plurality of FFT implementations is being implemented using a plurality of FFT modules. The plurality of FFT implementations allows the system 102 to analyse and process input signals more efficiently by decomposing them into their frequency components. The deposition enables the frequency domain equalizer by H-1*R 106 to correct channel distortions in the frequency domain, facilitating better performance and optimization in high-speed data communication environments.

[0052] The matrix inversion implementation 112 is a technical process used to calculate the inverse of a matrix representing the channel's frequency response in a communication system and then multiply by R In some implementations, the matrix inversion  implementation 112 is implemented using a matrix inversion module. The matrix inversion implementation 112 operates on the frequency-domain signals, inverting the channel matrix to equalize the channel's effects on signal transmission. The matrix inversion implementation 112 compensates for distortions and ISI by applying the inverse of the channel's transfer function. The result is a correction of the input signal's amplitude and phase, ensuring accurate data recovery.

[0053] The plurality of IFFT implementations refers to multiple instances of IFFT algorithms used to convert frequency-domain signals back to the time domain. After the signals are processed and equalized in the frequency domain, the IFFT implementations transform them to their original time-domain form. This step is crucial for completing the equalization process, allowing the corrected signals to be transmitted, or further processed in high-speed data communication systems.

[0054] The plurality of nonlinear equalizer implementations refers to a set of advanced signal processing components within the frequency domain equalizer system designed to refine further and improve the quality of the equalized signal. These implementations are characterized by their nonlinear approach to signal processing, which allows them to address complex channel distortions and inter-symbol interference that linear equalizers cannot effectively manage. In accordance with an embodiment, the DFE implementations are provided at respective outputs of the plurality of IFFT implementations. The provision of a plurality of DFE implementations at the outputs of the plurality of IFFT implementations enhances the ability of the system 102 to mitigate ISI. The plurality of DFE implementations uses past decision data to subtract interference from the current signal, improving the overall accuracy of signal reconstruction. Additionally, the provision of a plurality of DFE implementations at the outputs of the plurality of IFFT implementations minimizes the need for complex equalization circuitry, lowering power consumption and hardware complexity.

[0055] In accordance with an embodiment, a plurality of MLSE implementations is provided at respective outputs of the plurality of IFFT implementations. The inclusion of the plurality of MLSE implementations at the outputs of the IFFT implementations significantly enhances the ability of the system 102 to decode signals in the presence of noise and interference. The plurality of MLSE implementations works by evaluating multiple signal sequences and selecting the one that is based on the received data, effectively optimizing the detection process. This results in improved error performance, enabling higher data rates and more reliable communication in challenging conditions. Furthermore, the parallel implementation of MLSE allows for faster processing, reducing latency and making the system well-suited for real-time applications.

[0056] The FEC implementation 118 refers to a component within the system 102 that is responsible for detecting and correcting errors in the transmitted data. The FEC implementation 118 works by adding redundant data (error correction codes) to the original data stream before transmission. The process of implementation enables the channel 104 to identify and correct certain errors that occur during transmission without needing a retransmission of the original data.

[0057] In accordance with an embodiment, the FEC implementation is provided at the outputs of the DFE implementations. The DFE implementations reduce signal distortions, providing a cleaner signal for the FEC implementation to process. The reduction in noise can enhance the ability of the FEC implementation to correct errors, potentially allowing for higher code rates or improved bit error rates. With the DFE implementations handling much of the channel equalization, the FEC implementation may not need to be as complex or powerful. This can lead to reduced latency and power consumption in the FEC stage. The DFE implementation and the FEC implementation work together to combat diverse types of errors and impairments. The DFE implementation addresses deterministic distortions, while the FEC implementation handles random errors. This arrangement allows for separate optimization of the DFE and FEC stages. The DFE implementation may adapt to changing channel conditions, while the FEC implementation provides a consistent error correction capability. The combination can be particularly effective in dynamic communication environments. By cascading the DFE implementation and the FEC implementation, the system 102 can achieve better bit error rates than either technique alone. The improved signal quality after the DFE implementation can allow the use of higher-order modulations, with the FEC providing additional protection against errors.

[0058] In accordance with an embodiment, the FEC implementation is provided at the outputs of the MLSE implementations. The MLSE implementations provide optimal sequence detection in channels with severe ISI, while the FEC implementation corrects any remaining errors, significantly improving the overall bit error rate (BER) . The combination of MLSE and FEC allows for reliable communication in challenging environments. MLSE's powerful equalization enables the use of a simpler FEC scheme, reducing latency and power consumption. This combination also supports higher-order modulation, enhancing spectral efficiency for high-speed systems. MLSE handles ISI and deterministic distortions, while FEC mitigates random errors, offering  comprehensive error correction. System designers can optimize MLSE and FEC stages independently based on channel conditions, enabling reliable communication at higher data rates and in dynamic environments.

[0059] There is provided the system 102, the system 102 is configured to receive digital input signals over the channel at an input of a frequency domain equalizer by H-1*R 106. The digital input signals represent data transmitted over the channel, which may experience interference or distortion (e.g., noise, signal loss, or inter-symbol interference) due to the high data rate or characteristics of the transmission medium. In some implementations, the input signals received on the channel are initially in analog form and are subsequently converted into digital signals through an analog-to-digital conversion process. Once converted to digital form, the input signals are processed using the plurality of FFT implementations. The plurality of FFT implementations transform the time-domain digital signals into the frequency domain, allowing for more effective identification and correction of channel impairments such as noise, interference, and distortion. The processing enhances the ability of the frequency domain equalizer (interchangeably referred to as frequency domain equalizer H-1*R) equalize the channel, enhance SNR, and ensure improved data integrity in high-speed communication networks.

[0060] The system 102 is further configured to receive digital input signals representing an inverse of the channel (H-1) at an input of the frequency domain equalizer by H-1*R 106. The system 102 obtains and processes a signal that represents the inverse of the channel response. The channel response describes how the transmitted signal is affected by the channel (e.g., distortion, noise, attenuation) . The inverse response (H-1) is a mathematical function that, when applied to the distorted signal, helps to reverse or "undo" the effects introduced by the channel. The inverse signal is fed into the frequency domain equalizer by H-1*R 106 as part of the equalization process. The inverse channel response is received to counteract the signal distortion introduced by the channel. In high-speed data transmission, signals can be distorted due to various factors like noise, interference, or attenuation. This leads to ISI and a reduction in the signal's quality and SNR. By applying the inverse of the channel response to the received signal, the system can "equalize" or correct the distortions, allowing the original transmitted signal to be recovered as accurately as possible.

[0061] In operation, the channel is characterized, often using techniques such as training sequences or pilot signals, to estimate its frequency response. The estimation gives the system 102 an understanding of how the channel modifies the transmitted signals. Once the channel response is known, the system 102 computes its inverse, H-1. Mathematically, applying H-1 to the distorted signal allows the system 102 to recover a clean signal because “ (H-1) ×H=1” , which effectively neutralizes the distortion and equalization is done to “R” . The inverse of the channel response, H-1, is represented as a digital signal and fed into the frequency domain equalizer by H-1*R 106. The digital signal is pre-computed or dynamically updated based on the real-time behaviour of the channel. The frequency domain equalizer by H-1*R 106 uses the inverse to adjust the distorted input signal. Specifically, the inverse H-1 is applied in the frequency domain to the received signal, allowing the equalizer to "remove" the effects of the channel’s distortion before passing the signal on for further processing.

[0062] In high-speed communication systems, equalizing in the frequency domain is often more efficient than in the time domain. In the frequency domain, the signal distortion caused by the channel can be represented as a simple multiplication, and applying the “H-1” becomes straightforward. This reduces the complexity, timing constraints, and power consumption that are typically associated with time-domain equalization. Receiving the digital input signals that represent the inverse channel response, “H-1” , is important in compensating for signal distortion in high-speed data transmission systems. By applying the “H-1” the system 102 may effectively restore signal integrity, ensuring high-quality communication even in challenging transmission environments.

[0063] The system 102 is further configured to process the digital input signals received over a channel (H) at an input of a frequency domain equalizer using the plurality of FFT implementations of the frequency domain equalizer by H-1*R 106. The system 102 receives digital signals that have travelled over a communication channel, denoted as H. The input signals might have been degraded due to interference, noise, or channel imperfections during transmission. The frequency domain equalizer by H-1*R 106 equalizes the distortions or interference in the signal caused by the channel. It does this by analysing the signal in the frequency domain, which allows it to identify specific frequencies affected by channel conditions and adjust them accordingly. To process the incoming signals, the system 102 uses the plurality of FFT implementations. In an implementation, the plurality of FFT modules is used to process the plurality of FFT implementations. The FFT is a mathematical technique that converts signals from the time domain (how the signal changes over time) to the frequency domain (how the signal is distributed across different frequencies) .

[0064] The plurality of FFT implementations means that several FFT processes are being carried out at the same time. The plurality of FFT implementations allows the system 102 to handle different parts or aspects of the signal efficiently and quickly. Once the  input signal is received at the input of the frequency domain equalizer by H-1*R 106, the system 102 uses the plurality of FFT implementations to analyze the signal's frequency components. This helps the equalizer to identify where the signal has been affected by the channel, such as where there is distortion or noise at specific frequencies. By converting the signal to the frequency domain, the system 102 can make precise adjustments to the affected frequencies, improving the signal's quality and ensuring accurate transmission. The goal is to use the plurality of FFT implementations to optimize the signal for further processing and ensure that it can be equalized properly by the frequency domain equalizer by H-1*R 106. This allows the system 102 to maintain high performance in the presence of distortions or imperfections introduced by the channel. In summary, the system 102 processes the digital signals received from the channel by applying multiple FFT algorithms within the frequency domain equalizer. The processing transforms the signal into its frequency components, allowing the frequency domain equalizer by H-1*R 106 to correct distortions, thereby improving the overall signal quality for subsequent use.

[0065] The system 102 is further configured to process the digital input signals (H-1) to find a value of a residue (R) of the frequency domain equalizer by H-1*R 106 that maximizes the SNR. The residue is a corrective factor that helps to fine-tune the equalization process. The residue is determined by the system 102 to minimize signal distortion while preventing noise from being amplified. The system 102 uses various algorithms to adjust and refine the residue in a way that improves the SNR. By optimizing the residue, the system 102 ensures that the signal is as clear as possible, with minimal interference or noise, while maintaining the integrity of the transmitted data. After calculating the residue R, the system 102 uses this value to adjust the equalization process in the frequency domain. This ensures that the signals are corrected effectively, leading to improved signal quality and reduced errors during transmission. The approach helps the system to process high-speed data with greater accuracy and efficiency by improving SNR and minimizing signal degradation.

[0066] The system 102 is further configured to process the outputs of the plurality of FFT implementations using a matrix inversion implementation to equalize the channel to H-1*R of the frequency domain equalizer by H-1*R 106. The outputs from the FFT implementations (the frequency-domain representations of the input signals) are fed into the matrix inversion implementation 112. The purpose of this step is to apply the inverse channel response (H-1) and the residue correction (R) to the signals. The matrix inversion implementation performs mathematical operations to "invert" the effect of the channel. In other words, it applies H-1 and R to the distorted signal to cancel out the channel's distortions. The channel can be represented as a matrix, where each element of the matrix represents how the channel affects a certain frequency component of the signal. By applying matrix inversion, the system effectively "reverses" these distortions in the frequency domain. The formula H-1*R is applied to the frequency components of the input signal to correct the distortion and improve the overall signal quality.

[0067] The system 102 is further configured to process outputs of the matrix inversion implementation 112 using the plurality of IFFT implementations of the frequency domain equalizer. Each IFFT implementation receives the equalized frequency-domain data from the matrix inversion step. These are the frequency-domain samples that represent the corrected version of the originally distorted signal. The plurality of IFFT implementations converts these samples back into a sequence of time-domain samples (i.e., reconstructs the original waveform) . Since multiple IFFT implementations are used, this happens concurrently across different data channels or streams, making the process efficient and fast.

[0068] After the plurality of IFFT implementations complete their operation, the system 102 has a set of time-domain signals that have been equalized and corrected for any distortions that occurred during transmission. These time-domain signals are now suitable for further processing or for being sent to the next stage in the communication system, such as decoding or error correction. The plurality of IFFT implementations provides an efficient way to convert the equalized frequency-domain signals back to the time domain, preserving the corrections made during the equalization process. The use of the plurality of IFFT implementations ensures that different data streams or channels can be processed simultaneously, improving the overall data throughput and performance of the system 102. Since the system 102 initially used the plurality of FFT implementations to convert the signal to the frequency domain, the plurality of IFFT implementations acts as a natural counterpart to bring the corrected signal back into the time domain. This process is particularly useful in high-speed communication systems, such as those found in SERDES, fiber optics, and cellular networks, where data integrity and transmission speed are critical. In these systems, equalization and signal correction in the frequency domain, followed by an IFFT transformation back to the time domain, provide a robust and efficient way to handle channel distortions and noise. In accordance with an embodiment, the frequency domain equalizer is a SERDES Digital Signal Processing equalizer. SERDES technology is specifically designed to handle the rapid conversion of parallel data  into serial format and vice versa, which is essential for efficient bandwidth utilization in modern communication systems. The integration of the Digital Signal Processing equalizer enables precise equalization of the signal, compensating for channel impairments such as distortion and jitter, thereby enhancing signal integrity.

[0069] By transforming the equalized frequency-domain signal back to the time domain using IFFT, the system ensures that any distortion introduced by the channel is fully compensated, resulting in a cleaner, more accurate time-domain signal. Using a plurality of IFFT implementations allows parallel processing of multiple data lanes or streams, which improves the overall system performance, especially in high-speed environments.

[0070] FIG. 2 is an exemplary diagram illustrating the implementation of Reduced Decision Feedback Equalizer (RDFE) , in accordance with an embodiment of the present disclosure. FIG. 2 is explained in conjunction with FIG. 1. With reference to FIG. 2, there is shown an exemplary diagram 200 that depicts a series of operations taking place inside a Reduced Decision Feedback Equalizer (RDFE) 202. The RDFE includes a feedback loop 214 containing “P” taps 216 each tap consists of a plurality of delay elements, for example, a first delay element 218A, a second delay element 218B, a third delay element 218C up to nth delay element 218N. The feedback loop 214 further includes a "zero timing contributor" block 222. The "zero timing contributor" block 222 includes a plurality of segments depicting processing for each tap, for example, a first segment 224A, a second segment 224B, a third segment 224C up to an nth segment 224N.

[0071] In an exemplary scenario, an input signal 204 enters a first summing node 206. After passing through the first summing node 206, a first output 208 is obtained. Further, the first output 208 passes through a decision device 210 and an equalized output 212 is generated. The equalized output 212 is fed back into the reduced decision feedback equalizer (RDFE) 202 in form of feedback output 226. The primary purpose of the "zero timing contributor" block 222 is to minimize the timing impact in the feedback loop 214 of the frequency domain equalizer by H-1*R 106. Minimization of timing impact is important for high-speed operations where timing constraints may be a significant limitation. Each segment of the plurality of segments block performs two main operations “sxt” , i.e., sign extension and “SL” , i.e. shift left. The sign extension (sxt) extends the sign bit of a binary number and is used to maintain the correct value of a number when changing its bit length. The sign extension (sxt) helps in maintaining the correct representation of feedback values across different bit widths. The shift left (SL) shifts the bits of a binary number to the left. In digital systems, shifting left by “n” positions is equivalent to multiplying by 2^n. By using sign extension and shift operations (i.e., actual values plurality of segments is in accordance with the residue “R” ) instead of full multiplications, the RDFE 202 significantly reduces the computational complexity and timing requirements. Shift operations are much faster and simpler to implement in hardware compared to multiplications. The use of different shift amounts allows for customization of each tap's contribution. The sign operation and shift operation can be implemented very efficiently in hardware. They typically require minimal logic and can often be done in parallel, further reducing timing impact.

[0072] The design allows for easy scaling to multiple taps (up to P) without significantly increasing the timing complexity. The outputs of these blocks are combined (likely through addition, as implied by the summing node in the feedback path) to form the overall feedback signal. While this approach might not provide the exact precision of full multiplication-based DFE, it offers a good trade-off between performance and implementation complexity. The near-zero timing contribution allows for higher operating speeds or more feedback taps within the same time. The "zero timing contributor" block 222 is designed to have minimal impact on the timing of the feedback loop 214. This allows for a multi-tap DFE implementation without significant timing constraints. The use of sign extension (sxt) and shift left (SL) operations instead of multiplications, which simplifies the hardware implementation and reduces power consumption. The "zero timing contributor" block 222 allows for a multi-tap DFE in a traditional closed-loop architecture, which is typically challenging at high bit rates. The RDFE 202 equalizes the input signal by using past decisions to cancel out inter-symbol interference. The design of the RDFE 202 optimizes for both performance and hardware efficiency. The “zero timing contributor" block 222, allows for a multi-tap DFE implementation with minimal timing impact, enabling high-speed operation while maintaining the benefits of a traditional DFE architecture.

[0073] FIG. 3 is a flowchart depicting a method of equalizing a channel in a data communication network, in accordance with an embodiment of the present disclosure. With reference to FIG. 3, there is shown a flowchart of a method 300 of equalizing a channel in a data communication network. The method 300 includes steps 302 to 312.

[0074] At step 302, the method 300 includes receiving digital input signals over a channel (H) at an input of the frequency domain equalizer by H-1*R 106. Digital input signals are received over the communication channel (H) at the input of a frequency domain equalizer. The channel refers to the medium through which the digital signals are transmitted. The channel may be a physical cable, wireless communication link, fiber optics, or any medium that carries the signals from a transmitter to the receiver. The digital input signals are the data being transmitted over the channel 104 of the frequency domain equalizer by H-1*R 106. The digital input signals are represented by binary values (0s and 1s) , and they can carry information such as text, audio, video, or any other type of data. The digital input signals may have undergone degradation while passing through the channel (H) due to factors like noise, multipath interference, or bandwidth limitations. Unlike time-domain equalizers, which operate directly on the signals in the time domain, the frequency-domain equalizer by H-1*R 106 works on the frequency components of the digital signal. The digital input signals are fed into the input of the frequency domain equalizer. At this point, the digital signals still carry the distortions introduced by the channel. The frequency domain equalizer by H-1*R 106 processes the received digital signals to compensate for the channel effects. The compensation helps recover the original signal by addressing the distortions in the frequency domain, ensuring better accuracy in the data transmission.

[0075] At step 304, method 300 includes receiving digital input signals representing an inverse of the channel (H-1) at an input of the frequency domain equalizer by H-1*R 106. The channel (H) , as mentioned earlier, introduces various distortions to the transmitted signal, such as noise, attenuation, and interference. The inverse of the channel (H-1) refers to a mathematical representation that "reverses" the effects of the channel distortions. By applying this inverse to the received signals, the system can effectively neutralize or compensate for the distortions caused by the channel. The concept of H-1 is key in signal processing because it allows the equalizer to undo the degrading effects of the channel and recover the original transmitted signal with minimal errors. The digital input signals representing H-1 are a set of data that contain the necessary information to counteract the channel effects. These signals are generated based on the knowledge or estimation of the channel characteristics (H) . In practical systems, the channel characteristics (H) are either measured or estimated through various algorithms that monitor the behavior of the signal as it passes through the channel.

[0076] Once the channel characteristics (H) are known, the inverse of the channel (H-1) is computed. This inverse can then be applied to the received signals to reverse the channel-induced distortions effectively. The “H-1” signals are then fed into the frequency domain equalizer by H-1*R 106, which is responsible for processing both the original digital signals (with distortions) and their corresponding inverse. The frequency domain equalizer by H-1*R 106 uses the inverse (H-1) to perform channel equalization, the process adjusts the received signals in such a way that the effects of the channel (H) are neutralized, resulting in a cleaner and more accurate signal recovery. By receiving and utilizing the inverse of the channel (H-1) , the system 102 can efficiently correct for the distortions without needing to adjust each individual frequency component manually. This makes the equalization process faster, more accurate, and more robust, especially in high-speed data transmission systems such as SERDES or fibre-optic networks. Applying H-1 in the frequency domain is particularly beneficial because many distortions introduced by a channel affect different frequencies in diverse ways. Correcting them in the frequency domain allows for targeted, efficient compensation. In summary, the system receives digital input signals representing the inverse of the channel (H-1) at the input of the frequency domain equalizer by H-1*R 106 to neutralize the negative effects of the channel distortions. This step is critical in improving the overall SNR, ensuring that the signals received can be accurately reconstructed, and optimizing the performance of the communication system.

[0077] At step 306, the method 300 includes processing the digital input signals received at step 302 using the plurality of FFT implementations of the frequency domain equalizer by H-1*R 106 The plurality of FFT implementations transforms the input signal into a frequency spectrum, allowing the system 102 to analyze and adjust the signal more effectively. Frequency domain processing is more efficient for identifying and correcting channel distortions, such as frequency-dependent attenuation, phase shifts, and noise. The term plurality of FFT implementations refers to multiple instances or modules of FFT being used to process distinct parts or aspects of the signal. This approach can be necessary when dealing with complex signals that occupy multiple frequency bands or when parallel processing is required to manage high-speed data streams, such as in SERDES (Serializer / Deserializer) or high-bandwidth communication systems. Each FFT implementation operates on a portion of the digital signal, effectively dividing the workload and improving the speed and efficiency of the equalization process. FFT implementation processing allows the system to decompose the received digital signal into its frequency components. This step is crucial because, once the signal is in the frequency domain, the system 102 can more easily identify the distortions that have occurred due to the channel (H) . It can then  prepare to apply corrective measures, such as the inverse of the channel (H-1) or any additional signal processing to improve the SNR. After this transformation, the system 102 has a clear representation of how different frequency components of the signal have been affected by the channel. The plurality of FFT implementations enables the system 102 to analyze frequency-dependent distortions efficiently, making it easier to target specific problem frequencies and apply appropriate corrections. Using the plurality of FFT implementations allows the system 102 to process large volumes of data at high speeds, which is important for systems like SERDES, fiber optics, or high-frequency communication networks. The plurality of FFT implementations allows the system 102 to process various parts of the signal simultaneously, reducing processing time and improving overall system throughput. The frequency domain equalizer by H-1*R 106 is responsible for performing this FFT operation as part of the signal correction process. By transforming the signal to the frequency domain, it prepares the signal for the next steps, such as channel inversion and residue correction. The frequency domain equalizer by H-1*R 106 uses the outputs of the FFT implementations to understand how the channel has impacted the signal across different frequencies and prepares for the next stages of correction. After processing the signal with the plurality of FFT implementations, the signal is now in the frequency domain and ready for further processing.

[0078] At step 308, the method 300 includes processing the digital input signals received at step 304 to find the value of a residue (R) of the frequency domain equalizer that maximizes the SNR. The residue refers to an additional corrective value that accounts for remaining imperfections or errors after applying the inverse channel. Even after applying inverse to reverse the channel distortions, there can still be residual noise or other factors that degrade the signal. The residue (R) is computed to fine-tune the signal processing and ensure the highest possible SNR. Residue is a fine adjustment factor that helps optimize the equalization process beyond just applying H-1. The system 102 is designed to process the H-1 signals received at step 304 and determine the appropriate value of R that maximizes the SNR. This process likely involves complex mathematical operations that compare the noise level in the system against the signal strength and then adjust R to minimize the noise contribution.

[0079] The system 102 may use optimization algorithms or iterative techniques to test different values of R and calculate the resulting SNR. The value of residue that results in the highest SNR is selected for further processing. The optimization process is important in high-speed data transmission systems, where small improvements in SNR may significantly enhance the reliability and accuracy of communication. SNR is a critical performance metric in communication systems. The higher SNR means that the system can distinguish the desired signal from the noise, leading to less noise interference, and ensures that the received signal closely matches the transmitted signal. Reduced BER errors in data transmission result in higher communication efficiency and fewer retransmissions. With better signal quality, the system 102 can transmit more data in a given time frame, increasing overall performance. Maximizing SNR is particularly important in high-bandwidth communication systems like SERDES or optical fiber networks, where maintaining signal integrity is critical at high speeds and over long distances. The frequency domain equalizer 106 processes the digital input signals representing H-1 and, through an internal residue processor or similar computational logic, determines the value of residue. Since the signals are in the frequency domain, the system can analyze how different frequency components of the signal are affected by noise and distortions. The system 102 may use adaptive filtering techniques to dynamically adjust the residue in real-time based on the current noise conditions in the system. The system 102 uses algorithms designed to find the value of residue that results in the highest possible SNR, which may involve machine learning or statistical methods in more advanced implementations.

[0080] Once the system 102 finds the value of residue that maximizes the SNR, the residue value is applied to the next stages of signal processing. The signal, now corrected by both H-1 and residue (R) , will undergo further processing to restore it as close as possible to its original form before it was distorted by the channel. The final result is a signal with improved SNR, meaning better quality and fewer errors in data transmission.

[0081] At step 310, the method 300 includes processing the outputs of the plurality of FFT implementations using a matrix inversion implementation to equalize the channel to H-1*R of the frequency domain equalizer by H-1*R 106. The digital input signals passed through the frequency domain equalizer are processed by multiple FFT implementations. Each FFT implementation converts the input time-domain signals into the frequency domain, making it easier to identify and compensate for frequency-based distortions introduced by the communication channel (H) . In the frequency domain, distortions can be viewed as changes in certain frequency components. To counteract these distortions, the system uses the inverse of the channel response (H-1) . The outputs from each FFT implementation represent different segments or aspects of the channel's frequency response. After the FFT outputs are generated, the matrix inversion implementation takes over. This process involves calculating the inverse of the matrix representing the channel  characteristics (H) . The purpose of the matrix inversion is to reverse the impact of the channel distortions on the input signals. The matrix Inversion Implementation represents the relationship between the input and output signals in the frequency domain. By inverting this matrix (H-1) , the system 102 can apply corrective measures to "undo" the effect of the channel. Once the inverse matrix (H-1) is computed, it is multiplied by the residue (R) . The multiplication of H-1 with residue ensures that the signals are not only corrected for channel distortions but are also optimized to reduce noise and improve signal quality. The result of the matrix inversion and multiplication is a set of frequency-domain signals that have been corrected for channel distortions and optimized for noise. The equalized signal is the desired outcome of the frequency domain equalization process. After the equalization, the signals are still in the frequency domain. These equalized outputs are then passed on to the next step, where the Inverse FFT implementations convert the signals back to the time domain for further use or transmission. Using matrix inversion ensures that the channel distortions are accurately reversed. The use of the residue in the multiplication step optimizes the output signal to maximize signal clarity. Processing in the frequency domain reduces complexity, making the system more efficient for high-speed communication systems like SERDES, 200G, or 400G / lane technology.

[0082] At step 312, the method 300 includes processing outputs of the matrix inversion implementation using a plurality of Inverse Fast Fourier Transform implementations of the frequency domain equalizer. The system 102 transforms the frequency-domain signals, which were corrected for distortions and optimized, back into the time domain so they can be further processed or transmitted. At the end of step 310, the signals are in the frequency domain. These signals have undergone matrix inversion, which means the channel effects (r have been equalized (H-1) and optimized with the residue value to improve signal quality by maximizing the SNR. Although these signals are now corrected, they remain in the frequency domain, which isn't directly usable for most digital systems that operate in the time domain. Since the initial signals (before equalization) were converted to the frequency domain using FFT, the IFFT performs the reverse operation. After the corrections have been applied in the frequency domain, the IFFT is used to transform these signals back into a time-domain format that can be used by standard digital systems. The corrections and equalizations performed in the frequency domain (like the application of H-1 and multiplication by R) remain intact during the transformation back into the time domain. Just as the plurality of FFT implementations was used earlier to process different segments or aspects of the input signals, the plurality of IFFT implementations is used here. This ensures efficient and parallel processing, especially for high-bandwidth channels or multi-lane systems like 200G or 400G technologies. Each IFFT implementation operates on different subsets of the frequency-domain data, processing them concurrently. Each IFFT implementation of the plurality of IFFT implementation handles a portion of the frequency-domain data in parallel, ensuring that the system can process high-speed, multi-lane data efficiently. By processing the signals in parallel, the method maintains signal accuracy, reducing the potential for errors that could arise from handling large, complex data streams sequentially. After each IFFT implementation processes its portion of the frequency-domain signals, the outputs are in the time domain. The transformed signals no longer carry the distortions imposed by the original channel (H) since the matrix inversion has compensated for those distortions. Advantageously, the plurality of IFFT implementations ensures that the corrections applied in the frequency domain are carried over into the time domain, maintaining high signal quality. The use of multiple IFFT implementations allows for efficient processing of large data streams, making the system suitable for high-speed environments like 200G or 400G communication systems. Transforming the signal back into the time domain ensures compatibility with traditional digital signal processing systems, which typically operate in the time domain. After the IFFT implementation, DFE or MLSE are used with the founded “R” which relax the MLSE or DFE implementation.

[0083] The steps 302 to 312 are only illustrative, and other alternatives can also be provided where one or more steps are added, one or more steps are removed, or one or more steps are provided in a different sequence without departing from the scope of the claims herein.

[0084] There is provided a computer program comprising instructions that, when executed by a computer system, cause the computer system to implement the method 300. In an example, the instructions are implemented on the computer-readable media, which include, but are not limited to, Electrically Erasable Programmable Read-Only Memory (EEPROM) , Random Access Memory (RAM) , Read-Only Memory (ROM) , Hard Disk Drive (HDD) , Flash memory, a Secure Digital (SD) card, Solid-State Drive (SSD) , a computer-readable storage medium, and / or CPU cache memory.

[0085] FIG. 4 is a diagram illustrating a graphical representation of Symbol Error Rate (SER) results, in accordance with an embodiment of the present disclosure. FIG. 4 is explained in conjunction with elements of FIGs. 1 to 3. With reference to FIG. 4,  there is shown a graphical representation 400 is a semi-logarithmic plot for Symbol Error Rate (SER) . The noise is expressed in the root mean square (RMS) in an abscissa axis (X-axis) . The SER is in a logarithmic scale in an ordinate axis (Y-axis) . SER on a logarithmic scale from 10-6 to 10-1. Noise (RMS) on a linear scale from about “5.5 x 10-3” to “1.5 x 10-3” .

[0086] The graphical representation 400 includes a first curve 402 and a second curve 404. The first curve 402 depicts the performance of the SER performance when traditional MLSE is used and the second curve 404 depicts the SER performance when “1 +R” reduced matrix feedback equalization (RMFE) is used with MLSE. In “1+R” , “1” represents the direct channel response and the "R" represents the residue (i.e., the additional equalization component) . “1+R” together indicates that the equalization is performed by combining the direct channel response (1) with an additional residue (R) .

[0087] As noise decreases, SER improves (i.e., decreases) for both the curves, i.e., the first curve 402 and the second curve 404. At high noise levels, SER is around 10-1. At low noise levels, SER drops to about 10-6. The “1 +R” RMFE with MLSE achieves performance equivalent to traditional MLSE which implies that RMFE with MLSE can match the effectiveness of the traditional MLSE. The graphical representation 400 supports the method 300 does not compromise on SER performance. Both techniques ( “1 +R”RMFE with MLSE and traditional MLSE) show similar noise tolerance, with SER improving as noise decreases. The graphical representation 400 demonstrates that the “1 +R” RMFE with MLSE performs on par with traditional MLSE in terms of SER across various noise conditions. The most significant technical implication is that the “1 +R” RMFE with MLSE implementation performs virtually identically to traditional MLSE implementation across all noise levels. Both implementations ( “1 +R” RMFE with MLSE implementation and traditional MLSE implementation) show similar resilience to noise, with SER improving as noise decreases, which implies that the “1+R” RMFE with MLSE implementation maintains the robust error-correction capabilities of traditional MLSE implementation. The consistent performance across different noise levels suggests that the “1 +R” RMFE with MLSE implementation is scalable and can be applied in various channel conditions. While the SER performance is the same, if the “1 +R” RMFE with MLSE implementation is more efficient in terms of power consumption, it can offer significant advantages over traditional MLSE implementation. At low noise levels (around 1.5 x 10-3 RMS) , both implementations ( “1 +R” RMFE with MLSE implementation and traditional MLSE implementation) achieve an SER of approximately 10-6. The SER improves by about 6 orders of magnitude across noise range. The results suggest that “1 +R” RMFE with MLSE implementation can be a viable alternative in high-speed communication systems. The key result obtained from the graphical representation 400 is that the “1 +R” RMFE with MLSE implementation matches the SER performance of traditional MLSE across a wide range of noise conditions. The equivalence in SER performance, combined with potential advantages in implementation or efficiency suggests that the “1 +R” RMFE with MLSE implementation may be a valuable advancement in equalization technology for high-speed communication systems.

[0088] FIG. 5 is a diagram illustrating a graphical representation of the Detection Error Rate results, in accordance with an embodiment of the present disclosure. FIG. 5 is explained in conjunction with elements of FIGs. 1 to 4. With reference to FIG. 5, there is shown a graphical representation 500 depicting a semi-logarithmic plot for detection error rate (DER) . The noise is measured in root mean square (RMS) in an abscissa axis (X-axis) . The detection Error Rate (DER) is in a logarithmic scale in an ordinate axis (Y-axis) .

[0089] The graphical representation 500 includes a first curve 502 representing value of “R = (1 + (0.5 x 2-3) + 0.125) ” a second curve 504 representing value of “R= 1” , and a third curve 506 representing no DFE implementation.. The graphical representation 500 demonstrates the effectiveness of “1 +R” RMFE approach The first curve 502 outperforms the second curve 504 and the third curve 506When the” R” is more complex (as depicted by first curve 502) some improvement is observed over the second curve 504 and the third curve 506 depicting no DFE implementation (as depicted by the third curve 506) . At lower noise levels, the frequency domain equalizer by H-1*R 106 performs well for all values of “R” (i.e., DER below 10-5) . As noise increases, the performance gap between different implementations becomes more pronounced.

[0090] The graphical representation 500 provides that the technique not only simplifies hardware implementation (by using simpler “R”values) but also significantly improves performance in terms of DER across various noise conditions, which means enhancing high-speed communication systems while reducing complexity and power consumption.

[0091] Modifications to embodiments of the present disclosure described in the foregoing are possible without departing from the scope of the present disclosure as defined by the accompanying claims. Expressions such as "including" , "comprising" , "incorporating" , "have" , "is" used to describe, and claim the present disclosure are intended to be construed in a non-exclusive  manner, namely allowing for items, components or elements not explicitly described also to be present. Reference to the singular is also to be construed to relate to the plural. The word "exemplary" is used herein to mean "serving as an example, instance or illustration" . Any embodiment described as “exemplary” is not necessarily to be construed as preferred or advantageous over other embodiments or to exclude the incorporation of features from other embodiments. The word "optionally" is used herein to mean "is provided in some embodiments and not provided in other embodiments" . It is appreciated that certain features of the present disclosure, which are, for clarity, described in the context of separate embodiments, may also be provided in combination in a single embodiment. Conversely, various features of the invention, which are, for brevity, described in the context of a single embodiment, may also be provided separately or in any suitable combination or as suitable in any other described embodiment of the disclosure.

Claims

1.A method (300) of equalizing a channel in a data communication network, using a frequency domain equalizer (106) that equalizes the channel to H-1*R, the method (300) comprising steps of:(a) receiving digital input signals over a channel (H) at an input of a frequency domain equalizer (106) ;(b) receiving digital input signals representing an inverse of the channel (H-1) at an input of the frequency domain equalizer (106) ;(c) processing the digital input signals received at a) using a plurality of Fast Fourier Transform implementations of the frequency domain equalizer (106) ;(d) processing the digital input signals (H-1) received at b) to find a value of a residue of the frequency domain equalizer (106) , R, that maximizes the Signal-To-Noise-Ratio, SNR;(e) processing the outputs of the plurality of Fast Fourier Transform implementations using a matrix inversion implementation to equalize the channel to H-1*R of the frequency domain equalizer (106) ; and(f) processing outputs of the matrix inversion implementation (112) using a plurality of Inverse Fast Fourier Transform implementations of the frequency domain equalizer (106) .2.The method (300) of claim 1, wherein the method (300) is used in a cellular ecosystem.3.The method (300) of claim 1, wherein the method (300) is used in the SERDES ecosystem.4.The method (300) of claim 1, wherein a plurality of Decision Feedback Equalization, DFE, implementations is provided at respective outputs of the plurality of Inverse Fast Fourier Transform implementations.5.The method (300) of claim 4, wherein a Forward Error Correction implementation is provided at the outputs of the DFE implementations.6.The method (300) of claim 1, wherein the frequency domain equalizer is a SERDES Digital Signal Processing equalizer.7.The method (300) of claim 1, wherein a plurality of Maximum Likelihood Sequence Estimation, MLSE, implementations is provided at respective outputs of the plurality of Inverse Fast Fourier Transform implementations.8.The method (300) of claim 7, wherein a Forward Error Correction implementation is provided at the outputs of the MLSE implementations.9.The method (300) of claim 1, wherein the frequency domain equalizer (106) is applicable to single ended electrical or fiber optic multi-lane modes.10.The method (300) of claim 1, wherein the frequency domain equalizer is applicable to differential electrical or fiber optic multi-lane modes.11.The method (300) of claim 1, wherein the frequency domain equalizer (106) is applicable to 200G / lane technology.12.The method (300) of claim 1, wherein the frequency domain equalizer (106) is applicable to 400G / lane technology and beyond.13.A system (102) comprising means adapted for carrying out all the steps of the method (300) according to any preceding method claim.14.A computer program comprising instructions for carrying out all the steps of the method (300) according to any preceding method claim, when said computer program is executed on a computer system.

Images