Array substrate, display apparatus, and method of fabricating array substrate

Abstract

An array substrate includes a first subpixel, a second subpixel, and a third subpixel. The first subpixel includes a first reflective electrode, a first electrode, and a first microcavity. The second subpixel includes a second reflective electrode, a second electrode, and a second microcavity. The third subpixel includes a third reflective electrode, a third electrode, and a third microcavity. A height of a surface of the first reflective electrode relative to a surface of the base substrate is substantially same as a height of a surface of the second reflective electrode relative to the surface of the base substrate. A height of a surface of the second electrode exposed to a second subpixel aperture relative to the surface of the base substrate is substantially same as a height of a surface of the third electrode exposed to a third subpixel aperture relative to the surface of the base substrate.

Description

ARRAY SUBSTRATE, DISPLAY APPARATUS, AND METHOD OF FABRICATING ARRAY SUBSTRATETECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to an array substrate, a display apparatus, and a method of fabricating an array substrate.BACKGROUND

[0002] Micro OLED displays are becoming increasingly popular in applications requiring high resolution, high pixel density, and superior display quality, such as augmented reality (AR) and virtual reality (VR) devices, wearable electronics, and advanced imaging systems. These displays are favored for their excellent color accuracy, high contrast ratios, and fast response times.SUMMARY

[0003] In one aspect, the present disclosure provides an array substrate, comprising a first subpixel, a second subpixel, and a third subpixel; wherein the first subpixel comprises a first reflective electrode, a first electrode, and a first microcavity between the first reflective electrode and the first electrode; the second subpixel comprises a second reflective electrode, a second electrode, and a second microcavity between the second reflective electrode and the second electrode; the third subpixel comprises a third reflective electrode, a third electrode, and a third microcavity between the third reflective electrode and the third electrode; a height of a surface of the first reflective electrode in the first subpixel relative to a surface of a base substrate is substantially the same as a height of a surface of the second reflective electrode in the second subpixel relative to the surface of the base substrate; and heights of surfaces of at least two of the first reflective electrode, the second reflective electrode, or the third reflective electrode relative to the surface of the base substrate are different from each other; wherein the array substrate further comprises a pixel definition layer; a first subpixel aperture in the first subpixel and extending through the pixel definition layer; a second subpixel aperture in the second subpixel and extending through the pixel definition layer; and a third subpixel aperture in the third subpixel and extending through the pixel definition layer; wherein a height of a surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate is substantially the same as a height of a surface of the third electrode exposed to the third subpixel aperture relative to the surface of the base substrate; and heights of surfaces of at least two of the first electrode, the second electrode, and the third electrode exposed to respective subpixel apertures relative to the surface of the base substrate are different from each other.

[0004] Optionally, a first area of the first subpixel aperture is greater than a second area of the second subpixel aperture, and greater than a third area of the third subpixel aperture.

[0005] Optionally, a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate is different from the height of the surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate.

[0006] Optionally, a difference between a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate and the height of the surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate is in a range of 10 nm to 50 nm.

[0007] Optionally, the array substrate further comprises a sixth insulating layer extending throughout the first subpixel, the second subpixel, and the third subpixel; wherein the sixth insulating layer is in direct contact with the first electrode in the first subpixel, in direct contact with the second electrode in the second subpixel, and in direct contact with the third electrode in the third subpixel; and an orthographic projection of the sixth insulating layer on the base substrate covers an orthographic projection of the first electrode in the first subpixel on the base substrate, covers an orthographic projection of the second electrode in the second subpixel on the base substrate, and covers an orthographic projection of the third electrode in the third subpixel on the base substrate.

[0008] Optionally, the pixel definition layer includes a stacked structure comprising a first sublayer, a second sublayer on the first sublayer, and a third sublayer on a side of the second sublayer away from the first sublayer; along a plane intersecting the first sublayer, the second sublayer, and the third sublayer, and perpendicular to the surface of the base substrate, a portion of the first sublayer between two adjacent subpixel apertures has a first maximum width, a portion of the second sublayer between the two adjacent subpixel apertures has a second maximum width, and a portion of the third sublayer between two adjacent subpixel apertures has a third maximum width; the first maximum width is greater than the second maximum width, and the third maximum width is greater than the second maximum width; and a step difference between the first sublayer and the first electrode is greater than a step difference between the first sublayer and the second electrode.

[0009] Optionally, a difference between a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate and the height of the surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate is substantially the same as a thickness of a portion of the first sublayer of the pixel definition layer in contact with the first electrode of the first subpixel outside a recess.

[0010] Optionally, a first side of the first subpixel abuts a second side of the second subpixel and abuts a third side of the third subpixel; and a width along a first direction of the first side of the first subpixel is substantially the same as a sum of a width along the first direction of the second side of the second subpixel and a width along the first direction of the third side of the third subpixel.

[0011] Optionally, a height of a surface of the third reflective electrode in the third subpixel relative to the surface of the base substrate is greater than the height of the surface of the first reflective electrode in the first subpixel relative to a surface of the base substrate, and greater than the height of the surface of the second reflective electrode in the second subpixel relative to the surface of the base substrate.

[0012] Optionally, a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate is less than a height of a surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate.

[0013] Optionally, a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate is less than or equal to the height of the surface of the third electrode exposed to the third subpixel aperture relative to the surface of the base substrate.

[0014] Optionally, the height of the surface of the third electrode exposed to the third subpixel aperture relative to the surface of the base substrate is equal to or less than the height of the surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate.

[0015] Optionally, a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate is less than the height of the surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate, and less than the height of the surface of the third electrode exposed to the third subpixel aperture relative to the surface of the base substrate.

[0016] Optionally, a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate is less than the height of the surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate, and is substantially the same as the height of the surface of the third electrode exposed to the third subpixel aperture relative to the surface of the base substrate.

[0017] Optionally, the array substrate further comprises a recess in the first subpixel recessing into the sixth insulating layer, the recess being absent in the second subpixel, and absent in the third subpixel.

[0018] Optionally, a first portion of the first electrode of the first subpixel is in the recess; a second portion of the first electrode of the first subpixel is outside the recess; the pixel definition layer is at least partially in contact with the second portion of the first electrode of the first subpixel; and an orthographic projection of the pixel definition layer on the base substrate covers an orthographic projection of the second portion of the first electrode of the first subpixel outside the recess on the base substrate, and is substantially non-overlapping with an orthographic projection of the first portion of the first electrode of the first subpixel in the recess on the base substrate.

[0019] Optionally, the pixel definition layer includes a stacked structure comprising a first sublayer, a second sublayer on the first sublayer, and a third sublayer on a side of the second sublayer away from the first sublayer; along a plane intersecting the first sublayer, the second sublayer, and the third sublayer, and perpendicular to the surface of the base substrate, a portion of the first sublayer between two adjacent subpixel apertures has a first maximum width, a portion of the second sublayer between the two adjacent subpixel apertures has a second maximum width, and a portion of the third sublayer between two adjacent subpixel apertures has a third maximum width; the first maximum width is greater than the second maximum width, and the third maximum width is greater than the second maximum width; and an orthographic projection of the first sublayer of the pixel definition layer on the base substrate covers an orthographic projection of the second portion of the first electrode of the first subpixel outside a recess on the base substrate, and is substantially non-overlapping with an orthographic projection of the first portion of the first electrode of the first subpixel in the recess on the base substrate.

[0020] Optionally, the array substrate further comprises a second insulating layer; a third insulating layer on a side of the second insulating layer away from the base substrate; a fourth insulating layer on a side of the third insulating layer away from the base substrate, the fourth insulating layer being in the second subpixel, at least partially absent in the first subpixel, and at least partially absent in the third subpixel; wherein the first electrode extends through the fifth insulating layer, the third insulating layer, and the second insulating layer, to connect to the first reflective electrode; the second electrode extends through the fifth insulating layer, the fourth insulating layer, the third insulating layer, and the second insulating layer, to connect to the second reflective electrode; and the third electrode extends through the fifth insulating layer, to connect to the third reflective electrode.

[0021] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate.

[0022] In another aspect, the present disclosure provides a method of fabricating an array substrate, comprising forming a first subpixel, forming a second subpixel, and forming a third subpixel; wherein forming the first subpixel comprises forming a first reflective electrode, forming a first electrode, and forming a first microcavity between the first reflective electrode and the first electrode; forming the second subpixel comprises forming a second reflective electrode, forming a second electrode, and forming a second microcavity between the second reflective electrode and the second electrode; and forming the third subpixel comprises forming a third reflective electrode, forming a third electrode, and forming a third microcavity between the third reflective electrode and the third electrode; wherein a height of a surface of the first reflective electrode in the first subpixel relative to a surface of a base substrate is substantially the same as a height of a surface of the second reflective electrode in the second subpixel relative to the surface of the base substrate; and heights of surfaces of at least two of the first reflective electrode, the second reflective electrode, or the third reflective electrode relative to the surface of the base substrate are different from each other; wherein the method further comprises forming a pixel definition layer; forming a first subpixel aperture in the first subpixel and extending through the pixel definition layer; forming a second subpixel aperture in the second subpixel and extending through the pixel definition layer; and forming a third subpixel aperture in the third subpixel and extending through the pixel definition layer; wherein a height of a surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate is substantially the same as a height of a surface of the third electrode exposed to the third subpixel aperture relative to the surface of the base substrate; and heights of surfaces of at least two of the first electrode, the second electrode, and the third electrode exposed to respective subpixel apertures relative to the surface of the base substrate are different from each other.

[0023] BRIEF DESCRIPTION OF THE FIGURES

[0024] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0025] FIG. 1 shows correlation between a thickness of a buffer layer and a reflectivity of a first subpixel in an array substrate in some embodiments according to the present disclosure.

[0026] FIG. 2 shows correlation between a thickness of a buffer layer and a reflectivity of a second subpixel in an array substrate in some embodiments according to the present disclosure.

[0027] FIG. 3 shows correlation between a thickness of a buffer layer and a reflectivity of a third subpixel in an array substrate in some embodiments according to the present disclosure.

[0028] FIG. 4 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0029] FIG. 5 is a schematic diagram illustrating the structure of a sixth insulating layer in an array substrate in some embodiments according to the present disclosure.

[0030] FIG. 6 is a plan view of a sixth insulating layer in an array substrate in some embodiments according to the present disclosure.

[0031] FIG. 7 is a schematic diagram illustrating an arrangement of subpixels in an array substrate in some embodiments according to the present disclosure.

[0032] FIG. 8A to FIG. 8K illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure.

[0033] FIG. 9 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0034] FIG. 10A to FIG. 10I illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure.

[0035] FIG. 11 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0036] FIG. 12A to FIG. 12I illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0037] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0038] In micro organic light emitting diode (OLED) microdisplay products, the optimal matching wavelengths for different colors (e.g., red, green, and blue) vary due to differences in their wavelengths. In weak microcavity structure products, the cavity lengths for subpixels of different colors (e.g., red, green, and blue subpixels) are of equal height, which limits the ability to fully utilize the microcavity effect to enhance light efficiency.

[0039] Certain related micro OLED display panels maintain a consistent height for the anodes of subpixels of different colors and uses silicon oxide as a buffer layer to achieve different microcavity heights for subpixels of different colors. FIG. 1 shows correlation between a thickness of a buffer layer and a reflectivity of a first subpixel in an array substrate in some embodiments according to the present disclosure. FIG. 2 shows correlation between  a thickness of a buffer layer and a reflectivity of a second subpixel in an array substrate in some embodiments according to the present disclosure. FIG. 3 shows correlation between a thickness of a buffer layer and a reflectivity of a third subpixel in an array substrate in some embodiments according to the present disclosure. In one example, the first subpixel sp1 is a subpixel of a red color, the second subpixel sp2 is a subpixel of a green color, and the third subpixel sp3 is a subpixel of a blue color.

[0040] This architecture has a simple process flow, requires fewer masks, and offers higher stability and controllability of the anode process. Given that the strong microcavity structure is highly sensitive to changes in microcavity thickness, this architecture primarily controls microcavity thickness through chemical vapor deposition, avoiding the impact of etching or other processes on microcavity thickness stability. However, due to significant differences in the optimal microcavity thickness required for subpixels of different colors, the heights of silicon oxide buffer layers in the subpixels of different colors are inconsistent, resulting in an uneven final anode structure before vapor deposition. The maximum step difference between the subpixels of different colors can be quite large (depending on different node selections, the maximum step difference is generally greater than  ) . Since organic materials have poor step coverage, such high step differences can severely impact the proper overlay of electroluminescent organic materials at the step difference points. Additionally, the silicon-based microdisplay structure generally has high resolution, meaning the buffer region available for device slope climbing between the subpixels of different colors is significantly reduced compared to large-size displays, further increasing the risk of device distortion and affecting overall device leakage stability. This poses significant obstacles to product stability and improvements in low gray scale leakage.

[0041] Other related micro OLED display panels have different heights for the anodes of subpixels of different colors, and employs a grinding process to achieve a uniform anode surface height. This architecture has a flat anode structure, ensuring no distortion risk during electroluminescent device vapor deposition and thus controlling the final product's leakage stability. However, to ensure a flat anode structure, this architecture involves multiple chemical mechanical polishing grinding and etching steps, making the process flow relatively complex. This architecture requires at least three more masks than the previous architecture. Moreover, due to multiple chemical mechanical polishing grinding and etching steps, the microcavity thickness is affected by various deposition / chemical mechanical polishing / etching processes multiple times. Any slight fluctuation in one of these steps can greatly affect the overall microcavity thickness of the final subpixel, leading to lower process stability compared to the previous architecture. The process window is smaller, and there is a significant yield loss in actual production.

[0042] The array substrate according to the present disclosure addresses these limitations by controlling the height differences between the anode and cathode of subpixels of different colors to match the optimal cavity length for each subpixel. The array substrate according to the present disclosure can improve the efficiency of electroluminescent devices by approximately threefold compared to the weak microcavity structure.

[0043] Accordingly, the present disclosure provides, inter alia, an array substrate, a display apparatus, and a method of fabricating an array substrate that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides an array substrate. In some embodiments, the array substrate includes a first subpixel, a second subpixel, and a third subpixel. Optionally, the first subpixel comprises a first reflective electrode, a first anode, and a first microcavity between the first reflective electrode and the first anode. Optionally, the second subpixel comprises a second reflective electrode, a second anode, and a second microcavity between the second reflective electrode and the second anode. Optionally, the third subpixel comprises a third reflective electrode, a third anode, and a third microcavity between the third reflective electrode and the third anode. Optionally, a third height of a surface of the third reflective electrode in a third subpixel relative to the surface of the base substrate is different from a first height of a surface of the first reflective electrode in a first subpixel relative to a surface of the base substrate, and is different from a second height of a surface of the second reflective electrode in a second subpixel relative to the surface of the base substrate.

[0044] FIG. 4 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 4, the array substrate in some embodiments includes a base substrate BS; a signal line layer SLL on the base substrate BS;a first insulating layer IN1 on the base substrate BS and spacing apart signal lines of the signal line layer SLL; a second insulating layer IN2 on a side of the first insulating layer IN1 away from the base substrate BS; a first reflective electrode RE1 in a first subpixel sp1 and a second reflective electrode RE2 in a second subpixel sp2 on a side of the second insulating layer IN2 away from the base substrate BS, the first reflective electrode RE1 and the second reflective electrode RE2 extending through the second insulating layer IN2 and connected to signal lines in the signal line layer, respectively; a third insulating layer IN3 on a side of the second insulating layer IN2 away from the base substrate BS, the first reflective electrode RE1 and the second reflective electrode RE2 extending through the third insulating layer IN3; a fourth insulating layer IN4 on a side of the third insulating layer IN3, the first reflective electrode RE1, and the second reflective electrode RE2 away from the base substrate BS; a third reflective electrode RE3 in a third subpixel sp3 on a side of the fourth insulating layer IN4 away from the base substrate BS, the third reflective electrode RE3 extending through the fourth insulating layer IN4, the third insulating layer IN3, and the second insulating layer  IN2 and connected to a signal line in the signal line layer SLL; a fifth insulating layer IN5 on a side of the fourth insulating layer IN4 away from the base substrate BS, the third reflective electrode RE3 extending through the fifth insulating layer IN5; a sixth insulating layer IN6 on a side of the fifth insulating layer IN5 and the third reflective electrode RE3 away from the base substrate BS; a first electrode (e.g., a first anode AD1) in a first subpixel sp1, a second electrode (e.g., a second anode AD2) in a second subpixel sp2, a third electrode (e.g., a third anode AD3) in a third subpixel sp3 on a side of the sixth insulating layer IN6 away from the base substrate BS, the first anode AD1, the second anode AD2, and the third anode AD3 extending through the sixth insulating layer IN6, the fifth insulating layer IN5, the fourth insulating layer IN4, the third insulating layer IN3, and the second insulating layer IN2, and connected to signal lines in the signal line layer SLL, respectively; and a pixel definition layer PDL on a side of the first anode AD1, the second anode AD2, the third anode AD3 away from the base substrate BS, and defining a first subpixel aperture SA1, a second subpixel aperture SA2, and a third subpixel aperture SA3.

[0045] In some embodiments, the array substrate includes a first microcavity between the first reflective electrode RE1 and the first anode AD1, a second microcavity between the second reflective electrode RE2 and the second anode AD2, and a third microcavity between the third reflective electrode RE3 and the third anode AD3. In some embodiments, the first microcavity has a first optical path length, the second microcavity has a second optical path length, and the third microcavity has a third optical path length. In some embodiments, the first optical path length, the second optical path length, and the third optical path length are different from each other. Optionally, the second optical path length is greater than the first optical path length, and the first optical path length is greater than the third optical path length. When an optical path length of a microcavity between a respective reflective electrode and a respective electrode (e.g., a cathode) satisfies the following condition:

[0046] the emitted light having a central wavelength λ undergoes constructive interference, leading to an increase in brightness; wherein h stands for the optical path length, n is a positive integer, N stands for an effective refractive index of the microcavity, and λ stands for the central wavelength of a corresponding sub-pixel.

[0047] In some embodiments, a combined surface comprising surfaces of the first reflective electrode RE1, the second reflective electrode RE2, and the third insulating layer IN3 are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) flat. In some embodiments, a combined surface comprising surfaces of the third reflective electrode RE3 and the fifth insulating layer IN5 are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) flat.

[0048] In some embodiments, a first height h1 of a surface of the first reflective electrode RE1 in a first subpixel sp1 relative to a surface of the base substrate BS is substantially the same as a second height h2 of a surface of the second reflective electrode RE2 in a second subpixel sp2 relative to the surface of the base substrate BS. In some embodiments, a third height h3 of a surface of the third reflective electrode RE3 in a third subpixel sp3 relative to the surface of the base substrate BS is different from the first height h1, and different from the second height h2. In some embodiments, a third height h3 of a surface of the third reflective electrode RE3 in a third subpixel sp3 relative to the surface of the base substrate BS is greater than the first height h1, and greater than the second height h2. Optionally, the first subpixel sp1, the second subpixel sp2, and the third subpixel sp3 are subpixels of three different colors, respectively. As used herein, the term “substantially the same” refers to a difference between two values not exceeding 10%of a base value (e.g., one of the two values) , e.g., not exceeding 8%, not exceeding 6%, not exceeding 4%, not exceeding 2%, not exceeding 1%, not exceeding 0.5%, not exceeding 0.1%, not exceeding 0.05%, and not exceeding 0.01%, of the base value.

[0049] In some embodiments, the array substrate includes a first subpixel aperture SA1 in the first subpixel sp1 and extending through the pixel definition layer PDL, a second subpixel aperture SA2 in the second subpixel sp2 and extending through the pixel definition layer PDL, and a third subpixel aperture SA3 in the third subpixel sp3 and extending through the pixel definition layer PDL. In some embodiments, a first area of the first subpixel aperture SA1 is greater than a second area of the second subpixel aperture SA2, and greater than a third area of the third subpixel aperture SA3. The first subpixel aperture SA1 is configured to at least partially receive one or more light emitting layers of the first subpixel sp1, the second subpixel aperture SA2 is configured to at least partially receive one or more light emitting layers of the second subpixel sp2, and the third subpixel aperture SA3 is configured to at least partially receive one or more light emitting layers of the third subpixel sp3.

[0050] The inventors of the present disclosure discover that, given that the manufacturing precision of panel factories is far inferior to that of wafer fabs, making the first area of the first subpixel aperture SA1 greater than the second area of the second subpixel aperture SA2, and greater than the third area of the third subpixel aperture SA3 allows for the full utilization of the high precision of semiconductor processes in wafer fabs to achieve this design.

[0051] In some embodiments, a fifth height h5 of a surface of a second anode AD2 exposed to the second subpixel aperture SA2 relative to the surface of the base substrate BS is substantially the same as a sixth height h6 of a surface of a third anode AD3 exposed to the third subpixel aperture SA3 relative to the surface of the base substrate BS. In some embodiments, a fourth height h4 of a surface of a first anode AD1 exposed to the first subpixel aperture SA1 relative to the surface of the base substrate BS is different from the  fifth height h5, and different from the sixth height h6. In some embodiments, a fourth height h4 of a surface of a first anode AD1 exposed to the first subpixel aperture SA1 relative to the surface of the base substrate BS is less than the fifth height h5, and less than the sixth height h6.

[0052] The inventors of the present disclosure discover that, by having the first height h1 and the second height h2 substantially the same, and having the fifth height h5 and the sixth height h6 substantially the same, manufacturing difficulty of the reflective electrodes can be significantly reduced, and the step difference of the insulating layer can be minimized, thereby improving uniformity in the array substrate as compared to the related array substrates.

[0053] In some embodiments, a difference between the fourth height h4 and the fifth height h5 is in a range of 10 nm to 50 nm, e.g., 10 nm to 15 nm, 15 nm to 20 nm, 20 nm to 25 nm, 25 nm to 30 nm, 30 nm to 35 nm, 35 nm to 40 nm, 40 nm to 45 nm, or 45 nm to 50 nm. In one example, the difference between the fourth height h4 and the fifth height h5 is 20 nm. In some embodiments, a difference between the fourth height h4 and the sixth height h6 is in a range of 10 nm to 50 nm, e.g., 10 nm to 15 nm, 15 nm to 20 nm, 20 nm to 25 nm, 25 nm to 30 nm, 30 nm to 35 nm, 35 nm to 40 nm, 40 nm to 45 nm, or 45 nm to 50 nm. In one example, the difference between the fourth height h4 and the sixth height h6 is 20 nm. The inventors of the present disclosure discover that, by having the height difference in these ranges, process feasibility can be better ensured.

[0054] In some embodiments, the sixth insulating layer IN6 extends throughout the first subpixel sp1, the second subpixel sp2, and the third subpixel sp3. Optionally, the sixth insulating layer IN6 is in direct contact with the first anode AD1 in the first subpixel sp1, in direct contact with the second anode AD2 in the second subpixel sp2, and in direct contact with the third anode AD3 in the third subpixel sp3. Optionally, an orthographic projection of the sixth insulating layer IN6 on the base substrate BS covers an orthographic projection of the first anode AD1 in the first subpixel sp1 on the base substrate BS, covers an orthographic projection of the second anode AD2 in the second subpixel sp2 on the base substrate BS, and covers an orthographic projection of the third anode AD3 in the third subpixel sp3 on the base substrate BS.

[0055] FIG. 5 is a schematic diagram illustrating the structure of a sixth insulating layer in an array substrate in some embodiments according to the present disclosure. FIG. 6 is a plan view of a sixth insulating layer in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 4 to FIG. 6, the array substrate in some embodiments includes a recess RS in the first subpixel sp1 recessing into the sixth insulating layer IN6. The recess RS is absent in the second subpixel sp2, and absent in the third subpixel sp3.

[0056] In some embodiments, a first portion of the first anode AD1 of the first subpixel sp1 is in the recess RS, rendering the fourth height h4 less than the fifth height h5 and less than the sixth height h6. In some embodiments, a second portion of the first anode AD1 of the first subpixel sp1 is outside the recess RS. The pixel definition layer PDL is at least partially in contact with the second portion of the first anode AD1 of the first subpixel sp1. Throughout the first subpixel sp1, the second subpixel sp2, and the third subpixel sp3, the pixel definition layer PDL has a substantially uniform height relative to the surface of the base substrate.

[0057] In some embodiments, an orthographic projection of the pixel definition layer PDL on the base substrate BS covers an orthographic projection of the second portion of the first anode AD1 of the first subpixel sp1 outside the recess RS on the base substrate BS, and is substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the first portion of the first anode AD1 of the first subpixel sp1 in the recess RS on the base substrate BS. Throughout the first subpixel sp1, the second subpixel sp2, and the third subpixel sp3, the pixel definition layer PDL has a substantially uniform height relative to the surface of the base substrate.

[0058] In some embodiments, the pixel definition layer PDL includes an undercut structure. In some embodiments, the pixel definition layer PDL includes a stacked structure comprising a first sublayer SL1, a second sublayer SL2 on the first sublayer SL1, and a third sublayer SL3 on a side of the second sublayer SL2 away from the first sublayer SL1. In some embodiments, along a plane intersecting the first sublayer SL1, the second sublayer SL2, and the third sublayer SL3, and perpendicular to a surface of the base substrate BS, a portion of the first sublayer SL1 between two adjacent subpixel apertures has a first maximum width w1, a portion of the second sublayer SL2 between the two adjacent subpixel apertures has a second maximum width w2, and a portion of the third sublayer SL3 between two adjacent subpixel apertures has a third maximum width w3. Optionally, the first maximum width w1 is greater than the second maximum width w2 by at least 5% (e.g., by at least 10%, by at least 15%, by at least 20%, or by at least 25%) , and the third maximum width w3 is greater than the second maximum width w2 by at least 5% (e.g., by at least 10%, by at least 15%, by at least 20%, or by at least 25%) .

[0059] In some embodiments, an orthographic projection of the first sublayer SL1 of the pixel definition layer PDL on the base substrate BS covers an orthographic projection of the second portion of the first anode AD1 of the first subpixel sp1 outside the recess RS on the base substrate BS, and is substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) non-overlapping with an orthographic projection of the first portion of the first anode AD1 of the first subpixel sp1 in the recess RS on the base substrate BS. Throughout the first subpixel sp1, the second subpixel sp2, and the third subpixel sp3,  the pixel definition layer PDL has a substantially uniform height relative to the surface of the base substrate.

[0060] In some embodiments, a difference between the fourth height h4 and the fifth height h5 is substantially the same as a thickness of a portion of the first sublayer SL1 of the pixel definition layer PDL in contact with the second portion of the first anode AD1 of the first subpixel sp1 outside the recess RS. This better ensures manufacturing uniformity and prevents the anode of the first subpixel from cracking during slope climbing.

[0061] FIG. 7 is a schematic diagram illustrating an arrangement of subpixels in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 7, the array substrate in some embodiments includes a first subpixel sp1, a second subpixel sp2, and a third subpixel sp3. In some embodiments, the first subpixel sp1, the second subpixel sp2, and the third subpixel sp3 are subpixels of three different colors, respectively. In one example, the first subpixel sp1 is a subpixel of a blue color, the second subpixel sp2 is a subpixel of a red color, and the third subpixel sp3 is a subpixel of a green color.

[0062] In some embodiments, a first side of the first subpixel sp1 abuts a second side of the second subpixel sp2 and abuts a third side of the third subpixel sp3. Optionally, a width along a first direction DR1 of the first side of the first subpixel sp1 is substantially the same as a sum of a width along the first direction DR1 of the second side of the second subpixel sp2 and a width along the first direction DR1 of the third side of the third subpixel sp3. A first area of the first subpixel aperture is greater than a second area of the second subpixel aperture, and greater than a third area of the third subpixel aperture.

[0063] FIG. 8A to FIG. 8K illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 8A, the method includes forming a signal line layer SLL on a base substrate BS. In some embodiments, forming the signal line layer SLL includes physical vapor deposition of a conductive material on the base substrate BS, photoresist coating, exposure and development, followed by an etching process to form signal lines in the signal line layer SLL.

[0064] Referring to FIG. 8B, the method in some embodiments further includes forming a first insulating layer IN1 on the base substrate BS. In some embodiments, forming the first insulating layer IN1 includes depositing an insulating material (e.g., silicon oxide) on the base substrate BS, followed by a chemical mechanical polishing planarization process to obtain the first insulating layer IN1. The first insulating layer IN1 fills in the space between adjacent signal lines in the signal line layer SLL.

[0065] Referring to FIG. 8C, the method in some embodiments further includes forming a second insulating layer IN2 on a side of the first insulating layer IN1 away from the base substrate BS; and forming a first via v1 and a second via v2 extending through the second  insulating layer IN2 and connected to signal lines in the signal line layer, respectively. In some embodiments, forming the second insulating layer IN2, the via v1, and the second via v2 includes depositing an insulating material (e.g., silicon oxide) , followed by photoresist coating, exposure and development, and dry etching of via holes. The method further includes performing a chemical mechanical polishing planarization process to ensure the surface of the second insulating layer IN2 is flat, thereby ensuring consistent optical path length cycles for respective subpixels.

[0066] Referring to FIG. 8D, the method in some embodiments further includes forming a first reflective electrode RE1 and a second reflective electrode RE2 on a side of the second insulating layer IN2 away from the base substrate BS, the first reflective electrode RE1 and the second reflective electrode RE2 extending through the second insulating layer IN2 and connected to signal lines in the signal line layer, respectively. In some embodiments, forming the first reflective electrode RE1 and the second reflective electrode RE2 includes performing physical vapor deposition of one or more conductive materials (e.g., titanium and aluminum) . The first reflective electrode RE1 and the second reflective electrode RE2 have substantially the same height relative to a surface of the base substrate BS, reducing the manufacturing difficulty of the reflective electrodes. Having reflective electrodes at the same height minimizes reflectance loss, thereby maximizing the reflectivity of the anode.

[0067] In some embodiments, the first reflective electrode RE1 may be formed in two steps. First, a conductive material is filled in the first via v1, and a chemical mechanical polishing planarization process is performed to planarize the surface of the second insulating layer IN2. Second, a conductive material is deposited by performing physical vapor deposition on the conductive material filled in the first via v1. In some embodiments, the second reflective electrode RE2 may be formed in two steps. First, a conductive material is filled in the second via v2, and a chemical mechanical polishing planarization process is performed to planarize the surface of the second insulating layer IN2. Second, a conductive material is deposited by performing physical vapor deposition on the conductive material filled in the second via v2.

[0068] Referring to FIG. 8E, the method in some embodiments further includes forming a third insulating layer IN3 on a side of the second insulating layer IN2 away from the base substrate BS, the first reflective electrode RE1 and the second reflective electrode RE2 extending through the third insulating layer IN3. In some embodiments, forming the third insulating layer IN3 includes performing a chemical vapor deposition process to deposit an insulating material (e.g., silicon oxide) on the second insulating layer IN2, followed by a chemical mechanical polishing planarization process until surfaces of the first reflective electrode RE1 and the second reflective electrode RE2 are exposed.

[0069] Referring to FIG. 8F, the method in some embodiments further includes forming a fourth insulating layer IN4 on a side of the third insulating layer IN3, the first reflective electrode RE1, and the second reflective electrode RE2 away from the base substrate BS; and forming a third via v3 extending through the fourth insulating layer IN4, the third insulating layer IN3, and the second insulating layer IN2. In some embodiments, forming the fourth insulating layer IN4 and the third via v3 includes depositing an insulating material (e.g., silicon oxide) on the third insulating layer IN3, the first reflective electrode RE1, and the second reflective electrode RE2, followed by etching a via hole extending through the fourth insulating layer IN4, the third insulating layer IN3, and the second insulating layer IN2. The method further includes, subsequent to forming the third via v3, performing a chemical mechanical polishing planarization process to ensure the flatness of the fourth insulating layer IN4.

[0070] Referring to FIG. 8G, the method in some embodiments further includes forming a third reflective electrode RE3 on a side of the fourth insulating layer IN4 away from the base substrate BS, the third reflective electrode RE3 extending through the fourth insulating layer IN4, the third insulating layer IN3, and the second insulating layer IN2 and connected to a signal line in the signal line layer SLL. In some embodiments, forming the third reflective electrode RE3 includes performing physical vapor deposition of one or more conductive materials (e.g., titanium and aluminum) . The third reflective electrode RE3 has a substantially the same thickness as the first reflective electrode RE1 and the second reflective electrode RE2.

[0071] In some embodiments, the third reflective electrode RE3 may be formed in two steps. First, a conductive material is filled in the third via v3, and a chemical mechanical polishing planarization process is performed to planarize the surface of the fourth insulating layer IN4. Second, a conductive material is deposited by performing physical vapor deposition on the conductive material filled in the third via v3.

[0072] Referring to FIG. 8H, the method in some embodiments further includes forming a fifth insulating layer IN5 on a side of the fourth insulating layer IN4 away from the base substrate BS, the third reflective electrode RE3 extending through the fifth insulating layer IN5. In some embodiments, forming the fifth insulating layer IN5 includes performing a chemical vapor deposition process to deposit an insulating material (e.g., silicon oxide) on the fourth insulating layer IN4, followed by a chemical mechanical polishing planarization process until a surface of the third reflective electrode RE3 is exposed. In one example, a thickness of the insulating material deposited is greater than a thickness of the third reflective electrode RE3 by 300 to

[0073] Referring to FIG. 8I, the method in some embodiments further includes forming a sixth insulating layer IN6 on a side of the fifth insulating layer IN5 and the third reflective electrode RE3 away from the base substrate BS; and forming a fourth via v4, a fifth via v5, and a sixth via v6 extending through the sixth insulating layer IN6, the fifth insulating layer IN5, the fourth insulating layer IN4, the third insulating layer IN3, and the second insulating layer IN2. In some embodiments, forming the sixth insulating layer IN6, the fourth via v4, the fifth via v5, and the sixth via v6 includes depositing an insulating material (e.g., silicon oxide) on the fifth insulating layer IN5 and the third reflective electrode RE3, followed by etching via holes extending through the sixth insulating layer IN6, the fifth insulating layer IN5, the fourth insulating layer IN4, the third insulating layer IN3, and the second insulating layer IN2. The method further includes, subsequent to forming the fourth via v4, the fifth via v5, and the sixth via v6, performing a chemical mechanical polishing planarization process to ensure the flatness of the sixth insulating layer IN6.

[0074] Referring to FIG. 8J, the method in some embodiments further includes forming a recess RS extending into the sixth insulating layer IN6. In some embodiments, forming the recess RS includes photoresist coating, exposure, development, and etching processes.

[0075] Referring to FIG. 8K, the method in some embodiments further includes forming a first anode AD1, a second anode AD2, a third anode AD3 on a side of the sixth insulating layer IN6 away from the base substrate BS, the first anode AD1, the second anode AD2, and the third anode AD3 extending through the sixth insulating layer IN6, the fifth insulating layer IN5, the fourth insulating layer IN4, the third insulating layer IN3, and the second insulating layer IN2, and connected to signal lines in the signal line layer SLL, respectively. In one example, the first anode AD1, the second anode AD2, and the third anode AD3 include a transparent metal oxide material such as indium tin oxide. In some embodiments, the method includes depositing a conductive material, photoresist coating, exposure, development, and etching processes.

[0076] In some embodiments, the first anode AD1 may be formed in two steps. First, a conductive material is filled in the fourth via v4, and a chemical mechanical polishing planarization process is performed to planarize the surface of the sixth insulating layer IN6. Second, a conductive material is deposited by performing physical vapor deposition on the conductive material filled in the fourth via v4. In some embodiments, the second anode AD2 may be formed in two steps. First, a conductive material is filled in the fifth via v5, and a chemical mechanical polishing planarization process is performed to planarize the surface of the sixth insulating layer IN6. Second, a conductive material is deposited by performing physical vapor deposition on the conductive material filled in the fifth via v5. In some embodiments, the third anode AD3 may be formed in two steps. First, a conductive material is filled in the sixth via v6, and a chemical mechanical polishing planarization process is  performed to planarize the surface of the sixth insulating layer IN6. Second, a conductive material is deposited by performing physical vapor deposition on the conductive material filled in the sixth via v6.

[0077] Referring to FIG. 4, the method in some embodiments further includes forming a pixel definition layer PDL on a side of the first anode AD1, the second anode AD2, the third anode AD3 away from the base substrate BS, and defining a first subpixel aperture SA1, a second subpixel aperture SA2, and a third subpixel aperture SA3.

[0078] FIG. 9 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 9, the array substrate in some embodiments includes a base substrate BS; a first reflective electrode RE1 in a first subpixel sp1, a second reflective electrode RE2 in a second subpixel sp2, a connecting electrode CE in a third subpixel sp3 on the base substrate BS; a first insulating layer IN1 on the base substrate BS and spacing apart the first reflective electrode RE1, the second reflective electrode RE2, and the connecting electrode CE; a second insulating layer IN2 on a side of the first insulating layer IN1, the first reflective electrode RE1, the second reflective electrode RE2, and the connecting electrode CE away from the base substrate BS; a relay electrode RL extending through the second insulating layer IN2 and connected to the connecting electrode CE; a third reflective electrode RE3 in the third subpixel sp3 on a side of the second insulating layer IN2 away from the base substrate BS, and connected to the relay electrode RL; a third insulating layer IN3 on a side of the second insulating layer IN2 away from the base substrate BS; a fourth insulating layer IN4 on a side of the third insulating layer IN3 away from the base substrate BS, the fourth insulating layer IN4 being in the second subpixel sp2, at least partially absent in the first subpixel sp1, and at least partially absent in the third subpixel sp3; a fifth insulating layer IN5 on a side of the fourth insulating layer IN4 and the third insulating layer IN3 away from the base substrate BS, the fifth insulating layer IN5 extending throughout the first subpixel sp1, the second subpixel sp2, and the third subpixel sp3; a first anode AD1 in the first subpixel sp1, a second anode AD2 in the second subpixel sp2, and a third anode AD3 in the third subpixel sp3 on a side of the fifth insulating layer IN5 away from the base substrate BS; and a pixel definition layer PDL on a side of the first anode AD1, the second anode AD2, the third anode AD3 away from the base substrate BS, and defining a first subpixel aperture SA1, a second subpixel aperture SA2, and a third subpixel aperture SA3. In one example, the first subpixel sp1 is a subpixel of a green color, the second subpixel sp2 is a subpixel of a red color, and the third subpixel sp3 is a subpixel of a blue color.

[0079] In some embodiments, the array substrate includes a first microcavity between the first reflective electrode RE1 and the first anode AD1, a second microcavity between the second reflective electrode RE2 and the second anode AD2, and a third microcavity between  the third reflective electrode RE3 and the third anode AD3. In some embodiments, the first microcavity has a first optical path length, the second microcavity has a second optical path length, and the third microcavity has a third optical path length. In some embodiments, the first optical path length, the second optical path length, and the third optical path length are different from each other. Optionally, the second optical path length is greater than the first optical path length, and the first optical path length is greater than the third optical path length.

[0080] In some embodiments, the first anode AD1 extends through the fifth insulating layer IN5, the third insulating layer IN3, and the second insulating layer IN2, and is connected to the first reflective electrode RE1. In some embodiments, the second anode AD2 extends through the fifth insulating layer IN5, the fourth insulating layer IN4, the third insulating layer IN3, and the second insulating layer IN2, and is connected to the second reflective electrode RE2. In some embodiments, the third anode AD3 extends through the fifth insulating layer IN5, and is connected to the third reflective electrode RE3.

[0081] In some embodiments, a combined surface comprising surfaces of the first reflective electrode RE1, the second reflective electrode RE2, the connecting electrode CE, and the first insulating layer IN1 are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) flat. In some embodiments, a combined surface comprising surfaces of the third reflective electrode RE3 and the third insulating layer IN3 are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) flat.

[0082] In some embodiments, a first height h1 of a surface of the first reflective electrode RE1 in a first subpixel sp1 relative to a surface of the base substrate BS is substantially the same as a second height h2 of a surface of the second reflective electrode RE2 in a second subpixel sp2 relative to the surface of the base substrate BS. In some embodiments, a third height h3 of a surface of the third reflective electrode RE3 in a third subpixel sp3 relative to the surface of the base substrate BS is different from the first height h1, and different from the second height h2. In some embodiments, a third height h3 of a surface of the third reflective electrode RE3 in a third subpixel sp3 relative to the surface of the base substrate BS is greater than the first height h1, and greater than the second height h2. Optionally, the first subpixel sp1, the second subpixel sp2, and the third subpixel sp3 are subpixels of three different colors, respectively.

[0083] In some embodiments, the array substrate includes a first subpixel aperture SA1 in the first subpixel sp1 and extending through the pixel definition layer PDL, a second subpixel aperture SA2 in the second subpixel sp2 and extending through the pixel definition layer PDL, and a third subpixel aperture SA3 in the third subpixel sp3 and extending through the pixel  definition layer PDL. The first subpixel aperture SA1 is configured to at least partially receive one or more light emitting layers of the first subpixel sp1, the second subpixel aperture SA2 is configured to at least partially receive one or more light emitting layers of the second subpixel sp2, and the third subpixel aperture SA3 is configured to at least partially receive one or more light emitting layers of the third subpixel sp3.

[0084] In some embodiments, a fourth height h4 of a surface of a first anode AD1 exposed to the first subpixel aperture SA1 relative to the surface of the base substrate BS is different from a fifth height h5 of a surface of a second anode AD2 exposed to the second subpixel aperture SA2 relative to the surface of the base substrate BS. In some embodiments, a fourth height h4 of a surface of a first anode AD1 exposed to the first subpixel aperture SA1 relative to the surface of the base substrate BS is less than a fifth height h5 of a surface of a second anode AD2 exposed to the second subpixel aperture SA2 relative to the surface of the base substrate BS. In some embodiments, a fourth height h4 of a surface of a first anode AD1 exposed to the first subpixel aperture SA1 relative to the surface of the base substrate BS is substantially the same as a sixth height h6 of a surface of a third anode AD3 exposed to the third subpixel aperture SA3 relative to the surface of the base substrate BS. In some embodiments, a sixth height h6 of a surface of a third anode AD3 exposed to the third subpixel aperture SA3 relative to the surface of the base substrate BS is less than a fifth height h5 of a surface of a second anode AD2 exposed to the second subpixel aperture SA2 relative to the surface of the base substrate BS.

[0085] The inventors of the present disclosure discover that, by having the first height h1 and the second height h2 substantially the same, and having the fourth height h4 and the sixth height h6 substantially the same, manufacturing difficulty of the reflective electrodes can be significantly reduced, and the step difference of the insulating layer can be minimized, thereby improving uniformity in the array substrate as compared to the related array substrates.

[0086] In some embodiments, the pixel definition layer PDL includes an undercut structure. In some embodiments, the pixel definition layer PDL includes a stacked structure comprising a first sublayer SL1, a second sublayer SL2 on the first sublayer SL1, and a third sublayer SL3 on a side of the second sublayer SL2 away from the first sublayer SL1. In some embodiments, along a plane intersecting the first sublayer SL1, the second sublayer SL2, and the third sublayer SL3, and perpendicular to a surface of the base substrate BS, a portion of the first sublayer SL1 between two adjacent subpixel apertures has a first maximum width w1, a portion of the second sublayer SL2 between the two adjacent subpixel apertures has a second maximum width w2, and a portion of the third sublayer SL3 between two adjacent subpixel apertures has a third maximum width w3. Optionally, the first maximum width w1 is greater than the second maximum width w2 by at least 5% (e.g., by at least 10%, by at least  15%, by at least 20%, or by at least 25%) , and the third maximum width w3 is greater than the second maximum width w2 by at least 5% (e.g., by at least 10%, by at least 15%, by at least 20%, or by at least 25%) .

[0087] The inventors of present disclosure discover that, in the present array substrate, a maximum step difference between the subpixels of different colors can be significantly reduced. Referring to FIG. 9, the maximum step difference between the subpixels of different colors is denoted as sd. In related array substrate, the maximum step difference would be (sd + ed) . The array substrate according to the present disclosure mitigates the risk of device distortion caused by high step differences. Moreover, the total number of masks required for fabricating the array substrate according to the present disclosure is the same as, or fewer than, those in the related array substrates, resulting in a simpler process flow. Compared to the related array substrates, the array substrate according to the present disclosure requires fewer chemical mechanical polishing steps, with the microcavity thickness primarily achieved through chemical vapor deposition. There is only one etching and chemical mechanical polishing step that affects the microcavity structure, significantly reducing the risk of uncontrollable microcavity thickness caused by multiple etching and chemical mechanical polishing steps.

[0088] FIG. 10A to FIG. 10I illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 10A, the method in some embodiments includes forming a first reflective electrode RE1 in a first subpixel, a second reflective electrode RE2 in a second subpixel, a connecting electrode CE in a third subpixel on a base substrate BS. In some embodiments, forming the first reflective electrode RE1, the second reflective electrode RE2, and the connecting electrode CE includes physical vapor deposition of a conductive material on the base substrate BS, photoresist coating, exposure and development, followed by an etching process.

[0089] Referring to FIG. 10B, the method in some embodiments further includes forming a first insulating layer IN1 on the base substrate BS and spacing apart the first reflective electrode RE1, the second reflective electrode RE2, and the connecting electrode CE. In some embodiments, forming the first insulating layer IN1 includes perform high density plasma and chemical vapor deposition to deposit an insulating material, followed by a chemical mechanical polishing planarization process to obtain the first insulating layer IN1. The first insulating layer IN1 fills in the space between the first reflective electrode RE1, the second reflective electrode RE2, and the connecting electrode CE.

[0090] Referring to FIG. 10C, the method in some embodiments further includes forming a second insulating layer IN2 on a side of the first insulating layer IN1, the first reflective electrode RE1, the second reflective electrode RE2, and the connecting electrode CE away  from the base substrate BS; and forming a first via v1 extending through the second insulating layer IN2. The first via v1 exposes a portion of the connecting electrode CE. In some embodiments, forming the second insulating layer IN2 includes perform chemical vapor deposition to deposit an insulating material, photoresist coating, exposure and development, followed by dry etching of the first via v1.

[0091] Referring to FIG. 10D, the method in some embodiments further includes forming a relay electrode RL extending through the second insulating layer IN2 and connected to the connecting electrode CE. In some embodiments, forming the relay electrode RL includes perform chemical vapor deposition of a metallic material (e.g., tungsten) , followed by a chemical mechanical polishing process using a slurry (e.g., a tungsten / silicon oxide high selectivity slurry) , to obtain the relay electrode RL in the first via v1. The choice of metal is not restricted and can include Al, Cu, W, Ti, and other metals. The metal filling in the first via v1 mainly serves as a conductor, so the choice of metal can be flexibly determined based on the chemical mechanical polishing process requirements.

[0092] Referring to FIG. 10E, the method in some embodiments further includes forming a third reflective electrode RE3 in the third subpixel sp3 on a side of the second insulating layer IN2 away from the base substrate BS, and connected to the relay electrode RL. In some embodiments, forming the third reflective electrode RE3 perform physical vapor deposition of a metallic material (e.g., a titanium / titanium nitride) , followed by a metal etching process to remove the metallic material in the first subpixel and the second subpixel. The inventors of the present disclosure discover that it is necessary to control the uniformity of the underlying silicon oxide during the over-etching process. After removing the metallic material in the first subpixel and the second subpixel, the underlying silicon oxide forms part of the microcavity thickness, and its uniformity must be ensured. The over-etching amount does not need to be specifically reduced, as long as there are no etching residues, since subsequent processes can compensate for this thickness.

[0093] Referring to FIG. 10F, the method in some embodiments further includes forming a third insulating layer IN3 on a side of the second insulating layer IN2 away from the base substrate BS. In some embodiments, forming the third insulating layer IN3 includes performing chemical vapor deposition of an insulating material (e.g., silicon oxide) , followed by a chemical mechanical polishing process to remove the insulating material in the third subpixel while compensating the insulating material thickness in the first subpixel and the second subpixel to match the anode thickness of the third subpixel. To ensure the stability of the microcavity thickness, the step difference between the metal and non-metal surfaces must be controlled to be less than

[0094] Referring to FIG. 10G, the method in some embodiments further includes forming a fourth insulating layer IN4 on a side of the third insulating layer IN3 away from the base substrate BS, the fourth insulating layer IN4 being in the second subpixel, at least partially absent in the first subpixel, and at least partially absent in the third subpixel. In some embodiments, forming the fourth insulating layer IN4 includes perform chemical vapor deposition of an insulating material (e.g., silicon oxide) , followed by photoresist coating, exposure, and development. The method further includes dry etching to remove the insulating material deposited in the first subpixel and the third subpixel, resulting in an anode structure with different heights for the second subpixel as compared to the first subpixel and the third subpixel. The etching process must strictly control the over-etching level to ensure that a step difference between the insulating material deposited in the second subpixel and the third reflective electrode RE3 in the third subpixel is less than

[0095] Referring to FIG. 10H, the method in some embodiments further includes forming a fifth insulating layer IN5 on a side of the fourth insulating layer IN4 and the third insulating layer IN3 away from the base substrate BS, the fifth insulating layer IN5 extending throughout the first subpixel, the second subpixel, and the third subpixel. The method in some embodiments further includes forming a second via v2 in the second subpixel and extending through the fifth insulating layer IN5, the fourth insulating layer IN4, the third insulating layer IN3, and the second insulating layer IN2; a third via v3 in the first subpixel and extending through the fifth insulating layer IN5, the third insulating layer IN3, and the second insulating layer IN2; and a fourth via v4 in the third subpixel and extending through the fifth insulating layer IN5. In some embodiment, forming the fifth insulating layer IN5 includes perform chemical vapor deposition of an insulating material (e.g., silicon oxide) , followed by photoresist coating, exposure, and development. The method further includes dry etching to forming the second via v2, the third via v3, and the fourth via v4. To ensure that anodes can climb the slope and to prevent distortion during subsequent processes, these via holes are typically made with a relatively large angle (e.g., 30 degrees to 60 degrees) .

[0096] Referring to FIG. 10I, the method in some embodiments further includes forming a first anode AD1 in the first subpixel, a second anode AD2 in the second subpixel, and a third anode AD3 in the third subpixel on a side of the fifth insulating layer IN5 away from the base substrate BS. In some embodiments, forming the first anode AD1, the second anode AD2, and the third anode AD3 includes perform physical vapor deposition of an anode material (e.g., indium tin oxide) , followed by photoresist coating, exposure, and development to remove the anode material between adjacent subpixels.

[0097] Referring to FIG. 9, the method in some embodiments further includes forming a pixel definition layer PDL on a side of the first anode AD1, the second anode AD2, the third anode AD3 away from the base substrate BS, and defining a first subpixel aperture SA1, a  second subpixel aperture SA2, and a third subpixel aperture SA3. In some embodiments, forming the pixel definition layer PDL includes perform chemical vapor deposition of three insulating material layers (e.g., silicon oxide, silicon nitride, and silicon oxide) , followed by photoresist coating, exposure, and development. The method further includes dry etching to obtain an undercut structure in the pixel definition layer PDL. In some embodiments, the dry etching includes vertical etching using carbon fluoride to etch the three insulating material layers (e.g., silicon oxide, silicon nitride, and silicon oxide) . In this step, the silicon oxide  / silicon nitride etching selectivity ratio is less than 1.5. In some embodiments, the dry etching further includes using oxygen to push the photoresist, forming a step. In some embodiments, the dry etching further includes using a dry etchant (e.g., carbon fluoride) to etch the third insulating material layer on the top. In this step, the silicon oxide  / silicon nitride etching selectivity ratio is less than 1.5. In some embodiments, the dry etching further includes using a dry etchant (e.g., sulfur hexafluoride) for etching. In this step, the silicon oxide  / silicon nitride etching selectivity ratio is greater than 6, with the silicon nitride etching rate being much higher than that of silicon oxide, thereby forming the undercut structure.

[0098] FIG. 11 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 11, the array substrate in some embodiments includes a base substrate BS; a first reflective electrode RE1 in a first subpixel sp1, a second reflective electrode RE2 in a second subpixel sp2, a connecting electrode CE in a third subpixel sp3 on the base substrate BS; a first insulating layer IN1 on the base substrate BS and spacing apart the first reflective electrode RE1, the second reflective electrode RE2, and the connecting electrode CE; a second insulating layer IN2 on a side of the first insulating layer IN1, the first reflective electrode RE1, the second reflective electrode RE2, and the connecting electrode CE away from the base substrate BS; a relay electrode RL extending through the second insulating layer IN2 and connected to the connecting electrode CE; a third reflective electrode RE3 in the third subpixel sp3 on a side of the second insulating layer IN2 away from the base substrate BS, and connected to the relay electrode RL; a third insulating layer IN3 on a side of the second insulating layer IN2 away from the base substrate BS; a fourth insulating layer IN4 on a side of the third insulating layer IN3 away from the base substrate BS, the fourth insulating layer IN4 being in the second subpixel sp2, at least partially absent in the first subpixel sp1, and at least partially absent in the third subpixel sp3; a fifth insulating layer IN5 on a side of the fourth insulating layer IN4 and the third insulating layer IN3 away from the base substrate BS, the fifth insulating layer IN5 extending throughout the first subpixel sp1, the second subpixel sp2, and the third subpixel sp3; a first anode AD1 in the first subpixel sp1, a second anode AD2 in the second subpixel sp2, and a third anode AD3 in the third subpixel sp3 on a side of the fifth insulating layer IN5 away from the base substrate BS; and a pixel definition layer PDL on a side of the first anode AD1, the second anode AD2, the third anode AD3 away from the base  substrate BS, and defining a first subpixel aperture SA1, a second subpixel aperture SA2, and a third subpixel aperture SA3.

[0099] In some embodiments, the array substrate includes a first microcavity between the first reflective electrode RE1 and the first anode AD1, a second microcavity between the second reflective electrode RE2 and the second anode AD2, and a third microcavity between the third reflective electrode RE3 and the third anode AD3. In some embodiments, the first microcavity has a first optical path length, the second microcavity has a second optical path length, and the third microcavity has a third optical path length. In some embodiments, the first optical path length, the second optical path length, and the third optical path length are different from each other. Optionally, the second optical path length is greater than the first optical path length, and the first optical path length is greater than the third optical path length.

[0100] In some embodiments, the first anode AD1 extends through the fifth insulating layer IN5, the third insulating layer IN3, and the second insulating layer IN2, and is connected to the first reflective electrode RE1. In some embodiments, the second anode AD2 extends through the fifth insulating layer IN5, the fourth insulating layer IN4, the third insulating layer IN3, and the second insulating layer IN2, and is connected to the second reflective electrode RE2. In some embodiments, the third anode AD3 extends through the fifth insulating layer IN5, and is connected to the third reflective electrode RE3.

[0101] In some embodiments, a combined surface comprising surfaces of the first reflective electrode RE1, the second reflective electrode RE2, the connecting electrode CE, and the first insulating layer IN1 are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) flat. In some embodiments, a combined surface comprising surfaces of the third reflective electrode RE3 and the third insulating layer IN3 are substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) flat.

[0102] In some embodiments, a first height h1 of a surface of the first reflective electrode RE1 in a first subpixel sp1 relative to a surface of the base substrate BS is substantially the same as a second height h2 of a surface of the second reflective electrode RE2 in a second subpixel sp2 relative to the surface of the base substrate BS. In some embodiments, a third height h3 of a surface of the third reflective electrode RE3 in a third subpixel sp3 relative to the surface of the base substrate BS is different from the first height h1, and different from the second height h2. In some embodiments, a third height h3 of a surface of the third reflective electrode RE3 in a third subpixel sp3 relative to the surface of the base substrate BS is greater than the first height h1, and greater than the second height h2. Optionally, the first  subpixel sp1, the second subpixel sp2, and the third subpixel sp3 are subpixels of three different colors, respectively.

[0103] In some embodiments, the array substrate includes a first subpixel aperture SA1 in the first subpixel sp1 and extending through the pixel definition layer PDL, a second subpixel aperture SA2 in the second subpixel sp2 and extending through the pixel definition layer PDL, and a third subpixel aperture SA3 in the third subpixel sp3 and extending through the pixel definition layer PDL. The first subpixel aperture SA1 is configured to at least partially receive one or more light emitting layers of the first subpixel sp1, the second subpixel aperture SA2 is configured to at least partially receive one or more light emitting layers of the second subpixel sp2, and the third subpixel aperture SA3 is configured to at least partially receive one or more light emitting layers of the third subpixel sp3.

[0104] In some embodiments, a fourth height h4 of a surface of a first anode AD1 exposed to the first subpixel aperture SA1 relative to the surface of the base substrate BS is different from a fifth height h5 of a surface of a second anode AD2 exposed to the second subpixel aperture SA2 relative to the surface of the base substrate BS. In some embodiments, a fourth height h4 of a surface of a first anode AD1 exposed to the first subpixel aperture SA1 relative to the surface of the base substrate BS is less than a fifth height h5 of a surface of a second anode AD2 exposed to the second subpixel aperture SA2 relative to the surface of the base substrate BS. In some embodiments, a fourth height h4 of a surface of a first anode AD1 exposed to the first subpixel aperture SA1 relative to the surface of the base substrate BS is substantially the same as a sixth height h6 of a surface of a third anode AD3 exposed to the third subpixel aperture SA3 relative to the surface of the base substrate BS. In some embodiments, a sixth height h6 of a surface of a third anode AD3 exposed to the third subpixel aperture SA3 relative to the surface of the base substrate BS is less than a fifth height h5 of a surface of a second anode AD2 exposed to the second subpixel aperture SA2 relative to the surface of the base substrate BS.

[0105] The inventors of the present disclosure discover that, by having the first height h1 and the second height h2 substantially the same, and having the fourth height h4 and the sixth height h6 substantially the same, manufacturing difficulty of the reflective electrodes can be significantly reduced, and the step difference of the insulating layer can be minimized, thereby improving uniformity in the array substrate as compared to the related array substrates.

[0106] In some embodiments, the pixel definition layer PDL includes an undercut structure. In some embodiments, the pixel definition layer PDL includes a stacked structure comprising a first sublayer SL1, a second sublayer SL2 on the first sublayer SL1, and a third sublayer SL3 on a side of the second sublayer SL2 away from the first sublayer SL1. In some  embodiments, along a plane intersecting the first sublayer SL1, the second sublayer SL2, and the third sublayer SL3, and perpendicular to a surface of the base substrate BS, a portion of the first sublayer SL1 between two adjacent subpixel apertures has a first maximum width w1, a portion of the second sublayer SL2 between the two adjacent subpixel apertures has a second maximum width w2, and a portion of the third sublayer SL3 between two adjacent subpixel apertures has a third maximum width w3. Optionally, the first maximum width w1 is greater than the second maximum width w2 by at least 5% (e.g., by at least 10%, by at least 15%, by at least 20%, or by at least 25%) , and the third maximum width w3 is greater than the second maximum width w2 by at least 5% (e.g., by at least 10%, by at least 15%, by at least 20%, or by at least 25%) .

[0107] The inventors of present disclosure discover that, in the present array substrate, a maximum step difference between the subpixels of different colors can be significantly reduced. Referring to FIG. 11, the maximum step difference between the subpixels of different colors is denoted as sd. In related array substrate, the maximum step difference would be (sd + ed) . The array substrate according to the present disclosure mitigates the risk of device distortion caused by high step differences. Moreover, the total number of masks required for fabricating the array substrate according to the present disclosure is the same as, or fewer than, those in the related array substrates, resulting in a simpler process flow. Compared to the related array substrates, the array substrate according to the present disclosure requires fewer chemical mechanical polishing steps, with the microcavity thickness primarily achieved through chemical vapor deposition. There is only one etching and chemical mechanical polishing step that affects the microcavity structure, significantly reducing the risk of uncontrollable microcavity thickness caused by multiple etching and chemical mechanical polishing steps.

[0108] The array substrate depicted in FIG. 11 differs from the array substrate depicted in FIG. 9 in that the relay electrode RL is formed using a different process. FIG. 12A to FIG. 12I illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 12A, the method in some embodiments includes forming a first reflective electrode RE1 in a first subpixel, a second reflective electrode RE2 in a second subpixel, a connecting electrode CE in a third subpixel on a base substrate BS. In some embodiments, forming the first reflective electrode RE1, the second reflective electrode RE2, and the connecting electrode CE includes physical vapor deposition of a conductive material on the base substrate BS, photoresist coating, exposure and development, followed by an etching process.

[0109] Referring to FIG. 12B, the method in some embodiments further includes forming a first insulating layer IN1 on the base substrate BS and spacing apart the first reflective electrode RE1, the second reflective electrode RE2, and the connecting electrode CE. In  some embodiments, forming the first insulating layer IN1 includes performing high density plasma and chemical vapor deposition to deposit an insulating material, followed by a chemical mechanical polishing planarization process to obtain the first insulating layer IN1. The first insulating layer IN1 fills in the space between the first reflective electrode RE1, the second reflective electrode RE2, and the connecting electrode CE.

[0110] Referring to FIG. 12C, the method in some embodiments further includes forming a second insulating layer IN2 on a side of the first insulating layer IN1, the first reflective electrode RE1, the second reflective electrode RE2, and the connecting electrode CE away from the base substrate BS; and forming a first via v1 extending through the second insulating layer IN2. The first via v1 exposes a substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) entire upper surface of the connecting electrode CE. In some embodiments, forming the second insulating layer IN2 includes performing chemical vapor deposition to deposit an insulating material, photoresist coating, exposure and development, followed by dry etching of the first via v1.

[0111] Referring to FIG. 12D, the method in some embodiments further includes forming a relay electrode RL extending through the second insulating layer IN2 and connected to the connecting electrode CE. In some embodiments, forming the relay electrode RL includes performing physical vapor deposition of a metallic material, followed by chemical mechanical polishing process. An orthographic projection of the relay electrode RL on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of the connecting electrode CE on the base substrate BS.

[0112] Referring to FIG. 12E, the method in some embodiments further includes forming a third reflective electrode RE3 in the third subpixel sp3 on a side of the second insulating layer IN2 away from the base substrate BS, and connected to the relay electrode RL. In some embodiments, forming the third reflective electrode RE3 perform physical vapor deposition of a metallic material (e.g., a titanium / titanium nitride) , followed by a metal etching process to remove the metallic material in the first subpixel and the second subpixel. The inventors of the present disclosure discover that it is necessary to control the uniformity of the underlying silicon oxide during the over-etching process. After removing the metallic material in the first subpixel and the second subpixel, the underlying silicon oxide forms part of the microcavity thickness, and its uniformity must be ensured. The over-etching amount does not need to be specifically reduced, as long as there are no etching residues, since subsequent processes can compensate for this thickness.

[0113] Referring to FIG. 12F, the method in some embodiments further includes forming a third insulating layer IN3 on a side of the second insulating layer IN2 away from the base  substrate BS. In some embodiments, forming the third insulating layer IN3 includes performing chemical vapor deposition of an insulating material (e.g., silicon oxide) , followed by a chemical mechanical polishing process to remove the insulating material in the third subpixel while compensating the insulating material thickness in the first subpixel and the second subpixel to match the anode thickness of the third subpixel. To ensure the stability of the microcavity thickness, the step difference between the metal and non-metal surfaces must be controlled to be less than

[0114] Referring to FIG. 12G, the method in some embodiments further includes forming a fourth insulating layer IN4 on a side of the third insulating layer IN3 away from the base substrate BS, the fourth insulating layer IN4 being in the second subpixel, at least partially absent in the first subpixel, and at least partially absent in the third subpixel. In some embodiments, forming the fourth insulating layer IN4 includes performing chemical vapor deposition of an insulating material (e.g., silicon oxide) , followed by photoresist coating, exposure, and development. The method further includes dry etching to remove the insulating material deposited in the first subpixel and the third subpixel, resulting in an anode structure with different heights for the second subpixel as compared to the first subpixel and the third subpixel. The etching process must strictly control the over-etching level to ensure that a step difference between the insulating material deposited in the second subpixel and the third reflective electrode RE3 in the third subpixel is less than

[0115] Referring to FIG. 12H, the method in some embodiments further includes forming a fifth insulating layer IN5 on a side of the fourth insulating layer IN4 and the third insulating layer IN3 away from the base substrate BS, the fifth insulating layer IN5 extending throughout the first subpixel, the second subpixel, and the third subpixel. The method in some embodiments further includes forming a second via v2 in the second subpixel and extending through the fifth insulating layer IN5, the fourth insulating layer IN4, the third insulating layer IN3, and the second insulating layer IN2; a third via v3 in the first subpixel and extending through the fifth insulating layer IN5, the third insulating layer IN3, and the second insulating layer IN2; and a fourth via v4 in the third subpixel and extending through the fifth insulating layer IN5. In some embodiment, forming the fifth insulating layer IN5 includes performing chemical vapor deposition of an insulating material (e.g., silicon oxide) , followed by photoresist coating, exposure, and development. The method further includes dry etching to forming the second via v2, the third via v3, and the fourth via v4. To ensure that anodes can climb the slope and to prevent distortion during subsequent processes, these via holes are typically made with a relatively large angle (e.g., 30 degrees to 60 degrees) .

[0116] Referring to FIG. 12I, the method in some embodiments further includes forming a first anode AD1 in the first subpixel, a second anode AD2 in the second subpixel, and a third anode AD3 in the third subpixel on a side of the fifth insulating layer IN5 away from the base  substrate BS. In some embodiments, forming the first anode AD1, the second anode AD2, and the third anode AD3 includes performing physical vapor deposition of an anode material (e.g., indium tin oxide) , followed by photoresist coating, exposure, and development to remove the anode material between adjacent subpixels.

[0117] Referring to FIG. 11, the method in some embodiments further includes forming a pixel definition layer PDL on a side of the first anode AD1, the second anode AD2, the third anode AD3 away from the base substrate BS, and defining a first subpixel aperture SA1, a second subpixel aperture SA2, and a third subpixel aperture SA3. In some embodiments, forming the pixel definition layer PDL includes performing chemical vapor deposition of three insulating material layers (e.g., silicon oxide, silicon nitride, and silicon oxide) , followed by photoresist coating, exposure, and development. The method further includes dry etching to obtain an undercut structure in the pixel definition layer PDL. In some embodiments, the dry etching includes vertical etching using carbon fluoride to etch the three insulating material layers (e.g., silicon oxide, silicon nitride, and silicon oxide) . In this step, the silicon oxide  / silicon nitride etching selectivity ratio is less than 1.5. In some embodiments, the dry etching further includes using oxygen to push the photoresist, forming a step. In some embodiments, the dry etching further includes using a dry etchant (e.g., carbon fluoride) to etch the third insulating material layer on the top. In this step, the silicon oxide  / silicon nitride etching selectivity ratio is less than 1.5. In some embodiments, the dry etching further includes using a dry etchant (e.g., sulfur hexafluoride) for etching. In this step, the silicon oxide  / silicon nitride etching selectivity ratio is greater than 6, with the silicon nitride etching rate being much higher than that of silicon oxide, thereby forming the undercut structure.

[0118] The inventors of the present disclosure discover that the process depicted in FIG. 12A to FIG. 12I further simplifies the fabrication process, and enhances the process stability.

[0119] In another aspect, the present invention provides a display apparatus, including the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus.

[0120] In another aspect, the present disclosure provides a method of fabricating an array substrate. In some embodiments, the method includes forming a first subpixel, forming a second subpixel, and forming a third subpixel. Optionally, forming the first subpixel  comprises forming a first reflective electrode, forming a first anode, and forming a first microcavity between the first reflective electrode and the first anode. Optionally, forming the second subpixel comprises forming a second reflective electrode, forming a second anode, and forming a second microcavity between the second reflective electrode and the second anode. Optionally, forming the third subpixel comprises forming a third reflective electrode, forming a third anode, and forming a third microcavity between the third reflective electrode and the third anode. Optionally, a third height of a surface of the third reflective electrode in a third subpixel relative to the surface of the base substrate is different from a first height of a surface of the first reflective electrode in a first subpixel relative to a surface of the base substrate, and is different from a second height of a surface of the second reflective electrode in a second subpixel relative to the surface of the base substrate.

[0121] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.An array substrate, comprising a first subpixel, a second subpixel, and a third subpixel;wherein the first subpixel comprises a first reflective electrode, a first electrode, and a first microcavity between the first reflective electrode and the first electrode;the second subpixel comprises a second reflective electrode, a second electrode, and a second microcavity between the second reflective electrode and the second electrode;the third subpixel comprises a third reflective electrode, a third electrode, and a third microcavity between the third reflective electrode and the third electrode;a height of a surface of the first reflective electrode in the first subpixel relative to a surface of a base substrate is substantially the same as a height of a surface of the second reflective electrode in the second subpixel relative to the surface of the base substrate; andheights of surfaces of at least two of the first reflective electrode, the second reflective electrode, or the third reflective electrode relative to the surface of the base substrate are different from each other;wherein the array substrate further comprises:a pixel definition layer;a first subpixel aperture in the first subpixel and extending through the pixel definition layer;a second subpixel aperture in the second subpixel and extending through the pixel definition layer; anda third subpixel aperture in the third subpixel and extending through the pixel definition layer;wherein a height of a surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate is substantially the same as a height of a surface of the third electrode exposed to the third subpixel aperture relative to the surface of the base substrate; andheights of surfaces of at least two of the first electrode, the second electrode, and the third electrode exposed to respective subpixel apertures relative to the surface of the base substrate are different from each other.2.The array substrate of claim 1, wherein a first area of the first subpixel aperture is greater than a second area of the second subpixel aperture, and greater than a third area of the third subpixel aperture.3.The array substrate of claim 1, wherein a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate is different from the height of the surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate.4.The array substrate of claim 1, wherein a difference between a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate and the height of the surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate is in a range of 10 nm to 50 nm.5.The array substrate of any one of claims 1 to 4, further comprising a sixth insulating layer extending throughout the first subpixel, the second subpixel, and the third subpixel;wherein the sixth insulating layer is in direct contact with the first electrode in the first subpixel, in direct contact with the second electrode in the second subpixel, and in direct contact with the third electrode in the third subpixel; andan orthographic projection of the sixth insulating layer on the base substrate covers an orthographic projection of the first electrode in the first subpixel on the base substrate, covers an orthographic projection of the second electrode in the second subpixel on the base substrate, and covers an orthographic projection of the third electrode in the third subpixel on the base substrate.6.The array substrate of any one of claims 1 to 5, wherein the pixel definition layer includes a stacked structure comprising a first sublayer, a second sublayer on the first sublayer, and a third sublayer on a side of the second sublayer away from the first sublayer;along a plane intersecting the first sublayer, the second sublayer, and the third sublayer, and perpendicular to the surface of the base substrate, a portion of the first sublayer between two adjacent subpixel apertures has a first maximum width, a portion of the second sublayer between the two adjacent subpixel apertures has a second maximum width, and a portion of the third sublayer between two adjacent subpixel apertures has a third maximum width;the first maximum width is greater than the second maximum width, and the third maximum width is greater than the second maximum width; anda step difference between the first sublayer and the first electrode is greater than a step difference between the first sublayer and the second electrode.7.The array substrate of claim 6, wherein a difference between a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate and the height of the surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate is substantially the same as a thickness of a portion of the first sublayer of the pixel definition layer in contact with the first electrode of the first subpixel outside a recess.8.The array substrate of any one of claims 1 to 7, wherein a first side of the first subpixel abuts a second side of the second subpixel and abuts a third side of the third subpixel; anda width along a first direction of the first side of the first subpixel is substantially the same as a sum of a width along the first direction of the second side of the second subpixel and a width along the first direction of the third side of the third subpixel.9.The array substrate of any one of claims 1 to 8, wherein a height of a surface of the third reflective electrode in the third subpixel relative to the surface of the base substrate is greater than the height of the surface of the first reflective electrode in the first subpixel relative to a surface of the base substrate, and greater than the height of the surface of the second reflective electrode in the second subpixel relative to the surface of the base substrate.10.The array substrate of claim 2, wherein a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate is less than a height of a surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate.11.The array substrate of claim 1, wherein a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate is less than or equal to the height of the surface of the third electrode exposed to the third subpixel aperture relative to the surface of the base substrate.12.The array substrate of claim 11, wherein the height of the surface of the third electrode exposed to the third subpixel aperture relative to the surface of the base substrate is equal to or less than the height of the surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate.13.The array substrate of claim 1, wherein a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate is less than the height of the surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate, and less than the height of the surface of the third electrode exposed to the third subpixel aperture relative to the surface of the base substrate.14.The array substrate of claim 4, wherein a height of a surface of the first electrode exposed to the first subpixel aperture relative to the surface of the base substrate is less than the height of the surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate, and is substantially the same as the height of the surface of the third electrode exposed to the third subpixel aperture relative to the surface of the base substrate.15.The array substrate of claim 5, further comprising a recess in the first subpixel recessing into the sixth insulating layer, the recess being absent in the second subpixel, and absent in the third subpixel.16.The array substrate of claim 15, wherein a first portion of the first electrode of the first subpixel is in the recess;a second portion of the first electrode of the first subpixel is outside the recess;the pixel definition layer is at least partially in contact with the second portion of the first electrode of the first subpixel; andan orthographic projection of the pixel definition layer on the base substrate covers an orthographic projection of the second portion of the first electrode of the first subpixel outside the recess on the base substrate, and is substantially non-overlapping with an orthographic projection of the first portion of the first electrode of the first subpixel in the recess on the base substrate.17.The array substrate of claim 1, wherein the pixel definition layer includes a stacked structure comprising a first sublayer, a second sublayer on the first sublayer, and a third sublayer on a side of the second sublayer away from the first sublayer;along a plane intersecting the first sublayer, the second sublayer, and the third sublayer, and perpendicular to the surface of the base substrate, a portion of the first sublayer between two adjacent subpixel apertures has a first maximum width, a portion of the second sublayer between the two adjacent subpixel apertures has a second maximum width, and a portion of the third sublayer between two adjacent subpixel apertures has a third maximum width;the first maximum width is greater than the second maximum width, and the third maximum width is greater than the second maximum width; andan orthographic projection of the first sublayer of the pixel definition layer on the base substrate covers an orthographic projection of the second portion of the first electrode of the first subpixel outside a recess on the base substrate, and is substantially non-overlapping with an orthographic projection of the first portion of the first electrode of the first subpixel in the recess on the base substrate.18.The array substrate of claim 1, further comprising:a second insulating layer;a third insulating layer on a side of the second insulating layer away from the base substrate;a fourth insulating layer on a side of the third insulating layer away from the base substrate, the fourth insulating layer being in the second subpixel, at least partially absent in the first subpixel, and at least partially absent in the third subpixel;wherein the first electrode extends through the fifth insulating layer, the third insulating layer, and the second insulating layer, to connect to the first reflective electrode;the second electrode extends through the fifth insulating layer, the fourth insulating layer, the third insulating layer, and the second insulating layer, to connect to the second reflective electrode; andthe third electrode extends through the fifth insulating layer, to connect to the third reflective electrode.19.A display apparatus, comprising the array substrate of any one of claims 1 to 18, and one or more integrated circuits connected to the array substrate.20.A method of fabricating an array substrate, comprising:forming a first subpixel, forming a second subpixel, and forming a third subpixel;wherein forming the first subpixel comprises forming a first reflective electrode, forming a first electrode, and forming a first microcavity between the first reflective electrode and the first electrode;forming the second subpixel comprises forming a second reflective electrode, forming a second electrode, and forming a second microcavity between the second reflective electrode and the second electrode; andforming the third subpixel comprises forming a third reflective electrode, forming a third electrode, and forming a third microcavity between the third reflective electrode and the third electrode;wherein a height of a surface of the first reflective electrode in the first subpixel relative to a surface of a base substrate is substantially the same as a height of a surface of the second reflective electrode in the second subpixel relative to the surface of the base substrate; andheights of surfaces of at least two of the first reflective electrode, the second reflective electrode, or the third reflective electrode relative to the surface of the base substrate are different from each other;wherein the method further comprises:forming a pixel definition layer;forming a first subpixel aperture in the first subpixel and extending through the pixel definition layer;forming a second subpixel aperture in the second subpixel and extending through the pixel definition layer; andforming a third subpixel aperture in the third subpixel and extending through the pixel definition layer;wherein a height of a surface of the second electrode exposed to the second subpixel aperture relative to the surface of the base substrate is substantially the same as a height of a surface of the third electrode exposed to the third subpixel aperture relative to the surface of the base substrate; andheights of surfaces of at least two of the first electrode, the second electrode, and the third electrode exposed to respective subpixel apertures relative to the surface of the base substrate are different from each other.

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