Logging of latency events for debugging

Abstract

Methods, systems, and devices for logging of latency events for debugging are described. A memory system and a host system may each be configured to store information associated with latency events. A synchronization operation may be performed to synchronize the clocks of the memory system and the host system. The host system may output a command, which may indicate a time associated with an experienced latency event, and the memory system may report information corresponding to the latency event that occurred at or near the indicated time. Accordingly, the host system may determine operations or conditions that resulted in the latency event, and may perform one or more debug operations based on the identified event(s).

Description

LOGGING OF LATENCY EVENTS FOR DEBUGGINGTECHNICAL FIELD

[0001] The following relates to one or more systems for memory, including logging of latency events for debugging.BACKGROUND

[0002] Memory devices are widely used to store information in devices such as computers, user devices, wireless communication devices, cameras, digital displays, and others. Information is stored by programming memory cells within a memory device to various states. For example, binary memory cells may be programmed to one of two supported states, often denoted by a logic 1 or a logic 0. In some examples, a single memory cell may support more than two states, any one of which may be stored. To access the stored information, the memory device may read (e.g., sense, detect, retrieve, determine) states from the memory cells. To store information, the memory device may write (e.g., program, set, assign) states to the memory cells.

[0003] Various types of memory devices exist, including magnetic hard disks, random access memory (RAM) , read-only memory (ROM) , dynamic RAM (DRAM) , synchronous dynamic RAM (SDRAM) , static RAM (SRAM) , ferroelectric RAM (FeRAM) , magnetic RAM (MRAM) , resistive RAM (RRAM) , flash memory, phase change memory (PCM) , self-selecting memory, chalcogenide memory technologies, not-or (NOR) and not-and (NAND) memory devices, and others. Memory cells may be described in terms of volatile configurations or non-volatile configurations. Memory cells configured in a non-volatile configuration may maintain stored logic states for extended periods of time even in the absence of an external power source. Memory cells configured in a volatile configuration may lose stored states if disconnected from an external power source.BRIEF DESCRIPTION OF THE DRAWINGS

[0004] FIG. 1 shows an example of a system that supports logging of latency events for debugging in accordance with examples as disclosed herein.

[0005] FIG. 2 shows an example of a system that supports logging of latency events for debugging in accordance with examples as disclosed herein.

[0006] FIG. 3 shows an example of a process that supports logging of latency events for debugging in accordance with examples as disclosed herein.

[0007] FIG. 4 shows a block diagram of a memory system that supports logging of latency events for debugging in accordance with examples as disclosed herein.

[0008] FIG. 5 shows a block diagram of a host system that supports logging of latency events for debugging in accordance with examples as disclosed herein.

[0009] FIGs. 6 and 7 show flowcharts illustrating a method or methods that support logging of latency events for debugging in accordance with examples as disclosed herein.DETAILED DESCRIPTION

[0010] In some examples, one or more operations (e.g., processes) performed at a memory system may incur latency. For example, operations such as garbage collection, error detection or correction, or other operations or conditions may result in the memory system incurring unwanted or unexpected latency (e.g., in response to one or more commands issued by a host system) , which may degrade the system’s overall performance and an associated user’s experience. In some cases, it may be desirable to ascertain the cause of the latency event (s) at the memory system in order to perform a debug operation and improve the system’s performance. However, replicating or otherwise determining the conditions associated with the latency event (s) memory system may be difficult. Thus, it may be difficult to perform debugging operations or other actions to remedy the latency experienced by the memory system. Accordingly, a system configured to log latency events in order to perform a debug operation to improve system performance and a user’s experience may be desirable.

[0011] In accordance with examples as described herein, a memory system may be configured to store information associated with latency events at a buffer or at a block of memory cells (e.g., a block of non-volatile memory cells) . Additionally, a host system may be configured to store information associated with the latency events, such as in response to one or more issued commands. In order to identify latency events and perform a debug operation, the host system and the memory system may synchronize their respective clocks. The memory system may store indications of latency events that satisfy a threshold (e.g., latency events that are relatively long) and may provide the events to the host system in response to a command. In some instances, the memory system may output an indication of a  single latency event to the host system in response to receiving a command (e.g., based on a timestamp and the synchronized clocks) , whereas in other instances the memory system may output indications of each stored latency event. The host system may receive the indication (s) and may perform one or more debug operations to improve the overall performance of the memory system.

[0012] In addition to applicability in memory systems as described herein, techniques for logging of latency events for debugging may be generally implemented to support edge computing applications. Edge computing is a distributed computing paradigm that brings computation and data storage closer to the sources of data than traditional cloud services. As the use of edge computing to provide computing, storage, and networking services at locations that are geographically closer to end users increases, many devices and systems may benefit from improved processing, performance, and storage at edge devices. For example, increasing memory density, capacity, and processing power of edge devices may decrease a reliance on the devices to remote computing or devices, which may otherwise increase latency of operations performed at the devices. Implementing the techniques described herein may support edge computing techniques by allowing for debugging operations to reduce latency events, which may improve response times associated with edge computing devices, among other benefits.

[0013] Features of the disclosure are illustrated and described in the context of systems, devices, and circuits. Features of the disclosure are further illustrated and described in the context of processes and flowcharts.

[0014] FIG. 1 shows an example of a system 100 that supports logging of latency events for debugging in accordance with examples as disclosed herein. The system 100 includes a host system 105 coupled with a memory system 110. The system 100 may be included in a computing device such as a desktop computer, a laptop computer, a network server, a mobile device, a vehicle, an Internet of Things (IoT) enabled device, an embedded computer (e.g., one included in a vehicle, industrial equipment, or a networked commercial device) , or any other computing device that includes memory and a processing device.

[0015] A memory system 110 may be or include any device or collection of devices, where the device or collection of devices includes at least one memory array. For example, a memory system 110 may be or include a Universal Flash Storage (UFS) device, an embedded Multi-Media Controller (eMMC) device, a flash device, a universal serial bus (USB) flash  device, a secure digital (SD) card, a solid-state drive (SSD) , a hard disk drive (HDD) , a dual in-line memory module (DIMM) , a small outline DIMM (SO-DIMM) , or a non-volatile DIMM (NVDIMM) , among other devices.

[0016] The system 100 may include a host system 105, which may be coupled with the memory system 110. In some examples, this coupling may include an interface with a host system controller 106, which may be an example of a controller or control component configured to cause the host system 105 to perform various operations in accordance with examples as described herein. The host system 105 may include one or more devices and, in some cases, may include a processor chipset and a software stack executed by the processor chipset. For example, the host system 105 may include an application configured for communicating with the memory system 110 or a device therein. The processor chipset may include one or more cores, one or more caches (e.g., memory local to or included in the host system 105) , a memory controller (e.g., NVDIMM controller) , and a storage protocol controller (e.g., peripheral component interconnect express (PCIe) controller, serial advanced technology attachment (SATA) controller) . The host system 105 may use the memory system 110, for example, to write data to the memory system 110 and read data from the memory system 110. Although one memory system 110 is shown in FIG. 1, the host system 105 may be coupled with any quantity of memory systems 110.

[0017] The host system 105 may be coupled with the memory system 110 via at least one physical host interface. The host system 105 and the memory system 110 may, in some cases, be configured to communicate via a physical host interface using an associated protocol (e.g., to exchange or otherwise communicate control, address, data, and other signals between the memory system 110 and the host system 105) . Examples of a physical host interface may include, but are not limited to, a SATA interface, a UFS interface, an eMMC interface, a PCIe interface, a USB interface, a Fiber Channel interface, a Small Computer System Interface (SCSI) , a Serial Attached SCSI (SAS) , a Double Data Rate (DDR) interface, a DIMM interface (e.g., DIMM socket interface that supports DDR) , an Open NAND Flash Interface (ONFI) , and a Low Power Double Data Rate (LPDDR) interface. In some examples, one or more such interfaces may be included in or otherwise supported between a host system controller 106 of the host system 105 and a memory system controller 115 of the memory system 110. In some examples, the host system 105 may be coupled with the memory system 110 (e.g., the host system controller 106 may be coupled with the memory system controller 115) via a respective physical host interface for each memory device 130  included in the memory system 110, or via a respective physical host interface for each type of memory device 130 included in the memory system 110.

[0018] The memory system 110 may include a memory system controller 115 and one or more memory devices 130. A memory device 130 may include one or more memory arrays of any type of memory cells (e.g., non-volatile memory cells, volatile memory cells, or any combination thereof) . Although two memory devices 130-a and 130-b are shown in the example of FIG. 1, the memory system 110 may include any quantity of memory devices 130. Further, if the memory system 110 includes more than one memory device 130, different memory devices 130 within the memory system 110 may include the same or different types of memory cells.

[0019] The memory system controller 115 may be coupled with and communicate with the host system 105 (e.g., via the physical host interface) and may be an example of a controller or control component configured to cause the memory system 110 to perform various operations in accordance with examples as described herein. The memory system controller 115 may also be coupled with and communicate with memory devices 130 to perform operations such as reading data, writing data, erasing data, or refreshing data at a memory device 130-among other such operations-which may generically be referred to as access operations. In some cases, the memory system controller 115 may receive commands from the host system 105 and communicate with one or more memory devices 130 to execute such commands (e.g., at memory arrays within the one or more memory devices 130) . For example, the memory system controller 115 may receive commands or operations from the host system 105 and may convert the commands or operations into instructions or appropriate commands to achieve the desired access of the memory devices 130. In some cases, the memory system controller 115 may exchange data with the host system 105 and with one or more memory devices 130 (e.g., in response to or otherwise in association with commands from the host system 105) . For example, the memory system controller 115 may convert responses (e.g., data packets or other signals) associated with the memory devices 130 into corresponding signals for the host system 105.

[0020] The memory system controller 115 may be configured for other operations associated with the memory devices 130. For example, the memory system controller 115 may execute or manage operations such as wear-leveling operations, garbage collection operations, error control operations such as error-detecting operations or error-correcting  operations, encryption operations, caching operations, media management operations, background refresh, health monitoring, and address translations between logical addresses (e.g., logical block addresses (LBAs) ) associated with commands from the host system 105 and physical addresses (e.g., physical block addresses) associated with memory cells within the memory devices 130.

[0021] The memory system controller 115 may include hardware such as one or more integrated circuits or discrete components, a buffer memory, or a combination thereof. The hardware may include circuitry with dedicated (e.g., hard-coded) logic to perform the operations ascribed herein to the memory system controller 115. The memory system controller 115 may be or include a microcontroller, special purpose logic circuitry (e.g., a field programmable gate array (FPGA) , an application specific integrated circuit (ASIC) , a digital signal processor (DSP) ) , or any other suitable processor or processing circuitry.

[0022] The memory system controller 115 may also include a local memory 120. In some cases, the local memory 120 may include read-only memory (ROM) or other memory that may store operating code (e.g., executable instructions) executable by the memory system controller 115 to perform functions ascribed herein to the memory system controller 115. In some cases, the local memory 120 may additionally, or alternatively, include static random access memory (SRAM) or other memory that may be used by the memory system controller 115 for internal storage or calculations, for example, related to the functions ascribed herein to the memory system controller 115. Additionally, or alternatively, the local memory 120 may serve as a cache for the memory system controller 115. For example, data may be stored in the local memory 120 if read from or written to a memory device 130, and the data may be available within the local memory 120 for subsequent retrieval for or manipulation (e.g., updating) by the host system 105 (e.g., with reduced latency relative to a memory device 130) in accordance with a cache policy.

[0023] Although the example of the memory system 110 in FIG. 1 has been illustrated as including the memory system controller 115, in some cases, a memory system 110 may not include a memory system controller 115. For example, the memory system 110 may additionally, or alternatively, rely on an external controller (e.g., implemented by the host system 105) or one or more local controllers 135, which may be internal to memory devices 130, respectively, to perform the functions ascribed herein to the memory system controller 115. In general, one or more functions ascribed herein to the memory system controller 115  may, in some cases, be performed instead by the host system 105, a local controller 135, or any combination thereof. In some cases, a memory device 130 that is managed at least in part by a memory system controller 115 may be referred to as a managed memory device. An example of a managed memory device is a managed NAND (MNAND) device.

[0024] A memory device 130 may include one or more arrays of non-volatile memory cells. For example, a memory device 130 may include NAND (e.g., NAND flash) memory, ROM, phase change memory (PCM) , self-selecting memory, other chalcogenide-based memories, ferroelectric random access memory (FeRAM) , magneto RAM (MRAM) , NOR (e.g., NOR flash) memory, Spin Transfer Torque (STT) -MRAM, conductive bridging RAM (CBRAM) , resistive random access memory (RRAM) , oxide based RRAM (OxRAM) , electrically erasable programmable ROM (EEPROM) , or any combination thereof. Additionally, or alternatively, a memory device 130 may include one or more arrays of volatile memory cells. For example, a memory device 130 may include RAM memory cells, such as dynamic RAM (DRAM) memory cells and synchronous DRAM (SDRAM) memory cells.

[0025] In some examples, a memory device 130 may include (e.g., on the same die, within the same package) a local controller 135, which may execute operations on one or more memory cells of the respective memory device 130. A local controller 135 may operate in conjunction with a memory system controller 115 or may perform one or more functions ascribed herein to the memory system controller 115. For example, as illustrated in FIG. 1, a memory device 130-a may include a local controller 135-a and a memory device 130-b may include a local controller 135-b. A local controller 135 may be or include a microcontroller, special purpose logic circuitry (e.g., a field programmable gate array (FPGA) , an application specific integrated circuit (ASIC) , a digital signal processor (DSP) ) , or any other suitable processor or processing circuitry.

[0026] In some cases, a memory device 130 may be or include a NAND device (e.g., NAND flash device) . A memory device 130 may be or include a die 160 (e.g., a memory die) . For example, in some cases, a memory device 130 may be a package that includes one or more dies 160. A die 160 may, in some examples, be a piece of electronics-grade semiconductor cut from a wafer (e.g., a silicon die cut from a silicon wafer) . Each die 160 may include one or more planes 165, and each plane 165 may include a respective set of  blocks 170, where each block 170 may include a respective set of pages 175, and each page 175 may include a set of memory cells.

[0027] In some cases, a NAND memory device 130 may include memory cells configured to each store one bit of information, which may be referred to as single level cells (SLCs) . Additionally, or alternatively, a NAND memory device 130 may include memory cells configured to each store multiple bits of information, which may be referred to as multi-level cells (MLCs) if configured to each store two bits of information, as tri-level cells (TLCs) if configured to each store three bits of information, as quad-level cells (QLCs) if configured to each store four bits of information, or more generically as multiple-level memory cells. Multiple-level memory cells may provide greater density of storage relative to SLC memory cells but may, in some cases, involve narrower read or write margins or greater complexities for supporting circuitry.

[0028] In some cases, planes 165 may refer to groups of blocks 170 and, in some cases, concurrent operations may be performed on different planes 165. For example, concurrent operations may be performed on memory cells within different blocks 170 so long as the different blocks 170 are in different planes 165. In some cases, an individual block 170 may be referred to as a physical block, and a virtual block 180 may refer to a group of blocks 170 within which concurrent operations may occur. For example, concurrent operations may be performed on blocks 170-a, 170-b, 170-c, and 170-d that are within planes 165-a, 165-b, 165-c, and 165-d, respectively, and blocks 170-a, 170-b, 170-c, and 170-d may be collectively referred to as a virtual block 180. In some cases, a virtual block may include blocks 170 from different memory devices 130 (e.g., including blocks in one or more planes of memory device 130-a and memory device 130-b) . In some cases, the blocks 170 within a virtual block may have the same block address within their respective planes 165 (e.g., block 170-a may be “block 0” of plane 165-a, block 170-b may be “block 0” of plane 165-b, and so on) . In some cases, performing concurrent operations in different planes 165 may be subject to one or more restrictions, such as concurrent operations being performed on memory cells within different pages 175 that have the same page address within their respective planes 165 (e.g., related to command decoding, page address decoding circuitry, or other circuitry being shared across planes 165) .

[0029] In some cases, a block 170 may include memory cells organized into rows (pages 175) and columns (e.g., strings, not shown) . For example, memory cells in the same page 175  may share (e.g., be coupled with) a common word line, and memory cells in the same string may share (e.g., be coupled with) a common digit line (which may alternatively be referred to as a bit line) .

[0030] For some NAND architectures, memory cells may be read and programmed (e.g., written) at a first level of granularity (e.g., at a page level of granularity, or portion thereof) but may be erased at a second level of granularity (e.g., at a block level of granularity) . That is, a page 175 may be the smallest unit of memory (e.g., set of memory cells) that may be independently programmed or read (e.g., programed or read concurrently as part of a single program or read operation) , and a block 170 may be the smallest unit of memory (e.g., set of memory cells) that may be independently erased (e.g., erased concurrently as part of a single erase operation) . Further, in some cases, NAND memory cells may be erased before they can be re-written with new data. Thus, for example, a used page 175 may, in some cases, not be updated until the entire block 170 that includes the page 175 has been erased.

[0031] In some cases, a memory system controller 115 or a local controller 135 may perform operations (e.g., as part of one or more media management algorithms) for a memory device 130, such as wear leveling, background refresh, garbage collection, scrub, block scans, health monitoring, or others, or any combination thereof. For example, within a memory device 130, a block 170 may have some pages 175 containing valid data and some pages 175 containing invalid data. To avoid waiting for all the pages 175 in the block 170 to have invalid data to erase and reuse the block 170, an algorithm referred to as “garbage collection” may be invoked to allow the block 170 to be erased and released as a free block for subsequent write operations. Garbage collection may refer to a set of media management operations that include, for example, selecting a block 170 that contains valid and invalid data, selecting pages 175 in the block that contain valid data, copying the valid data from the selected pages 175 to new locations (e.g., free pages 175 in another block 170) , marking the data in the previously selected pages 175 as invalid, and erasing the selected block 170. As a result, the quantity of blocks 170 that have been erased may be increased such that more blocks 170 are available to store subsequent data (e.g., data subsequently received from the host system 105) .

[0032] In some examples, operations performed by the memory system 110, such as in response to commands from the host system 105 (e.g., read commands, write commands) . For example, media management operations or other conditions at the memory system 110  may result in latency while performing the operations in response to one or more commands issued by the host system 105. In some cases, replicating the conditions associated with the latency or ascertaining the cause of the latency at the memory system may be difficult, which may create difficulty for the host system 105 to address the cause of the latency by performing operations, such as debugging operations.

[0033] In accordance with examples as described herein, the memory system 110 (e.g., the memory system controller 115) may be configured to store information associated with latency events at a buffer or at a block 170 of memory cells (e.g., a block of non-volatile memory cells) . Additionally, the host system 105 may be configured to store information associated with the latency events, such as in response to one or more issued commands. In order to identify latency events and perform a debug operation, the host system 105 and the memory system 110 may synchronize their respective clocks. The memory system 110 may store indications of latency events that satisfy a threshold (e.g., latency events that are relatively long) and may provide the events to the host system 105 in response to a command. In some instances, the memory system 110 may output an indication of a single latency event to the host system 105 in response to receiving a command (e.g., based on a timestamp and the synchronized clocks) , whereas in other instances the memory system 105 may output indications of each stored latency event. The host system 105 may receive the indication (s) and may perform one or more debug operations to improve the overall performance of the memory system 110.

[0034] The system 100 may include any quantity of non-transitory computer readable media that support logging of latency events for debugging. For example, the host system 105 (e.g., a host system controller 106) , the memory system 110 (e.g., a memory system controller 115) , or a memory device 130 (e.g., a local controller 135) , or any combination thereof may include or otherwise may access one or more non-transitory computer readable media storing instructions (e.g., firmware, logic, code) for performing the functions ascribed herein to the host system 105, the memory system 110, or the memory device 130, or combination thereof. For example, such instructions, if executed by the host system 105 (e.g., by a host system controller 106) , by the memory system 110 (e.g., by a memory system controller 115) , or by a memory device 130 (e.g., by a local controller 135) , may cause the host system 105, the memory system 110, or the memory device 130 to perform associated functions as described herein.

[0035] FIG. 2 shows an example of a system 200 that supports logging of latency events for debugging in accordance with examples as disclosed herein. The system 200 may be an example of a system 100 as described with reference to FIG. 1, or aspects thereof. The system 200 may include a memory system 210 configured to store data received from the host system 205 and to send data to the host system 205, if requested by the host system 205 using access commands (e.g., read commands or write commands) . The system 200 may implement aspects of the system 100 as described with reference to FIG. 1. For example, the memory system 210 and the host system 205 may be examples of the memory system 110 and the host system 105, respectively.

[0036] The memory system 210 may include one or more memory devices 240 to store data transferred between the memory system 210 and the host system 205 (e.g., in response to receiving access commands from the host system 205) . The memory devices 240 may include one or more memory devices as described with reference to FIG. 1. For example, the memory devices 240 may include NAND memory, PCM, self-selecting memory, 3D cross point or other chalcogenide-based memories, FERAM, MRAM, NOR (e.g., NOR flash) memory, STT-MRAM, CBRAM, RRAM, or OxRAM, among other examples.

[0037] The memory system 210 may include a storage controller 230 for controlling the passing of data directly to and from the memory devices 240 (e.g., for storing data, for retrieving data, for determining memory locations in which to store data and from which to retrieve data) . The storage controller 230 may communicate with memory devices 240 directly or via a bus (not shown) , which may include using a protocol specific to each type of memory device 240. In some cases, a single storage controller 230 may be used to control multiple memory devices 240 of the same or different types. In some cases, the memory system 210 may include multiple storage controllers 230 (e.g., a different storage controller 230 for each type of memory device 240) . In some cases, a storage controller 230 may implement aspects of a local controller 135 as described with reference to FIG. 1.

[0038] The memory system 210 may include an interface 220 for communication with the host system 205, and a buffer 225 for temporary storage of data being transferred between the host system 205 and the memory devices 240. The interface 220, buffer 225, and storage controller 230 may support translating data between the host system 205 and the memory devices 240 (e.g., as shown by a data path 250) , and may be collectively referred to as data path components.

[0039] Using the buffer 225 to temporarily store data during transfers may allow data to be buffered while commands are being processed, which may reduce latency between commands and may support arbitrary data sizes associated with commands. This may also allow bursts of commands to be handled, and the buffered data may be stored, or transmitted, or both (e.g., after a burst has stopped) . The buffer 225 may include relatively fast memory (e.g., some types of volatile memory, such as SRAM or DRAM) , or hardware accelerators, or both to allow fast storage and retrieval of data to and from the buffer 225. The buffer 225 may include data path switching components for bi-directional data transfer between the buffer 225 and other components.

[0040] A temporary storage of data within a buffer 225 may refer to the storage of data in the buffer 225 during the execution of access commands. For example, after completion of an access command, the associated data may no longer be maintained in the buffer 225 (e.g., may be overwritten with data for additional access commands) . In some examples, the buffer 225 may be a non-cache buffer. For example, data may not be read directly from the buffer 225 by the host system 205. In some examples, read commands may be added to a queue without an operation to match the address to addresses already in the buffer 225 (e.g., without a cache address match or lookup operation) .

[0041] The memory system 210 also may include a memory system controller 215 for executing the commands received from the host system 205, which may include controlling the data path components for the moving of the data. The memory system controller 215 may be an example of the memory system controller 115 as described with reference to FIG. 1. A bus 235 may be used to communicate between the system components.

[0042] In some cases, one or more queues (e.g., a command queue 260, a buffer queue 265, a storage queue 270) may be used to control the processing of access commands and the movement of corresponding data. This may be beneficial, for example, if more than one access command from the host system 205 is processed concurrently by the memory system 210. The command queue 260, buffer queue 265, and storage queue 270 are depicted at the interface 220, memory system controller 215, and storage controller 230, respectively, as examples of a possible implementation. However, queues, if implemented, may be positioned anywhere within the memory system 210.

[0043] Data transferred between the host system 205 and the memory devices 240 may be conveyed along a different path in the memory system 210 than non-data information  (e.g., commands, status information) . For example, the system components in the memory system 210 may communicate with each other using a bus 235, while the data may use the data path 250 through the data path components instead of the bus 235. The memory system controller 215 may control how and if data is transferred between the host system 205 and the memory devices 240 by communicating with the data path components over the bus 235 (e.g., using a protocol specific to the memory system 210) .

[0044] If a host system 205 transmits access commands to the memory system 210, the commands may be received by the interface 220 (e.g., according to a protocol, such as a UFS protocol or an eMMC protocol) . Thus, the interface 220 may be considered a front end of the memory system 210. After receipt of each access command, the interface 220 may communicate the command to the memory system controller 215 (e.g., via the bus 235) . In some cases, each command may be added to a command queue 260 by the interface 220 to communicate the command to the memory system controller 215.

[0045] The memory system controller 215 may determine that an access command has been received based on the communication from the interface 220. In some cases, the memory system controller 215 may determine the access command has been received by retrieving the command from the command queue 260. The command may be removed from the command queue 260 after it has been retrieved (e.g., by the memory system controller 215) . In some cases, the memory system controller 215 may cause the interface 220 (e.g., via the bus 235) to remove the command from the command queue 260.

[0046] After a determination that an access command has been received, the memory system controller 215 may execute the access command. For a read command, this may include obtaining data from one or more memory devices 240 and transmitting the data to the host system 205. For a write command, this may include receiving data from the host system 205 and moving the data to one or more memory devices 240. In either case, the memory system controller 215 may use the buffer 225 for, among other things, temporary storage of the data being received from or sent to the host system 205. The buffer 225 may be considered a middle end of the memory system 210. In some cases, buffer address management (e.g., pointers to address locations in the buffer 225) may be performed by hardware (e.g., dedicated circuits) in the interface 220, buffer 225, or storage controller 230.

[0047] To process a write command received from the host system 205, the memory system controller 215 may determine if the buffer 225 has sufficient available space to store  the data associated with the command. For example, the memory system controller 215 may determine (e.g., via firmware, via controller firmware) , an amount of space within the buffer 225 that may be available to store data associated with the write command.

[0048] In some cases, a buffer queue 265 may be used to control a flow of commands associated with data stored in the buffer 225, including write commands. The buffer queue 265 may include the access commands associated with data currently stored in the buffer 225. In some cases, the commands in the command queue 260 may be moved to the buffer queue 265 by the memory system controller 215 and may remain in the buffer queue 265 while the associated data is stored in the buffer 225. In some cases, each command in the buffer queue 265 may be associated with an address at the buffer 225. For example, pointers may be maintained that indicate where in the buffer 225 the data associated with each command is stored. Using the buffer queue 265, multiple access commands may be received sequentially from the host system 205 and at least portions of the access commands may be processed concurrently.

[0049] If the buffer 225 has sufficient space to store the write data, the memory system controller 215 may cause the interface 220 to transmit an indication of availability to the host system 205 (e.g., a “ready to transfer” indication) , which may be performed in accordance with a protocol (e.g., a UFS protocol, an eMMC protocol) . As the interface 220 receives the data associated with the write command from the host system 205, the interface 220 may transfer the data to the buffer 225 for temporary storage using the data path 250. In some cases, the interface 220 may obtain (e.g., from the buffer 225, from the buffer queue 265) the location within the buffer 225 to store the data. The interface 220 may indicate to the memory system controller 215 (e.g., via the bus 235) if the data transfer to the buffer 225 has been completed.

[0050] After the write data has been stored in the buffer 225 by the interface 220, the data may be transferred out of the buffer 225 and stored in a memory device 240, which may involve operations of the storage controller 230. For example, the memory system controller 215 may cause the storage controller 230 to retrieve the data from the buffer 225 using the data path 250 and transfer the data to a memory device 240. The storage controller 230 may be considered a back end of the memory system 210. The storage controller 230 may indicate to the memory system controller 215 (e.g., via the bus 235) that the data transfer to one or more memory devices 240 has been completed.

[0051] In some cases, a storage queue 270 may support a transfer of write data. For example, the memory system controller 215 may push (e.g., via the bus 235) write commands from the buffer queue 265 to the storage queue 270 for processing. The storage queue 270 may include entries for each access command. In some examples, the storage queue 270 may additionally include a buffer pointer (e.g., an address) that may indicate where in the buffer 225 the data associated with the command is stored and a storage pointer (e.g., an address) that may indicate the location in the memory devices 240 associated with the data. In some cases, the storage controller 230 may obtain (e.g., from the buffer 225, from the buffer queue 265, from the storage queue 270) the location within the buffer 225 from which to obtain the data. The storage controller 230 may manage the locations within the memory devices 240 to store the data (e.g., performing wear-leveling, performing garbage collection) . The entries may be added to the storage queue 270 (e.g., by the memory system controller 215) . The entries may be removed from the storage queue 270 (e.g., by the storage controller 230, by the memory system controller 215) after completion of the transfer of the data.

[0052] To process a read command received from the host system 205, the memory system controller 215 may determine if the buffer 225 has sufficient available space to store the data associated with the command. For example, the memory system controller 215 may determine (e.g., via firmware, via controller firmware) , an amount of space within the buffer 225 that may be available to store data associated with the read command.

[0053] In some cases, the buffer queue 265 may support buffer storage of data associated with read commands in a similar manner as discussed with respect to write commands. For example, if the buffer 225 has sufficient space to store the read data, the memory system controller 215 may cause the storage controller 230 to retrieve the data associated with the read command from a memory device 240 and store the data in the buffer 225 for temporary storage using the data path 250. The storage controller 230 may indicate to the memory system controller 215 (e.g., via the bus 235) if the data transfer to the buffer 225 has been completed.

[0054] In some cases, the storage queue 270 may be used to aid with the transfer of read data. For example, the memory system controller 215 may push the read command to the storage queue 270 for processing. In some cases, the storage controller 230 may obtain (e.g., from the buffer 225, from the storage queue 270) the location within one or more memory devices 240 from which to retrieve the data. In some cases, the storage controller 230 may  obtain (e.g., from the buffer queue 265) the location within the buffer 225 to store the data. In some cases, the storage controller 230 may obtain (e.g., from the storage queue 270) the location within the buffer 225 to store the data. In some cases, the memory system controller 215 may move the command processed by the storage queue 270 back to the command queue 260.

[0055] After the data has been stored in the buffer 225 by the storage controller 230, the data may be transferred from the buffer 225 and sent to the host system 205. For example, the memory system controller 215 may cause the interface 220 to retrieve the data from the buffer 225 using the data path 250 and transmit the data to the host system 205 (e.g., according to a protocol, such as a UFS protocol or an eMMC protocol) . For example, the interface 220 may process the command from the command queue 260 and may indicate to the memory system controller 215 (e.g., via the bus 235) that the data transmission to the host system 205 has been completed.

[0056] The memory system controller 215 may execute received commands according to an order (e.g., a first-in-first-out order, according to the order of the command queue 260) . For each command, the memory system controller 215 may cause data corresponding to the command to be moved into and out of the buffer 225, as discussed herein. As the data is moved into and stored within the buffer 225, the command may remain in the buffer queue 265. A command may be removed from the buffer queue 265 (e.g., by the memory system controller 215) if the processing of the command has been completed (e.g., if data corresponding to the access command has been transferred out of the buffer 225) . If a command is removed from the buffer queue 265, the address previously storing the data associated with that command may be available to store data associated with a new command.

[0057] In some examples, the memory system controller 215 may be configured for operations associated with one or more memory devices 240. For example, the memory system controller 215 may execute or manage operations such as wear-leveling operations, garbage collection operations, error control operations such as error-detecting operations or error-correcting operations, encryption operations, caching operations, media management operations, background refresh, health monitoring, and address translations between logical addresses (e.g., LBAs) associated with commands from the host system 205 and physical addresses (e.g., physical block addresses) associated with memory cells within the memory  devices 240. For example, the host system 205 may issue commands indicating one or more LBAs and the memory system controller 215 may identify one or more physical block addresses indicated by the LBAs. In some cases, one or more contiguous LBAs may correspond to noncontiguous physical block addresses. In some cases, the storage controller 230 may be configured to perform one or more of the described operations in conjunction with or instead of the memory system controller 215. In some cases, the memory system controller 215 may perform the functions of the storage controller 230 and the storage controller 230 may be omitted.

[0058] In accordance with examples as described herein, the memory system 210 may be configured to store information associated with one or more latency events. For example, the memory system 210 may store an entry corresponding to a latency event at a latency event log 245, which may be stored at a memory location of the memory system 210. In some examples, the memory location may include a buffer (e.g., a retention buffer, such as a 4-kilobyte retention buffer) allocated for storing the latency event log 245. Additionally, or alternatively, the latency event log 245 may be stored at one or more memory blocks (e.g., NAND blocks) of the memory devices 240. In some cases, the memory location for storing the latency event log 245 may be allocated based on a command (e.g., an indication) from the host system 205 or may be established (e.g., set) during manufacturing of the memory system 210.

[0059] In some examples, entries stored at the latency event log 245 may be stored in response to detecting a latency event and may include a timestamp (e.g., an indication of a timestamp) associated with the latency event. In some cases, each entry may be written to the latency event log 245 based on the latency event satisfying a threshold value. That is, the entries may be stored to the latency event log 245 based on a respective event being associated with a duration that exceeds a latency threshold, which may be a configurable threshold (e.g., by the host system 205 or during manufacturing of the memory system 210. In some examples, a respective entry may include an indication of the duration associated with the latency event.

[0060] Additionally, or alternatively, each entry may include an indication of a type of event associated with the latency event, such as an event that may be associated with the experienced latency. For example, the memory system 210 may be performing one or more operations (e.g., garbage collection operations) if a command is received from the host  system 205. Because of the ongoing operations, operations associated with the command may incur additional latency than if the operations were not ongoing once the command was received. As such, by storing an event type associated with the latency event, the memory event log 245 may be used to determine which operations of the memory system 210 may be causing the latency.

[0061] For example, an entry may indicate an event type selected from a set of event types using an identifier corresponding to a respective event type. In some examples, the set of event types may include a table update event (e.g., associated with updating a logical to physical table or another table) , an open block flow event, a read retry event (e.g., associated with retrying a read operation) , an interconnect layer event type (e.g., a UFS interconnect (UIC) layer event, such as based on reception of a UIC command) , a refresh event type (e.g., associated with performing a refresh operation) , a defragmentation event type (e.g., associated with performing a defragmentation operation) , an error handling event type (e.g., associated with detection or correction of one or more errors) , a read command event type (e.g., associated with performing a read operation) , a write command event type (e.g., associated with performing a write operation) , an unmap event type, a sync event type, a garbage collection event type (e.g., associated with performing garbage collection) , a background operation event type (e.g., associated with performing background operations, such as media management operations) , other event types, or any combination thereof.

[0062] In some examples, the host system 205 may be configured to store information associated with the latency events at a latency log 255. For example, the host system 205 may include one or more buffers (e.g., a 64-kilobyte buffer) for the latency log 255. In some examples, for each entry in the latency log 255, the host system 205 may include an indication of a logical block address, a chunk size, or both, for an issued command associated with a latency event. Additionally, or alternatively, the host system 205 may store additional information to the latency log 255 such as an indication that the latency associated with the command is relatively long, a duration of the latency, or that no response was received from the memory system 210 (e.g., timeout) . In some examples, each entry may include a timestamp associated with the issued command or the latency experienced.

[0063] In some cases, the host system 205 and the memory system 210 may perform a clock synchronization procedure. For example, the synchronization procedure may include synchronizing a clock of the memory system 210 with a clock external to the memory system  210, such as a clock of the host system 205. In some examples, the synchronization procedure may include enabling a real-time clock (RTC) of the memory system 210 (e.g., based on one or more commands from the host system 205) , and the synchronization procedure may include the host system 205 indicating a clock value for setting or synchronizing the RTC of the memory system 210. Additionally, or alternatively, the synchronization procedure may include the host system 205 indicating a clock frequency for the clock of the memory system 210, and the memory system 210 may set the clock to the indicated frequency, clock value, or both. As such, by performing the synchronization procedure, the clocks of the host system 205 and of the memory system 210 may be synchronized. Accordingly, timestamps may be stored with entries at the latency event log 245 and the latency log 255, which may support correlating entries of the latency event log 245 with entries of the latency log 255 to ascertain the cause of a latency event.

[0064] The host system 205 may output (e.g., transmit) a command to request information associated with one or more latency events. For example, the host system 205 may indicate, via the command, a time value (e.g., an RTC time value) to the memory system 210. Additionally, or alternatively, the time value may be an indication of a timestamp for a latency event stored to the memory system 210. In some cases, the command may be an example of a vendor unique (VU) command. The memory system 210 may, in response to the command, identify one or more entries at the latency event log 245 based on the indicated time value. For example, the memory system 210 may determine one or more entries matching the indicated time value or having a timestamp within a threshold value (e.g., configured by the host system 205) of the indicated time value. The memory system 210 may then output (e.g., transmit) the respective indication (s) of the one or more determined latency events (e.g., the associated entries) to the host system 205.

[0065] In some cases, the hosts system 205 may output (e.g., transmit) a command to request an indication of all entries stored at the latency event log 245. In some examples, to request the indication of all the entries, the host system 205 may indicate an invalid time value (e.g., an invalid RTC time value) via the command. For example, the invalid time value may have a specific (e.g., configured) value, or may be any value that is not associated with a valid time value (or timestamp) . In some cases, the invalid time value may be 0xFFFFFFFF. The memory system 210 may output an indication of each entry stored at the latency event log 245 in response to the command indicating the invalid time value.

[0066] Accordingly, the host system 205 may compare entries at the latency log 255 with entries of the latency event log 245 and may perform a debug operation based on determining a cause of a latency event. For example, the host system 205 may indicate the memory system 210 to perform error correction, refresh operations, or both, if error events are determined to be causing latency. Additionally, or alternatively, the host system 205 may adjust a frequency of one or more operations at the memory system 210, such as refresh operations, background operations, or other operations, if these operations are determined to be causing latency (e.g., latency durations above a threshold, quantity of latency events above a threshold) . Accordingly, the operations described herein may improve the overall performance of the memory system 210.

[0067] FIG. 3 shows an example of a process 300 that supports logging of latency events for debugging in accordance with examples as disclosed herein. The process 300 illustrates communications between a host system 205 and a memory system 210, which may be examples of corresponding devices as described herein with reference to FIGs. 1 and 2. In some examples, steps shown in the process 300 may be omitted or performed in a different order than as shown. Additionally, or alternatively, additional steps not shown may be added to the process 300.

[0068] Aspects of the process 300 may be implemented by one or more controllers, among other components. Additionally, or alternatively, aspects of the process 300 may be implemented as instructions stored in one or more memories (e.g., firmware stored in one or more memories coupled with the host system 105, the memory system 110, or both) . For example, the instructions, when executed by one or more controllers (e.g., the host system controller 106 and / or the memory controller 115) , may cause the one or more controllers (or a device or a system) to perform the operations of the process 300.

[0069] At 305, a clock synchronization operation may be performed. In some instances, the host system 205 and the memory system 210 may perform the clock synchronization operation. For example, a first clock of the memory system 210 may be synchronized with a second clock that is external to the memory system (e.g., of the host system 205) . Additionally, or alternatively, the host system 205 may configure one or more settings for latency event logging. For example, the host system 205 may enable a RTC for the memory system 210. In some examples, the host system 205 may configure a latency threshold for the memory system 210, which may be associated with logging of latency events. Additionally,  or alternatively, the host system 205 may enable a backtracking system debug solution (BSDS) , which may be associated with reporting of firmware information (e.g., via a UFS interface, such as UIC) . In some examples, the BSDS system may be enabled by changing a value stored in a mode register. For instance, a field in a mode register may be allocated to indicating one or more parameters of the BSDS system. An example of one parameter stored in the mode register may be whether the BSDS system is enabled or disabled. A host system 205 may be configured to write and / or read the mode register to set and / or determine the one or more parameters about the BSDS system (including whether it is enabled or disabled) . A memory system 210 may be configured to write and / or read the mode register to set and / or determine the one or more parameters about the BSDS system (including whether it is enabled or disabled) .

[0070] Additionally or alternatively, at or before 305 a debug level may be communicated between the host system 205 and the memory system 210. In some examples, the host system 205 may set a default debug level by transmitting a VU command, or one or more attributes, to the memory system 210. The VU command may indicate one of multiple levels for performing a debug operation. For example, the default debug level may inform the memory system 210 that the host system 205 is performing (or will perform) one or more debug operations, and whether SCSI command latency will be impacted by the debugging operation (s) .

[0071] At 310, one or more commands may be issued to the memory system 210. In some instances, the host system 205 may issue the one or more commands to the memory system 210 (e.g., during a runtime period of the memory system 210) . For example, the host system 205 may issue one or more write commands, read commands, or other commands to the memory system 210.

[0072] At 315, one or more latency events may be detected. In some examples, the host system 205 may detect latency events having a relatively long duration. For example, the host system 205 may determine that a latency for a command has satisfied a threshold value, and the host system 205 may store an indication of a latency event at a buffer of the host system 205. In some cases, the indication of the latency event may include a timestamp associated with the latency event (e.g., based on the latency event being detected) . Additionally, or alternatively, the indication of the latency event may include a logical block address associated with the command, an error (e.g., error type) associated with the command or the  latency event, a chunk size associated with the command (e.g., for a read or write operation) , or a combination thereof. In some examples, different command types (e.g., read commands, write commands, other command types) may be associated with different respective threshold values, such that an indication of a latency event is stored if the respective threshold is satisfied.

[0073] At 320, one or more latency events may be detected and an indication of the respective latency events may be stored. In some examples, the memory system 210 may detect a latency event and may store an indication of the latency event to a portion of the memory system (e.g., a retention buffer, one or more NAND blocks) . In some examples, the indication of the latency event may include a timestamp associated with the latency event based on the first clock (e.g., the clock of the memory system 210) , in accordance with the synchronization of the first clock and the second clock. Additionally, or alternatively, the indication may include a type of event corresponding to the latency event, which may be selected from a set of event types as described herein.

[0074] In some examples, the indication may include a duration of the latency associated with the latency event (e.g., measured using one or more timers) . Additionally, or alternatively, the indication may include a value of the second clock (e.g., the clock of the host system 205) based on the synchronization. In other examples, the indication may include a LBA or a chunksize of the operation (s) associated with the latency event. For example, a single VU command may indicate multiple indications to the host system 205. In other examples, the indication may include an opcode associated with the latency event (s) . The opcode may indicate an operation (or operations) associated with the latency event (s) .

[0075] In some examples, an indication may be stored for a latency event based on the latency event satisfying the latency threshold, which may have been configured by the host system 205. For example, if a duration a respective latency event satisfies (e.g., is equal to or greater than) the latency threshold, the memory system 210 may store an indication corresponding to the respective latency event at the memory location (e.g., to the buffer or NAND block) .

[0076] In some cases, the memory system 210 may store an indication of a latency event even if the latency threshold is not satisfied. For example, the memory system 210 may be configured to store an indication of a latency event for one or more types of events, even if a corresponding latency duration does not satisfy the latency threshold. In some cases, the  memory system 210 may store an indication of latency events corresponding to an interconnect layer event (e.g., an UIC layer event) without checking if the respective event satisfies the threshold latency.

[0077] At 325, a command to retrieve one or more latency events may be issued. In some examples, the host system 205 may output (e.g., issue, transmit) a command to retrieve one or more latency events stored at the memory location of the memory system 210. In some cases, the command may be output during an idle duration of the memory system 210 (e.g., a time during which the memory system 210 is idle) . In some examples, the command may request one or more latency events stored to the memory location having a same (e.g., or similar) timestamp as a latency event stored at the buffer of the host system 205. In some cases, for example, the host system 205 may indicate the timestamp of the latency event stored at the buffer of the host system 205, or otherwise indicate (e.g., request) the latency event having a same or similar timestamp stored at the memory location of the memory system 210. In other instances, as described herein, the command may request each entry (e.g., all entries) stored to the memory location of the memory system 210.

[0078] At 330, an indication of one or more latency events may be issued. In some examples, the memory system 210 may output (e.g., issue, transmit) an indication of the one or more latency events indicated (e.g., requested) by the command. For example, the memory system 210 may determine (e.g., identify) the one or more latency events having a timestamp matching a timestamp included in the command received from the host system 205. In some cases, the memory system 210 may identify one or more latency events that occurred within a threshold duration (e.g., configured by the host system 205, such as within 1 minute) of the timestamp included in the command. The indication of the one or more latency events may include some or all the data stored for each entry at the memory location of the memory system 210, such as a timestamp, a duration, a type of event, or a combination thereof, for each entry. In other instances, as described herein, the command may request each entry (e.g., all entries) stored to the memory location of the memory system 210, thus the memory system 210 may output each entry stored to the memory location.

[0079] At 335, one or more debug operations may be performed. In some examples, the host system 205 may perform one or more debugging operations in response to receiving the indication of the one or more latency events from the memory system 210. For example, the host system 205 may determine a cause of latency based on the indication of the one or more  latency events. For instance, the host system 205 may determine the cause of the latency based on the indication of each event type, which may allow the host system 205 to trigger error correction, refresh operations, or change a frequency of operations at the memory system 210, which may result in lower latency and improve the overall performance of the memory system 210.

[0080] At 340, a second command may be issued. In some examples, the host system 205 may output (e.g., issue, transmit) a second command to request an indication of each latency event stored at the memory location of the memory system 210. In some examples, to request the indication of each latency event, the host system 205 may indicate an invalid clock value of the synchronized clock (e.g., as part of the second command, as a separate input to the memory system 210) . Additionally, or alternatively, the host system 205 may request the indication of each latency event by setting an invalid clock value (e.g., an invalid RTC value) as a timestamp for a latency event stored at the buffer of the host system 205, and the timestamp for the latency event stored at the buffer may be indicated by the second command. In other examples, the host system 205 may request an indication of each latency event stored at the memory location at 325.

[0081] At 345, an indication of each entry stored to the memory location may be issued. In some examples, the memory system 210 may output (e.g., issue, transmit) an indication of each entry at the memory location corresponding to each latency event in response to the second command. In other examples, the memory system may output the indication of each entry stored at the memory location at 330.

[0082] At 350, a debug operation may be performed. In some examples, the host system 205 may perform a debug operation, based on the latency events, to address or otherwise remedy operations performed by the memory system 210 that resulted in the incurred latency. Accordingly, the operations described herein may improve the overall performance of the memory system 210.

[0083] FIG. 4 shows a block diagram 400 of a memory system 420 that supports logging of latency events for debugging in accordance with examples as disclosed herein. The memory system 420 may be an example of aspects of a memory system as described with reference to FIGs. 1 through 3. The memory system 420, or various components thereof, may be an example of means for performing various aspects of logging of latency events for debugging as described herein. For example, the memory system 420 may include a synch  component 425, an indication component 430, a command manager 435, a latency event component 440, a threshold manager 445, or any combination thereof. Each of these components, or components of subcomponents thereof (e.g., one or more processors, one or more memories) , may communicate, directly or indirectly, with one another (e.g., via one or more buses) .

[0084] The synch component 425 may be configured as or otherwise support a means for synchronizing a first clock of the memory system with a second clock associated with a device external to the memory system. The indication component 430 may be configured as or otherwise support a means for storing, in accordance with synchronizing the first clock with the second clock, an indication of one or more latency events to a portion of the memory system in response to a respective latency event of the one or more latency events satisfying a threshold, where the indication includes a timestamp and a type of the latency event. The command manager 435 may be configured as or otherwise support a means for receiving, during a duration that the memory system is idle, a command to retrieve the one or more latency events stored to the portion of the memory system. The latency event component 440 may be configured as or otherwise support a means for transmitting the one or more latency events indicated by the command.

[0085] In some examples, the indication includes a value of the second clock, and the latency event component 440 may be configured as or otherwise support a means for identifying a first latency event stored to the portion of the memory system having a timestamp that matches the value of the second clock, where transmitting the one or more latency events includes transmitting the first latency event.

[0086] In some examples, the indication is for each latency event stored to the portion of the memory system. In some examples, transmitting the one or more latency events includes transmitting each latency event stored to the portion of the memory system.

[0087] In some examples, the command indicates an invalid value of the synchronized clock. In some examples, transmitting the one or more latency events is in accordance with the command.

[0088] In some examples, to support synchronizing the first clock with the second clock, the command manager 435 may be configured as or otherwise support a means for receiving a second command indicating a frequency of the second clock. In some examples, to support  synchronizing the first clock with the second clock, the synch component 425 may be configured as or otherwise support a means for adjusting a frequency of the first clock in accordance with receiving the second command.

[0089] In some examples, the threshold manager 445 may be configured as or otherwise support a means for receiving a third command indicating the threshold. In some examples, the threshold manager 445 may be configured as or otherwise support a means for setting the threshold in accordance with receiving the third command, where storing the indication of the one or more latency events is in accordance with setting the threshold.

[0090] In some examples, the type of the latency event includes a table update event, an open block flow event, a read retry event, an interconnect layer event type, a refresh event type, a defragmentation event type, an error handling event type, a read command event type, a write command event type, an unmap event type, a sync event type, a garbage collection event type, or a background operation event type, or any combination thereof.

[0091] In some examples, the latency event component 440 may be configured as or otherwise support a means for detecting an occurrence of a first latency event of the one or more latency events. In some examples, the threshold manager 445 may be configured as or otherwise support a means for determining whether the first latency event satisfies the threshold, where each indication stored to the portion of the memory system is associated a latency event that satisfies the threshold.

[0092] In some examples, the portion of the memory system includes a buffer or a block of non-volatile memory cells. In some examples, each timestamp includes a duration associated with the respective latency event. In some examples, the command includes a VU command. In some examples, the device external to the memory system includes a host system.

[0093] In some examples, the described functionality of the memory system 420, or various components thereof, may be supported by or may refer to at least a portion of at least one processor, where such at least one processor may include one or more processing elements (e.g., a controller, a microprocessor, a microcontroller, a digital signal processor, a state machine, discrete gate logic, discrete transistor logic, discrete hardware components, or any combination of one or more of such elements) . In some examples, the described functionality of the memory system 420, or various components thereof, may be implemented  at least in part by instructions (e.g., stored in memory, non-transitory computer-readable medium) executable by such at least one processor.

[0094] FIG. 5 shows a block diagram 500 of a host system 520 that supports logging of latency events for debugging in accordance with examples as disclosed herein. The host system 520 may be an example of aspects of a host system as described with reference to FIGs. 1 through 3. The host system 520, or various components thereof, may be an example of means for performing various aspects of logging of latency events for debugging as described herein. For example, the host system 520 may include a synch manager 525, an indication manager 530, a command component 535, a latency event manager 540, a debug component 545, a threshold component 550, or any combination thereof. Each of these components, or components of subcomponents thereof (e.g., one or more processors, one or more memories) , may communicate, directly or indirectly, with one another (e.g., via one or more buses) .

[0095] The synch manager 525 may be configured as or otherwise support a means for synchronizing a first clock of the host system with a second clock associated with a device external to the host system. The indication manager 530 may be configured as or otherwise support a means for storing, in accordance with synchronizing the first clock with the second clock, an indication of one or more latency events to a buffer of the host system in response to a latency event satisfying a threshold, where the indication includes a timestamp. The command component 535 may be configured as or otherwise support a means for transmitting, during a duration that the host system is idle, a command to retrieve a first set of latency events stored to the buffer, where the first set of latency events correspond to a second set of latency events stored to the device external to the host system. The latency event manager 540 may be configured as or otherwise support a means for receiving an indication of the second set of latency events from the device external to the host system in response to transmitting the command, where the second set of latency events received from the device external to the host system include a timestamp and a type of latency event for each respective latency event. The debug component 545 may be configured as or otherwise support a means for performing a debug operation in accordance with receiving the indication.

[0096] In some examples, the command includes a request for a first latency event stored to the device external to the host system having a same timestamp as a second latency event  stored to the buffer. In some examples, the request is for each latency event stored to the device external to the host system. In some examples, the request for each latency event stored to the device external to the host system includes an invalid value of the synchronized clock.

[0097] In some examples, the type of latency event includes a table update event, an open block flow event, a read retry event, an interconnect layer event type, a refresh event type, a defragmentation event type, an error handling event type, a read command event type, a write command event type, an unmap event type, a sync event type, a garbage collection event type, or a background operation event type, or any combination thereof.

[0098] In some examples, to support synchronizing with the second clock as, the synch manager 525 may be configured as or otherwise support a means for transmitting a second command indicating a frequency of the first clock.

[0099] In some examples, the threshold component 550 may be configured as or otherwise support a means for transmitting a third command indicating a threshold latency value for storing latency events. In some examples, the command includes a VU command. In some examples, the device external to the host system includes a memory system.

[0100] In some examples, the described functionality of the host system 520, or various components thereof, may be supported by or may refer to at least a portion of at least one processor, where such at least one processor may include one or more processing elements (e.g., a controller, a microprocessor, a microcontroller, a digital signal processor, a state machine, discrete gate logic, discrete transistor logic, discrete hardware components, or any combination of one or more of such elements) . In some examples, the described functionality of the host system 520, or various components thereof, may be implemented at least in part by instructions (e.g., stored in memory, non-transitory computer-readable medium) executable by such at least one processor.

[0101] FIG. 6 shows a flowchart illustrating a method 600 that supports logging of latency events for debugging in accordance with examples as disclosed herein. The operations of method 600 may be implemented by a memory system or its components as described herein. For example, the operations of method 600 may be performed by a memory system as described with reference to FIGs. 1 through 4. In some examples, a memory system may execute a set of instructions to control the functional elements of the device to perform  the described functions. Additionally, or alternatively, the memory system may perform aspects of the described functions using special-purpose hardware.

[0102] At 605, the method may include synchronizing a first clock of the memory system with a second clock associated with a device external to the memory system. In some examples, aspects of the operations of 605 may be performed by a synch component 425 as described with reference to FIG. 4.

[0103] At 610, the method may include storing, in accordance with synchronizing the first clock with the second clock, an indication of one or more latency events to a portion of the memory system in response to a respective latency event of the one or more latency events satisfying a threshold, where the indication includes a timestamp and a type of the latency event. In some examples, aspects of the operations of 610 may be performed by an indication component 430 as described with reference to FIG. 4.

[0104] At 615, the method may include receiving, during a duration that the memory system is idle, a command to retrieve the one or more latency events stored to the portion of the memory system. In some examples, aspects of the operations of 615 may be performed by a command manager 435 as described with reference to FIG. 4.

[0105] At 620, the method may include transmitting the one or more latency events indicated by the command. In some examples, aspects of the operations of 620 may be performed by a latency event component 440 as described with reference to FIG. 4.

[0106] In some examples, an apparatus as described herein may perform a method or methods, such as the method 600. The apparatus may include features, circuitry, logic, means, or instructions (e.g., a non-transitory computer-readable medium storing instructions executable by a processor) , or any combination thereof for performing the following aspects of the present disclosure:

[0107] Aspect 1: A method, apparatus, or non-transitory computer-readable medium including operations, features, circuitry, logic, means, or instructions, or any combination thereof for synchronizing a first clock of the memory system with a second clock associated with a device external to the memory system; storing, in accordance with synchronizing the first clock with the second clock, an indication of one or more latency events to a portion of the memory system in response to a respective latency event of the one or more latency events satisfying a threshold, where the indication includes a timestamp and a type of the  latency event; receiving, during a duration that the memory system is idle, a command to retrieve the one or more latency events stored to the portion of the memory system; and transmitting the one or more latency events indicated by the command.

[0108] Aspect 2: The method, apparatus, or non-transitory computer-readable medium of aspect 1, where the indication includes a value of the second clock and the method, apparatuses, and non-transitory computer-readable medium further includes operations, features, circuitry, logic, means, or instructions, or any combination thereof for identifying a first latency event stored to the portion of the memory system having a timestamp that matches the value of the second clock, where transmitting the one or more latency events includes transmitting the first latency event.

[0109] Aspect 3: The method, apparatus, or non-transitory computer-readable medium of any of aspects 1 through 2, where the indication is for each latency event stored to the portion of the memory system and transmitting the one or more latency events includes transmitting each latency event stored to the portion of the memory system.

[0110] Aspect 4: The method, apparatus, or non-transitory computer-readable medium of aspect 3, where the command indicates an invalid value of the synchronized clock and transmitting the one or more latency events is in accordance with the command.

[0111] Aspect 5: The method, apparatus, or non-transitory computer-readable medium of any of aspects 1 through 4, where synchronizing the first clock with the second clock includes operations, features, circuitry, logic, means, or instructions, or any combination thereof for receiving a second command indicating a frequency of the second clock and adjusting a frequency of the first clock in accordance with receiving the second command.

[0112] Aspect 6: The method, apparatus, or non-transitory computer-readable medium of any of aspects 1 through 5, further including operations, features, circuitry, logic, means, or instructions, or any combination thereof for receiving a third command indicating the threshold and setting the threshold in accordance with receiving the third command, where storing the indication of the one or more latency events is in accordance with setting the threshold.

[0113] Aspect 7: The method, apparatus, or non-transitory computer-readable medium of any of aspects 1 through 6, where the type of the latency event includes a table update event, an open block flow event, a read retry event, an interconnect layer event type, a refresh event  type, a defragmentation event type, an error handling event type, a read command event type, a write command event type, an unmap event type, a sync event type, a garbage collection event type, or a background operation event type, or any combination thereof.

[0114] Aspect 8: The method, apparatus, or non-transitory computer-readable medium of any of aspects 1 through 7, further including operations, features, circuitry, logic, means, or instructions, or any combination thereof for detecting an occurrence of a first latency event of the one or more latency events and determining whether the first latency event satisfies the threshold, where each indication stored to the portion of the memory system is associated a latency event that satisfies the threshold.

[0115] Aspect 9: The method, apparatus, or non-transitory computer-readable medium of any of aspects 1 through 8, where the portion of the memory system includes a buffer or a block of non-volatile memory cells.

[0116] Aspect 10: The method, apparatus, or non-transitory computer-readable medium of any of aspects 1 through 9, where each timestamp includes a duration associated with the respective latency event.

[0117] Aspect 11: The method, apparatus, or non-transitory computer-readable medium of any of aspects 1 through 10, where the command includes a VU command.

[0118] Aspect 12: The method, apparatus, or non-transitory computer-readable medium of any of aspects 1 through 11, where the device external to the memory system includes a host system.

[0119] FIG. 7 shows a flowchart illustrating a method 700 that supports logging of latency events for debugging in accordance with examples as disclosed herein. The operations of method 700 may be implemented by a host system or its components as described herein. For example, the operations of method 700 may be performed by a host system as described with reference to FIGs. 1 through 3 and 5. In some examples, a host system may execute a set of instructions to control the functional elements of the device to perform the described functions. Additionally, or alternatively, the host system may perform aspects of the described functions using special-purpose hardware.

[0120] At 705, the method may include synchronizing a first clock of the host system with a second clock associated with a device external to the host system. In some examples,  aspects of the operations of 705 may be performed by a synch manager 525 as described with reference to FIG. 5.

[0121] At 710, the method may include storing, in accordance with synchronizing the first clock with the second clock, an indication of one or more latency events to a buffer of the host system in response to a latency event satisfying a threshold, where the indication includes a timestamp. In some examples, aspects of the operations of 710 may be performed by an indication manager 530 as described with reference to FIG. 5.

[0122] At 715, the method may include transmitting, during a duration that the host system is idle, a command to retrieve a first set of latency events stored to the buffer, where the first set of latency events correspond to a second set of latency events stored to the device external to the host system. In some examples, aspects of the operations of 715 may be performed by a command component 535 as described with reference to FIG. 5.

[0123] At 720, the method may include receiving an indication of the second set of latency events from the device external to the host system in response to transmitting the command, where the second set of latency events received from the device external to the host system include a timestamp and a type of latency event for each respective latency event. In some examples, aspects of the operations of 720 may be performed by a latency event manager 540 as described with reference to FIG. 5.

[0124] At 725, the method may include performing a debug operation in accordance with receiving the indication. In some examples, aspects of the operations of 725 may be performed by a debug component 545 as described with reference to FIG. 5.

[0125] In some examples, an apparatus as described herein may perform a method or methods, such as the method 700. The apparatus may include features, circuitry, logic, means, or instructions (e.g., a non-transitory computer-readable medium storing instructions executable by a processor) , or any combination thereof for performing the following aspects of the present disclosure:

[0126] Aspect 13: A method, apparatus, or non-transitory computer-readable medium including operations, features, circuitry, logic, means, or instructions, or any combination thereof for synchronizing a first clock of the host system with a second clock associated with a device external to the host system; storing, in accordance with synchronizing the first clock with the second clock, an indication of one or more latency events to a buffer of the host  system in response to a latency event satisfying a threshold, where the indication includes a timestamp; transmitting, during a duration that the host system is idle, a command to retrieve a first set of latency events stored to the buffer, where the first set of latency events correspond to a second set of latency events stored to the device external to the host system; receiving an indication of the second set of latency events from the device external to the host system in response to transmitting the command, where the second set of latency events received from the device external to the host system include a timestamp and a type of latency event for each respective latency event; and performing a debug operation in accordance with receiving the indication.

[0127] Aspect 14: The method, apparatus, or non-transitory computer-readable medium of aspect 13, where the command includes a request for a first latency event stored to the device external to the host system having a same timestamp as a second latency event stored to the buffer.

[0128] Aspect 15: The method, apparatus, or non-transitory computer-readable medium of aspect 14, where the request is for each latency event stored to the device external to the host system.

[0129] Aspect 16: The method, apparatus, or non-transitory computer-readable medium of aspect 15, where the request for each latency event stored to the device external to the host system includes an invalid value of the synchronized clock.

[0130] Aspect 17: The method, apparatus, or non-transitory computer-readable medium of any of aspects 13 through 16, where the type of latency event includes a table update event, an open block flow event, a read retry event, an interconnect layer event type, a refresh event type, a defragmentation event type, an error handling event type, a read command event type, a write command event type, an unmap event type, a sync event type, a garbage collection event type, or a background operation event type, or any combination thereof.

[0131] Aspect 18: The method, apparatus, or non-transitory computer-readable medium of any of aspects 13 through 17, where synchronizing with the second clock as includes operations, features, circuitry, logic, means, or instructions, or any combination thereof for transmitting a second command indicating a frequency of the first clock.

[0132] Aspect 19: The method, apparatus, or non-transitory computer-readable medium of any of aspects 13 through 18, further including operations, features, circuitry, logic,  means, or instructions, or any combination thereof for transmitting a third command indicating a threshold latency value for storing latency events.

[0133] Aspect 20: The method, apparatus, or non-transitory computer-readable medium of any of aspects 13 through 19, where the command includes a VU command.

[0134] Aspect 21: The method, apparatus, or non-transitory computer-readable medium of any of aspects 13 through 20, where the device external to the host system includes a memory system.

[0135] It should be noted that the described techniques include possible implementations, and that the operations and the steps may be rearranged or otherwise modified and that other implementations are possible. Further, portions from two or more of the methods may be combined.

[0136] Information and signals described herein may be represented using any of a variety of different technologies and techniques. For example, data, instructions, commands, information, signals, bits, or symbols of signaling that may be referenced throughout the above description may be represented by voltages, currents, electromagnetic waves, magnetic fields or particles, optical fields or particles, or any combination thereof. Some drawings may illustrate signals as a single signal; however, the signal may represent a bus of signals, where the bus may have a variety of bit widths.

[0137] The terms “electronic communication, ” “conductive contact, ” “connected, ” and “coupled” may refer to a relationship between components that supports the flow of signals between the components. Components are considered in electronic communication with (or in conductive contact with or connected with or coupled with) one another if there is any conductive path between the components that can, at any time, support the flow of signals between the components. At any given time, the conductive path between components that are in electronic communication with each other (or in conductive contact with or connected with or coupled with) may be an open circuit or a closed circuit based on the operation of the device that includes the connected components. The conductive path between connected components may be a direct conductive path between the components or the conductive path between connected components may be an indirect conductive path that may include intermediate components, such as switches, transistors, or other components. In some examples, the flow of signals between the connected components may be interrupted for a  time, for example, using one or more intermediate components such as switches or transistors.

[0138] The term “coupling” (e.g., “electrically coupling” ) may refer to a condition of moving from an open-circuit relationship between components in which signals are not presently capable of being communicated between the components over a conductive path to a closed-circuit relationship between components in which signals are capable of being communicated between components over the conductive path. If a component, such as a controller, couples other components together, the component initiates a change that allows signals to flow between the other components over a conductive path that previously did not permit signals to flow.

[0139] The term “isolated” refers to a relationship between components in which signals are not presently capable of flowing between the components. Components are isolated from each other if there is an open circuit between them. For example, two components separated by a switch that is positioned between the components are isolated from each other if the switch is open. If a controller isolates two components, the controller affects a change that prevents signals from flowing between the components using a conductive path that previously permitted signals to flow.

[0140] The terms “if, ” “when, ” “based on, ” or “based at least in part on” may be used interchangeably. In some examples, if the terms “if, ” “when, ” “based on, ” or “based at least in part on” are used to describe a conditional action, a conditional process, or connection between portions of a process, the terms may be interchangeable.

[0141] The term “in response to” may refer to one condition or action occurring at least partially, if not fully, as a result of a previous condition or action. For example, a first condition or action may be performed, and a second condition or action may at least partially occur as a result of the previous condition or action occurring (whether directly after or after one or more other intermediate conditions or actions occurring after the first condition or action) .

[0142] The devices discussed herein, including a memory array, may be formed on a semiconductor substrate, such as silicon, germanium, silicon-germanium alloy, gallium arsenide, gallium nitride, etc. In some examples, the substrate is a semiconductor wafer. In some other examples, the substrate may be a silicon-on-insulator (SOI) substrate, such as silicon-on-glass (SOG) or silicon-on-sapphire (SOP) , or epitaxial layers of semiconductor  materials on another substrate. The conductivity of the substrate, or sub-regions of the substrate, may be controlled through doping using various chemical species including, but not limited to, phosphorus, boron, or arsenic. Doping may be performed during the initial formation or growth of the substrate, by ion-implantation, or by any other doping means.

[0143] A switching component or a transistor discussed herein may represent a field-effect transistor (FET) and comprise a three terminal device including a source, drain, and gate. The terminals may be connected to other electronic elements through conductive materials, e.g., metals. The source and drain may be conductive and may comprise a heavily-doped, e.g., degenerate, semiconductor region. The source and drain may be separated by a lightly-doped semiconductor region or channel. If the channel is n-type (i.e., majority carriers are electrons) , then the FET may be referred to as an n-type FET. If the channel is p-type (i.e., majority carriers are holes) , then the FET may be referred to as a p-type FET. The channel may be capped by an insulating gate oxide. The channel conductivity may be controlled by applying a voltage to the gate. For example, applying a positive voltage or negative voltage to an n-type FET or a p-type FET, respectively, may result in the channel becoming conductive. A transistor may be “on” or “activated” if a voltage greater than or equal to the transistor’s threshold voltage is applied to the transistor gate. The transistor may be “off” or “deactivated” if a voltage less than the transistor’s threshold voltage is applied to the transistor gate.

[0144] The description set forth herein, in connection with the appended drawings, describes example configurations and does not represent all the examples that may be implemented or that are within the scope of the claims. The term “exemplary” used herein means “serving as an example, instance, or illustration” and not “preferred” or “advantageous over other examples. ” The detailed description includes specific details to provide an understanding of the described techniques. These techniques, however, may be practiced without these specific details. In some instances, well-known structures and devices are shown in block diagram form to avoid obscuring the concepts of the described examples.

[0145] In the appended figures, similar components or features may have the same reference label. Further, various components of the same type may be distinguished by following the reference label by a hyphen and a second label that distinguishes among the similar components. If just the first reference label is used in the specification, the description  is applicable to any one of the similar components having the same first reference label irrespective of the second reference label.

[0146] The functions described herein may be implemented in hardware, software executed by a processing system (e.g., one or more processors, one or more controllers, control circuitry, processing circuitry, logic circuitry) , firmware, or any combination thereof. If implemented in software executed by a processing system, the functions may be stored on or transmitted over as one or more instructions (e.g., code) on a computer-readable medium. Due to the nature of software, functions described herein can be implemented using software executed by a processing system, hardware, firmware, hardwiring, or combinations of any of these. Features implementing functions may be physically located at various positions, including being distributed such that portions of functions are implemented at different physical locations.

[0147] Illustrative blocks and modules described herein may be implemented or performed with one or more processors, such as a DSP, an ASIC, an FPGA, discrete gate logic, discrete transistor logic, discrete hardware components, other programmable logic device, or any combination thereof designed to perform the functions described herein. A processor may be an example of a microprocessor, a controller, a microcontroller, a state machine, or other types of processors. A processor may also be implemented as at least one of one or more computing devices (e.g., a combination of a DSP and a microprocessor, multiple microprocessors, one or more microprocessors in conjunction with a DSP core, or any other such configuration) .

[0148] As used herein, including in the claims, “or” as used in a list of items (for example, a list of items prefaced by a phrase such as “at least one of” or “one or more of” ) indicates an inclusive list such that, for example, a list of at least one of A, B, or C means A or B or C or AB or AC or BC or ABC (i.e., A and B and C) . Also, as used herein, the phrase “based on” shall not be construed as a reference to a closed set of conditions. For example, an exemplary step that is described as “based on condition A” may be based on both a condition A and a condition B without departing from the scope of the present disclosure. In other words, as used herein, the phrase “based on” shall be construed in the same manner as the phrase “based at least in part on. ”

[0149] As used herein, including in the claims, the article “a” before a noun is open-ended and understood to refer to “at least one” of those nouns or “one or more” of those  nouns. Thus, the terms “a, ” “at least one, ” “one or more, ” “at least one of one or more” may be interchangeable. For example, if a claim recites “a component” that performs one or more functions, each of the individual functions may be performed by a single component or by any combination of multiple components. Thus, the term “a component” having characteristics or performing functions may refer to “at least one of one or more components” having a particular characteristic or performing a particular function. Subsequent reference to a component introduced with the article “a” using the terms “the” or “said” may refer to any or all of the one or more components. For example, a component introduced with the article “a” may be understood to mean “one or more components, ” and referring to “the component” subsequently in the claims may be understood to be equivalent to referring to “at least one of the one or more components. ” Similarly, subsequent reference to a component introduced as “one or more components” using the terms “the” or “said” may refer to any or all of the one or more components. For example, referring to “the one or more components” subsequently in the claims may be understood to be equivalent to referring to “at least one of the one or more components. ”

[0150] Computer-readable media includes both non-transitory computer storage media and communication media including any medium that facilitates transfer of a computer program from one place to another. A non-transitory storage medium may be any available medium, or combination of multiple media, which can be accessed by a computer. By way of example, and not limitation, non-transitory computer-readable media can comprise RAM, ROM, electrically erasable programmable read-only memory (EEPROM) , optical disk storage, magnetic disk storage or other magnetic storage devices, or any other non-transitory medium or combination of media that can be used to carry or store desired program code means in the form of instructions or data structures and that can be accessed by a computer, or one or more processors.

[0151] The description herein is provided to enable a person skilled in the art to make or use the disclosure. Various modifications to the disclosure will be apparent to those skilled in the art, and the generic principles defined herein may be applied to other variations without departing from the scope of the disclosure. Thus, the disclosure is not limited to the examples and designs described herein but is to be accorded the broadest scope consistent with the principles and novel features disclosed herein.

Claims

1.A memory system, comprising:one or more memory devices; andprocessing circuitry coupled with the one or more memory devices and configured to cause the memory system to:synchronize a first clock of the memory system with a second clock associated with a device external to the memory system;store, in accordance with synchronizing the first clock with the second clock, an indication of one or more latency events to a portion of the memory system in response to a respective latency event of the one or more latency events satisfying a threshold, wherein the indication comprises a timestamp and a type of the respective latency event;receive, during a duration that the memory system is idle, a command to retrieve the one or more latency events stored to the portion of the memory system; andtransmit the one or more latency events indicated by the command.2.The memory system of claim 1, wherein the indication comprises a value of the second clock, and the processing circuitry is further configured to cause the memory system to:identify a first latency event stored to the portion of the memory system having a timestamp that matches the value of the second clock, wherein transmitting the one or more latency events includes transmitting the first latency event.3.The memory system of claim 1, wherein the indication is for each latency event stored to the portion of the memory system, and wherein transmitting the one or more latency events includes transmitting each latency event stored to the portion of the memory system.4.The memory system of claim 3, wherein the command indicates an invalid value of the synchronized clock, and wherein transmitting the one or more latency events is in accordance with the command.5.The memory system of claim 1, wherein synchronizing the first clock with the second clock comprises the processing circuitry configured to cause the memory system to:receive a second command indicating a frequency of the second clock; andadjust a frequency of the first clock in accordance with receiving the second command.6.The memory system of claim 1, wherein the processing circuitry is further configured to cause the memory system to:receive a third command indicating the threshold; andset the threshold in accordance with receiving the third command, wherein storing the indication of the one or more latency events is in accordance with setting the threshold.7.The memory system of claim 1, wherein the type of the respective latency event comprises a table update event, an open block flow event, a read retry event, an interconnect layer event type, a refresh event type, a defragmentation event type, an error handling event type, a read command event type, a write command event type, an unmap event type, a sync event type, a garbage collection event type, or a background operation event type, or any combination thereof.8.The memory system of claim 1, wherein the processing circuitry is further configured to cause the memory system to:detect an occurrence of a first latency event of the one or more latency events; anddetermine whether the first latency event satisfies the threshold, wherein each indication stored to the portion of the memory system is associated a latency event that satisfies the threshold.9.The memory system of claim 1, wherein the portion of the memory system comprises a buffer or a block of non-volatile memory cells.10.The memory system of claim 1, wherein each timestamp comprises a duration associated with the respective latency event.11.The memory system of claim 1, wherein the command comprises a vendor unique (VU) command.12.The memory system of claim 1, wherein the device external to the memory system comprises a host system.13.A host system, comprising:one or more interfaces comprising one or more signal paths operable for communications with at least one memory system; andprocessing circuitry coupled with the one or more interfaces and configured to cause the host system to:synchronize a first clock of the host system with a second clock associated with a device external to the host system;store, in accordance with synchronizing the first clock with the second clock, a first indication of one or more latency events to a buffer of the host system in response to a latency event satisfying a threshold, wherein the first indication comprises a timestamp;transmit, during a duration that the host system is idle, a command to retrieve a first set of latency events stored to the buffer, wherein the first set of latency events correspond to a second set of latency events stored to the device external to the host system;receive a second indication of the second set of latency events from the device external to the host system in response to transmitting the command, wherein the second set of latency events received from the device external to the host system comprises a timestamp and a type of latency event for each respective latency event; andperform a debug operation in accordance with receiving the second indication.14.The host system of claim 13, wherein the command comprises a request for a first latency event stored to the device external to the host system having a same timestamp as a second latency event stored to the buffer.15.The host system of claim 14, wherein the request is for each latency event stored to the device external to the host system.16.The host system of claim 15, wherein the request for each latency event stored to the device external to the host system comprises an invalid value of the synchronized clock.17.The host system of claim 13, wherein the type of latency event for each respective latency event comprises a table update event, an open block flow event, a read retry event, an interconnect layer event type, a refresh event type, a defragmentation event type, an error handling event type, a read command event type, a write command event type, an unmap event type, a sync event type, a garbage collection event type, or a background operation event type, or any combination thereof.18.The host system of claim 13, wherein synchronizing with the second clock as comprises the processing circuitry configured to cause the host system to:transmit a second command indicating a frequency of the first clock.19.The host system of claim 13, wherein the processing circuitry is further configured to cause the host system to:transmit a third command indicating a threshold latency value for storing latency events.20.The host system of claim 13, wherein the command comprises a vendor unique (VU) command.21.The host system of claim 13, wherein the device external to the host system comprises a memory system.22.A non-transitory computer-readable medium storing code, the code comprising instructions executable by one or more processors to:synchronize a first clock of a memory system with a second clock associated with a device external to the memory system;store, in accordance with synchronizing the first clock with the second clock, an indication of one or more latency events to a portion of the memory system in response to a respective latency event of the one or more latency events satisfying a threshold, wherein the indication comprises a timestamp and a type of the respective latency event;receive, during a duration that the memory system is idle, a command to retrieve the one or more latency events stored to the portion of the memory system; andtransmit the one or more latency events indicated by the command.

Images