Current sensing system for load (speaker) protection driven by class h modulation

Abstract

An apparatus including: a first amplification stage including: a first differential amplifier including a first input and a second input, and a first output and a second output; a first variable voltage divider coupled between a first end of a current sensing resistor and the first input of the first differential amplifier; and a second variable voltage divider coupled between a second end of the current sensing resistor and the second input of the first differential amplifier; an analog-to-digital converter (ADC) including inputs coupled to the first and second outputs of the first differential amplifier, respectively; and a calibration engine coupled to an output of the ADC and to the first and second variable voltage dividers.

Description

CURRENT SENSING SYSTEM FOR LOAD (SPEAKER) PROTECTION DRIVEN BY CLASS H MODULATIONFIELD

[0001] This disclosure relates generally to load current sensing, and in particular, to a current sensing system for load (speaker) protection driven by class H modulation.BACKGROUND

[0002] A speaker or other type of load (e.g., a motor) may be coupled to an H-bridge driven by a pulse width modulator (PWM) driver. An H-bridge includes first and second switching devices coupled in series between an upper voltage rail Vdd and a lower voltage rail Vss. The H-bridge further includes third and fourth switching devices coupled in series between the upper voltage rail Vdd and the lower voltage rail Vss. The speaker or load is connected between a first node between the first and second switching devices and a second node between the third and fourth switching devices.

[0003] The first and third switching devices may be implemented as p-channel field effect transistors (PFETs) and the second and fourth switching devices may be implemented as n-channel field effect transistors (NFETs) . The PWM driver generates PWM signals applied to the gates of the PFETs and NFETs to produce positive and negative phase currents through the speaker or load. Such positive and negative phase currents, if not monitored and controlled, may cause damage to the speaker or load, and may also not operate the speaker or load to a more optimal operating point.SUMMARY

[0004] The following presents a simplified summary of one or more implementations in order to provide a basic understanding of such implementations. This summary is not an extensive overview of all contemplated implementations, and is intended to neither identify key or critical elements of all implementations nor delineate the scope of any or all implementations. Its sole purpose is to present some concepts of one or more implementations in a simplified form as a prelude to the more detailed description that is presented later.

[0005] An aspect of the disclosure relates to an apparatus. The apparatus includes: a first amplification stage including: a first differential amplifier including a first input and a second input, and a first output and a second output; a first variable voltage divider coupled between a first end of a current sensing resistor and the first input of the first  differential amplifier; and a second variable voltage divider coupled between a second end of the current sensing resistor and the second input of the first differential amplifier; an analog-to-digital converter (ADC) including inputs coupled to the first and second outputs of the first differential amplifier, respectively; and a calibration engine coupled to an output of the ADC and to the first and second variable voltage dividers.

[0006] Another aspect of the disclosure relates to a method. The method includes: generating a first digital value related to a differential output of a differential amplifier while applying a first voltage potential to both ends of a current sensing resistor, wherein both ends of the current sensing resistor are coupled to differential inputs of the differential amplifier via a first resistor network and a second resistor network, respectively, and while the first and second resistor networks are set to first and second resistances, respectively; generating a second digital value related to the differential output of the differential amplifier while applying a second voltage potential to both ends of a current sensing resistor and the first and second resistor networks are set to the first and second resistances, respectively; generating a third digital value related to the differential output of the differential amplifier while applying the second voltage potential to both ends of a current sensing resistor and the first and second resistor networks are set to third and fourth resistances, respectively; and adjusting the first and / or second resistor networks based on the first, second, and third digital values.

[0007] To the accomplishment of the foregoing and related ends, the one or more implementations include the features hereinafter fully described and particularly pointed out in the claims. The following description and the annexed drawings set forth in detail certain illustrative aspects of the one or more implementations. These aspects are indicative, however, of but a few of the various ways in which the principles of various implementations may be employed and the description implementations are intended to include all such aspects and their equivalents.BRIEF DESCRIPTION OF THE DRAWINGS

[0008] FIG. 1 illustrates a block diagram of an example class H modulation speaker driver system in accordance with an aspect of the disclosure.

[0009] FIG. 2 illustrates a graph depicting an example relationship between speaker resistance versus frequency of the class H modulation in accordance with another aspect of the disclosure.

[0010] FIG. 3 illustrates a block diagram of another example class H modulation speaker driver system in accordance with another aspect of the disclosure.

[0011] FIG. 4 illustrates a block diagram of another example class H modulation speaker driver system in accordance with an aspect of the disclosure.

[0012] FIG. 5 illustrates a block diagram of another example class H modulation load (e.g., speaker) driver system in accordance with another aspect of the disclosure.

[0013] FIG. 6 illustrates a block diagram of an example load current sensing system in accordance with an aspect of the disclosure.

[0014] FIG. 7 illustrates a schematic diagram of an example variable resistor in accordance with another aspect of the disclosure.

[0015] FIG. 8 illustrates a flow diagram of an example method of reducing common mode to differential mode (CM2DM) mismatch associated with the load current sensing system of FIG. 6 in accordance with another aspect of the disclosure.

[0016] FIG. 9 illustrates a timing diagram associated with an example calibration procedure of the load current sensing system in accordance with another aspect of the disclosure.

[0017] FIG. 10 illustrates a block diagram of another example load current sensing system in accordance with another aspect of the disclosure.

[0018] FIG. 11 illustrates a flow diagram of an example method of calibrating a load current sensing system in accordance with another aspect of the disclosure.DETAILED DESCRIPTION

[0019] The detailed description set forth below, in connection with the appended drawings, is intended as a description of various configurations and is not intended to represent the only configurations in which the concepts described herein may be practiced. The detailed description includes specific details for the purpose of providing a thorough understanding of the various concepts. However, it will be apparent to those skilled in the art that these concepts may be practiced without these specific details. In some instances, well-known structures and components are shown in block diagram form in order to avoid obscuring such concepts. The term “substantially” means that the associated parameter may not be exact as indicated but accounts for some variation due to specified tolerances.

[0020] FIG. 1 illustrates a block diagram of an example class H modulation speaker driver system 100 in accordance with an aspect of the disclosure. The class H modulation speaker driver system 100 includes a pulse width modulator (PWM) driver 110, an H-bridge including  p-channel field effect transistors (PFETs) M1 and M3, and n-channel field effect transistors (NFETs) M2 and M4, a speaker 105, and a speaker current (Ispk) sensor 120. The PFETs M1 and M3 and NFETs M2 and M4 may generally be referred to as FETs.

[0021] The PWM driver 110 is coupled between an upper voltage rail Vdd and a lower voltage rail Vss (e.g., ground) . The PWM driver 110 is configured to receive an audio signal, and generate a set of PWM signals PWM1-PWM4 based on the audio signal. The PWM1-PWM4 signals are applied to gates of the PFET M1, NFET M2, PFET M3, and NFET M4, respectively. The PFET M1 and NFET M2 are coupled in series between the upper voltage rail Vdd and the lower voltage rail Vss. That is, the PFET M1 includes a source coupled to the upper voltage rail Vdd, and a drain coupled to a drain of the NFET M2. The NFET M2 includes a source coupled to the lower voltage rail Vss. Similarly, the PFET M3 and NFET M4 are coupled in series between the upper voltage rail Vdd and the lower voltage rail Vss. That is, the PFET M3 includes a source coupled to the upper voltage rail Vdd, and a drain coupled to a drain of the NFET M4. The NFET M4 includes a source coupled to the lower voltage rail Vss. The speaker 105 is coupled between the respective drains of FETs M1 / M2 and respective drains of FETs M3 / M4.

[0022] The FETs M1-M4 operate as switching devices. For example, during a positive phase of the PWM signals PWM1-PWM4, the PWM1 and PWM4 signals turn on PFET M1 and NFET M4, respectively, and the PWM2 and PWM3 signals turn off the PFET M3 and NFET M2, respectively. During the positive phase, the speaker current Ispk flows from the upper voltage rail Vdd to the lower voltage rail Vss via the PFET M1, speaker 105, and NFET M4 (e.g., the speaker current Ispk flows from left to right as shown in FIG. 1) . During a negative phase of the PWM signals PWM1-PWM4, the PWM3 and PWM2 signals turn on PFET M3 and NFET M2, respectively, and the PWM1 and PWM4 signals turn off the PFET M1 and NFET M4, respectively. During the negative phase, the speaker current Ispk flows from the upper voltage rail Vdd to the lower voltage rail Vss via PFET M3, speaker 105, and NFET M2 (e.g., the speaker current Ispk flows from right to left as shown in FIG. 1) .

[0023] The speaker current sensor 120 is configured to sense the speaker current Ispk flowing through the speaker 105 for the purpose of speaker protection and driving the speaker 105 in a more suitable or optimal operating region. That is, the speaker current sensor 120 is configured to generate a feedback signal (FB) based on the speaker current Ispk, and provide the feedback signal FB to the PWM driver 110. The PWM driver 110, in turn, generates the PWM signals PWM1-PWM4 based on the feedback signal FB. For  example, if the feedback signal FB indicates that the speaker current Ispk is too high, which may cause damage to the speaker 105, the PWM driver 110 reduces the average widths (power) of the PWM signals PWM1-PWM4 so as to reduce the speaker current Ispk. If, on the other hand, the feedback signal FB indicates that the speaker current Ispk is too low, where low signal sensitivity and noise may significantly affect the audio generated by the speaker 105, the PWM driver 110 increases the average widths (power) of the PWM signals PWM1-PWM4 so as to increase the speaker current Ispk. Thus, using the current sensor 120, the PWM driver 110 is able to drive the speaker 105 at a suitable or optimal operating point.

[0024] FIG. 2 illustrates a graph depicting an example relationship between speaker resistance versus frequency of the class H modulation speaker driver system 100 in accordance with another aspect of the disclosure. The temperature of the speaker 105 varies in the same direction as the resistance of the speaker 105. That is, as the temperature of the speaker 105 increases, the resistance of the speaker 105 increases. And, as the temperature of the speaker 105 decreases, the resistance of the speaker 105 decreases. Too high of a temperature may cause the speaker 105 to burn out. Thus, the speaker current sensor 120 measures the speaker current to determine the speaker temperature, as the speaker current Ispk is related to its direct current (DC) resistance R (e.g., Ispk=Vdd / R) , and the speaker DC resistance R is related to temperature as indicated in the graph.

[0025] FIG. 3 illustrates a block diagram of another example class H modulation speaker driver system 300 in accordance with another aspect of the disclosure. The class H modulation speaker driver system 300 includes an asymmetric current sensing system. That is, the class H modulation speaker driver system 300 includes an H-bridge with PFETs M1 and M3, NFETs M2 and M4, and speaker 305 in a similar arrangement as H-bridge of class H modulation speaker driver system 100 previously discussed.

[0026] The class H modulation speaker driver system 300 further includes a high-side current sensing resistor Rsh and a low-side current sensing resistor Rsl. The high-side current sensing resistor Rsh is coupled between the upper voltage rail and the PFET M3. The low-side current sensing resistor Rsl is coupled between the NFET M4 and the lower voltage rail Vss (e.g., ground) . The reason it is referred to as an asymmetric current sensing is due to the high-side and low-side current sensing.

[0027] The class H modulation speaker driver system 300 further includes a high-side current sensor 310, a low-side current sensor 320, and an analog summer 330. The high-side current sensor 310 includes inputs coupled to both ends of the high-side current sensing  resistor Rsh, respectively. The low-side current sensor 320 includes inputs coupled to both ends of the low-side current sensing resistor Rsl, respectively. The high-side current sensor 310 is configured to generate a high-side voltage Vh based on the negative phase speaker current Ispk flowing through the high-side current sensing resistor Rsh (e.g., with the following current path Vdd→Rsh→PFET M3→speaker 105→NFET M2→Vss) . The low-side current sensor 320 is configured to generate a low-side voltage Vl based on the positive phase speaker current Ispk flowing through the low-side current sensing resistor Rsl (e.g., with the following current path Vdd→PFET M1→speaker 105→NFET M4→Rsl→Vss) .

[0028] The analog summer 330 is configured to sum the high-side voltage Vh with the low-side voltage Vl to generate a voltage Vi related to the speaker current Ispk. Although not shown in FIG. 3, the class H modulation speaker driver system 300 may include additional components in order to generate the feedback (FB) signal for a PWM driver for audio power delivery control for the speaker 305. Such components may include one or more amplification stages configured to amplify the voltage Vi, an analog-to-digital (ADC) converter configured to convert the amplified voltage into a digital signal, and a digital processing unit for processing the digital signal to develop the feedback (FB) signal.

[0029] There may be some drawbacks with the class H modulation speaker driver system 300. For example, the class H modulation speaker driver system 300 includes two current sensors 310 and 320, which may consume significant power and circuit or integrated circuit (IC) footprint, which may not be desirable. Further, the two current sensors 310 and 320 should be substantially matched so as to accurately generate the high-side voltage Vh and low-side voltage Vl. Any mismatches between the current sensors 310 and 320 may result in distortion and error in the current measurement.

[0030] FIG. 4 illustrates a block diagram of another example class H modulation speaker driver system 400 in accordance with another aspect of the disclosure. The class H modulation speaker driver system 400 includes a low-side current sensing system. That is, the class H modulation speaker driver system 400 includes an H-bridge with PFETs M1 and M3, NFETs M2 and M4, and speaker 405 in a similar arrangement as H-bridge of class H modulation speaker driver system 100 previously discussed.

[0031] The class H modulation speaker driver system 400 further includes a first low-side current sensing resistor Rsl1 and a second low-side current sensing resistor Rsl2. The first low-side current sensing resistor Rsl1 is coupled between the NFET M2 and the lower voltage rail (e.g., ground) . The second low-side current sensing resistor Rsl2 is coupled between  the NFET M4 and the lower voltage rail Vss. The reason it is referred to as a low-side current sensing is due to both positive and negative phase current sensing being on the low-side of the H-bridge.

[0032] The class H modulation speaker driver system 400 further includes a first low-side current sensor 410, a second low-side current sensor 420, and an analog summer 430. The first low-side current sensor 410 includes inputs coupled to both ends of the first low-side current sensing resistor Rsl1, respectively. The second low-side current sensor 420 includes inputs coupled to both ends of the second low-side current sensing resistor Rsl2, respectively. The first low-side current sensor 410 is configured to generate a first low-side voltage Vl1 based on the negative phase speaker current Ispk flowing through the first low-side current sensing resistor Rsl1 (e.g., with the following current path Vdd→PFET M3→speaker 105→NFET M2→ Rsl1→Vss) . The second low-side current sensor 420 is configured to generate a second low-side voltage Vl2 based on the positive phase speaker current Ispk flowing through the low-side current sensing resistor Rsl2 (e.g., with the following current path Vdd→PFET M1→speaker 105→NFET M4→Rs2l→Vss) .

[0033] The analog summer 430 is configured to sum the first low-side voltage Vl1 with the second low-side voltage Vl2 to generate a voltage Vi related to the speaker current Ispk. Similarly, the class H modulation speaker driver system 400 may include additional components in order to generate the feedback (FB) signal for a PWM driver for audio power delivery control for the speaker 405. Such components may include one or more amplification stages configured to amplify the voltage Vi, an analog-to-digital (ADC) converter configured to convert the amplified voltage into a digital signal, and a digital processing unit for processing the digital signal to develop the feedback (FB) signal.

[0034] The class H modulation speaker driver system 400 may have similar drawbacks as the class H modulation speaker driver system 300. For example, the class H modulation speaker driver system 400 includes two current sensors 410 and 420, which may consume significant power and circuit or IC footprint, which may not be desirable. Further, the two current sensors 410 and 420 should be substantially matched so as to accurately generate low-side voltages Vl1 and Vl2. Any mismatches between the current sensors 410 and 420 may result in distortion and error in the current measurement.

[0035] FIG. 5 illustrates a block diagram of another example class H modulation load (e.g., speaker) driver system 500 in accordance with another aspect of the disclosure. The class H modulation load driver system 500 includes a series current sensing system. That is, the class H modulation load driver system 500 includes an H-bridge with PFETs M1 and  M3, NFETs M2 and M4, and a load (e.g., speaker) 505 in a similar arrangement as H-bridge of class H modulation speaker driver system 100 previously discussed.

[0036] The class H modulation load driver system 500 further includes a current sensing resistor Rs coupled in series with the load 505 between the respective drains of the PFET M1 / NFET M2 and the respective drains of the PFET M3 / NFET M4. The reason it is referred to as a series current sensing system is due to the current sensing resistor Rs being coupled in series with the load 505. The class H modulation speaker driver system 500 further includes a current sensor 510 including inputs (e.g., positive and negative) coupled to both ends of the current sensing resistor Rs, respectively.

[0037] The current sensor 510 is configured to generate a voltage Vi based on the load current Ispk flowing through the load 505. For example, during the positive phase, the current sensor 510 generates a positive voltage Vi based on the load current flowing from left to right through the current sensing resistor Rs (e.g., with the following current path Vdd→PFET M1→load 505→Rs→NFET M4→Vss) . During the negative phase, the current sensor 510 generates a negative voltage Vi based on the load current flowing from right to left through the current sensing resistor Rs (e.g., with the following current path Vdd→PFET M3→Rs→load 505→NFET M2→Vss) .

[0038] The class H modulation load driver system 500 may have benefits over the asymmetric and low-side sensing class H modulation speaker driver systems 300 and 400. For example, the class H modulation load driver system 500 need only have one current sensor 510, which may consume significantly less power and circuit or IC footprint than systems 300 and 400. Further, since the class H modulation load driver system 500 only needs one current sensor 510, there is no issue with mismatches between two current sensors. However, the class H modulation load driver system 500 may need to consider the high-voltage PWM signal at both ends of the current sensing resistor Rs, and strong common mode variation with harmonic components, which results in common mode to differential mode (CM2DM) conversion that produces distortion in the output current-related voltage Vi.

[0039] FIG. 6 illustrates a block diagram of another example load current sensing system 600 in accordance with another aspect of the disclosure. As discussed in more detail further herein, the load current sensing system 600 includes an amplifier architecture that deals with the high-voltage PWM signal present on both ends of a current sensing resistor. Further, the load current sensing system 600 includes calibration components to deal with mismatches between the positive-side (p-side) and the negative-side (n-side) of the  common mode to differential mode (CM2DM) conversion effectuated by the load current sensing system 600.

[0040] In particular, the load current sensing system 600 includes a current sensing resistor Rs coupled in series with a load 605 (e.g., speaker) of an H-bridge, as represented by a switching device SWH (e.g., FET) , which may be in an open state for CM2DM conversion calibration. The load current sensing system 600 also includes calibration switches 610 configured to provide common mode voltage potentials (e.g., 0 Volt (V) or 6V) to both sides of the current sensing resistor Rs pursuant to a CM2DM conversion calibration. The calibration switches 610 may be coupled to one side or both ends of the current sensing resistor Rs as there is substantially no current flowing through the current sensing resistor Rs during a calibration procedure and the resistance of the current sensing resistor Rs may be significantly small (e.g., 150 milli Ohms (mΩ) ) . Accordingly, applying the selected voltage potential to one side of the current sensing resistor Rs is effectively applying the selected voltage potential on both ends of the current sensing resistor Rs. However, it shall be understood that the calibration switches 610 may be coupled to both ends of the current sensing resistor Rs, as indicated by the dashed line.

[0041] The load current sensing system 600 further includes a first amplification stage 620, a second amplification stage 650, an analog-to-digital converter (ADC) 660, a digital processing unit (DPU) 665, and a calibration engine 670. A calibration engine, as used herein, is any type of digital processing unit including any one or more of the following: a processor, microprocessor, microcontroller, field programmable gate array, finite state machine (FSM) , etc., that can be configured to execute or perform a calibration algorithm; and a data storage unit, such as memory devices, registers, etc. In this example, the calibration engine 670, in turn, includes an averager 675, resisters 680, and a calibration finite state machine (FSM) 685.

[0042] The first amplification stage 620 includes a p-side input circuit configured to effectuate a variable voltage divider for reducing the PWM signal at the p-side of the current-sensing resistor Rs. The p-side input circuit includes a resistor network including a set of series resistors RP1, RP2, and RP3, and a variable shunt resistor RPV whose resistance is controlled by a p-side calibration digital-to-analog converter (CALDAC_P) 625. The p-side input circuit may further include a set of shunt capacitors CP1 and CP2 coupled between resistor pairs RP1 / RP2 and RP2 / RP3 and a lower voltage rail (e.g., ground) , respectively. The set of series resistors RP1, RP2, and RP3 are coupled between the p-side of the current sensing resistor Rs and a p-side (+) input of a differential amplifier 640.

[0043] The first amplification stage 620 includes an n-side input circuit configured to effectuate a variable voltage divider for reducing the PWM signal at the n-side of the current-sensing resistor Rs. The n-side input circuit includes another resistor network including a set of series resistors RN1, RN2, and RN3, and a variable shunt resistor RNV whose resistance is controlled by an p-side calibration digital-to-analog converter (CALDAC_N) 630. The n-side input circuit may further include a set of shunt capacitors CN1 and CN2 coupled between resistor pairs RN1 / RN2 and RN2 / RN3 and the lower voltage rail, respectively. The set of series resistors RN1, RN2, and RN3 are coupled between the n-side of the current sensing resistor Rs and an n-side (-) input of the differential amplifier 640.

[0044] The differential amplifier 640 includes a p-side feedback circuit including capacitor C1P coupled in parallel with resistor R1P between a p-side (-) output and the p-side (+) input of the differential amplifier 640. Similarly, the differential amplifier 640 includes an n-side feedback circuit including capacitor C1N coupled in parallel with resistor R1N between an n-side (+) output and the n-side (-) input of the differential amplifier 640. The differential amplifier 640 may also include an associated input chopper circuit 635 between the differential inputs (+ / -) and the amplifier core 642 of the differential amplifier 640. Similarly, the differential amplifier 640 may also include an associated output chopper circuit 645 between the differential outputs (- / +) and the amplifier core 642 of the differential amplifier 640. The input and output chopper circuits 635 and 645 are configured to reduce 1 / f flicker noise, where f represents frequency.

[0045] The second amplification stage 650 includes a p-side input resistor R12P coupled between the p-side (-) output of the differential amplifier 640 and a p-side (-) input of a differential amplifier 655. The second amplification stage 650 includes an n-side input resistor R12N coupled between the n-side (+) output of the differential amplifier 640 and an n-side (-) input of the differential amplifier 655. The differential amplifier 655 includes a p-side feedback circuit including capacitor C2P coupled in parallel with resistor R2P between a p-side (+) output and the p-side (-) input of the differential amplifier 655. Similarly, the differential amplifier 655 includes an n-side feedback circuit including capacitor C2N coupled in parallel with resistor R2N between an n-side (-) output and the n-side (+) input of the differential amplifier 655. The feedback resistors R2P and R2N may each have a variable resistance for setting the gain of the second amplification stage 650.

[0046] The ADC 660 includes inputs coupled to the differential output (+ / -) of the differential amplifier 655, and an output coupled to an input of the DPU 665 and an input of the calibration engine 670 (e.g., or more specifically, an input of the averager 675) . The  averager 675 includes outputs coupled to the registers 680 and the calibration FSM 685, respectively. The calibration FSM 685 includes control outputs coupled to one or more of the CALDAC_P 625 and CALDAC_N 630, to the calibration switches 610, and to the second amplification stage 650 (e.g., to the variable resistors R2P and R2N) . The calibration FSM 685 may receive a clock signal FSM CLK that sequentially controls the calibration procedure, as discussed further herein. After calibration and during current sensing operation, the DPU 665 may generate the feedback signal (FB) for a PWM driver for load power delivery control, as previously discussed.

[0047] In accordance with a calibration procedure discussed further herein, the calibration FSM 685 controls the calibration switches 610 to substantially apply the 0V (e.g., ground potential) or 6V (e.g., a common mode potential) to both ends current sensing resistor Rs, the gain of the second amplification stage 650 to set the output voltage of the second amplification stage 650 to a dynamic range suitable for the ADC 660, and to set the one or more resistances of the variable resistors RPV and RNV via one or more of the CALDAC_P 625 and CALDAC_N 630, respectively.

[0048] FIG. 7 illustrates a schematic diagram of an example variable resistor calibration digital-to-analog converter (CALDAC) 700 in accordance with another aspect of the disclosure. The variable resistor CALDAC 700 may be an example of each of the RPV / CALDAC_P 625 and RNV / CALDAC_N 630 of the load current sensing system 600.

[0049] The variable resistor CALDAC 700 includes a set of N binary-weighted resistors 32R, 16R, 8R, 4R, 2R, and R coupled in series between an input and a lower voltage rail (e.g., ground) , where N is an integer (e.g., six (6) ) . The input of the variable resistor CALDAC 700 may correspond to the p-side (+) input or n-side (-) input of the differential amplifier 640. The variable resistor CALDAC 700 further includes a set of N (e.g., six (6) ) switching devices (e.g., FETs) SW5-SW0 coupled in parallel with the set of N binary-weighted resistors 32R, 16R, 8R, 4R, 2R, and R, respectively.

[0050] Additionally, the variable resistor CALDAC 700 includes a set of N (e.g., 6) inverters (e.g., buffers or drivers for the switching devices) 710-5 to 710-0 coupled to the set of N switching devices SW5-SW0 for controlling their ON / OFF (closed / open) states of the switching devices SW5-SW0, respectively. A binary control signal CALDAC<5: 0>, which may be generated by the calibration FSM 685, includes bits provided to the inputs of the set of N inverters 710-5 to 710-0, respectively. For example, if the bit is a logic zero (0) , the corresponding switching device may be set to an ON state. If the bit is a logic one (1) , the corresponding switching device may be set to an OFF state. It shall be  understood that the variable resistor CALDAC 700 may be implemented with the opposite logic control (e.g., bit=1→ON state; bit=0→OFF state) .

[0051] FIG. 8 illustrates a flow diagram of an example method 800 of reducing common mode to differential mode (CM2DM) mismatch associated with the load current sensing system 600 in accordance with another aspect of the disclosure.

[0052] The method 800 includes measuring an offset voltage associated with the load current sensing system 600 (block 810) . This operation 810 may include controlling the calibration switches 610 so as to provide substantially 0V or ground potential to both ends of the current sensing resistor Rs. The operation 810 may further include setting the CALDAC_P=CALDAC_N to zero (0) to set the resistances of the variable resistors RPV and RPN to their respective minimums (e.g., both substantially 0Ω) . The operation 810 may also include setting the gain of the first amplification stage 620 to 12 decibels (dB) . Additionally, the operation 810 may include setting the gain of the second amplification stage 650 preliminary to 6dB and further adjusted so that the output signal of the second amplification stage 650 is within a suitable dynamic range of the ADC 660. Further, the operation 810 may include averaging the output value of the ADC 660 and storing the averaged value to a first register (e.g., Register 1) of registers 680. Accordingly, the first register value reflects the offset voltage associated with the load current sensing system 600.

[0053] The method 800 further includes measuring a common mode error voltage associated with load current sensing system 600 (block 820) . This operation 820 may include controlling the calibration switches 610 so as to provide a common mode voltage (e.g., 6V) to both ends of the current sensing resistor Rs. The operation 820 may further include setting (maintaining) the CALDAC_P=CALDAC_N to zero (0) to set the resistances of the variable resistors RPV and RPN to respective minimums (e.g., substantially 0Ω) . The operation 820 may also include setting (maintaining) the gain of the first amplification stage 620 to 12 decibels (dB) . Additionally, the operation 820 may include setting the gain of the second amplification stage 650 preliminary to 6dB and further adjusted so that the output signal of the second amplification stage 650 is within a suitable dynamic range of the ADC 660. Further, the operation 820 may include averaging the output value of the ADC 660 and storing the averaged value to a second register (e.g., Register 2) of the registers 680. Accordingly, the second register value reflects the common mode voltage error plus the offset voltage associated with the load current sensing system 600.

[0054] The method 800 further includes measuring a gain associated with load current sensing system 600 (block 830) . This operation 830 may include controlling (maintaining) the calibration switches 610 so as to provide the common mode voltage (e.g., 6V) to both ends of the current sensing resistor Rs. The operation 830 may further include setting (maintaining) the CALDAC_P=127 (full scale) and CALDAC_N to zero (0) to set the resistances of the variable resistors RPV and RPN to maximum (e.g., 127R) and minimum (e.g., substantially 0Ω) , respectively. The operation 830 may also include setting the gain of the first amplification stage 620 to 12 decibels (dB) . Additionally, the operation 830 may include setting the gain of the second amplification stage 650 preliminary to 6dB and further adjusted so that the output signal of the second amplification stage 650 is within a suitable dynamic range of the ADC 660. Further, the operation 830 may include averaging the output value of the ADC 660 and storing the averaged value to a third register (e.g., Register 3) of the registers 680. Accordingly, the third register value reflects the gain of the load current sensing system 600.

[0055] The method 800 further includes performing calculations based on the digital values stored in the registers 1-3 (block 840) . The digital values are referred to herein as Registers 1-3. A first calculation is to generate an error code related to a difference between Register 2 and Register 1. As discussed, the value in Register 1 is related to the offset voltage related to the load current sensing system 600. The value in Register 2 is related to the common mode voltage error plus the offset voltage. Thus, the difference between Register 2 and Register 1 cancels out the offset voltage; thus, the error code should be related substantially the common mode error voltage.

[0056] A second calculation is to determine the Ideal_Full_Scale, which may be the ideal least significant bit (Ideal_RDAC_LSB) of any of the CALDAC_P or CALDAC_N multiplied by 127 divided by the ideal least significant bit (Ideal_ADC_LSB) of the ADC 660. This is done to translate the gain factor from ADC LSB units to CALDAC LSB units. Then, a third calculation is to determine a Gain_Factor by determining the absolute value of the following: the Ideal_Full_Scale divided by a difference between Register 3 and Register 2. The value in Register 3 is related to the gain plus the common mode voltage error and the offset voltage; and, as discussed above, Register 2 is the common mode voltage error plus the offset voltage. Thus, Register 3 minus Register 2 is just related to the gain of the load current sensing system 600, where the common mode voltage error and the offset voltage are cancelled out.

[0057] Then, a fourth calculation is to determine an Error_Voltage being the Error_Code multiplied by the Ideal_ADC_LSB. The Error_Voltage relates to the common mode voltage error in terms of CALDAC LSB units. A fifth calculation is to determine an Error_Voltage_Gain_Corr by multiplying the Error_Voltage by the Gain_Factor. Thus, Error_Voltage_Gain_Corr is related to the gain of the load current sensing system 600 in terms of voltage. Then, a sixth calculation is to determine the RDAC_CODE (correction code) by dividing the Error_Voltage_Gain_Corr by the Ideal_RDAC_LSB, which translates the Error_Voltage_Gain_Corr into LSBs of the CALDAC_P 625 or CALDAC_N 630.

[0058] If the RDAC_CODE is positive, meaning that there is a mismatch between the p-side and the n-side, e.g., that the p-side has a cumulative resistance of the set of series resistors RP1, RP2, and RP3 less than the n-side cumulative resistance of the set of series resistors RN1, RN2, and RN3, the CALDAC_N 630 code may be increased to increase the resistance of the variable resistor RNV based on the RDAC_CODE so as to reduce the mismatch between the p-side and the n-side; and / or the CALDAC_P 625 code may be decreased to decrease the resistance of the variable resistor RPV based on the RDAC_CODE so as to reduce the mismatch between the p-side and the n-side.

[0059] Similarly, if the RDAC_CODE is negative, meaning that there is a mismatch between the p-side and the n-side, e.g., that the p-side has a cumulative resistance of the set of series resistors RP1, RP2, and RP3 greater than the n-side cumulative resistance of the set of series resistors RN1, RN2, and RN3, the CALDAC_N 630 code may be decreased to decrease the resistance of the variable resistor RNV based on the RDAC_CODE so as to reduce the mismatch between the p-side and the n-side; and / or the CALDAC_P 625 code may be increased to increase the resistance of the variable resistor RPV based on the RDAC_CODE so as to reduce the mismatch between the p-side and the n-side.

[0060] FIG. 9 illustrates a timing diagram associated with the calibration procedure of the load current sensing system 600 in accordance with another aspect of the disclosure. The horizontal axis represents time, and the vertical represents the logic states, from top to bottom, of a calibration enable (CALEN) signal, an FSM clock signal (FSM CLK) applied to the calibration FSM 685, the state of the calibration switches 610 to provide ground potential to both ends of the current sense resistor Rs (GNDSW_ACTIVE) phase, an ADC CONVERSION 1 phase, the state of the CALDAC_P 625 and CALDAC_N 630 set to zero (SET CALDAC0) phase, the state of the calibration switches 610 to provide common mode potential (e.g., 6V) to both ends of the current sense resistor Rs  (VCMSW_ACTIVE) phase, an ADC CONVERSION 2 phase, the state of the CALDAC_P 625 and CALDAC_N 630 to full scale (SET CALDAC FULL SCALE) phase, an ADC CONVERSION 3 phase, an ADC averaging phase, and the various measurement phases (e.g, Offset, Error, and Gain) .

[0061] According to the timing diagram, the calibration enable (CALEN) gets asserted (e.g., goes high) at time t1, which starts the offset voltage measurement phase. At such time t1, the calibration FSM 685 controls the calibration switches 610 to provide ground potential to both ends of the current sense resistor Rs (e.g., GNDSW_ACTIVE goes high) . After a period of the FSM clock signal, at time t2, the ADC 660 takes a set of measurements (e.g., 16) of the output voltage of the second amplification stage 650. The averager 675 averages the set of measurements and stores the average in Register 1 of the registers 680, as discussed with respect to operation 810.

[0062] At time t3, the calibration FSM 685 controls the calibration switches 610 to provide a common mode voltage (e.g., 6V) to both ends of the current sense resistor Rs (e.g., the VSMSW_ACTIVE goes high and the GNDSW_ACTIVE goes low) . After a period of the FSM clock signal, at time t4, the ADC 660 takes a set of measurements (e.g., 16) of the output voltage of the second amplification stage 650. The averager 675 averages the set of measurements and stores the average in Register 2 of the registers 680, as discussed with respect to operation 820.

[0063] At time t5, the calibration FSM 685 maintains the calibration switches 610 to provide common mode voltage (e.g., 6V) to both ends of the current sense resistor Rs (e.g., the VSMSW_ACTIVE is maintained high) , and the CALDAC_P 625 and CALDAC_N 630 are set to full scale (SET CALDAC FULL SCALE goes high) . After a period of the FSM clock signal, at time t6, the ADC 660 takes a set of measurements (e.g., 16) of the output voltage of the second amplification stage 650. The averager 675 averages the set of measurements and stores the average in Register 3 of the registers 680, as discussed with respect to operation 830. Then, at or after time t7, the calibration FSM 685 performs the calculations as discussed with reference to operation 840, and sets the value (s) of the CALDAC_P 625 and CALDAC_N 630 according to the calculations.

[0064] FIG. 10 illustrates a block diagram of an example load current sensing system 1000 (e.g., generally an apparatus) in accordance with another aspect of the disclosure. The load current sensing system 1000 includes an amplification stage 1010 including: a differential amplifier 1040 including a first input (+) and a second input (-) , and a first output (+) and a second output (-) ; a first variable voltage divider 1020 coupled between a first end of a  current sensing resistor Rs and the first input (+) of the differential amplifier 1040; and a second variable voltage divider 1030 coupled between a second end of the current sensing resistor Rs and the second input (-) of the differential amplifier 1040; an analog-to-digital converter (ADC) 1050 including inputs coupled to the first output (+) and the second output (-) of the differential amplifier 1040, respectively; and a calibration engine 1060 coupled to an output of the ADC 1050 and to the first variable voltage divider 1020 and the second variable voltage divider 1030.

[0065] FIG. 11 illustrates a flow diagram of an example method 1100 of calibrating a load current sensing system in accordance with another aspect of the disclosure. The method 1100 includes generating a first digital value related to a differential output of a differential amplifier while applying a first voltage potential (e.g., ground potential) to both ends of a current sensing resistor, wherein both ends of the current sensing resistor are coupled to differential inputs of the differential amplifier via a first resistor network and a second resistor network, respectively, and while the first and second resistor networks are set to first and second resistances (e.g., minimum resistances) , respectively (block 1110) .

[0066] The method 1100 further includes generating a second digital value related to the differential output of the differential amplifier while applying a second voltage potential (e.g., a common mode potential) to both ends of a current sensing resistor and the first and second resistor networks are set to the first and second resistances, respectively (block 1120) . Additionally, the method 1100 includes generating a third digital value related to the differential output of the differential amplifier while applying the second voltage potential to both ends of a current sensing resistor and the first and second resistor networks are set to third and fourth resistances (e.g., maximum and minimum resistances) , respectively (block 1130) . Further, the method 1100 includes adjusting the first and / or second resistor networks based on the first, second, and third digital values (block 1140) .

[0067] The following provides an overview of aspects of the present disclosure:

[0068] Aspect 1: An apparatus, comprising: a first amplification stage including: a first differential amplifier including a first input and a second input, and a first output and a second output; a first variable voltage divider coupled between a first end of a current sensing resistor and the first input of the first differential amplifier; and a second variable voltage divider coupled between a second end of the current sensing resistor and the second input of the first differential amplifier; an analog-to-digital converter (ADC) including inputs coupled to the first and second outputs of the first differential amplifier,  respectively; and a calibration engine coupled to an output of the ADC and to the first and second variable voltage dividers.

[0069] Aspect 2: The apparatus of aspect 1, wherein the first variable voltage divider comprises: a first set of one or more resistors coupled in series between the first end of the current sensing resistor and the first input of the first differential amplifier; and a first variable resistor coupled between the first input of the first differential amplifier and a lower voltage rail.

[0070] Aspect 3: The apparatus of aspect 2, wherein the second variable voltage divider comprises: a second set of one or more resistors coupled in series between the second end of the current sensing resistor and the second input of the first differential amplifier; and a second variable resistor coupled between the second input of the first differential amplifier and the lower voltage rail.

[0071] Aspect 4: The apparatus of aspect 3, wherein the first variable resistor and / or the second variable resistor each comprises: a set of resistors coupled in series between the first and / or second inputs of the first differential amplifier and the lower voltage rail; and a set of switching devices coupled in parallel with the set of resistors, respectively, wherein the calibration engine is coupled to the set of switching devices.

[0072] Aspect 5: The apparatus of aspect 3 or 4, wherein the first variable resistor and / or the second variable resistor each comprises a set of one or more capacitors coupled between distinct pairs of the first and / or second sets of resistors and the lower voltage rail, respectively.

[0073] Aspect 6: The apparatus of any one of aspects 1-5, further comprising a set of calibration switches configured to selectively couple a lower voltage rail or a common mode voltage source to the first and second ends of the current sensing resistor, wherein the calibration engine is coupled to the set of calibration switches.

[0074] Aspect 7: The apparatus of any one of aspects 1-6, wherein the first differential amplifier comprises: an amplification core; an input chopper circuit coupled between the first and second inputs of the first differential amplifier and the amplification core; and an output chopper circuit coupled between the first and second outputs of the first differential amplifier and the amplification core.

[0075] Aspect 8: The apparatus of any one of aspects 1-7, wherein the first differential amplifier comprises: a first resistor coupled in parallel with a first capacitor between the first output and the first input of the first differential amplifier; and a second resistor coupled in  parallel with a second capacitor between the second output and the second input of the first differential amplifier.

[0076] Aspect 9: The apparatus of any one of aspects 1-8, further comprising a second amplification stage coupled between the first amplification stage and the ADC.

[0077] Aspect 10: The apparatus of aspect 9, wherein the calibration engine is coupled to the second amplification stage.

[0078] Aspect 11: The apparatus of aspect 10, wherein the second amplification stage comprises: a second differential amplifier including third and fourth inputs, and third and fourth outputs coupled to the inputs of the ADC, respectively; and first and second input resistors coupled between the third and fourth inputs of the second differential amplifier and the first and second outputs of the first differential amplifier, respectively.

[0079] Aspect 12: The apparatus of aspect 11, wherein the second amplification stage further comprises: a first resistor coupled in parallel with a first capacitor between the third output and the third input of the second differential amplifier; and a second resistor coupled in parallel with a second capacitor between the fourth output and the fourth input of the second differential amplifier.

[0080] Aspect 13: The apparatus of aspect 12, wherein the first and second resistors are variable resistors, and wherein the calibration engine is coupled to the variable resistors.

[0081] Aspect 14: The apparatus of any one of aspects 1-12, further comprising: an H-bridge including a load, wherein the current sensing resistor is coupled in series with the H-bridge; a pulse width modulator (PWM) driver coupled to the H-bridge; and a digital processing unit (DPU) including an input coupled to the output of the ADC and an output coupled to the PWM driver.

[0082] Aspect 15: A method, comprising: generating a first digital value related to a differential output of a differential amplifier while applying a first voltage potential to both ends of a current sensing resistor, wherein both ends of the current sensing resistor are coupled to differential inputs of the differential amplifier via a first resistor network and a second resistor network, respectively, and while the first and second resistor networks are set to first and second resistances, respectively; generating a second digital value related to the differential output of the differential amplifier while applying a second voltage potential to both ends of a current sensing resistor and the first and second resistor networks are set to the first and second resistances, respectively; generating a third digital value related to the differential output of the differential amplifier while applying the second voltage potential to both ends of a current sensing resistor and the first and second resistor  networks are set to third and fourth resistances, respectively; and adjusting the first and / or second resistor networks based on the first, second, and third digital values.

[0083] Aspect 16: The method of aspect 15, wherein the first voltage potential is substantially ground potential.

[0084] Aspect 17: The method of aspect 15 or 16, wherein the first and second resistances are substantially minimum resistances of the first and second resistor networks, respectively.

[0085] Aspect 18: The method of any one of aspects 15-17, wherein the second potential voltage is a common mode voltage.

[0086] Aspect 19: The method of any one of aspects 15-18, wherein the third and fourth resistances are substantially a maximum resistances and the minimum resistance of the first and second resistor networks, respectively.

[0087] Aspect 20: The method of any one of aspects 15-19, wherein adjusting the first and / or second resistor networks is based on a first difference between the first and second digital values, and a second difference between the third and the second digital values.

[0088] The previous description of the disclosure is provided to enable any person skilled in the art to make or use the disclosure. Various modifications to the disclosure will be readily apparent to those skilled in the art, and the generic principles defined herein may be applied to other variations without departing from the spirit or scope of the disclosure. Thus, the disclosure is not intended to be limited to the examples described herein but is to be accorded the widest scope consistent with the principles and novel features disclosed herein.

Claims

An apparatus, comprising:a first amplification stage including:a first differential amplifier including a first input and a second input, and a first output and a second output;a first variable voltage divider coupled between a first end of a current sensing resistor and the first input of the first differential amplifier; anda second variable voltage divider coupled between a second end of the current sensing resistor and the second input of the first differential amplifier;an analog-to-digital converter (ADC) including inputs coupled to the first and second outputs of the first differential amplifier, respectively; anda calibration engine coupled to an output of the ADC and to the first and second variable voltage dividers.The apparatus of claim 1, wherein the first variable voltage divider comprises:a first set of one or more resistors coupled in series between the first end of the current sensing resistor and the first input of the first differential amplifier; anda first variable resistor coupled between the first input of the first differential amplifier and a lower voltage rail.The apparatus of claim 2, wherein the second variable voltage divider comprises:a second set of one or more resistors coupled in series between the second end of the current sensing resistor and the second input of the first differential amplifier; anda second variable resistor coupled between the second input of the first differential amplifier and the lower voltage rail.The apparatus of claim 3, wherein the first variable resistor and / or the second variable resistor each comprises:a set of resistors coupled in series between the first and / or second inputs of the first differential amplifier and the lower voltage rail; anda set of switching devices coupled in parallel with the set of resistors, respectively, wherein the calibration engine is coupled to the set of switching devices.The apparatus of claim 3, wherein the first variable resistor and / or the second variable resistor each comprises a set of one or more capacitors coupled between distinct pairs of the first and / or second sets of resistors and the lower voltage rail, respectively.The apparatus of claim 1, further comprising a set of calibration switches configured to selectively couple a lower voltage rail or a common mode voltage source to the first and second ends of the current sensing resistor, wherein the calibration engine is coupled to the set of calibration switches.The apparatus of claim 1, wherein the first differential amplifier comprises:an amplification core;an input chopper circuit coupled between the first and second inputs of the first differential amplifier and the amplification core; andan output chopper circuit coupled between the first and second outputs of the first differential amplifier and the amplification core.The apparatus of claim 1, wherein the first differential amplifier comprises:a first resistor coupled in parallel with a first capacitor between the first output and the first input of the first differential amplifier; anda second resistor coupled in parallel with a second capacitor between the second output and the second input of the first differential amplifier.The apparatus of claim 1, further comprising a second amplification stage coupled between the first amplification stage and the ADC.The apparatus of claim 9, wherein the calibration engine is coupled to the second amplification stage.The apparatus of claim 10, wherein the second amplification stage comprises:a second differential amplifier including third and fourth inputs, and third and fourth outputs coupled to the inputs of the ADC, respectively; andfirst and second input resistors coupled between the third and fourth inputs of the second differential amplifier and the first and second outputs of the first differential amplifier, respectively.The apparatus of claim 11, wherein the second amplification stage further comprises:a first resistor coupled in parallel with a first capacitor between the third output and the third input of the second differential amplifier; anda second resistor coupled in parallel with a second capacitor between the fourth output and the fourth input of the second differential amplifier.The apparatus of claim 12, wherein the first and second resistors are variable resistors, and wherein the calibration engine is coupled to the variable resistors.The apparatus of claim 1, further comprising:an H-bridge including a load, wherein the current sensing resistor is coupled in series with the load;a pulse width modulator (PWM) driver coupled to the H-bridge; anda digital processing unit (DPU) including an input coupled to the output of the ADC and an output coupled to the PWM driver.A method, comprising:generating a first digital value related to a differential output of a differential amplifier while applying a first voltage potential to both ends of a current sensing resistor, wherein both ends of the current sensing resistor are coupled to differential inputs of the differential amplifier via a first resistor network and a second resistor network, respectively, and while the first and second resistor networks are set to first and second resistances, respectively;generating a second digital value related to the differential output of the differential amplifier while applying a second voltage potential to both ends of a current sensing resistor and the first and second resistor networks are set to the first and second resistances, respectively;generating a third digital value related to the differential output of the differential amplifier while applying the second voltage potential to both ends of a current sensing resistor and the first and second resistor networks are set to third and fourth resistances, respectively; andadjusting the first and / or second resistor networks based on the first, second, and third digital values.The method of claim 15, wherein the first voltage potential is substantially ground potential.The method of claim 15, wherein the first and second resistances are substantially minimum resistances of the first and second resistor networks, respectively.The method of claim 15, wherein the second potential voltage is a common mode voltage.The method of claim 15, wherein the third and fourth resistances are substantially a maximum resistances and the minimum resistance of the first and second resistor networks, respectively.The method of claim 15, wherein adjusting the first and / or second resistor networks is based on a first difference between the first and second digital values, and a second difference between the third and the second digital values.

Images