Synchronization signals for device

Abstract

Various aspects of the present disclosure relate to synchronization signals for a device. In an aspect, a reader determines at least two sets of synchronization signals. A first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state. The reader transmits, to the device, a configuration for the at least two sets of synchronization signals. After that, the reader transmits, to the device, synchronization signals from the first set of synchronization signals or the second set of synchronization signals.

Description

SYNCHRONIZATION SIGNALS FOR DEVICETECHNICAL FIELD

[0001] The present disclosure relates to wireless communications, and more specifically to synchronization signals for a device.BACKGROUND

[0002] A wireless communications system may include one or multiple network communication devices, such as base stations (BSs) , which may be otherwise known as an eNodeB (eNB) , a next-generation NodeB (gNB) , or other suitable terminology. Each network communication devices, such as a base station may support wireless communications for one or multiple user communication devices, which may be otherwise known as user equipment (UE) , or other suitable terminology. The wireless communications system may support wireless communications with one or multiple user communication devices by utilizing resources of the wireless communication system (e.g., time resources (e.g., symbols, slots, subframes, frames, or the like) or frequency resources (e.g., subcarriers, carriers) . Additionally, the wireless communications system may support wireless communications across various radio access technologies including third generation (3G) radio access technology, fourth generation (4G) radio access technology, fifth generation (5G) radio access technology, among other suitable radio access technologies beyond 5G (e.g., sixth generation (6G) ) .

[0003] With the development of the communication, a new study item is approved for an ambient Internet of Things (A-IoT) system. The Release 19 (Rel-19) ambient IoT system was designed as an asynchronous architecture primarily due to limitations on energy sources, inaccurate clocks, and sparse traffic. However, the situation changes for the Release 20 (Rel-20) active device. Rel-20 A-IoT system is agreed to be the synchronized system, and synchronization signals is studied in the Rel-20 A-IoT system. There are still some issues for the synchronization signals to be addressed.SUMMARY

[0004] The present disclosure relates to methods, apparatuses, and systems that support synchronization signals for a device in accordance with aspects of the present disclosure.

[0005] Some implementations of the method and apparatuses described herein include determining at least two sets of synchronization signals, wherein a first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state; transmitting, to the device, a configuration for the at least two sets of synchronization signals; and transmitting, to the device, synchronization signals from the first set of synchronization signals or the second set of synchronization signals.

[0006] Some implementations of the method and apparatuses described herein may further include determining starting time of the first set of synchronization signals or the second set of synchronization signals based on a system frame number and an offset relative to the system frame number.

[0007] Some implementations of the method and apparatuses described herein may further include determining starting time of the first set of synchronization signals or the second set of synchronization signals based on a starting time of an ON duration or a SLEEP duration and a time offset relative to the starting time.

[0008] Some implementations of the method and apparatuses described herein may further include transmitting, to the device, an indication to start monitoring one of the first set of synchronization signals or the second set of synchronization signals.

[0009] Some implementations of the method and apparatuses described herein may further include transmitting, to the device, an indication to change from a state to another state for monitoring one of the first set of synchronization signals or the second set of synchronization signals based on the another state.

[0010] Some implementations of the method and apparatuses described herein may further include determining at least one of the first period, the second period, the waveform type of the first set of synchronization signals or the waveform type of the second set of synchronization signals based on at least one of the following: an initial clock error of the device; a post-calibration residual error of the device; a clock type of the device; clock purpose of the device; or a type of the device.

[0011] In some implementations of the method and apparatuses described herein, the first set of synchronization signals may have a first period, and the second set of synchronization signals may have a second period shorter than the first period.

[0012] In some implementations of the method and apparatuses described herein, the configuration may indicate at least one of the following: a first period of the first set of synchronization signals; a second period of the second set of synchronization signals; a waveform type of the first set of synchronization signals; a waveform type of the second set of synchronization signals; a structure type of the first set of synchronization signals; a structure type of the second set of synchronization signals; starting time of the first set of synchronization signals; starting time of the second set of synchronization signals; a time offset of the first set of synchronization signals; a time offset of the second set of synchronization signals; time resources for the first set of synchronization signals; frequency resources for the first set of synchronization signals; time resources for the second set of synchronization signals; or frequency resources for the second set of synchronization signals.

[0013] In some implementations of the method and apparatuses described herein, the waveform type of the first set of synchronization signals may comprise a two-tone waveform, and the waveform type of the second set of synchronization signals may comprise a single-tone waveform.

[0014] In some implementations of the method and apparatuses described herein, the structure type of the first set of synchronization signals may comprise a sequence-based structure, and the structure type of the second set of synchronization signals may comprise a synchronization-block structure.

[0015] In some implementations of the method and apparatuses described herein, the waveform type of the first set of synchronization signals may comprise a single-tone waveform, and the waveform type of the second set of synchronization signals may comprise a two-tone waveform.

[0016] In some implementations of the method and apparatuses described herein, the structure type of the first set of synchronization signals may comprise a synchronization-block structure, and the structure type of the second set of synchronization signals may comprise a sequence-based structure.

[0017] Some implementations of the method and apparatuses described herein include, receiving, from a reader of a device, a configuration for at least two sets of synchronization signals, wherein a first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state; and monitoring one of the first set of synchronization signals and the second set of synchronization signals.

[0018] Some implementations of the method and apparatuses described herein may further include determining which one of the first set of synchronization signals or the second set of synchronization signals to be monitored based on at least one of the following: a state of the device; an initial clock error of the device; a post-calibration residual error of the device; clock accuracy after clock synchronization; a clock type of the device; clock purpose of the device; or a type of the device.

[0019] Some implementations of the method and apparatuses described herein may further include receiving an indication to start monitoring one of the first set of synchronization signals or the second set of synchronization signals; and determining, based on the indication, which one of the first set of synchronization signals or the second set of synchronization signals to be monitored.

[0020] Some implementations of the method and apparatuses described herein may further include receiving an indication to change from a state to another state for monitoring one of the first set of synchronization signals or the second set of synchronization signals based on the another state; determining that the first set of synchronization signals is to be monitored based on determining that the indication indicates a change from the SLEEP state to the ON state; and determining that the second set of synchronization signals is to be monitored based on determining that the indication indicates a change from the ON state to the SLEEP state.

[0021] Some implementations of the method and apparatuses described herein may further include performing at least one of a timing calibration or a frequency calibration based on the one of the first set of synchronization signals and the second set of synchronization signals.

[0022] In some implementations of the method and apparatuses described herein, the first set of synchronization signals may have a first period, and the second set of synchronization signals may have a second period shorter than the first period.

[0023] In some implementations of the method and apparatuses described herein, the configuration may indicate at least one of the following: a first period of the first set of synchronization signals; a second period of the second set of synchronization signals; a waveform type of the first set of synchronization signals; a waveform type of the second set of synchronization signals; a structure type of the first set of synchronization signals; a structure type of the second set of synchronization signals; starting time of the first set of synchronization signals; starting time of the second set of synchronization signals; a time offset of the first set of synchronization signals; a time offset of the second set of synchronization signals; time resources for the first set of synchronization signals; frequency resources for the first set of synchronization signals; time resources for the second set of synchronization signals; or frequency resources for the second set of synchronization signals.

[0024] In some implementations of the method and apparatuses described herein, the device is in the ON state, and some implementations of the method and apparatuses described herein may further include monitoring the one of the first set of synchronization signals and the second set of synchronization signals by receiving at a first period to detect the first set of synchronization signals.

[0025] In some implementations of the method and apparatuses described herein, the device is in the SLEEP state, and some implementations of the method and apparatuses described herein may further include monitoring the one of the first set of synchronization signals and the second set of synchronization signals by receiving at a second period to detect the second set of synchronization signals.

[0026] In some implementations of the method and apparatuses described herein, the device is in the SLEEP state, and some implementations of the method and apparatuses described herein may further include monitoring the one of the first set of synchronization signals and the second set of synchronization signals by monitoring the one of the first set of synchronization signals and the second set of synchronization signals with the device remaining in the SLEEP state; or changing from the SLEEP state to the ON state and returning to the SLEEP state after monitoring.BRIEF DESCRIPTION OF THE DRAWINGS

[0027] FIG. 1 illustrates an example of a wireless communications system that supports synchronization signals for a device in accordance with aspects of the present disclosure.

[0028] FIG. 2 illustrates an example signaling chart illustrating an example process that supports synchronization signals for a device in accordance with aspects of the present disclosure.

[0029] FIG. 3 illustrates an example of a device that supports synchronization signals for a device in accordance with aspects of the present disclosure.

[0030] FIG. 4 illustrates an example of a processor that supports synchronization signals for a device in accordance with aspects of the present disclosure.

[0031] FIG. 5 illustrates a flowchart of a method that supports synchronization signals for a device in accordance with aspects of the present disclosure.

[0032] FIG. 6 illustrates a flowchart of a method that supports synchronization signals for a device in accordance with aspects of the present disclosure.

[0033] Throughout the drawings, the same or similar reference numerals represent the same or similar elements.DETAILED DESCRIPTION

[0034] Principles of the present disclosure will now be described with reference to some embodiments. It is to be understood that these embodiments are described only for the purpose of illustration and help those skilled in the art to understand and implement the present disclosure, without suggesting any limitation as to the scope of the disclosure. The disclosure described herein may be implemented in various manners other than the ones described below.

[0035] In the following description and claims, unless defined otherwise, all technical and scientific terms used herein have the same meaning as commonly understood by one of ordinary skills in the art to which this disclosure belongs.

[0036] References in the present disclosure to “one embodiment, ” “an example embodiment, ” “an embodiment, ” “some embodiments, ” and the like indicate that the embodiment (s) described may include a particular feature, structure, or characteristic, but it is not necessary that every embodiment includes the particular feature, structure, or characteristic. Moreover, such phrases do not necessarily refer to the same embodiment (s) . Further, when a particular feature, structure, or characteristic is described in connection with an embodiment, it is submitted that it is within the knowledge of one skilled in the art to affect such feature, structure, or characteristic in connection with other embodiments whether or not explicitly described.

[0037] It shall be understood that although the terms “first” and “second” or the like may be used herein to describe various elements, these elements should not be limited by these terms. These terms are only used to distinguish one element from another element. For example, a first element could also be termed as a second element, and similarly, a second element could also be termed as a first element, without departing from the scope of embodiments. As used herein, the term “and / or” includes any and all combinations of one or more of the listed terms.

[0038] The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of example embodiments. As used herein, the singular forms “a” , “an” and “the” are intended to include the plural forms as well, unless the context clearly indicates otherwise. It will be further understood that the terms “comprises” , “comprising” , “has” , “having” , “includes” and / or “including” , when used herein, specify the presence of stated features, elements, and / or components etc., but do not preclude the presence or addition of one or more other features, elements, components and / or combinations thereof.

[0039] As used herein, the term “communication network” refers to a network following any suitable communication standards, such as, 5G new radio (NR) , Long Term Evolution (LTE) , LTE-Advanced (LTE-A) , Wideband Code Division Multiple Access (WCDMA) , High-Speed Packet Access (HSPA) , Narrow Band Internet of Things (NB-IoT) , and so on. Further, the communications between a user equipment and a network device in the communication network may be performed according to any suitable generation communication protocols, including but not limited to, the first generation (1G) , the second generation (2G) , 2.5G, 2.75G, the third generation (3G) , the fourth generation (4G) , 4.5G, the fifth generation (5G) communication protocols, and / or any other protocols either currently known or to be developed in the future. Embodiments of the present disclosure may be applied in various communication systems. Given the rapid development in communications, there will also be future type communication technologies and systems in which the present disclosure may be embodied. It should not be seen as limiting the scope of the present disclosure to only the aforementioned systems.

[0040] As used herein, the term “network device” generally refers to a node in a communication network via which a user equipment can access the communication network and receive services therefrom. The network device may refer to a base station (BS) or an access point (AP) , for example, a node B (NodeB or NB) , a radio access network (RAN) node, an evolved NodeB (eNodeB or eNB) , a NR NB (also referred to as a gNB) , a Remote Radio Unit (RRU) , a radio header (RH) , an infrastructure device for a V2X (vehicle-to-everything) communication, a transmission and reception point (TRP) , a reception point (RP) , a remote radio head (RRH) , a relay, an integrated access and backhaul (IAB) node, a low power node such as a femto a base station (BS) , a pico BS, and so forth, depending on the applied terminology and technology. The network device may further refer to a network function (NF) in the core network, for example, a SMF, an AMF, a PCF, a UPF or devices with same function in future network architectures, and so forth.

[0041] As used herein, the term “UE” generally refers to any end device that may be capable of wireless communications. By way of example rather than a limitation, a user equipment may also be referred to as a communication device, a terminal device, an end user device, a subscriber station (SS) , an unmanned aerial vehicle (UAV) , a portable subscriber station, a mobile station (MS) , or an access terminal (AT) . The user equipment may include, but is not limited to, a mobile phone, a cellular phone, a smart phone, a voice over IP (VoIP) phone, a wireless local loop phone, a tablet, a wearable user equipment, a personal digital assistant (PDA) , a portable computer, a desktop computer, an image capture user equipment such as a digital camera, a gaming user equipment, a music storage and playback appliance, a vehicle-mounted wireless user equipment, a wireless endpoint, a mobile station, laptop-embedded equipment (LEE) , laptop-mounted equipment (LME) , a USB dongle, a smart device, wireless customer-premises equipment (CPE) , an Internet of Things (loT) device, a watch or other wearable, a head-mounted display (HMD) , a vehicle, a drone, a medical device (for example, a remote surgery device) , an industrial device (for example, a robot and / or other wireless devices operating in an industrial and / or an automated processing chain contexts) , a consumer electronics device, a device operating on commercial and / or industrial wireless networks, and the like. In the following description, the terms: “user equipment, ” “communication device, ” “terminal, ” “user equipment” and “UE, ” may be used interchangeably.

[0042] FIG. 1 illustrates an example of a wireless communications system 100 that supports synchronization signals for a device in accordance with aspects of the present disclosure. The wireless communications system 100 may include one or more network entities 102 (also referred to as network equipment) , one or more UEs 104, a core network 106, and a packet data network 108. The wireless communications system 100 may support various radio access technologies. In some implementations, the wireless communications system 100 may be a 4G network, such as an LTE network or an LTE-Advanced (LTE-A) network. In some other implementations, the wireless communications system 100 may be a 5G network, such as an NR network. In other implementations, the wireless communications system 100 may be a combination of a 4G network and a 5G network, or other suitable radio access technology including Institute of Electrical and Electronics Engineers (IEEE) 802.11 (Wi-Fi) , IEEE 802.16 (WiMAX) , IEEE 802.20. The wireless communications system 100 may support radio access technologies beyond 5G. Additionally, the wireless communications system 100 may support technologies, such as time division multiple access (TDMA) , frequency division multiple access (FDMA) , or code division multiple access (CDMA) , etc.

[0043] The one or more network entities 102 may be dispersed throughout a geographic region to form the wireless communications system 100. One or more of the network entities 102 described herein may be or include or may be referred to as a network node, a base station, a network element, a radio access network (RAN) , a base transceiver station, an access point, a NodeB, an eNodeB (eNB) , a next-generation NodeB (gNB) , or other suitable terminology. A network entity 102 and a UE 104 may communicate via a communication link 110, which may be a wireless or wired connection. For example, a network entity 102 and a UE 104 may perform wireless communication (e.g., receive signaling, transmit signaling) over a Uu interface.

[0044] A network entity 102 may provide a geographic coverage area 112 for which the network entity 102 may support services (e.g., voice, video, packet data, messaging, broadcast, etc. ) for one or more UEs 104 within the geographic coverage area 112. For example, a network entity 102 and a UE 104 may support wireless communication of signals related to services (e.g., voice, video, packet data, messaging, broadcast, etc. ) according to one or multiple radio access technologies. In some implementations, a network entity 102 may be moveable, for example, a satellite associated with a non-terrestrial network. In some implementations, different geographic coverage areas 112 associated with the same or different radio access technologies may overlap, but the different geographic coverage areas 112 may be associated with different network entities 102. Information and signals described herein may be represented using any of a variety of different technologies and techniques. For example, data, instructions, commands, information, signals, bits, symbols, and chips that may be referenced throughout the description may be represented by voltages, currents, electromagnetic waves, magnetic fields or particles, optical fields or particles, or any combination thereof.

[0045] The one or more UEs 104 may be dispersed throughout a geographic region of the wireless communications system 100. A UE 104 may include or may be referred to as a mobile device, a wireless device, a remote device, a remote unit, a handheld device, or a subscriber device, or some other suitable terminology. In some implementations, the UE 104 may be referred to as a unit, a station, a terminal, or a client, among other examples. Additionally, or alternatively, the UE 104 may be referred to as an Internet-of-Things (IoT) device, an Internet-of-Everything (IoE) device, or machine-type communication (MTC) device, among other examples. In some implementations, a UE 104 may be stationary in the wireless communications system 100. In some other implementations, a UE 104 may be mobile in the wireless communications system 100.

[0046] The one or more UEs 104 may be devices in different forms or having different capabilities. Some examples of UEs 104 are illustrated in FIG. 1. A UE 104 may be capable of communicating with various types of devices, such as the network entities 102, other UEs 104, or network equipment (e.g., the core network 106, the packet data network 108, a relay device, an integrated access and backhaul (IAB) node, or another network equipment) , as shown in FIG. 1. Additionally, or alternatively, a UE 104 may support communication with other network entities 102 or UEs 104, which may act as relays in the wireless communications system 100.

[0047] A UE 104 may also be able to support wireless communication directly with other UEs 104 over a communication link 114. For example, a UE 104 may support wireless communication directly with another UE 104 over a device-to-device (D2D) communication link. In some implementations, such as vehicle-to-vehicle (V2V) deployments, vehicle-to-everything (V2X) deployments, or cellular-V2X deployments, the communication link 114 may be referred to as a sidelink. For example, a UE 104 may support wireless communication directly with another UE 104 over a PC5 interface.

[0048] A network entity 102 may support communications with the core network 106, or with another network entity 102, or both. For example, a network entity 102 may interface with the core network 106 through one or more backhaul links 116 (e.g., via an S1, N2, N2, or another network interface) . The network entities 102 may communicate with each other over the backhaul links 116 (e.g., via an X2, Xn, or another network interface) . In some implementations, the network entities 102 may communicate with each other directly (e.g., between the network entities 102) . In some other implementations, the network entities 102 may communicate with each other or indirectly (e.g., via the core network 106) . In some implementations, one or more network entities 102 may include subcomponents, such as an access network entity, which may be an example of an access node controller (ANC) . An ANC may communicate with the one or more UEs 104 through one or more other access network transmission entities, which may be referred to as a radio heads, smart radio heads, or transmission-reception points (TRPs) .

[0049] In some implementations, a network entity 102 may be configured in a disaggregated architecture, which may be configured to utilize a protocol stack physically or logically distributed among two or more network entities 102, such as an integrated access backhaul (IAB) network, an open RAN (O-RAN) (e.g., a network configuration sponsored by the O-RAN Alliance) , or a virtualized RAN (vRAN) (e.g., a cloud RAN (C-RAN) ) . For example, a network entity 102 may include one or more of a central unit (CU) , a distributed unit (DU) , a radio unit (RU) , a RAN Intelligent Controller (RIC) (e.g., a Near-Real Time RIC (Near-RT RIC) , a Non-Real Time RIC (Non-RT RIC) ) , a Service Management and Orchestration (SMO) system, or any combination thereof.

[0050] An RU may also be referred to as a radio head, a smart radio head, a remote radio head (RRH) , a remote radio unit (RRU) , or a transmission reception point (TRP) . One or more components of the network entities 102 in a disaggregated RAN architecture may be co-located, or one or more components of the network entities 102 may be located in distributed locations (e.g., separate physical locations) . In some implementations, one or more network entities 102 of a disaggregated RAN architecture may be implemented as virtual units (e.g., a virtual CU (VCU) , a virtual DU (VDU) , a virtual RU (VRU) ) .

[0051] Split of functionality between a CU, a DU, and an RU may be flexible and may support different functionalities depending upon which functions (e.g., network layer functions, protocol layer functions, baseband functions, radio frequency functions, and any combinations thereof) are performed at a CU, a DU, or an RU. For example, a functional split of a protocol stack may be employed between a CU and a DU such that the CU may support one or more layers of the protocol stack and the DU may support one or more different layers of the protocol stack. In some implementations, the CU may host upper protocol layer (e.g., a layer 3 (L3) , a layer 2 (L2) ) functionality and signaling (e.g., Radio Resource Control (RRC) , service data adaption protocol (SDAP) , Packet Data Convergence Protocol (PDCP) ) . The CU may be connected to one or more DUs or RUs, and the one or more DUs or RUs may host lower protocol layers, such as a layer 1 (L1) (e.g., physical (PHY) layer) or an L2 (e.g., radio link control (RLC) layer, medium access control (MAC) layer) functionality and signaling, and may each be at least partially controlled by the CU 160.

[0052] Additionally, or alternatively, a functional split of the protocol stack may be employed between a DU and an RU such that the DU may support one or more layers of the protocol stack and the RU may support one or more different layers of the protocol stack. The DU may support one or multiple different cells (e.g., via one or more RUs) . In some implementations, a functional split between a CU and a DU, or between a DU and an RU may be within a protocol layer (e.g., some functions for a protocol layer may be performed by one of a CU, a DU, or an RU, while other functions of the protocol layer are performed by a different one of the CU, the DU, or the RU) .

[0053] A CU may be functionally split further into CU control plane (CU-CP) and CU user plane (CU-UP) functions. A CU may be connected to one or more DUs via a midhaul communication link (e.g., F1, F1-c, F1-u) , and a DU may be connected to one or more RUs via a fronthaul communication link (e.g., open fronthaul (FH) interface) . In some implementations, a midhaul communication link or a fronthaul communication link may be implemented in accordance with an interface (e.g., a channel) between layers of a protocol stack supported by respective network entities 102 that are in communication via such communication links.

[0054] The core network 106 may support user authentication, access authorization, tracking, connectivity, and other access, routing, or mobility functions. The core network 106 may be an evolved packet core (EPC) , or a 5G core (5GC) , which may include a control plane entity that manages access and mobility (e.g., a mobility management entity (MME) , an access and mobility management functions (AMF) ) and a user plane entity that routes packets or interconnects to external networks (e.g., a serving gateway (S-GW) , a Packet Data Network (PDN) gateway (P-GW) , or a user plane function (UPF) ) . In some implementations, the control plane entity may manage non-access stratum (NAS) functions, such as mobility, authentication, and bearer management (e.g., data bearers, signal bearers, etc. ) for the one or more UEs 104 served by the one or more network entities 102 associated with the core network 106.

[0055] The core network 106 may communicate with the packet data network 108 over one or more backhaul links 116 (e.g., via an S1, N2, N2, or another network interface) . The packet data network 108 may include an application server 118. In some implementations, one or more UEs 104 may communicate with the application server 118. A UE 104 may establish a session (e.g., a protocol data unit (PDU) session, or the like) with the core network 106 via a network entity 102. The core network 106 may route traffic (e.g., control information, data, and the like) between the UE 104 and the application server 118 using the established session (e.g., the established PDU session) . The PDU session may be an example of a logical connection between the UE 104 and the core network 106 (e.g., one or more network functions of the core network 106) .

[0056] In the wireless communications system 100, the network entities 102 and the UEs 104 may use resources of the wireless communications system 100 (e.g., time resources (e.g., symbols, slots, subframes, frames, or the like) or frequency resources (e.g., subcarriers, carriers) ) to perform various operations (e.g., wireless communications) . In some implementations, the network entities 102 and the UEs 104 may support different resource structures. For example, the network entities 102 and the UEs 104 may support different frame structures. In some implementations, such as in 4G, the network entities 102 and the UEs 104 may support a single frame structure. In some other implementations, such as in 5G and among other suitable radio access technologies, the network entities 102 and the UEs 104 may support various frame structures (i.e., multiple frame structures) . The network entities 102 and the UEs 104 may support various frame structures based on one or more numerologies.

[0057] One or more numerologies may be supported in the wireless communications system 100, and a numerology may include a subcarrier spacing and a cyclic prefix. A first numerology (e.g., μ=0) may be associated with a first subcarrier spacing (e.g., 15 kHz) and a normal cyclic prefix. In some implementations, the first numerology (e.g., μ=0) associated with the first subcarrier spacing (e.g., 15 kHz) may utilize one slot per subframe. A second numerology (e.g., μ=1) may be associated with a second subcarrier spacing (e.g., 30 kHz) and a normal cyclic prefix. A third numerology (e.g., μ=2) may be associated with a third subcarrier spacing (e.g., 60 kHz) and a normal cyclic prefix or an extended cyclic prefix. A fourth numerology (e.g., μ=3) may be associated with a fourth subcarrier spacing (e.g., 120 kHz) and a normal cyclic prefix. A fifth numerology (e.g., μ=4) may be associated with a fifth subcarrier spacing (e.g., 240 kHz) and a normal cyclic prefix.

[0058] A time interval of a resource (e.g., a communication resource) may be organized according to frames (also referred to as radio frames) . Each frame may have a duration, for example, a 10 millisecond (ms) duration. In some implementations, each frame may include multiple subframes. For example, each frame may include 10 subframes, and each subframe may have a duration, for example, a 1 ms duration. In some implementations, each frame may have the same duration. In some implementations, each subframe of a frame may have the same duration.

[0059] Additionally or alternatively, a time interval of a resource (e.g., a communication resource) may be organized according to slots. For example, a subframe may include a number (e.g., quantity) of slots. The number of slots in each subframe may also depend on the one or more numerologies supported in the wireless communications system 100. For instance, the first, second, third, fourth, and fifth numerologies (i.e., μ=0, μ=1, μ=2, μ=3, μ=4) associated with respective subcarrier spacings of 15 kHz, 30 kHz, 60 kHz, 120 kHz, and 240 kHz may utilize a single slot per subframe, two slots per subframe, four slots per subframe, eight slots per subframe, and 16 slots per subframe, respectively. Each slot may include a number (e.g., quantity) of symbols (e.g., OFDM symbols) . In some implementations, the number (e.g., quantity) of slots for a subframe may depend on a numerology. For a normal cyclic prefix, a slot may include 14 symbols. For an extended cyclic prefix (e.g., applicable for 60 kHz subcarrier spacing) , a slot may include 12 symbols. The relationship between the number of symbols per slot, the number of slots per subframe, and the number of slots per frame for a normal cyclic prefix and an extended cyclic prefix may depend on a numerology. It should be understood that reference to a first numerology (e.g., μ=0) associated with a first subcarrier spacing (e.g., 15 kHz) may be used interchangeably between subframes and slots.

[0060] In the wireless communications system 100, an electromagnetic (EM) spectrum may be split, based on frequency or wavelength, into various classes, frequency bands, frequency channels, etc. By way of example, the wireless communications system 100 may support one or multiple operating frequency bands, such as frequency range designations FR1 (410 MHz –7.125 GHz) , FR2 (24.25 GHz –52.6 GHz) , FR3 (7.125 GHz –24.25 GHz) , FR4 (52.6 GHz –114.25 GHz) , FR4a or FR4-1 (52.6 GHz –71 GHz) , and FR5 (114.25 GHz –300 GHz) . In some implementations, the network entities 102 and the UEs 104 may perform wireless communications over one or more of the operating frequency bands. In some implementations, FR1 may be used by the network entities 102 and the UEs 104, among other equipment or devices for cellular communications traffic (e.g., control information, data) . In some implementations, FR2 may be used by the network entities 102 and the UEs 104, among other equipment or devices for short-range, high data rate capabilities.

[0061] FR1 may be associated with one or multiple numerologies (e.g., at least three numerologies) . For example, FR1 may be associated with a first numerology (e.g., μ=0) , which includes 15 kHz subcarrier spacing; a second numerology (e.g., μ=1) , which includes 30 kHz subcarrier spacing; and a third numerology (e.g., μ=2) , which includes 60 kHz subcarrier spacing. FR2 may be associated with one or multiple numerologies (e.g., at least 2 numerologies) . For example, FR2 may be associated with a third numerology (e.g., μ=2) , which includes 60 kHz subcarrier spacing; and a fourth numerology (e.g., μ=3) , which includes 120 kHz subcarrier spacing.

[0062] The Rel-19 A-IoT system was designed as an asynchronous architecture. However, the situation changes for the Rel-20 active device. Firstly, maintaining timing alignment with the BS or reader is feasible at the device (e.g., A-IoT device) , i.e., to support device-originated autonomous (DO-A) traffic. Secondly, the A-IoT transmission / reception (Tx / Rx) behavior at an active A-IoT device is quite different from that of device 1 in Rel-19, i.e., to support device 2b / C.

[0063] For reader to device (R2D) signal (s) , at least the following functionalities (if needed) is studied, and whether to reuse or enhance existing R2D signal (s) or to introduce new R2D signal (s) for the following functionalities (if needed) is studied: a R2D chip duration determination, an indication of the start of R2D, an indication of the end of PRDCH, the frequency synchronization (including frequency acquisition) , the carrier frequency offset (CFO) estimation / local oscillator (LO) calibration, the sampling frequency offset (SFO) calibration, the timing synchronization / tracking, a measurement (e.g., signal strength) , reader identification / differentiation.

[0064] Some aspects is studied to support the DO-A traffic (e.g., periodic and event-triggered) for device 2b and for device C in Rel-20. For example, the aspects may comprise the timing and frequency synchronization for the DO-A transmission, the resource allocation / determination method for the DO-A transmission, and the configuration / signaling of necessary information.

[0065] In addition, since distinct clocks are employed in the ON and SLEEP states, and their respective carrier frequency offset (CFO) drift rates necessitate different synchronization-signal requirements.

[0066] Table 1 illustrates the purposes and characteristics of two types of clocks. As shown in Table 1, Clock #3 is used for time counting, with a frequency of tens of kHz, very low power consumption (<0.1 μW) , and an initial accuracy of about 104–105 ppm. Calibration may not always be feasible for this clock. Clock #5 is used as a local oscillator for carrier frequency up / down conversion (e.g., 900 MHz) , with power consumption of tens to hundreds of μW and an initial accuracy of about 103–104 ppm. After synchronization or calibration, the accuracy is typically within 10–200 ppm. Table 1. Clock purposes and characteristics

[0067] Table 2 illustrates the clock states and CFO drift rate under different device states. As shown in Table 2, when the device is ON, both the real-time clock (#3) and the crystal oscillator (#5) are ON, and the CFO drift rate is slow (about 3 ppm / min) . In the SLEEP state, both clocks remain ON, and the CFO drift rate is medium (about 30 ppm / min) . In the OFF state, both clocks are OFF, and the CFO drift rate is fast (about 100 ppm / min) . Table 2. Clock states and CFO drift rates

[0068] In the Rel-19 A-IoT study, the SLEEP state of devices has been analysed. In the SLEEP state, the device keeps Clock #3 (the low-power real-time counter) running, while Clock #5 (the high-frequency crystal oscillator) is disabled. Upon returning to the ON state, Clock#5 is re-enabled.

[0069] As mentioned above, the device detects and receives the synchronization signal only while in the ON state, and it relies on its internal timer (e.g., Clock#3) to wake up after a period in the SLEEP state. However, due to the CFO drift, the timing alignment between the reader and the device is no longer accurate. Consequently, the reader may perform the transmission while the device is still asleep, or the device may wake up early and miss the transmission due to the energy shortage or the device is forced back into the SLEEP state without having received any data. Moreover, the differing CFO drift rates in ON and SLEEP states imply that the synchronization signals for these two states to be transmitted at different granularities.

[0070] In view of the above discussions, some embodiments of the present disclosure provide a solution for synchronization signals for a device. In one aspect of the solution of the present disclosure, a reader determines at least two sets of synchronization signals. A first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state. The reader transmits, to the device, a configuration for the at least two sets of synchronization signals. After that, the reader transmits, to the device, synchronization signals from the first set of synchronization signals or the second set of synchronization signals.

[0071] In this way, the reader may provide the device in different states with different synchronization signals. Thus the timing alignment between the reader and the device in different states may be more flexible and the reliability of the communications is improved. Principles and implementations of embodiments of the present disclosure will be described in detail below with reference to FIGS. 2-6.

[0072] FIG. 2 illustrates an example signaling chart illustrating an example process that supports synchronization signals for a device in accordance with aspects of the present disclosure. The process 200 may involve a device 202 and a reader 201 of the device 202. In some embodiments, the device 202 may be an A-IoT device. It would be appreciated that although the process 200 is applied in the communication environment 100 of FIG. 1, this process may be likewise applied to other communication scenarios with similar issues.

[0073] In the process 200, the reader 201 determines 210 at least two sets of synchronization signals. A first set of synchronization signals in the at least two sets of synchronization signals is for the device 202 in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device 202 in a SLEEP state. In other words, the reader 201 configures at least two sets of synchronization signals, and the first set of synchronization signals is for the ON state and the second set of synchronization signals is for the SLEEP state.

[0074] In some embodiments, the first set of synchronization signals may have a first period, and the second set of synchronization signals may have a second period shorter than the first period. For example, the first period may be 200 ms, and the second period may be 20 ms.

[0075] Continue to refer to FIG. 2, the reader 201 transmits 220, to the device 202, a configuration for the at least two sets of synchronization signals 230. Correspondingly, the device 202 receives, from the reader 201, the configuration for at least two sets of synchronization signals 230.

[0076] In some embodiments, the configuration may indicate a first period of the first set of synchronization signals, a second period of the second set of synchronization signals, a waveform type of the first set of synchronization signals, a waveform type of the second set of synchronization signals, a structure type of the first set of synchronization signals, a structure type of the second set of synchronization signals, starting time of the first set of synchronization signals, starting time of the second set of synchronization signals, a time offset of the first set of synchronization signals, a time offset of the second set of synchronization signals, time resources for the first set of synchronization signals, frequency resources for the first set of synchronization signals, time resources for the second set of synchronization signals, frequency resources for the second set of synchronization signals, or any combination of two or more of above mentioned items.

[0077] In an example, the configuration 230 may comprise starting time and a time offset for the at least two sets of synchronization signals. The synchronization signals may be reader-specific or device-specific.

[0078] In the case that the synchronization signals is reader-specific, the reader 201 may determine the starting time of the first set of synchronization signals or the second set of synchronization signals based on a system frame number and an offset relative to the system frame number.

[0079] In the case that the synchronization signals is device-specific, the reader 201 may determine the starting time of the first set of synchronization signals or the second set of synchronization signals based on a starting time of an ON duration or a SLEEP duration and a time offset relative to the starting time.

[0080] In addition, the two sets of synchronization signals may differ in several aspects. For instance, they may differ in their time / frequency resource allocation, such as having distinct periods or bandwidths. Additionally, the waveform of the two sets of synchronization signals might be different, with one set being single-tone and the other being two-tone. Furthermore, the structure of the two sets of synchronization signals could also be different, with one set being sequence-based and the other being synchronization-block-based.

[0081] In an example, the configuration 230 may comprise the time / frequency resource allocation for these two sets of synchronization signals, such as the time slot indexes and frequency resource indexes of the two set of synchronization signals.

[0082] In addition, the reader 201 may further determine at least one of the first period, the second period, the waveform type of the first set of synchronization signals or the waveform type of the second set of synchronization signals based on an initial clock error of the device 202, a post-calibration residual error of the device 202, a clock type of the device 202, clock purpose of the device 202, a type of the device 202, or any combination of two or more of above-mentioned items.

[0083] The waveform type may include single-tone waveform and two-tone waveform. The initial clock error of the device refers to the initial clock accuracy mentioned in Table 1. The post-calibration residual error the device 202 refers to the accuracy after clock sync / calibration at device side mentioned in Table 1. The clock type may comprises a counter and a local oscillator (LO) . The clock purpose of the device 202 may comprises the Clock #3 and Clock #5. The type of the device 202 may comprises the device 1, device 2a, device 2b, device C, and so on.

[0084] Table 3 illustrates different signal types that may be used for synchronization. A single-tone signal is a sinusoidal signal at a single frequency (e.g., 1 kHz) and allows high CFO tolerance (>10 ppm) , typically used for coarse CFO estimation. A two-tone signal consists of two closely spaced sinusoidal tones (e.g., 1 kHz ± Δf) with medium CFO tolerance (1–10 ppm) , suitable for fine CFO estimation. Sequence-based signals are deterministic binary sequences (e.g., Golay, m-sequence, Gold code) with low CFO tolerance (<1 ppm) , used for initial synchronization and fine CFO calibration. A sync block is a structured signal block containing preamble, midamble, and / or control information, with medium-low CFO tolerance (<5 ppm) , supporting both time and frequency synchronization. Table 3. Signal types, definitions, CFO tolerance, and use case examples

[0085] In some embodiments, in the case that the periods of the two sets of synchronization signals are different, e.g., when the longer period corresponds to the ON state and / or the shorter period to the SLEEP state, the waveform type of the first set of synchronization signals may comprise a two-tone waveform, and the waveform type of the second set of synchronization signals may comprise a single-tone waveform. In other words, the single-tone may be used for SLEEP state and / or the two-tone may be used for the ON state.

[0086] Alternatively or additionally, the structure type of the first set of synchronization signals may comprise a sequence-based structure, and the structure type of the second set of synchronization signals may comprise a synchronization-block structure. In other words, the sequence-based may be used for the ON state and / or sync block may be used for the SLEEP state.

[0087] In the case that the periods of the two sets of synchronization signals are the same, to maintain accuracy, the opposite choice can be made compared to the above embodiments of different periods.

[0088] In some embodiments, the waveform type of the first set of synchronization signals may comprise a single-tone waveform, and the waveform type of the second set of synchronization signals may comprise a two-tone waveform.

[0089] Alternatively or additionally, the structure type of the first set of synchronization signals may comprise a synchronization-block structure, and the structure type of the second set of synchronization signals may comprise a sequence-based structure.

[0090] Continue to refer to FIG. 2, the reader 201 transmits 240, to the device 202, synchronization signals from the first set of synchronization signals or the second set of synchronization signals 250.

[0091] On the other side of the communication, the device 202 monitors 260 one of the first set of synchronization signals and the second set of synchronization signals.

[0092] In some embodiments, the device 202 may further determine which one of the first set of synchronization signals or the second set of synchronization signals to be monitored based on a state of the device 202, an initial clock error of the device, a post-calibration residual error of the device, clock accuracy after clock synchronization, a clock type of the device, clock purpose of the device, a type of the device 202, or any combination of two or more of above mentioned items. In other words, the device 202 may select the monitoring synchronization signals set as a function of its own state and clock properties.

[0093] In an example, the device 202 may determine which set to monitor on the basis of its current power-state, i.e., the ON state or the SLEEP state.

[0094] In another example, the device 202 may determine which set to monitor on the basis of its initial clock accuracy, its post-synchronization / calibration accuracy, its clock type or purpose, and its device category (i.e., the type of the device) .

[0095] In yet another example, the device 202 may determine which set to monitor on the basis of its remaining energy. If the remaining energy is less than a threshold level, then the device 202 may monitor the second set of synchronization signals. Otherwise, it may monitor the first set of synchronization signals.

[0096] Alternatively or additionally, the reader 201 may further transmit, to the device 202, an indication to start monitoring one of the first set of synchronization signals or the second set of synchronization signals.

[0097] On the other side of the communication, the device 202 receives the indication to start monitoring one of the first set of synchronization signals or the second set of synchronization signals. Then the device 202 determines, based on the indication, which one of the first set of synchronization signals or the second set of synchronization signals to be monitored.

[0098] For example, the reader 201 may transmit an explicit trigger that indicate the device 202 to monitor Type-1 signals for the ON state (i.e., the first set of synchronization signals) or Type-2 signals for the SLEEP state (i.e., the second set of synchronization signals) . Upon receiving an explicit trigger that orders “monitor Type-1” or “monitor Type-2” , the device 202 immediately switches its monitoring configuration to the indicated set of synchronization signals.

[0099] Alternatively, the reader 201 may further transmit, to the device 202, an indication to change from a state to another state for monitoring one of the first set of synchronization signals or the second set of synchronization signals based on the another state.

[0100] On the other side of the communication, the device 202 receives an indication to change from a state to another state for monitoring one of the first set of synchronization signals or the second set of synchronization signals based on the another state. If the indication indicates a change from the SLEEP state to the ON state, the device 202 determines that the first set of synchronization signals is to be monitored. If the indication indicates a change from the ON state to the SLEEP state, the device 202 determines that the second set of synchronization signals is to be monitored.

[0101] For example, the reader 201 may transmit an implicit trigger that encodes a state change. The implicit trigger may indicate “enter ON state (from a SLEEP state) ” , “enter SLEEP state (from an ON state) ” , or “remain in ON but resync” . Upon receiving the implicit trigger, the device 202 updates its internal state machine and selects the synchronization set that corresponds to the new state.

[0102] Alternatively, the reader 201 may transmit an indication implicitly identifying the time / frequency resources that the device 202 to monitor for one of the two synchronization signal sets. Upon receiving the indication implicitly identifying the time / frequency resources, the device 202 may determine which one of the first set of synchronization signals or the second set of synchronization signals to be monitored based on the corresponding time / frequency resources.

[0103] In some embodiments, if the device 202 is in the ON state, and the device 202 may monitor the one of the first set of synchronization signals and the second set of synchronization signals by receiving at a first period to detect the first set of synchronization signals.

[0104] For example, the device 202 in the ON state wakes up its receiver every 200 ms (or as the first period configured in the configuration 230) to detect Type-1 signals.

[0105] In some embodiments, if the device is in the SLEEP state, and the device 202 may further monitor the one of the first set of synchronization signals and the second set of synchronization signals by receiving at a second period to detect the second set of synchronization signals.

[0106] For example, the device 202 in the SLEEP state wakes up its receiver every 20 ms (or as the second period configured in the configuration 230) to detect Type-2 signals to achieve fast clock correction, and then turns to the SLEEP state again.

[0107] There may be two cases for the device 202 is in the SLEEP state. In the first case, the device 202 may monitor the one of the first set of synchronization signals and the second set of synchronization signals with the device remaining in the SLEEP state. For example, if the device 202 in the SLEEP state retains receive capability, the device 202 remains in the SLEEP state while receiving the synchronization signals directly.

[0108] In the second case, the device 202 may monitor the one of the first set of synchronization signals and the second set of synchronization signals by changing from the SLEEP state to the ON state and returning to the SLEEP state after monitoring. For example, if the device 202 in the SLEEP state lacks receive capability, the device 202 temporarily exits the SLEEP state to the ON state solely to receive the synchronization signals, then immediately returns to the SLEEP state.

[0109] In some embodiments, the device 202 may further perform at least one of a timing calibration or a frequency calibration based on the one of the first set of synchronization signals and the second set of synchronization signals, i.e., the monitored set of synchronization signals. For example, the device 202 may perform the timing and frequency estimation, and update its local clock.

[0110] With the process 200, different synchronization signals are configured for the device 202 in different states. The problems of the timing alignment between the reader 201 and the device 202 in different states are solved.

[0111] FIG. 3 illustrates an example of a device 300 that supports synchronization signals for a device in accordance with aspects of the present disclosure. The device 300 may be an example of a network entity 102 or a UE 104 as described herein. The device 300 may support wireless communication with one or more network entities 102, UEs 104, or any combination thereof. The device 300 may include components for bi-directional communications including components for transmitting and receiving communications, such as a processor 302, a memory 304, a transceiver 306, and, optionally, an I / O controller 308. These components may be in electronic communication or otherwise coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0112] The processor 302, the memory 304, the transceiver 306, or various combinations thereof or various components thereof may be examples of means for performing various aspects of the present disclosure as described herein. For example, the processor 302, the memory 304, the transceiver 306, or various combinations or components thereof may support a method for performing one or more of the operations described herein.

[0113] In some implementations, the processor 302, the memory 304, the transceiver 306, or various combinations or components thereof may be implemented in hardware (e.g., in communications management circuitry) . The hardware may include a processor, a digital signal processor (DSP) , an application-specific integrated circuit (ASIC) , a field-programmable gate array (FPGA) or other programmable logic device, a discrete gate or transistor logic, discrete hardware components, or any combination thereof configured as or otherwise supporting a means for performing the functions described in the present disclosure. In some implementations, the processor 302 and the memory 304 coupled with the processor 302 may be configured to perform one or more of the functions described herein (e.g., executing, by the processor 302, instructions stored in the memory 304) .

[0114] For example, the processor 302 may support wireless communication at the device 300 in accordance with examples as disclosed herein. The processor 302 may be configured to operable to support a means for determining at least two sets of synchronization signals, wherein a first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state; means for transmitting, to the device, a configuration for the at least two sets of synchronization signals; and means for transmitting, to the device, synchronization signals from the first set of synchronization signals or the second set of synchronization signals. The processor 302 may be configured to or operable to support other means for other implementations of method 500.

[0115] The processor 302 may be further configured to or operable to support a means for receiving, from a reader of a device, a configuration for at least two sets of synchronization signals, wherein a first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state; and means for monitoring one of the first set of synchronization signals and the second set of synchronization signals. The processor 302 may be configured to or operable to support other means for other implementations of method 600.

[0116] The processor 302 may include an intelligent hardware device (e.g., a general-purpose processor, a DSP, a CPU, a microcontroller, an ASIC, an FPGA, a programmable logic device, a discrete gate or transistor logic component, a discrete hardware component, or any combination thereof) . In some implementations, the processor 302 may be configured to operate a memory array using a memory controller. In some other implementations, a memory controller may be integrated into the processor 302. The processor 302 may be configured to execute computer-readable instructions stored in a memory (e.g., the memory 304) to cause the device 300 to perform various functions of the present disclosure.

[0117] The memory 304 may include random access memory (RAM) and read-only memory (ROM) . The memory 304 may store computer-readable, computer-executable code including instructions that, when executed by the processor 302 cause the device 300 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. In some implementations, the code may not be directly executable by the processor 302 but may cause a computer (e.g., when compiled and executed) to perform functions described herein. In some implementations, the memory 304 may include, among other things, a basic I / O system (BIOS) which may control basic hardware or software operation such as the interaction with peripheral components or devices.

[0118] The I / O controller 308 may manage input and output signals for the device 300. The I / O controller 308 may also manage peripherals not integrated into the device M02. In some implementations, the I / O controller 308 may represent a physical connection or port to an external peripheral. In some implementations, the I / O controller 308 may utilize an operating system such as or another known operating system. In some implementations, the I / O controller 308 may be implemented as part of a processor, such as the processor 306. In some implementations, a user may interact with the device 300 via the I / O controller 308 or via hardware components controlled by the I / O controller 308.

[0119] In some implementations, the device 300 may include a single antenna 310. However, in some other implementations, the device 300 may have more than one antenna 310 (i.e., multiple antennas) , including multiple antenna panels or antenna arrays, which may be capable of concurrently transmitting or receiving multiple wireless transmissions. The transceiver 306 may communicate bi-directionally, via the one or more antennas 310, wired, or wireless links as described herein. For example, the transceiver 306 may represent a wireless transceiver and may communicate bi-directionally with another wireless transceiver. The transceiver 306 may also include a modem to modulate the packets, to provide the modulated packets to one or more antennas 310 for transmission, and to demodulate packets received from the one or more antennas 310. The transceiver 306 may include one or more transmit chains, one or more receive chains, or a combination thereof.

[0120] A transmit chain may be configured to generate and transmit signals (e.g., control information, data, packets) . The transmit chain may include at least one modulator for modulating data onto a carrier signal, preparing the signal for transmission over a wireless medium. The at least one modulator may be configured to support one or more techniques such as amplitude modulation (AM) , frequency modulation (FM) , or digital modulation schemes like phase-shift keying (PSK) or quadrature amplitude modulation (QAM) . The transmit chain may also include at least one power amplifier configured to amplify the modulated signal to an appropriate power level suitable for transmission over the wireless medium. The transmit chain may also include one or more antennas 310 for transmitting the amplified signal into the air or wireless medium.

[0121] A receive chain may be configured to receive signals (e.g., control information, data, packets) over a wireless medium. For example, the receive chain may include one or more antennas 310 for receive the signal over the air or wireless medium. The receive chain may include at least one amplifier (e.g., a low-noise amplifier (LNA) ) configured to amplify the received signal. The receive chain may include at least one demodulator configured to demodulate the receive signal and obtain the transmitted data by reversing the modulation technique applied during transmission of the signal. The receive chain may include at least one decoder for decoding the processing the demodulated signal to receive the transmitted data.

[0122] FIG. 4 illustrates an example of a processor 400 that supports synchronization signals for a device in accordance with aspects of the present disclosure. The processor 400 may be an example of a processor configured to perform various operations in accordance with examples as described herein. The processor 400 may include a controller 402 configured to perform various operations in accordance with examples as described herein. The processor 400 may optionally include at least one memory 404. Additionally, or alternatively, the processor 400 may optionally include one or more arithmetic-logic units (ALUs) 400. One or more of these components may be in electronic communication or otherwise coupled (e.g., operatively, communicatively, functionally, electronically, electrically) via one or more interfaces (e.g., buses) .

[0123] The processor 400 may be a processor chipset and include a protocol stack (e.g., a software stack) executed by the processor chipset to perform various operations (e.g., receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) in accordance with examples as described herein. The processor chipset may include one or more cores, one or more caches (e.g., memory local to or included in the processor chipset (e.g., the processor 400) or other memory (e.g., random access memory (RAM) , read-only memory (ROM) , dynamic RAM (DRAM) , synchronous dynamic RAM (SDRAM) , static RAM (SRAM) , ferroelectric RAM (FeRAM) , magnetic RAM (MRAM) , resistive RAM (RRAM) , flash memory, phase change memory (PCM) , and others) .

[0124] The controller 402 may be configured to manage and coordinate various operations (e.g., signaling, receiving, obtaining, retrieving, transmitting, outputting, forwarding, storing, determining, identifying, accessing, writing, reading) of the processor 400 to cause the processor 400 to support various operations in accordance with examples as described herein. For example, the controller 402 may operate as a control unit of the processor 400, generating control signals that manage the operation of various components of the processor 400. These control signals include enabling or disabling functional units, selecting data paths, initiating memory access, and coordinating timing of operations.

[0125] The controller 402 may be configured to fetch (e.g., obtain, retrieve, receive) instructions from the memory 404 and determine subsequent instruction (s) to be executed to cause the processor 400 to support various operations in accordance with examples as described herein. The controller 402 may be configured to track memory address of instructions associated with the memory 404. The controller 402 may be configured to decode instructions to determine the operation to be performed and the operands involved. For example, the controller 402 may be configured to interpret the instruction and determine control signals to be output to other components of the processor 400 to cause the processor 400 to support various operations in accordance with examples as described herein. Additionally, or alternatively, the controller 402 may be configured to manage flow of data within the processor 400. The controller 402 may be configured to control transfer of data between registers, arithmetic logic units (ALUs) , and other functional units of the processor 400.

[0126] The memory 404 may include one or more caches (e.g., memory local to or included in the processor 400 or other memory, such RAM, ROM, DRAM, SDRAM, SRAM, MRAM, flash memory, etc. In some implementation, the memory 404 may reside within or on a processor chipset (e.g., local to the processor 400) . In some other implementations, the memory 404 may reside external to the processor chipset (e.g., remote to the processor 400) .

[0127] The memory 404 may store computer-readable, computer-executable code including instructions that, when executed by the processor 400, cause the processor 400 to perform various functions described herein. The code may be stored in a non-transitory computer-readable medium such as system memory or another type of memory. The controller 402 and / or the processor 400 may be configured to execute computer-readable instructions stored in the memory 404 to cause the processor 400 to perform various functions (e.g., functions or tasks supporting transmit power prioritization ) . For example, the processor 400 and / or the controller 402 may be coupled with or to the memory 404, the processor 400, the controller 402, and the memory 404 may be configured to perform various functions described herein. In some examples, the processor 400 may include multiple processors and the memory 404 may include multiple memories. One or more of the multiple processors may be coupled with one or more of the multiple memories, which may, individually or collectively, be configured to perform various functions herein.

[0128] The one or more ALUs 400 may be configured to support various operations in accordance with examples as described herein. In some implementation, the one or more ALUs 400 may reside within or on a processor chipset (e.g., the processor 400) . In some other implementations, the one or more ALUs 400 may reside external to the processor chipset (e.g., the processor 400) . One or more ALUs 400 may perform one or more computations such as addition, subtraction, multiplication, and division on data. For example, one or more ALUs 400 may receive input operands and an operation code, which determines an operation to be executed. One or more ALUs 400 be configured with a variety of logical and arithmetic circuits, including adders, subtractors, shifters, and logic gates, to process and manipulate the data according to the operation. Additionally, or alternatively, the one or more ALUs 400 may support logical operations such as AND, OR, exclusive-OR (XOR) , not-OR (NOR) , and not-AND (NAND) , enabling the one or more ALUs 400 to handle conditional operations, comparisons, and bitwise operations.

[0129] The processor 400 may support wireless communication in accordance with examples as disclosed herein. The processor 402 may be configured to or operable to support a means for determining at least two sets of synchronization signals, wherein a first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state; means for transmitting, to the device, a configuration for the at least two sets of synchronization signals; and means for transmitting, to the device, synchronization signals from the first set of synchronization signals or the second set of synchronization signals. The processor 402 may be configured to or operable to support other means for other implementations of method 500.

[0130] The processor 402 may be further configured to or operable to support a means for receiving, from a reader of a device, a configuration for at least two sets of synchronization signals, wherein a first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state; and means for monitoring one of the first set of synchronization signals and the second set of synchronization signals. The processor 402 may be configured to or operable to support other means for other implementations of method 600.

[0131] FIG. 5 illustrates a flowchart of a method 500 that supports synchronization signals for a device in accordance with aspects of the present disclosure. The operations of the method 500 may be implemented by a reader or its components as described herein. For example, the operations of the method 500 may be performed by a network entity 102 or a UE 104 as described herein. In some implementations, the reader may execute a set of instructions to control the function elements of the reader to perform the described functions. Additionally, or alternatively, the reader may perform aspects of the described functions using special-purpose hardware.

[0132] At 505, the method may include determining at least two sets of synchronization signals, wherein a first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state. The operations of 505 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 505 may be performed by a device as described with reference to FIG. 1.

[0133] At 510, the method may include transmitting, to the device, a configuration for the at least two sets of synchronization signals. The operations of 510 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 510 may be performed by a device as described with reference to FIG. 1.

[0134] At 515, the method may include transmitting, to the device, synchronization signals from the first set of synchronization signals or the second set of synchronization signals. The operations of 515 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 515 may be performed by a device as described with reference to FIG. 1.

[0135] In some embodiments, the first set of synchronization signals may have a first period, and the second set of synchronization signals may have a second period shorter than the first period.

[0136] In some embodiments, the configuration may indicate at least one of the following: a first period of the first set of synchronization signals; a second period of the second set of synchronization signals; a waveform type of the first set of synchronization signals; a waveform type of the second set of synchronization signals; a structure type of the first set of synchronization signals; a structure type of the second set of synchronization signals; starting time of the first set of synchronization signals; starting time of the second set of synchronization signals; a time offset of the first set of synchronization signals; a time offset of the second set of synchronization signals; time resources for the first set of synchronization signals; frequency resources for the first set of synchronization signals; time resources for the second set of synchronization signals; or frequency resources for the second set of synchronization signals.

[0137] In some embodiments, the method may further include determining starting time of the first set of synchronization signals or the second set of synchronization signals based on a system frame number and an offset relative to the system frame number.

[0138] In some embodiments, the method may further include determining starting time of the first set of synchronization signals or the second set of synchronization signals based on a starting time of an ON duration or a SLEEP duration and a time offset relative to the starting time.

[0139] In some embodiments, the method may further include transmitting, to the device, an indication to start monitoring one of the first set of synchronization signals or the second set of synchronization signals.

[0140] In some embodiments, the method may further include transmitting, to the device, an indication to change from a state to another state for monitoring one of the first set of synchronization signals or the second set of synchronization signals based on the another state.

[0141] In some embodiments, the method may further include determining at least one of the first period, the second period, the waveform type of the first set of synchronization signals or the waveform type of the second set of synchronization signals based on at least one of the following: an initial clock error of the device; a post-calibration residual error of the device; a clock type of the device; clock purpose of the device; or a type of the device.

[0142] In some embodiments, the waveform type of the first set of synchronization signals may comprise a two-tone waveform, and the waveform type of the second set of synchronization signals may comprise a single-tone waveform.

[0143] In some embodiments, the structure type of the first set of synchronization signals may comprise a sequence-based structure, and the structure type of the second set of synchronization signals may comprise a synchronization-block structure.

[0144] In some embodiments, the waveform type of the first set of synchronization signals may comprise a single-tone waveform, and the waveform type of the second set of synchronization signals may comprise a two-tone waveform.

[0145] In some embodiments, the structure type of the first set of synchronization signals may comprise a synchronization-block structure, and the structure type of the second set of synchronization signals may comprise a sequence-based structure.

[0146] FIG. 6 illustrates a flowchart of a method 600 that supports synchronization signals for a device in accordance with aspects of the present disclosure. The operations of the method 600 may be implemented by a device or its components as described herein. For example, the operations of the method 600 may be performed by a UE 104 as described herein. In some implementations, the device may execute a set of instructions to control the function elements of the device to perform the described functions. Additionally, or alternatively, the device may perform aspects of the described functions using special-purpose hardware.

[0147] At 605, the method may include receiving, from a reader of the device, a configuration for at least two sets of synchronization signals, wherein a first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state. The operations of 605 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 605 may be performed by a device as described with reference to FIG. 1.

[0148] At 610, the method may include monitoring one of the first set of synchronization signals and the second set of synchronization signals. The operations of 610 may be performed in accordance with examples as described herein. In some implementations, aspects of the operations of 610 may be performed by a device as described with reference to FIG. 1.

[0149] In some embodiments, the first set of synchronization signals may have a first period, and the second set of synchronization signals may have a second period shorter than the first period.

[0150] In some embodiments, the configuration may indicate at least one of the following: a first period of the first set of synchronization signals; a second period of the second set of synchronization signals; a waveform type of the first set of synchronization signals; a waveform type of the second set of synchronization signals; a structure type of the first set of synchronization signals; a structure type of the second set of synchronization signals; starting time of the first set of synchronization signals; starting time of the second set of synchronization signals; a time offset of the first set of synchronization signals; a time offset of the second set of synchronization signals; time resources for the first set of synchronization signals; frequency resources for the first set of synchronization signals; time resources for the second set of synchronization signals; or frequency resources for the second set of synchronization signals.

[0151] In some embodiments, the method may further include determining which one of the first set of synchronization signals or the second set of synchronization signals to be monitored based on at least one of the following: a state of the device; an initial clock error of the device; a post-calibration residual error of the device; clock accuracy after clock synchronization; a clock type of the device; clock purpose of the device; or a type of the device.

[0152] In some embodiments, the method may further include receiving an indication to start monitoring one of the first set of synchronization signals or the second set of synchronization signals; and determining, based on the indication, which one of the first set of synchronization signals or the second set of synchronization signals to be monitored.

[0153] In some embodiments, the method may further include receiving an indication to change from a state to another state for monitoring one of the first set of synchronization signals or the second set of synchronization signals based on the another state; determining that the first set of synchronization signals is to be monitored based on determining that the indication indicates a change from the SLEEP state to the ON state; and determining that the second set of synchronization signals is to be monitored based on determining that the indication indicates a change from the ON state to the SLEEP state.

[0154] In some embodiments, the device is in the ON state, and the method may further include monitoring the one of the first set of synchronization signals and the second set of synchronization signals by receiving at a first period to detect the first set of synchronization signals.

[0155] In some embodiments, the device is in the SLEEP state, and the method may further include monitoring the one of the first set of synchronization signals and the second set of synchronization signals by receiving at a second period to detect the second set of synchronization signals.

[0156] In some embodiments, the device is in the SLEEP state, and the method may further include monitoring the one of the first set of synchronization signals and the second set of synchronization signals by monitoring the one of the first set of synchronization signals and the second set of synchronization signals with the device remaining in the SLEEP state; or changing from the SLEEP state to the ON state and returning to the SLEEP state after monitoring.

[0157] In some embodiments, the method may further include performing at least one of a timing calibration or a frequency calibration based on the one of the first set of synchronization signals and the second set of synchronization signals.

[0158] It should be noted that the methods described herein describes possible implementations, and that the operations and the steps may be rearranged or otherwise modified and that other implementations are possible. Further, aspects from two or more of the methods may be combined.

[0159] The various illustrative blocks and components described in connection with the disclosure herein may be implemented or performed with a general-purpose processor, a DSP, an ASIC, a CPU, an FPGA or other programmable logic device, discrete gate or transistor logic, discrete hardware components, or any combination thereof designed to perform the functions described herein. A general-purpose processor may be a microprocessor, but in the alternative, the processor may be any processor, controller, microcontroller, or state machine. A processor may also be implemented as a combination of computing devices (e.g., a combination of a DSP and a microprocessor, multiple microprocessors, one or more microprocessors in conjunction with a DSP core, or any other such configuration.

[0160] The functions described herein may be implemented in hardware, software executed by a processor, firmware, or any combination thereof. If implemented in software executed by a processor, the functions may be stored on or transmitted over as one or more instructions or code on a computer-readable medium. Other examples and implementations are within the scope of the disclosure and appended claims. For example, due to the nature of software, functions described herein may be implemented using software executed by a processor, hardware, firmware, hardwiring, or combinations of any of these. Features implementing functions may also be physically located at various positions, including being distributed such that portions of functions are implemented at different physical locations.

[0161] Computer-readable media includes both non-transitory computer storage media and communication media including any medium that facilitates transfer of a computer program from one place to another. A non-transitory storage medium may be any available medium that may be accessed by a general-purpose or special-purpose computer. By way of example, non-transitory computer-readable media may include RAM, ROM, electrically erasable programmable ROM (EEPROM) , flash memory, compact disk (CD) ROM or other optical disk storage, magnetic disk storage or other magnetic storage devices, or any other non-transitory medium that may be used to carry or store desired program code means in the form of instructions or data structures and that may be accessed by a general-purpose or special-purpose computer, or a general-purpose or special-purpose processor.

[0162] As used herein, including in the claims, an article “a” before an element is unrestricted and understood to refer to “at least one” of those elements or “one or more” of those elements. The terms “a, ” “at least one, ” “one or more, ” and “at least one of one or more” may be interchangeable. As used herein, including in the claims, “or” as used in a list of items (e.g., a list of items prefaced by a phrase such as “at least one of” or “one or more of” or “one or both of” ) indicates an inclusive list such that, for example, a list of at least one of A, B, or C means A or B or C or AB or AC or BC or ABC (i.e., A and B and C) . Also, as used herein, the phrase “based on” shall not be construed as a reference to a closed set of conditions. For example, an example step that is described as “based on condition A” may be based on both a condition A and a condition B without departing from the scope of the present disclosure. In other words, as used herein, the phrase “based on” shall be construed in the same manner as the phrase “based at least in part on. Further, as used herein, including in the claims, a “set” may include one or more elements.

[0163] The description herein is provided to enable a person having ordinary skill in the art to make or use the disclosure. Various modifications to the disclosure will be apparent to a person having ordinary skill in the art, and the generic principles defined herein may be applied to other variations without departing from the scope of the disclosure. Thus, the disclosure is not limited to the examples and designs described herein but is to be accorded the broadest scope consistent with the principles and novel features disclosed herein.

Claims

1.A reader of a device, comprisinga processor; anda transceiver coupled to the processor,wherein the processor is configured to:determine at least two sets of synchronization signals, wherein a first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state;transmit, via the transceiver to the device, a configuration for the at least two sets of synchronization signals; andtransmit, via the transceiver to the device synchronization signals from the first set of synchronization signals or the second set of synchronization signals.2.The reader of claim 1, wherein the first set of synchronization signals has a first period, and the second set of synchronization signals has a second period shorter than the first period.3.The reader of claim 1 or 2, wherein the configuration indicates at least one of the following:a first period of the first set of synchronization signals;a second period of the second set of synchronization signals;a waveform type of the first set of synchronization signals;a waveform type of the second set of synchronization signals;a structure type of the first set of synchronization signals;a structure type of the second set of synchronization signals;starting time of the first set of synchronization signals;starting time of the second set of synchronization signals;a time offset of the first set of synchronization signals;a time offset of the second set of synchronization signals;time resources for the first set of synchronization signals;frequency resources for the first set of synchronization signals;time resources for the second set of synchronization signals; orfrequency resources for the second set of synchronization signals.4.The reader of claim 1 or 2, wherein the processor is further configured to:determine starting time of the first set of synchronization signals or the second set of synchronization signals based on a system frame number and an offset relative to the system frame number.5.The reader of claim 1 or 2, wherein the processor is further configured to:determine starting time of the first set of synchronization signals or the second set of synchronization signals based on a starting time of an ON duration or a SLEEP duration and a time offset relative to the starting time.6.The reader of claim 1 or 2, wherein the processor is further configured to:transmit, to the device, an indication to start monitoring one of the first set of synchronization signals or the second set of synchronization signals.7.The reader of claim 1 or 2, wherein the processor is further configured to:transmit, to the device, an indication to change from a state to another state for monitoring one of the first set of synchronization signals or the second set of synchronization signals based on the another state.8.The reader of claim 2, wherein the processor is further configured to:determine at least one of the first period, the second period, the waveform type of the first set of synchronization signals or the waveform type of the second set of synchronization signals based on at least one of the following:an initial clock error of the device;a post-calibration residual error of the device;a clock type of the device;clock purpose of the device; ora type of the device.9.The reader of claim 2, wherein the waveform type of the first set of synchronization signals comprises a two-tone waveform, and the waveform type of the second set of synchronization signals comprises a single-tone waveform;the structure type of the first set of synchronization signals comprises a sequence-based structure, and the structure type of the second set of synchronization signals comprises a synchronization-block structure;the waveform type of the first set of synchronization signals comprises a single-tone waveform, and the waveform type of the second set of synchronization signals comprises a two-tone waveform; orthe structure type of the first set of synchronization signals comprises a synchronization-block structure, and the structure type of the second set of synchronization signals comprises a sequence-based structure.10.A device, comprising:a processor; anda transceiver coupled to the processor,wherein the processor is configured to:receive, via the transceiver from a reader of the device, a configuration for at least two sets of synchronization signals, wherein a first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state; andmonitor one of the first set of synchronization signals and the second set of synchronization signals.11.The device of claim 10, wherein the first set of synchronization signals has a first period, and the second set of synchronization signals has a second period shorter than the first period.12.The device of claim 10 or 11, wherein the configuration indicates at least one of the following:a first period of the first set of synchronization signals;a second period of the second set of synchronization signals;a waveform type of the first set of synchronization signals;a waveform type of the second set of synchronization signals;a structure type of the first set of synchronization signals;a structure type of the second set of synchronization signals;starting time of the first set of synchronization signals;starting time of the second set of synchronization signals;a time offset of the first set of synchronization signals;a time offset of the second set of synchronization signals;time resources for the first set of synchronization signals;frequency resources for the first set of synchronization signals;time resources for the second set of synchronization signals; orfrequency resources for the second set of synchronization signals.13.The device of claim 10 or 11, wherein the processor is further configured to:determine which one of the first set of synchronization signals or the second set of synchronization signals to be monitored based on at least one of the following:a state of the device;an initial clock error of the device;a post-calibration residual error of the device;clock accuracy after clock synchronization;a clock type of the device;clock purpose of the device; ora type of the device.14.The device of claim 10 or 11, wherein the processor is further configured to:receive an indication to start monitoring one of the first set of synchronization signals or the second set of synchronization signals; anddetermine, based on the indication, which one of the first set of synchronization signals or the second set of synchronization signals to be monitored.15.The device of claim 10 or 11, wherein the processor is further configured to:receive an indication to change from a state to another state for monitoring one of the first set of synchronization signals or the second set of synchronization signals based on the another state;determine that the first set of synchronization signals is to be monitored based on determining that the indication indicates a change from the SLEEP state to the ON state; anddetermine that the second set of synchronization signals is to be monitored based on determining that the indication indicates a change from the ON state to the SLEEP state.16.The device of claim 10 or 11, wherein the device is in the ON state, and the processor is configured to monitor the one of the first set of synchronization signals and the second set of synchronization signals by:receiving at a first period to detect the first set of synchronization signals.17.The device of claim 10 or 11, wherein the device is in the SLEEP state, and the processor is configured to monitor the one of the first set of synchronization signals and the second set of synchronization signals by:receiving at a second period to detect the second set of synchronization signals.18.The device of claim 10 or 11, wherein the device is in the SLEEP state, and the processor is configured to monitor the one of the first set of synchronization signals and the second set of synchronization signals by:monitoring the one of the first set of synchronization signals and the second set of synchronization signals with the device remaining in the SLEEP state; orchanging from the SLEEP state to the ON state and returning to the SLEEP state after monitoring.19.A processor for wireless communication, comprising:at least one memory; anda controller coupled with the at least one memory and configured to cause the controller to:determine at least two sets of synchronization signals, wherein a first set of synchronization signals in the at least two sets of synchronization signals is for a device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state;transmit, to the device, a configuration for the at least two sets of synchronization signals; andtransmit, to the device, synchronization signals from the first set of synchronization signals or the second set of synchronization signals.20.A processor for wireless communication, comprising:at least one memory; anda controller coupled with the at least one memory and configured to cause the controller to:receive, from a reader of a device, a configuration for at least two sets of synchronization signals, wherein a first set of synchronization signals in the at least two sets of synchronization signals is for the device in an ON state, and a second set of synchronization signals in the at least two sets of synchronization signals is for the device in a SLEEP state; andmonitor one of the first set of synchronization signals and the second set of synchronization signals.

Images