Single display using heterogeneous physical interfaces

Abstract

Video frames may be split by a host processor into first and second data streams and provided through video ports or interfaces having first and second display protocols, respectively. The ratio of pixels represented by the first data stream to the pixels represented by the second data stream may correspond to a ratio of the bandwidth of a first data link having the first display protocol to the bandwidth of a second data link having the second display protocol. The first and second data streams may be provided through the first and second data links to first and second display controllers, respectively, which likewise have the first and second display protocols. Through the first and second display controllers, the first and second data streams may be combined across a single display screen to reproduce the original video.

Description

SINGLE DISPLAY USING HETEROGENEOUS PHYSICAL INTERFACESDESCRIPTION OF THE RELATED ART

[0001] Computing devices commonly include a screen or display on which the results of processing operations, such as text, graphics, images, etc., may be displayed as an aspect of a user interface. A processing system may have a display port configured to output a data stream in accordance with a display protocol. Examples of display protocols include High-Definition Multimedia Interface (HDMI) , DisplayPort (DP) , Display Serial Interface (DSI) , etc. A display module may comprise the display panel and one or more display controllers, also known as display driver integrated circuits (DDICs) . The DDIC drives the individual transistors or other display elements of the display panel that correspond to individual pixels. A data cable may connect the processing system display port to the DDIC. The DDIC associated with the display module is generally configured in accordance with the same display protocol with which the processing system display port is configured.

[0002] A processing system may have multiple display ports, such as two (i.e., dual) display ports. The processing system’s display ports may be configured in accordance with the same display protocol as each other. Either of the two display ports may be connected to a display module through the display module’s DDIC. Alternatively, a processing system’s two display ports may be connected to a display module by connecting each of the display ports to a corresponding DDIC of a display module having dual DDICs. In a dual-DDIC display module, either DDIC is capable of driving the entire display panel, i.e., of activating any pixel. In a split-screen technique, the processing system may send a first portion of a frame to one of the DDICs and send a second portion of the frame to the other of the DDICs. In this manner, a single high-resolution (i.e., more pixels) display panel may be used instead of two lower-resolution display panels.

[0003] SUMMARY OF THE DISCLOSURE

[0004] Systems, methods, and other examples of displaying video using a combination of two or more different (i.e., heterogeneous) display protocols are disclosed.

[0005] An exemplary method for displaying video may include splitting, by a host processor, each frame of a stream of video data frames along a horizontal display axis into a first data stream and a second data stream. The ratio of pixels represented by the first data stream to the pixels represented by the second data stream may correspond to a  ratio of the bandwidth of a first data link configured using a first display protocol to the bandwidth of a second data link configured using a second display protocol. The method may further include providing, by the host processor, through the first data link, the first data stream to a first display controller that is configured using the first display protocol and is associated with a display panel. The method may still further include providing, by the host processor, through the second data link, the second data stream to a second display controller that is configured using the second display protocol and is associated with the display panel.

[0006] An exemplary system for displaying video may include a host processor, a first display controller associated with a display panel, and a second display controller associated with the display panel. The first display controller may be configured using a first display protocol. The second display controller may be configured using a second display protocol. The host processor may be configured to split each frame of a stream of video data frames along a horizontal display axis into a first data stream and a second data stream. The ratio of pixels represented by the first data stream to the pixels represented by the second data stream may correspond to the ratio of the bandwidth of a first data link configured using the first display protocol to the bandwidth of a second data link configured using the second display protocol. The first display controller may be configured to receive the first data stream through the first data link. The second display controller may be configured to receive the second data stream through the second data link.

[0007] Another exemplary system for displaying video may include means for splitting each frame of a stream of video data frames along a horizontal display axis into a first data stream and a second data stream. The ratio of pixels represented by the first data stream to the pixels represented by the second data stream may correspond to a ratio of the bandwidth of a first data link configured using a first display protocol to the bandwidth of a second data link configured using a second display protocol. The system may further include means for providing the first data stream to a first display controller associated with a display panel through the first data link. The system may still further include means for providing the second data stream to a second display controller associated with the display panel through the second data link.BRIEF DESCRIPTION OF THE DRAWINGS

[0008] In the Figures, like reference numerals refer to like parts throughout the various views unless otherwise indicated. For reference numerals with letter character designations such as “101A” or “101B” , the letter character designations may differentiate two like parts or elements present in the same Figure. Letter character designations for reference numerals may be omitted when it is intended that a reference numeral encompass all parts having the same reference numeral in all Figures.

[0009] FIG. 1 is a block diagram of a system for displaying video, in accordance with exemplary embodiments.

[0010] FIG. 2 is similar to FIG. 1, showing data link features, in accordance with exemplary embodiments.

[0011] FIG. 3 is a flow diagram illustrating a method for displaying video, in accordance with exemplary embodiments.

[0012] FIG. 4A is a timing diagram showing synchronization signals and a feedback signal representing a skew between the synchronization signals, in accordance with exemplary embodiments.

[0013] FIG. 4B is a timing diagram showing adjustment of the synchronization signals of FIG. 4A to reduce the skew, in accordance with exemplary embodiments.

[0014] FIG. 5 is similar to FIG. 3, additionally showing a skew adjustment feature, in accordance with exemplary embodiments.

[0015] FIG. 6 is a block diagram of a computing device having a system for displaying video, in accordance with exemplary embodiments.DETAILED DESCRIPTION

[0016] The word “exemplary” is used herein to mean “serving as an example, instance, or illustration. ” The word “illustrative” may be used herein synonymously with “exemplary. ” Any aspect described herein as “exemplary” is not necessarily to be construed as preferred or advantageous over other aspects.

[0017] As shown in FIG. 1, in an illustrative or exemplary embodiment a computing system 102 may include a system-on-chip (SoC) 104 and a display module 106. The term “computing system” may include, for example, a desktop or laptop computer, a datacenter system, a tablet computer, an automotive system, an Internet of Things (IoT) device, etc. The display module 106 may include a screen or display panel 108. The display panel 108 may be based on any display technology, such as, for example, liquid crystal display  (LCD) , organic light-emitting diode (OLED) , variants or derivatives thereof, such as active-matrix organic light-emitting diode (AMOLED) , in-plane switching (IPS) LCD technology, or other display technologies. It may be noted that the various display technologies provide a matrix or array of elements that can be activated in response to electrical signals to illuminate or otherwise render individual pixels that make up an image. Video images may comprise a stream of frames, each comprising an array of pixels. There has been increasing demand for larger displays, i.e., more pixels. For example, an automotive system may include a wide screen that extends across the width of an automobile dashboard, to display status information about the automobile (e.g., speed, etc. ) , video images captured by cameras, or other information.

[0018] The SoC 104 may include a processor 110, such as a central processing unit (CPU) or a graphics processing unit (GPU) , etc., which may be one of any number of processors (others not shown for purposes of clarity) . Although also not shown for purposes of clarity, the computing system 102 or the SoC 104 may include other computing device components, such as memory subsystems, communications subsystems, interfaces, buses, etc. The processor 110 may also be referred to as a host processor, and the display module 106 may be referred to as a peripheral device used by the host processor to display video. For example, a host CPU may output video as an aspect of executing an application program.

[0019] The SoC 104 may include a first display interface 112 configured in accordance with a first display protocol, and a second display interface 114 configured in accordance with a second display protocol. The first display interface 112 and the second display interface 114 may be coupled to the processor 110. For example, the first display interface 112 and the second display interface 114 may be coupled to the processor 110 through one or more data buses or other data interconnects.

[0020] The first display interface 112 and the second display interface 114 may include circuitry configured to transmit signals in accordance with the respective display protocols. The first display interface 112 and the second display interface 114 may include circuitry and physical ports (not separately shown) . Although in the illustrated computing system 102 there are two display interfaces 112 and 114 configured in accordance with two different display protocols, in other examples (not shown) there may be more than two display interfaces, and they may be configured in accordance with more than two different display protocols.

[0021] The display module 106 may include a first display controller 116 configured in accordance with the above-referenced first display protocol, and a second display controller 118 configured in accordance with the above-referenced second display protocol. The first and second display controllers 116 and 118 may be coupled to the display panel 108.

[0022] A first data link 120 may include the first display interface 112 and the first display controller 116. A second data link 122 may similarly include the second display interface 114 and the second display controller 118. The first and second data links 120 and 122 may also include cables or other physical signal transmission media through which data is transmitted from one end of the data link to the other. Based on their respective display protocols, the first data link 120 and the second data link 122 may have respective first and second bandwidths that are different from each other. That is, one of the first and second data links 120 and 122 may be capable of transmitting video data faster (e.g., more bits per second) than the other.

[0023] The above-described components may be configured to display video on the display panel 108 in the following manner. The processor 110 may be configured to process data in the form of a stream of video frames. The processor 110 may be configured to split each frame in the stream into two portions along a horizontal display axis 124. That is, the video frame may be split in a line-by-line manner (the lines of the frame being parallel to the axis 124) into two portions, and the processor 110 may be configured to provide a first data stream representing the left portion of the video image and a second data stream representing the right portion of the video image. An example is described below following this description of the computing system 102. Note that the horizontal display axis 124 is shown in FIG. 1 only for reference and is not a feature of the display panel 108 or computing system 102. A vertical display axis perpendicular to the horizontal display axis is not shown.

[0024] The processor 110 may split each horizontal line (and thus each frame) of video based on the ratio of the bandwidth of the first data link 120 to the bandwidth of the second data link 122. That is, each horizontal line consisting of a number (N) of pixels may be split such that the ratio of the number of pixels represented by the first data stream to the number of pixels represented by the second data stream corresponds to the ratio of the bandwidth of the first data link 120 to the bandwidth of the second data link 122. The processor 110 may be configured to provide the first data stream to the first display  controller 116 through the first data link 120 and the second data stream to the second display controller 118 through the second data link 122.

[0025] It should be understood that each of the first display interface 112 and second display interface 114 may have a maximum resolution that is determined by the first and second display protocols, respectively. The maximum resolution of each of the first display interface 112 and the second display interface 114 is less than the maximum resolution of the display panel 108. It should be appreciated that the maximum or full resolution of the display panel 108 could not be utilized if, instead of using the solutions described herein, the processor 110 were to provide the full (original or un-split) frame through either of the first display interface 112 or the second display interface 114 by itself. That is, the solutions described herein may advantageously enable utilization of the maximum or full resolution of the display panel 108 despite each of the first and second display protocols individually supporting only a lower maximum resolution.

[0026] As shown in FIG. 2, in an illustrative or exemplary embodiment a computing system 202 may include an SoC 204 and a display module 206. The computing system 202 may be an example of the above-described computing system 102 (FIG. 1) . Accordingly, the SoC 204 and the display module 206 may be examples of the above-described SoC 104 and display module 106. The display module 206 may include a screen or display panel 208. The display panel 208 may have a resolution of, for example, 3456 pixels (horizontal) by 2160 pixels (vertical) . The computing system 202 may be, for example, an automotive system, where the display panel 208 is included in a vehicle dashboard. The display panel 208 may be used to display, for example, video images to be viewed by an operator of the vehicle, and may include vehicle status information, images captured by cameras (not shown) , etc. It should be understood that the resolutions or display sizes described herein, such as 3456 x 2160, are only examples, and in other exemplary embodiments such resolutions, frame sizes, bandwidths, etc., may have other values.

[0027] The SoC 204 may include a processor 210, such as, for example, a CPU. Although not shown for purposes of clarity, the computing system 202 or the SoC 204 may include other computing device components, such as memory subsystems, communications subsystems, interfaces, buses, etc. The SoC 204 and processor 210 may provide processing for various vehicle functions in addition to processing video images.

[0028] The SoC 104 may include a Display Serial Interface (DSI) -protocol interface 212 and a DisplayPort (DP) -protocol interface 214. The DSI interface 212 and the DP  interface 214 may include circuitry configured to transmit signals in accordance with the DSI and DP display protocols, respectively. The DSI interface 212 and the DP interface 214 may also be referred to as ports or display ports. The DSI interface 212 and the DP interface 214 may be coupled to the processor 110.

[0029] The display module 206 may include a DSI display driver integrated circuit (DDIC) 216 and a DP DDIC 218. The DSI DDIC 216 and the DSP DDIC 218 may include circuitry configured to receive signals in accordance with the DSI and DP display protocols, respectively. The DSI DDIC 216 and the DP DDIC 218 may be coupled to the display panel 208. For example, the DSI DDIC 216 and the DP DDIC 218 may be mounted to a portion of the display panel 208 as well as electrically coupled to circuitry of the display panel that activates the transistors or other elements of the display panel 208 that render the video image.

[0030] A DSI data link 220 may include a serializer 224 configured to convert data from a parallel format to a serial format, and a deserializer 226 configured to convert data from a serial format back to a parallel format. A cable 228 may couple the output of the serializer 224 to the input of the deserializer 226. The input of the serializer 224 may be coupled to a physical port of the DSI interface 212. The output of the deserializer 226 may be coupled to the input of the DSI DDIC 216. The foregoing configuration may provide fast video data transfer in a space-efficient manner where the SoC 204 and display module 206 are located at a distance from one another, such as, for example, a few meters, which can be spanned by the cable 228. For example, in a vehicle the display module 206 may be located on the vehicle dashboard, while the SoC 204 may be located more centrally in the vehicle with other electronic components.

[0031] Similarly, a DP data link 222 may include a serializer 230 and a deserializer 232, with a cable 234 coupling the output of the serializer 230 to the input of the deserializer 232. The input of the serializer 230 may be coupled to a physical port of the DP interface 214. The output of the deserializer 232 may be coupled to the input of the DP DDIC 218.

[0032] The processor 210 may be configured to split each frame in a stream of video into two portions along a horizontal display axis 236. That is, the processor 210 may provide a first data stream representing the left portion 238 of the video image to the DSI interface 212 and a second data stream representing the right portion 240 of the video image to the DP interface 214. In an alternative example, the processor 210 may provide the first data stream representing the left portion 238 of the video image to the DP interface 214 and the second data stream representing the right portion 240 of the video image to the DSI  interface 212. The DSI DDIC 216 and the DP DDIC 218 may be configured to determine which of them renders the left portion 238 and which of them renders the right portion 240.

[0033] For example, each frame may have a size of 3456 by 2160 pixels (or in alternative notations, “3456 x 2160” or “3456 *2160” ) . That is, each frame may consist of 3456 pixels horizontally (i.e., parallel to the horizontal display axis 236) and 2160 pixels vertically. Note that 3456 *2160 = 7,464,960 pixels per frame (where the asterisk symbol “*” indicates a multiplication operation) . The processor 210 may split the 7,464,960 pixels into the first and second data streams based on the ratio of the DSI and DP data link bandwidths. For example, the DSI data link bandwidth may be measured to be about 600,000,000 bytes per second, and the DP data link bandwidth may be measured to be about 900,000,000 bytes per second. The frame rate may be, for example, 60 frames per second. Each pixel may be represented by, for example, 3 bytes. Therefore, the video that the processor 210 produces may have a data rate of: 7,464,960 *60 *3 =1,343,692,800 bytes per second. Accordingly, in this example the processor 210 may split each horizontal line based on the ratio of the 600,000,000 bytes per second DSI link bandwidth to the 900,000,000 bytes per second DP bandwidth: 1426 pixels provided to the first (i.e., DSI) data stream and 2030 pixels provided to the second (i.e., DP) data stream. That is, as the processor 210 processes a stream of video data frames, the processor 210 may provide 1426 *2160 *60 *3 bytes per second to the DSI interface 212 and provide 2030 *2160 *60 *3 bytes per second to the DP interface 214. The higher-bandwidth display protocol, which in this example is DP, may be used to provide the wider portion of the displayed image, which in this example is the right portion 240. The lower-bandwidth display protocol, which in this example is DSI, may be used to provide the narrower portion of the displayed image, which in this example is the left portion 238. In other words, using the DSI interface 212 and the DP interface 214, the DSI-protocol data stream and the DP-protocol data stream may be combined across (i.e., horizontally) the display panel 208 to reproduce the original video.

[0034] In FIG. 3, a method 300 for displaying video is shown in flow diagram form. As indicated by block 302, frames may be split into first and second data streams based on the bandwidth ratio of first and second data links. The first and second data links may conform to first and second display protocols, respectively. As indicated by block 304, the first and second data streams may be provided to first and second display controllers, respectively, associated with a display panel. It may be appreciated that, as the video is  processed and provided in a streaming manner, the operations indicated by blocks 302 and 304 may be performed simultaneously, i.e., in a pipelined manner.

[0035] In FIG. 4A, examples of a DSI horizontal synchronization (Hsync) signal 402 and a DP Hsync signal 404 are shown. The DSI Hsync signal 402 may be included in the DSI data stream received by the DSI DDIC 216 (FIG. 2) . The DP Hsync signal 404 may be included in the DP data stream received by the DP DDIC 218 (FIG. 2) . Although not shown for purposes of clarity, a DSI vertical synchronization (Vsync) signal and a DSP Vsync signal may also be included in the DSI and DP data streams, respectively.

[0036] Referring briefly again to FIG. 2, the display module 206 may provide a feedback signal 242 to the SoC 204 and thus to the processor 210. Returning to FIG. 4A, the feedback signal 242 may indicate the timing difference or skew between the DSI Hsync signal 402 and the DP Hsync signal 404. In other examples (not shown) , such as feedback signal could indicate the timing difference or amount of skew between the DSI and DP Vsync signals. In such other examples, a feedback signal indicating the skew between Vsync signals may be provided in addition to, or alternatively to, the above-described feedback signal 242 indicating the skew between the Hsync signals. Such a feedback signal may be provided to indicate skew between any type of video synchronization signals received by a display module.

[0037] The processor 210 (FIG. 2) may adjust the one or more synchronization signals in response to the feedback signal 242. For example, the processor 210 may control one or both of the DSI interface 212 and the DP interface 214 based on the feedback signal 242 so that the DSI interface 212 and the DP interface 214 adjust the one or more synchronization signals. In FIG. 4B, an example is shown in which the processor 210 has adjusted one or both of the DSI Hsync signal 402 and DP Hsync signal 404 to reduce the skew between them to zero. That is, in FIG. 4B the DSI Hsync signal 402 and DP Hsync signal 404 are synchronized with each other.

[0038] In FIG. 5, a method 500 for displaying video is shown in flow diagram form. As indicated by block 502, frames may be split into first and second data streams based on the bandwidth ratio of first and second data links. The first and second data links may conform to first and second display protocols, respectively. As indicated by block 504, the first and second data streams may be provided to first and second display controllers, respectively, associated with a display panel. As indicated by block 506, one or more synchronization signals (e.g., Vsync, Hsync, etc. ) in the data streams may be adjusted  based on a feedback signal representing the skew between such signals as received at the display controllers.

[0039] FIG. 6 illustrates an example of a portable computing device (PCD) 600, in which exemplary embodiments of systems, methods, and other examples of displaying video may be provided. The PCD 600 may be, for example, a laptop or tablet computer, or a smartphone, an automotive computing system, an IoT device, etc. For purposes of clarity, some data buses, interconnects, signals, etc., are not shown in FIG. 6.

[0040] The PCD 600 may include an SoC 602. The SoC 602 may include various processors or processing subsystems, such as a CPU 604, a GPU 606, a digital signal processor (DSP) 607, an analog signal processor 608, and a modem / modem subsystem 654. The CPU 604 may include one or more CPU cores, such as a first CPU core 604A, a second CPU core 604B, etc., through an Nth CPU core 604N.

[0041] The SoC 602 may include a first display interface 610 and a second display interface 616 coupled to the CPU 604. For example, the first display interface 610 may be a DSI interface, and the second display interface 616 may be a DP interface. A touch-screen display 614 external to the SoC 602 may be coupled to a first DDIC 620 and a second DDIC 618 in a display module (not shown) . The SoC 602 may also include a touch-screen controller 612 coupled to the CPU 604. The first (e.g., DSI) display interface 610 may be coupled to the first (e.g., DSI) DDIC 620, and the second (e.g., DP) display interface 616 may be coupled to the second (e.g., DP) DDIC 618. The CPU 604 may be configured through software in the manner described above to split video frames into first and second data streams and provide the first and second data streams to the first and second display interfaces 610 and 616.

[0042] A universal serial bus (USB) controller 622 may also be coupled to CPU 604. The USB controller 622 may be coupled to a USB port 624. A subscriber identity module (SIM) card 626 may also be coupled to the CPU 604.

[0043] The CPU 604 may be coupled to one or more memories, with which the CPU 604 may initiate memory transactions. The one or more memories may include both volatile and non-volatile memories or NVMs. Examples of volatile memories include static random access memory (RAM) 628 and dynamic random access memory (DRAM) 630 and 631. Such memories may be internal to the SoC 602, as in the case of the DRAM 630, or external to the SoC, as in the case of the DRAM 631. A DRAM controller 632 coupled to the CPU 604 may control the writing of data to, and reading of data from, the DRAMs 630 and 631.

[0044] A stereo audio CODEC 634 may be coupled to the analog signal processor 608. Further, an audio amplifier 636 may be coupled to the stereo audio CODEC 634. First and second stereo speakers 638 and 640, respectively, may be coupled to the audio amplifier 636. In addition, a microphone amplifier 642 may be coupled to the stereo audio CODEC 634, and a microphone 644 may be coupled to the microphone amplifier 642. A frequency modulation (FM) radio tuner 646 may be coupled to the stereo audio CODEC 634. An FM antenna 648 may be coupled to the FM radio tuner 646. Further, stereo headphones 650 may be coupled to the stereo audio CODEC 634. Other devices that may be coupled to the CPU 604 include one or more digital (e.g., CCD or CMOS) cameras 652.

[0045] The RF transceiver or modem subsystem 654 may be coupled to the analog signal processor 608 and the CPU 604. An RF switch 656 may be coupled to the modem subsystem 654 and an RF antenna 658. In addition, a keypad 660, a mono headset with a microphone 662, and a vibrator device 664 may be coupled to the analog signal processor 608. Further, the SoC 602 may have one or more internal or on-chip thermal sensors 670A and may be coupled to one or more external or off-chip thermal sensors 670B. An analog-to-digital converter controller 672 may convert voltage drops produced by the thermal sensors 670A and 670B to digital signals. A power supply 674 and a power management integrated circuit (PMIC) 676 may supply power to the SoC 602.

[0046] Implementation examples are described in the following numbered clauses.

[0047] 1. A method for displaying video, comprising:

[0048] splitting, by a host processor, each frame of a stream of video data frames along a horizontal display axis into a first data stream and a second data stream, a pixel ratio of pixels represented by the first data stream to the pixels represented by the second data stream corresponding to a ratio of a first bandwidth of a first data link configured using a first display protocol and a second bandwidth of a second data link using a second display protocol; and

[0049] providing, by the host processor, the first data stream to a first display controller associated with a display panel through the first data link and the second data stream to a second display controller associated with the display panel through the second data link.

[0050] 2. The method of clause 1, wherein providing the first data stream comprises providing the first data stream through a first display port of a system-on-chip (SoC) , and providing the second data stream comprises providing the second data stream through a second display port of the SoC.

[0051] 3. The method of clause 1 or 2, wherein the first data link includes a first serializer and a first deserializer, and the second data link includes a second serializer and a second deserializer.

[0052] 4. The method of any of clauses 1-3, wherein providing the first data stream to a first display controller comprises providing the first data stream to a first display driver integrated circuit (DDIC) , and providing the second data stream to the second display controller comprises providing the second data stream to a second DDIC.

[0053] 5. The method of any of clauses 1-4, wherein the first display protocol and the second display protocol are selected from the group: High-Definition Multimedia Interface (HDMI) , DisplayPort (DP) , and Display Serial Interface (DSI) .

[0054] 6. The method of any of clauses 1-5, further comprising adjusting, by the host processor, a skew between a first synchronization signal of the first data stream and a second synchronization signal of the second data stream.

[0055] 7. The method of clause 6, further comprising providing a feedback signal indicating the skew to the host processor, and wherein adjusting the skew comprises adjusting the skew based on the feedback signal.

[0056] 8. A system for displaying video, comprising:

[0057] a host processor configured to split each frame of a stream of video data frames along a horizontal display axis into a first data stream and a second data stream, a pixel ratio of pixels represented by the first data stream to the pixels represented by the second data stream corresponding to a ratio of a first bandwidth of a first data link configured using a first display protocol and a second bandwidth of a second data link using a second display protocol;

[0058] a first display controller associated with a display panel, the first display controller configured to receive the first data stream through the first data link; and

[0059] a second display controller associated with the display panel, the second display controller configured to receive the second data stream through the second data link.

[0060] 9. The system of clause 8, wherein the host processor is configured to provide the first data stream through a first display port of a system-on-chip (SoC) and provide the second data stream through a second display port of the SoC.

[0061] 10. The system of clause 8 or 9, further comprising a first serializer and a first deserializer in the first data link and a second serializer and a second deserializer in the second data link.

[0062] 11. The system of any of clauses 8-10, wherein the host processor is configured to provide the first data stream to a first display driver integrated circuit (DDIC) and provide the second data stream to a second DDIC.

[0063] 12. The system of any of clauses 8-11, wherein the first display protocol and the second display protocol are selected from the group: High-Definition Multimedia Interface (HDMI) , DisplayPort (DP) , and Display Serial Interface (DSI) .

[0064] 13. The system of any of clauses 8-12, wherein the host processor is configured to adjust a skew between a first synchronization signal of the first data stream and a second synchronization signal of the second data stream.

[0065] 14. The system of clause 13, wherein the host processor is configured to adjust the skew based on a feedback signal.

[0066] 15. A system for displaying video, comprising:

[0067] means for splitting each frame of a stream of video data frames along a horizontal display axis into a first data stream and a second data stream, a pixel ratio of pixels represented by the first data stream to the pixels represented by the second data stream corresponding to a ratio of a first bandwidth of a first data link configured using a first display protocol and a second bandwidth of a second data link using a second display protocol;

[0068] means for providing the first data stream to a first display controller associated with a display panel through the first data link; and

[0069] means for providing the second data stream to a second display controller associated with the display panel through the second data link.

[0070] 16. The system of clause 15, wherein:

[0071] the means for providing the first data stream comprises means for providing the first data stream through a first display port of a system-on-chip (SoC) ; and

[0072] the means for providing the second data stream comprises means for providing the second data stream through a second display port of the SoC.

[0073] 17. The system of clause 15 or 16, wherein the first data link includes a first serializer and a first deserializer, and the second data link includes a second serializer and a second deserializer.

[0074] 18. The system of any of clauses 15-17, wherein:

[0075] the means for providing the first data stream to a first display controller comprises means for providing the first data stream to a first display driver integrated circuit (DDIC) ; and

[0076] the means for providing the second data stream to the second display controller comprises means for providing the second data stream to a second DDIC.

[0077] 19. The system of any of clauses 15-18, wherein the first display protocol and the second display protocol are selected from the group: High-Definition Multimedia Interface (HDMI) , DisplayPort (DP) , and Display Serial Interface (DSI) .

[0078] 20. The system of any of clauses 15-19, further comprising means for adjusting a skew between a first synchronization signal of the first data stream and a second synchronization signal of the second data stream.

[0079] Alternative embodiments will become apparent to one of ordinary skill in the art to which the invention pertains. Therefore, although selected aspects have been illustrated and described in detail, it will be understood that various substitutions and alterations may be made therein.

Claims

1.A method for displaying video, comprising:splitting, by a host processor, each frame of a stream of video data frames along a horizontal display axis into a first data stream and a second data stream, a pixel ratio of pixels represented by the first data stream to the pixels represented by the second data stream corresponding to a ratio of a first bandwidth of a first data link configured using a first display protocol and a second bandwidth of a second data link configured using a second display protocol; andproviding, by the host processor, the first data stream to a first display controller associated with a display panel through the first data link and the second data stream to a second display controller associated with the display panel through the second data link.2.The method of claim 1, wherein providing the first data stream comprises providing the first data stream through a first display port of a system-on-chip (SoC) , and providing the second data stream comprises providing the second data stream through a second display port of the SoC.3.The method of claim 1, wherein the first data link includes a first serializer and a first deserializer, and the second data link includes a second serializer and a second deserializer.4.The method of claim 1, wherein providing the first data stream to a first display controller comprises providing the first data stream to a first display driver integrated circuit (DDIC) , and providing the second data stream to the second display controller comprises providing the second data stream to a second DDIC.5.The method of claim 1, wherein the first display protocol and the second display protocol are selected from the group: High-Definition Multimedia Interface (HDMI) , DisplayPort (DP) , and Display Serial Interface (DSI) .6.The method of claim 1, further comprising adjusting, by the host processor, a skew between a first synchronization signal of the first data stream and a second synchronization signal of the second data stream.7.The method of claim 6, further comprising providing a feedback signal indicating the skew to the host processor, and wherein adjusting the skew comprises adjusting the skew based on the feedback signal.8.A system for displaying video, comprising:a host processor configured to split each frame of a stream of video data frames along a horizontal display axis into a first data stream and a second data stream, a pixel ratio of pixels represented by the first data stream to the pixels represented by the second data stream corresponding to a ratio of a first bandwidth of a first data link configured using a first display protocol and a second bandwidth of a second data link configured using a second display protocol;a first display controller associated with a display panel, the first display controller configured to receive the first data stream through the first data link; anda second display controller associated with the display panel, the second display controller configured to receive the second data stream through the second data link.9.The system of claim 8, wherein the host processor is configured to provide the first data stream through a first display port of a system-on-chip (SoC) and provide the second data stream through a second display port of the SoC.10.The system of claim 8, further comprising a first serializer and a first deserializer in the first data link and a second serializer and a second deserializer in the second data link.11.The system of claim 8, wherein the host processor is configured to provide the first data stream to a first display driver integrated circuit (DDIC) and provide the second data stream to a second DDIC.12.The system of claim 8, wherein the first display protocol and the second display protocol are selected from the group: High-Definition Multimedia Interface (HDMI) , DisplayPort (DP) , and Display Serial Interface (DSI) .13.The system of claim 8, wherein the host processor is configured to adjust a skew between a first synchronization signal of the first data stream and a second synchronization signal of the second data stream.14.The system of claim 13, wherein the host processor is configured to adjust the skew based on a feedback signal.15.A system for displaying video, comprising:means for splitting each frame of a stream of video data frames along a horizontal display axis into a first data stream and a second data stream, a pixel ratio of pixels represented by the first data stream to the pixels represented by the second data stream corresponding to a ratio of a first bandwidth of a first data link configured using a first display protocol and a second bandwidth of a second data link configured using a second display protocol;means for providing the first data stream to a first display controller associated with a display panel through the first data link; andmeans for providing the second data stream to a second display controller associated with the display panel through the second data link.16.The system of claim 15, wherein:the means for providing the first data stream comprises means for providing the first data stream through a first display port of a system-on-chip (SoC) ; andthe means for providing the second data stream comprises means for providing the second data stream through a second display port of the SoC.17.The system of claim 15, wherein the first data link includes a first serializer and a first deserializer, and the second data link includes a second serializer and a second deserializer.18.The system of claim 15, wherein:the means for providing the first data stream to a first display controller comprises means for providing the first data stream to a first display driver integrated circuit (DDIC) ; andthe means for providing the second data stream to the second display controller comprises means for providing the second data stream to a second DDIC.19.The system of claim 15, wherein the first display protocol and the second display protocol are selected from the group: High-Definition Multimedia Interface (HDMI) , DisplayPort (DP) , and Display Serial Interface (DSI) .20.The system of claim 15, further comprising means for adjusting a skew between a first synchronization signal of the first data stream and a second synchronization signal of the second data stream.

Images