Method, apparatus, and system of circular buffering for probabilistic amplitude shaping

Abstract

The present application relates to communication methods and communication apparatuses. An example method includes obtaining a codeword comprising shaped amplitude bits, information bits, and parity bits; interleaving at least a portion of the codeword to generate groups of bits corresponding to complex-valued symbols, wherein each of the groups comprises Qm bits corresponding to one of the complex-valued symbols, and wherein Qm is a modulation order of the complex-valued symbols; and transmitting a signal comprising the groups of bits.

Description

METHOD, APPARATUS, AND SYSTEM OF CIRCULAR BUFFERING FOR PROBABILISTIC AMPLITUDE SHAPING

[0001] CROSS-REFERENCE TO RELATED APPLICATIONS

[0002] This application claims the benefit of U.S. Provisional Application No. 63 / 573,777 filed on April 3, 2024, the entire contents of which are hereby incorporated by reference in its entirety.TECHNICAL FIELD

[0003] This application relates generally to wireless communications, and in particular, to a method, apparatus, and system of circular buffering for probabilistic amplitude shaping.BACKGROUND

[0004] Wireless communications system such as fourth generation (4G) system (for example, Long-Term Evolution (LTE) system) , fifth generation (5G) system (for example, New Radio (NR) system) have been deployed to provide various types of applications, such as message, voice, video, and other data.

[0005] Current wireless standards, such as 5G NR, support modulation constellation with different modulation orders (i.e., different constellation sizes) and forward error correction (FEC) at various code rates (CRs) . For example, the 5G NR standard uses quadrature amplitude modulation (QAM) as the modulation scheme and low density parity check (LDPC) code as the FEC scheme. When transmitting and receiving data, a modulation order and a CR forms a transmission mode corresponding to a specific spectral efficiency or transmission rate over given time and bandwidth, which can be measured by the number of bits per second per Hertz (bps) . Such a combination of modulation order and CR is referred to as a modulation and coding scheme (MCS) . The MCS is selected to optimally match the channel condition.

[0006] In general, a wireless channel can be characterized by its channel capacity which indicates the maximum amount of information, measured by bits per channel use, that can be transmitted through the channel “error-free” in the presence of noise. A transmission rate obtained by a selected MCS cannot exceed the channel capacity. The gap between the transmission rate and the channel capacity can be indicated by the amount of difference in signal-to-noise-ratio (SNR) . In 5G NR, for high MCSs, a significant gap between transmission rate obtained by QAM and LDPC code and channel capacity can be observed. In some cases, high MCSs such as 1024-QAM or 4096-QAM may be used, which requires high SNR. However, high SNR may be difficult to obtain under the effect of noise and inter-cell interference due to aggressive frequency reuse in modern cellular systems.SUMMARY

[0007] One or more implementations of the present application provide communication methods and communication apparatuses. The techniques described in the application can implement circular buffering for probabilistic amplitude shaping.

[0008] According to a first aspect, a method is provided. The method obtaining a codeword including shaped amplitude bits, information bits, and parity bits; interleaving at least a portion of the codeword to generate groups of bits corresponding to complex-valued symbols, wherein each of the groups includes Qm bits corresponding to one of the complex-valued symbols, and wherein Qm is a modulation order of the complex-valued symbols; and transmitting a signal including at least one redundancy version (RV) of the groups of bits.

[0009] With reference to the first aspect, in some implementations, the method further includes storing the at least one RV of the groups of bits in a circular buffer.

[0010] With reference to the first aspect, in some implementations, the Qm bits included in each of the groups include sign bits and amplitude bits corresponding to the sign bits, and wherein the sign bits indicate signs of a corresponding complex-valued symbol and the amplitude bits indicate amplitudes of the corresponding complex-valued symbol.

[0011] With reference to the first aspect, in some implementations, the sign bits include a portion of the information bits and a portion of the parity bits, and wherein the amplitude bits include a portion of the shaped amplitude bits.

[0012] With reference to the first aspect, in some implementations, the at least a portion of the codeword includes Ns × Qm bits, where Ns is a quantity of complex-valued symbols corresponding to the group of bits to be transmitted in the signal, wherein interleaving the at least a portion of the codeword includes inputting the at least a portion of the codeword to a bit interleaver; grouping, by the interleaver, the Ns × Qm bits to the group of bits; and outputting, from the bit interleaver, the groups of bits to be stored in the circular buffer.

[0013] With reference to the first aspect, in some implementations, the bit interleaver is a row-column bit interleaver, wherein the at least a portion of the codeword is input to the row-column bit interleaver in a row-wise manner, and wherein the groups of bits are output from the bit interleaver in a column-wise manner.

[0014] With reference to the first aspect, in some implementations, the row-column bit interleaver groups the at least a portion of the codeword into two rows and Ns columns, wherein each of the Ns columns includes Qm bits corresponding to one of the complex-valued symbols, and wherein one of the two rows includes the sign bits and the other one of the two rows includes the amplitude bits of the corresponding one of the complex-valued symbols.

[0015] With reference to the first aspect, in some implementations, row-column bit interleaver groups the at least a portion of the codeword into Qm rows and Ns columns, wherein each of the Ns columns includes Qm bits corresponding to one of the complex-valued symbols, and wherein each of the Qm rows includes one of the sign bits or one of the amplitude bits of the corresponding one of the complex-valued symbols.

[0016] With reference to the first aspect, in some implementations, a remaining portion of the codeword other than the at least a portion of the codeword includes extra parity bits that are uninterleaved, and wherein the method further includes storing the extra parity bits to the circular buffer after storing a first RV of the at least one RV.

[0017] With reference to the first aspect, in some implementations, a size of the circular buffer equals a size of the codeword.

[0018] With reference to the first aspect, in some implementations, a starting point of each of the at least one RV is a multiple of Qm.

[0019] With reference to the first aspect, in some implementations, the information bits and the parity bits are uniformly distributed.

[0020] With reference to the first aspect, in some implementations, the shaped amplitude bits are generated based on a non-uniform distribution.

[0021] With reference to the first aspect, in some implementations, the method further includes, after storing the groups of bits, modulating the groups of bits to corresponding complex-valued symbols, wherein transmitting the signal including the groups of bits includes transmitting the complex valued symbols on the signal.

[0022] With reference to the first aspect, in some implementations, the at least one RV includes RV0, RV1, RV2, and RV3, wherein starting points for RV0, RV1, RV2 and RV3 in the circular buffer for low-density parity-check (LDPC) code base graph 1 are respectively 0,  Qm Zc,  Qm Zc, and Qm Zc, wherein starting points for RV0, RV1, RV2 and RV3 in the circular buffer for LDPC code base graph 2 are respectively 0,  Qm Zc,  Qm Zc, and Qm Zc, and wherein Ncb denotes a buffer size of the circular buffer or a mother codeword length, Zc denotes a lifting size of the LDPC code, and denotes a flooring operation on x.

[0023] According to a second aspect, a method is provided. The method comprises receiving receives a signal comprising group of bits, wherein the groups of bits are generated by interleaving at least a portion of a codeword comprising shaped amplitude bits, information bits, and parity bits. The groups of bits correspond to complex-valued symbols. Each of the groups comprises Qm bits corresponding to one of the complex-valued symbols, and Qm is a modulation order of the complex-valued symbols. The method further comprises decoding the signal to obtain the information bits.

[0024] According to a third aspect, a communication apparatus is provided. The communication apparatus comprises an encoder configured to perform operations comprising obtaining a codeword comprising shaped amplitude bits, information bits, and parity bits, interleaving at least a portion of the codeword to generate groups of bits corresponding to complex-valued symbols, wherein each of the groups comprises Qm bits corresponding to one of the complex-valued symbols, and wherein Qm is a  modulation order of the complex-valued symbols. The communication apparatus further comprises an interface, coupled to the encoder, for transmitting a signal comprising at least one redundancy version (RV) of the groups of bits.

[0025] According to a fourth aspect, a communication apparatus is provided. The communication apparatus comprises an interface for receiving a signal comprising groups of bits. The groups of bits are generated by interleaving at least a portion of a codeword comprising shaped amplitude bits, information bits, and parity bits. The groups of bits correspond to complex-valued symbols. Each of the groups comprises Qm bits corresponding to one of the complex-valued symbols, and Qm is a modulation order of the complex-valued symbols. The communication apparatus further comprises a decoder configured to obtain the information bits.

[0026] According to a fifth aspect, an apparatus is provided. The apparatus includes one or more processors. The apparatus may also include one or more memories. The one or more processors are configured to cause the apparatus to perform the method according to the first aspect or one or more implementations of the first aspect, or the second aspect or one or more implementations of the second aspect. The one or more processors may be configured by executing instructions stored in the one or more memories.

[0027] According to a sixth aspect, a communication system is provided. The communication system includes a first communication apparatus configured to perform the method according to the first aspect or one or more implementations of the first aspect. The communication system further includes a second communication apparatus configured to perform the method according to the second aspect or one or more implementations of the second aspect.

[0028] According to a seventh aspect, a communication system is provided. The communication system includes a first communication apparatus according to the third aspect or one or more implementations of the third aspect. The communication system further includes a second communication apparatus according to the fourth aspect or one or more implementations of the fourth aspect.

[0029] According to an eighth aspect, a non-transitory computer-readable storage medium is provided. The non-transitory computer-readable storage has instructions stored thereon which, when executed by an apparatus, cause the apparatus to perform the method according to the first aspect or one or more implementations of the first aspect, or the second aspect or one or more implementations of the second aspect.BRIEF DESCRIPTION OF THE DRAWINGS

[0030] FIG. 1 shows a schematic illustration of an example communication system.

[0031] FIG. 2 illustrates another example communication system.

[0032] FIG. 3 illustrates an example of an apparatus wirelessly communicating with at least one of two apparatuses in a communication system.

[0033] FIG. 4 illustrates an example of units or modules in a device or apparatus.

[0034] FIG. 5 illustrates an example of a circular buffer in 5G NR.

[0035] FIG. 6 illustrates an example of a coding and modulation chain for probabilistic amplitude shaping (PAS) .

[0036] FIG. 7 illustrates an example of a bit interleaver module according to the present disclosure.

[0037] FIG. 8 illustrates another example of a bit interleaver module according to the present disclosure.

[0038] FIG. 9 illustrates yet another example of a bit interleaver module according to the present disclosure.

[0039] FIG. 10 illustrates yet another example of a bit interleaver module according to the present disclosure.

[0040] FIG. 11 illustrates yet another example of a bit interleaver module according to the present disclosure.

[0041] FIG. 12 illustrates an example of selecting a coding and modulation chain based on PAS.

[0042] FIG. 13 illustrates an example of circular buffer for the PAS according to the present disclosure.

[0043] FIG. 14 illustrates an example of a circular buffering process for PAS according to the present disclosure.DETAILED DESCRIPTION

[0044] To reduce the gap between achievable transmission rate and channel capacity, probabilistic amplitude shaping (PAS) has recently been proposed. For an additive white Gaussian channel (AWGN) , which can be used to model the wireless channel with channel information available at transmitter, it has been shown that Gaussian input distribution can achieve the channel  capacity. However, it is difficult to construct such a Gaussian input distribution for practical wireless systems because transmission length is finite and flexible transmission lengths corresponding to variable transmission resources should be supported by the input distribution with a good performance.

[0045] In 5G NR, FEC is performed first to add redundancy to the data via LDPC encoding, followed by a rate-matching operation to select the amount of code bits that matches the allocated transmission resource. The selected code bits after rate-matching are then uniformly mapped to the QAM symbols, and the QAM symbols are then transmitted through the wireless channel. Such an MCS scheme in 5G NR is referred to as bit-interleaved coded modulation (BICM) in which the amplitudes of QAM symbols are uniformly distributed. BICM is simple to implement because the modulation and FEC modules are employed separately. Further, it shows a close gap to the channel capacity under low and average modulation orders (e.g., ≤256-QAM) . However, for high MCSs, such as 1024-QAM or 4096-QAM, a significant gap can be observed. To address this challenge when high MCS are selected, PAS can be applied to reduce the gap to the channel capacity. Under PAS, the information bits are mapped to the amplitudes of QAM symbols according to a non-uniform amplitude distribution. More specifically, such amplitudes may follow a Maxwell-Boltzmann (MB) distribution, which approximates the Gaussian distribution. FEC can then be performed on the bits representing the shaped amplitudes to generate a set of parity bits having a uniform distribution. The parity bits and optionally a subset of information bits are then mapped to the signs of QAM symbols. The amplitudes and signs form QAM symbols in two dimensions of in-phase (I) and quadrature (Q) , which are sent through the wireless channel together. By jointly performing modulation and FEC together through shaping the amplitudes of QAM symbols to MB distribution and using FEC to generate the signs of QAM symbols, the gap between transmission rate and channel capacity can be reduced. As a result, the benefit of PAS is increase of the transmission rate at a given SNR (i.e., at a given channel condition) . Moreover, in order to achieve a certain transmission rate, a lower SNR may be required for PAS, thus saving the transmit power.

[0046] Aspects of the present disclosure relate to the coding and modulation chain for PAS. The coding chain may include multiple modules which have an input of information bits and an output of QAM symbols. The proposed coding may be flexibly used to switch between PAS and non-PAS schemes.

[0047] FIG. 1 shows a schematic illustration of an example communication system 100. The communication system 100 (which may be a wireless system) comprises a radio access network 120. The radio access network (RAN) 120 may be a future generation radio access network, or a legacy (e.g., 5G, 4G, 3G, or second generation (2G) ) radio access network. One or more communication electronic device (ED) 110a, 110b, 110c, 110d, 110e, 110f, 110g, 110h, 110i, 110j (generically referred to as 110) may be interconnected to one another or connected to one or more network nodes (170a, 170b, generically referred to as 170) in the radio access network 120. A core network 130 may be a part of the communication system and may be dependent or independent of the radio access technology used in the communication system 100. The communication system 100 may also comprise a public switched telephone network (PSTN) 140, the internet 150, and other networks 160.

[0048] FIG. 2 illustrates an example communication system 100. In general, the communication system 100 enables multiple wireless or wired elements to communicate data and other content. The purpose of the communication system 100 may be to provide content, such as voice, data, video, and / or text, via broadcast, multicast, groupcast, unicast, etc. The communication system 100 may operate by sharing resources, such as carrier spectrum bandwidth, between its constituent elements. The communication system 100 may include a terrestrial communication system and / or a non-terrestrial communication system. The communication system 100 may provide a wide range of communication services and applications (such as earth monitoring, remote sensing, passive sensing and positioning, navigation and tracking, autonomous delivery and mobility, etc. ) . The communication system 100 may provide a high degree of availability and robustness through a joint operation of a terrestrial communication system and a non-terrestrial communication system. For example, integrating a non-terrestrial communication system (or components thereof) into a terrestrial communication system can result in what may be considered a heterogeneous network comprising multiple layers. Compared to conventional communication networks, the heterogeneous network may achieve better overall performance through efficient multi-link joint operation, more flexible functionality sharing, and faster physical layer link switching between terrestrial networks and non-terrestrial networks.

[0049] The terrestrial communication system and the non-terrestrial communication system could be considered sub-systems of the communication system. In the example shown in FIG. 2, the communication system 100 includes electronic devices (ED)  110a, 110b, 110c, 110d (generically referred to as ED 110) , radio access networks (RANs) 120a, 120b, a non-terrestrial communication network 120c, a core network 130, a public switched telephone network (PSTN) 140, the Internet 150, and other networks 160. The RANs 120a, 120b include respective base stations (BSs) 170a, 170b, which may be generically referred to as terrestrial transmit and receive points (T-TRPs) 170a, 170b. The non-terrestrial communication network 120c includes an access node 172, which may be generically referred to as a non-terrestrial transmit and receive point (NT-TRP) 172.

[0050] Any ED 110 may be alternatively or additionally configured to interface, access, or communicate with any T-TRP 170a, 170b and NT-TRP 172, the Internet 150, the core network 130, the PSTN 140, the other networks 160, or any combination of the preceding. In some examples, ED 110a may communicate an uplink and / or downlink transmission over a terrestrial air interface 190a with T-TRP 170a. In some examples, the EDs 110a, 110b, 110c, and 110d may also communicate directly with one another via one or more sidelink air interfaces 190b. In some examples, ED 110d may communicate an uplink and / or downlink transmission over a non-terrestrial air interface 190c with NT-TRP 172.

[0051] The air interfaces 190a and 190b may use similar communication technology, such as any suitable radio access technology. For example, the communication system 100 may implement one or more channel access methods, such as code division multiple access (CDMA) , space division multiple access (SDMA) , time division multiple access (TDMA) , frequency division multiple access (FDMA) , orthogonal FDMA (OFDMA) , or single-carrier FDMA (SC-FDMA, also known as discrete Fourier transform spread OFDMA, DFT-s-OFDMA) in the air interfaces 190a and 190b. The air interfaces 190a and 190b may utilize other higher dimension signal spaces, which may involve a combination of orthogonal and / or non-orthogonal dimensions.

[0052] The non-terrestrial air interface 190c can enable communication between the ED 110d and one or multiple NT-TRPs 172 via a wireless link or simply a link. For some examples, the link is a dedicated connection for unicast transmission, a connection for broadcast transmission, or a connection between a group of EDs 110 and one or multiple NT-TRPs 172 for multicast transmission.

[0053] The RANs 120a and 120b are in communication with the core network 130 to provide the EDs 110a 110b, and 110c with various services such as voice, data, and other services. The RANs 120a and 120b and / or the core network 130 may be in direct or indirect communication with one or more other RANs (not shown) , which may or may not be directly served by core network 130, and may or may not employ the same radio access technology as RAN 120a, RAN 120b or both. The core network 130 may also serve as a gateway access between (i) the RANs 120a and 120b or EDs 110a 110b, and 110c or both, and (ii) other networks (such as the PSTN 140, the Internet 150, and the other networks 160) . In addition, some or all of the EDs 110a 110b, and 110c may include functionality for communicating with different wireless networks over different wireless links using different wireless technologies and / or protocols. Instead of wireless communication (or in addition thereto) , the EDs 110a 110b, and 110c may communicate via wired communication channels to a service provider or switch (not shown) , and to the Internet 150. PSTN 140 may include circuit switched telephone networks for providing plain old telephone service (POTS) . Internet 150 may include a network of computers and subnets (intranets) or both, and incorporate protocols, such as Internet Protocol (IP) , Transmission Control Protocol (TCP) , User Datagram Protocol (UDP) . EDs 110a 110b, and 110c may be multimode devices capable of operation according to multiple radio access technologies, and incorporate multiple transceivers necessary to support such.

[0054] FIG. 3 illustrates another example of an ED 110 and a base station 170a, 170b and / or 170c. The ED 110 is used to connect people, objects, machines, etc. The ED 110 may be widely used in various scenarios including, for example, cellular communications, device-to-device (D2D) , vehicle to everything (V2X) , peer-to-peer (P2P) , machine-to-machine (M2M) , machine-type communications (MTC) , internet of things (IoT) , virtual reality (VR) , augmented reality (AR) , mixed reality (MR) , metaverse, digital twin, industrial control, self-driving, remote medical, smart grid, smart furniture, smart office, smart wearable, smart transportation, smart city, drones, robots, remote sensing, passive sensing, positioning, navigation and tracking, autonomous delivery and mobility, etc.

[0055] Each ED 110 represents any suitable end user device for wireless operation and may include such devices (or may be referred to) as a user equipment / device (UE) , a wireless transmit / receive unit (WTRU) , a mobile station, a fixed or mobile subscriber unit, a cellular telephone, a station (STA) , a machine type communication (MTC) device, a personal digital assistant (PDA) , a smartphone, a laptop, a computer, a tablet, a wireless sensor, a consumer electronics device, a smart book, a vehicle, a car, a truck, a bus, a train, or an IoT device, wearable devices (such as a watch, a pair of glasses, head mounted equipment, etc. ) ,  an industrial device, or an apparatus in (e.g. communication module, modem, or chip) or comprising the forgoing devices, among other possibilities. Future generation EDs 110 may be referred to using other terms. The base station 170a and 170b is a T-TRP and will hereafter be referred to as T-TRP 170. Also shown in FIG. 3, a NT-TRP will hereafter be referred to as NT-TRP 172. Each ED 110 connected to T-TRP 170 and / or NT-TRP 172 can be dynamically or semi-statically turned-on (i.e., established, activated, or enabled) , turned-off (i.e., released, deactivated, or disabled) and / or configured in response to one of more of: connection availability and connection necessity.

[0056] The ED 110 includes a transmitter 201 and a receiver 203 coupled to one or more antennas 204. Only one antenna 204 is illustrated to avoid congestion in the drawing. One, some, or all of the antennas 204 may alternatively be panels. The transmitter 201 and the receiver 203 may be integrated, e.g. as a transceiver. The transceiver is configured to modulate data or other content for transmission by at least one antenna 204 or network interface controller (NIC) . The transceiver is also configured to demodulate data or other content received by the at least one antenna 204. Each transceiver includes any suitable structure for generating signals for wireless or wired transmission and / or processing signals received wirelessly or by wire. Each antenna 204 includes any suitable structure for transmitting and / or receiving wireless or wired signals.

[0057] The ED 110 includes at least one memory 208. The memory 208 stores instructions and data used, generated, or collected by the ED 110. For example, the memory 208 could store software instructions or modules configured to implement some or all of the functionality and / or embodiments described herein and that are executed by one or more processing unit (s) (e.g., a processor 210) . Each memory 208 includes any suitable volatile and / or non-volatile storage and retrieval device (s) . Any suitable type of memory may be used, such as random-access memory (RAM) , read only memory (ROM) , hard disk, optical disc, subscriber identity module (SIM) card, memory stick, secure digital (SD) memory card, on-processor cache, and the like.

[0058] The ED 110 may further include one or more input / output devices (not shown) or interfaces (such as a wired interface to the Internet 150 in FIG. 1) . The input / output devices or interfaces permit interaction with a user or other devices in the network. Each input / output device or interface includes any suitable structure for providing information to or receiving information from a user, and / or for network interface communications. Suitable structures include, for example, a speaker, microphone, keypad, keyboard, display, touch screen, etc.

[0059] The ED 110 includes the processor 210 for performing operations including those operations related to preparing a transmission for uplink transmission to the NT-TRP 172 and / or the T-TRP 170; those operations related to processing downlink transmissions received from the NT-TRP 172 and / or the T-TRP 170; and those operations related to processing sidelink transmission to and from another ED 110. Processing operations related to preparing a transmission for uplink transmission may include operations such as encoding, modulating, transmit beamforming, and generating symbols for transmission. Processing operations related to processing downlink transmissions may include operations such as receive beamforming, demodulating and decoding received symbols. Depending upon the embodiment, a downlink transmission may be received by the receiver 203, possibly using receive beamforming, and the processor 210 may extract signaling from the downlink transmission (e.g. by detecting and / or decoding the signaling) . An example of signaling may be a reference signal transmitted by the NT-TRP 172 and / or by the T-TRP 170. In some embodiments, the processor 210 implements the transmit beamforming and / or the receive beamforming based on the indication of beam direction, e.g. beam angle information (BAI) , received from the T-TRP 170. In some embodiments, the processor 210 may perform operations relating to network access (e.g. initial access) and / or downlink synchronization, such as operations relating to detecting a synchronization sequence, decoding and obtaining the system information, etc. In some embodiments, the processor 210 may perform channel estimation, e.g. using a reference signal received from the NT-TRP 172 and / or from the T-TRP 170.

[0060] Although not illustrated, the processor 210 may form part of the transmitter 201 and / or part of the receiver 203. Although not illustrated, the memory 208 may form part of the processor 210.

[0061] The processor 210, the processing components of the transmitter 201, and the processing components of the receiver 203 may each be implemented by the same or different one or more processors that are configured to execute instructions stored in a memory (e.g. in the memory 208) . Alternatively, some or all of the processor 210, the processing components of the transmitter 201, and the processing components of the receiver 203 may each be implemented using dedicated circuitry, such as a programmed  field-programmable gate array (FPGA) , an application-specific integrated circuit (ASIC) , or a hardware accelerator such as a graphics processing unit (GPU) or an artificial intelligence (AI) accelerator.

[0062] The T-TRP 170 may be known by other names in some implementations, such as a base station, a base transceiver station (BTS) , a radio base station, a network node, a network device, a device on the network side, a transmit / receive node, a Node B, an evolved NodeB (eNodeB or eNB) , a Home eNodeB, a next Generation NodeB (gNB) , a transmission point (TP) , a site controller, an access point (AP) , a wireless router, a relay station, a terrestrial node, a terrestrial network device, a terrestrial base station, a base band unit (BBU) , a remote radio unit (RRU) , an active antenna unit (AAU) , a remote radio head (RRH) , a central unit (CU) , a distributed unit (DU) , a positioning node, among other possibilities. The T-TRP 170 may be a macro BS, a pico BS, a relay node, a donor node, or the like, or combinations thereof. The T-TRP 170 may refer to the forgoing devices or refer to apparatus (e.g. a communication module, a modem, or a chip) in the forgoing devices.

[0063] In some embodiments, the parts of the T-TRP 170 may be distributed. For example, some of the modules of the T-TRP 170 may be located remote from the equipment that houses the antennas 256 for the T-TRP 170, and may be coupled to the equipment that houses the antennas 256 over a communication link (not shown) sometimes known as front haul, such as common public radio interface (CPRI) . Therefore, in some embodiments, the term T-TRP 170 may also refer to modules on the network side that perform processing operations, such as determining the location of the ED 110, resource allocation (scheduling) , message generation, and encoding / decoding, and that are not necessarily part of the equipment that houses the antennas 256 of the T-TRP 170. The modules may also be coupled to other T-TRPs. In some embodiments, the T-TRP 170 may actually be a plurality of T-TRPs that are operating together to serve the ED 110, e.g. through the use of coordinated multipoint transmissions.

[0064] The T-TRP 170 includes at least one transmitter 252 and at least one receiver 254 coupled to one or more antennas 256. Only one antenna 256 is illustrated to avoid congestion in the drawing. One, some, or all of the antennas 256 may alternatively be panels. The transmitter 252 and the receiver 254 may be integrated as a transceiver. The T-TRP 170 further includes a processor 260 for performing operations including those related to: preparing a transmission for downlink transmission to the ED 110, processing an uplink transmission received from the ED 110, preparing a transmission for backhaul transmission to the NT-TRP 172, and processing a transmission received over backhaul from the NT-TRP 172. Processing operations related to preparing a transmission for downlink or backhaul transmission may include operations such as encoding, modulating, precoding (e.g. multiple input multiple output (MIMO) precoding) , transmit beamforming, and generating symbols for transmission. Processing operations related to processing received transmissions in the uplink or over backhaul may include operations such as receive beamforming, demodulating received symbols, and decoding received symbols. The processor 260 may also perform operations relating to network access (e.g. initial access) and / or downlink synchronization, such as generating the content of synchronization signal blocks (SSBs) , generating the system information, etc. In some embodiments, the processor 260 also generates an indication of beam direction, e.g. BAI, which may be scheduled for transmission by a scheduler 253. The processor 260 performs other network-side processing operations described herein, such as determining the location of the ED 110, determining where to deploy the NT-TRP 172, etc. In some embodiments, the processor 260 may generate signaling, e.g. to configure one or more parameters of the ED 110 and / or one or more parameters of the NT-TRP 172. Any signaling generated by the processor 260 is sent by the transmitter 252. Note that “signaling” , as used herein, may alternatively be called control signaling. Signaling may be transmitted in a physical layer control channel, e.g. a physical downlink control channel (PDCCH) , in which case the signaling may be known as dynamic signaling. Signaling transmitted in a downlink physical layer control channel may be known as Downlink Control Information (DCI) . Signaling transmitted in an uplink physical layer control channel may be known as Uplink Control Information (UCI) . Signaling transmitted in a sidelink physical layer control channel may be known as Sidelink Control Information (SCI) . Signaling may be included in a higher-layer (e.g., higher than physical layer) packet transmitted in a physical layer data channel, e.g. in a physical downlink shared channel (PDSCH) , in which case the signaling may be known as higher-layer signaling, static signaling, or semi-static signaling. Higher-layer signaling may also refer to Radio Resource Control (RRC) protocol signaling or Media Access Control –Control Element (MAC-CE) signaling.

[0065] The scheduler 253 may be coupled to the processor 260. The scheduler 253 may be included within or operated separately from the T-TRP 170. The scheduler 253 may schedule uplink, downlink, sidelink, and / or backhaul transmissions, including issuing scheduling grants and / or configuring scheduling-free (e.g., “configured grant” ) resources. The T-TRP 170 further  includes a memory 258 for storing information and data. The memory 258 stores instructions and data used, generated, or collected by the T-TRP 170. For example, the memory 258 could store software instructions or modules configured to implement some or all of the functionality and / or embodiments described herein and that are executed by the processor 260.

[0066] Although not illustrated, the processor 260 may form part of the transmitter 252 and / or part of the receiver 254. Also, although not illustrated, the processor 260 may implement the scheduler 253. Although not illustrated, the memory 258 may form part of the processor 260.

[0067] The processor 260, the scheduler 253, the processing components of the transmitter 252, and the processing components of the receiver 254 may each be implemented by the same or different one or more processors that are configured to execute instructions stored in a memory, e.g. in the memory 258. Alternatively, some or all of the processor 260, the scheduler 253, the processing components of the transmitter 252, and the processing components of the receiver 254 may be implemented using dedicated circuitry, such as a programmed FPGA, a hardware accelerator (e.g., a GPU or AI accelerator) , or an ASIC.

[0068] Although the NT-TRP 172 is illustrated as a drone only as an example, the NT-TRP 172 may be implemented in any suitable non-terrestrial form, such as satellites and high-altitude platforms, including international mobile telecommunication base stations and unmanned aerial vehicles, for example. Also, the NT-TRP 172 may be known by other names in some implementations, such as a non-terrestrial node, a non-terrestrial network device, or a non-terrestrial base station. The NT-TRP 172 includes a transmitter 272 and a receiver 274 coupled to one or more antennas 280. Only one antenna 280 is illustrated to avoid congestion in the drawing. One, some, or all of the antennas may alternatively be panels. The transmitter 272 and the receiver 274 may be integrated as a transceiver. The NT-TRP 172 further includes a processor 276 for performing operations including those related to: preparing a transmission for downlink transmission to the ED 110, processing an uplink transmission received from the ED 110, preparing a transmission for backhaul transmission to T-TRP 170, and processing a transmission received over backhaul from the T-TRP 170. Processing operations related to preparing a transmission for downlink or backhaul transmission may include operations such as encoding, modulating, precoding (e.g. MIMO precoding) , transmit beamforming, and generating symbols for transmission. Processing operations related to processing received transmissions in the uplink or over backhaul may include operations such as receive beamforming, demodulating received symbols, and decoding received symbols. In some embodiments, the processor 276 implements the transmit beamforming and / or receive beamforming based on beam direction information (e.g. BAI) received from the T-TRP 170. In some embodiments, the processor 276 may generate signaling, e.g. to configure one or more parameters of the ED 110. In some embodiments, the NT-TRP 172 implements physical layer processing, but does not implement higher layer functions such as functions at the medium access control (MAC) or radio link control (RLC) layer. As this is only an example, more generally, the NT-TRP 172 may implement higher layer functions in addition to physical layer processing.

[0069] The NT-TRP 172 further includes a memory 278 for storing information and data. Although not illustrated, the processor 276 may form part of the transmitter 272 and / or part of the receiver 274. Although not illustrated, the memory 278 may form part of the processor 276.

[0070] The processor 276, the processing components of the transmitter 272, and the processing components of the receiver 274 may each be implemented by the same or different one or more processors that are configured to execute instructions stored in a memory, e.g. in the memory 278. Alternatively, some or all of the processor 276, the processing components of the transmitter 272, and the processing components of the receiver 274 may be implemented using dedicated circuitry, such as a programmed FPGA, a hardware accelerator (e.g., a GPU or AI accelerator) , or an ASIC. In some embodiments, the NT-TRP 172 may actually be a plurality of NT-TRPs that are operating together to serve the ED 110, e.g. through coordinated multipoint transmissions.

[0071] The T-TRP 170, the NT-TRP 172, and / or the ED 110 may include other components, but these have been omitted for the sake of clarity.

[0072] One or more steps of the embodiment methods provided herein may be performed by corresponding units or modules, according to FIG. 4. FIG. 4 illustrates units or modules in a device, such as in the ED 110, in the T-TRP 170, or in the NT-TRP 172. For example, a signal may be transmitted or output by a transmitting unit or by a transmitting module. A signal may be received or input by a receiving unit or by a receiving module. A signal may be processed by a processing unit or a processing module. Other steps may be performed by an artificial intelligence (AI) or machine learning (ML) module. The respective units or modules may be implemented using hardware, one or more components or devices that execute software, or a combination thereof.  For instance, one or more of the units or modules may be a circuit such as an integrated circuit. Examples of an integrated circuit includes a programmed FPGA, a GPU, or an ASIC. For instance, one or more of the units or modules may be logical such as a logical function performed by a circuit, by a portion of an integrated circuit, or by software instructions executed by a processor. It will be appreciated that where the modules are implemented using software for execution by a processor for example, the modules may be retrieved by a processor, in whole or part as needed, individually or together for processing, in single or multiple instances, and that the modules themselves may include instructions for further deployment and instantiation.

[0073] While not shown, the transmitting module and the receiving module may be part of, or combined into, a transceiver module. A transceiver module may also be known as an interface module, or simply an interface, for inputting and outputting operations.

[0074] Additional details regarding the EDs 110, the T-TRP 170, and the NT-TRP 172 are known to those of skill in the art. As such, these details are omitted here.

[0075] In 5G NR, the code bits of mother codeword after LDPC encoding are directly written into a circular buffer. As a result, the size of circular buffer equals the number of code bits in LDPC mother codeword. Further, the systematic bits of LPDC mother codeword in the circular buffer are contiguous. Four starting points, corresponding to four redundancy versions (RVs) , are then defined in the circular buffer. Accordingly, a RV may be generated based on the RV index and number of transmitted code bit. FIG. 5 illustrates the circular buffer 500 in 5G NR with the starting points of 4 RVs, i.e., RV0, RV1, RV2 and RV3.

[0076] In some examples, two circular buffers can be used to store the shaped amplitude bits, uniform information bits and uniform parity bits in PAS. In an example, two-stage buffering can be used. Specifically, a legacy NR circular buffer may first be used to store the mother codeword after FEC encoding. The code bits of an RV are then read from the legacy circular buffer and are written into 2 buffers, namely amplitude bit buffer and sign bit buffer, corresponding to amplitudes and signs of a QAM symbol. The amplitude bits and sign bits are then read from the 2 circular buffers to generate the QAM symbols.

[0077] In other examples, two buffers can be used. More specifically, the first buffer includes shaped amplitude bits and uniform information bits, which are used to label the amplitudes and signs of QAM symbols, respectively. Meanwhile, the second buffer includes parity bits, which are used to label the signs of QAM symbols.

[0078] The use of 2 circular buffers in in the examples above may increase the complexity as compared to the use of one circular buffer. Further, if both PAS and coding and modulation schemes in 5G NR co-exist in wireless communication systems, separate buffer (s) may be required for each scheme, thus further increasing the complexity.

[0079] Aspects of the present disclosure include methods to construct a circular buffer for PAS. After FEC encoding, code bits of mother codeword after FEC encoding are passed through a bit interleaver. The output bit stream of bit interleaver is then written into a circular buffer. The role of bit interleaver is to group the shaped amplitude bits with uniform information bits and uniform parity bits into multiple groups of QAM symbol bits. As a result, in the circular buffer, systematic bits, comprising shaped amplitude bits and uniform information bits, may not be contiguous because a part of parity bits are distributed among the systematic bits.

[0080] Some embodiments include the following features: method to align the bits before entering FEC encoder and subsequently the bit interleaver, bit interleaver design to group the code bits into groups of QAM symbol bits and write into the circular buffer, new starting points of RVs are specified for PAS, procedure to switch between a circular buffer for PAS and a legacy circular buffer of 5G NR (i.e., non-PAS) .

[0081] An example of coding and modulation chain for PAS 600 is illustrated in FIG. 6, which can be described as follows:

[0082] (1) At 602, a transport block (TB) with cyclic redundancy check (CRC) encoded bits attached is first segmented into multiple code blocks (CBs) . For each CB, CRC encoding is performed, and CRC bits are then attached to each CB.

[0083] (2) The information bits of each CB are demultiplexed into two bit streams. One bit stream, called first bit stream, serves as the input of a distribution matcher (DM) 604, while the other bit stream, called second bit stream, shall keep unchanged and serve as the input of FEC encoder 606.

[0084] (3) The DM 604 encodes the first bit stream to produce an output bit stream according to a non-uniform distribution, e.g., Maxwell-Boltzmann (MB) distribution. Such an output bit stream of DM is referred as shaped amplitude bits, which later on can be mapped to the amplitudes of QAM symbol. Since QAM symbol has 2 dimensions of In-phase (I) and Quadrature (Q) ,  distribution matching may be performed separately in parallel for both I and Q dimensions. Gray labeling rule or natural-based labeling rule may be used to map the QAM amplitudes to shaped amplitude bits.

[0085] (4) Shaped amplitude bits and second bit stream, referred as uniform information bits, serve as the input of FEC module 606. FEC may be a systematic code such as LDPC code or Turbo code. FEC module 606 encodes the input bits according to a mother code rate (CR) to produce parity bits, which is referred to as uniform parity bits. Shaped amplitude bits and uniform information (sign) bits are the systematic bits of FEC mother codeword. In some FEC codes such as LDPC codes used in 5G NR, some systematic bits are punctured to enhance the decoding performance, i.e., the mother codeword may not include punctured systematic bits. If this is the case, the uniform information bits may be punctured to retain the shaping gain provided by shaped amplitude bits.

[0086] (5) Shaped amplitude bits, (punctured) uniform information bits and uniform parity bits are multiplexed to form the FEC mother codeword, which subsequently go into a bit interleaver 608. The role of the bit interleaver 608 is to group the bits into so-called QAM symbol bits. Each group of QAM symbol bits will be used to label one QAM symbol. Example bit interleaver designs are elaborated below.

[0087] (6) The output bit stream of bit interleaver 608 is written into a circular buffer 610. One may then read the bits in circular buffer until N number of bits is collected where N is number of transmitted code bits. In FIG. 6, the combination of bit interleaving and bit selection from circular buffer may form a rate-matching process.

[0088] (7) After bit selection from circular buffer for each CB, code bits of all CBs are multiplexed via CB concatenation module 612 to form one bit stream.

[0089] (8) Such a bit stream is then mapped to the complex-valued QAM symbols via the modulation module 614.

[0090] Some embodiments of the present disclosure include alignment of systematic bits before FEC encoding. The input of FEC encoding includes the uniform information bits and the shaped amplitude bits as the systematic bits. If LDPC code is used as FEC as in 5G NR, some of the systematic bits corresponding to variable nodes having highest degrees are punctured (i.e., not transmitted) to improve the decoding performance. Specifically, the LDPC codes in 5G NR always puncture the first 2*Z bits with Z being the lifting size. In some embodiments, the uniform information bits are placed before the shaped amplitude bits such that puncturing will happen in the part of uniform information bits. This may help to retain the shaping gain provided by PAS. As result, in the systematic part of mother codeword which includes both uniform information bits and shaped amplitude bits, the (punctured) uniform information bits are placed before the shaped amplitude bits.

[0091] In some embodiments, the bit interleaver module in FIG. 6 may be a row-column bit interleaver design 700 as shown in FIG. 7. More specifically, the bit stream as the output of FEC encoder module is written in a row-wise manner and is read out in a column-wise manner.

[0092] The bit interleaver may not perform for all of bits in the bit stream of shaped amplitude bits, uniform information bits and uniform parity bits, i.e., some ending bits are left un-interleaved. Only first Qm*Ns bits are selected as the input of bit interleaver, where Ns denotes the number of QAM symbols. The remaining bits will be appended at the end of output bit stream of bit interleaver. We shall refer to such remaining bits as extra parity bits, while the output bit stream of bit interleaver may be referred as groups of QAM symbol bits, each group comprises of Qm bits.

[0093] In some examples, as illustrated in the diagram 702 of FIG. 7, the bit interleaver can be thought of as a matrix having size 2-by-C, i.e., 2 rows and C columns. In first row, each element is a group of (Qm-2) amplitude bits. Meanwhile, in second row, each element is a group of 2 sign bits. The number of columns is the number of QAM symbols, i.e., there are Ns columns. The diagram 704 of FIG. 7 illustrates an example bit interleaver for 16-QAM modulation, i.e. modulation order Qm=4. The shaped amplitude bits are assumed to be a0, a1, …, a6, a7 (4 amplitudes and 2 bits / amplitude per 2 dimensions I and Q) ; uniform information bits are i0, i1. The parity bits after mother FEC are p0, …, p29 (assume mother code rate Rm = 1 / 3) . It follows that the input bit stream of bit interleaver is a0, a1, …, a7, i0, i1, p0, …, p5, and the remaining bits are p6, …, p29 (the remaining bits do not go into the bit interleaver) . Bit stream after interleaving is (a0, a1, i0, i1) , …, (a6, a7, p4, p5) , p6, …, p29. Here, each bit group of a QAM symbol bit includes 4 bits. In this case, for each bit group, sign bits are positioned after the shaped amplitude bits.

[0094] In some examples, as illustrated in the 802 diagram of FIG. 8 the bit interleaver can also be thought of as a matrix having size 2-by-C, i.e., 2 rows and C columns. Different from FIG. 7, in first row, each element is a group of 2 sign bits. Meanwhile, in second row, each element is a group of (Qm-2) amplitude bits. The number of columns is the number of QAM symbols, i.e., there are Ns columns. The 804 diagram of FIG. 8 illustrates an example bit interleaver for 16-QAM modulation, i.e. modulation order Qm=4. The shaped amplitude bits are assumed to be a0, a1, …, a6, a7 (4 amplitudes and 2 bits / amplitude per 2 dimensions I and Q) ; uniform information bits are i0, i1. The parity bits after mother FEC are p0, …, p29 (assume mother CR Rm=1 / 3) . It follows that the input bit stream of bit interleaver is i0, i1, p0, …, p5, a0, a1, …, a7, and the remaining bits are p6, …, p29 (the remaining bits do not go into the bit interleaver) . Bit stream after interleaving is (i0, i1, a0, a1) , …, ( p4, p5, a6, a7) , p6, …, p29. Here, each bit group of a QAM symbol bit includes 4 bits. In this case, for each bit group, sign bits are positioned before the shaped amplitude bits.

[0095] In some examples, as illustrated in the diagram 902 of FIG. 9, the bit interleaver can be thought of as a matrix having size 4-by-C, i.e., 4 rows and C columns. In first row and third row, each element is one sign bit. Meanwhile, in second and fourth rows, each element is a group of (Qm / 2-1) amplitude bits, corresponding to the amplitude bit labeling for I / Q dimension. The number of columns is the number of QAM symbols, i.e., there are Ns columns. The bit stream of (punctured) uniform information bits and parity bits are sequentially written into first and third rows. More specifically, the bit stream is written into first row from beginning-to-ending (left-to-right) order and then going back to beginning of third row. Meanwhile, the bit streams of shaped amplitude bits from I and Q dimensions may be written into second and fourth rows, respectively. Alternatively, the bit streams of shaped amplitude bits from Q and I dimensions may be written into second and fourth rows, respectively. As an example, the diagram 904 of FIG. 9 illustrates a bit interleaver for 16-QAM modulation, i.e. modulation order Qm=4. The shaped amplitude bits from I and Q dimensions are assumed to be a0, a1, a2, a3 and a4, a5, a6, a7 , respectively (4 amplitudes and 2 bits / amplitude per 2 dimensions I and Q) ; uniform information bits are i0, i1. The parity bits after mother FEC are p0, …, p29 (assume mother CR Rm=1 / 3) . It follows that the input bit stream of bit interleaver is i0, i1, p0, …, p5, a0, a1, …, a7, and the remaining bits are p6, …, p29 (the remaining bits do not go into the bit interleaver) . Next, a0, a1, a2, a3 and a4, a5, a6, a7 are written in second and fourth rows, respectively. Bit stream after interleaving is (i0, a0, p2, a4) , …, ( p1, a3, p5, a7) , p6, …, p29. Here, each bit group of a QAM symbol bit includes 4 bits.

[0096] In some examples, as illustrated in the diagram 1002 of FIG. 10 the bit interleaver can also be thought of as a matrix having size 4-by-C, i.e., 4 rows and C columns. Different to FIG. 9, In second row and fourth row, each element is one sign bit. Meanwhile, in first and third rows, each element is a group of (Qm / 2-1) amplitude bits, corresponding to the amplitude bit labeling for I / Q dimension. The number of columns is the number of QAM symbols, i.e., there are Ns columns. The bit stream of (punctured) uniform information bits and parity bits are sequentially written into second and fourth rows. More specifically, the bit stream is written in to second row from beginning-to-ending (left-to-right) order and then going back to beginning of fourth row. Meanwhile, the bit streams of shaped amplitude bits from I and Q dimensions may be written into first and third rows, respectively. Alternatively, the bit streams of shaped amplitude bits from Q and I dimensions may be written into first and third rows, respectively. As an example, the diagram 1004 of FIG. 10 illustrates a bit interleaver for 16-QAM modulation, i.e. modulation order Qm=4. The shaped amplitude bits from I and Q dimensions are assumed to be a0, a1, a2, a3 and a4, a5, a6, a7 , respectively (4 amplitudes and 2 bits / amplitude per 2 dimensions I and Q) ; uniform information bits are i0, i1. The parity bits after mother FEC are p0, …, p29 (assume mother CR Rm=1 / 3) . It follows that the input bit stream of bit interleaver is a0, a1, …, a7, i0, i1, p0, …, p5, and the remaining bits are p6, …, p29 (the remaining bits do not go into the bit interleaver) . Next, a0, a1, a2, a3 and a4, a5, a6, a7 are written in first and third rows, respectively. Meanwhile, i0, i1, a0, a1, …, a7, p0, …, p5 are written in second and fourth rows. Bit stream after interleaving is ( a0, i0, a4, p2) , …, ( a3, p1, a7, p5) , p6, …, p29. Here, each bit group of a QAM symbol bit includes 4 bits.

[0097] In some examples, as illustrated in the diagram 1102 of FIG. 11, the bit interleaver can also be thought of as a matrix having size Qm-by-Ns, i.e., Qm rows and Ns columns where Qm and Ns denote the modulation order and number of QAM symbols, respectively. As a result, the size of proposed bit interleaver is similar to the size of bit interleaver in the rate-matching of 5G NR.  In the proposed bit interleaver, in (Qm-1) -th row and Qm-th row (i.e., the last two rows) , each element is one sign bit. Meanwhile, in (2*k-1) -th and (2*k) -th rows with k=1, 2, …, Qm / 2-1, each element is one amplitude bit, corresponding to the amplitude bit labeling for I (i.e., real) and Q (i.e., imaginary) dimensions, respectively. The bit stream of (punctured) uniform information bits and parity bits as the sign bits are sequentially written into (Qm-1) -th and Qm-th rows, i.e., the bit stream is written in to (Qm-1) -th row from beginning-to-ending (left-to-right) order and then going back to beginning of Qm-th row. Meanwhile, the bit streams of shaped amplitude bits from I and Q dimensions may be written into (2*k-1) -th and (2*k) -th rows, respectively, with k=1, 2, …, Qm / 2-2. Alternatively, the bit streams of shaped amplitude bits from Q and I dimensions may be written into (2*k-1) -th and (2*k) -th rows, respectively, with k=1, 2, …, Qm / 2-2. As an example, the diagram 1104 of FIG. 11 illustrates a bit interleaver for 16-QAM modulation, i.e. modulation order Qm=4. The shaped amplitude bits from I and Q dimensions are assumed to be a0, a1, a2, a3 and a4, a5, a6, a7 , respectively (4 amplitudes and 2 bits / amplitude per 2 dimensions I and Q) ; uniform information bits are i0, i1. The parity bits after mother FEC are p0, …, p29 (assume mother CR Rm=1 / 3) . It follows that the input bit stream of bit interleaver is a0, a1, …, a7, i0, i1, p0, …, p5, and the remaining bits are p6, …, p29 (the remaining bits do not go into the bit interleaver) . Next, a0, a1, a2, a3 and a4, a5, a6, a7 are written in first and second rows, respectively. Meanwhile, i0, i1, a0, p0, …, p5 are written in third and fourth rows. Bit stream after interleaving is ( a0, a4, i0, p2) , …, (a3, a7, p1, p5) , p6, …, p29. Here, each bit group of a QAM symbol bit includes 4 bits.

[0098] FIG. 12 illustrates an example circular buffer for the PAS 1200 according to embodiments of the present disclosure. The circular buffer comprises bit groups of (Qm-2) amplitude bits and 2 sign bits and extra parity bits. As a result, the systematic bits are not contiguous in the circular buffer. Further, the size of circular buffer equals the number of code bits in the mother codeword. The bit groups (Qm-2) amplitude bits and 2 sign bits may correspond to the code bits included in RV0. Note that the sign bits may include both uniform information bits and parity bits.

[0099] In FIG. 12, the starting point of each RV is also shown. Specifically, the starting point of each RV may be a multiple of modulation order Qm such that for each RV, a multiple of groups of QAM symbol bits are selected to retain the shaping gain. In TABLE-1, an example of starting points k0 for RV0, RV1, RV2 and RV3 in PAS are provided for each LDPC base graph (BG) , i.e., LDPC base graph 1 and LDPC base graph 2 in LDPC codes of 5G NR. In TABLE-1, Ncb denotes the buffer size or mother codeword length and Zc denotes the lifting size of LDPC code. Further,  denotes the flooring operation on x, i.e.,  is the largest integer number that is smaller or equals to x. In some examples, if the size of circular buffer is not a multiple of Qm, some padding bits, e.g., “0” bits can be added to the ending point of circular buffer during the bit selection process of an RV, in order to not break the QAM bit groups when mapping from QAM bit groups to QAM symbol in modulation module.

[0100] TABLE-1

[0101] An RV can, therefore, be a subset of the mother codeword in the cases where a given RV length is smaller than a length of the mother codeword; alternatively, a given RV length can also be larger than the length of the mother codeword, in which case the RV includes all of the bits of the mother codeword and some bits of the mother codeword are repeated in the RV. If a given RV length is the same as the mother codeword length, the RV includes all of the bits of the mother codeword without repeated bits. While the preceding example of RV generation uses a circular buffer structure, other methods for generating RVs are known. For example, in some implementations of various embodiments of the present disclosure, coded bits may instead be stored in an array, a register, a matrix, a memory, or any other suitable storage element; furthermore, an RV may be generated by reading from any suitable storage element in a corresponding bit selection scheme.

[0102] Some embodiments of the present disclosure relate to switching between two circular buffers. As demonstrated in FIG. 13, given the FEC mother codeword obtained as the output of the FEC, a method 1300 may include checking whether PAS is indicated or not 1302, e.g., PAS may be configured via higher layer parameter PAS-config. If PAS is used, the code bits of FEC mother codeword are passed through the bit interleaver to generate multiple groups of QAM symbols 1304. The interleaved mother FEC codeword then is written into the circular buffer for PAS. Otherwise, if PAS is not used, the FEC mother codeword is directly written into the legacy circular buffer of 5G NR 1306.

[0103] FIG. 14 illustrates an example of a circular buffering process for PAS 1400 according to the present disclosure. The process 1400 can be performed by an encoder of an ED or a network node, such as those described in the description of FIG. 1.

[0104] At 1402, the encoder obtains a codeword comprising shaped amplitude bits, information bits, and parity bits. In some implementations, the information bits and the parity bits are uniformly distributed. In some implementations, the shaped amplitude bits are generated based on a non-uniform distribution. The non-uniform distribution can be based on a Maxwell-Boltzmann distribution. In some implementations, the shaped amplitude bits are generated based on Gray labeling or natural-based labeling.

[0105] At 1404, the encoder interleaves at least a portion of the codeword to generate groups of bits corresponding to complex-valued symbols. Each of the groups comprises Qm bits corresponding to one of the complex-valued symbols, where Qm is a modulation order of the complex-valued symbols. The second bit stream comprises the information bits.

[0106] In some implementations, the Qm bits comprised in each of the groups comprise sign bits and amplitude bits corresponding to the sign bits, and the sign bits indicate signs of a corresponding complex-valued symbol and the amplitude bits indicate amplitudes of the corresponding complex-valued symbol. In some implementations, the sign bits comprise a portion of the information bits and a portion of the parity bits, and wherein the amplitude bits comprise a portion of the shaped amplitude bits.

[0107] In some implementations, the at least a portion of the codeword comprises Ns × Qm bits, where Ns is a quantity of complex-valued symbols corresponding to the group of bits to be transmitted in the signal. In some implementations, interleaving the at least a portion of the codeword comprises: inputting the at least a portion of the codeword to a bit interleaver, grouping, by the interleaver, the Ns × Qm bits to the group of bits, and outputting, from the bit interleaver, the groups of bits to be stored in the circular buffer.

[0108] In some implementations, the bit interleaver is a row-column bit interleaver, wherein the at least a portion of the codeword is input to the row-column bit interleaver in a row-wise manner, and wherein the groups of bits are output from the bit interleaver in a column-wise manner.

[0109] In some implementations, the row-column bit interleaver groups the at least a portion of the codeword into two rows and Ns columns, wherein each of the Ns columns comprises Qm bits corresponding to one of the complex-valued symbols, and wherein one of the two rows comprises the sign bits and the other one of the two rows comprises the amplitude bits of the corresponding one of the complex-valued symbols.

[0110] In some implementations, the row-column bit interleaver groups the at least a portion of the codeword into Qm rows and Ns columns, wherein each of the Ns columns comprises Qm bits corresponding to one of the complex-valued symbols, and wherein each of the Qm rows comprises one of the sign bits or one of the amplitude bits of the corresponding one of the complex-valued symbols.

[0111] In some implementations, a remaining portion of the codeword other than the at least a portion of the codeword comprises extra parity bits that are uninterleaved, and wherein the method further comprises storing the extra parity bits to the circular buffer after storing a first one of the RVs. In some implementations, a size of the circular buffer equals a size of the codeword.

[0112] At 1408, the encoder selects the groups of bits to form RVs. In some implementations, a remaining portion of the codeword other than the at least a portion of the codeword comprises extra parity bits that are uninterleaved, and wherein the method further comprises storing the extra parity bits to the circular buffer after storing a first one of the RVs. In some implementations, a starting point of each of the RVs is a multiple of Qm.

[0113] Selecting the groups of bits to form RVs may be accomplished in various manners. For one example shown at 1406, the encoder stores the groups of bits in a circular buffer and selects the groups of bits from the circular buffer to form the RVs.  Otherwise, RVs may be generated by storing groups and bits in, and reading from, other suitable storage elements, such as an array, a register, a matrix, a memory, etc.

[0114] In some implementations, the RVs comprise RV0, RV1, RV2, and RV3, wherein starting points for RV0, RV1, RV2 and RV3 in the circular buffer for low-density parity-check (LDPC) code base graph 1 are respectively 0,  and wherein starting points for RV0, RV1, RV2 and RV3 in the circular buffer for LDPC code base graph 2 are respectively 0,  and and wherein Ncb denotes a buffer size of the circular buffer or a mother codeword length, Zc denotes a lifting size of the LDPC code, and denotes a flooring operation on x.

[0115] At 1410, the encoder sends the complex-valued symbols to be transmitted through the air interface.

[0116] In some implementations, a reciprocal process corresponding to the process 600 can be performed by a decoder of an ED or a network node. In an example reciprocal process, the decoder receives, from an interface, a signal comprising group of bits, wherein the signal is generated by operations comprising obtaining a codeword comprising shaped amplitude bits, information bits, and parity bits; interleaving at least a portion of the codeword to generate groups of bits corresponding to complex-valued symbols, wherein each of the groups comprises Qm bits corresponding to one of the complex-valued symbols, and wherein Qm is a modulation order of the complex-valued symbols; and storing redundancy versions (RVs) of the groups of bits in a circular buffer. The decoder can then obtain the shaped amplitude bits, information bits, and parity bits.

[0117] The present disclosure encompasses various embodiments, including not only method embodiments, but also other embodiments such as apparatus embodiments and embodiments related to non-transitory computer readable storage media. Embodiments may incorporate, individually or in combinations, the features disclosed herein.

[0118] Although this disclosure refers to illustrative embodiments, this is not intended to be construed in a limiting sense. Various modifications and combinations of the illustrative embodiments, as well as other embodiments of the disclosure, will be apparent to persons skilled in the art upon reference to the description.

[0119] Features disclosed herein in the context of any particular embodiments may also or instead be implemented in other embodiments. Method embodiments, for example, may also or instead be implemented in apparatus, system, and / or computer program product embodiments. In addition, although embodiments are described primarily in the context of methods and apparatus, other implementations are also contemplated, as instructions stored on one or more non-transitory computer-readable media, for example. Such media could store programming or instructions to perform any of various methods consistent with the present disclosure.

[0120] In the present disclosure, the terms “a” or “an” are defined to mean “at least one” , that is, these terms do not exclude a plural number of items, unless stated otherwise.

[0121] In the present disclosure, terms such as “substantially” , “generally” and “about” , which modify a value, condition or characteristic of a feature of an example embodiment, should be understood to mean that the value, condition or characteristic is defined within tolerances that are acceptable for the proper operation of the example embodiment for its intended application.

[0122] In the present disclosure, unless stated otherwise, the terms “connected” and “coupled” , and derivatives and variants thereof, refer herein to any structural or functional connection or coupling, either direct or indirect, between two or more elements. For example, the connection or coupling between the elements can be acoustical, mechanical, optical, electrical, thermal, logical, or any combinations thereof.

[0123] In the present disclosure, expressions such as “match” , “matching” and “matched” , including variants and derivatives thereof, are intended to refer herein to a condition in which two or more elements are either the same or within some predetermined tolerance of each other. That is, these terms are meant to encompass not only “exactly” or “identically” matching the two elements but also “substantially” , “approximately” or “subjectively” matching the two or more elements, as well as providing a higher or best match among a plurality of matching possibilities.

[0124] In the present disclosure, the expression “based on” is intended to mean “based at least partly on” , that is, this expression can mean “based solely on” or “based partially on” , and so should not be interpreted in a limited manner. More  particularly, the expression “based on” could also be understood as meaning “depending on” , “representative of” , “indicative of” , “associated with” or similar expressions.

[0125] In the present disclosure, the terms "system" and "network" may be used interchangeably in different embodiments of this application. "At least one" means one or more, and "a plurality of" means two or more. The term "and / or" describes an association relationship of associated objects, and indicates that three relationships may exist. For example, A and / or B may indicate the following three cases: Only A exists, both A and B exist, and only B exists, where A and B may be singular or plural. The character " / " indicates an "or" relationship between associated objects. "At least one of the following items (pieces) " or a similar expression thereof indicates any combination of these items, including a single item (piece) or any combination of a plurality of items (pieces) . For example, "at least one of A, B, or C" includes: only A; only B; only C; A and B; A and C; B and C; or A, B, and C, and "at least one of A, B, and C" may also be understood as including: only A; only B; only C; A and B; A and C; B and C; or A, B, and C. In addition, unless otherwise specified, ordinal numbers such as "first" and "second" in embodiments of this application are used to distinguish between a plurality of objects, and are not used to limit a sequence, a time sequence, priorities, or importance of the plurality of objects.

[0126] A person skilled in the art should understand that embodiments of this application may be provided as a method, an apparatus (or system) , computer-readable storage medium, or a computer program product. Therefore, this application may use a form of a hardware-only embodiment, a software-only embodiment, or an embodiment with a combination of software and hardware. Moreover, this application may use a form of a computer program product that is implemented on one or more computer-usable storage media (including but not limited to a disk memory, an optical memory, and the like) that include computer-usable program code.

[0127] This application is described with reference to the flowcharts and / or block diagrams of the method, the device (system) , and the computer program product according to this application. It should be understood that computer program instructions may be used to implement each process and / or each block in the flowcharts and / or the block diagrams and a combination of a process and / or a block in the flowcharts and / or the block diagrams. The computer program instructions may be provided for a general-purpose computer, a dedicated computer, an embedded processor, or a processor of another programmable data processing device and enable a machine to execute the instructions. When executed by any computer or the processor of a programmable data processing device, the instructions cause the apparatus to implement specific functions as described in one or more procedures in the flowcharts and / or one or more blocks in the block diagrams. The computer program instructions may alternatively be stored in a computer-readable memory that can indicate a computer or another programmable data processing device to work in a specific manner, so that the instructions stored in the computer-readable memory generate an artifact that includes an instruction apparatus. The instruction apparatus implements a specific function in one or more procedures in the flowcharts and / or one or more blocks in the block diagrams.

[0128] The computer program instructions may alternatively be loaded onto a computer or another programmable data processing device, so that a series of operations and steps are performed on the computer or the another programmable device, so that computer-implemented processing is generated. Therefore, the instructions executed on the computer or on another programmable device provide steps for implementing specific functions as described in one or more procedures in the flowcharts and / or one or more blocks in the block diagrams.

[0129] It is clear that a person skilled in the art can make various modifications and variations to this application without departing from the scope of this disclosure. This disclosure is intended to cover these modifications and variations of this application provided that they fall within the scope of protection defined by the following claims and their equivalent technologies.

Claims

1.A method comprising:obtaining a codeword comprising shaped amplitude bits, information bits, and parity bits;interleaving at least a portion of the codeword to generate groups of bits corresponding to complex-valued symbols, wherein each of the groups comprises Qm bits corresponding to one of the complex-valued symbols, and wherein Qm is a modulation order of the complex-valued symbols;transmitting a signal comprising at least one redundancy version (RV) of the groups of bits.2.The method of claim 1, further comprising storing the at least one RV of the groups of bits in a circular buffer.3.The method of claim 1 or claim 2, wherein the Qm bits comprised in each of the groups comprise sign bits and amplitude bits corresponding to the sign bits, and wherein the sign bits indicate signs of a corresponding complex-valued symbol and the amplitude bits indicate amplitudes of the corresponding complex-valued symbol.4.The method of claim 3, wherein the sign bits comprise a portion of the information bits and a portion of the parity bits, and wherein the amplitude bits comprise a portion of the shaped amplitude bits.5.The method of claim 3 or claim 4, wherein the at least a portion of the codeword comprises Ns × Qm bits, where Ns is a quantity of complex-valued symbols corresponding to the group of bits to be transmitted in the signal, wherein interleaving the at least a portion of the codeword comprises:inputting the at least a portion of the codeword to a bit interleaver;grouping, by the interleaver, the Ns × Qm bits to the group of bits; andoutputting, from the bit interleaver, the groups of bits to be stored in the circular buffer.6.The method of claim 5, wherein the bit interleaver is a row-column bit interleaver, wherein the at least a portion of the codeword is input to the row-column bit interleaver in a row-wise manner, and wherein the groups of bits are output from the bit interleaver in a column-wise manner.7.The method of claim 6, wherein the row-column bit interleaver groups the at least a portion of the codeword into two rows and Ns columns, wherein each of the Ns columns comprises Qm bits corresponding to one of the complex-valued symbols, and wherein one of the two rows comprises the sign bits and the other one of the two rows comprises the amplitude bits of the corresponding one of the complex-valued symbols.8.The method of claim 6, wherein the row-column bit interleaver groups the at least a portion of the codeword into Qm rows and Ns columns, wherein each of the Ns columns comprises Qm bits corresponding to one of the complex-valued symbols, and wherein each of the Qm rows comprises one of the sign bits or one of the amplitude bits of the corresponding one of the complex-valued symbols.9.The method of any one of claims 2 to 8, wherein a remaining portion of the codeword other than the at least a portion of the codeword comprises extra parity bits that are uninterleaved, and wherein the method further comprises storing the extra parity bits to the circular buffer after storing a first RV of the at least one RV.10.The method of claim 9, wherein a size of the circular buffer equals a size of the codeword.11.The method of any one of claims 1 to 10, wherein a starting point of each of the at least one RV is a multiple of Qm.12.The method of any one of claims 1 to 11, wherein the information bits and the parity bits are uniformly distributed.13.The method of any one of claims 1 to 12, wherein the shaped amplitude bits are generated based on a non-uniform distribution.14.The method of any one of claims 1 to 13, further comprising:after storing the groups of bits, modulating the groups of bits to corresponding complex-valued symbols, wherein transmitting the signal comprising the groups of bits comprises transmitting the complex-valued symbols on the signal.15.The method of any one of claims 2 to 14, wherein the at least one RV comprises RV0, RV1, RV2, and RV3, wherein starting points for RV0, RV1, RV2 and RV3 in the circular buffer for low-density parity-check (LDPC) code base graph 1 are respectively 0,  and wherein starting points for RV0, RV1, and RV3 in the circular buffer for LDPC code base graph 2 are respectively 0,  and and wherein Ncb denotes a buffer size of the circular buffer or a mother codeword length, Zc denotes a lifting size of the LDPC code, and denotes a flooring operation on x.16.A method comprising:receiving a signal comprising groups of bits, wherein the groups of bits are generated by interleaving at least a portion of a codeword comprising shaped amplitude bits, information bits, and parity bits, wherein the groups of bits correspond to complex-valued symbols, wherein each of the groups comprises Qm bits corresponding to one of the complex-valued symbols, and wherein Qm is a modulation order of the complex-valued symbols; anddecoding the signal to obtain the information bits.17.The method of claim 16, wherein the Qm bits comprised in each of the groups comprise sign bits and amplitude bits corresponding to the sign bits, and wherein the sign bits indicate signs of a corresponding complex-valued symbol and the amplitude bits indicate amplitudes of the corresponding complex-valued symbol.18.The method of claim 17, wherein the sign bits comprise a portion of the information bits and a portion of the parity bits, and wherein the amplitude bits comprise a portion of the shaped amplitude bits.19.The method of any one of claims 16 to 18, wherein a starting point of each of the at least one RV is a multiple of Qm.20.The method of any one of claims 16 to 19, wherein the information bits and the parity bits are uniformly distributed.21.The method of any one of claims 16 to 20, wherein the shaped amplitude bits are generated based on a non-uniform distribution.22.A communication apparatus comprising:an encoder configured to perform operations comprising:obtaining a codeword comprising shaped amplitude bits, information bits, and parity bits;interleaving at least a portion of the codeword to generate groups of bits corresponding to complex-valued symbols, wherein each of the groups comprises Qm bits corresponding to one of the complex-valued symbols, and wherein Qm is a modulation order of the complex-valued symbols; andan interface, coupled to the encoder, for transmitting a signal comprising at least one redundancy version (RV) of the groups of bits.23.A communication apparatus, comprising:an interface for receiving a signal comprising groups of bits, wherein the groups of bits are generated by interleaving at least a portion of a codeword comprising shaped amplitude bits, information bits, and parity bits, wherein the groups of bits correspond to complex-valued symbols, wherein each of the groups comprises Qm bits corresponding to one of the complex-valued symbols, and wherein Qm is a modulation order of the complex-valued symbols; anda decoder configured to obtain the information bits.24.An apparatus comprising one or more processors configured to cause the apparatus to perform the method of any one of claims 1 to 21.25.A communication system comprising: a first communication apparatus configured to perform the method of any one of claims 1 to 15; and a second communication apparatus configured to perform the method of any one of claims 16 to 21.26.A non-transitory computer-readable storage medium having instructions stored thereon which, when executed by an apparatus, cause the apparatus to perform the method of any one of claims 1 to 21.27.A computer program comprising instructions which, when executed by a computer, cause the computer to perform the method of any one of claims 1 to 21.

Images