Replaying p2l entries in non-write order

Abstract

This disclosure is directed to a memory system that performs garbage collection (GC) operations intelligently. The memory system stores a plurality of page stripes (PSs) across a plurality of portions of a memory device. The memory system, as subsets of the data of the plurality of PSs are being stored, stores physical-to-logical (P2L) address entries in a P2L drop associated with each of the subsets of data, a sequence of the P2L address entries in the P2L drop matching a sequence at which the subsets of the data are stored. The memory system generates a request to perform a GC operation on a first PS of the plurality of PSs and, in response, retrieves a first subset of P2L entries in the P2L drop corresponding to the first PS before retrieving a second subset of the P2L entries in the P2L drop corresponding to a second PS.

Description

REPLAYING P2L ENTRIES IN NON-WRITE ORDERTECHNICAL FIELD

[0001] Examples of the disclosure relate generally to memory sub-systems and, more specifically, to performing read operations and garbage collection (GC) operations in a memory sub-system.BACKGROUND

[0002] A memory sub-system can include one or more memory devices that store data. The memory devices can be, for example, non-volatile memory devices and volatile memory devices. In general, a host system can utilize a memory sub-system to store data at the memory devices and to retrieve data from the memory devices.BRIEF DESCRIPTION OF THE DRAWINGS

[0003] The disclosure will be understood more fully from the detailed description given below and from the accompanying drawings of various examples of the disclosure. The drawings, however, should not be taken to limit the disclosure to the specific examples, but are for explanation and understanding only.

[0004] FIG. 1 is a block diagram illustrating an example computing system that includes a memory sub-system, in accordance with some examples.

[0005] FIG. 2 is a block diagram of a physical-to-logical (P2L) management component, in accordance with some examples.

[0006] FIG. 3 illustrates a diagram of operations performed using the P2L management component, in accordance with some examples.

[0007] FIG. 4 illustrates a diagram of operations performed using the P2L management component, in accordance with some examples.

[0008] FIG. 5 is a flow diagram of an example method to perform P2L entry playback, in accordance with some examples.

[0009] FIG. 6 is a block diagram of an example computer system, according to some examples.DETAILED DESCRIPTION

[0010] The present disclosure is directed to a memory sub-system that intelligently performs various operations, such as GC operations. Specifically, the memory sub-system (memory system) includes a memory controller that can store physical to logical (P2L) entries for multiple page stripes (PS) (also referred to as block stripes) in the order in which different pages or portions of the PSs are stored across different portions of the memory device (e.g., stored across different logical unit numbers (LUN) or memory dies) . This results in a sequence of P2L entries that are aligned with each portion of the memory device. Namely, a first sequence of the P2L entries represents different PSs stored on one portion of the memory device followed by a second sequence of P2L entries representing the PSs stored on another portion of the memory device. To perform GC operations on a particular PS, rather than retrieving the P2L entries in their ordinal sequence, the P2L entries are retrieved in a sequence that provides all the P2L entries of the data of the particular PS stored across all the portions of the memory device before providing the P2L entries for another PS stored across all the portions of the memory device. This expedites the rate at which the memory controller receives the needed P2L entries to perform GC operations on the particular PS which significantly improves the overall operations of the memory sub-system and reduces waste of resources.

[0011] A memory sub-system can be a storage device, a memory module, or a hybrid of a storage device and memory module. Examples of storage devices and memory modules are described below in conjunction with FIG. 1. In general, a host system can utilize a memory sub-system that includes one or more components, such as memory devices that store data. The host system can send access requests to the memory sub-system, such as to store data at the memory sub-system and to read data from the memory sub-system.

[0012] The host system can send access requests (e.g., write command, read command, erase command) to the memory sub-system, such as to store data on a memory device at the memory sub-system, read data from the memory device on the memory sub-system, or write / read constructs (e.g., such as submission and completion queues) with respect to a memory device on the memory sub-system. The data to be read or written, as specified by a host request, is hereinafter referred to as “host data” or “user data. ”

[0013] A host request can include logical address information (e.g., logical block address (LBA) , namespace) for the host data, which is the location the host system associates with the host data and a particular zone in which to store or access the host data. The logical address  information (e.g., LBA, namespace) can be part of metadata for the host data. Metadata can also include error handling data (e.g., error-correcting code (ECC) code word, parity code) , data version (e.g., used to distinguish age of data written) , valid bitmap (which LBAs or logical transfer units contain valid data) , and so forth.

[0014] The memory sub-system can initiate media management operations, such as a write operation, on host data that is stored on a memory device. For example, firmware of the memory sub-system may re-write previously written host data from a location of a memory device to a new location as part of GC management operations. The data that is re-written, for example as initiated by the firmware, is hereinafter referred to as “GC data. ”

[0015] “User data” hereinafter generally refers to host data and GC data. “System data” hereinafter refers to data that is created and / or maintained by the memory sub-system for performing operations in response to host requests and for media management. Examples of system data include, but are not limited to, system tables (e.g., logical-to-physical memory address mapping table, also referred to herein as a logical-to-physical (L2P) mapping table (referred to as an L2P table) , data from logging, scratch pad data, and so forth) .

[0016] A memory device can be a non-volatile memory device. A non-volatile memory device is a package of one or more die. Each die can be comprised of one or more planes. For some types of non-volatile memory devices (e.g., AND-type devices) , each plane is comprised of a set of physical blocks. For some memory devices, blocks are the smallest area that can be erased. Each block is comprised of a set of pages. Each page is comprised of a set of memory cells, which store bits of data. The memory devices can be raw memory devices (e.g., NAND) , which are managed externally, for example, by an external controller. The memory devices can be managed memory devices (e.g., managed NAND) , which are a raw memory device combined with a local embedded controller for memory management within the same memory device package. The memory device can be divided into one or more zones where each zone is associated with a different set of host data or user data or application.

[0017] Certain memory devices, such as NAND memory devices, comprise one or more blocks, (e.g., multiple blocks) , with each of those blocks comprising multiple memory cells. For instance, a memory device can comprise multiple pages (also referred to as word lines (WLs) ) , with each page comprising a subset of memory cells of the memory device. A threshold voltage (VT) of a memory cell (of a block) can be the voltage at which the floating gate (e.g., NAND transistor) , implementing the memory cell, turns on and conducts (e.g., to a bit line coupled to the memory  cell) . Generally, writing data to such memory devices involves programming (by way of a program operation) the memory devices at the page level of a block, and erasing data from such memory devices involves erasing the memory devices at the block level (e.g., page level erasure of data is not possible) .

[0018] Conventional systems perform GC operations using P2L entries representing data stored across multiple LUNs of one or more memory devices. For example, in conventional approaches, a first set of portions of data of first, second, and third PSs is stored first across multiple planes of a first LUN. Then, a second set of portions of data of the first, second, and third PSs is stored across multiple planes of a second LUN. This process is continued until the first, second, and third PSs are stored entirely across all the planes of all the available LUNs. While this data is being stored, P2L entries are generated representing the physical address of each portion of data and the corresponding logical address of that respective portion. The P2L entries can be stored in an array where the sequence matches the sequence at which the different sets of the portions of the data of the first, second, and third PSs were stored. For example, a first set of the P2L entries corresponds to the data stored in the first LUN and is followed by a second set of P2L entries corresponding to the data stored in the second LUN and subsequent LUNs. The sets of P2L entries are stored in what is referred to as a P2L drop.

[0019] During GC operations, validity of the data needs to be determined in order to select whether to erase data stored in a portion of the LUN or to move the data to a new physical address or storage location. Conventionally, this is performed by playback of the P2L entries in a particular P2L drop. For example, in order to perform GC operations on the first PS, P2L entries stored in the particular P2L drop are retrieved in the same sequence as they were written. This results in P2L entries being retrieved that correspond to the second PS, which may not be needed as portions of the second PS were programmed before other portions of the first PS. Also, while GC operations are performed on the first PS, the second and third PSs are blocked. Once all of the P2L entries of the first PS are retrieved, the corresponding logical addresses matching those in the P2L entries are checked in the L2P table to determine validity of the data. After this check is performed, GC operations can be completed. The need to block other PSs while performing GC operations on a particular PS and the need to unnecessarily retrieve other P2L entries creates inefficiencies and waste of resources.

[0020] The disclosed techniques address these challenges by providing a memory controller that intelligently performs GC operations. Specifically, the disclosed memory controller can store  P2L entries for multiple PS in the order in which different pages or portions of the PSs are stored across different portions of the memory device (e.g., stored across different LUN or memory dies) . This results in a sequence of P2L entries that are aligned with each portion of the memory device. Namely, a first sequence of the P2L entries represents different PSs stored on one portion of the memory device followed by a second sequence of P2L entries representing the PSs stored on another portion of the memory device. To perform GC operations on a particular PS, rather than retrieving the P2L entries in their ordinal sequence, the P2L entries are retrieved in a sequence that provides all the P2L entries of the data of the particular PS stored across all the portions of the memory device before providing the P2L entries for another PS stored across all the portions of the memory device. This expedites the rate at which the memory controller receives the needed P2L entries to perform GC operations on the particular PS, which significantly improves the overall operations of the memory sub-system and reduces waste of resources.

[0021] In some examples, the techniques described herein relate to a system having a processing device, operatively coupled to a memory device. The processing device stores a plurality of PSs across the plurality of portions of the memory device. The processing device, as subsets of data of the plurality of PSs are being stored, stores P2L address entries in a P2L drop associated with each of the subsets of data. A sequence of the P2L address entries in the P2L drop match a sequence at which the subsets of the data are stored. The processing device generates a request to perform a GC operation on a first PS of the plurality of PSs and, in response to the request to perform the GC operation, retrieves a first subset of P2L entries in the P2L drop corresponding to a first PS before retrieving a second subset of the P2L entries in the P2L drop corresponding to a second PS of the plurality of PSs. In some cases, each portion of the plurality of portions includes a respective one of a plurality of memory dies, and each PS of the plurality of PSs includes a block stripe (BS) .

[0022] The processing device retrieves one or more P2L address entries from the P2L drop in a retrieval sequence that is different from the sequence used to store the P2L address entries. The retrieval sequence used to retrieve the one or more P2L entries can be different from the sequence at which the subsets of the data of the first and second PSs were stored. The processing device can store the first PS having a first plurality of subsets of data across the plurality of portions of the memory device and the second PS having a second plurality of subsets of data across the plurality of portions of the memory device. One or more subsets of the second plurality of the  subsets of data of the second PS can be stored between storage of one or more subsets of the first plurality of the subsets of data. As the first and second subsets of the data of the first PS and the second PS are being stored, the processing device stores the P2L address entries in the P2L drop. A sequence of the P2L address entries in the P2L drop can match a sequence at which the first and second subsets of the data are stored.

[0023] In some examples, each of the plurality of portions includes a plurality of memory planes. In such cases, the processing device stores a first portion of the first plurality of subsets of data of the first PS across each of the plurality of memory planes of a first portion of the plurality of portions of the memory device. The processing device, after storing the first portion of the first plurality of subsets of data, stores a second portion of the second plurality of subsets of data of the second PS across each of the plurality of memory planes of the first portion of the plurality of portions of the memory device. The processing device, after storing the second portion of the second plurality of subsets of data, stores a third portion of the first plurality of subsets of data of the first PS across each of the plurality of memory planes of a second portion of the plurality of portions of the memory device and, after storing the third portion of the first plurality of subsets of data, stores a fourth portion of the second plurality of subsets of data of the second PS across each of the plurality of memory planes of the second portion of the plurality of portions of the memory device.

[0024] The processing device, in response to the request to perform the GC operation, replays the P2L address entries in the P2L drop based on a quantity of planes included in the plurality of memory planes. In some cases, the processing device retrieves P2L entries of a first portion of the first subset of P2L entries corresponding to the first PS in the P2L drop corresponding to the first portion of the plurality of portions of the memory device one at a time starting from a first plane of the first portion of the plurality of portions of the memory device. The processing device can determine that a first P2L entry of the first portion that has been retrieved corresponds to a last plane of the first portion of the plurality of portions of the memory device. The processing device, in response to determining that the first P2L entry of the first portion that has been retrieved corresponds to the last plane of the first portion of the plurality of portions of the memory device, computes a position of a second P2L entry that corresponds to a first plane of the plurality of planes of the second portion of the plurality of portions of the memory device.

[0025] The processing device computes the position by incrementing an index used to retrieve the P2L entries one at a time by a value that corresponds to a maximum number of PSs that each  portion of the plurality of portions of the memory device is configured to store. In some cases, the processing device determines that the maximum number of PSs is three and computes the index by incrementing the index by thirteen in response to determining that the maximum number of PSs is three. In some examples, the processing device determines that a last P2L entry that has been retrieved from the P2L drop corresponds to a last plane of a last portion of the plurality of portions of the memory device. The first subset of P2L entries can be retrieved from each of the plurality of planes of each of the plurality of portions of the memory device for the first PS and, in response to determining that the last P2L entry that has been retrieved from the P2L drop corresponds to the last plane of the last portion of the plurality of portions of the memory device, the processing device retrieves subsequent P2L entries corresponding to the second PS from the P2L drop starting from the first plane of the first portion of the plurality of portions of the memory device.

[0026] In some cases, the processing device obtains an individual P2L entry of the first subset of P2L entries and searches a L2P table based on a logical address of the individual P2L entry. The processing device determines whether an entry in the L2P table for the logical address indicates that data stored in a physical location corresponding to the individual P2L entry is valid or invalid. In response to determining that the data stored in the physical location is valid, the processing device prevents erasure of the data from the physical location and transferring the data to a new physical location in performing the GC operation. In response to determining that the data stored in the physical location is invalid, the processing device erases the data stored in the physical location to create a new empty block in performing the GC operation. In some cases, the memory device includes a three-dimensional (3D) NAND device.

[0027] Though various examples are described herein as being implemented with respect to a memory sub-system (e.g., a controller of the memory sub-system) , some or all of the portions of an example can be implemented with respect to a host system, such as a software application or an operating system of the host system.

[0028] FIG. 1 illustrates an example computing system 100 that includes a memory sub-system 110, in accordance with some examples. The memory sub-system 110 can include media, such as one or more volatile memory devices (e.g., memory device 140) , one or more non-volatile memory devices (e.g., memory device 130) , or a combination of such.

[0029] A memory sub-system 110 can be a storage device, a memory module, or a hybrid of a storage device and memory module. Examples of a storage device include a solid-state drive  (SSD) , a flash drive, a universal serial bus (USB) flash drive, a secure digital (SD) card, an embedded Multi-Media Controller (eMMC) drive, a Universal Flash Storage (UFS) drive, and a hard disk drive (HDD) . Examples of memory modules include a dual in-line memory module (DIMM) , a small outline DIMM (SO-DIMM) , and various types of non-volatile dual in-line memory module (NVDIMM) .

[0030] The computing system 100 can be a computing device such as a desktop computer, laptop computer, network server, mobile device, a vehicle (e.g., airplane, drone, train, automobile, or other conveyance) , Internet of Things (IoT) enabled device, embedded computer (e.g., one included in a vehicle, industrial equipment, or a networked commercial device) , or such computing device that includes memory and a processing device.

[0031] The computing system 100 can include a host system 120 that is coupled to one or more memory sub-systems 110. In some examples, the host system 120 is coupled to different types of memory sub-systems 110. FIG. 1 illustrates one example of a host system 120 coupled to one memory sub-system 110. As used herein, “coupled to” or “coupled with” generally refers to a connection between components, which can be an indirect communicative connection or direct communicative connection (e.g., without intervening components) , whether wired or wireless, including connections such as electrical, optical, magnetic, and the like.

[0032] The host system 120 can include a processor chipset and a software stack executed by the processor chipset. The processor chipset can include one or more cores, one or more caches, a memory controller (e.g., NVDIMM controller) , and a storage protocol controller (e.g., a peripheral component interconnect express (PCIe) controller, serial advanced technology attachment (SATA) controller) . The host system 120 uses the memory sub-system 110, for example, to write data to the memory sub-system 110 and read data from the memory sub-system 110.

[0033] The host system 120 can include or be coupled to the memory sub-system 110 so that the host system 120 can read data from or write data to the memory sub-system 110. The host system 120 can be coupled to the memory sub-system 110 via a physical host interface. Examples of a physical host interface include, but are not limited to, a serial advanced technology attachment (SATA) interface, a peripheral component interconnect express (PCIe) interface, a compute express link (CXL) interface, a universal serial bus (USB) interface, a Fibre Channel interface, a Serial Attached SCSI (SAS) interface, etc. The physical host interface can be used to transmit data between the host system 120 and the memory sub-system 110. The host system 120  can further utilize an NVM Express (NVMe) interface to access the memory devices 130, 140 when the memory sub-system 110 is coupled with the host system 120 by the PCIe or CXL interface. The physical host interface can provide an interface for passing control, address, data, and other signals between the memory sub-system 110 and the host system 120.

[0034] The memory devices 130, 140 can include any combination of the different types of non-volatile memory devices and / or volatile memory devices. The volatile memory devices (e.g., memory device 140) can be, but are not limited to, random access memory (RAM) , such as dynamic random access memory (DRAM) and synchronous dynamic random access memory (SDRAM) .

[0035] Some examples of non-volatile memory devices (e.g., memory device 130) include a NAND flash memory and write-in-place memory, such as a three-dimensional (3D) cross-point memory device, which is a cross-point array of non-volatile memory cells. A cross-point array of non-volatile memory can perform bit storage based on a change of bulk resistance, in conjunction with a stackable cross-gridded data access array. Additionally, in contrast to many flash-based memories, cross-point non-volatile memory can perform a write in-place operation, where a non-volatile memory cell can be programmed without the non-volatile memory cell being previously erased. NAND flash memory includes, for example, two-dimensional (2D) NAND and 3D NAND.

[0036] Each of the memory devices 130, 140 can include one or more arrays of memory cells. One type of memory cell, for example, single level cells (SLCs) , can store one bit per cell. Other types of memory cells, such as multi-level cells (MLCs) , tri-level cells (TLCs) , quad-level cells (QLCs) , and penta-level cells (PLCs) , can store multiple bits per cell. In some examples, each of the memory devices 130, 140 can include one or more arrays of memory cells such as SLCs, MLCs, TLCs, QLCs, or any combination of such. In some examples, a particular memory device can include an SLC portion, and an MLC portion, a TLC portion, or a QLC portion of memory cells. The memory cells of the memory devices 130, 140 can be grouped as pages that can refer to a logical unit of the memory device used to store data. With some types of memory (e.g., NAND) , pages can be grouped to form blocks or BSs. As used herein, a block comprising SLCs can be referred to as a SLC block, a block comprising MLCs can be referred to as a MLC block, a block comprising TLCs can be referred to as a TLC block, and a block comprising QLCs can be referred to as a QLC block.

[0037] The memory devices 130, 140 can each include multiple planes across multiple memory dies. In some cases, each memory die can be referred to as a logical unit number (e.g., LUN0, LUN1, and so forth) . A PS or BS can be stored across multiple LUNs and across each of the planes of each LUN. A first set of portions of a set of multiple PSs can be stored on the same planes of one LUN and a second set of portions of the set of multiple PSs can be stored on the same planes of another LUN. The LUNs can be referenced as portions of the memory devices 130, 140.

[0038] Although non-volatile memory components such as NAND flash memory (e.g., 2D NAND, 3D NAND) and 3D cross-point array of non-volatile memory cells are described, the memory device 130 can be based on any other type of non-volatile memory, such as read-only memory (ROM) , phase change memory (PCM) , self-selecting memory, other chalcogenide-based memories, ferroelectric transistor random-access memory (FeTRAM) , ferroelectric random access memory (FeRAM) , magneto random access memory (MRAM) , Spin Transfer Torque (STT) -MRAM, conductive bridging RAM (CBRAM) , resistive random access memory (RRAM) , oxide-based RRAM (OxRAM) , negative-or (NOR) flash memory, and electrically erasable programmable read-only memory (EEPROM) .

[0039] A memory sub-system controller 115 (or controller 115 for simplicity) can communicate with the memory devices 130, 140 to perform operations such as reading data, writing data, or erasing data (e.g., performing GC operations) at the memory devices 130, 140 and other such operations. The memory sub-system controller 115 can include hardware such as one or more integrated circuits and / or discrete components, a buffer memory, or a combination thereof. The hardware can include digital circuitry with dedicated (e.g., hard-coded) logic to perform the operations described herein. The memory sub-system controller 115 can be a microcontroller, special purpose logic circuitry (e.g., a field programmable gate array (FPGA) , an application specific integrated circuit (ASIC) , etc. ) , or other suitable processor.

[0040] The memory sub-system controller 115 can include a processor (processing device) 117 configured to execute instructions stored in local memory 119. In the illustrated example, the local memory 119 of the memory sub-system controller 115 includes an embedded memory configured to store instructions for performing various processes, operations, logic flows, and routines that control operation of the memory sub-system 110, including handling communications between the memory sub-system 110 and the host system 120.

[0041] In some examples, the local memory 119 can include memory registers storing memory pointers, fetched data, and so forth. The local memory 119 can also include ROM for storing micro-code. While the example memory sub-system 110 in FIG. 1 has been illustrated as including the memory sub-system controller 115, in another example, a memory sub-system 110 does not include a memory sub-system controller 115, and can instead rely upon external control (e.g., provided by an external host, or by a processor or controller separate from the memory sub-system) .

[0042] In general, the memory sub-system controller 115 can receive commands or operations from the host system 120 and can convert the commands or operations into instructions or appropriate commands to achieve the desired access to the memory device 130 and / or the memory device 140. The memory sub-system controller 115 can be responsible for other operations such as wear leveling operations, GC operations, error detection and ECC operations, encryption operations, caching operations, and address translations between a logical address (e.g., LBA, namespace) and a physical memory address (e.g., physical block address in a physical address space of the memory device 130 or memory device 140) that are associated with the memory devices 130, 140. The memory sub-system controller 115 can further include host interface circuitry to communicate with the host system 120 via the physical host interface. The host interface circuitry can convert the commands received from the host system 120 into command instructions to access the memory device 130 and / or the memory device 140 as well as convert responses associated with the memory device 130 and / or the memory device 140 into information for the host system 120.

[0043] The memory sub-system 110 can also include additional circuitry or components that are not illustrated. In some examples, the memory sub-system 110 can include a cache or buffer (e.g., DRAM) and address circuitry (e.g., a row decoder and a column decoder) that can receive an address from the memory sub-system controller 115 and decode the address to access the memory devices 130, 140.

[0044] In some examples, the memory device 130 includes local media controllers 135 that operate in conjunction with memory sub-system controller 115 to execute operations on one or more memory cells of the memory device 130. An external controller (e.g., memory sub-system controller 115) can externally manage the memory device 130 (e.g., perform media management operations on the memory device 130) . In some examples, a memory device 130 is a managed memory device, which is a raw memory device combined with a local controller (e.g., local media  controller 135) for media management within the same memory device package. An example of a managed memory device is a managed NAND (MNAND) device. Any operation discussed as being performed by the memory sub-system controller 115 can be similarly performed by the local media controllers 135 and vice versa.

[0045] The memory sub-system controller 115 includes a P2L management component 113 that enables or facilitates the memory sub-system controller 115 to dynamically perform various operations, such as GC operations efficiently. The P2L management component 113 can be part of the memory sub-system controller 115, local media controllers 135 or can be distributed between the memory sub-system controller 115 and the local media controllers 135 or can be implemented external to the memory sub-system 110. Specifically, the P2L management component 113 can store a plurality of PSs across a plurality of portions of the memory device 130. The P2L management component 113, as subsets of the data of the plurality of PSs are being stored, stores P2L address entries in a P2L drop associated with each of the subsets of data. A sequence of the P2L address entries in the P2L drop can match a sequence at which the subsets of the data are stored. The P2L management component 113 generates a request to perform a GC operation on a first PS of the plurality of PSs and, in response, retrieves a first subset of P2L entries in the P2L drop corresponding to the first PS before retrieving a second subset of the P2L entries in the P2L drop corresponding to a second PS of the plurality of PSs. Any discussion with respect to the memory device 130 can similarly be applied to the memory device 140.

[0046] FIG. 2 is a block diagram of a P2L management component 113, in accordance with some examples. The P2L management component 113 can include a P2L storage component 202, a logical to physical mapping component 204, and / or a P2L playback component 206. While the logical to physical mapping component 204 is depicted as being part of the P2L management component 113, the logical to physical mapping component 204 can be external to the P2L management component 113 and can be implemented by any other component of the memory sub-system 110. In some cases, the logical to physical mapping component 204 is a standalone component that can be accessed by the P2L management component 113 for functionality.

[0047] The P2L storage component 202 can receive a request from a host system 120 to perform a write or program operation for a portion of data. The P2L storage component 202 can obtain a logical address from the command received from the host system 120. The P2L storage component 202 can communicate with the logical to physical mapping component 204 to obtain an individual physical address that maps or is associated with the logical address received in the  command. The P2L storage component 202 can then instruct the memory device 130 to store the received data in a PS at the individual physical address. The logical to physical mapping component 204 can store a mapping between the individual physical address and the logical address received from the host system 120. As the data is stored to the memory device 130, the P2L storage component 202 can maintain and / or update a P2L drop that contains a set of P2L entries representing the PS.

[0048] The P2L storage component 202 can store P2L entries in the P2L drop in the same sequence as the corresponding portions of the PS are stored across different LUNs of the memory device 130. The P2L drop can include an array of P2L entries arranged in the sequence at which the various portions of the PS were stored to the memory device 130.

[0049] For example, as shown in the diagram 300 of FIG. 3, the memory device 130 can include N LUNs, such as first memory device portion 314 (e.g., LUN0) and second memory device portion 318 (e.g., LUN1) . The P2L storage component 202 can receive a plurality of PSs (e.g., a first page stripe 302 and a second page stripe 304) from the host system 120. The P2L storage component 202 can store a first portion of data 310 (e.g., a first set of pages) of the first page stripe 302 to the first memory device portion 314 across six planes of the first memory device portion 314. While the first portion of data 310 is being stored, the P2L storage component 202 updates a P2L drop or vector with the physical address and the corresponding logical address of each of the first portions of data 310.

[0050] After the first portion of data 310 is stored, the P2L storage component 202 can store a second portion of data 312 (e.g., a first set of pages) of the second page stripe 304 to the first memory device portion 314 across the six planes of the first memory device portion 314. While the second portion of data 312 is being stored, the P2L storage component 202 updates the P2L drop or vector with the physical address and the corresponding logical address of each of the second portion of data 312. This process continues until the maximum number of PSs (e.g., three PSs) that can be stored to the same LUN is reached.

[0051] Once the maximum number of PSs (e.g., three PSs) that can be stored to the same LUN is reached, the P2L storage component 202 can store a third portion of data 306 (e.g., a second set of pages) of the first page stripe 302 to the second memory device portion 318 across six planes of the second memory device portion 318. While the third portions of data 306 is being stored, the P2L storage component 202 updates the P2L drop or vector with the physical address and the corresponding logical address of each of the third portion of data 306. In some cases, the  P2L storage component 202 generates a new P2L drop to include these physical addresses instead of updating the previously created P2L drop. For example, each P2L drop can represent data stored across a certain set of LUNs for a certain maximum number of PSs.

[0052] After the third portion of data 306 is stored, the P2L storage component 202 can store a fourth portion of data (e.g., a second set of pages) of the second page stripe 304 to the second memory device portion 318 across the six planes of the second memory device portion 318. While the fourth portion of data is being stored, the P2L storage component 202 updates the P2L drop or vector with the physical address and the corresponding logical address of each of the second portions of data 312. After storing the first page stripe 302 and second page stripe 304 and any other PS to all the LUNs of the memory device 130, the P2L storage component 202 can retrieve and store another set of PS for storage to the LUNs.

[0053] In some cases, the P2L storage component 202 can receive a request to perform GC operations on one of the PSs that were stored. For example, the P2L storage component 202 can receive and / or generate a request to perform GC operations on the first page stripe 302 (e.g., the first page stripe 302 is selected as a victim for GC operations) . In response, the P2L storage component 202 can communicate with the P2L playback component 206 to retrieve the P2L entries associated with the first page stripe 302 in order to complete the GC operations. The P2L entries are used to determine which portions (e.g., pages) of the first page stripe 302 contain valid data and which portions contain invalid data. The portions containing valid data can be moved to a new PS or a new physical memory address while the portions containing the invalid data are erased and made available for storing new data.

[0054] The P2L playback component 206 can obtain the P2L drop or set of P2L drops that were stored in association with the first page stripe 302 and / or second page stripe 304. Because different portions of the data for the first page stripe 302 were sequentially stored with different portions of the data of the second page stripe 304, the P2L entries in the obtained P2L drop are arranged in a sequence that includes P2L entries for both the first page stripe 302 and the second page stripe 304. Retrieving the entries according to the sequence of the P2L drop will lead to providing P2L entries for a PS that is not selected as a victim for GC.

[0055] The P2L playback component 206 can include intelligence to process the sequence of P2L entries in the P2L drop in a way that only the P2L entries for the first page stripe 302 are retrieved (or are retrieved in their entireties first) before any P2L entries are retrieved for the second page stripe 304. For example, as shown in the diagram 402 of FIG. 4, the P2L playback  component 206 retrieves a first set of P2L entries 406 from the P2L drop which correspond to P2L entries of only the first page stripe 302. Once the first set of P2L entries 406 are processed and used to perform GC operations on the first page stripe 302, the P2L playback component 206 can be instructed to retrieve and provide a second set of P2L entries 408 associated with the second page stripe 304 when the second page stripe 304 is selected as a victim for performing GC operations. In this way, the P2L playback component 206 retrieves the P2L entries from the P2L drop in a different sequence or order than that in which the corresponding data was stored and a different sequence or order than their arrangement in the P2L drop vector. Namely, the P2L playback component 206 retrieves the P2L entries in a different order than the order in which the P2L entries were added to the P2L drop.

[0056] In some cases, in order to retrieve the first set of P2L entries 406 and exclude retrieval of the second set of P2L entries 408, the P2L playback component 206 can initiate a pointer or index that identifies the first P2L entry of the P2L drop. The first P2L entry can correspond to the first page stored in the first plane of the first memory device portion 314 (e.g., LUN0) . The first set of P2L entries 406 determines how many total planes the first memory device portion 314 includes (e.g., the maximum number of planes of the first memory device portion 314) . The P2L playback component 206 can then retrieve a number of P2L entries from the P2L drop corresponding or equal to the number of planes of the first memory device portion 314. The total number of P2L entries retrieved that correspond to all of the planes of the first memory device portion 314 starting with index value 0 and up to index value equal to the total number of planes (e.g., index value of 5 for 6 total planes) represents a first set of pages of the first page stripe 302.

[0057] Once that number of P2L entries is retrieved, the P2L playback component 206 determines how many additional PSs were stored in the planes of the first memory device portion 314 that correspond to the P2L drop. For example, the P2L playback component 206 can determine that each first memory device portion 314 stores up to three PSs in cases where the memory device 130 stores data in TLC storage.

[0058] The P2L playback component 206 can multiply the number of additional PSs (e.g., two PSs) by the total number of planes of the first memory device portion 314 to determine how many P2L entries need to be skipped in the P2L drop. The P2L playback component 206 then adds one to that multiplied quantity to determine a skip quantity. The P2L playback component 206 then increments the current index position by the skip quantity to reference the first plane of the  second memory device portion 318 (e.g., LUN1) in which one page of a second set of pages of the first page stripe 302 is stored. The P2L playback component 206 again determines how many total planes the second memory device portion 318 includes (e.g., the maximum number of planes of the second memory device portion 318) . The P2L playback component 206 can then retrieve a number of P2L entries from the P2L drop corresponding or equal to the number of planes of the second memory device portion 318 starting from the current index position. The total number of P2L entries retrieved that correspond to all of the planes of the second memory device portion 318 starting with index value 18 and up to index value equal to the total number of planes (e.g., index value of 23 for 6 total planes) represents the second set of pages of the first page stripe 302.

[0059] The P2L playback component 206 again computes the number of P2L entries in the P2L drop to skip in order to adjust the index or pointer in the array to point to the first plane of the multiple planes of the next LUN. The P2L playback component 206 determines when the last plane (e.g., plane 6) of the last LUN is reached when retrieving the P2L entries. Namely, the P2L playback component 206 determines when the last P2L entry 404 has been retrieved. At that point, the P2L playback component 206 can begin playing back and retrieving the previously skipped P2L entries of the second page stripe 304 in a similar manner, such as by setting the index to point to the first plane of the first memory device portion 314 in which a first set of pages of the second page stripe 304 are stored (e.g., the index can be set to the value 6) . The P2L entries of the second page stripe 304 can then be provided to perform GC operations on the second page stripe 304.

[0060] In some cases, the P2L storage component 202 receives the collection of P2L entries of the first page stripe 302 from the P2L playback component 206. The P2L storage component 202 can then individually test each logical address of the collection of P2L entries to determine whether that address stores valid or invalid data. For example, the P2L storage component 202 can select a first P2L entry. The P2L storage component 202 retrieves a first logical address from the first P2L entry. In some cases, the P2L storage component 202 searches the L2P table for an up-to-date physical address corresponding to the first logical address. The logical to physical mapping component 204 indicates whether the physical address corresponding to the first logical address contains valid data or not. For example, the logical to physical mapping component 204 can indicate whether the up-to-date physical address matches the physical address corresponding to the first P2L entry. In response to determining that the physical address contains valid data,  the P2L storage component 202 prevents erasing the physical storage location corresponding to the P2L entry (e.g., corresponding to the physical address) and causes data stored in the physical storage location to be moved to a new storage location as part of the GC operations. In response to determining that the first logical address contains invalid data, the P2L storage component 202 allows erasing the physical storage location corresponding to the first P2L entry to create an empty or free block as part of the GC operations.

[0061] FIG. 5 is a flow diagram of an example method 500 (or process) to perform operations, in accordance with some examples. Method 500 can be performed by processing logic that can include hardware (e.g., a processing device, circuitry, dedicated logic, programmable logic, microcode, hardware of a device, an integrated circuit, etc. ) , software (e.g., instructions run or executed on a processing device) , or a combination thereof. In some examples, the method 500 is performed by the memory sub-system controller 115 or subcomponents of the memory sub-system controller 115 of FIG. 1. In these examples, the method 500 can be performed, at least in part, by the P2L management component 113. Although the processes are shown in a particular sequence or order, unless otherwise specified, the order of the processes can be modified. Thus, the illustrated examples should be understood only as examples; the illustrated processes can be performed in a different order, and some processes can be performed in parallel. Additionally, one or more processes can be omitted in various examples. Thus, not all processes are required in every example. Other process flows are possible.

[0062] Referring now to FIG. 5, the method 500 begins at operation 502, with the P2L management component 113 of a memory sub-system 110 (e.g., memory device 140) storing a plurality of PSs across a plurality of portions of the memory device 130. The P2L management component 113, as subsets of data of the plurality of PSs are being stored, stores P2L address entries in a P2L drop associated with each of the subsets of data, where a sequence of the P2L address entries in the P2L drop matches a sequence at which the subsets of the data are stored at operation 504. Then, at operation 506, the P2L management component 113 generates a request to perform a GC operation on a first PS of the plurality of PSs and, at operation 508, in response to the request to perform the GC operation, retrieves a first subset of P2L entries in the P2L drop corresponding to a first PS before retrieving a second subset of the P2L entries in the P2L drop corresponding to a second PS of the plurality of PSs.

[0063] FIG. 6 illustrates an example machine in the form of a computer system 600 within which a set of instructions can be executed for causing the machine to perform any one or more  of the methodologies discussed herein. In some examples, the computer system 600 can correspond to a host system (e.g., the host system 120 of FIG. 1) that includes, is coupled to, or utilizes a memory sub-system (e.g., the memory sub-system 110 of FIG. 1) or can be used to perform the operations described herein. In alternative examples, the machine can be connected (e.g., networked) to other machines in a local area network (LAN) , an intranet, an extranet, and / or the Internet. The machine can operate in the capacity of a server or a client machine in a client-server network environment, as a peer machine in a peer-to-peer (or distributed) network environment, or as a server or a client machine in a cloud computing infrastructure or environment.

[0064] The machine can be a personal computer (PC) , a tablet PC, a set-top box (STB) , a Personal Digital Assistant (PDA) , a cellular telephone, a web appliance, a server, a network router, a switch or bridge, or any machine capable of executing a set of instructions (sequential or otherwise) that specify actions to be taken by that machine. Further, while a single machine is illustrated, the term “machine” shall also be taken to include any collection of machines that individually or jointly execute a set (or multiple sets) of instructions to perform any one or more of the methodologies discussed herein.

[0065] The example computer system 600 includes a processing device 602, a main memory 604 (e.g., ROM, flash memory, DRAM such as SDRAM or Rambus DRAM (RDRAM) , etc. ) , a static memory 606 (e.g., flash memory, static random access memory (SRAM) , etc. ) , and a data storage device 610, which communicate with each other via a bus 618.

[0066] The processing device 602 represents one or more general-purpose processing devices such as a microprocessor, a central processing unit, or the like. More particularly, the processing device 602 can be a complex instruction set computing (CISC) microprocessor, a reduced instruction set computing (RISC) microprocessor, a very long instruction word (VLIW) microprocessor, a processor implementing other instruction sets, or processors implementing a combination of instruction sets. The processing device 602 can also be one or more special-purpose processing devices such as an application-specific integrated circuit (ASIC) , a field programmable gate array (FPGA) , a digital signal processor (DSP) , a network processor, or the like. The processing device 602 is configured to execute instructions 616 for performing the operations and steps discussed herein. The computer system 600 can further include a network interface device 608 to communicate over a network 612.

[0067] The data storage device 610 can include a machine-readable storage medium 614 (also known as a computer-readable medium) on which is stored one or more sets of instructions 616 or software embodying any one or more of the methodologies or functions described herein. The instructions 616 can also reside, completely or at least partially, within the main memory 604 and / or within the processing device 602 during execution thereof by the computer system 600, the main memory 604 and the processing device 602 also constituting machine-readable storage media. The machine-readable storage medium 614, data storage device 610, and / or main memory 604 can correspond to the memory sub-system 110 of FIG. 1.

[0068] In one example, the instructions 616 include instructions to implement functionality corresponding to providing block failure protection for a zone memory sub-system as described herein (e.g., the P2L management component 113 of FIG. 1) . While the machine-readable storage medium 614 is shown in an example to be a single medium, the term “machine-readable storage medium” should be taken to include a single medium or multiple media that store the one or more sets of instructions. The term “machine-readable storage medium” shall also be taken to include any medium that is capable of storing or encoding a set of instructions for execution by the machine and that cause the machine to perform any one or more of the methodologies of the present disclosure. The term “machine-readable storage medium” shall accordingly be taken to include, but not be limited to, solid-state memories, optical media, and magnetic media.

[0069] Described implementations of the subject matter can include one or more features, alone or in combination as illustrated below by way of examples.

[0070] Example 1. A system comprising: a memory device comprising a plurality of portions; and a processing device, operatively coupled to the memory device, configured to perform operations comprising: storing a plurality of PSs across the plurality of portions of the memory device; as subsets of data of the plurality of PSs are being stored, storing P2L address entries in a P2L drop associated with each of the subsets of data, a sequence of the P2L address entries in the P2L drop matching a sequence at which the subsets of the data are stored; generating a request to perform a GC operation on a first PS of the plurality of PSs; and in response to the request to perform the GC operation, retrieving a first subset of P2L entries in the P2L drop corresponding to a first PS before retrieving a second subset of the P2L entries in the P2L drop corresponding to a second PS of the plurality of PSs.

[0071] Example 2. The system of Example 1, wherein each portion of the plurality of portions comprises a respective one of a plurality of memory dies, and wherein each PS of the plurality of PSs comprises a BS.

[0072] Example 3. The system of any one of Examples 1-2, the operations comprising: retrieving one or more P2L address entries from the P2L drop in a retrieval sequence that is different from the sequence used to store the P2L address entries.

[0073] Example 4. The system of Example 3, wherein the retrieval sequence used to retrieve the one or more P2L entries is different from the sequence at which the subsets of the data of the first and second PSs were stored.

[0074] Example 5. The system of any one of Examples 1-4, the operations comprising: storing the first PS having a first plurality of subsets of data across the plurality of portions of the memory device and the second PS having a second plurality of subsets of data across the plurality of portions of the memory device, one or more subsets of the second plurality of the subsets of data of the second PS being stored between storage of one or more subsets of the first plurality of the subsets of data; and as the first and second subsets of the data of the first PS and the second PS are being stored, storing the P2L address entries in the P2L drop, a sequence of the P2L address entries in the P2L drop matching a sequence at which the first and second subsets of the data are stored.

[0075] Example 6. The system of Example 5, wherein each of the plurality of portions comprises a plurality of memory planes, the operations comprising: storing a first portion of the first plurality of subsets of data of the first PS across each of the plurality of memory planes of a first portion of the plurality of portions of the memory device; and after storing the first portion of the first plurality of subsets of data, storing a second portion of the second plurality of subsets of data of the second PS across each of the plurality of memory planes of the first portion of the plurality of portions of the memory device.

[0076] Example 7. The system of Example 6, the operations comprising: after storing the second portion of the second plurality of subsets of data, storing a third portion of the first plurality of subsets of data of the first PS across each of the plurality of memory planes of a second portion of the plurality of portions of the memory device; and after storing the third portion of the first plurality of subsets of data, storing a fourth portion of the second plurality of subsets of data of the second PS across each of the plurality of memory planes of the second portion of the plurality of portions of the memory device.

[0077] Example 8. The system of Example 7, the operations comprising: in response to the request to perform the GC operation, replaying the P2L address entries in the P2L drop based on a quantity of planes included in the plurality of memory planes.

[0078] Example 9. The system of Example 8, the operations comprising: retrieving P2L entries of a first portion of the first subset of P2L entries corresponding to the first PS in the P2L drop corresponding to the first portion of the plurality of portions of the memory device one at a time starting from a first plane of the first portion of the plurality of portions of the memory device; determining that a first P2L entry of the first portion that has been retrieved corresponds to a last plane of the first portion of the plurality of portions of the memory device; and in response to determining that the first P2L entry of the first portion that has been retrieved corresponds to the last plane of the first portion of the plurality of portions of the memory device, computing a position of a second P2L entry that corresponds to a first plane of the plurality of planes of the second portion of the plurality of portions of the memory device.

[0079] Example 10. The system of Example 9, the operations for computing the position comprising: incrementing an index used to retrieve the P2L entries one at a time by a value that corresponds to a maximum number of PSs that each portion of the plurality of portions of the memory device is configured to store.

[0080] Example 11. The system of Example 10, the operations comprising: determining that the maximum number of PSs is three; and computing the index by incrementing the index by thirteen in response to determining that the maximum number of PSs is three.

[0081] Example 12. The system of any one of Examples 9-11, the operations comprising: determining that a last P2L entry that has been retrieved from the P2L drop corresponds to a last plane of a last portion of the plurality of portions of the memory device, wherein the first subset of P2L entries have been retrieved from each of the plurality of planes of each of the plurality of portions of the memory device for the first PS; and in response to determining that the last P2L entry that has been retrieved from the P2L drop corresponds to the last plane of the last portion of the plurality of portions of the memory device, retrieving subsequent P2L entries corresponding to the second PS from the P2L drop starting from the first plane of the first portion of the plurality of portions of the memory device.

[0082] Example 13. The system of any one of Examples 1-12, the operations comprising: obtaining an individual P2L entry of the first subset of P2L entries; searching a logical to physical (L2P) table based on a logical address of the individual P2L entry; and determining whether an  entry in the L2P table for the logical address indicates that data stored in a physical location corresponding to the individual P2L entry is valid or invalid.

[0083] Example 14. The system of Example 13, the operations comprising: in response to determining that the data stored in the physical location is valid, preventing erasure of the data from the physical location and transferring the data to a new physical location in performing the GC operation.

[0084] Example 15. The system of any one of Examples 13-14, the operations comprising: in response to determining that the data stored in the physical location is invalid, erasing the data stored in the physical location to create a new empty block in performing the GC operation.

[0085] Example 16. The system of any one of Examples 1-15, wherein the memory device comprises a 3D NAND device.

[0086] Example 17. At least one non-transitory machine-readable storage medium comprising instructions that, when executed by a processing device, cause the processing device to perform operations comprising: storing a plurality of PSs across a plurality of portions of a memory device; as subsets of data of the plurality of PSs are being stored, storing P2L address entries in a P2L drop associated with each of the subsets of data, a sequence of the P2L address entries in the P2L drop matching a sequence at which the subsets of the data are stored; generating a request to perform a GC operation on a first PS of the plurality of PSs; and in response to the request to perform the GC operation, retrieving a first subset of P2L entries in the P2L drop corresponding to a first PS before retrieving a second subset of the P2L entries in the P2L drop corresponding to a second PS of the plurality of PSs.

[0087] Example 18. The at least one non-transitory machine-readable storage medium of Example 17, wherein each portion of the plurality of portions comprises a respective one of a plurality of memory dies, and wherein each PS of the plurality of PSs comprises a BS.

[0088] Example 19. The at least one non-transitory machine-readable storage medium of Example 18, the operations comprising: retrieving one or more P2L address entries from the P2L drop in a retrieval sequence that is different from the sequence used to store the P2L address entries.

[0089] Example 20. A method comprising: storing a plurality of PSs across a plurality of portions of a memory device; as subsets of data of the plurality of PSs are being stored, storing P2L address entries in a P2L drop associated with each of the subsets of data, a sequence of the P2L address entries in the P2L drop matching a sequence at which the subsets of the data are  stored; generating a request to perform a GC operation on a first PS of the plurality of PSs; and in response to the request to perform the GC operation, retrieving a first subset of P2L entries in the P2L drop corresponding to a first PS before retrieving a second subset of the P2L entries in the P2L drop corresponding to a second PS of the plurality of PSs.

[0090] Some portions of the preceding detailed descriptions have been presented in terms of algorithms and symbolic representations of operations on data bits within a computer memory. These algorithmic descriptions and representations are the ways used by those skilled in the data processing arts to most effectively convey the substance of their work to others skilled in the art. An algorithm is here, and generally, conceived to be a self-consistent sequence of operations leading to a desired result. The operations are those requiring physical manipulations of physical quantities. Usually, though not necessarily, these quantities take the form of electrical or magnetic signals capable of being stored, combined, compared, and otherwise manipulated. It has proven convenient at times, principally for reasons of common usage, to refer to these signals as bits, values, elements, symbols, characters, terms, numbers, or the like.

[0091] It should be borne in mind, however, that all of these and similar terms are to be associated with the appropriate physical quantities and are merely convenient labels applied to these quantities. The present disclosure can refer to the action and processes of a computer system, or similar electronic computing device, that manipulates and transforms data represented as physical (electronic) quantities within the computer system's registers and memories into other data similarly represented as physical quantities within the computer system memories or registers or other such information storage systems.

[0092] The present disclosure also relates to an apparatus for performing the operations herein. This apparatus can be specially constructed for the intended purposes, or it can include a general purpose computer selectively activated or reconfigured by a computer program stored in the computer. Such a computer program can be stored in a computer-readable storage medium, such as, but not limited to, any type of disk including floppy disks, optical disks, CD-ROMs, and magnetic-optical disks, ROMs, RAMs, EPROMs, EEPROMs, magnetic or optical cards, or any type of media suitable for storing electronic instructions, each coupled to a computer system bus.

[0093] The algorithms and displays presented herein are not inherently related to any particular computer or other apparatus. Various general-purpose systems can be used with programs in accordance with the teachings herein, or it can prove convenient to construct a more specialized apparatus to perform the method. The structure for a variety of these systems will appear as set  forth in the description below. In addition, the present disclosure is not described with reference to any particular programming language. It will be appreciated that a variety of programming languages can be used to implement the teachings of the disclosure as described herein.

[0094] The present disclosure can be provided as a computer program product, or software, that can include a machine-readable medium (such as a non-transitory machine-readable medium) having stored thereon instructions, which can be used to program a computer system (or other electronic devices) to perform a process according to the present disclosure. A machine-readable medium includes any mechanism for storing information in a form readable by a machine (e.g., a computer) . In some examples, a machine-readable (e.g., computer-readable) medium includes a machine (e.g., a computer) readable storage medium such as a ROM, RAM, magnetic disk storage media, optical storage media, flash memory components, and so forth. A machine-readable storage medium can be non-transitory (in other words, not having any transitory signals) in that it does not embody a propagating signal. However, labeling a machine-readable storage medium “non-transitory” should not be construed to mean that the machine-readable storage medium is incapable of movement; the machine-readable storage medium should be considered as being transportable from one physical location to another.

[0095] In the foregoing specification, examples of the disclosure have been described with reference to specific examples thereof. It will be evident that various modifications can be made thereto without departing from the broader scope of examples of the disclosure as set forth in the following claims. The specification and drawings are, accordingly, to be regarded in an illustrative sense rather than a restrictive sense.

Claims

1.A system comprising:a memory device comprising a plurality of portions; anda processing device, operatively coupled to the memory device, configured to perform operations comprising:storing a plurality of page stripes (PSs) across the plurality of portions of the memory device;as subsets of data of the plurality of PSs are being stored, storing physical-to-logical (P2L) address entries in a P2L drop associated with each of the subsets of data, a sequence of the P2L address entries in the P2L drop matching a sequence at which the subsets of the data are stored;generating a request to perform a garbage collection (GC) operation on a first PS of the plurality of PSs; andin response to the request to perform the GC operation, retrieving a first subset of P2L entries in the P2L drop corresponding to a first PS before retrieving a second subset of the P2L entries in the P2L drop corresponding to a second PS of the plurality of PSs.2.The system of claim 1, wherein each portion of the plurality of portions comprises a respective one of a plurality of memory dies, and wherein each PS of the plurality of PSs comprises a block stripe (BS) .3.The system of claim 1, the operations comprising:retrieving one or more P2L address entries from the P2L drop in a retrieval sequence that is different from the sequence used to store the P2L address entries.4.The system of claim 3, wherein the retrieval sequence used to retrieve the one or more P2L entries is different from the sequence at which the subsets of the data of the first and second PSs were stored.5.The system of claim 1, the operations comprising:storing the first PS having a first plurality of subsets of data across the plurality of portions of the memory device and the second PS having a second plurality of subsets of data across the plurality of portions of the memory device, one or more subsets of the second plurality of the subsets of data of the second PS being stored between storage of one or more subsets of the first plurality of the subsets of data; andas the first and second subsets of the data of the first PS and the second PS are being stored, storing the P2L address entries in the P2L drop, a sequence of the P2L address entries in the P2L drop matching a sequence at which the first and second subsets of the data are stored.6.The system of claim 5, wherein each of the plurality of portions comprises a plurality of memory planes, the operations comprising:storing a first portion of the first plurality of subsets of data of the first PS across each of the plurality of memory planes of a first portion of the plurality of portions of the memory device; andafter storing the first portion of the first plurality of subsets of data, storing a second portion of the second plurality of subsets of data of the second PS across each of the plurality of memory planes of the first portion of the plurality of portions of the memory device.7.The system of claim 6, the operations comprising:after storing the second portion of the second plurality of subsets of data, storing a third portion of the first plurality of subsets of data of the first PS across each of the plurality of memory planes of a second portion of the plurality of portions of the memory device; andafter storing the third portion of the first plurality of subsets of data, storing a fourth portion of the second plurality of subsets of data of the second PS across each of the plurality of memory planes of the second portion of the plurality of portions of the memory device.8.The system of claim 7, the operations comprising:in response to the request to perform the GC operation, replaying the P2L address entries in the P2L drop based on a quantity of planes included in the plurality of memory planes.9.The system of claim 8, the operations comprising:retrieving P2L entries of a first portion of the first subset of P2L entries corresponding to the first PS in the P2L drop corresponding to the first portion of the plurality of portions of the memory device one at a time starting from a first plane of the first portion of the plurality of portions of the memory device;determining that a first P2L entry of the first portion that has been retrieved corresponds to a last plane of the first portion of the plurality of portions of the memory device; andin response to determining that the first P2L entry of the first portion that has been retrieved corresponds to the last plane of the first portion of the plurality of portions of the memory device, computing a position of a second P2L entry that corresponds to a first plane of the plurality of planes of the second portion of the plurality of portions of the memory device.10.The system of claim 9, the operations for computing the position comprising:incrementing an index used to retrieve the P2L entries one at a time by a value that corresponds to a maximum number of PSs that each portion of the plurality of portions of the memory device is configured to store.11.The system of claim 10, the operations comprising:determining that the maximum number of PSs is three; andcomputing the index by incrementing the index by thirteen in response to determining that the maximum number of PSs is three.12.The system of claim 9, the operations comprising:determining that a last P2L entry that has been retrieved from the P2L drop corresponds to a last plane of a last portion of the plurality of portions of the memory device, wherein the first subset of P2L entries have been retrieved from each of the plurality of planes of each of the plurality of portions of the memory device for the first PS; andin response to determining that the last P2L entry that has been retrieved from the P2L drop corresponds to the last plane of the last portion of the plurality of portions of the memory device, retrieving subsequent P2L entries corresponding to the second PS from the P2L drop starting from the first plane of the first portion of the plurality of portions of the memory device.13.The system of claim 1, the operations comprising:obtaining an individual P2L entry of the first subset of P2L entries;searching a logical to physical (L2P) table based on a logical address of the individual P2L entry; anddetermining whether an entry in the L2P table for the logical address indicates that data stored in a physical location corresponding to the individual P2L entry is valid or invalid.14.The system of claim 13, the operations comprising:in response to determining that the data stored in the physical location is valid, preventing erasure of the data from the physical location and transferring the data to a new physical location in performing the GC operation.15.The system of claim 13, the operations comprising:in response to determining that the data stored in the physical location is invalid, erasing the data stored in the physical location to create a new empty block in performing the GC operation.16.The system of claim 1, wherein the memory device comprises a three-dimensional (3D) NAND device.17.At least one non-transitory machine-readable storage medium comprising instructions that, when executed by a processing device, cause the processing device to perform operations comprising:storing a plurality of page stripes (PSs) across a plurality of portions of a memory device;as subsets of data of the plurality of PSs are being stored, storing physical-to-logical (P2L) address entries in a P2L drop associated with each of the subsets of data, a sequence of the P2L address entries in the P2L drop matching a sequence at which the subsets of the data are stored;generating a request to perform a garbage collection (GC) operation on a first PS of the plurality of PSs; andin response to the request to perform the GC operation, retrieving a first subset of P2L entries in the P2L drop corresponding to a first PS before retrieving a second subset of the P2L entries in the P2L drop corresponding to a second PS of the plurality of PSs.18.The at least one non-transitory machine-readable storage medium of claim 17, wherein each portion of the plurality of portions comprises a respective one of a plurality of memory dies, and wherein each PS of the plurality of PSs comprises a block stripe (BS) .19.The at least one non-transitory machine-readable storage medium of claim 18, the operations comprising:retrieving one or more P2L address entries from the P2L drop in a retrieval sequence that is different from the sequence used to store the P2L address entries.20.A method comprising:storing a plurality of page stripes (PSs) across a plurality of portions of a memory device;as subsets of data of the plurality of PSs are being stored, storing physical-to-logical (P2L) address entries in a P2L drop associated with each of the subsets of data, a sequence of the P2L address entries in the P2L drop matching a sequence at which the subsets of the data are stored;generating a request to perform a garbage collection (GC) operation on a first PS of the plurality of PSs; andin response to the request to perform the GC operation, retrieving a first subset of P2L entries in the P2L drop corresponding to a first PS before retrieving a second subset of the P2L entries in the P2L drop corresponding to a second PS of the plurality of PSs.

Images