Method of manufacturing a split gate trench mosfet with improved ruggedness against fabrication inconsistency and split gate trench mosfet with improved ruggedness against fabrication inconsistency

Abstract

The present disclosure relates to a method of manufacturing a semiconductor device, namely split gate trench MOSFETs, with improved ruggedness for fabrication inconsistency. A method of manufacturing a split gate trench, SGT, MOSFET with improved ruggedness against fabrication inconsistency, where the SGT MOSFET comprises an active area (1), a transition area (2), and a termination area (3), where the active area (1) comprises active trenches (5), separated from each other, and source contacts (4), and where between each active trench (5) there is the source contact (4), where the termination area (3) comprises termination trenches (6) with termination shield-poly (18) and where source contacts (4) are placed such that each termination shield-poly (18) is connected to at least one source contact (4), where the transition area (2) is located between the active area (1) and the termination area (3) and it comprises at least one source contact (4) between the active trench (5) and the termination trench (6), where, during a step of applying a IPO mask (7), being an inter poly oxide, IPO, mask layer and shield-poly mask layer, is applied such that it covers the active trenches (5) and source contacts (4) in the active area (1) and where an end portion (7A) of the IPO mask (7) is placed near the trench (5, 6), either the active trench (5) or the termination trench (6) located between source contacts (4).

Description

Method of manufacturing a split gate trench MOSFET with improved ruggedness against fabrication inconsistency and split gate trench MOSFET with improved ruggedness against fabrication inconsistencyTECHNICAL FIELD

[0001] The present disclosure relates to a method of manufacturing a semiconductor device, namely split gate trench MOSFETs, with improved ruggedness for fabrication inconsistency.

[0002] BACKGROUND OF THE DISCLOSURE

[0003] Currently manufactured split gate trench MOSFETs, in the case of occurrence of unexpected mini gates, caused by fabrication issues, may result in an occurrence of hot spots which will result in a malfunction of the MOSFET.

[0004] Accordingly, it is a goal of the present disclosure to provide an improved manufacturing process which will produce the MOSFETs suitable for regular use even in the case when fabrication issues happen resulting in occurrence of mini gates.

[0005] SUMMARY OF THE DISCLOSURE

[0006] According to a first example of the disclosure, a method of manufacturing a split gate trench, SGT, MOSFET with improved ruggedness against fabrication inconsistency, is disclosed. The SGT MOSFET comprises an active area, a transition area, and a termination area. The active area comprises active trenches, separated from each other, and source contacts, and where between each active trench there is the source contact. The termination area comprises termination trenches with termination shield-poly and where source contacts are placed such that each termination shield-poly is connected to at least one source contact. The transition area is located between the active area and the termination area and it comprises at least one source contact between the active trench and the termination trench, where, during a step of applying an IPO mask, being an inter poly oxide, IPO,  mask layer and shield-poly mask layer, is applied such that it covers the active trenches and source contacts in the active area and where an end portion of the IPO mask is placed near the trench, either the active trench or the termination trench, which is between source contacts.

[0007] Preferably the end portion of the IPO mask is equally separated from the nearest two of the active trenches.

[0008] Preferably the end portion of the IPO mask is located above the source contact.

[0009] Preferably the end portion of the IPO mask is located between two of the active trenches, of which one of those two active trenches is between the active trench and the termination trench

[0010] Preferably an additional contact is manufactured between the termination trenches such that there is the at least one termination trench between the source contact, located in the transition area, and the additional contact.

[0011] According to a second example of the disclosure, a split gate trench, SGT, MOSFET with improved ruggedness against fabrication inconsistency is disclosed. The SGT MOSFET comprises an active area, a transition area, and a termination area. The active area comprises active trenches, separated from each other, and source contacts, and where between each active trench there is the source contact. The termination area comprises termination trenches with termination shield-poly and where source contacts are placed such that each termination shield-poly is connected to at least one source contact. The transition area is located between the active area and the termination area and it comprises at least one source contact between the active trench and the termination trench. The SGT MOSFET further comprising an additional contact between the termination trenches such that there is the at least one termination trench between the source contact, located in the transition area, and the additional contact.BRIEF DESCRIPTION OF THE DRAWINGS

[0012] The disclosure will now be discussed with reference to the drawings, in which:

[0013] Figure 1 shows an IPO mask and shield-poly mask coverage in the prior art manufacturing method;

[0014] Figure 2 shows a cross-section of the MOSFET manufactured with the method shown in figure 1, where manufacturing issues occurred;

[0015] Figure 3 shows a simulation of the electric field in the MOSFET as shown in figures 1 and 2;

[0016] Figure 4 shows an IPO mask and shield mask poly coverage in a manufacturing method according to this disclosure;

[0017] Figure 5 shows a cross-section of the MOSFET manufactured with the method shown in figure 4, where manufacturing issues were eliminated;

[0018] Figure 6 shows a simulation of the electric field in the MOSFET as shown in figures 4 and 5;

[0019] Figure 7 shows an IPO mask and shield mask poly coverage in another manufacturing method according to this disclosure;

[0020] Figure 8 shows a cross-section of the MOSFET manufactured with the method shown in figure 7, where manufacturing issues were eliminated;

[0021] Figure 9 shows a simulation of the electric field in the MOSFET as shown in figures 4 and 5.

[0022] DETAILED DESCRIPTION OF THE DISCLOSURE

[0023] For a proper understanding of the disclosure, in the detailed description below corresponding elements or parts of the disclosure will be denoted with identical reference numerals in the drawings.

[0024] In a split gate trench, SGT, metal-oxide-semiconductor field-effect transistor, MOSFET, shield-poly inside trench includes Reduced Surface Field, RESURF, effect in mesa region with high doping concentration, so that trade-off between breakdown voltage, BV, and specific on-resistance, Rsp (on) , is greatly improved. However, RESURF will be weakened by fabrication issues with high, Zero Gate Voltage Drain Current IDSS, leakage.

[0025] Figure 1 illustrates a top-view of a conventional layout for SGT MOSFET. It should be noted that not all manufacturing steps are shown since only one manufacturing step will be discussed in more details without any additional changes to other manufacturing steps. The SGT MOSFET comprises an active area 1, a transition area 2, and a termination area 3. The active area 1 comprises active trenches 5, separated from each other, and source contacts 4, and where between each active trench 5 there is the source contact 4. The termination area 3 comprises  termination trenches 6 with termination shield-poly 18 and where source contacts 4 are placed such that each termination shield-poly 18 is connected to at least one source contact 4. The transition area 2 is located between the active area 1 and the termination area 3 and it comprises at least one source contact 4 between the active trench 5 and the termination trench 6, where, during a step of applying an IPO mask 7, being an inter poly oxide, IPO, mask layer and shield-poly mask layer, is applied such that it covers the active trenches 5 and source contacts 4 in the active area 1 and where an end portion 7A of the IPO mask 7 is placed near the trench 5, 6, either the active trench 5 or the termination trench 6, which is between source contacts 4. It should be noted that the end portion 7A of the IPO mask 7 is preferably in the middle of transition area 2.

[0026] Figure 2 illustrates a cross-section of cell and termination area of a conventional SGT MOSFET along the A-A cross-section. As it may be seen there are typical layers of the SGT MOSFET - there is a source metal 8, interlayer dielectric, ILD, 9, Nplus layer 10 and Pbody layer 11, epitaxial layer 12 and substrate 13. There are source contacts 4 connected to the source metal 8 and trenches, namely active trenches 5 and termination trenches 6, where active trenches comprise active shield-poly 17 and gate poly 16 and where termination trenches 6 comprising termination shield-poly 18 connected to the source contacts 4. It should be noted that this is a typical SGT MOSFET layout and the person skilled in the art will know this topography without a need of further explanation.

[0027] Figure 2 illustrates a cross-section of cell and termination area of a SGT MOSFET with unexpected mini gates, namely a second unexpected gate 15 and a first unexpected gate 14, in one of the termination trench 6 caused by a faulty manufacturing process, in which the IPO mask 7 is in the middle of transition area 2, namely in the first mesa area 12A. Take 60V SGT as an example, the second unexpected gate 15 is at floating potential and will be coupled with a few to a dozen volts under breakdown condition. Since there’s no RESURF effect in a second mesa area 12B, the whole mesa is at the same potential, that is 60V, therefore more than 40V potential difference between the second unexpected gate 15 and epitaxial layer 12 is applied across gate oxide, which is around 500A. The breakdown voltage of a 500A gate oxide is around 45V, therefore potential difference between the second unexpected gate 15 and epitaxial layer 12 will blow gate oxide up and lead to IDSS failure shown in Fig1. If the source contact 4 is misaligned, as it is shown as a misaligned source contact 4A, and the second unexpected gate 15 is connected to  source metal 8 which is at zero potential, the breakdown will occur. The same is also shown in fig. 3 which shows a computer simulation of this scenario.

[0028] Figure 4 illustrates a top-view of the present disclosure layout for SGT MOSFET, in which the IPO mask 7 is in the middle of last active area 1 epitaxial layer 12, as well as one cell pitch inside compared with the solution shown in figure 1. The IPO mask 7 is applied such that it covers the active trenches 5 and source contacts 4 in the active area 1 and where an end portion 7A of the IPO mask 7 is placed near the active trench 5 which is between source contacts 4.

[0029] Figure 5 illustrates a cross-section, along the A-A cross-section of cell and termination area 3 of a SGT MOSFET with the second unexpected gate 15 and the first unexpected gate 14 in the last active trench 5 caused by fabrication issues, such as inter poly oxide IPO wet overetch, poor IPO photo-resist adhesion, unoptimized gate poly recipe and so on. Because the first mesa area 12A has a source contact 4, it is in optimal RESURF condition and epitaxial layer 12 potential decreases step by step. Therefore no high voltage force on gate oxide, avoiding high IDSS leakage. The first unexpected gate 14 is safe even it’s misaligned with misaligned contact 4A. This is also shown in Figure 6, which is a result of a computer simulation. It shows that the voltage drops from 60V near a deepest part of the active trenches 5 and the termination trenches 6 to 10V and lower near the source contacts 4. Such voltage potential will not cause a destructively high voltage to occur.

[0030] While performing tests of this manufacturing method, electrical yield improved from around 70%to more than 99%.. It should be thus apparent that the method according to the present disclosure allows to significantly increase fabrication robustness of the MOSFET.

[0031] Preferably the end portion 7A of the IPO mask 7 ends is equally separated from the nearest two of the active trenches 5.

[0032] Preferably the end portion 7A of the IPO mask 7 is located above the source contact 4.

[0033] Preferably the end portion 7A of the IPO mask 7 is located between two of the active trenches 5, from which one of those two active trenches 5 is between the active trench 5 and the termination trench 6.

[0034] Figure 7 illustrates a top-view of a second embodiment of the present disclosure for SGT MOSFET, in which an additional source contact 4B is added in the termination area 3 compared with Fig. 1. The explanations as presented  hereinbefore also applies to this embodiment - due to a presence of the additional source contact 4B the RESURF effect will occur and the potential near the second unexpected gate 15 and the first unexpected gate 14 in one of the termination trenches 6 will be low enough no to cause the destructively high voltage to occur.

[0035] Figure 8 illustrates a cross-section of cell and termination area 3 of a SGT MOSFET with the second unexpected gate 15 and the first unexpected gate 14 in one of the termination trench 6 caused by fabrication issues such as IPO over wet-etch and misaligned contact along the A-A cross-section. The additional contact forces RESURF in the termination mesa and the depletion region from the RESURF effect will protect the gate oxide from dozens to hundreds of volts, avoiding high current leakage and device failure. The same is also shown in fig. 9 which shows a computer simulation of this scenario.

[0036] LIST OF REFERENCE NUMERALS USED 1            active area 2            transition area 3            termination area 4            source contact 4a           misaligned contact 4b           additional contact 5            active trench 6            termination trench 7            IPO mask 7A           end portion of the IPO mask 8            source metal 9            interlayer dielectric, ILD 10           Nplus layer 11           Pbody layer 12           Epitaxial layer 12A          first mesa area 12B          second mesa area 13           substrate 14           first unexpected gate 15           second unexpected gate 16           gate poly 17           active shield-poly 18           termination shield-poly

Claims

1.A method of manufacturing a split gate trench, SGT, MOSFET with improved ruggedness against fabrication inconsistency,where the SGT MOSFET comprises an active area (1) , a transition area (2) , and a termination area (3) ,where the active area (1) comprises active trenches (5) , separated from each other, and source contacts (4) , and where between each active trench (5) there is the source contact (4) ,where the termination area (3) comprises termination trenches (6) with termination shield-poly (18) and where source contacts (4) are placed such that each termination shield-poly (18) is connected to at least one source contact (4) ,where the transition area (2) is located between the active area (1) and the termination area (3) and it comprises at least one source contact (4) between the active trench (5) and the termination trench (6) , where, during a step of applying a IPO mask (7) , being an inter poly oxide, IPO, mask layer and shield-poly mask layer, is applied such that it covers the active trenches (5) and source contacts (4) in the active area (1) and where an end portion (7A) of the IPO mask (7) is placed near the trench (5, 6) , either the active trench (5) or the termination trench (6) located between source contacts (4) .2.The method according to claim 1, wherein the end portion (7A) of the IPO mask (7) is equally separated from the nearest two of the active trenches (5) .3.The method according to claim 1 or 2, wherein the end of the IPO mask (7) is located above the source contact (4) .4.The method according to anyone of claims 1-3, wherein the end portion (7A) of the IPO mask (7) is located between two of the active trenches (5) , of which one of those two active trenches (5) is between the active trench (5) and the termination trench (6) .5.The method according to claim 1 or 2, wherein one of the source contacts (4) is an additional contact (4B) manufactured between the termination trenches (6) such that there is the at least one termination trench (6) between the source contact (4) , located in the transition area (2) , and the additional contact (4B) .6.A split gate trench, SGT, MOSFET with improved ruggedness against fabrication inconsistency comprising an active area (1) , a transition area (2) , and a termination area (3) ,where the active area (1) comprises active trenches (5) , separated from each other, and source contacts (4) , and where between each active trench (5) there is the source contact (4) ,where the termination area (3) comprises termination trenches (6) with termination shield-poly (18) and where source contacts (4) are placed such that each termination shield-poly (18) is connected to at least one source contact (4) ,where the transition area (2) is located between the active area (1) and the termination area (3) and it comprises at least one source contact (4) between the active trench (5) and the termination trench (6) ,wherein the SGT MOSFET further comprising an additional contact (4B) between the termination trenches (6) such that there is the at least one termination trench (6) between the source contact (4) , located in the transition area (2) , and the additional contact (4B) .

Images