Vcsel device with on-chip / in-package inductor and method for manufacturing thereof

Abstract

A vertical cavity surface emitting laser (VCSEL) device includes a substrate, a stacked structure, a first metal layer, and a second metal layer. The stacked structure is disposed over the substrate and having an active region. The first metal layer is disposed on a light-emitting side of the stacked structure. The first metal layer is patterned to form a first inductor and configured to provide an anode terminal connection. The first metal layer is electrically coupled to the active region of the stacked structure to enable injection of drive current into the active region from the anode terminal connection. The second metal layer is patterned to form a second inductor and configured to provide a cathode terminal connection. The second metal layer is electrically coupled to the active region of the stacked structure to enable extraction of drive current from the active region to the cathode terminal connection.

Description

VCSEL DEVICE WITH ON-CHIP / IN-PACKAGE INDUCTOR AND METHOD FOR MANUFACTURING THEREOFTechnical Field:

[0001] The present invention relates to vertical cavity surface emitting laser (VCSEL) device technology, particularly to a VCSEL device with an integrated on-chip / in-package inductor and a method for manufacturing the same.Background:

[0002] High-speed optical communication has become the backbone of modern data centers, cloud computing infrastructure, and short-reach interconnects, where massive volumes of data must be transmitted with minimal latency and high energy efficiency. In these environments, light sources used at the transmitter side are required to combine high modulation speeds with low power consumption, compact footprint, and cost-effective manufacturability.

[0003] Among various semiconductor laser technologies, the Vertical-Cavity Surface-Emitting Laser (VCSEL) has gained particular attention for short-reach optical links, offering advantages in wafer-level testing, ease of array integration, and compatibility with low-cost packaging processes. In this regard, the VCSEL emerges as one of mainstream lasers at the transmitter side in short reach high-speed optical communication systems due to their low cost and low power.

[0004] However, as data rates increase, the parasitic capacitance and other electrical properties of traditional VCSELs limit their bandwidth, which is a critical bottleneck in high-speed applications. To address this issue, inductive peaking techniques, such as series or shunt peaking, are commonly used. Current VCSEL drivers often rely on on-chip inductors to improve the circuit and driving bandwidth. This not only complicates the VCSEL driver design, but also increase the area and fabricating cost. Additionally, in VCSEL array, mutual inductance among multiple inductors would degrade the overall performance.

[0005] Therefore, there is a need for integration of an inductor into the VCSEL structure, while minimizing additional process complexity and any adverse impact.Summary of Invention:

[0006] It is an objective of the present invention to provide an apparatus and a method to address the aforementioned shortcomings and unmet needs in the state of the art.

[0007] In the present invention, a novel method is introduced to overcome the bandwidth limitations of vertical-cavity surface-emitting laser (VCSEL) chips. The provided solution is accomplished by incorporating one or more inductors within the VCSEL package, connecting them at the anode or cathode, in series with the VCSEL device. Mutual coupling between the inductors can also be used to further enhance bandwidth extension capabilities. Importantly, the inductors are fabricated using the metal layers from the VCSEL fabrication process, eliminating the need for additional metallization options that could increase costs. The proposed solution is compatible with VCSEL arrays, allowing inductors to be integrated into each single VCSEL chip. The mutual coupling between the inductors is configured to avoid degradation of the overall performance.

[0008] In accordance with a first aspect of the present invention, an on-chip VCSEL device is provided. The VCSEL device includes a substrate, a stacked structure, a first metal layer, and a second metal layer. The stacked structure is disposed over the substrate and having an active region. The first metal layer is disposed on a light-emitting side of the stacked structure. The first metal layer is patterned to form a first inductor and configured to provide an anode terminal connection. The first metal layer is electrically coupled to the active region of the stacked structure to enable injection of drive current into the active region from the anode terminal connection. The second metal layer is patterned to form a second inductor and configured to provide a cathode terminal connection. The first metal layer and the second metal layer are separated from each other. The second metal layer is electrically coupled to the active region of the stacked structure to enable extraction of drive current from the active region to the cathode terminal connection.

[0009] In accordance with a second aspect of the present invention, a VCSEL array incorporating on-chip inductors is provided. The VCSEL array includes a plurality of the VCSEL devices as afore-mentioned, which are arranged in parallel. Each of the VCSEL devices has an anode terminal and a cathode terminal connected in series with a corresponding on-chip inductor.

[0010] In accordance with a third aspect of the present invention, a method of fabricating a VCSEL device is provided. The method include steps as follows: forming a stacked structure having an active region over a substrate; depositing a first metal layer on a light-emitting side of the stacked structure; patterning the first metal layer into a first inductor geometry by photolithography and etching, wherein the first metal layer is configured to provide an anode terminal connection and to establish ohmic contact with p-type semiconductor layers of the stacked structure to enable injection of drive current into the active region from the anode terminal connection; depositing a second metal layer on an opposite side of the substrate; patterning the second metal layer into a second inductor geometry, wherein the second metal layer is configured to provide a cathode terminal connection and to establish an electrical path to the active region to enable extraction of drive current from the active region to the cathode terminal connection. The depositing and patterning of the first metal layer and the second metal layer are performed using metallization steps compatible with those used for forming a P-contact and an N-contact of the VCSEL device.

[0011] In accordance with a fourth aspect of the present invention, an in-package / on-package VCSEL device is provided. The VCSEL device includes a substrate, a stacked structure, a first metal layer, a second metal layer, a redistribution-layer stack. The stacked structure is disposed over the substrate and is configured to emit light from a top side. The first metal layer is disposed on the top side of the stacked structure and is configured to provide a first device terminal. The second metal layer is disposed on the substrate opposite the first metal layer and is configured to provide a second device terminal. The redistribution-layer stack with a package-level conductor structure electrically couples to the first metal layer and the second metal layer. The package-level conductor structure comprises one or more patterned traces, wherein at least one of the patterned traces is patterned to provide an inductive element electrically connected to the first device terminal in series or to the second device terminal in series.

[0012] With the configuration above, the proposed solution introduces a new degree of freedom for inductive peaking. In conventional approaches, inductive peaking schemes are implemented in the electrical driver outside the VCSEL package. This setup compromises the peaking effect due to the parasitic capacitance from electronic drivers and pads, and the inductance from bonding wires. In contrast, the proposed solution compensates for the parasitic at the VCSEL side, releasing the requirement of electronic drivers, and significantly enhancing the bandwidth of VCSEL transmitters while preserving the optical and electrical performance of each device.Brief Description of Drawings:

[0013] Embodiments of the invention are described in more details hereinafter with reference to the drawings, in which:

[0014] FIG. 1 shows a schematic diagram of an on-chip inductor-integrated vertical-cavity surface-emitting laser (VCSEL) device according to some embodiments of the present invention;

[0015] FIG. 2 shows a schematic diagram of an on-chip inductor-integrated VCSEL device according to some embodiments of the present invention;

[0016] FIG. 3 shows a schematic diagram of a transmitter integrated circuit (IC) according to some embodiments of the present invention;

[0017] FIGS. 4A-4C illustrate schematic diagrams of a VCSEL device having inductors integrated into metal layers on opposite sides thereof according to some embodiments of the present invention;

[0018] FIG. 5A and FIG. 5B illustrate schematic diagrams of a VCSEL device having inductors integrated into metal layers on the same side thereof according to some embodiments of the present invention;

[0019] FIG. 6 illustrates a schematic diagram of a VCSEL device having inductors integrated into metal layers on the same side thereof according to some embodiments of the present invention;

[0020] FIG. 7 illustrates a schematic diagram of a VCSEL device having inductors integrated into metal layers on the same side thereof according to some embodiments of the present invention;

[0021] FIG. 8A illustrates the frequency response under a low-current operating condition;

[0022] FIG. 8B illustrates the frequency response under a high-current operating condition;

[0023] FIG. 8C illustrates the effect of a negative coupling coefficient between the inductors on the achievable bandwidth;

[0024] FIG. 9 illustrates a schematic diagram of a VCSEL array incorporating on-chip inductors in accordance with some embodiments of the present invention;

[0025] FIG. 10 illustrates simulation results comparing the frequency responses of a VCSEL device with and without integrated on-chip inductors;

[0026] FIG. 11 illustrates a side view of a VCSEL device configured with an in-package inductor formed in RDL disposed above the chip-side metals; and

[0027] FIG. 12 illustrates a side view of a VCSEL device configured with an in-package inductor implemented in RDL formed during packaging beneath the chip structure.Detailed Description of the Invention:

[0028] In the following description, vertical-cavity surface-emitting laser (VCSEL) devices with one or more integrated on-chip / in-package inductors and methods for manufacturing the same and the likes are set forth as preferred examples. It will be apparent to those skilled in the art that modifications, including additions and / or substitutions may be made without departing from the scope and spirit of the invention. Specific details may be omitted so as not to obscure the invention; however, the disclosure is written to enable one skilled in the art to practice the teachings herein without undue experimentation.

[0029] In the present invention, a novel approach to addressing the intrinsic bandwidth limitations of VCSEL chips is presented. The proposed approach entails the direct integration of one or more inductors within the VCSEL package, significantly enhancing the bandwidth of the device. One of key inventive aspects of the present invention is that the fabrication of the inductors uses the existing metal layers from the VCSEL manufacturing process, thereby obviating the need for additional metallization steps. This not only streamlines the manufacturing workflow and reduces production cost, but also facilitates the efficient integration of the inductive components within the package.

[0030] FIG. 1 shows a schematic diagram of an on-chip inductor-integrated VCSEL device 100 according to some embodiments of the present invention. As used herein, the term “VCSEL device” is intended as a generic reference, and may encompass various forms including, but not limited to, a bare VCSEL chip, a packaged VCSEL chip, a VCSEL prepared for packaging, a VCSEL model, or an intermediate product at any stage of the VCSEL manufacturing process.

[0031] In the illustration of FIG. 1, the VCSEL device 100 includes an anode terminal 102 and a cathode terminal 104, each electrically connected to a corresponding inductor 110 formed in one or more metal layers of the VCSEL structure. The anode terminal 102 and the cathode terminal 104 are configured for external connection to a driver 120, which includes a circuit providing the modulation current for driving the VCSEL to emit light. As a result, the inductors 110 are connected in series with the VCSEL structure to enable inductive peaking, which compensates for parasitic capacitance and enhances the modulation bandwidth.

[0032] Each of the anode terminal 102 and the cathode terminal 104 may be integrally formed with the metal layer of the inductor 110. In other words, each of the anode terminal 102 and the cathode terminal 104 may be located in one or more respective regions of the inductor 110. In some embodiments, a patterned metal layer disposed over the VCSEL structure may serve both as the inductor 110 and as the anode terminal 102 or the cathode terminal 104. In other embodiments, a pad may be additionally formed on the metal layer of the inductor 110 to serve as the anode terminal 102 or the cathode terminal 104.

[0033] The one or more metal layers for forming the one or more inductors 110 may be implemented using the “inherent metal layers of the VCSEL structure. ” As such, the bandwidth constraints of the VCSEL device 100 are effectively mitigated without necessitating substantial alterations to the existing fabrication process, thereby achieving both performance enhancement and cost efficiency. In this regard, since one or more inductors are fabricated using the inherent metal layers of the VCSEL device 100, the integration process does not adversely affect the core optical properties of the VCSEL device 100, such as its emission characteristics. This ensures that the primary function of the VCSEL device 100 as a light-emitting device remains uncompromised, making the proposed method particularly advantageous for high-performance optical interconnects.

[0034] As used herein, the term "inherent metal layers of the VCSEL structure" refers to one or more metal layers formed as one or more parts of the fabrication process for the VCSEL device 100, including at least a first metal layer configured to connect a cathode and a second metal layer configured to connect the anode, which may further provide redistribution layer (RDL) routing. These metal layers for one or more inductors are formed using the standard metallization processes of the VCSEL fabrication flow, without introducing additional metallization process steps, and can be adapted by layout modification (e.g., layout modification on a metal layer of a contact region) to define a spiral geometry for integrating an inductor into the VCSEL device 100 directly.

[0035] FIG. 2 shows a schematic diagram of an on-chip inductor-integrated VCSEL device 100 according to some embodiments of the present invention. In the illustration of FIG. 2, the integration of the inductors 110 with the VCSEL device 100 is represented at a symbolic level. The diode symbol corresponds to the VCSEL structure, taking into account the current injection and photon emission of the PN-junction within the VCSEL device 100. Each of the anode terminal 102 and the cathode terminal 104 is connected in series with the corresponding inductor 110, represented by the inductor symbols L1 and L2, respectively. The inductors 110 are configured to enhance the modulation bandwidth by inductive peaking, which counteracts parasitic capacitance in the circuit of the VCSEL device 100, thereby facilitating overall bandwidth improvement. Furthermore, the mutual coupling K between the inductors 110 (i.e., the inductor symbols L1 and L2) , when appropriately designed, can be utilized to further extend the bandwidth. Rather than serving as a limiting factor, this mutual inductance is strategically leveraged as a design advantage, resulting in significant bandwidth improvement without compromising the core optical and electrical performance of the VCSEL device 100.

[0036] FIG. 3 shows a schematic diagram of a transmitter integrated circuit (IC) according to some embodiments of the present invention, in which a driver 120 is electrically coupled to a VCSEL device 100 incorporating on-chip inductors. In the illustration of FIG. 3, the driver 120 is configured to supply a modulation signal to the VCSEL device 100. The anode terminal 102 of the VCSEL device 100 is connected in series with an inductor 110 represented as inductor symbol L1, while the cathode terminal 104 is connected in series with another inductor 110 represented as inductor symbol L2. The inductors 110 (i.e., the inductor symbols L1 as and L2) are physically implemented within the package of the VCSEL device 100 using the inherent metal layers of the VCSEL structure, and are arranged such that a mutual inductance K is established between them. The inductors 110 (i.e., the inductor symbols L1 as and L2) provide inductive peaking to counteract parasitic capacitance present in the interconnects, bonding wires, and the VCSEL structure itself, thereby enhancing the overall modulation bandwidth. The mutual coupling K between the inductors 110, when positively configured, further extends the bandwidth without adversely affecting the optical emission characteristics or electrical performance of the VCSEL device 100.

[0037] The inductors 110 are further designed to mitigate the peaking effects caused by parasitic capacitance and inductance arising from elements such as transmission lines, bonding wires, and pad capacitance associated with both the driver 120 and the VCSEL device 100. By addressing these parasitic effects, the proposed configuration not only enhances the bandwidth of the VCSEL transmitter but also optimizes its frequency response. Moreover, the driving current of the VCSEL directly influences the peaking behavior and thus the achievable bandwidth. Experimental and simulation results indicate that the present invention provides significant bandwidth improvement across a wide range of operating currents, under both low-current and high-current conditions.

[0038] The inductors 110 within the package of the VCSEL device 100 may be implemented in various physical structures, examples of which are provided below without limitation.

[0039] FIGS. 4A-4C illustrate schematic diagrams of a VCSEL device 400 having inductors integrated into metal layers on opposite sides thereof according to some embodiments of the present invention, in which: FIG. 4A shows a side view of the VCSEL device 400; FIG. 4B shows a top view of the VCSEL device 400; and FIG. 4C shows a bottom view of the VCSEL device 400. The VCSEL device 400 includes a substrate 410, a stacked structure 420, a first metal layer 430, and a second metal layer 432.

[0040] The substrate 410 may include, for example, a semiconductor material such as gallium arsenide (GaAs) , indium phosphide (InP) , or other III-V compound semiconductor materials suitable for VCSEL fabrication. The substrate 410 provides mechanical support for the VCSEL device 400 and serves as part of the electrical conduction path for the VCSEL device 400.

[0041] The stacked structure 420 is disposed over the substrate 410. The stacked structure 420 at least includes an active region 422, which may comprise one or more quantum well layers positioned between a pair of distributed Bragg reflector (DBR) mirrors. In operation of the VCSEL device 400, current injected into the active region 422 stimulates recombination of electrons and holes, generating photons that are amplified between the DBR mirrors to produce vertical emission from the light-emitting side of the VCSEL device 400. The stacked structure 420 may further include additional layers, such as current confinement layers, oxidation layers, and other semiconductor or dielectric layers that facilitate carrier injection, optical confinement, and thermal management.

[0042] The first metal layer 430 is disposed over the stacked structure 420 on a light-emitting side of the VCSEL device 400 (i.e., the top side of the VCSEL device 400 in FIG. 4A) and is patterned to form an inductor, which also provides an anode terminal connection. For example, the anode terminal connection may be implemented through one or more vias formed in a dielectric layer (not illustrated) covering the first metal layer 430. The first metal layer 430 may be patterned with a spiral geometry to realize the inductive function.

[0043] In some embodiments, the first metal layer 430 is physically disposed in direct contact with an uppermost layer of the stacked structure 420, such as a top DBR layer or another semiconductor or dielectric layer forming the top surface of the stacked structure 420, thereby functioning as the P-contact of the VCSEL device 400. In such embodiments, the first metal layer 430 is electrically coupled to the active region 422 through one or more conductive layers within the stacked structure 420, such as doped semiconductor layers or current-spreading layers, to enable injection of drive current into the active region 422 from the anode terminal.

[0044] The second metal layer 432 is disposed on the opposite side of the substrate 410 and is patterned to form another inductor, which also provides a cathode terminal connection. For example, the cathode terminal connection may be implemented through one or more vias formed in a dielectric layer (not illustrated) covering the second metal layer 432. The second metal layer 432 may also be patterned with a spiral geometry.

[0045] In some embodiments, the second metal layer 432 is physically disposed in direct contact with a lower surface of the substrate 410, and is electrically coupled to the active region 422 through one or more conductive pathways within the substrate 410, such as doped semiconductor regions or through-substrate vias formed in the substrate 410, thereby functioning as the N-contact of the VCSEL device 400. In certain implementations, the second metal layer 432 functions as the N-contact of the VCSEL device 400 and is positioned to provide a low-resistance electrical connection to the stacked structure 420 through the substrate 410.

[0046] In various embodiments, the first metal layer 430 and the second metal layer 432 may be formed in various shapes suitable for inductor implementation, such as square, rectangular, circular, or octagonal spiral geometries, or other equivalent configurations. In various embodiments, the first metal layer 430 and the second metal layer 432 may be formed of conductive materials suitable for VCSEL fabrication, such as aluminum (Al) , copper (Cu) , gold (Au) , titanium (Ti) , tungsten (W) , or multilayer stacks thereof (e.g., Ti / Pt / Au, Ti / Al / Ni / Au) , and may optionally include barrier layers, adhesion layers, or plating layers as required by the specific fabrication process.

[0047] In some embodiments, the first metal layer 430 functions as the P-contact of the VCSEL device 400, and the second metal layer 432 functions as the N-contact of the VCSEL device 400. For P-contact applications, the first metal layer 430 may be formed of metal compositions having a higher work function to facilitate low-resistance ohmic contact with p-type semiconductor layers, such as Ti / Pt / Au, AuZn / Au, or other equivalent metallization stacks. For N-contact applications, the second metal layer 432 may be formed of metal compositions suitable for contacting n-type semiconductor layers, such as AuGe / Ni / Au, Ti / Al / Ni / Au, or other equivalent metallization stacks, to achieve low contact resistance and stable electrical performance.

[0048] The first metal layer 430 and the second metal layer 432 may be fabricated using processes such as metal deposition followed by patterning to form the desired geometry (e.g., a spiral profile) . The patterning may be performed by photolithography to define the inductor layout, followed by etching to remove unwanted metal regions, and subsequent cleaning steps to prepare for dielectric deposition or further processing. This patterning process is fully compatible with the process used to form the contact (e.g., P-contact or N-contact) of the VCSEL device 100, thereby allowing the inductors to be implemented without introducing additional metallization process steps beyond those already present in the standard VCSEL fabrication flow.

[0049] The first metal layer 430 and the second metal layer 432 can be implemented using the inherent metal layers of the VCSEL fabrication process and are configured to serve both as electrical terminals and as inductors for inductive peaking to enhance the modulation bandwidth of the VCSEL device 400. As used herein, the term “inherent metal layers of the VCSEL fabrication process” refers to the metal layers originally intended to form the contact (e.g., P-contact or N-contact) of the VCSEL device 100, which, after being patterned, are configured to realize the inductive structures described herein. In other words, the first metal layer 430 and the second metal layer 432 may respectively be regarded as patterned P-contact and patterned N-contact structures.

[0050] In various embodiments, the physical properties of the first metal layer 430 and the second metal layer 432 may be adjusted to achieve desired inductive characteristics and accommodate different design constraints. Such properties may include, but are not limited to, the outer diameter, inner diameter, and number of turns of the patterned spiral; the conductor line width and spacing; the thickness and conductivity of the metal; the overall geometry (e.g., square, rectangular, circular, octagonal, or meander) ; the location and configuration of bridge or crossover structures for routing inner terminals; the thickness and dielectric constant of underlying or overlying dielectric layers which cover the first metal layer 430 and the second metal layer 432.

[0051] Moreover, the physical properties may include the relative position and spacing between the inductors (i.e., the first metal layer 430 and the second metal layer 432) for setting the mutual coupling coefficient, and the symmetry or asymmetry between the two inductors. In this regard, as illustrated in FIG. 4B and FIG. 4C, the first metal layer 430 and the second metal layer 432 are arranged such that, along the Z-direction (i.e., the direction extending vertically through the VCSEL device 400 from the top side to the bottom side) , the two inductors are non-aligned or non-symmetric. In some embodiments, the patterns of the first metal layer 430 and the second metal layer 432 may be adjusted so that they are aligned or symmetric along the Z-direction. As used herein, “aligned or symmetric along the Z-direction” refers to the first metal layer 430 and the second metal layer 432 having identical outlines such that their vertical projections thereof completely overlap each other. For example, when projected onto the substrate 410 or onto another horizontal reference plane in FIG. 4A, the projection contours of the first metal layer 430 and the second metal layer 432 are substantially identical.

[0052] The first metal layer 430 and the second metal layer 432 may have the same or different physical properties, allowing optimization of parameters such as inductance (L) , resistance (R) , quality factor (Q) , self-resonant frequency (SRF) , and mutual coupling (K) in accordance with the intended operating conditions of the VCSEL device 400.

[0053] In some embodiments, fabrication of the VCSEL device 400 may begin with providing the substrate 410 and forming the stacked structure 420 thereon using epitaxial growth processes, such as metal-organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE) , to sequentially deposit the bottom DBR mirror, the active region 422, and the top DBR mirror. After completing the semiconductor layer stack, the first metal layer 430 is deposited on the light-emitting side and patterned into the desired inductor geometry by photolithography and etching, while establishing ohmic contact to the underlying p-type semiconductor layers of the stacked structure 420. Subsequently, the substrate 410 is processed from the opposite side to expose the n-type region, where the second metal layer 432 is deposited and patterned into the second inductor geometry, forming a low-resistance electrical path to the active region 422. Additional dielectric layers may be deposited to provide insulation, followed by via formation to electrically connect the metal layers to external terminals. This fabrication sequence is compatible with standard VCSEL manufacturing flows, without requiring additional metallization steps beyond those used for forming the P-contact and N-contact.

[0054] FIG. 5A and FIG. 5B illustrate schematic diagrams of a VCSEL device 500 having inductors integrated into metal layers on the same side thereof according to some embodiments of the present invention, in which: FIG. 5A shows a side view of the VCSEL device 500; and FIG. 5B shows a top view of the VCSEL device 500. The VCSEL device 500 includes a configuration similar to that of the VCSEL device 400, except that two inductors of the VCSEL device 500 are formed on the same side of the VCSEL device 500. Specifically, the VCSEL device 500 includes a substrate 510, a stacked structure 520 having an active region 522, a first metal layer 530 on the light-emitting side, a second metal layer 532 opposite the first metal layer 530, a dielectric layer 540, at least one conductive via 542, and a third metal layer 544. The components identical to those of the VCSEL device 400 are not described again herein for the sake of brevity.

[0055] The second metal layer 532 is disposed on the opposite side of the substrate 510, in which the second metal layer 532 is implemented as a substantially planar conductive layer rather than a patterned spiral inductor, serving as an electrical contact (e.g., N-contact) for the VCSEL device 500. The dielectric layer 540 covers the second metal layer 532 to provide a bottom insulation for the VCSEL device 500.

[0056] The third metal layer 544 is disposed on the stacked structure 520 and thus is on the light-emitting side, the same as the first metal layer 530. The third metal layer 544 is adjacent to the first metal layer 530 and horizontally separated from the first metal layer 530 by a gap such that the first metal layer 530 and the third metal layer 544 are free from contact with each other.

[0057] Further, the substrate 510 has a recess for accommodating the stacked structure 520 with the active region 522, in which the conductive via 542 is formed adjacent to the recess and extends through the substrate 510 to electrically connect the second metal layer 532 to the third metal layer 544, which is disposed on the same side of the VCSEL device 500 as the first metal layer 530. The VCSEL device 500 may further include an insulation layer 546 disposed between the stacked structure 520 and the third metal layer 544 to provide vertical electrical isolation therebetween. In some embodiments, the VCSEL device 500 may further include an additional lateral insulation layer configured to electrically isolate the substrate 510 from the stacked structure 520 along a sidewall region, thereby preventing undesired electrical conduction paths between the substrate 510 and the stacked structure 520.

[0058] As shown in FIG. 5B, this configuration allows two inductors to be formed within the first metal layer 530 and the third metal layer 544, respectively, positioned side-by-side on the same surface of the VCSEL device 500. The two inductors may each be patterned in a spiral geometry or other equivalent inductor shapes, and may be configured to function as an anode terminal and a cathode terminal, respectively. For example, two vias are connected to the first metal layer 530 and the third metal layer 544, respectively, for serving as the anode terminal and the cathode terminal. This arrangement enables flexible inductor layout design while maintaining electrical connectivity to the P-contact and N-contact of the VCSEL device 500 through the conductive via 542.

[0059] In the embodiment illustrated in FIG. 5B, the first metal layer 530 and the third metal layer 544 have identical outlines. In other embodiments, the patterns of the first metal layer 530 and the third metal layer 544 may be modified to differ in outline shape, size, number of turns, or line width, depending on the desired inductive characteristics and layout constraints.

[0060] In some embodiments, the first metal layer 530 and the third metal layer 544 are fabricated from the same metallization layer. As a result, the first metal layer 530 and the third metal layer 544 may have identical material. In other embodiments, the first metal layer 530 and the third metal layer 544 may respectively function as the P-contact and the N-contact of the VCSEL device 500, in which case different metal compositions may be selected for each to accommodate the work function requirements and contact resistance characteristics associated with their respective semiconductor contact layers.

[0061] Although the embodiment illustrated in FIG. 5A employs a through-substrate via (TSV) structure to route electrical conduction from the second metal layer 532 to the third metal layer 544, other embodiments are not limited thereto. For example, a conductive trace may be formed along the side surface of the substrate 510 to provide electrical connection between the second metal layer 532 and the third metal layer 544.

[0062] FIG. 6 illustrates a schematic diagram of a VCSEL device 600 having inductors integrated into metal layers on the same side thereof according to some embodiments of the present invention. FIG. 6 shows a side view of the VCSEL device 600. Specifically, the VCSEL device 600 includes a substrate 610, a stacked structure 620 having an active region 622, a first metal layer 630, a second metal layer 632, a first dielectric layer 640, a conductive via 642, a third metal layer 644, and a second dielectric layer 650. The components identical to those of the VCSEL device 500 are not described again herein for the sake of brevity.

[0063] The first metal layer 630 and the third metal layer 644 are both disposed on the same side of the stacked structure 620 (i.e., the light-emitting side) but are formed at different heights relative to the stacked structure 620. For example, the first metal layer 630 may be located closer to the top surface of the stacked structure 620, while the third metal layer 644 may be formed above the first metal layer 630 with the second dielectric layer 650 therebetween. The second dielectric layer 650 serves as an insulation layer between the first metal layer 630 and the third metal layer 644. The first metal layer 630 and the third metal layer 644 at different heights may be vertically overlapped along the Z-direction or completely offset from each other along the Z-direction. This configuration allows the inductors implemented in the first metal layer 630 and the third metal layer 644 to be vertically stacked while maintaining electrical isolation, thereby enabling compact inductor placement and potentially influencing the mutual coupling characteristics between the inductors.

[0064] FIG. 7 illustrates a schematic diagram of a VCSEL device 700 having inductors integrated into metal layers on the same side thereof according to some embodiments of the present invention. FIG. 7 shows a layout in which the first metal layer 730 and the third metal layer 744 are disposed on the same surface and arranged in an interleaved manner. Specifically, portions of the conductor pattern of the first metal layer 730 are positioned between portions of the conductor pattern of the third metal layer 744 in a planar view, such that the two patterns partially surround or extend alongside each other without electrical contact. This interleaved arrangement allows the two inductors to occupy a compact footprint while enabling control of the mutual coupling coefficient between them by adjusting the relative spacing and overlapping length of the conductor segments.

[0065] From the above exemplary structures, it can be understood that, by utilizing metal layers necessarily present in a VCSEL structure (e.g., those used for contacts) or metal layers that can be processed continuously within the fabrication chamber, two inductors can be integrated into a VCSEL package. Furthermore, by adopting different structural configurations, the characteristics between the two inductors can be adjusted. As used herein, the term “characteristics adjustment” refers to modifying their physical parameters or their relative positional relationship so as to achieve a desired change in electrical performance, such as inductance value, quality factor (Q) , mutual coupling coefficient (K) , or self-resonant frequency (SRF) .

[0066] FIGS. 8A-8C illustrate graphs for comparative analysis of the frequency responses of VCSEL devices with and without the integration of on-chip inductors within the package. In each graph, curve 800 represents the frequency response of a VCSEL incorporating on-chip inductors, and curve 810 represents the response of a conventional VCSEL without on-chip inductors. Specifically, FIG. 8A illustrates the frequency response under a low-current operating condition, FIG. 8B illustrates the frequency response under a high-current operating condition, and FIG. 8C illustrates the effect of a negative coupling coefficient between the inductors on the achievable bandwidth.

[0067] In FIG. 8A, under low current conditions, the frequency response demonstrates a larger overshoot; while in FIG. 8B, under high current conditions, the overshoot is relatively small. Nevertheless, irrespective of whether the operating current is low or high, the invention consistently achieves a substantial improvement in bandwidth relative to traditional designs, thereby confirming its efficacy in enhancing the performance of the VCSEL transmitter. Additionally, the inductance values and mutual inductance between the inductors must be carefully designed. A positive coupling coefficient is required to enhance the bandwidth. Conversely, a negative coupling coefficient would lead to a reduction in bandwidth, as illustrated in FIG. 8C. This underscores the importance of precise on-chip inductor design to ensure optimal performance.

[0068] FIG. 9 illustrates a schematic diagram of a 1×4 VCSEL array incorporating on-chip inductors in accordance with some embodiments of the present invention. The array configuration includes four VCSEL devices arranged in parallel, each having an anode terminal and a cathode terminal connected in series with a corresponding on-chip inductor, as described in the foregoing embodiments. Such an array arrangement is widely adopted in applications requiring high data throughput and parallel optical channels, such as high-speed optical communication systems and advanced sensing technologies. By enabling multiple VCSEL devices to operate concurrently, the overall system performance and data transmission capacity are significantly enhanced.

[0069] In the present invention, the inductor structures for each VCSEL element in the array may be implemented using the same patterned metal layers described with reference to the VCSEL devices 400, 500, 600, 700, thereby maintaining compatibility with standard VCSEL fabrication processes while providing the inductive peaking effect. A particular design consideration in the array configuration is the reduction of mutual coupling between inductors belonging to different VCSEL elements. By carefully designing the geometry, placement, and routing of the inductors, the mutual inductive interference between adjacent VCSEL channels is minimized. This anti-mutual coupling strategy is essential for maintaining high modulation bandwidth and signal integrity across the entire VCSEL array, ensuring that performance advantages achieved in a single-device configuration are preserved in multi-device implementations.

[0070] FIG. 10 illustrates simulation results comparing the frequency responses of a VCSEL device with and without integrated on-chip inductors. In this example, the VCSEL incorporating the on-chip inductor (i.e., the curve 1002) achieves a -3 dB bandwidth of approximately 32.9 GHz, whereas the conventional VCSEL without the inductor (i.e., the curve 1004) achieves a -3 dB bandwidth of approximately 29.7 GHz. This corresponds to an improvement in bandwidth of about 11%resulting from the inductor integration. These results demonstrate the practical effectiveness of the proposed design in enhancing the modulation bandwidth of the VCSEL device, thereby validating the innovation and applicability of the present invention.

[0071] The integration of metal layers in the present invention is not limited to on-chip implementations; it may alternatively be carried out during packaging of the chip (e.g., redistribution-layer conductors, such as package-level conductor structure, within the package) , so a VCSEL device with one or more on-package / in-package inductor is achieved. Illustrative embodiments are set forth below.

[0072] FIG. 11 illustrates a side view of a VCSEL device 1100 configured with an in-package inductor formed in redistribution layers (RDL) disposed above the chip-side metals. The VCSEL device 1100 includes a substrate 1110, a stacked structure 1120 having an active region, a first metal layer 1130 on the light-emitting side, a second metal layer 1132 on an opposite side of the substrate 1110, a dielectric layer 1140 covering the second metal layer 1132, a conductive via 1142 extending through the substrate 1110, a third metal layer 1144 on the light-emitting side, and an insulation layer 1146 positioned between the stacked structure 1120 and the third metal layer 1144. The stacked structure 1120 generates vertical light emission from the top surface during operation, as indicated by the arrow.

[0073] The first metal layer 1130 and the third metal layer 1144 are disposed on the same side of the stacked structure 1120 and are laterally separated so that they are free from contact with each other. The conductive via 1142 provides an electrical path from the second metal layer 1132 to the third metal layer 1144, thereby routing one device terminal to the top side, while the other terminal is available at the first metal layer 1130. This same-side terminal arrangement corresponds to the configuration previously described with reference to FIG. 5A and FIG. 5B, where a through-substrate via routes the backside contact to a top metal region adjacent to another top metal region. To avoid inconsistency, components that are the same as those previously described or already defined are not repeated here.

[0074] The VCSEL device 1100 further includes a redistribution-layer (RDL) stack 1150 formed over the chip-side metals. The RDL stack 1150 includes RDL vias 1152 and 1156, patterned RDL traces 1154 disposed within an RDL dielectric 1158. In addition, the VCSEL device 1100 further includes surface patterned traces 1160 and 1162 formed on an outer surface of the RDL stack 1150 or on a surface of a package substrate.

[0075] The RDL vias 1152 and 1156 are disposed over the first metal layer 1130 and the third metal layer 1144 to provide electrical connection from the first metal layer 1130 and the third metal layer 1144, respectively, to the selected RDL traces. The RDL dielectric layer 1158 is disposed over the stacked structure and covers the first metal layer 1130, the third metal layer 1144, and the patterned traces 1154. The surface patterned traces 1160 and 1162 are disposed over the RDL dielectric layer 1158. The surface patterned trace 1160 is electrically connected to the first metal layer 1130 through the RDL via 1152 (optionally routed through the patterned RDL traces 1154) . The surface patterned trace 1162 is electrically connected to the third metal layer 1144 through the RDL via 1156 (optionally routed through the patterned RDL traces 1154) . The RDL dielectric 1158 may be implemented as a multilayer composite formed of dielectric materials and configured to provide electrical insulation, passivation, and environmental and mechanical protection for the internal conductor layers. A light-emission window or keep-out region is defined in the RDL dielectric 1158 above the optical aperture to maintain vertical emission from the top side.

[0076] One or more of the patterned RDL traces 1154 and the surface patterned traces 1160 and 1162 are patterned in a spiral geometry and collectively or individually constitute the in-package inductor or on-package inductor. In some embodiments, the patterned RDL traces 1154 are formed with a spiral geometry, thereby providing an in-package inductor disposed within the RDL stack 1150. In some embodiments, one or both of the surface patterned traces 1160 and 1162 are formed with a spiral geometry, thereby providing an on-package inductor disposed on the surface of the package.

[0077] The relationship among the patterned RDL traces 1154 and the surface patterned traces 1160 and 1162 is not limited. For example, the patterned RDL traces 1154 may be implemented as a spiral while the surface patterned traces 1160 and 1162 are implemented as solid routing conductors; alternatively, the patterned RDL traces 1154 may be implemented as a solid routing conductor while one or both of the traces 1160 and 1162 are implemented as spirals. In one embodiment, the patterned RDL traces 1154 and the surface patterned traces 1160 and 1162 are each implemented as spirals and are used individually or in combination to realize one or more inductors.

[0078] The in-package / on-package inductor implemented by any of the patterned RDL traces 1154 and the surface patterned traces 1160 and 1162 is configured to provide inductive peaking for the VCSEL device 1100. When connected in series with the anode or cathode path, the in-package / on-package inductor counteracts parasitic capacitances associated with the device structure and interconnects, thereby improving the modulation bandwidth without altering the optical emission characteristics of the VCSEL device 1100.

[0079] The physical characteristics of the patterned RDL traces 1154 and the surface patterned traces 1160 and 1162 can be selected to achieve desired inductive properties under given design constraints. Example selectable parameters include spiral outer and inner diameters, number of turns, conductor width and spacing, and metal thickness. The spiral geometry may be square, rectangular, circular, or octagonal.

[0080] The dielectric thickness in the RDL stack 1150, the spacing to underlying chip-side metals 1130 and 1144, and the lateral separation among the patterned RDL traces 1154 and the surface patterned traces 1160 and 1162 may be adjusted to tune resistance, quality factor, and self-resonant frequency.

[0081] Multiple RDL metal levels may be employed so that spiral segments in the patterned RDL traces 1154 and the surface patterned traces 1160 and 1162 are vertically stacked or laterally interleaved. This arrangement allows adjustment of mutual coupling and footprint while maintaining electrical isolation, analogous to the multi-level arrangements described for on-chip metals in earlier embodiments.

[0082] FIG. 12 illustrates a side view of a VCSEL device 1200 configured with an in-package inductor implemented in RDL formed during packaging beneath the chip structure. The VCSEL device 1200 includes a substrate 1210, a stacked structure 1220 having an active region and configured to emit light from the top surface, a first metal layer 1230 on the light-emitting side, a protection layer 1231 over the first metal layer 1230, a second metal layer 1232, a conductive via 1242 extending along a side region, an insulation layer 1244 providing sidewall isolation, and a conductive via 1246 that routes a device terminal toward the package side.

[0083] The VCSEL device 1200 further includes a RDL stack 1250 and solder balls 1260. The RDL stack 1250 is disposed beneath the chip structure and provides an in-package structure. The RDL stack 1250 includes RDL vias 1251 and 1254, patterned RDL traces 1252, and an RDL dielectric layer 1256. External electrical terminals may be provided by the solder balls 1260 coupled to pads of the RDL stack 1250. In some embodiments, the patterned RDL traces 1252 are formed in a spiral geometry within the RDL dielectric 1256 and function as one or more in-package inductors.

[0084] As used here, “in-package” denotes structures formed in the RDL or package substrate during the packaging process rather than in the VCSEL wafer process. The physical characteristics of the in-package spiral traces 1252 (outer / inner diameters, number of turns, conductor width and spacing, and metal thickness) are selected to meet target inductive properties. The spiral geometry may be square, rectangular, circular, or octagonal. The thickness and material composition of the RDL dielectric 1256 are selected to provide the desired dielectric constant, loss tangent, breakdown strength, and mechanical protection for internal conductor layers. A light-emission keep-out region may be defined in the top protection region so that vertical emission from the stacked structure 1220 is maintained.

[0085] In conclusion, the present invention provides a fundamentally different approach from existing techniques and patents aimed at enhancing the bandwidth of VCSEL transmitters. Conventional solutions generally rely on either device-level modifications, such as optimizing quantum well structures for improved intrinsic bandwidth, or driver-level compensation, such as employing external circuitry to offset bandwidth limitations. While effective in certain cases, these approaches often require complex fabrication steps, introduce additional circuit area, and increase overall system power consumption.

[0086] In contrast, the invention achieves bandwidth enhancement by integrating inductors directly into the VCSEL package through the use of metal layers inherently available in the VCSEL fabrication process. This integration offers multiple advantages, including: (i) no increase in fabrication process complexity, since no additional metallization steps or exotic materials are required; (ii) significant bandwidth improvement without modifications to the quantum well structure or reliance on complex driver circuitry; (iii) no increase in overall footprint, as the inductors are implemented within the VCSEL package; (iv) simplified system design due to the elimination of driver-level compensation requirements; and (v) improved area efficiency by vertically stacking the inductors with the VCSEL chip, as opposed to using discrete inductive components in the driver stage. Collectively, these features make the present invention a practical, efficient, and scalable solution for high-speed optical interconnects and related applications.

[0087] Spatial references such as “on, ” “above, ” “below, ” and similar terms are defined relative to a component or plane as shown in the figure. These terms are for illustration only and do not limit the actual arrangement, provided the described embodiments retain their intended benefits.

[0088] It should be noted that while various structures are depicted as approximately rectangular in the illustrations, their actual shapes may differ in practice due to fabrication conditions. These shapes may include curves, rounded edges, or variations in thickness. The use of straight lines and right angles in the figures is merely a representational convenience for depicting layers and features.

[0089] In this disclosure, the terms “a, ” “an, ” and “the” should be interpreted to include both singular and plural forms unless explicitly specified otherwise by the context. Additionally, when describing embodiments, a component positioned “on” or “over” another component can refer to cases where the two components are directly in contact or where one or more intermediate components are situated between them.

[0090] The foregoing description of the present invention has been provided for the purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise forms disclosed. Many modifications and variations will be apparent to the practitioner skilled in the art.

[0091] The embodiments were chosen and described in order to best explain the principles of the invention and its practical application, thereby enabling others skilled in the art to understand the invention for various embodiments and with various modifications that are suited to the particular use contemplated.

Claims

1.A vertical-cavity surface-emitting laser (VCSEL) device, comprising:a substrate;a stacked structure disposed over the substrate and having an active region;a first metal layer disposed on a light-emitting side of the stacked structure, wherein the first metal layer is patterned to form a first inductor and configured to provide an anode terminal connection, and wherein the first metal layer is electrically coupled to the active region of the stacked structure to enable injection of drive current into the active region from the anode terminal connection; anda second metal layer patterned to form a second inductor and configured to provide a cathode terminal connection, wherein the first metal layer and the second metal layer are separated from each other, and wherein the second metal layer is electrically coupled to the active region of the stacked structure to enable extraction of drive current from the active region to the cathode terminal connection.2.The VCSEL device of claim 1, wherein the second metal layer is disposed beneath the substrate and opposite the first metal layer such that the first inductor and the second inductor are located on opposite sides of the stacked structure.3.The VCSEL device of claim 2, wherein the first inductor and the second inductor serve as P-contact and N-contact for the VCSEL device, respectively.4.The VCSEL device of claim 3, wherein the first inductor makes contact with the stacked structure, and the second inductor makes contact with the substrate.5.The VCSEL device of claim 2, wherein the first inductor and the second inductor are vertically offset from each other along a Z-direction through the substrate and the stacked structure.6.The VCSEL device of claim 1, wherein the second metal layer is disposed on the light-emitting side of the stacked structure such that the first inductor and the second inductor are located on the same side of the stacked structure.7.The VCSEL device of claim 6, wherein the first inductor and the second inductor on the light-emitting side of the stacked structure are horizontally separated from each other by a gap such that the first inductor and the second inductor are free from contact with each other.8.The VCSEL device of claim 6, further comprising:a third metal layer beneath the substrate; anda conductive via extending through the substrate to electrically connect the third metal layer to the second metal layer.9.The VCSEL device of claim 6, wherein the first inductor and the second inductor are disposed on the same side of the stacked structure at different vertical levels.10.The VCSEL device of claim 6, wherein the first inductor and the second inductor are disposed on the same side of the stacked structure and have interleaved conductor patterns.11.The VCSEL device of claim 1, wherein the first metal layer is patterned in a spiral geometry selected from a group of square, rectangular, circular, and octagonal shapes to implement the first inductor.12.The VCSEL device of claim 11, wherein the second metal layer is patterned in a spiral geometry selected from a group of square, rectangular, circular, and octagonal shapes to implement the second inductor.13.The VCSEL device of claim 12, wherein the first metal layer and the second metal layer have the same shape profile.14.A vertical-cavity surface-emitting laser (VCSEL) array incorporating on-chip inductors, comprising:a plurality of the VCSEL devices according to claim 1, arranged in parallel, each having an anode terminal and a cathode terminal connected in series with a corresponding on-chip inductor.15.A method of fabricating a vertical-cavity surface-emitting laser (VCSEL) device, comprising:forming a stacked structure having an active region over a substrate;depositing a first metal layer on a light-emitting side of the stacked structure;patterning the first metal layer into a first inductor geometry by photolithography and etching, wherein the first metal layer is configured to provide an anode terminal connection and to establish ohmic contact with p-type semiconductor layers of the stacked structure to enable injection of drive current into the active region from the anode terminal connection;depositing a second metal layer on an opposite side of the substrate; andpatterning the second metal layer into a second inductor geometry, wherein the second metal layer is configured to provide a cathode terminal connection and to establish an electrical path to the active region to enable extraction of drive current from the active region to the cathode terminal connection;wherein the depositing and patterning of the first metal layer and the second metal layer are performed using metallization steps compatible with those used for forming a P-contact and an N-contact of the VCSEL device.16.A vertical-cavity surface-emitting laser (VCSEL) device, comprising:a substrate;a stacked structure disposed over the substrate and configured to emit light from a top side;a first metal layer disposed on the top side of the stacked structure and configured to provide a first device terminal;a second metal layer deposed on the substrate opposite the first metal layer and configured to provide a second device terminal; anda redistribution-layer stack with a package-level conductor structure electrically coupling to the first metal layer and the second metal layer, wherein the package-level conductor structure comprises one or more patterned traces, wherein at least one of the patterned traces is patterned to provide an inductive element electrically connected to the first device terminal in series or to the second device terminal in series.17.The VCSEL device of claim 16, wherein the inductive element is implemented by a patterned trace disposed within a redistribution-layer dielectric of the redistribution layer stack as an in-package inductor.18.The VCSEL device of claim 17, further comprising:a surface patterned trace formed on an outer surface of the redistribution-layer stack and patterned to provide an inductive element at a top surface of the redistribution-layer dielectric.19.The VCSEL device of claim 18, wherein the package-level conductor structure comprises a plurality of spiral traces stacked in different metal levels or laterally interleaved.

Images