Display panel and display apparatus

Abstract

A display panel includes a display area, and a peripheral area. In one or more first regions, the peripheral area includes a pad area having a plurality of pads for connecting to an integrated circuit, and a fanout area having a plurality of fanout lines. The plurality of fanout lines connect a plurality of signal lines in the display area to the plurality of pads in the pad area. In one or more second regions, the peripheral area includes a scan circuit configured to provide control signals to the display area. The display panel further includes a plurality of connecting lines connecting the scan circuit to the pad area. The plurality of connecting lines include a plurality of first connecting lines at least partially in the display area, and a plurality of second connecting lines in the peripheral area and at least partially in the one or more second regions.

Description

DISPLAY PANEL AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a display panel and a display apparatus.BACKGROUND

[0002] Display products, including smartphones and other electronic devices, are increasingly adopting narrow-border and even borderless designs, driven by the demand for improved aesthetics and maximized screen-to-body ratios. Achieving a narrow-border design requires reducing the bottom border, which often houses multiple essential circuit lines needed for display operation. Modern display technologies, such as Gate on Array (GOA) and Fanout-in-Panel (FIP) , have integrated routing solutions that minimize the physical space required for these circuit lines, helping to optimize the layout while maintaining display functionality and enhancing visual appeal.SUMMARY

[0003] In one aspect, the present disclosure provides a display panel, comprising a display area, and a peripheral area outside of the display area; wherein, in one or more first regions, the peripheral area comprises a pad area having a plurality of pads for connecting to an integrated circuit, and a fanout area having a plurality of fanout lines; wherein the plurality of fanout lines connect a plurality of signal lines in the display area to the plurality of pads in the pad area; wherein, in one or more second regions, the peripheral area includes a scan circuit configured to provide control signals to the display area; wherein the display panel further comprises a plurality of connecting lines connecting the scan circuit to the pad area; and the plurality of connecting lines comprise a plurality of first connecting lines at least partially in the display area, and a plurality of second connecting lines in the peripheral area and at least partially in the one or more second regions.

[0004] Optionally, the fanout area is limited in the one or more first regions; and the plurality of fanout lines are absent in the one or more second regions.

[0005] Optionally, the plurality of connecting lines are partially in the one or more first regions, and partially in the one or more second regions.

[0006] Optionally, in the display area, comprising a plurality of data lines; a plurality of first power supply lines; a plurality of second power supply lines; a plurality of first in-panel fanout lines; a plurality of second in-panel fanout lines; a plurality of first in-panel connecting lines; and a plurality of second in-panel connecting lines.

[0007] Optionally, a respective first connecting line of the plurality of first connecting lines comprises a respective first in-panel fanout line of the plurality of first in-panel fanout lines and a respective second in-panel connecting line of the plurality of second in-panel connecting lines.

[0008] Optionally, the respective first in-panel fanout line is connected to the respective second in-panel connecting line through a fourth via.

[0009] Optionally, the display panel further comprises a plurality of peripheral connecting lines in the peripheral area; wherein the respective first connecting line further comprises a respective peripheral connecting line of the plurality of peripheral connecting lines.

[0010] Optionally, the respective first in-panel fanout line is connected to the respective peripheral connecting line through a fifth via.

[0011] Optionally, a data line of the plurality of data lines is connected to a second in-panel fanout line of the plurality of second in-panel fanout lines; the second in-panel fanout line is connected to a first in-panel fanout line of the plurality of first in-panel fanout lines; and the first in-panel fanout line is connected to a fanout line of a plurality of fanout lines in the peripheral area.

[0012] Optionally, the data line is connected to the second in-panel fanout line through a first via; the second in-panel fanout line is connected to the first in-panel fanout line through a second via; and the plurality of second in-panel fanout lines, the first via, and the second via are in an in-panel fanout line area.

[0013] Optionally, a first power supply line of the plurality of first power supply lines is connected to a second power supply line of the plurality of second power supply lines; wherein the first power supply line is connected to the second power supply line through a third via.

[0014] Optionally, the display panel further comprises a peripheral power supply line in the peripheral area; wherein the plurality of second power supply lines are connected to the peripheral power supply line.

[0015] Optionally, an orthographic projection of at least one first in-panel connecting line of the plurality of first in-panel connecting lines on a base substrate at least partially overlaps with an orthographic projection of at least one second in-panel connecting line of the plurality of second in-panel connecting lines on the base substrate.

[0016] Optionally, an orthographic projection of at least one second in-panel connecting line of the plurality of second in-panel connecting lines on a base substrate at least partially overlaps with an orthographic projection of at least one first in-panel connecting line of the plurality of first in-panel connecting lines on the base substrate.

[0017] Optionally, an orthographic projection of a respective first in-panel connecting line of the plurality of first in-panel connecting lines on a base substrate is non-overlapping with an orthographic projection of the plurality of second in-panel connecting lines other than a second in-panel connecting line connected to the respective first in-panel connecting line on the base substrate; and an orthographic projection of a respective second in-panel connecting line of the plurality of second in-panel connecting lines on the base substrate is non-overlapping with an orthographic projection of the plurality of first in-panel connecting lines other than a first in-panel connecting line connected to the respective second in-panel connecting line on the base substrate.

[0018] Optionally, the plurality of first connecting lines comprise one or more of a first reference signal line, a second reference signal line, a start signal line, and an output signal line.

[0019] Optionally, the plurality of first connecting lines comprise one or more clock signal lines.

[0020] Optionally, in the peripheral area, further comprising a plurality of fanout lines; wherein the plurality of fanout lines comprise a plurality of first fanout lines and a plurality of second fanout lines alternately arranged; and the plurality of first fanout lines and the plurality of second fanout lines are in different layers.

[0021] Optionally, the plurality of data lines, the plurality of first in-panel fanout lines, the plurality of first in-panel connecting lines, and the plurality of first power supply lines extend along a first direction; and the plurality of second in-panel fanout lines, the plurality of second in-panel connecting lines, and the plurality of second power supply lines extend along a second direction; and the first direction and the second direction are different from each other.

[0022] In another aspect, the present disclosure provides a display apparatus, comprising the display panel described herein, and one or more integrated circuits connected to the display panel. BRIEF DESCRIPTION OF THE FIGURES

[0023] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0024] FIG. 1 is a schematic diagram illustrating the structure of a portion of a related display panel.

[0025] FIG. 2 is a schematic diagram illustrating the structure of a portion of a related display panel.

[0026] FIG. 3 is a schematic diagram illustrating the structure of a portion of a related display panel.

[0027] FIG. 4 is a schematic diagram illustrating the structure of a portion of a related display panel.

[0028] FIG. 5 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure.

[0029] FIG. 6 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure.

[0030] FIG. 7 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure.

[0031] FIG. 8 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure.

[0032] FIG. 9 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure.

[0033] FIG. 10 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure.

[0034] FIG. 11 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0035] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0036] The display products, such as smartphones, are moving towards narrow-border or even borderless designs. Currently, the common technique for narrowing the bottom border is Fanout-in-Panel (FIP) , which connects part of the data lines to the target subpixels through FIP insert lines in the display area, significantly reducing the bottom border.

[0037] FIG. 1 is a schematic diagram illustrating the structure of a portion of a related display panel. FIG. 1 illustrates a display panel that does not have FIP routing. Referring to FIG. 1, the display panel in some embodiments includes a display area DA, and a peripheral area outside of the display area DA. In one or more first regions R1, the peripheral area includes a pad area PAD having a plurality of pads PD for connecting to an integrated circuit. In one or more first regions R1, the peripheral area further includes at least a portion of a fanout area FOA having a plurality of fanout lines. The plurality of fanout lines connect a plurality of signal lines (e.g., a plurality of data lines) in the display area DA to the plurality of pads PD in the pad area PAD. In one or more second regions R2, the peripheral area includes a scan circuit SC (e.g., a gate on array) configured to provide control signals to the display area DA (e.g., gate signals to gate lines in the display area DA) . In one or more second regions R2, the peripheral area further includes a plurality of connecting lines CL connecting the scan circuit to the pad area PAD. The fanout area FOA in some embodiments is partially in the one or more first regions R1, and partially in the one or more second regions R2. The plurality of connecting lines CL in some embodiments are partially in the one or more first regions R1, and partially in the one or more second regions R2.

[0038] In a display panel that does not have FIP routing, the one or more second regions R2 include both the plurality of fanout lines and the plurality of connecting lines CL. The plurality of fanout lines may be fanout lines alternately in a first conductive layer and a second conductive layer. The plurality of connecting lines CL may be lines in a first conductive layer, a second conductive layer, and a third conductive layer. The layout of the plurality of fanout lines and the plurality of connecting lines CL in the display panel that does not have FIP routing results in a wider bottom border (e.g., the area from the display area DA to the pad area PAD) .

[0039] FIG. 2 is a schematic diagram illustrating the structure of a portion of a related display panel. FIG. 2 illustrate a display panel that has FIP routing. Referring to FIG. 2, the display panel in some embodiments includes a display area DA, and a peripheral area outside of the display area DA. In one or more first regions R1, the peripheral area includes a pad area PAD having a plurality of pads PD for connecting to an integrated circuit. In one or more first regions R1, the peripheral area further includes at least a portion of a fanout area FOA having a plurality of fanout lines. The plurality of fanout lines connect a plurality of signal lines (e.g., a plurality of data lines) in the display area DA to the plurality of pads PD in the pad area PAD. In one or more second regions R2, the peripheral area includes a scan circuit SC (e.g., a gate on array) configured to provide control signals to the display area DA (e.g., gate signals to gate lines in the display area DA) . In one or more second regions R2, the peripheral area further includes a plurality of connecting lines CL connecting the scan circuit SC to the pad area PAD. The fanout area FOA (e.g., the plurality of fanout lines) in some embodiments is limited in the one or more first regions R1. The plurality of fanout lines are absent in the one or more second regions R2. The plurality of connecting lines CL in some embodiments are partially in the one or more first regions R1, and partially in the one or more second regions R2.

[0040] In a display panel that only has FIP routing, the one or more second regions R2 include only the plurality of connecting lines CL, but not the plurality of fanout lines. The layout of the plurality of fanout lines and the plurality of connecting lines CL in the display panel that has FIP routing results in a smaller bottom border (e.g., the area from the display area DA to the pad area PAD) . The plurality of fanout lines may be fanout lines alternately in a first conductive layer and a second conductive layer. The plurality of connecting lines CL may be lines in a first conductive layer, a second conductive layer, and a third conductive layer.

[0041] FIG. 3 is a schematic diagram illustrating the structure of a portion of a related display panel. FIG. 4 is a schematic diagram illustrating the structure of a portion of a related display panel. Referring to FIG. 3 and FIG. 4, the display panel in some embodiments includes, in the display area DA, a plurality of data lines DL, a plurality of first power supply lines Vss1, a plurality of second power supply lines Vss2, a plurality of first in-panel fanout lines FIPL1, and a plurality of second in-panel fanout lines FIPL2.

[0042] The display panel in some embodiments includes, in the peripheral area, a plurality of fanout lines FOL. In some embodiments, the plurality of fanout lines FOL include a plurality of first fanout lines FOL1 and a plurality of second fanout lines FOL2 alternately arranged. The plurality of first fanout lines FOL1 and the plurality of second fanout lines FOL2 are in different layers. In one example, the plurality of first fanout lines FOL1 are in a first conductive layer, and the plurality of second fanout lines FOL2 are in a second conductive layer.

[0043] In some embodiments, the plurality of data lines DL, the plurality of first in-panel fanout lines FIPL1, and the plurality of first power supply lines Vss1 extend along a first direction DR1. In some embodiments, the plurality of second in-panel fanout lines FIPL2 and the plurality of second power supply lines Vss2 extend along a second direction DR2.

[0044] In some embodiments, the plurality of data lines DL, the plurality of first in-panel fanout lines FIPL1, and the plurality of first power supply lines Vss1 are in a fifth conductive layer. In some embodiments, the plurality of second in-panel fanout lines FIPL2 and the plurality of second power supply lines Vss2 are in a fourth conductive layer.

[0045] As discussed above, fanout lines are absent in the one or more second regions R2. Instead, the display panel utilizes in-panel fanout lines (e.g., the plurality of first in-panel fanout lines FIPL1, and the plurality of second in-panel fanout lines FIPL2) for connecting corresponding data lines to fanout lines in the one or more first regions R1.

[0046] In some embodiments, a data line of the plurality of data lines DL is connected to a second in-panel fanout line of the plurality of second in-panel fanout lines FIPL2, the second in-panel fanout line is connected to a first in-panel fanout line of the plurality of first in-panel fanout lines FIPL1, the first in-panel fanout line is connected to a fanout line of the plurality of fanout lines FOL in the peripheral area. Optionally, the data line is connected to the second in-panel fanout line through a first via v1, the second in-panel fanout line is connected to the first in-panel fanout line through a second via v2. As shown in FIG. 3, the plurality of second in-panel fanout lines FIPL2, the first via v1, and the second via v2 are in an in-panel fanout line area FIPA.

[0047] In some embodiments, a first power supply line of the plurality of first power supply lines Vss1 is connected to a second power supply line of the plurality of second power supply lines Vss2. Optionally, the first power supply line is connected to the second power supply line through a third via v3.

[0048] In some embodiments, the display panel further includes a peripheral power supply line PVss in the peripheral area. The plurality of second power supply lines Vss2 are connected to the peripheral power supply line PVss.

[0049] The present disclosure provides, inter alia, a display panel and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a display panel. In some embodiments, the display panel includes a display area, and a peripheral area outside of the display area. Optionally, in one or more first regions, the peripheral area comprises a pad area having a plurality of pads for connecting to an integrated circuit, and a fanout area having a plurality of fanout lines. Optionally, the plurality of fanout lines connect a plurality of signal lines in the display area to the plurality of pads in the pad area. Optionally, in one or more second regions, the peripheral area includes a scan circuit configured to provide control signals to the display area. Optionally, the display panel further comprises a plurality of connecting lines connecting the scan circuit to the pad area. Optionally, the plurality of connecting lines comprise a plurality of first connecting lines at least partially in the display area, and a plurality of second connecting lines in the peripheral area and at least partially in the one or more second regions.

[0050] FIG. 5 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure. Referring to FIG. 5, the display panel in some embodiments includes a display area DA, and a peripheral area outside of the display area DA. In one or more first regions R1, the peripheral area includes a pad area PAD having a plurality of pads PD for connecting to an integrated circuit. In one or more first regions R1, the peripheral area further includes a fanout area FOA having a plurality of fanout lines. The plurality of fanout lines connect a plurality of signal lines (e.g., a plurality of data lines) in the display area DA to the plurality of pads PD in the pad area PAD. In one or more second regions R2, the peripheral area includes a scan circuit SC (e.g., a gate on array) configured to provide control signals to the display area DA (e.g., gate signals to gate lines in the display area DA) .

[0051] As used herein, the term “display area” refers to an area of the display panel where image is actually displayed. Optionally, the display area may include both a subpixel region and an inter-subpixel region. A subpixel region refers to a light emission region of a subpixel, such as a region corresponding to a pixel electrode in a liquid crystal display or a region corresponding to a light emissive layer in an organic light emitting display. An inter-subpixel region refers to a region between adjacent subpixel regions, such as a region corresponding to a black matrix in a liquid crystal display or a region corresponding to a pixel definition layer in an organic light emitting display. Optionally, the inter-subpixel region is a region between adjacent subpixel regions in a same pixel. Optionally, the inter-subpixel region is a region between two adjacent subpixel regions from two adjacent pixels.

[0052] As used herein the term “peripheral area” refers to an area of a display panel where various circuits and wires are provided to transmit signals to the display substrate. To increase the transparency of the display apparatus, non-transparent or opaque components of the display apparatus (e.g., battery, printed circuit board, metal frame) , can be disposed in the peripheral area rather than in the display areas.

[0053] In some embodiments, the display panel further includes a plurality of connecting lines connecting the scan circuit SC to the pad area PAD. The plurality of connecting lines include a plurality of first connecting lines CL1 at least partially in the display area DA, and a plurality of second connecting lines CL2 in the peripheral area and at least partially in the one or more second regions R2.

[0054] The fanout area FOA (e.g., the plurality of fanout lines) in some embodiments is limited in the one or more first regions R1. The plurality of fanout lines are absent in the one or more second regions R2. The plurality of connecting lines CL in some embodiments are partially in the one or more first regions R1, and partially in the one or more second regions R2.

[0055] In the display panel according to present disclosure, the one or more second regions R2 include only the plurality of connecting lines CL, but not the plurality of fanout lines. The layout of the plurality of fanout lines and the plurality of connecting lines CL in the display panel that has FIP routing results in a smaller bottom border (e.g., the area from the display area DA to the pad area PAD) . The plurality of fanout lines may be fanout lines alternately in a first conductive layer and a second conductive layer. The plurality of connecting lines CL may be lines in a first conductive layer, a second conductive layer, and a third conductive layer.

[0056] In the display panel according to present disclosure, at least a portion of the plurality of connecting lines are in the display area DA. For example, the plurality of first connecting lines CL1 are at least partially in the display area DA. This structure further reduces the bottom border (e.g., the area from the display area DA to the pad area PAD) of the display panel.

[0057] FIG. 6 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure. FIG. 7 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure. FIG. 7 shows a left corner of a display panel. Referring to FIG. 5 to FIG. 7, the display panel in some embodiments includes, in the display area DA, a plurality of data lines DL, a plurality of first power supply lines Vss1, a plurality of second power supply lines Vss2, a plurality of first in-panel fanout lines FIPL1, a plurality of second in-panel fanout lines FIPL2, a plurality of first in-panel connecting lines CINPL1, and a plurality of second in-panel connecting lines CINPL2.

[0058] The display panel in some embodiments includes, in the peripheral area, a plurality of fanout lines FOL. In some embodiments, the plurality of fanout lines FOL include a plurality of first fanout lines FOL1 and a plurality of second fanout lines FOL2 alternately arranged. The plurality of first fanout lines FOL1 and the plurality of second fanout lines FOL2 are in different layers. In one example, the plurality of first fanout lines FOL1 are in a first conductive layer, and the plurality of second fanout lines FOL2 are in a second conductive layer.

[0059] In some embodiments, the plurality of data lines DL, the plurality of first in-panel fanout lines FIPL1, the plurality of first in-panel connecting lines CINPL1, and the plurality of first power supply lines Vss1 extend along a first direction DR1. In some embodiments, the plurality of second in-panel fanout lines FIPL2, plurality of second in-panel connecting lines CINPL2, and the plurality of second power supply lines Vss2 extend along a second direction DR2. The first direction DR1 and the second direction DR2 are different from each other. The first direction DR1 and the second direction DR2 intersect each other. In one particular example, the first direction DR1 and the second direction DR2 are perpendicular to each other.

[0060] In some embodiments, the plurality of data lines DL, the plurality of first in-panel fanout lines FIPL1, the plurality of first in-panel connecting lines CINPL1, and the plurality of first power supply lines Vss1 are in a fifth conductive layer. In some embodiments, the plurality of second in-panel fanout lines FIPL2, the plurality of second in-panel connecting lines CINPL2, and the plurality of second power supply lines Vss2 are in a fourth conductive layer. The fifth conductive layer is on a side of the fourth conductive layer away from a base substrate.

[0061] As discussed above, fanout lines are absent in the one or more second regions R2. Instead, the display panel utilizes in-panel fanout lines (e.g., the plurality of first in-panel fanout lines FIPL1, and the plurality of second in-panel fanout lines FIPL2) for connecting corresponding data lines to fanout lines in the one or more first regions R1.

[0062] In some embodiments, a data line of the plurality of data lines DL is connected to a second in-panel fanout line of the plurality of second in-panel fanout lines FIPL2, the second in-panel fanout line is connected to a first in-panel fanout line of the plurality of first in-panel fanout lines FIPL1, the first in-panel fanout line is connected to a fanout line of the plurality of fanout lines FOL in the peripheral area. Optionally, the data line is connected to the second in-panel fanout line through a first via v1, the second in-panel fanout line is connected to the first in-panel fanout line through a second via v2. As shown in FIG. 3, the plurality of second in-panel fanout lines FIPL2, the first via v1, and the second via v2 are in an in-panel fanout line area FIPA.

[0063] In some embodiments, a first power supply line of the plurality of first power supply lines Vss1 is connected to a second power supply line of the plurality of second power supply lines Vss2. Optionally, the first power supply line is connected to the second power supply line through a third via v3.

[0064] In some embodiments, the display panel further includes a peripheral power supply line PVss in the peripheral area. The plurality of second power supply lines Vss2 are connected to the peripheral power supply line PVss.

[0065] In some embodiments, a respective first connecting line of the plurality of first connecting lines CL1 includes a respective first in-panel fanout line of the plurality of first in-panel fanout lines FIPL1 and a respective second in-panel connecting line of the plurality of second in-panel connecting lines CINPL2.

[0066] In some embodiments, the respective first in-panel fanout line is connected to the respective second in-panel connecting line through a fourth via v4.

[0067] In some embodiments, the display panel includes, in the peripheral area, a plurality of peripheral connecting lines PCL. In some embodiments, the respective first connecting line of the plurality of first connecting lines CL1 further includes a respective peripheral connecting line of the plurality of peripheral connecting lines PCL. In some embodiments, the respective first in-panel fanout line is connected to the respective peripheral connecting line through a fifth via v5.

[0068] FIG. 8 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure. FIG. 8 shows a right corner of a display panel. Referring to FIG. 5, FIG. 6, and FIG. 8, the display panel in some embodiments includes, in the display area DA, a plurality of data lines DL, a plurality of first power supply lines Vss1, a plurality of second power supply lines Vss2, a plurality of first in-panel fanout lines FIPL1, a plurality of second in-panel fanout lines FIPL2, a plurality of first in-panel connecting lines CINPL1, and a plurality of second in-panel connecting lines CINPL2.

[0069] The display panel in some embodiments includes, in the peripheral area, a plurality of fanout lines FOL. In some embodiments, the plurality of fanout lines FOL include a plurality of first fanout lines FOL1 and a plurality of second fanout lines FOL2 alternately arranged. The plurality of first fanout lines FOL1 and the plurality of second fanout lines FOL2 are in different layers. In one example, the plurality of first fanout lines FOL1 are in a first conductive layer, and the plurality of second fanout lines FOL2 are in a second conductive layer.

[0070] In some embodiments, the plurality of data lines DL, the plurality of first in-panel fanout lines FIPL1, the plurality of first in-panel connecting lines CINPL1, and the plurality of first power supply lines Vss1 extend along a first direction DR1. In some embodiments, the plurality of second in-panel fanout lines FIPL2, plurality of second in-panel connecting lines CINPL2, and the plurality of second power supply lines Vss2 extend along a second direction DR2.

[0071] In some embodiments, the plurality of data lines DL, the plurality of first in-panel fanout lines FIPL1, the plurality of first in-panel connecting lines CINPL1, and the plurality of first power supply lines Vss1 are in a fifth conductive layer. In some embodiments, the plurality of second in-panel fanout lines FIPL2, the plurality of second in-panel connecting lines CINPL2, and the plurality of second power supply lines Vss2 are in a fourth conductive layer. The fifth conductive layer is on a side of the fourth conductive layer away from a base substrate.

[0072] As discussed above, fanout lines are absent in the one or more second regions R2. Instead, the display panel utilizes in-panel fanout lines (e.g., the plurality of first in-panel fanout lines FIPL1, and the plurality of second in-panel fanout lines FIPL2) for connecting corresponding data lines to fanout lines in the one or more first regions R1.

[0073] In some embodiments, a data line of the plurality of data lines DL is connected to a second in-panel fanout line of the plurality of second in-panel fanout lines FIPL2, the second in-panel fanout line is connected to a first in-panel fanout line of the plurality of first in-panel fanout lines FIPL1, the first in-panel fanout line is connected to a fanout line of the plurality of fanout lines FOL in the peripheral area. Optionally, the data line is connected to the second in-panel fanout line through a first via v1, the second in-panel fanout line is connected to the first in-panel fanout line through a second via v2. As shown in FIG. 3, the plurality of second in-panel fanout lines FIPL2, the first via v1, and the second via v2 are in an in-panel fanout line area FIPA.

[0074] In some embodiments, a first power supply line of the plurality of first power supply lines Vss1 is connected to a second power supply line of the plurality of second power supply lines Vss2. Optionally, the first power supply line is connected to the second power supply line through a third via v3.

[0075] In some embodiments, the display panel further includes a peripheral power supply line PVss in the peripheral area. The plurality of second power supply lines Vss2 are connected to the peripheral power supply line PVss.

[0076] In some embodiments, a respective first connecting line of the plurality of first connecting lines CL1 includes a respective first in-panel fanout line of the plurality of first in-panel fanout lines FIPL1 and a respective second in-panel connecting line of the plurality of second in-panel connecting lines CINPL2.

[0077] In some embodiments, the respective first in-panel fanout line is connected to the respective second in-panel connecting line through a fourth via v4.

[0078] In some embodiments, the display panel includes, in the peripheral area, a plurality of peripheral connecting lines PCL. In some embodiments, the respective first connecting line of the plurality of first connecting lines CL1 further includes a respective peripheral connecting line of the plurality of peripheral connecting lines PCL. In some embodiments, the respective first in-panel fanout line is connected to the respective peripheral connecting line through a fifth via v5.

[0079] Referring to FIG. 6 to FIG. 8, in some embodiments, an orthographic projection of at least one first in-panel connecting line of the plurality of first in-panel connecting lines CINPL1 on a base substrate at least partially overlaps with an orthographic projection of at least one second in-panel connecting line of the plurality of second in-panel connecting lines CINPL2 on the base substrate. In some embodiments, an orthographic projection of at least one second in-panel connecting line of the plurality of second in-panel connecting lines CINPL2 on a base substrate at least partially overlaps with an orthographic projection of at least one first in-panel connecting line of the plurality of first in-panel connecting lines CINPL1 on the base substrate.

[0080] FIG. 9 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure. FIG. 10 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure. FIG. 10 shows a left corner of a display panel. Referring to FIG. 5, FIG. 9, and FIG. 10, the display panel in some embodiments includes, in the display area DA, a plurality of data lines DL, a plurality of first power supply lines Vss1, a plurality of second power supply lines Vss2, a plurality of first in-panel fanout lines FIPL1, a plurality of second in-panel fanout lines FIPL2, a plurality of first in-panel connecting lines CINPL1, and a plurality of second in-panel connecting lines CINPL2.

[0081] The display panel in some embodiments includes, in the peripheral area, a plurality of fanout lines FOL. In some embodiments, the plurality of fanout lines FOL include a plurality of first fanout lines FOL1 and a plurality of second fanout lines FOL2 alternately arranged. The plurality of first fanout lines FOL1 and the plurality of second fanout lines FOL2 are in different layers. In one example, the plurality of first fanout lines FOL1 are in a first conductive layer, and the plurality of second fanout lines FOL2 are in a second conductive layer.

[0082] In some embodiments, the plurality of data lines DL, the plurality of first in-panel fanout lines FIPL1, the plurality of first in-panel connecting lines CINPL1, and the plurality of first power supply lines Vss1 extend along a first direction DR1. In some embodiments, the plurality of second in-panel fanout lines FIPL2, plurality of second in-panel connecting lines CINPL2, and the plurality of second power supply lines Vss2 extend along a second direction DR2.

[0083] In some embodiments, the plurality of data lines DL, the plurality of first in-panel fanout lines FIPL1, the plurality of first in-panel connecting lines CINPL1, and the plurality of first power supply lines Vss1 are in a fifth conductive layer. In some embodiments, the plurality of second in-panel fanout lines FIPL2, the plurality of second in-panel connecting lines CINPL2, and the plurality of second power supply lines Vss2 are in a fourth conductive layer. The fifth conductive layer is on a side of the fourth conductive layer away from a base substrate.

[0084] As discussed above, fanout lines are absent in the one or more second regions R2. Instead, the display panel utilizes in-panel fanout lines (e.g., the plurality of first in-panel fanout lines FIPL1, and the plurality of second in-panel fanout lines FIPL2) for connecting corresponding data lines to fanout lines in the one or more first regions R1.

[0085] In some embodiments, a data line of the plurality of data lines DL is connected to a second in-panel fanout line of the plurality of second in-panel fanout lines FIPL2, the second in-panel fanout line is connected to a first in-panel fanout line of the plurality of first in-panel fanout lines FIPL1, the first in-panel fanout line is connected to a fanout line of the plurality of fanout lines FOL in the peripheral area. Optionally, the data line is connected to the second in-panel fanout line through a first via v1, the second in-panel fanout line is connected to the first in-panel fanout line through a second via v2. As shown in FIG. 3, the plurality of second in-panel fanout lines FIPL2, the first via v1, and the second via v2 are in an in-panel fanout line area FIPA.

[0086] In some embodiments, a first power supply line of the plurality of first power supply lines Vss1 is connected to a second power supply line of the plurality of second power supply lines Vss2. Optionally, the first power supply line is connected to the second power supply line through a third via v3.

[0087] In some embodiments, the display panel further includes a peripheral power supply line PVss in the peripheral area. The plurality of second power supply lines Vss2 are connected to the peripheral power supply line PVss.

[0088] In some embodiments, a respective first connecting line of the plurality of first connecting lines CL1 includes a respective first in-panel fanout line of the plurality of first in-panel fanout lines FIPL1 and a respective second in-panel connecting line of the plurality of second in-panel connecting lines CINPL2.

[0089] In some embodiments, the respective first in-panel fanout line is connected to the respective second in-panel connecting line through a fourth via v4.

[0090] In some embodiments, the display panel in some embodiments includes, in the peripheral area, a plurality of peripheral connecting lines PCL. In some embodiments, the respective first connecting line of the plurality of first connecting lines CL1 further includes a respective peripheral connecting line of the plurality of peripheral connecting lines PCL. In some embodiments, the respective first in-panel fanout line is connected to the respective peripheral connecting line through a fifth via v5.

[0091] FIG. 11 is a schematic diagram illustrating the structure of a portion of a display panel in some embodiments according to the present disclosure. FIG. 11 shows a right corner of a display panel. Referring to FIG. 5, FIG. 9, and FIG. 11, the display panel in some embodiments includes, in the display area DA, a plurality of data lines DL, a plurality of first power supply lines Vss1, a plurality of second power supply lines Vss2, a plurality of first in-panel fanout lines FIPL1, a plurality of second in-panel fanout lines FIPL2, a plurality of first in-panel connecting lines CINPL1, and a plurality of second in-panel connecting lines CINPL2.

[0092] The display panel in some embodiments includes, in the peripheral area, a plurality of fanout lines FOL. In some embodiments, the plurality of fanout lines FOL include a plurality of first fanout lines FOL1 and a plurality of second fanout lines FOL2 alternately arranged. The plurality of first fanout lines FOL1 and the plurality of second fanout lines FOL2 are in different layers. In one example, the plurality of first fanout lines FOL1 are in a first conductive layer, and the plurality of second fanout lines FOL2 are in a second conductive layer.

[0093] In some embodiments, the plurality of data lines DL, the plurality of first in-panel fanout lines FIPL1, the plurality of first in-panel connecting lines CINPL1, and the plurality of first power supply lines Vss1 extend along a first direction DR1. In some embodiments, the plurality of second in-panel fanout lines FIPL2, plurality of second in-panel connecting lines CINPL2, and the plurality of second power supply lines Vss2 extend along a second direction DR2.

[0094] In some embodiments, the plurality of data lines DL, the plurality of first in-panel fanout lines FIPL1, the plurality of first in-panel connecting lines CINPL1, and the plurality of first power supply lines Vss1 are in a fifth conductive layer. In some embodiments, the plurality of second in-panel fanout lines FIPL2, the plurality of second in-panel connecting lines CINPL2, and the plurality of second power supply lines Vss2 are in a fourth conductive layer. The fifth conductive layer is on a side of the fourth conductive layer away from a base substrate.

[0095] As discussed above, fanout lines are absent in the one or more second regions R2. Instead, the display panel utilizes in-panel fanout lines (e.g., the plurality of first in-panel fanout lines FIPL1, and the plurality of second in-panel fanout lines FIPL2) for connecting corresponding data lines to fanout lines in the one or more first regions R1.

[0096] In some embodiments, a data line of the plurality of data lines DL is connected to a second in-panel fanout line of the plurality of second in-panel fanout lines FIPL2, the second in-panel fanout line is connected to a first in-panel fanout line of the plurality of first in-panel fanout lines FIPL1, the first in-panel fanout line is connected to a fanout line of the plurality of fanout lines FOL in the peripheral area. Optionally, the data line is connected to the second in-panel fanout line through a first via v1, the second in-panel fanout line is connected to the first in-panel fanout line through a second via v2. As shown in FIG. 3, the plurality of second in-panel fanout lines FIPL2, the first via v1, and the second via v2 are in an in-panel fanout line area FIPA.

[0097] In some embodiments, a first power supply line of the plurality of first power supply lines Vss1 is connected to a second power supply line of the plurality of second power supply lines Vss2. Optionally, the first power supply line is connected to the second power supply line through a third via v3.

[0098] In some embodiments, the display panel further includes a peripheral power supply line PVss in the peripheral area. The plurality of second power supply lines Vss2 are connected to the peripheral power supply line PVss.

[0099] In some embodiments, a respective first connecting line of the plurality of first connecting lines CL1 includes a respective first in-panel fanout line of the plurality of first in-panel fanout lines FIPL1 and a respective second in-panel connecting line of the plurality of second in-panel connecting lines CINPL2.

[0100] In some embodiments, the respective first in-panel fanout line is connected to the respective second in-panel connecting line through a fourth via v4.

[0101] In some embodiments, the display panel in some embodiments includes, in the peripheral area, a plurality of peripheral connecting lines PCL. In some embodiments, the respective first connecting line of the plurality of first connecting lines CL1 further includes a respective peripheral connecting line of the plurality of peripheral connecting lines PCL. In some embodiments, the respective first in-panel fanout line is connected to the respective peripheral connecting line through a fifth via v5.

[0102] Referring to FIG. 9 to FIG. 11, in some embodiments, an orthographic projection of a respective first in-panel connecting line of the plurality of first in-panel connecting lines CINPL1 on a base substrate is non-overlapping with an orthographic projection of the plurality of second in-panel connecting lines CINPL2 other than a second in-panel connecting line connected to the respective first in-panel connecting line on the base substrate. In some embodiments, an orthographic projection of a respective second in-panel connecting line of the plurality of second in-panel connecting lines CINPL2 on the base substrate is non-overlapping with an orthographic projection of the plurality of first in-panel connecting lines CINPL1 other than a first in-panel connecting line connected to the respective second in-panel connecting line on the base substrate.

[0103] The inventors of the present disclosure discover that, when an orthographic projection of at least one first in-panel connecting line of the plurality of first in-panel connecting lines CINPL1 on a base substrate at least partially overlaps with an orthographic projection of at least one second in-panel connecting line of the plurality of second in-panel connecting lines CINPL2 on the base substrate, or when an orthographic projection of at least one second in-panel connecting line of the plurality of second in-panel connecting lines CINPL2 on a base substrate at least partially overlaps with an orthographic projection of at least one first in-panel connecting line of the plurality of first in-panel connecting lines CINPL1 on the base substrate, interference between in-panel connecting lines affects display quality. The inventors of the present disclosure discover that, by having an orthographic projection of a respective first in-panel connecting line of the plurality of first in-panel connecting lines CINPL1 on a base substrate is non-overlapping with an orthographic projection of the plurality of second in-panel connecting lines CINPL2 other than a second in-panel connecting line connected to the respective first in-panel connecting line on the base substrate, and having an orthographic projection of a respective second in-panel connecting line of the plurality of second in-panel connecting lines CINPL2 on the base substrate is non-overlapping with an orthographic projection of the plurality of first in-panel connecting lines CINPL1 other than a first in-panel connecting line connected to the respective second in-panel connecting line on the base substrate, the interference between in-panel connecting lines can be reduced or minimized, improving display quality.

[0104] In some embodiments, the plurality of first connecting lines include one or more of a first reference signal line (e.g., a VGH signal line) , a second reference signal line (e.g., a VGL signal line) , a start signal line (e.g., a STV signal line) , and an output signal line. In some embodiments, the plurality of first connecting lines include one or more clock signal lines.

[0105] In another aspect, the present disclosure further provides a display apparatus, comprising the display panel described herein, or fabricated by a method described herein, and one or more integrated circuits connected to the display panel. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is a liquid crystal display apparatus.

[0106] In another aspect, the present disclosure further provides a method of fabricating a display panel. In some embodiments, the method includes forming a display area, and a peripheral area outside of the display area. In some embodiments, the method further includes, in one or more first regions, forming a pad area having a plurality of pads for connecting to an integrated circuit, and forming a fanout area having a plurality of fanout lines in the peripheral area. Optionally, the plurality of fanout lines connect a plurality of signal lines in the display area to the plurality of pads in the pad area. Optionally, the method further includes, in one or more second regions, forming a scan circuit configured to provide control signals to the display area. Optionally, the method further includes forming a plurality of connecting lines connecting the scan circuit to the pad area. Optionally, forming the plurality of connecting lines includes forming a plurality of first connecting lines at least partially in the display area, and forming a plurality of second connecting lines in the peripheral area and at least partially in the one or more second regions.

[0107] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.A display panel, comprising a display area, and a peripheral area outside of the display area;wherein, in one or more first regions, the peripheral area comprises a pad area having a plurality of pads for connecting to an integrated circuit, and a fanout area having a plurality of fanout lines;wherein the plurality of fanout lines connect a plurality of signal lines in the display area to the plurality of pads in the pad area;wherein, in one or more second regions, the peripheral area includes a scan circuit configured to provide control signals to the display area;wherein the display panel further comprises a plurality of connecting lines connecting the scan circuit to the pad area; andthe plurality of connecting lines comprise a plurality of first connecting lines at least partially in the display area, and a plurality of second connecting lines in the peripheral area and at least partially in the one or more second regions.2.The display panel of claim 1, wherein the fanout area is limited in the one or more first regions; andthe plurality of fanout lines are absent in the one or more second regions.3.The display panel of claim 1, wherein the plurality of connecting lines are partially in the one or more first regions, and partially in the one or more second regions.4.The display panel of any one of claims 1 to 3, in the display area, comprising:a plurality of data lines;a plurality of first power supply lines;a plurality of second power supply lines;a plurality of first in-panel fanout lines;a plurality of second in-panel fanout lines;a plurality of first in-panel connecting lines; anda plurality of second in-panel connecting lines.5.The display panel of claim 4, wherein a respective first connecting line of the plurality of first connecting lines comprises a respective first in-panel fanout line of the plurality of first in-panel fanout lines and a respective second in-panel connecting line of the plurality of second in-panel connecting lines.6.The display panel of claim 5, wherein the respective first in-panel fanout line is connected to the respective second in-panel connecting line through a fourth via.7.The display panel of claim 5, further comprising a plurality of peripheral connecting lines in the peripheral area;wherein the respective first connecting line further comprises a respective peripheral connecting line of the plurality of peripheral connecting lines.8.The display panel of claim 7, wherein the respective first in-panel fanout line is connected to the respective peripheral connecting line through a fifth via.9.The display panel of any one of claims 4 to 8, wherein a data line of the plurality of data lines is connected to a second in-panel fanout line of the plurality of second in-panel fanout lines;the second in-panel fanout line is connected to a first in-panel fanout line of the plurality of first in-panel fanout lines; andthe first in-panel fanout line is connected to a fanout line of a plurality of fanout lines in the peripheral area.10.The display panel of claim 9, wherein the data line is connected to the second in-panel fanout line through a first via;the second in-panel fanout line is connected to the first in-panel fanout line through a second via; andthe plurality of second in-panel fanout lines, the first via, and the second via are in an in-panel fanout line area.11.The display panel of any one of claims 4 to 10, wherein a first power supply line of the plurality of first power supply lines is connected to a second power supply line of the plurality of second power supply lines;wherein the first power supply line is connected to the second power supply line through a third via.12.The display panel of claim 11, further comprising a peripheral power supply line in the peripheral area;wherein the plurality of second power supply lines are connected to the peripheral power supply line.13.The display panel of any one of claims 4 to 12, wherein an orthographic projection of at least one first in-panel connecting line of the plurality of first in-panel connecting lines on a base substrate at least partially overlaps with an orthographic projection of at least one second in-panel connecting line of the plurality of second in-panel connecting lines on the base substrate.14.The display panel of any one of claims 4 to 12, wherein an orthographic projection of at least one second in-panel connecting line of the plurality of second in-panel connecting lines on a base substrate at least partially overlaps with an orthographic projection of at least one first in-panel connecting line of the plurality of first in-panel connecting lines on the base substrate.15.The display panel of any one of claims 4 to 12, wherein an orthographic projection of a respective first in-panel connecting line of the plurality of first in-panel connecting lines on a base substrate is non-overlapping with an orthographic projection of the plurality of second in-panel connecting lines other than a second in-panel connecting line connected to the respective first in-panel connecting line on the base substrate; andan orthographic projection of a respective second in-panel connecting line of the plurality of second in-panel connecting lines on the base substrate is non-overlapping with an orthographic projection of the plurality of first in-panel connecting lines other than a first in-panel connecting line connected to the respective second in-panel connecting line on the base substrate.16.The display panel of any one of claims 4 to 12, wherein the plurality of first connecting lines comprise one or more of a first reference signal line, a second reference signal line, a start signal line, and an output signal line.17.The display panel of any one of claims 4 to 12, wherein the plurality of first connecting lines comprise one or more clock signal lines.18.The display panel of any one of claims 1 to 17, in the peripheral area, further comprising a plurality of fanout lines;wherein the plurality of fanout lines comprise a plurality of first fanout lines and a plurality of second fanout lines alternately arranged; andthe plurality of first fanout lines and the plurality of second fanout lines are in different layers.19.The display panel of any one of claims 1 to 18, wherein the plurality of data lines, the plurality of first in-panel fanout lines, the plurality of first in-panel connecting lines, and the plurality of first power supply lines extend along a first direction; andthe plurality of second in-panel fanout lines, the plurality of second in-panel connecting lines, and the plurality of second power supply lines extend along a second direction; andthe first direction and the second direction are different from each other.20.A display apparatus, comprising the display panel of any one of claims 1 to 19, and one or more integrated circuits connected to the display panel.

Images