Embedded capacitors in finger connectors for crosstalk cancellation

Abstract

Semiconductor devices are described herein. A semiconductor device can include a semiconductor package including a plurality of circuits and a plurality of connectors configured to facilitate signal transmission between the semiconductor package and a device when the semiconductor package is connected to the device via the plurality of connectors. At least a first connector among the plurality of connectors can be embedded with a capacitor. The capacitor embedded in the first connector can be connected to a second connector among the plurality of connectors.

Description

EMBEDDED CAPACITORS IN FINGER CONNECTORS FOR CROSSTALK CANCELLATIONBACKGROUND

[0001] The present disclosure relates to systems and devices implemented by semiconductor devices. More specifically, the present disclosure relates in some embodiments to memory devices including embedded capacitors in finger connectors for crosstalk cancellation.

[0002] As memory system data rates increase to relatively large rates, such as over 10 gigabytes per second (Gb / s) and aims to reach 17.6Gb / sfor double data rate sixth generation (DDR6) memories, signal crosstalk can negatively impact the single-ended channel performance between CPU and RCD / DB in the memory system. Signal crosstalk is a signal integrity issue caused by unwanted electromagnetic coupling created between the conductive paths, such as traces of a printed circuit board (PCB) , without the two conductive paths being in physical contact with each other. At relatively high data rates, the memory system’s data eye opening becomes difficult to be opened using equalization techniques due to the signal crosstalk noise. Hence, it is desirable to reduce signal crosstalk between signals in high data rate memory systems such as memory systems that implements DDR6 memory channel designs.SUMMARY

[0003] In one embodiment, a semiconductor devices is generally described. The semiconductor device can include a semiconductor package including a plurality of circuits and a plurality of connectors configured to facilitate signal transmission between the semiconductor package and a device when the semiconductor package is connected to the device via the plurality of connectors. At least a first connector among the plurality of connectors can be embedded with a capacitor. The capacitor embedded in the first connector can be connected to a second connector among the plurality of connectors.

[0004] In one embodiment, a memory module is generally described. The memory module can include a plurality of memory devices and a plurality of connectors configured to facilitate signal transmission between the plurality of memory devices and a device when the plurality of memory devices are connected to the device via the plurality of connectors. At least a first connector among the plurality of connectors can be embedded with a capacitor. The capacitor embedded in the first connector can be connected to a second connector among the plurality of connectors.

[0005] In one embodiment, a structure is generally described. The structure can include a plurality of connectors comprising at least a first connector and a second connector. The first connector comprises at least a first layer and a second layer underneath the first layer. The first layer of the first connector can include a signal trace and a metal plate applied over the signal trace. The second layer of the first connector can include a conductive area  that forms a capacitor with the metal plate on the first layer of the first connector. The capacitor can be connected to the second connector.

[0006] The foregoing summary is illustrative only and is not intended to be in any way limiting. In addition to the illustrative aspects, embodiments, and features described above, further aspects, embodiments, and features will become apparent by reference to the drawings and the following detailed description. In the drawings, like reference numbers indicate identical or functionally similar elements.BRIEF DESCRIPTION OF THE DRAWINGS

[0007] FIG. 1 is a diagram of an example memory system according to an embodiment of the disclosure.

[0008] FIG. 2 is a block diagram illustrating an example memory module of the memory system of FIG. 1 according to an embodiment of the disclosure.

[0009] FIG. 3 is a diagram of a semiconductor device comprising embedded capacitors in finger connectors for crosstalk cancellation in one embodiment.

[0010] FIG. 4 is a diagram of an example implementation of embedded capacitors in finger connectors for crosstalk cancellation in one embodiment.

[0011] FIG. 5A is a diagram of an example connection of connectors with embedded capacitors in finger connectors for crosstalk cancellation in one embodiment.

[0012] FIG. 5B is a diagram of another example connection of connectors with embedded capacitors in finger connectors for crosstalk cancellation in one embodiment.

[0013] FIG. 6A is a diagram of another example connection of connectors with embedded capacitors in finger connectors for crosstalk cancellation in one embodiment.

[0014] FIG. 6B is a diagram of another example connection of connectors with embedded capacitors in finger connectors for crosstalk cancellation in one embodiment.

[0015] FIG. 6C is a diagram of another example connection of connectors with embedded capacitors in finger connectors for crosstalk cancellation in one embodiment.

[0016] FIG. 7A is a diagram of another example connection of connectors with embedded capacitors in finger connectors for crosstalk cancellation in one embodiment.

[0017] FIG. 7B is a diagram of another example connection of connectors with embedded capacitors in finger connectors for crosstalk cancellation in one embodiment.

[0018] FIG. 7C is a diagram of another example connection of connectors with embedded capacitors in finger connectors for crosstalk cancellation in one embodiment.DETAILED DESCRIPTION

[0019] Power management in DDR random access memory (RAM) modules often relies on the use of a power management integrated circuit (PMIC) to handle the conversion of a bulk power input to one or more power outputs having voltages that correspond to the requirements for different components of the DDR memory module, and in some embodiments, a DDR fifth generation (DDR5) memory module. In one example, the disclosed embodiments may comprise unbuffered dual inline memory modules (UDIMM) . For example, for a notebook computer, the disclosed embodiments may comprise small outline dual in-line memory modules (SODIMM) such as, e.g., DDR5 SODIMM. In another example, the disclosed embodiments may comprise registered dual inline memory modules (RDIMM) . The disclosed embodiments may alternatively comprise any type of memory module.

[0020] FIG. 1 is a diagram of an example memory system 10 according to an embodiment of the disclosure. The memory system 10 can include memory modules 201, 202 . . . 20N, also referred to herein collectively or individually as memory module (s) 20, connectors 70 and a memory controller 80. In one example embodiment, the memory modules 20 can include dual in-line memory modules (DIMMs) . In some embodiments, the memory modules 20 can be implemented as double data rate fifth generation (DDR5) SDRAM modules. While described and illustrated herein as having a particular type, arrangement and number of components, in other embodiments, memory modules 20 can include any other type, arrangement or number of components.

[0021] An example memory module 20 can include circuitry blocks 301, 302, 303, 304, 305 . . . 30P-4, 30P-3, 30P-2, 30P-1 and 30P, circuitry blocks 401, 402, . . . 40M-1 and 40M, a registered clock driver (RCD) 50, a PMIC 60, connectors 70 and any other blocks, circuits, pins, connectors, traces or other component typically found in a memory module. In some embodiments, circuitry blocks 301, 302, 303, 304, 305 . . . 30P-4, 30P-3, 30P-2, 30P-1 and 30P can be configured as data buffers and will also be referred to herein collectively or individually as data buffers (s) 30. In some embodiments, circuitry blocks 401, 402, . . . 40M-1 and 40M can be configured as memory devices and will also be referred to herein collectively or individually as memory device (s) 40. While described herein as data buffers 30 and memory devices 40, circuitry blocks 30 and 40 can also or alternatively be utilized for any other purpose by the memory modules 20.

[0022] In some embodiments, data buffers 30 and memory devices 40 can include synchronous dynamic random-access memory (SDRAM) devices, chips or modules. In some embodiments, data buffers 30 and memory devices 40 can also, or can alternatively, include any other types of memory devices such as, e.g., SRAM, DRAM, MROM, PROM, EPROM and EEPROM. The data buffers 30, memory devices 40 or both may be physically located on one side or both sides (e.g., the front and back) of the memory module 20.

[0023] PMIC 60 can be configured to perform power management for the memory module 20. For example, the PMIC 60 may be configured to scale up or scale down voltages, perform DC-DC conversions or perform other similar power management operations. In some embodiments, PMIC 60 can include low-dropout regulators (LDOs) , DC-DC converters such as, e.g., buck or boost converters, pulse-frequency modulation  (PFM) , pulse-width modulation (PWM) , power field-effect transistors (FETs) , real-time clocks (RTCs) or any other circuity that can typically be found in a PMIC.

[0024] Connectors 70 can include, for example, pins, traces or other connections that are configured to connect the memory modules 20 to other components of a computing system such as, e.g., a memory controller 80, motherboard, or other components. In some embodiments, the connectors 70 may comprise, e.g., a 288-pin configuration or any other pin configuration. In some embodiments, the memory module 20 can include the connectors 70. In other embodiments, a motherboard, memory controller 80 or any other component of a computing device can include the connectors 70. In another embodiment, one or more of the connectors 70 can be part of the memory module 20 and one or more of the connectors 70 can be part of the motherboard, memory controller 80 or other component of the computing device. The memory modules 20 can be connected to the motherboard, memory controller 80 or other component of the computing device, e.g., by connectors 70, to transfer data between components of the computing device and the memory modules 20. For example, in an embodiment that implements a UDIMM, the connectors 70 may comprise a 64-bit bus, a 72-bit bus or a bus comprising any other number of bits.

[0025] The memory modules 20 shown in FIG. 1 are connected to the memory controller 80 of the computing device via connectors 70. In an example embodiment, the memory controller 80 can be implemented as a component of a computer motherboard, or main board, of the computing device, e.g., on a northbridge of the motherboard. In another example, the memory controller 80 can be implemented as a component of a microprocessor of the computing device. In yet another example, the memory controller 80 may be implemented as a component of a central processing unit (CPU) of the computing device. In other embodiments, the memory controller 80 may be implemented as a part of any other component of the computing device.

[0026] In some embodiments, the memory modules 20 can be implemented as DDR5 SDRAM memory modules. As an example, the memory modules 20 may comprise a memory module density of 128 gigabyte (GB) , 512 GB, one terabyte (TB) , or higher per module. Memory modules 20 may operate with a frequency of about 1.2 to about 3.2 giga-Hertz (GHz) and a data rate range of about 3.2GT / sto about 4.6GT / sand in some cases a data rate up to about 8 GT / sor more. In some embodiments, the memory modules 20 may alternatively comprise smaller or larger densities, operate at lower or higher frequencies and operate at lower or higher data rates.

[0027] FIG. 2 is a block diagram illustrating an example memory module of the memory system of FIG. 1 according to an embodiment of the disclosure. The memory module 20 can be representative of the memory modules 201-20N. The memory module 20 is shown communicating with the memory controller 80. The memory controller 80 is shown as part of a circuit 90 such as, e.g., a motherboard, main board or other component of a computing device that communicates with the memory module 20.

[0028] The memory module 20 can include one or more groupings of circuits 221, 222, 223, 224, 225 . .. 22Q-4, 22Q-3, 22Q-2, 22Q-1 and 22Q, also referred to herein collectively or individually as data paths 22 of the memory  module 20. In the example shown, the memory module 20 may comprise five data paths 22, e.g., data paths 221, 222, 223, 224 and 225, on one side of the RCD 50 and five data paths 22, e.g., data paths 22Q-4, 22Q-3, 22Q-2, 22Q-1 and 22Q, on the other side of the RCD 50. In other embodiments, memory module 20 may comprise other arrangements having a greater or smaller number of data paths 22 on each side of the RCD 50. Each one of the data paths 22 can include a respective memory channel 421, 422, 423, 424, 425 . . . 42R-4, 42R-3, 42R-2, 42R-1 and 42R, also referred to herein collectively and individually as memory channel (s) 42. Each memory channel 42 may comprise one or more of the memory devices 40. For example, memory channel 421 may comprise memory devices 401 through 40S, while memory channel 42R may comprise memory devices 40T through 40M.

[0029] The memory controller 80 can be configured to generate a variety of signals including a clock signal (CLK) , control signals (ADDR and CMD) and command signals. One or more of the CLK, ADDR and CMD signals can be provided to the RCD 50, e.g., via one or more buses 23. Signals from the memory controller 80 may also be transmitted from the memory controller 80 to the PMIC 60 via a bus 24, also referred to herein as a host interface bus 24. In some embodiments, host interface bus 24 is bi-directional and is configured to communicate commands or other data between PMIC 60 and memory controller 80 or other components of the memory module 20. The host interface bus 24 can implement an I2C protocol, an I3C protocol or any other protocol.

[0030] A data bus 72 can be connected between the memory controller 80 and the data paths 22, e.g., with data buffers 30, and may comprise connectors 70, e.g., traces, pins and other connections, between the memory controller 80 and the data paths 22. The memory controller 80 can generate or receive data signals, e.g., DQa-DQn, and data strobe signals, e.g., DQSa-DQSn, that may be presented to or received from the data bus 72. Portions of the signals DQa-DQn and DQSa-DQSn may be presented to or received from respective data paths 22. In the example shown, each of the signals DQa-DQn may have a corresponding signal DQSa-DQSn. In some embodiments, one DQS signal may strobe multiple DQ signals, e.g., one DQS signal for four DQ signals in some embodiments.

[0031] The RCD 50 can be configured to communicate with the memory controller 80, the data buffers 30, the memory channels 42 and the PMIC 60. The RCD 50 can be configured to decode instructions, e.g., control words, received from the memory controller 80. For example, the RCD 50 may be configured to receive and decode register command words (RCWs) . In another example, the RCD 50 can be configured to receive and decode buffer control words (BCWs) . The RCD 50 can be configured to train one or more of the data buffers 30, memory devices 40 and the command and address lines between the RCD 50 and the memory controller 80. For example, the RCWs may flow from the memory controller 80 to the RCD 50 and be used to configure the RCD 50.

[0032] In some embodiments, the RCD 50 can implement a command / address register, e.g., a 32-bit 1: 2 command / address register. The RCD 50 can support an at-speed bus, e.g., a unidirectional buffer communications (BCOM) bus between the RCD 50 and the data buffers 30. In some embodiments, the RCD 50 can implement one or more of automatic impedance calibration, command / address parity checking, control  register RCW readback, a serial bus such as, e.g., a 1 MHz inter-integrated circuit (I2C) bus, and a 12.5 MHz inter-integrated circuit (I3C) bus. Inputs to the RCD 50 can be pseudo-differential using one or more of external and internal voltages. The clock outputs, command / address outputs, control outputs and data buffer control outputs of the RCD 50 can be enabled in groups and independently driven with different strengths.

[0033] The RCD 50 can be configured to receive the CLK, ADDR and CMD signals or other signals such as, e.g., RCWs and BCWs, from the memory controller 80 and to utilize various digital logic components to generate corresponding output signals based on the CLK, ADDR and CMD signals. For example, the RCD 50 can be configured to generate corresponding signals such as, e.g., CLK', ADDR'a nd CMD's ignals based on the received CLK, ADDR and CMD signals. The CLK', ADDR'a nd CMD's ignals may be presented to the memory channels 42. For example, the CLK's ignals may be transmitted from the RCD 50 to the memory channels 42 on a common bus 25 and the ADDR'a nd CMD's ignals may be transmitted from the RCD 50 to the memory channels 42 on a common bus 26. The RCD 50 can also be configured to generate one or more data buffer control (DBC) signals that are transmitted to the data buffers 30, for example, on a common bus 27, also referred to herein as a data buffer control bus 27.

[0034] The data buffers 30 can be configured to receive commands and data from the data buffer control bus 27 and to generate data, receive data or transmit data to and from the data bus 72. Each data path 22 also comprises bus 28 between its data buffer 30 and memory channel 42 that is configured to carry the data between the data buffer 30 and memory channel 42. For example, as seen in FIG. 2, data path 221 comprises a bus 28 between data buffer 301 and memory channel 421. The data buffers 30 are configured to buffer data on the buses 72 and 28 for write operations, e.g., data transfers from the memory controller 80 to the corresponding memory channels 42, and read operations, e.g., data transfers from the corresponding memory channels 42 to the memory controller 80.

[0035] In some example embodiments, the data buffers 30 exchange data with the memory devices 40 via the buses 28 in small units, e.g., 4-bit nibbles. In other embodiments, larger or smaller sizes of data transfer may alternatively be utilized. In some cases, the memory devices 40 may be arranged into multiple sets, e.g., two sets. For example, for a two set / two memory device implementation, e.g., memory devices 401 and 402, each set may contain a single memory device 40, e.g., 401 or 402) with each memory device 40 being connected to the respective data buffers 30 through an upper nibble and a lower nibble. For two set / four memory device implementation, each set may contain two memory devices 40. The first set may be connected to the respective data buffers 30 through the upper nibble and the second set may be connected to the respective data buffers 30 through the lower nibble. For two set / eight memory device implementation, each set may contain four of the memory devices 40. The first set of four memory devices 40 may connect to the respective data buffers 30 through the upper nibble and the second set of four memory devices may connect to the respective data buffers 30 through the lower nibble. Other numbers of sets, other numbers of memory devices per set and other data unit sizes may alternatively be utilized.

[0036] Memory module 20 may also comprise an interface 29 that is configured to enable communication between the RCD 50 and the PMIC 60. For example, the interface 29 may utilized as part of a register clock driver / power management integrated circuit interface, e.g., an RCD-PMIC interface. The interface 29 is configured to support one or more signals or connections that may be bidirectional or unidirectional.

[0037] Connectors 70 can be edge connectors or finger connects including plated areas formed of conductive materials such as metal. In one embodiment, connectors 70 can include gold-plated areas, or gold-plated copper pads or traces, that function as contacts, hence, can be referred to as gold fingers. In some embodiments, the gold in connectors 70 can be an alloy mixed with nickel and cobalt to strengthen the gold finger or connectors 70. In other embodiments, connectors 70 can also be PCB finger connectors including other plated-areas formed by conductive metals such as silver, tin, and palladium, or various alloys. In an aspect, gold can provide relatively low corrosion resistance and enhanced electrical conductivity, which can lead to low impedance paths that result in relatively fast signal transmission when being used in connectors 70.

[0038] As data and signals are being exchanged between memory modules 20 and controller 80, the unwanted electromagnetic coupling created between the conductive paths of connectors can cause signal crosstalk. The unwanted electromagnetic coupling can occur due to the conductive paths not being in physical contact with each other. Conventional approaches to reduce signal crosstalk between signals in high data rate memory systems, such as memory systems that implements DDR6 memory channel designs, include back-drill in PCB, adding more ground ball grid array (BGA) balls, adding more ground vias, having larger line space to isolate the aggressors and victims, embedding capacitor in DIMM PCBs or in land grid array (LGA) area. However, these conventional approaches have their shortcomings. For example, embedding capacitors in DIMM PCBs or the LGA area can occupy package or PCB routing area, thus increases the chip size. Also, if more capacitance is needed, larger capacitors or more capacitors may be needed in the embedding, which also increases chip size. The additions of BGA balls, ground vias, and larger space also increase chip size.

[0039] To be described in more detail below, capacitors can be embedded in the finger connectors described herein. In an aspect, connectors 70 include multiple layers, and the plated areas including the metal contacts can be on one of the layers while the other layers can be embedded with plated capacitors. Embedding capacitors in connectors 70 can allow some connectors (e.g., pairs, and / or adjacent connectors) to be physically connected via the embedded capacitors, and the physical connection can reduce signal crosstalk between the conductive paths of connectors 70. The capacitors being embedded in connectors 70 does not increase chip size since they do not occupy package area, PCB routing area or LGA area, and no additional components are needed on the PCB. Also, the amount of space available in connectors can include relatively large capacitors. Further, the finger connectors are located in a discontinuous area from high speed signal transmission areas, thus embedding capacitors in the finger connectors to reduce signal crosswalk can improve signal integrity when the signals passed the finger connectors into the high speed signal transmission areas. Furthermore, embedding capacitors in the finger connectors can be relatively simple when compared to embedding capacitors in package and PCB  area since package and PCB areas that can embed capacitors may be limited. The overall capacitance of the DIMM module can be adjustable to meet different application’s needs, such as by embedding different numbers of capacitors or capacitors of different sizes in the finger connectors without changes to chip design, whereas changing capacitance in conventional approaches may require the chip design to change.

[0040] FIG. 3 is a diagram of a semiconductor device comprising embedded capacitors in finger connectors for crosstalk cancellation in one embodiment. Descriptions of FIG. 3 can reference components shown in FIG. 1 and FIG. 2. A three-dimensional (3D) view of a package 300 is shown in FIG. 3. Package 300 can be a semiconductor package that houses various circuit components including integrated circuits (ICs) and various active and passive electronic components mounted on a PCB inside package 300. A plurality of connectors 302 can be connected to package 300. When package 300 is connected to another device via connectors 302, connectors 302 can provide conductive paths for components inside package 300 to exchange signals with the connected device. In one embodiment, package 300 can be one of the DIMM modules 20 and connectors 302 can be connectors 70 shown in FIG. 1 and FIG. 2. Each one of connectors 302 can include multiple layers that combines to a thickness of 310. By way of example, thickness 310 can be approximately 15 microns to 50 microns thick. One or more of connectors 302 can be embedded with capacitors and the embedded connectors can be physically connected with specific connectors among connectors 302 to reduce signal crosswalk. Details of the multiple layers and embedded capacitors in connectors 302 will be shown and described in more detail below.

[0041] FIG. 4 is a diagram of an example implementation of embedded capacitors in finger connectors for crosstalk cancellation in one embodiment. Descriptions of FIG. 4 can reference components shown in FIG. 1 to FIG. 3. In an embodiment shown in FIG. 4, connector 302 can include four layers 410, 420, 430, 440. The layer 410, which can be referred to as the top layer or the first layer, can include a plate 414 and an empty area 416. Plate 414 can be a metal plate, such as gold plate, applied over a signal trace 412. Plate 414 can be applied by various techniques such as plating-through-hole or surface mount. Plate 414 can cover areas on the first layer 410 where the connector 302 makes contact to ensure reliable electrical conductivity. Trace 412 can be, for example, a copper trace printed on a substrate or PCB of first layer 410. Trace 412 can be a differential clocked address (DCA) signal trace for exchanging (e.g., both transmit and receive) signals, such as DCA signals or other signal, between package 300 and the external device connected via connectors 302. Empty area 416 can be the substrate or PCB forming the first layer 410 and may include via holes for connecting first layer 410 to other layers 420, 430, 440.

[0042] The layer 420, which can be referred to as the second layer, can include a ground area 422, a trace 424, a metal patch 426 and an empty area 428. Ground area 422 can be formed of conductive materials, such as copper. Ground area 422 can include two segments, one on each side of trace 424 (e.g., in the -x direction and the x direction) . Ground area 422 can be disconnected, or non-overlapping, with trace 424. Trace 424 can be connected to, or overlaps with, metal patch 426. Trace 424 can be formed of conductive materials such as copper.  Metal patch 426 can be formed of conductive materials, such as copper. Metal patch 426, or a combination of trace 424 and metal patch 426, can form a parallel capacitor with plate 414 in the first layer 410 since metal patch 426 is positioned underneath (e.g., -z direction) plate 414 and metal patch 426 is disconnected, or not physically connected, to plate 414. The parallel capacitor formed by metal patch 426 and plate 414 can be a capacitor embedded in connector 302. Empty area 428 can be the substrate or PCB forming the second layer 420 and may include via holes for connecting second layer 420 to other layers 410, 430, 440.

[0043] The layer 430, which can be referred to as the third layer, can include a ground area 432 and an empty area 434. Ground area 432 can be formed of conductive materials, such as copper. Empty area 434 can be the substrate or PCB forming the third layer 420 and may include via holes for connecting third layer 430 to other layers 410, 420, 440. The layer 440, which can be referred to as the fourth layer, can include a ground area 442 and an empty area 444. Ground area 442 can be formed of conductive materials, such as copper. Empty area 444 can be the substrate or PCB forming the third layer 420 and may include via holes for connecting fourth layer 440 to other layers 410, 420, 430. In an aspect, the second layer in conventional connectors can be identical to the third layer 430 shown in FIG. 4 and the third layer in conventional connectors can be identical to the fourth layer 440 shown in FIG. 4. However, in the embodiment shown in FIG. 4, empty area 434 is expanded and ground area 432 is reduced in order to reduce the parallel capacitance between metal patch 426 and ground.

[0044] FIG. 5A and FIG. 5B are diagrams of example connections of connectors with embedded capacitors in finger connectors for crosstalk cancellation in one embodiment. Description of FIG. 5A and FIG. 5B can reference components shown in FIG. 1 to FIG. 4. In an example embodiment shown in FIG. 5A, a connector 302a among the plurality of connectors can include first layer 510, second layer 520, third layer 530 and fourth layer 540. Second layer 520 of connector 302 may not have the metal patch 426, thus connector 302a may not have an embedded capacitor. The first layer 510 of connector 302a and the first layer 410 of connector 302b can include common components, such as the signa trace 412 with the plate 414 applied over it. The second layer 520 of connection 502 can include a ground area and an empty area, similar to the third layer 430 of connector 302b and shown in FIG. 4. An adjacent connector 302b can have the embedded capacitor formed by metal patch 426 and plate 414. To reduce and / or cancel signal crosstalk between the signal paths of connectors 302a, 302b, signal trace 412 on the first layer 510 of connector 302a can be connected to trace 424 of second layer 420 of connector 302b. A connection 502, which can be a physical wire, can connect connector 302a and connector 302b. Third layer 530 and fourth layer 540 can include a ground area formed of conductive materials, such as copper (similar to ground area 442) and an empty area (similar to empty area 444) . The empty areas in third layer 530 and fourth layer 540 can be the substrate or PCB forming the corresponding layer and can include via holes for connecting the corresponding layer to other layers in connector 302a.

[0045] In an example embodiment shown in FIG. 5B, a connector 302c can have the embedded capacitor formed by metal patch 426 and plate 414. To reduce and / or cancel signal crosstalk between the signal paths of  connectors 302b, 302c, signal trace 412 on the first layer 410 of connector 302b can be connected to trace 424 of second layer 420 of connector 302c. A connection 504, which can be a physical wire, can connect connector 302b and connector 302c. In one embodiment, the embodiments shown in FIG. 5A and FIG. 5B can be combined such that the first layer 410 of connector 302a can be connected to trace 424 of second layer 420 of connector 302b, and the first layer 410 of connector 302b can be connected to trace 424 of second layer 420 of connector 302c.

[0046] FIG. 6A to FIG. 7C are diagrams of example connections of connectors with embedded capacitors in finger connectors for crosstalk cancellation in one embodiment. Descriptions of FIG. 6A to FIG. 7C can reference components shown in FIG. 1 to FIG. 5B. In the embodiments shown in FIG. 6A to FIG. 7C, a plurality of connectors 600 can be connected to package 300. When package 300 is connected to another device via connectors 600, connectors 600 can provide conductive paths for components inside package 300 to exchange signals with the connected device. In one embodiment, connectors 302 can be connectors 70 shown in FIG. 1 and FIG. 2. Each one of connectors 600 can include multiple layers that combines to a thickness of 310 (see FIG. 3) . In the embodiments shown in FIG. 6A to FIG. 7C, floating structures can be embedded in one or more of connectors 600 to connect specific connectors for reducing signal crosswalk. In an aspect, a floating structure in a circuit can be a component or a region within a semiconductor device that is not electrically connected to a specific voltage or reference point within the circuit. The floating structures disclosed herein can be used for connecting specific pairs of connectors among connectors 600 and are not electrically connected to voltages or reference points in package 300. Referring to FIG. 5A and FIG. 5B, the metal plate 426 is connected to trace 412 of an adjacent connector via trace 424. Since trace 412 is being used for signal transmission (e.g., SIG connector) or connection to ground (e.g., GND connector) , trace 412 is connected to a voltage or reference point and hence, the embodiments shown in FIG. 4, FIG. 5A, FIG. 5B can be non-floating structure.

[0047] Connectors 600 can include an arrangement of at least one ground connectors GND1 to GND5 and at least one signal connectors SIG1 to SIG4. In the example embodiments shown in FIG. 6A to FIG. 7C, the ground connectors and signal connectors among connectors 600 are arranged in an alternating manner (e.g., GND, SIG, GND, SIG, etc. ) . In other embodiments (not shown) , the ground connectors and signal connectors among connectors 600 can be arranged other arrangements and / or order. Ground connectors among connectors 600 can provide a ground connection between components in package 300 and the external device connected to package 300 via connectors 600. Signal connectors among connectors 600 can be used for transmitting signals and / or data between package 300 and the external device connected to package 300 via connectors 600.

[0048] In the example embodiment shown in FIG. 6A, a plurality of floating structures 602, 604, 606 can connect the second layers of signal connectors to reduce signal crosstalk among the signal connectors 600. Floating structure 602 can connect signal connectors SIG1 and SIG2. Floating structure 604 can connect signal connectors SIG2 and SIG3. Floating structure 606 can connect signal connectors SIG3 and SIG4. In the example embodiment shown in FIG. 6B, floating structures 602, 606 are shown. The embodiments in FIG. 6A and FIG.  6B show different number of floating structures that can be used for providing different capacitance to for reducing different amount of signal crosstalk among connectors 600.

[0049] As shown in FIG. 6C, each one of connector 600 can include first layer 610, second layer 620, third layer 630 and fourth layer 640. First layer 610 can be the same as first layer 410 and first layer 510 shown in FIG. 4, FIG. 5A and FIG. 5B. Each one of second layer 620, third layer 630 and fourth layer 640 can include a ground area formed of conductive materials, such as copper (similar to ground area 442 in FIG. 4) and an empty area (similar to empty area 444 in FIG. 4) . The empty areas in second layer 620, third layer 630 and fourth layer 640 can be the substrate or PCB forming the corresponding layer and can include via holes for connecting the corresponding layer to other layers in the same connector.

[0050] When a signal connector among connectors 600 is not connected by a floating structure, the second layer 620 of the signal connector can be the same as the second layer of any ground connector among connectors 600, such as having the ground area and the empty area. When a signal connector among connectors 600 is connected by a floating structure, in addition to the ground area and the empty area, the second layer 620 of the signal connector can further include at least a portion of the floating structure, such as an end portion and / or a connecting portion of the floating structure. By way of example, in FIG. 6C, a floating structure can connect two signal connectors (SIG) , where one ground connector (GND) is between the two signal connectors. The floating structure can be one of floating structure 602, 604, 606 shown in FIG. 6A, FIG. 6B. The floating structure shown in FIG. 6C can include end portions 622, 624 and a connecting portion 626. The end portion 622 can be on the second layer of one of the two SIG connectors the end portion 624 can be on the other one of the two SIG connectors. The connecting portion 626 can connect the end portions 622, 624.

[0051] The end portions 622, 624 can be conductive areas formed of conductive materials such as, for example, copper. The end portions 622, 624 can form a parallel capacitor with their corresponding plate 414 in the first layer 410 since the end portions 622, 624 are positioned underneath (e.g., -z direction) , and disconnected from, their corresponding plate 414. The parallel capacitor formed by end portions 622, 624 and their corresponding plate 414 can be capacitors embedded in the two signal connectors. The end portions 622, 624 can have various size and shapes depending on the desired capacitance of the embedded capacitors. Also, the end portions of different floating structures can have different sizes and shapes. For example, end portion 622 of floating structure 602 can have a different size from the end portion 622 of floating structure 604. Connecting portion 626 can be formed of conductive material such as, for example, copper. In one embodiment, connecting portion 626 can be a wire or a trace connecting end portions 622, 624. In one embodiment, second layer 620 of the GND connector between the two SIG connectors can include a relatively large empty area (e.g., non-shaded / white portion) such that connecting portion 626 does not make contact with ground when spanning across the second layer of the GND connector.

[0052] In the example embodiment shown in FIG. 7A, a plurality of floating structures 702, 704, 706 can connect the second layers of signal connectors to reduce signal crosstalk among the signal connectors 600. Floating structure 702 can connect signal connectors SIG1 and SIG2. Floating structure 704 can connect signal connectors SIG2 and SIG3. Floating structure 706 can connect signal connectors SIG3 and SIG4. In the example embodiment shown in FIG. 7B, floating structures 702, 706 are shown. The embodiments in FIG. 7A and FIG. 7B show different number of floating structures that can be used for providing different capacitance to reducing different amount of signal crosstalk among connectors 600.

[0053] A floating structure including end portions 722, 724 and connecting portion 726 is shown in FIG. 7C. The floating structure shown in FIG. 7C can be one of floating structure 702, 704, 706 shown in FIG. 7A, FIG. 7B.The end portion 722 can be on the second layer of one of the two SIG connectors the end portion 724 can be on the other one of the two SIG connectors. The connecting portion 726 can connect the end portions 722, 724. In one embodiment, second layer 620 of the GND connector between the two SIG connectors can include an relatively large empty area (e.g., non-shaded / white portion) such that connecting portion 726 does not make contact with ground when spanning across the second layer of the GND connector. The end portions 722, 724 can be conductive areas formed of conductive materials such as, for example, copper. The end portions 722, 724 can form a parallel capacitor with their corresponding plate 414 in the first layer 410 since the end portions 722, 724 are positioned underneath (e.g., -z direction) , and disconnected from, their corresponding plate 414. The parallel capacitor formed by end portions 722, 724 and their corresponding plate 414 can be capacitors embedded in the two signal connectors. The end portions 722, 724 can have various size and shapes depending on the desired capacitance of the embedded capacitors. Also, the end portions of different floating structures can have different sizes and shapes. Comparing to the embodiments shown in FIG. 6A to FIG. 6C, the end portions 722, 724 can be a flat metal plate having rectangular shapes printed on the second layer 620 whereas the end portions 622, 624 have circular shape and can be a button-type conductive structure deposited on the second layer 620. In some embodiments, the end portions 622, 624 can also be printed on second layer 620 as metal plates.

[0054] The semiconductor devices disclosed herein can include connectors, such as finger connectors or gold fingers, that can include conductive structures such as metal plates in intermediate layers (e.g., underneath the first or top layer) for forming embedded capacitors in the connectors. The embedded capacitors in different connectors can be connected physically to reduce unwanted coupling between the connectors. The embedded capacitors can be connected via non-floating structures (as shown in FIG. 4 to FIG. 5B) or floating structures (as shown in FIG. 6A to FIG. 7C) . Further, the amount of unwanted coupling being reduced can be controllable by having different number of embedding capacitors, and different size and shapes of non-floating or floating structures. Furthermore, the embedding capacitors in the connectors do not occupy package or PCB space in the chip (e.g., in package 300) .

[0055] The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a" , "an" and "the" are intended to  include the plural forms as well, unless the context clearly indicates otherwise. It will be further understood that the terms "comprises" and / or "comprising, " when used in this specification, specify the presence of stated features, integers, steps, operations, elements, and / or components, but do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, and / or groups thereof.

[0056] The corresponding structures, materials, acts, and equivalents of all means or step plus function elements, if any, in the claims below are intended to include any structure, material, or act for performing the function in combination with other claimed elements as specifically claimed. The disclosed embodiments of the present invention have been presented for purposes of illustration and description but are not intended to be exhaustive or limited to the invention in the forms disclosed. Many modifications and variations will be apparent to those of ordinary skill in the art without departing from the scope and spirit of the invention. The embodiments were chosen and described in order to best explain the principles of the invention and the practical application, and to enable others of ordinary skill in the art to understand the invention for various embodiments with various modifications as are suited to the particular use contemplated.

Claims

1.A semiconductor device comprising:a semiconductor package comprising a plurality of circuits; anda plurality of connectors configured to facilitate signal transmission between the semiconductor package and a device when the semiconductor package is connected to the device via the plurality of connectors, and wherein:at least a first connector among the plurality of connectors is embedded with a capacitor; andthe capacitor embedded in the first connector is connected to a second connector among the plurality of connectors.2.The semiconductor device of claim 1, wherein the plurality of connectors are gold finger connectors.3.The semiconductor device of claim 1, wherein the capacitor embedded in the first connector is a capacitor formed by:a first metal plate on a first layer of the first connector that comprises a signal trace; anda second metal plate on a second layer of the first connector, the second layer of the first connector being underneath the first layer of the first connector.4.The semiconductor device of claim 3, wherein the second metal plate in the second layer of the first connector is connected to a metal plate on a first layer of the second connector.5.The semiconductor device of claim 3, wherein:a third layer of the first connector comprises an empty area and a ground area;the empty area being greater than the ground area; andthe third layer of the first connector is underneath the second layer of the first connector.6.The semiconductor device of claim 3, wherein the first connector and the second connector are adjacent to each other.7.The semiconductor device of claim 1, wherein:the capacitor embedded in the first connector is a capacitor formed by:a first metal plate on a first layer of the first connector that comprises a signal trace; anda first conductive area on a second layer of the first connector, the second layer of the first connector being underneath the first layer of the first connector;the second connector is embedded with another capacitor formed by:a second metal plate on a first layer of the second connector that comprises another signal trace; anda second conductive area on a second layer of the second connector, the second layer of the second connector being underneath the first layer of the second connector; andthe first conductive area and the second conductive area are connected to form a floating structure that connects the first connector and the second connector.8.The semiconductor device of claim 7, wherein a third connector among the plurality of connectors is between the first connector and the second connector.9.A memory module comprising:a plurality of memory devices;a plurality of connectors configured to facilitate signal transmission between the plurality of memory devices and a device when the plurality of memory devices are connected to the device via the plurality of connectors, and wherein:at least a first connector among the plurality of connectors is embedded with a capacitor; andthe capacitor embedded in the first connector is connected to a second connector among the plurality of connectors.10.The memory module of claim 9, wherein the plurality of connectors are finger connectors.11.The memory module of claim 9, wherein the plurality of connectors are gold finger connectors.12.The memory module of claim 9, wherein the capacitor embedded in the first connector is a capacitor formed by:a first metal plate on a first layer of the first connector that comprises a signal trace; anda second metal plate on a second layer of the first connector, the second layer of the first connector being underneath the first layer of the first connector.13.The memory module of claim 12, wherein the second metal plate in the second layer of the first connector is connected to a third metal plate on a first layer of the second connector.14.The memory module of claim 12, wherein:a third layer of the first connector comprises an empty area and a ground area;the empty area being greater than the ground area; andthe third layer of the first connector is underneath the second layer of the first connector.15.The memory module of claim 12, wherein the first connector and the second connector are adjacent to each other.16.The memory module of claim 9, wherein:the capacitor embedded in the first connector is a capacitor formed by:a first metal plate on a first layer of the first connector that comprises a signal trace; anda first conductive area on a second layer of the first connector, the second layer of the first connector being underneath the first layer of the first connector;the second connector is embedded with another capacitor formed by:a second metal plate on a first layer of the second connector that comprises another signal trace; anda second conductive area on a second layer of the second connector, the second layer of the second connector being underneath the first layer of the second connector; andthe first conductive area and the second conductive area are connected to form a floating structure that connects the first connector and the second connector.17.The memory module of claim 16, wherein a third connector among the plurality of connectors is between the first connector and the second connector.18.A structure comprising:a plurality of connectors comprising at least a first connector and a second connector, wherein:the first connector comprises at least a first layer and a second layer underneath the first layer;the first layer of the first connector comprises a signal trace and a metal plate applied over the signal trace;the second layer of the first connector comprises a conductive area that forms a capacitor with the metal plate on the first layer of the first connector; andthe capacitor is connected to the second connector.19.The structure of claim 18, wherein:the conductive area in the second layer of the first connector is connected to a metal plate on a first layer of the second connector;a third layer of the first connector comprises an empty area and a ground area;the empty area being greater than the ground area; andthe third layer of the first connector is underneath the second layer of the first connector.20.The structure of claim 18, wherein:the second connector comprises at least another first layer and another second layer underneath said another first layer;said first layer of the second connector comprises another signal trace and another metal plate applied over said another signal trace;said second layer of the second connector comprises another conductive area that forms another capacitor with said metal plate on said first layer of the second connector; andthe conductive area in the second layer of the first connector and said conductive area in said second layer of the second connector are connected to form a floating structure that connects the first connector and the second connector.

Images