Methods and apparatus to efficiently utilize computing resources for transferring data within computing systems

Abstract

Systems, apparatus, articles of manufacture, and methods are disclosed to efficiently utilize computing resources for transferring data within computing systems. An example non-transitory machine readable storage medium comprising instructions to cause programmable circuitry to at least: determine a number of threads to prefetch data from a first matrix for matrix multiplication; assign a first plurality of threads to a first column of the first matrix to prefetch the first column into the first cache; assign a second plurality of threads to a second column of the first matrix to prefetch the second column into the second cache; and assign a subset of the first plurality of threads and the second plurality of threads to calculate products of the first matrix from the first and second cache and a second matrix.

Description

METHODS AND APPARATUS TO EFFICIENTLY UTILIZE COMPUTING RESOURCES FOR TRANSFERRING DATA WITHIN COMPUTING SYSTEMSBACKGROUND

[0001] Many computing devices include multiple types of memory / storage that have varying characteristics. Memory / storage types may have different read and / or write bandwidth characteristics. For example, a programmable logic circuit (e.g., a processor, processing unit, logic unit, etc. ) may include a cache memory that is smaller but faster than other memory / storage of a computing system.BRIEF DESCRIPTION OF THE DRAWINGS

[0002] FIG. 1 is a block diagram of an example environment in which an example multiplication circuitry operates with a processing unit to load data from a memory and perform multiplication operations for the data.

[0003] FIG. 2 is a flowchart representative of example machine readable instructions and / or example operations that may be executed, instantiated, and / or performed by example programmable circuitry to implement the multiplication circuitry of FIG. 1.

[0004] FIG. 3 is an illustration of how threads / workgroups may be assigned to prefetch and multiply data of matrices.

[0005] FIG. 4 is a block diagram of an example processing platform including programmable circuitry structured to execute, instantiate, and / or perform the example machine readable instructions and / or perform the example operations of FIG. 2 to implement the multiplication circuitry of FIG. 1.

[0006] FIG. 5 is a block diagram of an example implementation of the programmable circuitry of FIG. 4.

[0007] FIG. 6 is a block diagram of another example implementation of the programmable circuitry of FIG. 4.

[0008] FIG. 7 is a block diagram of an example software / firmware / instructions distribution platform (e.g., one or more servers) to distribute software, instructions, and / or firmware (e.g., corresponding to the example machine readable instructions of FIG. 2) to client devices associated with end users and / or consumers (e.g., for license, sale, and / or use) , retailers (e.g., for sale, re-sale, license, and / or sub-license) , and / or original equipment manufacturers (OEMs) (e.g., for inclusion in products to be distributed to, for example, retailers and / or to other end users such as direct buy customers) .

[0009] In general, the same reference numbers will be used throughout the drawing (s) and accompanying written description to refer to the same or like parts. The figures are not necessarily to scale. Instead, the thickness of the layers or regions may be enlarged in the drawings. Although the figures show layers and regions with clean lines and boundaries, some or all of these lines and / or boundaries may be idealized. In reality, the boundaries and / or lines may be unobservable, blended, and / or irregular.DETAILED DESCRIPTION

[0010] Machine learning systems utilize large matrices and frequently include operations that utilize multiplication of such matrices. For example, large language models (LLM) include general matrix multiplications (GEMM) . In some such systems, one matrix to be multiplied may have a small number of rows (M) and a larger number of columns (K) and a second matrix of the multiplication may have K rows and a number of columns (N) that is larger than M. For example, this matrix layout may be derived from the approach to managing data in an LLM in which a conversational input is processed toke by token (e.g., word by word) .

[0011] An example LLM known as the GPT-J 6B model has the dimensions M=1, N=4096, and K=16384. Such a model may encounter limited parallelism due to a partition applied in the output shape [1, 4096] . With each workgroup / thread calculating 32 outputs, the total number of workgroups is only 128, which may be far short of the total number of cores available in a processing unit such as a graphics processing unit (GPU) .

[0012] Methods and apparatus disclosed herein assign threads (e.g., also known as workgroups) in a manner that attempts to maximize memory bandwidth through parallelism in processing. For example, in some examples disclosed herein, an increase in parallelism in the K direction of the matrix can increase the utilization of the processing resources of a processor (e.g., a graphics processing unit) . Furthermore, in some examples, memory prefetching is arranged to keep groups of memory loaded in the K direction in the same destination area (e.g., in cache) to improve the efficiency of memory access.

[0013] FIG. 1 is a block diagram of an example environment 100 in which an example multiplication circuitry 120 operates with a processing unit 102 to load data from a memory 130 and perform multiplication operations for the data.

[0014] The example processing unit 102 is a graphics processing unit (GPU) that includes A) a first plurality of compute units 104 and a second plurality of compute units 106 that are linked to a first cache 108 and B) a third plurality of compute units 110 and fourth plurality of computer units 112 that are linked to a second cache 114. Alternatively, the processing unit 102 may be any type of programmable logic circuit such as a processor, a central processing unit, a field programmable logic array (FPGA) , an infrastructure processing unit (IPU) , an XPU, an application-specific integrated circuit, and / or any combination of programmable logic circuitry. While four sets of processing units and two caches are included in the example processing unit 102, a processing unit may include any number of processing unit groups and / or caches.

[0015] The example processing unit 102 is communicatively coupled to the multiplication circuitry 120 and the memory 130 (e.g., via one or more buses) .

[0016] The example multiplication circuitry 120 includes example prefetch circuitry 122 and example computation circuitry 124. The multiplication circuitry of FIG. 1 may be instantiated (e.g., creating an instance of, bring into being for any length of time, materialize, implement, etc. ) by programmable circuitry such as a Central Processor Unit (CPU) executing first instructions. Additionally or alternatively, the multiplication circuitry of FIG. 1 may be instantiated (e.g., creating an instance of, bring into being for any length of time, materialize, implement, etc. ) by (i) an Application Specific Integrated Circuit (ASIC) and / or (ii) a Field Programmable Gate Array (FPGA) structured and / or configured in response to execution of second instructions to perform operations corresponding to the first instructions. It should be understood that some or all of the circuitry of FIG. 1 may, thus, be instantiated at the same or different times. Some or all of the circuitry of FIG. 1 may be instantiated, for example, in one or more threads executing concurrently on hardware and / or in series on hardware. Moreover, in some examples, some or all of the circuitry of FIG. 1 may be implemented by microprocessor circuitry executing instructions and / or FPGA circuitry performing operations to implement one or more virtual machines and / or containers.

[0017] The prefetch circuitry 122 directs the processing unit 102 to prefetch data from the memory 130 into the first cache 108 and / or the second cache 114. For example, the prefetch circuitry 122 may direct the processing unit 102 to prefetch a first input matrix 132 and / or a second input matrix 134 into the first cache 108 and / or the second cache 114. The example prefetch circuitry 122 optimizes parallelism by determining a number of threads / workgroups to utilize for prefetching based on a number of processing units of the processing unit 102 (e.g., a number of processing cores, number of execution units, etc. ) . The example prefetch circuitry 122 assigns the threads in order along the columns of the second input matrix 134 and assigns the threads to prefetch the data to a cache associated with the processing unit that will execute a thread. For example, the prefetch circuitry 122 may direct a first thread to be executed by a compute unit within the first plurality of compute units 104 to prefetch data to the first cache 108 that is associated with the first plurality of compute units 104 and may direct a second thread to be executed by a compute unit within the third plurality of compute units 110 to prefetch data to the second cache 114 that is associated with the third plurality of compute units 110.

[0018] In some examples, the prefetch circuitry 122 is instantiated by programmable circuitry executing prefetch instructions and / or configured to perform operations such as those represented by the flowchart (s) of FIG. 2.

[0019] In some examples, the multiplication circuitry includes means for prefetching. For example, the means for prefetching may be implemented by the prefetch circuitry 122. In some examples, the prefetch circuitry 122 may be instantiated by programmable circuitry such as the example programmable circuitry 412 of FIG. 4. For instance, the prefetch circuitry 122 may be instantiated by the example microprocessor 500 of FIG. 5 executing machine executable instructions such as those implemented by at least blocks 202-210 of FIG. 2. In some examples, the prefetch circuitry 122 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 600 of FIG. 6 configured and / or structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the prefetch circuitry 122 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the prefetch circuitry 122 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) configured and / or structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0020] The example computation circuitry 124 assigns some of the threads / workgroups assigned to prefetch data by the example prefetch circuitry 122 to multiply the data from the input matrix 134 loaded into the first cache 108 and / or the second cache 114 with the input matrix 132 (e.g., which may be accessed in the memory 130 and / or may be loaded into the first cache 108 and / or the second cache 114) .

[0021] In some examples, the computation circuitry 124 is instantiated by programmable circuitry executing prefetch instructions and / or configured to perform operations such as those represented by the flowchart (s) of FIG. 2.

[0022] In some examples, the multiplication circuitry includes means for computation. For example, the means for computation may be implemented by the computation circuitry 124. In some examples, the computation circuitry 124 may be instantiated by programmable circuitry such as the example programmable circuitry 412 of FIG. 4. For instance, the computation circuitry 124 may be instantiated by the example microprocessor 500 of FIG. 5 executing machine executable instructions such as those implemented by at least blocks 212-218 of FIG. 2. In some examples, the computation circuitry 124 may be instantiated by hardware logic circuitry, which may be implemented by an ASIC, XPU, or the FPGA circuitry 600 of FIG. 6 configured and / or structured to perform operations corresponding to the machine readable instructions. Additionally or alternatively, the computation circuitry 124 may be instantiated by any other combination of hardware, software, and / or firmware. For example, the computation circuitry 124 may be implemented by at least one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, an XPU, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) configured and / or structured to execute some or all of the machine readable instructions and / or to perform some or all of the operations corresponding to the machine readable instructions without executing software or firmware, but other structures are likewise appropriate.

[0023] While an example manner of implementing the multiplication circuitry 120 is illustrated in FIG. 1, one or more of the elements, processes, and / or devices illustrated in FIG. 1 may be combined, divided, re-arranged, omitted, eliminated, and / or implemented in any other way. Further, the example prefetch circuitry 122, the example computation circuitry 124, and / or, more generally, the example multiplication circuitry 120 of FIG. 1, may be implemented by hardware alone or by hardware in combination with software and / or firmware. Thus, for example, any of the example computation circuitry 124, and / or, more generally, the example multiplication circuitry 120 of FIG. 1, could be implemented by programmable circuitry in combination with machine readable instructions (e.g., firmware or software) , processor circuitry, analog circuit (s) , digital circuit (s) , logic circuit (s) , programmable processor (s) , programmable microcontroller (s) , graphics processing unit (s) (GPU (s) ) , digital signal processor (s) (DSP (s) ) , ASIC (s) , programmable logic device (s) (PLD (s) ) , and / or field programmable logic device (s) (FPLD (s) ) such as FPGAs. Further still, the example multiplication circuitry 120 of FIG. 1 may include one or more elements, processes, and / or devices in addition to, or instead of, those illustrated in FIG. 1, and / or may include more than one of any or all of the illustrated elements, processes and devices.

[0024] A flowchart representative of example machine readable instructions, which may be executed by programmable circuitry to implement and / or instantiate the multiplication circuitry 120 of FIG. 1 and / or representative of example operations which may be performed by programmable circuitry to implement and / or instantiate the multiplication circuitry 120 of FIG. 1, is shown in FIG. 2. The machine readable instructions may be one or more executable programs or portion (s) of one or more executable programs for execution by programmable circuitry such as the programmable circuitry 412 shown in the example processor platform 400 discussed below in connection with FIG. 4 and / or may be one or more function (s) or portion (s) of functions to be performed by the example programmable circuitry (e.g., an FPGA) discussed below in connection with FIGS. 5 and / or 6. In some examples, the machine readable instructions cause an operation, a task, etc., to be carried out and / or performed in an automated manner in the real world. As used herein, “automated” means without human involvement.

[0025] The program may be embodied in instructions (e.g., software and / or firmware) stored on one or more non-transitory computer readable and / or machine readable storage medium such as cache memory, a magnetic-storage device or disk (e.g., a floppy disk, a Hard Disk Drive (HDD) , etc. ) , an optical-storage device or disk (e.g., a Blu-ray disk, a Compact Disk (CD) , a Digital Versatile Disk (DVD) , etc. ) , a Redundant Array of Independent Disks (RAID) , a register, ROM, a solid-state drive (SSD) , SSD memory, non-volatile memory (e.g., electrically erasable programmable read-only memory (EEPROM) , flash memory, etc. ) , volatile memory (e.g., Random Access Memory (RAM) of any type, etc. ) , and / or any other storage device or storage disk. The instructions of the non-transitory computer readable and / or machine readable medium may program and / or be executed by programmable circuitry located in one or more hardware devices, but the entire program and / or parts thereof could alternatively be executed and / or instantiated by one or more hardware devices other than the programmable circuitry and / or embodied in dedicated hardware. The machine readable instructions may be distributed across multiple hardware devices and / or executed by two or more hardware devices (e.g., a server and a client hardware device) . For example, the client hardware device may be implemented by an endpoint client hardware device (e.g., a hardware device associated with a human and / or machine user) or an intermediate client hardware device gateway (e.g., a radio access network (RAN) ) that may facilitate communication between a server and an endpoint client hardware device. Similarly, the non-transitory computer readable storage medium may include one or more mediums. Further, although the example program is described with reference to the flowchart (s) illustrated in FIG. 2, many other methods of implementing the example multiplication circuitry 120 may alternatively be used. For example, the order of execution of the blocks of the flowchart (s) may be changed, and / or some of the blocks described may be changed, eliminated, or combined. Additionally or alternatively, any or all of the blocks of the flow chart may be implemented by one or more hardware circuits (e.g., processor circuitry, discrete and / or integrated analog and / or digital circuitry, an FPGA, an ASIC, a comparator, an operational-amplifier (op-amp) , a logic circuit, etc. ) structured to perform the corresponding operation without executing software or firmware. The programmable circuitry may be distributed in different network locations and / or local to one or more hardware devices (e.g., a single-core processor (e.g., a single core CPU) , a multi-core processor (e.g., a multi-core CPU, an XPU, etc. ) ) . For example, the programmable circuitry may be a CPU and / or an FPGA located in the same package (e.g., the same integrated circuit (IC) package or in two or more separate housings) , one or more processors in a single machine, multiple processors distributed across multiple servers of a server rack, multiple processors distributed across one or more server racks, etc., and / or any combination (s) thereof.

[0026] The machine readable instructions described herein may be stored in one or more of a compressed format, an encrypted format, a fragmented format, a compiled format, an executable format, a packaged format, etc. Machine readable instructions as described herein may be stored as data (e.g., computer-readable data, machine-readable data, one or more bits (e.g., one or more computer-readable bits, one or more machine-readable bits, etc. ) , a bitstream (e.g., a computer-readable bitstream, a machine-readable bitstream, etc. ) , etc. ) or a data structure (e.g., as portion (s) of instructions, code, representations of code, etc. ) that may be utilized to create, manufacture, and / or produce machine executable instructions. For example, the machine readable instructions may be fragmented and stored on one or more storage devices, disks and / or computing devices (e.g., servers) located at the same or different locations of a network or collection of networks (e.g., in the cloud, in edge devices, etc. ) . The machine readable instructions may require one or more of installation, modification, adaptation, updating, combining, supplementing, configuring, decryption, decompression, unpacking, distribution, reassignment, compilation, etc., in order to make them directly readable, interpretable, and / or executable by a computing device and / or other machine. For example, the machine readable instructions may be stored in multiple parts, which are individually compressed, encrypted, and / or stored on separate computing devices, wherein the parts when decrypted, decompressed, and / or combined form a set of computer-executable and / or machine executable instructions that implement one or more functions and / or operations that may together form a program such as that described herein.

[0027] In another example, the machine readable instructions may be stored in a state in which they may be read by programmable circuitry, but require addition of a library (e.g., a dynamic link library (DLL) ) , a software development kit (SDK) , an application programming interface (API) , etc., in order to execute the machine-readable instructions on a particular computing device or other device. In another example, the machine readable instructions may need to be configured (e.g., settings stored, data input, network addresses recorded, etc. ) before the machine readable instructions and / or the corresponding program (s) can be executed in whole or in part. Thus, machine readable, computer readable and / or machine readable media, as used herein, may include instructions and / or program (s) regardless of the particular format or state of the machine readable instructions and / or program (s) .

[0028] The machine readable instructions described herein can be represented by any past, present, or future instruction language, scripting language, programming language, etc. For example, the machine readable instructions may be represented using any of the following languages: C, C++, Java, C#, Perl, Python, JavaScript, HyperText Markup Language (HTML) , Structured Query Language (SQL) , Swift, etc.

[0029] As mentioned above, the example operations of FIG. 2 may be implemented using executable instructions (e.g., computer readable and / or machine readable instructions) stored on one or more non-transitory computer readable and / or machine readable media. As used herein, the terms non-transitory computer readable medium, non-transitory computer readable storage medium, non-transitory machine readable medium, and / or non-transitory machine readable storage medium are expressly defined to include any type of computer readable storage device and / or storage disk and to exclude propagating signals and to exclude transmission media. Examples of such non-transitory computer readable medium, non-transitory computer readable storage medium, non-transitory machine readable medium, and / or non-transitory machine readable storage medium include optical storage devices, magnetic storage devices, an HDD, a flash memory, a read-only memory (ROM) , a CD, a DVD, a cache, a RAM of any type, a register, and / or any other storage device or storage disk in which information is stored for any duration (e.g., for extended time periods, permanently, for brief instances, for temporarily buffering, and / or for caching of the information) . As used herein, the terms “non-transitory computer readable storage device” and “non-transitory machine readable storage device” are defined to include any physical (mechanical, magnetic and / or electrical) hardware to retain information for a time period, but to exclude propagating signals and to exclude transmission media. Examples of non-transitory computer readable storage devices and / or non-transitory machine readable storage devices include random access memory of any type, read only memory of any type, solid state memory, flash memory, optical discs, magnetic disks, disk drives, and / or redundant array of independent disks (RAID) systems. As used herein, the term “device” refers to physical structure such as mechanical and / or electrical equipment, hardware, and / or circuitry that may or may not be configured by computer readable instructions, machine readable instructions, etc., and / or manufactured to execute computer-readable instructions, machine-readable instructions, etc.

[0030] FIG. 2 is a flowchart representative of example machine readable instructions and / or example operations 200 that may be executed, instantiated, and / or performed by programmable circuitry to prefetch and multiply data (e.g., two or more matrices) . The example machine-readable instructions and / or the example operations 200 of FIG. 2 begin at block 202, at which the prefetch circuitry 122 determines a number of threads / workgroups for creation / instantiation based on the capabilities of the processing unit 102.

[0031] The example prefetch circuitry 122 then assigns threads / workgroups to blocks of a matrix (e.g., the second input matrix 134) (block 204) and the workgroups / threads load the data (e.g., the second input matrix 134) from the memory 130 to at least one of the first cache 108 or the second cache 114. According to the illustrated example, the threads / workgroups are assigned down the columns of the matrix. If there are additional threads / workgroups after the threads / workgroups have been assigned to the first column, the threads / workgroups are assigned to the next column and so forth until no further threads / workgroups remain. If there are additional columns, the workgroups / threads will be assigned to those additional columns after the data from the first columns have been prefetched from the memory to the cache. According to the illustrated example, the workloads / threads are assigned to load the data into the cache that is associated with a compute unit that will be utilized to execute workgroup / thread. For example, if a workgroup / thread will be executed by a compute unit in the first plurality of compute units 104, the workgroup / thread will be assigned to load data into the first cache 108 and if a workgroup / thread will be executed by a compute unit in the third plurality of compute units 110, the workgroup / thread will be assigned to load data into the second cache 114.

[0032] According to the illustrated example, the prefetch circuitry 122 also loads the other matrix to be multiplied (e.g., the first input matrix 132) into at least one of the first cache 108 and the second cache 114. Alternatively, the other matrix may be accessed directly from the memory 130 during multiplication.

[0033] The multiplication process begins at block 210 when the computation circuitry 124 loads a column of the second input matrix 134 from at least one of the first cache 108 and / or the second cache 114. The computation circuitry 124 assigns one of the workloads / threads to perform multiplication of the column against the first input matrix 132 (block 212) . The computation circuitry 124 then stores the result of the multiplication in an accumulator (e.g., an accumulator stored in at least one of the first cache 108, the second cache 114, and / or the memory 130. The compute circuitry 124 determines if there are additional columns that remain for multiplication (block 216) . If there are additional columns, control returns to block 210 to assign a workgroup / thread to the next column. If there are no additional columns, the compute circuitry 124 stores the accumulated result of the multiplications in the memory as the output matrix 136.

[0034] FIG. 3 is an illustration of how threads / workgroups may be assigned to prefetch and multiply data of matrices. According to the illustrated example, at 300, a first matrix 302 has K columns and M rows and a second matrix 304 has N columns and K rows. To support multiplication of the first matrix 302 times the second matrix 304, the prefetch circuitry 122 of FIG. 1 will determine a number of cores and a number of compute units of a processing unit (e.g., the processing until 102) . The prefetch circuitry 122 assigns workgroups / threads to blocks of the second matrix 304 along columns (e.g., down the columns or up the columns) . For example, as illustrated in FIG. 3, a workgroup / thread having the index WG0 is assigned to the first row and the first column (e.g., a column having a width of 32 values) , the thread having the index WG1 is assigned to the second row of the first column, etc. Once the end of the first column is reached during assignment, the next example workgroup / thread is assigned to the second column and so forth until all of the workgroups / thread are assigned. The workgroups / threads are each associated with a processing core / thread 306 within a compute unit 308 (e.g., a processing core, virtual core, etc. within the first compute unit 104 of the processing unit 102) . According to the illustrated example, the workgroups / thread are assigned in groups associated with the compute unit 308. Accordingly, as shown in FIG. 3, the first two columns are assigned to workgroups / threads that are executed by cores of the same compute unit while the next two columns may be assigned to cores of a different compute unit. While the illustrated example has two columns per compute unit, any number of columns may be associated with a compute unit depending on the relative sizes of the matrix and the compute units.

[0035] According to the illustrated example, at 320, after the second matrix 304 has been loaded into cache (and possibly the first matrix as well) , the computation circuitry 124 reassigns the workgroups / threads utilized in 300 to perform the multiplication. The workgroups / threads are each assigned to a column of the second matrix to each generate one component of and output matrix 322. Accordingly, because the number of columns of the second matrix may be less than the number of rows of the second matrix, the workgroups / threads utilized for the multiplication may be a subset of the workgroups / threads utilized for the prefetching. The workgroups / threads that are not utilized for the multiplication may exit. Because the second matrix 304 has been loaded into cache, the data loading speed is much faster than loading the data from the memory 130.

[0036] One example approach for assigning workgroups / threads includes determining if a workgroup / thread identifier is less than the size of the output matrix 322 divided by the number of units (e.g., bits, blocks, etc. ) handled by each workgroup / thread. This check determines that the workgroups / threads having an identifier that is less than the compared value will be kept alive while other workgroups / threads are exited. For the threads that are kept alive, each thread iterates over the rows of a column (e.g., over K) to read the elements of the column from the cache, perform multiplication against the first matrix 302 (e.g., fused multiply-add (FMA) ) and store the result to an accumulator. Once the workgroups / threads have iterated over all of the rows of the columns, the final result of the accumulator is stored as the output matrix / product of the multiplication operation (e.g., stored as the output matrix 136 in FIG. 1) .

[0037] Example assembly code for a prefetching loop that may be executed by all workgroups is shown below. While all of the threads according to the illustrated example will perform prefetching, only a subset of the threads will be utilized to perform the multiplication of the matrix stored in the cache.

[0038] load_block2d. ugm. d16. a64. ca. ca (1|M0) null: 0 {r12: 1}

[0039] add (1|M0) r12.5<1>: d r12.5<0; 1, 0>: d 64: w

[0040] load_block2d. ugm. d16. a64. ca. ca (1|M0) null: 0 {r12: 1}

[0041] add (1|M0) r12.5<1>: d r12.5<0; 1, 0>: d 64: w

[0042] load_block2d. ugm. d16. a64. ca. ca (1|M0) null: 0 {r12: 1}

[0043] add (1|M0) r12.5<1>: d r12.5<0; 1, 0>: d 64: w

[0044] FIG. 4 is a block diagram of an example programmable circuitry platform 400 structured to execute and / or instantiate the example machine-readable instructions and / or the example operations of FIG. 2 to implement the multiplication circuitry of FIG. 1. The programmable circuitry platform 400 can be, for example, a server, a personal computer, a workstation, a self-learning machine (e.g., a neural network) , a mobile device (e.g., a cell phone, a smart phone, a tablet such as an iPadTM) , a personal digital assistant (PDA) , an Internet appliance, a DVD player, a CD player, a digital video recorder, a Blu-ray player, a gaming console, a personal video recorder, a set top box, a headset (e.g., an augmented reality (AR) headset, a virtual reality (VR) headset, etc. ) or other wearable device, or any other type of computing and / or electronic device.

[0045] The programmable circuitry platform 400 of the illustrated example includes programmable circuitry 412. The programmable circuitry 412 of the illustrated example is hardware. For example, the programmable circuitry 412 can be implemented by one or more integrated circuits, logic circuits, FPGAs, microprocessors, CPUs, GPUs, DSPs, and / or microcontrollers from any desired family or manufacturer. The programmable circuitry 412 may be implemented by one or more semiconductor based (e.g., silicon based) devices. In this example, the programmable circuitry 412 implements the example prefetch circuitry 122 and the example computation circuitry 124.

[0046] The programmable circuitry 412 of the illustrated example includes a local memory 413 (e.g., a cache, registers, etc. ) . The programmable circuitry 412 of the illustrated example is in communication with main memory 414, 416, which includes a volatile memory 414 and a non-volatile memory 416, by a bus 418. The volatile memory 414 may be implemented by Synchronous Dynamic Random Access Memory (SDRAM) , Dynamic Random Access Memory (DRAM) ,  Dynamic Random Access Memory  and / or any other type of RAM device. The non-volatile memory 416 may be implemented by flash memory and / or any other desired type of memory device. Access to the main memory 414, 416 of the illustrated example is controlled by a memory controller 417. In some examples, the memory controller 417 may be implemented by one or more integrated circuits, logic circuits, microcontrollers from any desired family or manufacturer, or any other type of circuitry to manage the flow of data going to and from the main memory 414, 416.

[0047] The programmable circuitry platform 400 of the illustrated example also includes interface circuitry 420. The interface circuitry 420 may be implemented by hardware in accordance with any type of interface standard, such as an Ethernet interface, a universal serial bus (USB) interface, a interface, a near field communication (NFC) interface, a Peripheral Component Interconnect (PCI) interface, and / or a Peripheral Component Interconnect Express (PCIe) interface.

[0048] In the illustrated example, one or more input devices 422 are connected to the interface circuitry 420. The input device (s) 422 permit (s) a user (e.g., a human user, a machine user, etc. ) to enter data and / or commands into the programmable circuitry 412. The input device (s) 422 can be implemented by, for example, an audio sensor, a microphone, a camera (still or video) , a keyboard, a button, a mouse, a touchscreen, a trackpad, a trackball, an isopoint device, and / or a voice recognition system.

[0049] One or more output devices 424 are also connected to the interface circuitry 420 of the illustrated example. The output device (s) 424 can be implemented, for example, by display devices (e.g., a light emitting diode (LED) , an organic light emitting diode (OLED) , a liquid crystal display (LCD) , a cathode ray tube (CRT) display, an in-place switching (IPS) display, a touchscreen, etc. ) , a tactile output device, a printer, and / or speaker. The interface circuitry 420 of the illustrated example, thus, typically includes a graphics driver card, a graphics driver chip, and / or graphics processor circuitry such as a GPU.

[0050] The interface circuitry 420 of the illustrated example also includes a communication device such as a transmitter, a receiver, a transceiver, a modem, a residential gateway, a wireless access point, and / or a network interface to facilitate exchange of data with external machines (e.g., computing devices of any kind) by a network 426. The communication can be by, for example, an Ethernet connection, a digital subscriber line (DSL) connection, a telephone line connection, a coaxial cable system, a satellite system, a beyond-line-of-sight wireless system, a line-of-sight wireless system, a cellular telephone system, an optical connection, etc.

[0051] The programmable circuitry platform 400 of the illustrated example also includes one or more mass storage discs or devices 428 to store firmware, software, and / or data. Examples of such mass storage discs or devices 428 include magnetic storage devices (e.g., floppy disk, drives, HDDs, etc. ) , optical storage devices (e.g., Blu-ray disks, CDs, DVDs, etc. ) , RAID systems, and / or solid-state storage discs or devices such as flash memory devices and / or SSDs. The example mass storage 428 stores the example first input matrix 132, the example second input matrix 134, and the example output matrix 136.

[0052] The machine readable instructions 432, which may be implemented by the machine readable instructions of FIG. 2, may be stored in the mass storage device 428, in the volatile memory 414, in the non-volatile memory 416, and / or on at least one non-transitory computer readable storage medium such as a CD or DVD which may be removable.

[0053] FIG. 5 is a block diagram of an example implementation of the programmable circuitry 412 of FIG. 4. In this example, the programmable circuitry 412 of FIG. 4 is implemented by a microprocessor 500. For example, the microprocessor 500 may be a general-purpose microprocessor (e.g., general-purpose microprocessor circuitry) . The microprocessor 500 executes some or all of the machine-readable instructions of the flowcharts of FIG. 2 to effectively instantiate the circuitry of FIG. 1 as logic circuits to perform operations corresponding to those machine readable instructions. In some such examples, the circuitry of FIG. 1 is instantiated by the hardware circuits of the microprocessor 500 in combination with the machine-readable instructions. For example, the microprocessor 500 may be implemented by multi-core hardware circuitry such as a CPU, a DSP, a GPU, an XPU, etc. Although it may include any number of example cores 502 (e.g., 1 core) , the microprocessor 500 of this example is a multi-core semiconductor device including N cores. The cores 502 of the microprocessor 500 may operate independently or may cooperate to execute machine readable instructions. For example, machine code corresponding to a firmware program, an embedded software program, or a software program may be executed by one of the cores 502 or may be executed by multiple ones of the cores 502 at the same or different times. In some examples, the machine code corresponding to the firmware program, the embedded software program, or the software program is split into threads and executed in parallel by two or more of the cores 502. The software program may correspond to a portion or all of the machine readable instructions and / or operations represented by the flowcharts of FIG. 2.

[0054] The cores 502 may communicate by a first example bus 504. In some examples, the first bus 504 may be implemented by a communication bus to effectuate communication associated with one (s) of the cores 502. For example, the first bus 504 may be implemented by at least one of an Inter-Integrated Circuit (I2C) bus, a Serial Peripheral Interface (SPI) bus, a PCI bus, or a PCIe bus. Additionally or alternatively, the first bus 504 may be implemented by any other type of computing or electrical bus. The cores 502 may obtain data, instructions, and / or signals from one or more external devices by example interface circuitry 506. The cores 502 may output data, instructions, and / or signals to the one or more external devices by the interface circuitry 506. Although the cores 502 of this example include example local memory 520 (e.g., Level 1 (L1) cache that may be split into an L1 data cache and an L1 instruction cache) , the microprocessor 500 also includes example shared memory 510 that may be shared by the cores (e.g., Level 2 (L2 cache) ) for high-speed access to data and / or instructions. Data and / or instructions may be transferred (e.g., shared) by writing to and / or reading from the shared memory 510. The local memory 520 of each of the cores 502 and the shared memory 510 may be part of a hierarchy of storage devices including multiple levels of cache memory and the main memory (e.g., the main memory 414, 416 of FIG. 4) . Typically, higher levels of memory in the hierarchy exhibit lower access time and have smaller storage capacity than lower levels of memory. Changes in the various levels of the cache hierarchy are managed (e.g., coordinated) by a cache coherency policy.

[0055] Each core 502 may be referred to as a CPU, DSP, GPU, etc., or any other type of hardware circuitry. Each core 502 includes control unit circuitry 514, arithmetic and logic (AL) circuitry (sometimes referred to as an ALU) 516, a plurality of registers 518, the local memory 520, and a second example bus 522. Other structures may be present. For example, each core 502 may include vector unit circuitry, single instruction multiple data (SIMD) unit circuitry, load / store unit (LSU) circuitry, branch / jump unit circuitry, floating-point unit (FPU) circuitry, etc. The control unit circuitry 514 includes semiconductor-based circuits structured to control (e.g., coordinate) data movement within the corresponding core 502. The AL circuitry 516 includes semiconductor-based circuits structured to perform one or more mathematic and / or logic operations on the data within the corresponding core 502. The AL circuitry 516 of some examples performs integer based operations. In other examples, the AL circuitry 516 also performs floating-point operations. In yet other examples, the AL circuitry 516 may include first AL circuitry that performs integer-based operations and second AL circuitry that performs floating-point operations. In some examples, the AL circuitry 516 may be referred to as an Arithmetic Logic Unit (ALU) .

[0056] The registers 518 are semiconductor-based structures to store data and / or instructions such as results of one or more of the operations performed by the AL circuitry 516 of the corresponding core 502. For example, the registers 518 may include vector register (s) , SIMD register (s) , general-purpose register (s) , flag register (s) , segment register (s) , machine-specific register (s) , instruction pointer register (s) , control register (s) , debug register (s) , memory management register (s) , machine check register (s) , etc. The registers 518 may be arranged in a bank as shown in FIG. 5. Alternatively, the registers 518 may be organized in any other arrangement, format, or structure, such as by being distributed throughout the core 502 to shorten access time. The second bus 522 may be implemented by at least one of an I2C bus, a SPI bus, a PCI bus, or a PCIe bus.

[0057] Each core 502 and / or, more generally, the microprocessor 500 may include additional and / or alternate structures to those shown and described above. For example, one or more clock circuits, one or more power supplies, one or more power gates, one or more cache home agents (CHAs) , one or more converged / common mesh stops (CMSs) , one or more shifters (e.g., barrel shifter (s) ) and / or other circuitry may be present. The microprocessor 500 is a semiconductor device fabricated to include many transistors interconnected to implement the structures described above in one or more integrated circuits (ICs) contained in one or more packages.

[0058] The microprocessor 500 may include and / or cooperate with one or more accelerators (e.g., acceleration circuitry, hardware accelerators, etc. ) . In some examples, accelerators are implemented by logic circuitry to perform certain tasks more quickly and / or efficiently than can be done by a general-purpose processor. Examples of accelerators include ASICs and FPGAs such as those discussed herein. A GPU, DSP and / or other programmable device can also be an accelerator. Accelerators may be on-board the microprocessor 500, in the same chip package as the microprocessor 500 and / or in one or more separate packages from the microprocessor 500.

[0059] FIG. 6 is a block diagram of another example implementation of the programmable circuitry 412 of FIG. 4. In this example, the programmable circuitry 412 is implemented by FPGA circuitry 600. For example, the FPGA circuitry 600 may be implemented by an FPGA. The FPGA circuitry 600 can be used, for example, to perform operations that could otherwise be performed by the example microprocessor 500 of FIG. 5 executing corresponding machine readable instructions. However, once configured, the FPGA circuitry 600 instantiates the operations and / or functions corresponding to the machine readable instructions in hardware and, thus, can often execute the operations / functions faster than they could be performed by a general-purpose microprocessor executing the corresponding software.

[0060] More specifically, in contrast to the microprocessor 500 of FIG. 5 described above (which is a general purpose device that may be programmed to execute some or all of the machine readable instructions represented by the flowchart (s) of FIG. 2 but whose interconnections and logic circuitry are fixed once fabricated) , the FPGA circuitry 600 of the example of FIG. 6 includes interconnections and logic circuitry that may be configured, structured, programmed, and / or interconnected in different ways after fabrication to instantiate, for example, some or all of the operations / functions corresponding to the machine readable instructions represented by the flowchart (s) of FIG. 2. In particular, the FPGA circuitry 600 may be thought of as an array of logic gates, interconnections, and switches. The switches can be programmed to change how the logic gates are interconnected by the interconnections, effectively forming one or more dedicated logic circuits (unless and until the FPGA circuitry 600 is reprogrammed) . The configured logic circuits enable the logic gates to cooperate in different ways to perform different operations on data received by input circuitry. Those operations may correspond to some or all of the instructions (e.g., the software and / or firmware) represented by the flowchart (s) of FIG. 2. As such, the FPGA circuitry 600 may be configured and / or structured to effectively instantiate some or all of the operations / functions corresponding to the machine readable instructions of the flowchart (s) of FIG. 2 as dedicated logic circuits to perform the operations / functions corresponding to those software instructions in a dedicated manner analogous to an ASIC. Therefore, the FPGA circuitry 600 may perform the operations / functions corresponding to the some or all of the machine readable instructions of FIG. 2 faster than the general-purpose microprocessor can execute the same.

[0061] In the example of FIG. 6, the FPGA circuitry 600 is configured and / or structured in response to being programmed (and / or reprogrammed one or more times) based on a binary file. In some examples, the binary file may be compiled and / or generated based on instructions in a hardware description language (HDL) such as Lucid, Very High Speed Integrated Circuits (VHSIC) Hardware Description Language (VHDL) , or Verilog. For example, a user (e.g., a human user, a machine user, etc. ) may write code or a program corresponding to one or more operations / functions in an HDL; the code / program may be translated into a low-level language as needed; and the code / program (e.g., the code / program in the low-level language) may be converted (e.g., by a compiler, a software application, etc. ) into the binary file. In some examples, the FPGA circuitry 600 of FIG. 6 may access and / or load the binary file to cause the FPGA circuitry 600 of FIG. 6 to be configured and / or structured to perform the one or more operations / functions. For example, the binary file may be implemented by a bit stream (e.g., one or more computer-readable bits, one or more machine-readable bits, etc. ) , data (e.g., computer-readable data, machine-readable data, etc. ) , and / or machine-readable instructions accessible to the FPGA circuitry 600 of FIG. 6 to cause configuration and / or structuring of the FPGA circuitry 600 of FIG. 6, or portion (s) thereof.

[0062] In some examples, the binary file is compiled, generated, transformed, and / or otherwise output from a uniform software platform utilized to program FPGAs. For example, the uniform software platform may translate first instructions (e.g., code or a program) that correspond to one or more operations / functions in a high-level language (e.g., C, C++, Python, etc. ) into second instructions that correspond to the one or more operations / functions in an HDL. In some such examples, the binary file is compiled, generated, and / or otherwise output from the uniform software platform based on the second instructions. In some examples, the FPGA circuitry 600 of FIG. 6 may access and / or load the binary file to cause the FPGA circuitry 600 of FIG. 6 to be configured and / or structured to perform the one or more operations / functions. For example, the binary file may be implemented by a bit stream (e.g., one or more computer-readable bits, one or more machine-readable bits, etc. ) , data (e.g., computer-readable data, machine-readable data, etc. ) , and / or machine-readable instructions accessible to the FPGA circuitry 600 of FIG. 6 to cause configuration and / or structuring of the FPGA circuitry 600 of FIG. 6, or portion (s) thereof.

[0063] The FPGA circuitry 600 of FIG. 6, includes example input / output (I / O) circuitry 602 to obtain and / or output data to / from example configuration circuitry 604 and / or external hardware 606. For example, the configuration circuitry 604 may be implemented by interface circuitry that may obtain a binary file, which may be implemented by a bit stream, data, and / or machine-readable instructions, to configure the FPGA circuitry 600, or portion (s) thereof. In some such examples, the configuration circuitry 604 may obtain the binary file from a user, a machine (e.g., hardware circuitry (e.g., programmable or dedicated circuitry) that may implement an Artificial Intelligence / Machine Learning (AI / ML) model to generate the binary file) , etc., and / or any combination (s) thereof) . In some examples, the external hardware 606 may be implemented by external hardware circuitry. For example, the external hardware 606 may be implemented by the microprocessor 500 of FIG. 5.

[0064] The FPGA circuitry 600 also includes an array of example logic gate circuitry 608, a plurality of example configurable interconnections 610, and example storage circuitry 612. The logic gate circuitry 608 and the configurable interconnections 610 are configurable to instantiate one or more operations / functions that may correspond to at least some of the machine readable instructions of FIG. 2 and / or other desired operations. The logic gate circuitry 608 shown in FIG. 6 is fabricated in blocks or groups. Each block includes semiconductor-based electrical structures that may be configured into logic circuits. In some examples, the electrical structures include logic gates (e.g., And gates, Or gates, Nor gates, etc. ) that provide basic building blocks for logic circuits. Electrically controllable switches (e.g., transistors) are present within each of the logic gate circuitry 608 to enable configuration of the electrical structures and / or the logic gates to form circuits to perform desired operations / functions. The logic gate circuitry 608 may include other electrical structures such as look-up tables (LUTs) , registers (e.g., flip-flops or latches) , multiplexers, etc.

[0065] The configurable interconnections 610 of the illustrated example are conductive pathways, traces, vias, or the like that may include electrically controllable switches (e.g., transistors) whose state can be changed by programming (e.g., using an HDL instruction language) to activate or deactivate one or more connections between one or more of the logic gate circuitry 608 to program desired logic circuits.

[0066] The storage circuitry 612 of the illustrated example is structured to store result (s) of the one or more of the operations performed by corresponding logic gates. The storage circuitry 612 may be implemented by registers or the like. In the illustrated example, the storage circuitry 612 is distributed amongst the logic gate circuitry 608 to facilitate access and increase execution speed.

[0067] The example FPGA circuitry 600 of FIG. 6 also includes example dedicated operations circuitry 614. In this example, the dedicated operations circuitry 614 includes special purpose circuitry 616 that may be invoked to implement commonly used functions to avoid the need to program those functions in the field. Examples of such special purpose circuitry 616 include memory (e.g., DRAM) controller circuitry, PCIe controller circuitry, clock circuitry, transceiver circuitry, memory, and multiplier-accumulator circuitry. Other types of special purpose circuitry may be present. In some examples, the FPGA circuitry 600 may also include example general purpose programmable circuitry 618 such as an example CPU 620 and / or an example DSP 622. Other general purpose programmable circuitry 618 may additionally or alternatively be present such as a GPU, an XPU, etc., that can be programmed to perform other operations.

[0068] Although FIGS. 5 and 6 illustrate two example implementations of the programmable circuitry 412 of FIG. 4, many other approaches are contemplated. For example, FPGA circuitry may include an on-board CPU, such as one or more of the example CPU 620 of FIG. 5. Therefore, the programmable circuitry 412 of FIG. 4 may additionally be implemented by combining at least the example microprocessor 500 of FIG. 5 and the example FPGA circuitry 600 of FIG. 6. In some such hybrid examples, one or more cores 502 of FIG. 5 may execute a first portion of the machine readable instructions represented by the flowchart (s) of FIG. 2 to perform first operation (s)  / function (s) , the FPGA circuitry 600 of FIG. 6 may be configured and / or structured to perform second operation (s)  / function (s) corresponding to a second portion of the machine readable instructions represented by the flowcharts of FIG. 2, and / or an ASIC may be configured and / or structured to perform third operation (s)  / function (s) corresponding to a third portion of the machine readable instructions represented by the flowcharts of FIG. 2.

[0069] It should be understood that some or all of the circuitry of FIG. 1 may, thus, be instantiated at the same or different times. For example, same and / or different portion (s) of the microprocessor 500 of FIG. 5 may be programmed to execute portion (s) of machine-readable instructions at the same and / or different times. In some examples, same and / or different portion (s) of the FPGA circuitry 600 of FIG. 6 may be configured and / or structured to perform operations / functions corresponding to portion (s) of machine-readable instructions at the same and / or different times.

[0070] In some examples, some or all of the circuitry of FIG. 1 may be instantiated, for example, in one or more threads executing concurrently and / or in series. For example, the microprocessor 500 of FIG. 5 may execute machine readable instructions in one or more threads executing concurrently and / or in series. In some examples, the FPGA circuitry 600 of FIG. 6 may be configured and / or structured to carry out operations / functions concurrently and / or in series. Moreover, in some examples, some or all of the circuitry of FIG. 1 may be implemented within one or more virtual machines and / or containers executing on the microprocessor 500 of FIG. 5.

[0071] In some examples, the programmable circuitry 412 of FIG. 4 may be in one or more packages. For example, the microprocessor 500 of FIG. 5 and / or the FPGA circuitry 600 of FIG. 6 may be in one or more packages. In some examples, an XPU may be implemented by the programmable circuitry 412 of FIG. 4, which may be in one or more packages. For example, the XPU may include a CPU (e.g., the microprocessor 500 of FIG. 5, the CPU 620 of FIG. 6, etc. ) in one package, a DSP (e.g., the DSP 622 of FIG. 6) in another package, a GPU in yet another package, and an FPGA (e.g., the FPGA circuitry 600 of FIG. 6) in still yet another package.

[0072] A block diagram illustrating an example software distribution platform 705 to distribute software such as the example machine readable instructions 432 of FIG. 4 to other hardware devices (e.g., hardware devices owned and / or operated by third parties from the owner and / or operator of the software distribution platform) is illustrated in FIG. 7. The example software distribution platform 705 may be implemented by any computer server, data facility, cloud service, etc., capable of storing and transmitting software to other computing devices. The third parties may be customers of the entity owning and / or operating the software distribution platform 705. For example, the entity that owns and / or operates the software distribution platform 705 may be a developer, a seller, and / or a licensor of software such as the example machine readable instructions 432 of FIG. 4. The third parties may be consumers, users, retailers, OEMs, etc., who purchase and / or license the software for use and / or re-sale and / or sub-licensing. In the illustrated example, the software distribution platform 705 includes one or more servers and one or more storage devices. The storage devices store the machine readable instructions 432, which may correspond to the example machine readable instructions of FIG. 2, as described above. The one or more servers of the example software distribution platform 705 are in communication with an example network 710, which may correspond to any one or more of the Internet and / or any of the example networks described above. In some examples, the one or more servers are responsive to requests to transmit the software to a requesting party as part of a commercial transaction. Payment for the delivery, sale, and / or license of the software may be handled by the one or more servers of the software distribution platform and / or by a third party payment entity. The servers enable purchasers and / or licensors to download the machine readable instructions 432 from the software distribution platform 705. For example, the software, which may correspond to the example machine readable instructions of FIG. 2, may be downloaded to the example programmable circuitry platform 400, which is to execute the machine readable instructions 432 to implement the multiplication circuitry. In some examples, one or more servers of the software distribution platform 705 periodically offer, transmit, and / or force updates to the software (e.g., the example machine readable instructions 432 of FIG. 4) to ensure improvements, patches, updates, etc., are distributed and applied to the software at the end user devices. Although referred to as software above, the distributed “software” could alternatively be firmware.

[0073] “Including” and “comprising” (and all forms and tenses thereof) are used herein to be open ended terms. Thus, whenever a claim employs any form of “include” or “comprise” (e.g., comprises, includes, comprising, including, having, etc. ) as a preamble or within a claim recitation of any kind, it is to be understood that additional elements, terms, etc., may be present without falling outside the scope of the corresponding claim or recitation. As used herein, when the phrase “at least” is used as the transition term in, for example, a preamble of a claim, it is open-ended in the same manner as the term “comprising” and “including” are open ended. The term “and / or” when used, for example, in a form such as A, B, and / or C refers to any combination or subset of A, B, C such as (1) A alone, (2) B alone, (3) C alone, (4) A with B, (5) A with C, (6) B with C, or (7) A with B and with C. As used herein in the context of describing structures, components, items, objects and / or things, the phrase “at least one of A and B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B. Similarly, as used herein in the context of describing structures, components, items, objects and / or things, the phrase “at least one of A or B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B. As used herein in the context of describing the performance or execution of processes, instructions, actions, activities, etc., the phrase “at least one of A and B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B. Similarly, as used herein in the context of describing the performance or execution of processes, instructions, actions, activities, etc., the phrase “at least one of A or B” is intended to refer to implementations including any of (1) at least one A, (2) at least one B, or (3) at least one A and at least one B.

[0074] As used herein, singular references (e.g., “a” , “an” , “first” , “second” , etc. ) do not exclude a plurality. The term “a” or “an” object, as used herein, refers to one or more of that object. The terms “a” (or “an” ) , “one or more” , and “at least one” are used interchangeably herein. Furthermore, although individually listed, a plurality of means, elements, or actions may be implemented by, e.g., the same entity or object. Additionally, although individual features may be included in different examples or claims, these may possibly be combined, and the inclusion in different examples or claims does not imply that a combination of features is not feasible and / or advantageous.

[0075] As used herein, unless otherwise stated, the term “above” describes the relationship of two parts relative to Earth. A first part is above a second part, if the second part has at least one part between Earth and the first part. Likewise, as used herein, a first part is “below” a second part when the first part is closer to the Earth than the second part. As noted above, a first part can be above or below a second part with one or more of: other parts therebetween, without other parts therebetween, with the first and second parts touching, or without the first and second parts being in direct contact with one another.

[0076] Notwithstanding the foregoing, in the case of referencing a semiconductor device (e.g., a transistor) , a semiconductor die containing a semiconductor device, and / or an integrated circuit (IC) package containing a semiconductor die during fabrication or manufacturing, “above” is not with reference to Earth, but instead is with reference to an underlying substrate on which relevant components are fabricated, assembled, mounted, supported, or otherwise provided. Thus, as used herein and unless otherwise stated or implied from the context, a first component within a semiconductor die (e.g., a transistor or other semiconductor device) is “above” a second component within the semiconductor die when the first component is farther away from a substrate (e.g., a semiconductor wafer) during fabrication / manufacturing than the second component on which the two components are fabricated or otherwise provided. Similarly, unless otherwise stated or implied from the context, a first component within an IC package (e.g., a semiconductor die) is “above” a second component within the IC package during fabrication when the first component is farther away from a printed circuit board (PCB) to which the IC package is to be mounted or attached. It is to be understood that semiconductor devices are often used in orientation different than their orientation during fabrication. Thus, when referring to a semiconductor device (e.g., a transistor) , a semiconductor die containing a semiconductor device, and / or an integrated circuit (IC) package containing a semiconductor die during use, the definition of “above” in the preceding paragraph (i.e., the term “above” describes the relationship of two parts relative to Earth) will likely govern based on the usage context.

[0077] As used in this patent, stating that any part (e.g., a layer, film, area, region, or plate) is in any way on (e.g., positioned on, located on, disposed on, or formed on, etc. ) another part, indicates that the referenced part is either in contact with the other part, or that the referenced part is above the other part with one or more intermediate part (s) located therebetween.

[0078] As used herein, connection references (e.g., attached, coupled, connected, and joined) may include intermediate members between the elements referenced by the connection reference and / or relative movement between those elements unless otherwise indicated. As such, connection references do not necessarily infer that two elements are directly connected and / or in fixed relation to each other. As used herein, stating that any part is in “contact” with another part is defined to mean that there is no intermediate part between the two parts.

[0079] Unless specifically stated otherwise, descriptors such as “first, ” “second, ” “third, ” etc., are used herein without imputing or otherwise indicating any meaning of priority, physical order, arrangement in a list, and / or ordering in any way, but are merely used as labels and / or arbitrary names to distinguish elements for ease of understanding the disclosed examples. In some examples, the descriptor “first” may be used to refer to an element in the detailed description, while the same element may be referred to in a claim with a different descriptor such as “second” or “third. ” In such instances, it should be understood that such descriptors are used merely for identifying those elements distinctly within the context of the discussion (e.g., within a claim) in which the elements might, for example, otherwise share a same name.

[0080] As used herein, “approximately” and “about” modify their subjects / values to recognize the potential presence of variations that occur in real world applications. For example, “approximately” and “about” may modify dimensions that may not be exact due to manufacturing tolerances and / or other real world imperfections as will be understood by persons of ordinary skill in the art. For example, “approximately” and “about” may indicate such dimensions may be within a tolerance range of + / -10%unless otherwise specified herein.

[0081] As used herein “substantially real time” refers to occurrence in a near instantaneous manner recognizing there may be real world delays for computing time, transmission, etc. Thus, unless otherwise specified, “substantially real time” refers to real time + 1 second.

[0082] As used herein, the phrase “in communication, ” including variations thereof, encompasses direct communication and / or indirect communication through one or more intermediary components, and does not require direct physical (e.g., wired) communication and / or constant communication, but rather additionally includes selective communication at periodic intervals, scheduled intervals, aperiodic intervals, and / or one-time events.

[0083] As used herein, “programmable circuitry” is defined to include (i) one or more special purpose electrical circuits (e.g., an application specific circuit (ASIC) ) structured to perform specific operation (s) and including one or more semiconductor-based logic devices (e.g., electrical hardware implemented by one or more transistors) , and / or (ii) one or more general purpose semiconductor-based electrical circuits programmable with instructions to perform specific functions (s) and / or operation (s) and including one or more semiconductor-based logic devices (e.g., electrical hardware implemented by one or more transistors) . Examples of programmable circuitry include programmable microprocessors such as Central Processor Units (CPUs) that may execute first instructions to perform one or more operations and / or functions, Field Programmable Gate Arrays (FPGAs) that may be programmed with second instructions to cause configuration and / or structuring of the FPGAs to instantiate one or more operations and / or functions corresponding to the first instructions, Graphics Processor Units (GPUs) that may execute first instructions to perform one or more operations and / or functions, Digital Signal Processors (DSPs) that may execute first instructions to perform one or more operations and / or functions, XPUs, Network Processing Units (NPUs) one or more microcontrollers that may execute first instructions to perform one or more operations and / or functions and / or integrated circuits such as Application Specific Integrated Circuits (ASICs) . For example, an XPU may be implemented by a heterogeneous computing system including multiple types of programmable circuitry (e.g., one or more FPGAs, one or more CPUs, one or more GPUs, one or more NPUs, one or more DSPs, etc., and / or any combination (s) thereof) , and orchestration technology (e.g., application programming interface (s) (API (s) ) that may assign computing task (s) to whichever one (s) of the multiple types of programmable circuitry is / are suited and available to perform the computing task (s) .

[0084] As used herein integrated circuit / circuitry is defined as one or more semiconductor packages containing one or more circuit elements such as transistors, capacitors, inductors, resistors, current paths, diodes, etc. For example an integrated circuit may be implemented as one or more of an ASIC, an FPGA, a chip, a microchip, programmable circuitry, a semiconductor substrate coupling multiple circuit elements, a system on chip (SoC) , etc.

[0085] From the foregoing, it will be appreciated that example systems, apparatus, articles of manufacture, and methods have been disclosed that efficiently prefetch data and perform matrix multiplication. Disclosed systems, apparatus, articles of manufacture, and methods improve the efficiency of using a computing device by assigning workgroups / thread to perform the prefetching and multiplication in a manner that improves the parallelism and utilization of available computing resources (e.g., to fully utilize the processing capabilities such as cores and compute units of a processing device) . Disclosed systems, apparatus, articles of manufacture, and methods are accordingly directed to one or more improvement (s) in the operation of a machine such as a computer or other electronic and / or mechanical device.

[0086] Example methods, apparatus, systems, and articles of manufacture to efficiently utilize computing resources for transferring data within computing systems are disclosed herein. Further examples and combinations thereof include the following: Example 1 includes a non-transitory machine readable storage medium comprising instructions to cause programmable circuitry to at least determine a number of threads to prefetch data from a first matrix for matrix multiplication, the threads to prefetch the data from first memory into a first cache and a second cache, assign a first plurality of threads to a first column of the first matrix to prefetch the first column into the first cache, assign a second plurality of threads to a second column of the first matrix to prefetch the second column into the second cache, assign a subset of the first plurality of threads and the second plurality of threads to calculate products of the first matrix from the first and second cache and a second matrix, and accumulate the products to determine a third matrix that is the product of the first matrix and the second matrix, the number of threads to prefetch data greater than a width of the third matrix.

[0087] Example 2 includes the non-transitory machine readable storage medium of example 1, wherein the instructions, when executed, cause the programmable circuitry to cause the second matrix to be loaded into at least one of the first cache or the second cache, and assign the subset of the first plurality of threads and the second plurality of threads to calculate the products by looping through threads based on thread indices assigned to the threads until the number of threads matches a width of the second matrix and a height of the first matrix.

[0088] Example 3 includes the non-transitory machine readable storage medium of example 2, wherein the instructions, when executed, cause the programmable circuitry to individually insert the products into an accumulator by the respective subset of the first plurality of threads and the second plurality of threads, and store the accumulated result as a third matrix in at least one of the first memory or a second memory.

[0089] Example 4 includes the non-transitory machine readable storage medium of any foregoing example, wherein the number of threads is a maximum number of threads that can be executed by a processing unit.

[0090] Example 5 includes the non-transitory machine readable storage medium of any foregoing example, wherein the second matrix has a width that is the same as a height of the first matrix, wherein the width the second matrix is greater than the height of the second matrix.

[0091] Example 6 includes the non-transitory machine readable storage medium of any foregoing example, wherein the first cache is a first Level 2 cache of a processing unit and the second cache is a second Level 2 cache of the processing unit.

[0092] Example 7 includes the non-transitory machine readable storage medium of any foregoing example, wherein the instructions are to cause the programmable circuitry to assign the first plurality of threads to be executed by first processing cores that are associated with the first cache.

[0093] Example 8 includes an apparatus comprising memory interface circuitry, instructions, and programmable circuitry to at least one of instantiate or execute the instructions to determine a number of threads to prefetch data from a first matrix for matrix multiplication, the threads to prefetch the data from first memory into a first cache and a second cache, assign a first plurality of threads to a first column of the first matrix to prefetch the first column into the first cache, assign a second plurality of threads to a second column of the first matrix to prefetch the second column into the second cache, assign a subset of the first plurality of threads and the second plurality of threads to calculate products of the first matrix from the first and second cache and a second matrix, and accumulate the products to determine a third matrix that is the product of the first matrix and the second matrix, the number of threads to prefetch data greater than a width of the third matrix.

[0094] Example 9 includes the apparatus of example 8, wherein the programmable circuitry is to cause the second matrix to be loaded into at least one of the first cache or the second cache, and assign the subset of the first plurality of threads and the second plurality of threads to calculate the products by looping through threads based on thread indices assigned to the threads until the number of threads matches a width of the second matrix and a height of the first matrix.

[0095] Example 10 includes the apparatus of example 9, wherein the programmable circuitry is to individually insert the products into an accumulator by the respective subset of the first plurality of threads and the second plurality of threads, and store the accumulated result as a third matrix in at least one of the first memory or a second memory.

[0096] Example 11 includes the apparatus of any foregoing example, wherein the number of threads is a maximum number of threads that can be executed by a processing unit.

[0097] Example 12 includes the apparatus of any foregoing example, wherein the second matrix has a width that is the same as a height of the first matrix, wherein the width the second matrix is greater than the height of the second matrix.

[0098] Example 13 includes the apparatus of any foregoing example, wherein the first cache is a first Level 2 cache of a processing unit and the second cache is a second Level 2 cache of the processing unit.

[0099] Example 14 includes the apparatus of any foregoing example, wherein the programmable circuitry is to assign the first plurality of threads to be executed by first processing cores that are associated with the first cache.

[0100] Example 15 includes a system comprising first memory, a processing unit that includes a first cache and a second cache, and multiplication circuitry, wherein the multiplication circuitry is to determine a number of threads to prefetch data from a first matrix for matrix multiplication, the threads to prefetch the data from the first memory into the first cache and the second cache, assign a first plurality of threads to a first column of the first matrix to prefetch the first column into the first cache, assign a second plurality of threads to a second column of the first matrix to prefetch the second column into the second cache, assign a subset of the first plurality of threads and the second plurality of threads to calculate products of the first matrix from the first and second cache and a second matrix, and accumulate the products to determine a third matrix that is the product of the first matrix and the second matrix, the number of threads to prefetch data greater than a width of the third matrix.

[0101] Example 16 includes the system of example 15, wherein the multiplication circuitry is to cause the second matrix to be loaded into at least one of the first cache or the second cache, and assign the subset of the first plurality of threads and the second plurality of threads to calculate the products by looping through threads based on thread indices assigned to the threads until the number of threads matches a width of the second matrix and a height of the first matrix.

[0102] Example 17 includes the system of example 16, wherein the multiplication circuitry is to individually insert the products into an accumulator by the respective subset of the first plurality of threads and the second plurality of threads, and store the accumulated result as a third matrix in at least one of the first memory or a second memory.

[0103] Example 18 includes the system of any foregoing example, wherein the number of threads is a maximum number of threads that can be executed by the processing unit.

[0104] Example 19 includes the system of any foregoing example, wherein the second matrix has a width that is the same as a height of the first matrix, wherein the width the second matrix is greater than the height of the second matrix.

[0105] Example 20 includes the system of any foregoing example, wherein the multiplication circuitry is to assign the first plurality of threads to be executed by first processing cores that are associated with the first cache.

[0106] The following claims are hereby incorporated into this Detailed Description by this reference. Although certain example systems, apparatus, articles of manufacture, and methods have been disclosed herein, the scope of coverage of this patent is not limited thereto. On the contrary, this patent covers all systems, apparatus, articles of manufacture, and methods fairly falling within the scope of the claims of this patent.

Claims

1.A non-transitory machine readable storage medium comprising instructions to cause programmable circuitry to at least:determine a number of threads to prefetch data from a first matrix for matrix multiplication, the threads to prefetch the data from first memory into a first cache and a second cache;assign a first plurality of threads to a first column of the first matrix to prefetch the first column into the first cache;assign a second plurality of threads to a second column of the first matrix to prefetch the second column into the second cache;assign a subset of the first plurality of threads and the second plurality of threads to calculate products of the first matrix from the first and second cache and a second matrix; andaccumulate the products to determine a third matrix that is the product of the first matrix and the second matrix, the number of threads to prefetch data greater than a width of the third matrix.2.The non-transitory machine readable storage medium of claim 1, wherein the instructions, when executed, cause the programmable circuitry to:cause the second matrix to be loaded into at least one of the first cache or the second cache; andassign the subset of the first plurality of threads and the second plurality of threads to calculate the products by looping through threads based on thread indices assigned to the threads until the number of threads matches a width of the second matrix and a height of the first matrix.3.The non-transitory machine readable storage medium of claim 2, wherein the instructions, when executed, cause the programmable circuitry to:individually insert the products into an accumulator by the respective subset of the first plurality of threads and the second plurality of threads; andstore the accumulated result as a third matrix in at least one of the first memory or a second memory.4.The non-transitory machine readable storage medium of claim 1, wherein the number of threads is a maximum number of threads that can be executed by a processing unit.5.The non-transitory machine readable storage medium of claim 1, wherein the second matrix has a width that is the same as a height of the first matrix, wherein the width the second matrix is greater than the height of the second matrix.6.The non-transitory machine readable storage medium of claim 1, wherein the first cache is a first Level 2 cache of a processing unit and the second cache is a second Level 2 cache of the processing unit.7.The non-transitory machine readable storage medium of claim 1, wherein the instructions are to cause the programmable circuitry to assign the first plurality of threads to be executed by first processing cores that are associated with the first cache.8.An apparatus comprising:memory interface circuitry;instructions; andprogrammable circuitry to at least one of instantiate or execute the instructions to:determine a number of threads to prefetch data from a first matrix for matrix multiplication, the threads to prefetch the data from first memory into a first cache and a second cache;assign a first plurality of threads to a first column of the first matrix to prefetch the first column into the first cache;assign a second plurality of threads to a second column of the first matrix to prefetch the second column into the second cache;assign a subset of the first plurality of threads and the second plurality of threads to calculate products of the first matrix from the first and second cache and a second matrix; andaccumulate the products to determine a third matrix that is the product of the first matrix and the second matrix, the number of threads to prefetch data greater than a width of the third matrix.9.The apparatus of claim 8, wherein the programmable circuitry is to:cause the second matrix to be loaded into at least one of the first cache or the second cache; andassign the subset of the first plurality of threads and the second plurality of threads to calculate the products by looping through threads based on thread indices assigned to the threads until the number of threads matches a width of the second matrix and a height of the first matrix.10.The apparatus of claim 9, wherein the programmable circuitry is to:individually insert the products into an accumulator by the respective subset of the first plurality of threads and the second plurality of threads; andstore the accumulated result as a third matrix in at least one of the first memory or a second memory.11.The apparatus of claim 8, wherein the number of threads is a maximum number of threads that can be executed by a processing unit.12.The apparatus of claim 8, wherein the second matrix has a width that is the same as a height of the first matrix, wherein the width the second matrix is greater than the height of the second matrix.13.The apparatus of claim 8, wherein the first cache is a first Level 2 cache of a processing unit and the second cache is a second Level 2 cache of the processing unit.14.The apparatus of claim 8, wherein the programmable circuitry is to assign the first plurality of threads to be executed by first processing cores that are associated with the first cache.15.A system comprising:first memory;a processing unit that includes a first cache and a second cache; andmultiplication circuitry, wherein the multiplication circuitry is to:determine a number of threads to prefetch data from a first matrix for matrix multiplication, the threads to prefetch the data from the first memory into the first cache and the second cache;assign a first plurality of threads to a first column of the first matrix to prefetch the first column into the first cache;assign a second plurality of threads to a second column of the first matrix to prefetch the second column into the second cache;assign a subset of the first plurality of threads and the second plurality of threads to calculate products of the first matrix from the first and second cache and a second matrix; andaccumulate the products to determine a third matrix that is the product of the first matrix and the second matrix, the number of threads to prefetch data greater than a width of the third matrix.16.The system of claim 15, wherein the multiplication circuitry is to:cause the second matrix to be loaded into at least one of the first cache or the second cache; andassign the subset of the first plurality of threads and the second plurality of threads to calculate the products by looping through threads based on thread indices assigned to the threads until the number of threads matches a width of the second matrix and a height of the first matrix.17.The system of claim 16, wherein the multiplication circuitry is to:individually insert the products into an accumulator by the respective subset of the first plurality of threads and the second plurality of threads; andstore the accumulated result as a third matrix in at least one of the first memory or a second memory.18.The system of claim 15, wherein the number of threads is a maximum number of threads that can be executed by the processing unit.19.The system of claim 15, wherein the second matrix has a width that is the same as a height of the first matrix, wherein the width the second matrix is greater than the height of the second matrix.20.The system of claim 15, wherein the multiplication circuitry is to assign the first plurality of threads to be executed by first processing cores that are associated with the first cache.

Images