Pixel driving circuit, display module and electronic device

Abstract

A pixel driving circuit, a display module and an electronic device are provided. The pixel driving circuit includes: a first transistor (201), wherein the first transistor(201) is coupled to a first node (221) via a control terminal, the first transistor (201) is coupled to a fourth node (224) via a first terminal, and the first transistor (201) is coupled to a second node (222) via a second terminal; an eighth transistor (208), wherein the eighth transistor (208) is coupled between the second node (222) and the first node (221) and the eighth transistor (208) is coupled to S4 via a control terminal; a first capacitor (211), wherein the first capacitor (211) is coupled between a first voltage terminal providing PVDD and the first node (221); a second capacitor (212), wherein the second capacitor (212) is coupled to DATA via a first terminal and the second capacitor (212) is coupled to the second node (222) via a second terminal; an emitting element (231), wherein the emitting element (231) is coupled between the second node (222) and a second voltage terminal providing PVSS; and, at least one of a second transistor (202) and a third transistor (203), wherein the second transistor (202) is coupled between the first voltage terminal and the fourth node (224) and a control terminal of the second transistor (202) is coupled to EM1; and the third transistor (203) is coupled between the second node (222) and the anode of the emitting element (231) and a control terminal of the third transistor (203) is coupled to EM2. According to the technical solution, display mura arising from IR drop will be avoided.

Description

PIXEL DRIVING CIRCUIT, DISPLAY MODULE AND ELECTRONIC DEVICETECHNICAL FIELD

[0001] Embodiments of the present application relate to the field of displaying technologies, and more specifically, to a pixel driving circuit, a display module and an electronic device.BACKGROUND

[0002] Because of higher picture quality (PQ) , flexibility and many other features, light-emitting diode (LED) or organic light-emitting diode (OLED) are widely used in many fields such as smartphone, TV, pad, smart watch, car interior and so on.

[0003] However, PQ issues often appear as a result of IR drop in typical pixel driving circuits.SUMMARY

[0004] Embodiments of this application provide a pixel driving circuit, a display module and an electronic device, which does not suffer from PQ issues arising from IR drop.

[0005] A first aspect of this application provides a pixel driving circuit. The pixel driving circuit includes a first transistor, where the first transistor is coupled to a first node via a control terminal of the first transistor, the first transistor is coupled to a fourth node via a first terminal of the first transistor, and the first transistor is coupled to a second node via a second terminal of the first transistor; an eighth transistor, where the eighth transistor is coupled to the second node via a first terminal of the eighth transistor, the eighth transistor is coupled to the first node via a second terminal of the eighth transistor and the eighth transistor is coupled to a fourth control line providing a fourth control signal S4 via a control terminal of the eighth transistor; a first capacitor, where the first capacitor is coupled to a first voltage terminal providing a first voltage PVDD via a first terminal of the first capacitor and the first capacitor is coupled to the first node via a second terminal of the first capacitor; a second capacitor, where the second capacitor is coupled to a first line providing a data signal DATA via a first terminal of the second capacitor and the second capacitor is coupled to the second node via a second terminal of the second  capacitor; an emitting element, where the emitting element is coupled to the second node via an anode of the emitting element and the emitting element is coupled to a second voltage terminal providing a second voltage PVSS via a cathode of the emitting element; and, at least one of a second transistor and a third transistor, where the second transistor is coupled between the first voltage terminal and the fourth node and a control terminal of the second transistor is coupled to a first emitting control line providing a first emitting control signal EM1; the third transistor is coupled between the second node and the anode of the emitting element and a control terminal of the third transistor is coupled to a second emitting control line providing a second emitting control signal EM2.

[0006] In an embodiment of this application, the pixel driving circuit includes the second transistor, where the second transistor is coupled between the first voltage terminal and the fourth node and a control terminal of the second transistor is coupled to a first emitting control line providing a first emitting control signal EM1.

[0007] In another embodiment of this application, the pixel driving circuit includes the third transistor, where the third transistor is coupled between the second node and the anode of the emitting element and a control terminal of the third transistor is coupled to a second emitting control line providing a second emitting control signal EM2.

[0008] In another embodiment of this application, the pixel driving circuit includes the second transistor and the third transistor, where the second transistor is coupled between the first voltage terminal and the fourth node and a control terminal of the second transistor is coupled to a first emitting control line providing a first emitting control signal EM1; and the third transistor is coupled between the second node and the anode of the emitting element and a control terminal of the third transistor is coupled to a second emitting control line providing a second emitting control signal EM2.

[0009] In other words, the pixel driving circuit includes: a first transistor; where a control terminal of the first transistor is coupled to a first node, a first terminal of the first transistor is coupled to a fourth node and a second terminal of the first transistor is coupled to a second node; an eighth transistor, where a first terminal of the eighth transistor is coupled to the second node, a second terminal of the eighth transistor is coupled to the first node and a control terminal of the eighth transistor is coupled to a fourth control line providing a fourth control signal S4; a first capacitor, where a first terminal of the first capacitor is coupled to a first voltage terminal providing a first voltage PVDD and a second terminal of the first capacitor is coupled to the first node; a second capacitor, where a first terminal of the second capacitor is coupled to a first line providing a data signal DATA and a second terminal of the second capacitor is coupled to the second node; an emitting element, where an anode of the emitting element is coupled to the second node and a cathode of the emitting element is coupled to a second voltage terminal providing a second voltage PVSS; and at least one of a second transistor and a third transistor, where the second transistor is coupled between the first voltage terminal and the fourth node with a control terminal of the second transistor coupled to a first emitting control line providing a first emitting control signal EM1; and the third transistor is coupled between the second node  and the anode of the emitting element with a control terminal of the third transistor coupled to a second emitting control line providing a second emitting control signal EM2.

[0010] According to the above embodiment, the first transistor is a driving transistor. A first voltage terminal providing a first voltage PVDD is coupled to the first terminal of the first transistor to compensate the PVDD to the control terminal of the first transistor. Therefore, luminance effect of the emitting element does not suffer from IR drop.

[0011] In an embodiment of this application, the pixel driving circuit includes a fourth transistor; the fourth transistor is coupled to the fourth node or the second node, and a control terminal of the fourth transistor is coupled to a third control line providing a third control signal S3, the fourth transistor is configured to initialize the first terminal of the first transistor or the second terminal of the first transistor with a third initial signal VIN3.

[0012] In an embodiment of this application, the pixel driving circuit includes a sixth transistor, the sixth transistor is coupled between the second capacitor and the first line, and a control terminal of the sixth transistor coupled to a first control line providing a first control signal S1.

[0013] The six transistor controls the data writing to the control terminal of the first transistor.

[0014] In an embodiment of this application, the pixel driving circuit includes a fifth transistor and a seventh transistor; the seventh transistor is coupled to a third node, where the third node is coupled to the first terminal of the second capacitor and the second terminal of the sixth transistor, and a control terminal of the seventh transistor is coupled to a second control line providing a second control signal S2, and the seventh transistor is configured to initialize the second capacitor with a second initial signal VIN2; and the fifth transistor is coupled to the anode of the emitting element or the second node and a control terminal of the fifth transistor is coupled to a fifth control line providing a fifth control signal S5, and the fifth transistor is configured to initialize the first capacitor, the anode of the emitting element and the control terminal of the first transistor with a first initial signal VIN1.

[0015] The fifth transistor and the seventh transistor are configured to initialize the anode of the emitting element, the control terminal of the first transistor and the two capacitors to avoid influence by the previous frame.

[0016] In an embodiment of this application, the fifth transistor is coupled to the anode of the emitting element and the second control signal S2 and the fifth control signal S5 are the same signal.

[0017] In an embodiment of this application, the pixel driving circuit includes a sixth transistor and a fifth transistor, and the first line is configured to provide a signal dynamically changed between the data signal DATA and a second initial signal VIN2; the sixth transistor is coupled between the second capacitor and the first line with a control terminal of the sixth transistor coupled to a first control signal S1; and the fifth transistor is coupled to the anode of the emitting element or the second node and a control terminal of the fifth transistor is coupled to a fifth control line providing a fifth control signal S5,  and the fifth transistor is configured to initialize the first capacitor, the anode of the emitting element and the control terminal of the first transistor with a first initial signal VIN1.

[0018] The dynamically changed DATA / VIN2 signal coupled to the first terminal of the six transistor makes the six transistor function as a data writing control transistor to control data writing process to the driving transistor or an initial transistor to initialize the second capacitor.

[0019] In an embodiment of this application, the pixel driving circuit includes a ninth transistor coupled between the eighth transistor and the first transistor and a control terminal of the ninth transistor is coupled to an enable line providing an enable signal ENB, and the enable signal ENB is a column selecting signal.

[0020] Other control signals are in the row direction and the ENB signal is in the column direction. Thus, when the pixel driving circuit is employed in a display, the display may be divided into blocks by these lines. The display may be applied with different refresh rates for different blocks and energy saving is expected.

[0021] In an embodiment of this application, the pixel driving circuit is driven in a frame, and the frame includes a first period, a second period, a third period, a fourth period and a fifth period; in the first period, the fourth transistor is turned on to initialize the first terminal of the first transistor or the second terminal of the first transistor with the third initial signal VIN3; in the second period, the seventh transistor, the fifth transistor, the third transistor and the eighth transistor are turned on to initialize the anode of the emitting element, the first capacitor, the second capacitor and the control terminal of the first transistor with the first initial signal VIN1 and the second initial signal VIN2; in the third period, the second transistor, the eighth transistor and the seventh transistor are turned on to compensate the first voltage PVDD and a threshold voltage of the first transistor to the control terminal of the first transistor; in the fourth period, the six transistor and the eighth transistor are turned on to write the data signal DATA to the control terminal of the first transistor; and in the fifth period, the second transistor and the third transistor are turned on to conduct the first voltage terminal to the emitting element and the emitting element emits light.

[0022] In an embodiment of this application, the pixel driving circuit is driven in a frame, and the frame includes a first period, a second period, a third period, a fourth period and a fifth period; in the first period, the fourth transistor is turned on to initialize the first terminal of the first transistor or the second terminal of the first transistor with the third initial signal VIN3; in the second period, the sixth transistor, the fifth transistor, the third transistor and the eighth transistor are turned on to initialize the anode of the emitting element, the first capacitor, the second capacitor and the control terminal of the first transistor with the first initial signal VIN1 and the second initial signal VIN2; in the third period, the sixth transistor, the second transistor and the eighth transistor are turned on to compensate the first voltage PVDD and a threshold voltage of the first transistor to the control terminal of the first transistor; in the fourth period, the six transistor and the eighth transistor are turned on to write the data signal DATA to the control terminal of the first transistor; and in the fifth period, the second transistor and the third  transistor are turned on to conduct the first voltage terminal to the emitting element and the emitting element emits light.

[0023] A second aspect of this application provides a display module. The display module includes a substrate and a plurality of pixels, the plurality of pixels are arranged in the substrate, where each pixel includes: a first transistor, where the first transistor is coupled to a first node via a control terminal of the first transistor, the first transistor is coupled to a fourth node via a first terminal of the first transistor and the first transistor is coupled to a second node via a second terminal of the first transistor; an eighth transistor, where the eighth transistor is coupled to the second node via a first terminal of the eighth transistor, the eighth transistor is coupled to the first node via a second terminal of the eighth transistor and the eighth transistor is coupled to a fourth control line providing a fourth control signal S4 via a control terminal of the eighth transistor; a first capacitor, where the first capacitor is coupled to a first voltage terminal providing a first voltage PVDD via a first terminal of the first capacitor and the first capacitor is coupled to the first node via a second terminal of the first capacitor; a second capacitor, where the second capacitor is coupled to a first line providing a data signal DATA via a first terminal of the second capacitor and the second capacitor is coupled to the second node via a second terminal of the second capacitor; an emitting element, where the emitting element is coupled to the second node via an anode of the emitting element and the emitting element is coupled to a second voltage terminal providing a second voltage PVSS via a cathode of the emitting element; and, at least one of a second transistor and a third transistor, where the second transistor is coupled between the first voltage terminal and the fourth node, and a control terminal of the second transistor is coupled to a first emitting control line providing a first emitting control signal EM1; and the third transistor is coupled between the second node and the anode of the emitting element, and a control terminal of the third transistor is coupled to a second emitting control line providing a second emitting control signal EM2.

[0024] In other words, each pixel includes: a first transistor, where a control terminal of the first transistor is coupled to a first node, a first terminal of the first transistor is coupled to a fourth node and a second terminal of the first transistor is coupled to a second node; an eighth transistor, where a first terminal of the eighth transistor is coupled to the second node, a second terminal of the eighth transistor is coupled to the first node and a control terminal of the eighth transistor is coupled to a fourth control line providing a fourth control signal S4; a first capacitor, where a first terminal of the first capacitor is coupled to a first voltage terminal providing a first voltage PVDD and a second terminal of the first capacitor is coupled to the first node; a second capacitor, where a first terminal of the second capacitor is coupled to a first line providing a data signal DATA and a second terminal of the second capacitor is coupled to the second node; an emitting element, where an anode of the emitting element is coupled to the second node and a cathode of the emitting element is coupled to a second voltage terminal providing a second voltage PVSS; and at least one of a second transistor and a third transistor, where the second transistor is coupled between the first voltage terminal and the fourth node with a control terminal of the second transistor coupled to a first  emitting control line providing a first emitting control signal EM1; and the third transistor is coupled between the second node and the anode of the emitting element with a control terminal of the third transistor coupled to a second emitting control line providing a second emitting control signal EM2.

[0025] In an embodiment of this application, each pixel includes a fourth transistor; the fourth transistor is coupled to the fourth node or the second node and a control terminal of the fourth transistor is coupled to a third control line providing a third control signal S3, the fourth transistor is configured to initialize the first terminal of the first transistor or the second terminal of the first transistor with a third initial signal VIN3.

[0026] In an embodiment of this application, each pixel includes a sixth transistor, the sixth transistor is coupled between the second capacitor and the first line, and a control terminal of the sixth transistor coupled to a first control line providing a first control signal S1.

[0027] In an embodiment of this application, each pixel includes a fifth transistor and a seventh transistor; the seventh transistor is coupled to a third node, where the third node is coupled to the first terminal of the second capacitor and the second terminal of the sixth transistor, and a control terminal of the seventh transistor is coupled to a second control line providing a second control signal S2, the seventh transistor is configured to initialize the second capacitor with a second initial signal VIN2; and the fifth transistor is coupled to the anode of the emitting element or the second node and a control terminal of the fifth transistor is coupled to a fifth control line providing a fifth control signal S5, and the fifth transistor is configured to initialize the first capacitor, the anode of the emitting element and the control terminal of the first transistor with a first initial signal VIN1.

[0028] In an embodiment of this application, the fifth transistor is coupled to the anode of the emitting element and the second control signal S2 and the fifth control signal S5 are the same signal.

[0029] In an embodiment of this application, each pixel includes a sixth transistor and a fifth transistor, the first line is configured to provide a signal dynamically changed between the data signal DATA and a second initial signal VIN2; the sixth transistor is coupled between the second capacitor and the first line with a control terminal of the sixth transistor coupled to a first control signal S1; and the fifth transistor is coupled to the anode of the emitting element or the second node and a control terminal of the fifth transistor is coupled to a fifth control line providing a fifth control signal S5, and the fifth transistor is configured to initialize the first capacitor, the anode of the emitting element and the control terminal of the first transistor with a first initial signal VIN1.

[0030] In an embodiment of this application, each pixel includes a ninth transistor coupled between the eighth transistor and the first transistor and a control terminal of the ninth transistor is coupled to an enable line providing an enable signal ENB, and the enable signal ENB is a column selecting signal.

[0031] In an embodiment of this application, the fourth transistor is shared with at least two pixels in a row.

[0032] In an embodiment of this application, where the second transistor is shared with at least two pixels in a row.

[0033] In an embodiment of this application, the display module includes an EM EOA including a plurality of EM GOA units where each of the EM GOA units corresponds to a row of pixels; the control terminal of the second transistor in pixels of the nth row is coupled to the nth EM GOA unit of the EM GOA to receive the first emitting control signal EM1 and the control terminal of the third transistor in pixels of the nth row is coupled to the (n-1) th EM GOA unit of the EM GOA to receive the second emitting control signal EM2.

[0034] The combined EOA for the two EOA signals can save layout area and a narrow bezel is expected.

[0035] In an embodiment of this application, the display module includes an EM GOA including a plurality of EM GOA units where each of the EM GOA units corresponds to a row of pixels; the control terminal of the second transistor in pixels of the nth row is coupled to the nth EM GOA unit of the EM GOA to receive the first emitting control signal EM1 and the control terminal of the third transistor in pixels of the nth row is coupled to the (n-4) th EM GOA unit of the EM GOA to receive the second emitting control signal EM2.

[0036] In an embodiment of this application, the display module is driven in a frame, and the frame includes a first period, a second period, a third period, a fourth period and a fifth period; in the first period, the fourth transistor is turned on to initialize the first terminal of the first transistor or the second terminal of the first transistor with the third initial signal VIN3; in the second period, the seventh transistor, the fifth transistor, the third transistor and the eighth transistor are turned on to initialize the anode of the emitting element, the first capacitor, the second capacitor and the control terminal of the first transistor with the first initial signal VIN1 and the second initial signal VIN2; in the third period, the second transistor, the eighth transistor and the seventh transistor are turned on to compensate the first voltage PVDD and a threshold voltage of the first transistor to the control terminal of the first transistor; in the fourth period, the six transistor and the eighth transistor are turned on to write the data signal DATA to the control terminal of the first transistor; and in the fifth period, the second transistor and the third transistor are turned on to conduct the first voltage terminal to the emitting element and the emitting element emits light.

[0037] In an embodiment of this application, the display module is driven in a frame, and the frame includes a first period, a second period, a third period, a fourth period and a fifth period; in the first period, the fourth transistor is turned on to initialize the first terminal of the first transistor or the second terminal of the first transistor with the third initial signal VIN3; in the second period, the sixth transistor, the fifth transistor, the third transistor and the eighth transistor are turned on to initialize the anode of the emitting element, the first capacitor, the second capacitor and the control terminal of the first transistor with the first initial signal VIN1 and the second initial signal VIN2; in the third period, the sixth transistor, the fifth transistor, the second transistor and the eighth transistor are turned on to compensate the first voltage PVDD and a threshold voltage of the  first transistor to the control terminal of the first transistor; in the fourth period, the six transistor and the eighth transistor are turned on to write the data signal DATA to the control terminal of the first transistor; and in the fifth period, the second transistor and the third transistor are turned on to conduct the first voltage terminal to the emitting element and the emitting element emits light.

[0038] A third aspect of this application provides an electronic device., The electronic device includes a cover and the display module in the second aspect or any optional implementation of the second aspect.DESCRIPTION OF DRAWINGS

[0039] Fig. 1 is a typical 7T1C pixel driving circuit and a corresponding timing chart.

[0040] Fig. 2 is a schematic diagram of a pixel driving circuit according to an embodiment of this application.

[0041] Fig. 3 is a schematic diagram of a pixel driving circuit according to an embodiment of this application.

[0042] Fig. 4 is a timing chart corresponding to the pixel driving circuit of Fig. 3 according to an embodiment of this application.

[0043] Fig. 5 is a schematic diagram showing states of different transistors in the pixel driving circuit of Fig. 3 during a first period.

[0044] Fig. 6 is a schematic diagram showing states of different transistors in the pixel driving circuit of Fig. 3 during a second period.

[0045] Fig. 7 is a schematic diagram showing states of different transistors in the pixel driving circuit of Fig. 3 during a third period.

[0046] Fig. 8 is a schematic diagram showing states of different transistors in the pixel driving circuit of Fig. 3 during a fourth period.

[0047] Fig. 9 is a schematic diagram showing states of different transistors in the pixel driving circuit of Fig. 3 during a fifth period.

[0048] Fig. 10 is a schematic diagram of a pixel driving circuit according to an embodiment of this application.

[0049] Fig. 11 is a schematic diagram of a pixel driving circuit according to an embodiment of this application.

[0050] Fig. 12 is a schematic diagram of pixel driving circuits and a corresponding timing chart according to an embodiment of this application.

[0051] Fig. 13 is a schematic diagram of pixel driving circuits sharing at least one transistor according to an embodiment of this application.

[0052] Fig. 14 is a schematic diagram of a display according to an embodiment of this application.

[0053] Fig. 15 is a schematic diagram of pixel driving circuits using one EM GOA according to an embodiment of this application.

[0054] Fig. 16 is a schematic diagram of a pixel driving circuit according to an embodiment of this application.

[0055] Fig. 17 is a schematic diagram of a simulation result according to an embodiment of this application.DESCRIPTION OF EMBODIMENTS

[0056] The following describes the technical solutions in this application with reference to the accompanying drawings.

[0057] Terms used in the following embodiments of this application are merely intended to describe specific embodiments, but are not intended to limit this application. Terms “one” , “a” , “the” , “the foregoing” , “this” , and “the one” of singular forms used in this specification and the appended claims of this application are also intended to include plural forms like “one or more” , unless otherwise specified in the context clearly. It should be further understood that, in the following embodiments of this application, “at least one” or “one or more” means one, two, or more. The term “and / or” describes an association relationship between associated objects and represents that three relationship may exist. For example, A and / or B may represent the following three cases: A exists, both A and B exist, and B exists. A and B may be in a singular or plural form. The character “ / ” generally indicates an “or” relationship between the associated objects.

[0058] Reference to “an embodiment” , “some embodiments” , or the like described in this specification indicates that one or more embodiments of this application include a specific feature, structure, or characteristic described with reference to the embodiments. Therefore, in this specification, statements, such as “in an embodiment” , “in some embodiments” , “in some other embodiments” , and “in other embodiments” , that appear at different places do not necessarily mean referring to a same embodiment, instead, but mean “one or more but not all of the embodiments” , unless otherwise specified. The terms “include” , “comprise” , “have” , and their variants all mean “include but are not limited to” , unless otherwise specified.

[0059] In this application, the term “control terminal” refers to a gate (G) of a transistor, the term “a first terminal” refers to a source (S) of a transistor and the term “a second terminal” refers to a drain (D) of a transistor. It is well known to the skilled in the art that a source and a drain of a transistor are functionally interchangeable, and when one of the two terminals is used as the source, the other terminal is used as the drain, so the terms “the / a first terminal” and “the / a second terminal” are interchangeable.

[0060] In the description of the present application, it should be noted that, unless otherwise stated, “multiple” means two or more. Further, the orientations or positional relationships indicated by the terms “upper” , “lower” , “left” , “right” , “inside”  and / or “outside” are used for the convenience of describing the present application and simplifying the description, rather than indicating or implying that the device or element referred to must have a specific orientation or must be constructed and operated in a specific orientation, which therefore cannot be understood as a limitation of the present application. In addition, the terms “first” , “second” , “third” and the like are used for descriptive purposes, and cannot be understood as indicating or implying relative importance. “Vertical” is not strictly vertical, but within an allowable range of error. “Parallel” is not strictly parallel, but within an allowable range of error.

[0061] The orientation words appearing in the following description are all directions shown in the figures, and do not limit the specific structure of the present application. In the description of the present application, it should also be noted that, unless otherwise clearly defined and limited, the terms “installed” , “linked” , and “connected” should be understood in a broad sense. For example, it may be a fixed connection, a detachable connection, or an integral connection; it may be a direct connection, or an indirect connection through an intermediate medium. For those of ordinary skill in the art, the specific meaning of the above-mentioned terms in the present application may be understood according to specific circumstances.

[0062] Because of higher picture quality (PQ) , flexibility and many other features, light-emitting diode (LED) or organic light-emitting diode (OLED) are widely used in many fields such as smartphone, TV, pad, smart watch, car interior and so on.

[0063] Fig. 1 is a schematic diagram of a typical 7T1C pixel driving circuit and its corresponding time chart. The pixel driving circuit includes seven transistors (a transistor 101, a transistor 102, a transistor 103, a transistor 104, a transistor 105, a transistor 106 and a transistor 107) and one capacitor. PSCAN, NSCAN and EM are sequentially driven from top to bottom in a frame, which includes an initialization period, a compensation &writing period and an emission period. In the compensation &writing period, the transistor 103 and the transistor 104 are turned on and a voltage of a gate of the transistor 101 (driving transistor) is elevated to VDATA+Vth, where the Vth is the threshold voltage of the transistor 101. In the emission period, the transistor 102 and the transistor 107 are turned on and source / drain of the transistor 101 is kept at a voltage of PVDD. Drain current of the transistor 101 (driving transistor) follows the following equation:  where the Vgs is the gate bias voltage of the transistor 101, the L and the W are channel length and channel width of the transistor 101 respectively, the μ is carrier mobility and the Ci is the capacitance per area of the gate insulating layer of the transistor 101.

[0064] The drain current is influenced by IR drop of PVDD, which may cause mura in display quality. Technical solutions for displays free from IR drop problem are urgently needed.

[0065] An embodiment of the present application provides an electronic device, and the electronic device includes a  display module. The display module includes a display to display images.

[0066] In an embodiment of this application, the display includes but is not limited to a light-emitting diode (LED) display, an organic light-emitting diode (OLED) display, an active-matrix organic light-emitting diode (AMOLED) display, a nanorod LED (nano-LED or nanoLED) display or the like.

[0067] The display may be a flat panel display, a flexible display, or a micro-electromechanical system (MEMS) -based display, and the present application is not limited thereto.

[0068] The display module includes a substrate and a plurality of pixels, the plurality of pixels are arranged in the substrate. Each pixel includes a pixel driving circuit to drive the pixel to emit lights.

[0069] Fig. 2 is a schematic diagram of a pixel driving circuit according to an embodiment of this application. The pixel driving circuit includes a first transistor 201, an eighth transistor 208, a first capacitor 211, a second capacitor 212, an emitting element 231, and at least one of a second transistor 202 and a third transistor 203. The first transistor 201 is coupled to a first node 221 via a control terminal of the first transistor 201, the first transistor 201 is coupled to a fourth node 224 via a first terminal of the first transistor 201, and the first transistor 201 is coupled to a second node 222 via a second terminal of the first transistor 201. The eighth transistor 208 is coupled to the second node 222 via a first terminal of the eighth transistor 208, the eighth transistor 208 is coupled to the first node 221 via a second terminal of the eighth transistor 208 and the eighth transistor 208 is coupled to a fourth control line providing a fourth control signal S4 via a control terminal of the eighth transistor 208. The first capacitor 211 is coupled to a first voltage terminal providing a first voltage PVDD via a first terminal of the first capacitor 211 and the first capacitor 211 is coupled to the first node 221 via a second terminal of the first capacitor 211. The second capacitor 212 is coupled to a first line providing a data signal DATA via a first terminal of the second capacitor 212 and the second capacitor 212 is coupled to the second node 222 via a second terminal of the second capacitor 212. The emitting element 231 is coupled to the second node 222 via an anode of the emitting element 231 and the emitting element 231 is coupled to a second voltage terminal providing a second voltage PVSS via a cathode of the emitting element 231. the second transistor 202 is coupled between the first voltage terminal and the fourth node 224 and a control terminal of the second transistor 202 is coupled to a first emitting control line providing a first emitting control signal EM1; and the third transistor 203 is coupled between the second node 222 and the anode of the emitting element 231 and a control terminal of the third transistor 203 is coupled to a second emitting control line providing a second emitting control signal EM2.

[0070] A control terminal of the first transistor 201 is coupled to a first node 221, a first terminal of the first transistor 201 is coupled to a fourth node 224 and a second terminal of the first transistor 201 is coupled to a second node 222. A first terminal of the eighth transistor 208 is coupled to the second node 222, a second terminal of the eighth transistor 208 is coupled to the first node 221 and a control terminal of the eighth transistor 208 is coupled to a fourth control line providing a fourth  control signal S4. A first terminal of the first capacitor 211 is coupled to a first voltage terminal providing a first voltage PVDD and a second terminal of the first capacitor 211 is coupled to the first node 221. A first terminal of the second capacitor 212 is coupled to a first line providing a data signal DATA and a second terminal of the second capacitor 212 is coupled to the second node 222. An anode of the emitting element 231 is coupled to the second node 222 and a cathode of the emitting element 231 is coupled to a second voltage terminal providing a second voltage PVSS. The second transistor 202 is coupled between the first voltage terminal and the fourth node 224 with a control terminal of the second transistor 202 coupled to a first emitting control line providing a first emitting control signal EM1. The third transistor 203 is coupled between the second node 222 and the anode of the emitting element 231 with a control terminal of the third transistor 203 coupled to a second emitting control line providing a second emitting control signal EM2.

[0071] The first transistor 201 functions as a driving transistor which drives the emitting element 231 to emit light. In this application, the first terminal of any transistor refers to the left side or the up side of the two terminals (source or drain terminal) and the second terminal of any transistor refers to the right side or the down side of the two terminals of the transistor. It is to be noted that the first terminal of any transistor may be a source and the second terminal of any transistor may be a drain for the transistor. Alternatively, the first terminal of any transistor may be a drain and the second terminal of any transistor may be a source for the transistor. The control terminal of any transistor is a gate for the transistor. A first terminal or a second terminal of any capacitor refer to a plate of the capacitor.

[0072] Operation of the pixel driving circuit as in Fig. 2 includes a compensation period and an emission period. In the compensation period, current flowing from the first voltage terminal through the first transistor 201 elevates the control terminal or the gate of the first transistor 201 until it reaches PVDD+Vth, the Vth is the threshold voltage of the first transistor 201. Not only the threshold voltage but also the PVDD may be written to the gate of the first transistor 201 in this period. In the emission period, current flows from the first voltage terminal through the first transistor 201 to drive the emitting element 231 to emit light. PVDD and Vth written to the gate of the first transistor 201 are offset when calculating the bias voltage of the first transistor 201, and the bias voltage of the first transistor 201 does not include PVDD or Vth. Therefore, the display effect of a display is not influenced by the threshold voltage or the PVDD if the pixel driving circuit shown in Fig. 2 is employed.

[0073] In an embodiment of this application, a fourth transistor 204 is included in the pixel driving circuit. The fourth transistor 204 is coupled to the fourth node 224 or the second node 222 and a control terminal of the fourth transistor 204 is coupled to a third control line providing a third control signal S3, the fourth transistor 204 is configured to initialize the first terminal of the first transistor 201 or the second terminal of the first transistor 201 with a third initial signal VIN3.

[0074] In an embodiment of this application, the pixel driving circuit comprises a sixth transistor 206, the sixth transistor 206 is coupled between the second capacitor 212 and the first line with a control terminal of the sixth transistor 206 coupled to  a first control line providing a first control signal S1.

[0075] In an embodiment of this application, the pixel driving circuit comprises a fifth transistor 205 and a seventh transistor 207; the seventh transistor 207 is coupled to a third node 223, wherein the third node 223 is coupled to the first terminal of the second capacitor 212 and the second terminal of the sixth transistor 206, acontrol terminal of the seventh transistor 207 is coupled to a second control line providing a second control signal S2, and the seventh transistor 207 is configured to initialize the second capacitor 212 with a second initial signal VIN2; and the fifth transistor 205 is coupled to the anode of the emitting element 231 or the second node 222 and a control terminal of the fifth transistor 205 is coupled to a fifth control line providing a fifth control signal S5, and the fifth transistor 205 is configured to initialize the first capacitor 211, the anode of the emitting element 231 and the control terminal of the first transistor 201 with a first initial signal VIN1.

[0076] In an embodiment of this application, the fifth transistor 205 is coupled to the anode of the emitting element 231 and the second control signal S2 and the fifth control signal S5 are the same signal.

[0077] In an embodiment of this application, the pixel driving circuit comprises a sixth transistor 206 and a fifth transistor 205, and the first line is configured to provide a signal dynamically changed between the data signal DATA and a second initial signal VIN2; the sixth transistor 206 is coupled between the second capacitor 212 and the first line with a control terminal of the sixth transistor 206 coupled to a first control signal S1; and the fifth transistor 205 is coupled to the anode of the emitting element 231 or the second node 222 and a control terminal of the fifth transistor 205 is coupled to a fifth control line providing a fifth control signal S5, and the fifth transistor 205 is configured to initialize the first capacitor 211, the anode of the emitting element 231 and the control terminal of the first transistor 201 with a first initial signal VIN1.

[0078] In an embodiment of this application, the pixel driving circuit comprises a ninth transistor 209 coupled between the eighth transistor 208 and the first transistor 201 and a control terminal of the ninth transistor 209 is coupled to an enable line providing an enable signal ENB, and the enable line is in a column direction and the enable signal ENB is a column selecting signal.

[0079] In an embodiment of this application, the pixel driving circuit is driven in a frame, and the frame comprises a first period, a second period, a third period, a fourth period and a fifth period; in the first period, the fourth transistor 204 is turned on to initialize the first terminal or the second terminal of the first transistor 201 with the third initial signal VIN3; in the second period, the seventh transistor 207, the fifth transistor 205, the third transistor 203 and the eighth transistor 208 are turned on to initialize the anode of the emitting element 231, the first capacitor 211, the second capacitor 212 and the control terminal of the first transistor 201 with the first initial signal VIN1 and the second initial signal VIN2; in the third period, the second transistor 202, the eighth transistor 208 and the seventh transistor 207 are turned on to compensate the first voltage PVDD and a threshold voltage of the first transistor 201 to the control terminal of the first transistor 201; in the fourth period,  the six transistor 206 and the eighth transistor 208 are turned on to write the data signal DATA to the control terminal of the first transistor 201; and in the fifth period, the second transistor 202 and the third transistor 203 are turned on to conduct the first voltage terminal to the emitting element 231 and the emitting element 231 emits light.

[0080] In an embodiment of this application, the pixel driving circuit is driven in a frame, and the frame comprises a first period, a second period, a third period, a fourth period and a fifth period; in the first period, the fourth transistor 204 is turned on to initialize the first terminal or the second terminal of the first transistor 201 with the third initial signal VIN3; in the second period, the sixth transistor 206, the fifth transistor 205, the third transistor 203 and the eighth transistor 208 are turned on to initialize the anode of the emitting element 231, the first capacitor 211, the second capacitor 212 and the control terminal of the first transistor 201 with the first initial signal VIN1 and the second initial signal VIN2; in the third period, the sixth transistor 206, the second transistor 202 and the eighth transistor 208 are turned on to compensate the first voltage PVDD and a threshold voltage of the first transistor 201 to the control terminal of the first transistor 201; in the fourth period, the six transistor 206 and the eighth transistor 208 are turned on to write the data signal DATA to the control terminal of the first transistor 201; and in the fifth period, the second transistor 202 and the third transistor 203 are turned on to conduct the first voltage terminal to the emitting element 231 and the emitting element 231 emits light.

[0081] Refer to Fig. 3, Fig. 3 is a pixel driving circuit according to an embodiment of this application. The pixel driving circuit includes eight transistors, two capacitors and one emitting element 231.

[0082] The eight transistors include a first transistor 201, a second transistor 202, a third transistor 203, a fourth transistor 204, a fifth transistor 205, a sixth transistor 206, a seventh transistor 207 and an eighth transistor 208. The two capacitors include a first capacitor 211 and a second capacitor 212.

[0083] The first transistor 201 functions as a driving transistor, where a first terminal of the first transistor 201 is coupled to a fourth node 224, a second terminal of the first transistor 201 is coupled to a second node 222 and a control terminal of the first transistor 201 is coupled to a first node 221. A first terminal of the second transistor 202 is coupled to a first voltage terminal providing a first voltage PVDD (a high voltage) , a second terminal of the second transistor 202 is coupled to the fourth node 224 and a control terminal of the second transistor 202 is coupled to a first emitting control signal EM1. A first terminal of the third transistor 203 is coupled to the second node 222, a second terminal of the third transistor 203 is coupled to an anode of the emitting element 231 and a control terminal of the third transistor 203 is coupled to a second emitting control signal EM2. A first terminal of the fourth transistor 204 is coupled to the fourth node 224, a second terminal of the fourth transistor 204 is coupled to a third initial signal VIN3 and a control terminal of the fourth transistor 204 is coupled to a third control line providing a third control signal S3. A first terminal of the fifth transistor 205 is coupled to a fifth node 225 which is set between the second terminal of the third transistor 203 and the anode of the emitting element 231, a second terminal of the fifth transistor  205 is coupled to a first initial signal VIN1 and a control terminal of the fifth transistor 205 is coupled to a second control line providing a second control signal S2. A first terminal of the sixth transistor 206 is coupled to a first line providing a data signal DATA, a second terminal of the sixth transistor 206 is coupled to a third node 223 and a control terminal of the sixth transistor 206 is coupled to a first control line providing a first control signal S1. A first terminal of the seventh transistor 207 is coupled to a second initial signal VIN2, a second terminal of the seventh transistor 207 is coupled to the third node 223 and a control terminal of the seventh transistor 207 is coupled to the second control signal S2. A first terminal of the eighth transistor 208 is coupled to the second node 222, a second terminal of the eighth transistor 208 is coupled to the first node 221 and a control terminal of the eighth transistor 208 is coupled to a fourth control line providing a fourth control signal S4.

[0084] The first capacitor 211 is coupled between the first node 221 and the first voltage terminal. The second capacitor 212 is coupled between the third node 223 and the second node 222. The emitting element 231 is coupled between a second voltage terminal providing a second voltage PVSS and a fifth node 225 between the third transistor 203 and the emitting element 231.

[0085] In one embodiment, the first transistor 201, the second transistor 202, the third transistor 203, the fourth transistor 204, the fifth transistor 205, the sixth transistor 206 and the seventh transistor 207 are P-type transistors and the eighth transistor 208 is an N-type transistor. For example, the N-type transistor shown in Fig. 3 may be a metal oxide semiconductor (MOS) or amorphous silicane TFT with small leak current and the P-type transistors shown in Fig. 3 may be a LTPS thin film transitor.

[0086] N-type transistors are turned on if its control terminal is applied with a positive voltage pulse and are turned off if the control terminal is applied with a negative voltage pulse. P-type transistors are turned on if the control terminal is applied with a negative voltage pulse and are turned on if the control terminal is applied with a negative voltage pulse.

[0087] Alternatively, any one of the first transistor 201, the second transistor 202, the third transistor 203, the fourth transistor 204, the fifth transistor 205, the sixth transistor 206 and the seventh transistor 207 may be an N-type transistor, and the eighth transistor 208 may be a P-type transistor.

[0088] Fig. 4 is a timing chart corresponding to the pixel driving circuit of Fig. 3 according to an embodiment of this application.

[0089] The operation of the pixel driving circuit includes five periods: an OBS period T1, an initialization period T2, a compensation period T3, a writing period T4 and an emission period T5.

[0090] Refer to Fig. 5, in the OBS period T1 (on bias stress period T1) , the sixth transistor 206 is turned off under the control of the first control signal S1, the fifth transistor 205 and the seventh transistor 207 are turned off under the control of the second control signal S2, the fourth transistor 204 is turned on under the control of the third control signal S3, the eighth  transistor 208 is turned off under the control of the fourth control signal S4, the second transistor 202 is turned off under the control of the first emitting control signal EM1 and the third transistor 203 is turned off under the control of the second emitting control signal EM2.

[0091] The third initial signal VIN3 is applied to the first terminal of the first transistor 201 via the fourth transistor 204 to initialize the first terminal of the first transistor 201. The characteristic shift of the first transistor 201 is reset with the third initial signal VIN3 to avoid flicker issue because of same bias voltage applied to the first transistor 201 for a long period, such as 1Hz refresh rate.

[0092] Refer to Fig. 6, in the initialization period T2, the sixth transistor 206 is turned off under the control of the first control signal S1, the fifth transistor 205 and the seventh transistor 207 are turned on under the control of the second control signal S2, the fourth transistor 204 is turned off under the control of the third control signal S3, the eighth transistor 208 is turned on under the control of the fourth control signal S4, the second transistor 202 is turned off under the control of the first emitting control signal EM1 and the third transistor 203 is turned on under the control of the second emitting control signal EM2.

[0093] The anode of the emitting element 231 is coupled to the fifth node 225 and is initialized by the first initialize signal VIN1 as the fifth transistor 205 is turned on. The control terminal of the first transistor 201 and the first capacitor 211 are initialized by the first initial signal VIN1 as the fifth transistor 205, the third transistor 203 and the eighth transistor 208 are turned on. The first terminal of the second capacitor 212 is initialized by the second initial signal VIN2 via the seventh transistor 207 and the second terminal of the second capacitor 212 is initialized by the first initial signal VIN1 via the fifth transistor 205 and the third transistor 203.

[0094] In general, the emitting element 231, the first capacitor 211, the second capacitor 212 and the control terminal of the first transistor 201 are initialized in the initialization period T2. Display effect of the present frame is therefore not influenced by the residual voltage of the anode of emitting element 231 and the control terminal of the first transistor 201 of the previous frame.

[0095] Inn an embodiment of this application, the third initial signal VIN3 may be a higher voltage such as 5V. The first initial signal VIN1 may be similar or lower than PVSS such as -6V. The second initial signal VIN2 is a reference voltage for DATA which may be set around center of the DATA, for example, it may be set between 0V and 6V such as 3V.

[0096] Refer to Fig. 7, in the compensation period T3, the sixth transistor 206 is turned off under the control of the first control signal S1, the fifth transistor 205 and the seventh transistor 207 are turned on under the control of the second control signal S2, the fourth transistor 204 is turned off under the control of the third control signal S3, the eighth transistor 208 is turned on under the control of the fourth control signal S4, the second transistor 202 is turned on under the control of the first  emitting control signal EM1 and the third transistor 203 is turned off under the control of the second emitting control signal EM2

[0097] Current flows through the second transistor 202, the first transistor 201 and the eighth transistor 208 to elevate a voltage of the first node 211 (the control terminal of the first transistor 201) until gate bias voltage of the first transistor 201 reaches Vth, where the Vth is a threshold voltage of the first transistor 201. A first terminal of the first transistor (the fourth node 224) is PVDD, therefore the voltage of the first node 221 (the control terminal of the first transistor 201) is PVDD+Vth. In this period, the first transistor 201 is in a diode connection mode with the control terminal and the second terminal connected.

[0098] Therefore, PVDD and Vth are compensated to the gate of the first transistor 201 in the compensation period T3.

[0099] Refer to Fig. 8, in the writing period T4, the sixth transistor 206 is turned on under the control of the first control signal S1, the fifth transistor 205 and the seventh transistor 207 are turned off under the control of the second control signal S2, the fourth transistor 204 is turned off under the control of the third control signal S3, the eighth transistor 208 is turned on under the control of the fourth control signal S4, the second transistor 202 is turned off under the control of the first emitting control signal EM1 and the third transistor 203 is turned off under the control of the second emitting control signal EM2

[0100] In the compensation period T3, a voltage drop of the second capacitor is PVDD+Vth-VIN2, with a voltage of the first terminal of the second capacitor 212 being VIN2 and a voltage of the second terminal of the second capacitor 212 being PVDD+Vth. In the writing period T4, as the voltage of the first terminal of the second capacitor 212 jumps to DATA, the voltage of the second terminal of the second capacitor 212 will also undergo abrupt change, which is also called a bootstrap effect. Thus, the data signal DATA is written to the gate of the first transistor 201 by the bootstrap effect. The first capacitor 211 acts as a voltage-dividing capacitor and a voltage of the first node 221 will change to where the C1 and C2 are capacitances of the first capacitor 211 and the second capacitor 212, respectively. DATA is written to the gate of the first transistor 201 in the writing period T4.

[0101] Refer to Fig. 9, in the emission period T5, the sixth transistor 206 is turned off under the control of the first control signal S1, the fifth transistor 205 and the seventh transistor 207 are turned off under the control of the second control signal S2, the fourth transistor 204 is turned off under the control of the third control signal S3, the eighth transistor 208 is turned off under the control of the fourth control signal S4, the second transistor 202 is turned on under the control of the first emitting control signal EM1 and the third transistor 203 is turned on under the control of the second emitting control signal EM2.

[0102] A voltage of the second terminal of the first transistor 201 is PVDD and the gate bias voltage of the first transistor is Drain current of the first  transistor 201 follows the equation:  where the L and the W are channel length and channel width of the first transistor 201 respectively, the μ is carrier mobility and the Ci is the capacitance per area of a gate insulating layer of the first transistor 201. Luminance of the emitting element 231 is not affected by the threshold voltage of the first transistor 201 and the PVDD. IR drop of PVDD and threshold voltage of the driving transistor 201 are therefore compensated by employing the pixel driving circuit as shown in Fig. 3.

[0103] Refer to Fig. 10, a pixel driving circuit is shown according to an embodiment of this application. The pixel driving circuit shown in Fig. 10 differs from the pixel driving circuit shown in Fig. 3 in that a ninth transistor 209 is included, where a first terminal of the ninth transistor 209 is coupled to the second node 222 and a second terminal of the ninth transistor 209 is coupled to the first terminal of the eighth transistor 208 and a control terminal is coupled to an enable line providing an enable signal ENB.

[0104] The enable line is in a column direction and the enable signal ENB is a column selecting signal. Other signals like the first control signal S1 to the fourth control signal S4 are in a row direction. Therefore, when the pixel driving circuit is used in a display, the display may be divided into several blocks by the gate control signals (S1-S4) in the row direction and the enable signal ENB in the column direction. Different refresh rates may be applied within different blocks, which can achieve the purpose of reducing power consumption.

[0105] In respect to the pixel driving circuits shown above, position of several transistors may be different. Fig. 11 shows a pixel driving circuit according to an embodiment.

[0106] The fourth transistor 204 is coupled to the second terminal of the first transistor 201 rather than the first terminal of the first transistor 201 to reset the second terminal of the first transistor 201. Timing chart corresponding to the pixel driving circuit of Fig. 11 may be the same as that shown in Fig. 4.

[0107] Fig. 12 shows another 3 pixel driving circuits according to embodiments of this application.

[0108] Refer to Fig. 12 (a) , the pixel driving circuit differs from that shown in Fig. 3 in that the control terminal of the fifth transistor 205 is a fifth control signal S5 rather than the second control signal S2.

[0109] Fig. 12 (d) is a timing chart corresponding to the pixel driving circuit of Fig. 12 (a) . The operation of the pixel driving circuit of Fig. 12 (a) also includes five periods: an OBS period T1, an initialization period T2, a compensation period T3, a writing period T4 and an emission period T5.

[0110] In the OBS period T1, the fourth transistor 204 is turned on and the sixth transistor 206, the seventh transistor 207, the eighth transistor 208, the fifth transistor 205, the second transistor 202 and the third transistor 203 are turned off.

[0111] The third initial signal VIN3 is applied to the first terminal of the first transistor 201 via the fourth transistor 204 to initialize the second terminal of the first transistor 201 to avoid flicker issue because of same bias voltage applied to the first  transistor 201 for a long period.

[0112] In the initialization period T2, the fifth transistor 205, the seventh transistor 207, the eighth transistor 208 and the third transistor 203 are turned on; and the sixth transistor 206, the fourth transistor 204, the second transistor 202 are turned off.

[0113] The emitting element 231, the first capacitor 211, the second capacitor 212 and the control terminal of the first transistor 201 are initialized in the initialization period T2. Display effect of the present frame is therefore not influenced by the residual voltage of the anode of emitting element 231 and the control terminal of the first transistor 201 of the previous frame.

[0114] In the compensation period T3, the seventh transistor 207, the eighth transistor 208 and the second transistor 202 are turned on and the sixth transistor 206, the fifth transistor 205, the fourth transistor 204 and the third transistor 203 are turned off. As the fifth transistor 205 and the seventh transistor are controlled by different signals, the fifth transistor 205 may be turned off in the compensation period T3. Optionally, the fifth transistor 205 may be turned on in the compensation period T3 as shown in Fig. 4.

[0115] Current flows through the second transistor 202, the first transistor 201 and the eighth transistor 208 to elevate a voltage of the first node 211 (the control terminal of the first transistor 201) until a gate bias voltage of the first transistor 201 reaches Vth, where the Vth is a threshold voltage of the first transistor 201. A voltage of the first terminal of the first transistor 201 (the fourth node 224) is PVDD, therefore a voltage of the first node 221 (the control terminal of the first transistor 201) is PVDD+Vth. The first transistor 201 is in a diode connection mode during this period.

[0116] Therefore, PVDD and Vth are compensated to the control terminal (gate) of the first transistor 201 in the compensation period T3.

[0117] In the writing period T4, the sixth transistor 206 and the eighth transistor 208 are turned on and the fifth transistor 205, the seventh transistor 207, the fourth transistor 204, the second transistor 202 and the third transistor 203 are turned off.

[0118] In the writing period T4, the voltage of the first node 221 will change to where the C1 and the C2 are capacitances of the first capacitor 211 and the second capacitor 212, respectively. DATA is written to the gate of the first transistor 201 in the writing period T4.

[0119] In the emission period T5, the second transistor 202 and the third transistor 203 are turned on and the sixth transistor 206, the fifth transistor 205, the seventh transistor 207, the fourth transistor 204 and the eighth transistor 208 are turned off.

[0120] Drain current of the first transistor 201 follows the equation:  where the L and the W are channel length and channel width of the first transistor 201  respectively, the μ is carrier mobility and the Ci is the capacitance per area of the gate insulating layer of the first transistor 201. Luminance of the emitting element 231 is not affected by the threshold voltage of the first transistor 201 and the PVDD.

[0121] Refer to Fig. 12 (b) , different from that in the pixel driving circuit shown in Fig. 12 (a) , the fifth transistor 205 is coupled to the first terminal of the third transistor 203 rather than the second terminal of the third transistor 203.

[0122] Refer to Fig. 12 (c) , different from that in the pixel driving circuit shown in Fig. 12 (a) , the fourth transistor 204 is coupled to the second terminal of the first transistor 201 rather than the first terminal of the first transistor 201.

[0123] Optionally, the fifth transistor 205 may be coupled to the first terminal of the third transistor 203 rather than the second terminal of the third transistor 203 and the fourth transistor 204 may be coupled to the second terminal of the first transistor 201 rather than the first terminal of the first transistor 201.

[0124] The timing chart of Fig. 12 (d) is also applicable to the pixel driving circuits of Fig. 12 (b) and Fig. 12 (c) , and details are omitted for brevity.

[0125] Optionally, for the pixel driving circuits shown in Fig. 12, a ninth transistor 209 as shown in Fig. 10 is possible to be included. Similarly, a first terminal of the ninth transistor 209 may be coupled to the second terminal of the sixth transistor 206 and a second terminal of the ninth transistor 209 may be coupled to the first terminal of the eighth transistor 208.

[0126] The pixel driving circuit shown in Fig. 3 or Fig. 11 or Fig. 12 is an 8T2C circuit with 8 transistors and 2 capacitors and the pixel driving circuit shown in Fig. 10 is a 9T2C circuit with 9 transistors and 2 capacitors. In order to decrease the footprint and increase the resolution of a display employing the above pixel driving circuit, one or more of the transistors may be shared within more than one pixel.

[0127] Take the pixel driving circuit of Fig. 3 for example, the fourth transistor 204 may be shared with two or more pixels in a row, as is shown in Fig. 13 (a) . With the number of pixels that share a public fourth transistor 204 being 2, 4, 8…pixels of 1 row, the 8T2C structure changes into 7.5T2C, 7.25T2C, 7.125T2C…7T2C.

[0128] Similarly, the second transistor 202 may be shared with at least two pixels in a row or both the second transistor 202 and the fourth transistor 204 may be shared with at least two pixels, as shown in Fig. 13 (b) and Fig. 13 (c) , respectively.

[0129] It is understandable that several pixels with structures like the pixel driving circuits shown in Fig. 10 or Fig. 11 or Fig. 12 can share a common transistor 204 and / or 202, which will not be detailed here.

[0130] Fig. 14 is a schematic diagram of a display 1400 according to an embodiment of this application.

[0131] The display 1400 includes a substrate 1440 and a plurality of pixels 1410, the plurality of pixels 1410 are arranged in the substrate 1440, a display driver integrated circuit (DDIC) 1430 and a gate driver on array (GOA) 1420. The DDIC 1430 includes a data driver providing a data signal DATA to the pixels 1410 by several data lines 1431. The GOA 1420 includes an EM2 GOA, an EM1 GOA, an S1 GOA, an S2 GOA, an S3 GOA and an S4 GOA. The EM2 GOA provides a second  emitting control signal EM2 to the pixels 1410 with several EM2 lines, the EM1 GOA provides a first emitting control signal EM1 to the pixels 1410 with several EM1 lines, the S1 GOA provides a first control signal S1 to the pixels 1410 with several first control lines, the S2 GOA provides a second control signal S2 to the pixels 1410 with several second control lines, the S3 GOA provides a third control signal S3 to the pixels 1410 with several third control lines and the S4 GOA provides a fourth control signal S4 to the pixels 1410 with several fourth control lines. A VIN1 line, a VIN2 line and a VIN3 line provide a first initial signal VINI, a second initial signal VIN2 and a third initial signal VIN3 to the pixels 1410 respectively.

[0132] Each pixel 1410 includes a pixel driving circuit as shown in Fig. 3 or Fig. 11 or Fig. 13.

[0133] Optionally, the pixels 1410 include pixel driving circuits as shown in Fig. 10, and the display 1400 also includes a latch providing an enable signal ENB to the pixels 1410 with several ENB lines.

[0134] Optionally, the pixels 1410 include pixel driving circuits as shown in Fig. 12 (a) to Fig. 12 (c) , and the display 1400 also includes an S5 GOA providing a fifth control signal S5 to the pixels 1410 with several S5 lines.

[0135] In an embodiment of this application, to reduce a bezel size of the display module, the EM1 GOA and the EM2 GOA may be combined as an EM GOA. The EM GOA includes a plurality of EM GOA units corresponding to a plurality of rows of the pixels.

[0136] Refer to Fig. 15 (a) , the EM1 line in row x and the EM2 line in row y are short circuited to connect with the xth EM GOA unit. In other words, the control terminal of the second transistor (202) in pixels of the xth row is coupled to the xth EM GOA unit of the EM GOA to receive the first emitting control signal EM1 and the control terminal of the third transistor (203) in pixels of the xth row is coupled to the [x- (y-x) ] th EM GOA unit of the EM GOA to receive the second emitting control signal EM2.

[0137] In an embodiment of the present application, the x may be n-1 and the y may be n, which means that the EM1 line in row n-1 and the EM2 line in row n are short circuited. In other words, the control terminal of the second transistor (202) in pixels of the nth row is coupled to the nth EM GOA unit of the EM GOA to receive the first emitting control signal EM1 and the control terminal of the third transistor (203) in pixels of the nth row is coupled to the (n-1) th EM GOA unit of the EM GOA to receive the second emitting control signal EM2. Accordingly, Fig. 15 (b) is a corresponding timing chart.

[0138] In order to use the same EM GOA for the first emitting control signal EM1 and the second emitting control signal EM2, a first blank period B1 and a second blank period B2 are added. In the first blank period B1, only the second transistor 202 is turned on while in the second blank period, only the third transistor 203 is turned on. The second emitting control signal EM2 of the nth row [EM2 (n) ] has the same timing as the first emitting control signal of the (n-1) th row [EM1 (n-1) ] , so that the EM1 GOA and the EM2 GOA may be combined.

[0139] In an embodiment of the present application, the x may be n-4 and the y may be n, which means that the EM1  line in row n-4 and the EM2 line in row n are short circuited. Accordingly, Fig. 15 (c) is a corresponding timing chart.

[0140] A blank period B1 and a blank period B2 are also added. The initialization period T2 and the compensation period T3 are lengthened so that the second emitting control signal EM2 of the nth row [EM2 (n) ] has the same timing as the first emitting control signal EM1 of the (n-4) th row [EM1 (n-4) ]

[0141] In an embodiment of this application, data line and VIN2 line may be combined as a first line, as shown in Fig. 16 (a) . The seventh transistor 207 may be omitted so that footprint is decreased. Voltage is dynamically changed between data line voltage DATA and VIN2 line voltage VIN2.

[0142] Fig. 16 (b) is a timing chart according to the pixel driving circuit in Fig. 16 (a) . The sixth transistor 206 is always on in the initialization period T2, the compensation period T3 and the writing period T4, and on / off states of the other transistors are the same in other periods as that in Fig. 3. Also, the period T2, T3, T4 are shorter than the other periods.

[0143] Optionally, the fifth transistor 205 may be turned off in the compensation period T3.

[0144] In an embodiment of this application, driving methods configured to be carried out on a pixel driving circuit or displays with pixel driving circuits as in Fig. 3, and Fig. 10 to Fig. 13, Fig. 15 and Fig. 16 are also provided. The method is carried out in a frame, and the frame includes five periods as shown in the previous embodiments, an OBS period, an initialization period, a compensation period, a writing period and an emitting period. The on / off states of the transistors and functions in these periods can refer to the previous descriptions.

[0145] Fig. 17 is a schematic diagram of simulation result showing current of green OLED in response to changes of PVDD employing a pixel driving circuit in this application (Fig. 3) and in prior art which does not use an IR drop compensation structure. Current changes obviously with the change of PVDD using pixel driving circuit of prior art. However, with a pixel driving circuit as shown in this application, current changes, there is little change in current with the change of the PVDD. This application provides a solution to solve the IR drop problem and will improve display uniformity.

[0146] The foregoing descriptions are merely specific implementations of the present application, but are not intended to limit the protection scope of the present application. Any variation or replacement readily figured out by a person skilled in the art within the technical scope disclosed in the present application shall fall within the protection scope of the present application. Therefore, the protection scope of the present application shall be subject to the protection scope of the claims.

Claims

1.A pixel driving circuit, comprising:a first transistor (201) , wherein the first transistor (201) is coupled to a first node (221) via a control terminal of the first transistor (201) , the first transistor (201) is coupled to a fourth node (224) via a first terminal of the first transistor (201) , and the first transistor (201) is coupled to a second node (222) via a second terminal of the first transistor (201) ;an eighth transistor (208) , wherein the eighth transistor (208) is coupled to the second node (222) via a first terminal of the eighth transistor (208) , the eighth transistor (208) is coupled to the first node (221) via a second terminal of the eighth transistor (208) and the eighth transistor (208) is coupled to a fourth control line providing a fourth control signal (S4) via a control terminal of the eighth transistor (208) ;a first capacitor (211) , wherein the first capacitor (211) is coupled to a first voltage terminal providing a first voltage (PVDD) via a first terminal of the first capacitor (211) and the first capacitor (211) is coupled to the first node (221) via a second terminal of the first capacitor (211) ;a second capacitor (212) , wherein the second capacitor (212) is coupled to a first line providing a data signal (DATA) via a first terminal of the second capacitor (212) and the second capacitor (212) is coupled to the second node (222) via a second terminal of the second capacitor (212) ;an emitting element (231) , wherein the emitting element (231) is coupled to the second node (222) via an anode of the emitting element (231) and the emitting element (231) is coupled to a second voltage terminal providing a second voltage (PVSS) via a cathode of the emitting element (231) ; and,at least one of a second transistor (202) and a third transistor (203) , wherein the second transistor (202) is coupled between the first voltage terminal and the fourth node (224) and a control terminal of the second transistor (202) is coupled to a first emitting control line providing a first emitting control signal (EM1) ; and the third transistor (203) is coupled between the second node (222) and the anode of the emitting element (231) and a control terminal of the third transistor (203) is coupled to a second emitting control line providing a second emitting control signal (EM2) .2.The pixel driving circuit according to claim 1, wherein the pixel driving circuit comprises a fourth transistor (204) ;the fourth transistor (204) is coupled to the fourth node (224) or the second node (222) , and a control terminal of the fourth transistor (204) is coupled to a third control line providing a third control signal (S3) , the fourth transistor (204) is configured to initialize the first terminal of the first transistor (201) or the second terminal of the first transistor (201) with a third initial signal (VIN3) .3.The pixel driving circuit according to claim 1 or 2, wherein the pixel driving circuit comprises a sixth transistor (206) , the sixth transistor (206) is coupled between the second capacitor (212) and the first line, and a control terminal of the sixth transistor (206) is coupled to a first control line providing a first control signal (S1) .4.The pixel driving circuit according to claim 3, wherein the pixel driving circuit comprises a fifth transistor (205) and a seventh transistor (207) ;the seventh transistor (207) is coupled to a third node (223) , wherein the third node (223) is coupled to the first terminal of the second capacitor (212) and the second terminal of the sixth transistor (206) , a control terminal of the seventh transistor (207) is coupled to a second control line providing a second control signal (S2) , and the seventh transistor (207) is configured to initialize the second capacitor (212) with a second initial signal (VIN2) ; andthe fifth transistor (205) is coupled to the anode of the emitting element (231) or the second node (222) and a control terminal of the fifth transistor (205) is coupled to a fifth control line providing a fifth control signal (S5) , and the fifth transistor (205) is configured to initialize the first capacitor (211) , the anode of the emitting element (231) and the control terminal of the first transistor (201) with a first initial signal (VIN1) .5.The pixel driving circuit according to claim 4, wherein the fifth transistor (205) is coupled to the anode of the emitting element (231) and the second control signal (S2) and the fifth control signal (S5) are the same signal.6.The pixel driving circuit according to claim 1 or 2, wherein the pixel driving circuit comprises a sixth transistor (206) and a fifth transistor (205) , and the first line is configured to provide a signal dynamically changed between the data signal (DATA) and a second initial signal (VIN2) ;the sixth transistor (206) is coupled between the second capacitor (212) and the first line with a control terminal of the sixth transistor (206) coupled to a first control signal (S1) ; andthe fifth transistor (205) is coupled to the anode of the emitting element (231) or the second node (222) and a control terminal of the fifth transistor (205) is coupled to a fifth control line providing a fifth control signal (S5) , and the fifth transistor (205) is configured to initialize the first capacitor (211) , the anode of the emitting element (231) and the control terminal of the first transistor (201) with a first initial signal (VIN1) .7.The pixel driving circuit according to any one of claims 1 to 6, wherein the pixel driving circuit comprises a ninth transistor (209) coupled between the eighth transistor (208) and the first transistor (201) , and a control terminal of the ninth transistor (209) is coupled to an enable line for providing an enable signal (ENB) , and the enable signal (ENB) is a column selecting signal.8.The pixel driving circuit according to claim 4 or 5, wherein the pixel driving circuit is driven in a frame, and the frame  comprises a first period, a second period, a third period, a fourth period and a fifth period;in the first period, the fourth transistor (204) is turned on to initialize the first terminal of the first transistor (201) or the second terminal of the first transistor (201) with the third initial signal (VIN3) ;in the second period, the seventh transistor (207) , the fifth transistor (205) , the third transistor (203) and the eighth transistor (208) are turned on to initialize the anode of the emitting element (231) , the first capacitor (211) , the second capacitor (212) and the control terminal of the first transistor (201) with the first initial signal (VIN1) and the second initial signal (VIN2) ;in the third period, the second transistor (202) , the eighth transistor (208) and the seventh transistor (207) are turned on to compensate the first voltage (PVDD) and a threshold voltage of the first transistor (201) to the control terminal of the first transistor (201) ;in the fourth period, the six transistor (206) and the eighth transistor (208) are turned on to write the data signal (DATA) to the control terminal of the first transistor (201) ; andin the fifth period, the second transistor (202) and the third transistor (203) are turned on to conduct the first voltage terminal to the emitting element (231) and the emitting element (231) emits light.9.The pixel driving circuit according to claim 6, wherein the pixel driving circuit is driven in a frame, and the frame comprises a first period, a second period, a third period, a fourth period and a fifth period;in the first period, the fourth transistor (204) is turned on to initialize the first terminal of the first transistor (201) or the second terminal of the first transistor (201) with the third initial signal (VIN3) ;in the second period, the sixth transistor (206) , the fifth transistor (205) , the third transistor (203) and the eighth transistor (208) are turned on to initialize the anode of the emitting element (231) , the first capacitor (211) , the second capacitor (212) and the control terminal of the first transistor (201) with the first initial signal (VIN1) and the second initial signal (VIN2) ;in the third period, the sixth transistor (206) , the second transistor (202) and the eighth transistor (208) are turned on to compensate the first voltage PVDD and a threshold voltage of the first transistor (201) to the control terminal of the first transistor (201) ;in the fourth period, the six transistor (206) and the eighth transistor (208) are turned on to write the data signal (DATA) to the control terminal of the first transistor (201) ; andin the fifth period, the second transistor (202) and the third transistor (203) are turned on to conduct the first voltage terminal to the emitting element (231) and the emitting element (231) emits light.10.A display module, comprising a substrate and a plurality of pixels, the plurality of pixels are arranged in the substrate, wherein each pixel comprises:a first transistor (201) , wherein the first transistor (201) is coupled to a first node (221) via a control terminal of the first transistor (201) , the first transistor (201) is coupled to a fourth node (224) via a first terminal of the first transistor (201) and the first transistor (201) is coupled to a second node (222) via a second terminal of the first transistor (201) ;an eighth transistor (208) , wherein the eighth transistor (208) is coupled to the second node (222) via a first terminal of the eighth transistor (208) , the eighth transistor (208) is coupled to the first node (221) via a second terminal of the eighth transistor (208) and the eighth transistor (208) is coupled to a fourth control line providing a fourth control signal (S4) via a control terminal of the eighth transistor (208) ;a first capacitor (211) , wherein the first capacitor (211) is coupled to a first voltage terminal providing a first voltage (PVDD) via a first terminal of the first capacitor (211) and the first capacitor (211) is coupled to the first node (221) via a second terminal of the first capacitor (211) ;a second capacitor (212) , wherein the second capacitor (212) is coupled to a first line providing a data signal (DATA) via a first terminal of the second capacitor (212) and the second capacitor (212) is coupled to the second node (222) via a second terminal of the second capacitor (212) ;an emitting element (231) , wherein the emitting element (231) is coupled to the second node (222) via an anode of the emitting element (231) and the emitting element (231) is coupled to a second voltage terminal providing a second voltage (PVSS) via a cathode of the emitting element (231) ; and,at least one of a second transistor (202) and a third transistor (203) , wherein the second transistor (202) is coupled between the first voltage terminal and the fourth node (224) , and a control terminal of the second transistor (202) is coupled to a first emitting control line providing a first emitting control signal (EM1) ; and the third transistor (203) is coupled between the second node (222) and the anode of the emitting element (231) , and a control terminal of the third transistor (203) is coupled to a second emitting control line providing a second emitting control signal (EM2) .11.The display module according to claim 10, wherein each pixel comprises a fourth transistor (204) ;the fourth transistor (204) is coupled to the fourth node (224) or the second node (222) , and a control terminal of the fourth transistor (204) is coupled to a third control line providing a third control signal (S3) , the fourth transistor (204) is configured to initialize the first terminal of the first transistor (201) or the second terminal of the first transistor (201) with a third initial signal (VIN3) .12.The display module according to claim 10 or 11, wherein each pixel comprises a sixth transistor (206) , the sixth transistor (206) is coupled between the second capacitor (212) and the first line and a control terminal of the sixth transistor (206) is coupled to a first control line providing a first control signal (S1) .13.The display module according to claim 12, wherein each pixel comprises a fifth transistor (205) and a seventh transistor (207) ;the seventh transistor (207) is coupled to a third node (223) , wherein the third node (223) is coupled to the first terminal of the second capacitor (212) and the second terminal of the sixth transistor (206) , a control terminal of the seventh transistor (207) is coupled to a second control line providing a second control signal (S2) , the seventh transistor (207) is configured to initialize the second capacitor (212) with a second initial signal (VIN2) ; andthe fifth transistor (205) is coupled to the anode of the emitting element (231) or the second node (222) and a control terminal of the fifth transistor (205) is coupled to a fifth control line providing a fifth control signal (S5) , and the fifth transistor (205) is configured to initialize the first capacitor (211) , the anode of the emitting element (231) and the control terminal of the first transistor (201) with a first initial signal (VIN1) .14.The display module according to claim 13, wherein the fifth transistor (205) is coupled to the anode of the emitting element (231) and the second control signal (S2) and the fifth control signal (S5) are the same signal.15.The display module according to claim 10 or 11, wherein each pixel comprises a sixth transistor (206) and a fifth transistor (205) , the first line is configured to provide a signal dynamically changed between the data signal DATA and a second initial signal (VIN2) ;the sixth transistor (206) is coupled between the second capacitor (212) and the first line with a control terminal of the sixth transistor (206) coupled to a first control signal (S1) ; andthe fifth transistor (205) is coupled to the anode of the emitting element (231) or the second node (222) and a control terminal of the fifth transistor (205) is coupled to a fifth control line providing a fifth control signal (S5) , and the fifth transistor (205) is configured to initialize the first capacitor (211) , the anode of the emitting element (231) and the control terminal of the first transistor (201) with a first initial signal (VIN1) .16.The display module according to any one of claims 10 to 15, wherein each pixel comprises a ninth transistor (209) coupled between the eighth transistor (208) and the first transistor (201) and a control terminal of the ninth transistor (209) is coupled to an enable line providing an enable signal (ENB) , and the enable signal (ENB) is a column selecting signal.17.The display module according to any one of claims 11 to 16, wherein the fourth transistor (204) is shared with at least two pixels in a row.18.The display module according to any one of claims 10 to 17, wherein the second transistor (202) is shared with at least two pixels in a row.19.The display module according to claim 13, wherein the display module comprises an EM EOA including a plurality of EM GOA units, wherein each of the EM GOA units corresponds to a row of pixels;the control terminal of the second transistor (202) in pixels of the nth row is coupled to the nth EM GOA unit of the EM GOA to receive the first emitting control signal (EM1) and the control terminal of the third transistor (203) in pixels of the nth row is coupled to the (n-1) th EM GOA unit of the EM GOA to receive the second emitting control signal (EM2) .20.The display module according to claim 13, wherein the display module comprises an EM GOA including a plurality of EM GOA units, wherein each of the EM GOA units corresponds to a row of pixels;the control terminal of the second transistor (202) in pixels of the nth row is coupled to the nth EM GOA unit of the EM GOA to receive the first emitting control signal (EM1) and the control terminal of the third transistor (203) in pixels of the nth row is coupled to the (n-4) th EM GOA unit of the EM GOA to receive the second emitting control signal (EM2) .21.The display module according to claim 13 or 14, wherein the display module is driven in a frame, and the frame comprises a first period, a second period, a third period, a fourth period and a fifth period;in the first period, the fourth transistor (204) is turned on to initialize the first terminal of the first transistor (201) or the second terminal of the first transistor (201) with the third initial signal (VIN3) ;in the second period, the seventh transistor (207) , the fifth transistor (205) , the third transistor (203) and the eighth transistor (208) are turned on to initialize the anode of the emitting element (231) , the first capacitor (211) , the second capacitor (212) and the control terminal of the first transistor (201) with the first initial signal (VIN1) and the second initial signal (VIN2) ;in the third period, the second transistor (202) , the eighth transistor (208) and the seventh transistor (207) are turned on to compensate the first voltage (PVDD) and a threshold voltage of the first transistor (201) to the control terminal of the first transistor (201) ;in the fourth period, the six transistor (206) and the eighth transistor (208) are turned on to write the data signal (DATA) to the control terminal of the first transistor (201) ; andin the fifth period, the second transistor (202) and the third transistor (203) are turned on to conduct the first voltage terminal to the emitting element (231) and the emitting element (231) emits light.22.The display module according to claim 15, wherein the display module is driven in a frame, and the frame comprises a first period, a second period, a third period, a fourth period and a fifth period;in the first period, the fourth transistor (204) is turned on to initialize the first terminal of the first transistor (201) or the second terminal of the first transistor (201) with the third initial signal (VIN3) ;in the second period, the sixth transistor (206) , the fifth transistor (205) , the third transistor (203) and the eighth transistor (208) are turned on to initialize the anode of the emitting element (231) , the first capacitor (211) , the second capacitor (212) and the control terminal of the first transistor (201) with the first initial signal (VIN1) and the second initial signal (VIN2) ;in the third period, the sixth transistor (206) , the second transistor (202) and the eighth transistor (208) are turned on to compensate the first voltage (PVDD) and a threshold voltage of the first transistor (201) to the control terminal of the first transistor (201) ;in the fourth period, the six transistor (206) and the eighth transistor (208) are turned on to write the data signal (DATA) to the control terminal of the first transistor (201) ; andin the fifth period, the second transistor (202) and the third transistor (203) are turned on to conduct the first voltage terminal to the emitting element (231) and the emitting element (231) emits light.23.An electronic device comprising a cover and the display module according to any one of claims 10 to 22.

Images