Holdover handling method and apparatus

Abstract

A holdover handling method is proposed. The method may comprise determining a frequency offset of a physical layer clock comparing with a clock for time synchronization and determining a holdover duration of the physical layer clock based on the frequency offset.

Description

HOLDOVER HANDLING METHOD AND APPARATUSTechnical Field

[0001] The present disclosure generally relates to the technical field of communication, and more particularly, to a holdover handling method and apparatus.Background

[0002] This section introduces aspects that may facilitate better understanding of the present disclosure. Accordingly, the statements of this section are to be read in this light and are not to be understood as admissions about what is in the prior art or what is not in the prior art.

[0003] Synchronization is a very important technology in the field of communication. Especially in a mobile backhaul network, the distribution of synchronization is a vital feature. The mobile backhaul network won’t be able to work well without a proper synchronization. Many mobile communication technologies, such as LTE-TDD, Mobile WiMAX / TDD, TD-SCDMA, and Femtocell, require synchronized phase and precise Time of Day (ToD) in addition to synchronized frequency. The general requirement on the air interface is a frequency accuracy of 50 ppb and a phase / time accuracy of the order of 1 μsec (e.g. CDMA2000 -> ±3 μsec, LTE-TDD large cell ->±5 μsec, LTE-TDD small cell -> ±1.5 μsec) .

[0004] IEEE1588v2, also known as Precision Time Protocol (PTP) , is an industry-standard protocol that enables the precise transfer of frequency and time to synchronize clocks over packet-based networks. In order to serve telecom environment, several specific profiles from International Telecommunication Union -Telecommunication Standardization Sector (ITU-T) was defined by using IEEE1588v2 as the base, and in which for timing / phase synchronization support profiles are:

[0005] -ITU-T G. 8275.1: ITU-T G. 8275.1 / Y. 1369.1, Precision time protocol telecom profile for phase / time synchronization with full timing support from the network;

[0006] -ITU-T G. 8275.2 / Y. 1369.2, Precision time protocol telecom profile for phase / time synchronization with partial timing support from the network;

[0007] and for frequency synchronization profile is:

[0008] -ITU-T G. 8265.1 / Y. 1365.1, Precision time protocol telecom profile for frequency synchronization.

[0009] Timing holdover capability is an important characteristic of a node, the purpose of which is to maintain certain level of time accuracy in case of time synchronization source is not available. The longer holdover duration that the node can provide, the more robust that the synchronization service could be kept.

[0010] The node usually provides holdover functionality based on the node’s internal oscillators, however, it can only provide limited holdover capability due to cost reasons (e.g. an Oven Controlled Crystal Oscillator (OCXO) with tens of dollars can maintain 1us time error with tens of mins, while an atomic clock with thousands or tens of thousands of dollars can maintain 1us time error with years) .

[0011] In ITU-T G. 8275.1 telecom profile, it provides a cost-effective method to provide improved holdover capability with external physical layer clock (e.g. Synchronous Ethernet (SyncE) , Synchronous Digital Hierarchy (SDH) , Building Integrated Timing Supply (BITS) etc. ) , which was also called as physical layer assisted holdover or L1 assisted holdover.

[0012] According to ITU-T G. 8275.1, when a PTP clock synchronizes to the upstream grandmaster clock, it will follow grandmaster’s clock based on exchanged timestamps carried over PTP event message and provide accurate sync information to downstream device. While when the PTP clock lose its PTP reference, but a physical layer clock is still available, the clock will enter into holdover state with assist of the physical layer clock to prolong the holdover duration.

[0013] The holdover duration of physical layer frequency assisted holdover depends on the Quality Level (QL) of the physical layer clock, e.g. a Primary Reference Clock (PRC) per ITU-T G.811 with clock accuracy better than 10^ (-11) . The quality level specifies the accuracy level of the clock and can be transmitted across the network through Synchronization Status Messages (SSMs) over the Ethernet Synchronization Messaging Channel (ESMC) , or through SSMs contained in SONET / SDH frames. And with an enhanced PRC (ePRC) assisted, the node can keep holdover duration more than 110 hours with drift less than 1us, while a Primary Reference Time  Clock (PRTC) or enhanced PRTC (ePRTC) assisted holdover can maintain the phase drift less than 100ns during any duration.Summary

[0014] This summary is provided to introduce a selection of concepts in a simplified form that are further described below in the detailed description. This summary is not intended to identify key features or essential features of the claimed subject matter, nor is it intended to be used to limit the scope of the claimed subject matter.

[0015] The current router products implement L1 assisted holdover totally based on the quality level, which is distributed by SSMs. When receiving the SSM involving the quality level, the router products will set the holdover duration according to the received quality level. But the received quality level in an SSM sometimes can’t reflect the real quality level of the used physical layer clock. For example, in some customer network, an operator has a reference clock that is reported to the downstream node by the SSM as a PRC, but is actually 10 times better than what is specified in the standard for a PRC. Since the holdover duration is based on the received quality level, which doesn’t reflect real quality level of the clock signal, the consequence is that the applied holdover duration is far less than the real holdover capability. In other words, the holdover duration is reduced. In another scenario, some devices have an intrinsic clock accuracy better than what it announced. The downstream node will use the received quality level reported from these devices as the basis of holdover, which will reduce the holdover duration of the node.

[0016] Therefore, there is a need to solve the problem that the holdover duration based on the received quality level does not reflect the true holdover capability. One of the objects of the disclosure is to provide an improved solution for holdover to fully utilize the effectiveness of holdover and determine the accurate holdover duration.

[0017] According to a first aspect of the disclosure, there is provided a holdover handling method performed by a node, e.g. a network node. The method comprises: determining a frequency offset of a physical layer clock comparing with a clock for time synchronization; determining a holdover duration of the physical layer clock based on the frequency offset; wherein the holdover duration is a time period during which the physical layer clock is used for holdover when the clock for time synchronization is lost.

[0018] In an embodiment of the disclosure, the clock for time synchronization is a Precision Time Protocol, PTP, clock or a Global Navigation Satellite System, GNSS, clock.

[0019] In an embodiment of the disclosure, the physical layer clock is based on the clock signal received from the physical layer interface.

[0020] In an embodiment of the disclosure, the physical layer clock and the clock for time synchronization are both in locked mode.

[0021] In an embodiment of the disclosure, determining the frequency offset of the physical layer clock further comprises: calculating an average frequency offset of all samplings in one observation interval; determining the average frequency offset as the frequency offset of the physical layer clock.

[0022] In an embodiment of the disclosure, calculating the average frequency offset further comprises: calculating the average frequency offset periodically until entering the holdover.

[0023] In an embodiment of the disclosure, determining the holdover duration of the physical layer clock based on the frequency offset comprises: determining a quality level of the physical layer clock corresponding to the frequency offset; determining the holdover duration of the physical layer clock based on the quality level.

[0024] In an embodiment of the disclosure, determining the holdover duration of the physical layer clock based on the frequency offset further comprises: compensating the physical layer clock according to the frequency offset; determining the quality level of the compensated physical layer clock; and determining the holdover duration of the compensated physical layer clock based on the quality level.

[0025] According to a second aspect of the disclosure, there is provided a holdover handling apparatus. The apparatus comprises: a phase detector, used to determine and output a frequency offset of a physical layer clock comparing with a clock for time synchronization; a holdover handling unit, used to determine a holdover duration of the physical layer clock based on the frequency offset; wherein the holdover duration is a time period during which the physical layer clock is used for holdover when the clock for time synchronization is lost.

[0026] In an embodiment of the disclosure, the clock for time synchronization is a Precision Time Protocol, PTP, clock or a Global Navigation Satellite System, GNSS, clock.

[0027] In an embodiment of the disclosure, the physical layer clock is based on the clock signal received from a physical layer interface.

[0028] In an embodiment of the disclosure, the physical layer clock and the clock for time synchronization are both in locked mode.

[0029] In an embodiment of the disclosure, the apparatus further comprises: a calculating unit, used to receive the frequency offset from the phase detector, calculate an average frequency offset of all samplings of the frequency offset in one observation interval, and output the average frequency offset as the frequency offset of the physical layer clock to the holdover handling unit.

[0030] In an embodiment of the disclosure, the calculating unit is further used to calculate and output the average frequency offset periodically until the holdover handling apparatus enters the holdover status.

[0031] In an embodiment of the disclosure, determining a holdover duration of the physical layer clock based on the frequency offset comprises: determining a quality level of the physical layer clock corresponding to the frequency offset; determining the holdover duration of the physical layer clock based on the quality level.

[0032] In an embodiment of the disclosure, determining a holdover duration of the physical layer clock based on the frequency offset further comprises: compensating the physical layer clock with the frequency offset; determining the quality level of the compensated physical layer clock; and determining the holdover duration of the compensated physical layer clock based on the quality level.

[0033] According to a third aspect of the disclosure, there is provided a network node. The network node comprises: a processor and a memory, the memory containing instructions executable by the processor whereby the network node is operative to perform the method according to the above first aspect.

[0034] According to a fourth aspect of the disclosure, there is provided a computer-readable medium. The computer-readable medium comprises instructions which, when executed on at least one processor, cause the at least one processor to carry out the method according to the above first aspect.

[0035] According to the present disclosure, the real holdover duration can be determined and set based on the frequency offset of the physical layer comparing with the clock for time synchronization, so that the effectiveness of the holdover can be fully exerted and the robustness of the node in synchronization capability can be improved.Brief Description of the Drawings

[0036] These and other objects, features and advantages of the disclosure will become apparent from the following detailed description of illustrative embodiments thereof, which are to be read in connection with the accompanying drawings.

[0037] Fig. 1 is a diagram illustrating an exemplary scenario in which the problem in the existing solution may happen.

[0038] Fig. 2 is a diagram illustrating another exemplary scenario in which the problem in the existing solution may happen.

[0039] Fig. 3 is a flowchart illustrating a method according to some embodiments of the present disclosure.

[0040] Fig. 4 is a flowchart illustrating an embodiment of Fig. 3.

[0041] Fig. 5 is a flowchart illustrating an embodiment of Fig. 3.

[0042] Fig. 6 is a block diagram showing an apparatus suitable for use in practicing some embodiments of the disclosure.

[0043] Fig. 7 is a block diagram showing an apparatus suitable for use in practicing some embodiments of the disclosure.

[0044] Fig. 8 is a flowchart illustrating an exemplary process suitable for use in practicing some embodiments of the disclosure.

[0045] Fig. 9 is a block diagram showing a network node suitable for use in practicing some embodiments of the disclosure.Detailed Description

[0046] For the purpose of explanation, details are set forth in the following description in order to provide a thorough understanding of the embodiments disclosed. It is apparent, however, to those skilled in the art that the embodiments may be implemented without these specific details or with an equivalent arrangement.

[0047] As used herein, the terms “first” , “second” and so forth refer to different elements. The singular forms “a” and “an” are intended to include the plural forms as well, unless the context clearly indicates otherwise. The terms “comprises” , “comprising” , “has” , “having” , “includes” and / or “including” as used herein, specify the presence of stated features, elements, and / or components and the like, but do not preclude the presence or addition of one or more other features, elements, components and / or combinations thereof. The term “based on” is to be read as “based at least in part on” . The term “one embodiment” and “an embodiment” are to be read as “at least one embodiment” . The term “another embodiment” is to be read as “at least one other embodiment” . Other definitions, explicit and implicit, may be included below.

[0048] Fig. 1 is a diagram illustrating an exemplary scenario in which the problem in the existing solution may happen. As shown, an upstream node, Network Equipment (NE) #1, as a clock source of downstream nodes, will distribute a physical layer clock to a downstream node, NE#2. Also a PTP clock will be received by the NE#2, which is not shown in Fig. 1. Both the NE#1 and NE#2 support SyncE. The external physical layer clock could be traceable to an ePRC, the accuracy of which could be better that 10^ (-12) . If the NE#1 does not support the ePRC but PRC, that means the NE#1 cannot identify the accuracy of the ePRC and it can only report the QL corresponding to a PRC to the NE#2, by the SSM. After receiving the SSM, the holdover duration of the NE#2 will be calculated and configured based on the received QL in the SSM. When the PTP clock of NE#2 is lost, the holdover will happen, and the holdover duration will be used in the NE#2. Since the  received QL is worse than the real QL of the physical layer clock, the holdover duration will be reduced comparing with the actual holdover duration it could achieve.

[0049] Fig. 2 is a diagram illustrating another exemplary scenario in which the problem in the existing solution may happen. In this scenario, the NE#1 will provide its intrinsic clock generated by the local oscillator, as the physical layer clock, to the NE#2. The accuracy of the intrinsic clock of NE#1 may be much better than what it announced, e.g. PRC. This also caused the holdover duration of NE#2 is reduced comparing with the actual holdover duration it could achieve.

[0050] Fig. 3 is a flowchart illustrating a method according to some embodiments of the present disclosure. The method is performed in the node with physical layer assisted holdover, also called L1 assisted holdover. This node can be a network node in a wireless or wired network. Examples of the node may include, but not limited to, a router, a server, a UE (or a terminal device) , a base station, an eNodeB, a NR, a gateway, etc. At block 301, the network node determines a frequency offset of a physical layer clock comparing with a clock for time synchronization. The clock for time synchronization is received from an upstream node or a clock source. The clock for time synchronization may be a PTP clock or a GNSS clock. The physical layer clock is based on an external physical layer clock received from a physical layer interface, e.g. Ethernet, SDH, BITS. Generally, both the physical layer clock and PTP clock are in locked mode. And the result of the determined frequency offset can be buffered or saved for later use.

[0051] At block 302, the network node determines a holdover duration of the physical layer clock based on the frequency offset. Typically, the holdover duration of the physical layer clock could be evaluated or calculated based on the frequency offset. The value of holdover duration can be buffered or saved for later use.

[0052] In one embodiment, the network node performs the physical layer assisted holdover with the holdover duration when the clock for time synchronization is lost. Typically, the loss of the clock for time synchronization means the network node loses its PTP or GNSS time reference.

[0053] In one embodiment, block 301 may be implemented as blocks 401-402 of Fig. 4. At block 401, the network node calculates an average frequency offset of all samplings in one observation interval. The length of one observation interval and the number of samplings can be set previously.  At block 402, the network node determines the average frequency offset as the frequency offset of the physical layer clock. Using the average frequency offset as the frequency offset to determine the holdover duration helps to reduce errors.

[0054] Alternatively, the network node can calculate the average frequency offset periodically until entering the holdover. The last average frequency measured before entering the holdover will better reflect the accuracy of the physical layer clock.

[0055] In one embodiment, block 302 may be implemented as blocks 501-502 of Fig. 5. At block 501, the network node determines a quality level of the physical layer clock corresponding to the frequency offset. The frequency offset reflects the accuracy of the physical layer clock. The smaller the frequency offset, the higher the accuracy of the clock will be. At block 502, the network node determines the holdover duration of the physical layer clock based on the quality level. Clocks with different precision, including ePRTC, PRTC, ePRC, PRC, SDH Equipment Clock (SEC) , Primary reference source-Stratum 1 (Prs) , Stratum 2 (St2) , Transit node clock (Tnc) , Stratum 3E (St3E) , Stratum 3 (St3) , SONET minimum clock (Smc) , Stratum 4 (St4) , Synchronization supply unit A (Ssu-A) , Synchronization supply unit B (Ssu-B) , etc., correspond to related quality levels respectively. The higher the quality level, the longer the holdover duration of the clock will be. The relationship between quality level and various types of clocks can be preset and stored in the node.

[0056] Although blocks 401-402, 501-502 are described, this does not mean that block 301 and block 302 must be performed according to blocks 401-402, 501-502. The block 301 and 302 can be performed directly. For instance, the holdover duration can be evaluated or calculated directly by the frequency offset.

[0057] In one embodiment, before performing the block 302, the network node can make some compensation for the physical layer clock, and then execute block 301 or blocks 501-502 according to the compensated physical layer clock.

[0058] Fig. 6 is a block diagram showing an apparatus suitable for use in practicing some embodiments of the disclosure. For example, the methods described above may be implemented through the holdover handling apparatus 600. As shown, the holdover handling apparatus 600  comprises a phase detector 601 and a holdover handling unit 602. The phase detector 601 receives two clock signals. One is the clock for time synchronization and the other one is the physical layer clock. The clock for time synchronization can be a PTP clock or a GNSS clock. The physical layer clock is the clock for frequency synchronization based on an external physical layer clock, which is received from the physical layer interface. To ensure reliable frequency offset, it is best for both the clock for time synchronization and the physical layer clock to be in locked mode. The phase detector 601 compares the physical layer clock with the clock for time synchronization and output the frequency offset of the physical layer clock. The holdover handling unit 602 receives the frequency offset from the phase detector 601 and determine a holdover duration of the physical layer clock based on the received frequency offset.

[0059] Fig. 7 is a block diagram showing an apparatus suitable for use in practicing some embodiments of the disclosure. Compared with the apparatus shown in Fig. 6, the apparatus in Fig. 7 has an additional calculating unit 603. The calculating unit 603 is used to receive the frequency offset outputted by the phase detector 601, calculate an average frequency offset of all samplings of the frequency offset in one observation interval, and output the average frequency offset as the frequency offset of the physical layer clock to the holdover handling unit 602.

[0060] In one embodiment, the calculating unit 603 is further used to calculate and output the average frequency offset periodically until the holdover handling apparatus enters the holdover status.

[0061] In one embodiment, the holdover handling unit 602 is further used to determine a quality level of the physical layer clock corresponding to the frequency offset and determine the holdover duration of the physical layer clock based on the quality level.

[0062] In one embodiment, the holdover handling unit 602 is further used to perform the physical layer assisted holdover with the holdover duration when the clock for time synchronization is lost.

[0063] Although an independent calculating unit is described here, the calculating unit 603 can also be omitted or combined with the holdover handling unit 602 into one unit. For example, the holdover handling unit 602 can realize some or all of the above functions of the calculating unit  603. On the other hand, the calculating unit 603 can also realize some or all of the above functions of the holdover handling unit 602.

[0064] In one embodiment, when entering holdover, the holdover handling unit 602 is further used to compensate the physical layer clock with the received frequency offset; determines the quality level of the compensated physical layer clock; and determines the holdover duration of the compensated physical layer clock based on the quality level. Here, the holdover handling unit 602 only compensates for the physical layer clock used for holdover (the physical layer clock that may be input to the holdover handling unit is not shown in Figs. 6-8) , and the compensated physical layer clock is only used for internal timing of the node and is not output externally. That means the node does not compensate the physical layer clock which will be output to the downstream node. As can be understood, the compensating can be performed by the holdover handling unit 602, or it can be realized by a separate component inside or outside the holdover handling unit 602.

[0065] Fig. 8 is a flowchart illustrating an exemplary process according to an embodiment of the disclosure. In Fig. 8, “Y” stands for affirmative Yes, “N” stands for negative No, and the corresponding characteristics of arrows, diamonds and blocks can be clearly understood from the following description. Before input to the phase detector, the physical layer clock that served as the frequency clock should be locked or referred to as in a locked status or mode, as the locked clock is the stable clock. Similarly, the PTP clock or GNSS clock used for time synchronization should also be locked. The physical layer clock in the locked status is compared with the clock for time synchronization in the locked status, and then the frequency offset of the physical layer clock is output to the calculating unit. The calculating unit, as described for the calculating unit 603 in Fig. 7, performs corresponding processing on the input frequency offset of the physical layer clock, and outputs the frequency offset, phase offset or quality level to the holdover handling unit. When the holdover handling unit receives the information such as frequency offset, phase offset or quality level sent by the calculating unit, it determines the holdover duration according to the received relevant information. The value of the holdover duration can be buffer or stored for subsequent use. When the clock for time synchronization is lost, that is, it will be out of the locked status. At this time, as shown by the arrow, it prompts the occurrence of holdover, and the physical  layer clock assisted holdover will be executed. The holdover handling unit uses the previously determined holdover duration for the physical layer clock assisted holdover.

[0066] As mentioned above, the calculating unit can also be omitted or combined with the holdover handling unit into one unit. The function of the calculating unit can be completely realized by the holdover handling unit. Alternatively, part of the functions of the holdover handling unit can be handled by the calculating unit. For example, the calculating unit can determine the quality level according to the frequency offset, and then send the quality level to the holdover handling unit, and the holdover handling unit can determine the holdover duration according to the quality level.

[0067] Fig. 9 is a block diagram showing a network node suitable for use in practicing some embodiments of the disclosure. For example, the holdover handling method and apparatus described above may be implemented through the network node 900. As shown, the network node 1000 may include a processor 901, and a memory 902 that contains instructions. When executed by the processor 901, enable the network node 900 to operate in accordance with the embodiments of the present disclosure, as discussed above. That is, the embodiments of the present disclosure may be implemented at least in part by computer software executable by the processor 902, or by hardware, or by a combination of software and hardware.

[0068] The memory 902 may be of any type suitable to the local technical environment and may be implemented using any suitable data storage technology, such as semiconductor based memory devices, flash memories, magnetic memory devices and systems, optical memory devices and systems, fixed memories and removable memories. The processor 902 may be of any type suitable to the local technical environment, and may include one or more of general purpose computers, special purpose computers, microprocessors, digital signal processors (DSPs) and processors based on multi-core processor architectures, as non-limiting examples.

[0069] In general, the various exemplary embodiments may be implemented in hardware or special purpose chips, circuits, software, logic or any combination thereof. For example, some aspects may be implemented in hardware, while other aspects may be implemented in firmware or software which may be executed by a controller, microprocessor or other computing device, although the disclosure is not limited thereto. While various aspects of the exemplary embodiments  of this disclosure may be illustrated and described as block diagrams, flow charts, or using some other pictorial representation, it is well understood that these blocks, apparatus, systems, techniques or methods described herein may be implemented in, as non-limiting examples, hardware, software, firmware, special purpose circuits or logic, general purpose hardware or controller or other computing devices, or some combination thereof.

[0070] As such, it should be appreciated that at least some aspects of the exemplary embodiments of the disclosure may be practiced in various components such as integrated circuit chips and modules. It should thus be appreciated that the exemplary embodiments of this disclosure may be realized in an apparatus that is embodied as an integrated circuit, where the integrated circuit may comprise circuitry (as well as possibly firmware) for embodying at least one or more of a data processor, a digital signal processor, baseband circuitry and radio frequency circuitry that are configurable so as to operate in accordance with the exemplary embodiments of this disclosure.

[0071] It should be appreciated that at least some aspects of the exemplary embodiments of the disclosure may be embodied in computer-executable instructions, such as in one or more program modules, executed by one or more computers or other devices. Generally, program modules include routines, programs, objects, components, data structures, etc. that perform particular tasks or implement particular abstract data types when executed by a processor in a computer or other device. The computer executable instructions may be stored on a computer readable medium such as a hard disk, optical disk, removable storage media, solid state memory, random access memory (RAM) , etc. As will be appreciated by one of skill in the art, the function of the program modules may be combined or distributed as desired in various embodiments. In addition, the function may be embodied in whole or partly in firmware or hardware equivalents such as integrated circuits, field programmable gate arrays (FPGA) , and the like.

[0072] The present disclosure includes any novel feature or combination of features disclosed herein either explicitly or any generalization thereof. Various modifications and adaptations to the foregoing exemplary embodiments of this disclosure may become apparent to those skilled in the relevant arts in view of the foregoing description, when read in conjunction with the accompanying drawings.

Claims

1.A holdover handling method, comprising:determining (301) a frequency offset of a physical layer clock comparing with a clock for time synchronization;determining (302) a holdover duration of the physical layer clock based on the frequency offset;wherein the holdover duration is a time period during which the physical layer clock is used for holdover when the clock for time synchronization is lost.2.The method according to claim 1, wherein the clock for time synchronization is a Precision Time Protocol, PTP, clock or a Global Navigation Satellite System, GNSS, clock.3.The method according to claim 1 or 2, wherein the physical layer clock is based on the clock signal received from a physical layer interface.4.The method according to any of claims 1 to 3, wherein the physical layer clock and the clock for time synchronization are both in locked mode.5.The method according to any of claims 1 to 4, wherein determining the frequency offset of the physical layer clock comprises:calculating (401) an average frequency offset of all samplings in one observation interval;determining (402) the average frequency offset as the frequency offset of the physical layer clock.6.The method according to claim 5, wherein calculating the average frequency offset further comprises:calculating the average frequency offset periodically until entering the holdover.7.The method according to any of claims 1 to 6, wherein determining the holdover duration of the physical layer clock based on the frequency offset comprises:determining (501) a quality level of the physical layer clock corresponding to the frequency offset;determining (502) the holdover duration of the physical layer clock based on the quality level.8.The method according to any of claims 1 to 7, determining the holdover duration of the physical layer clock based on the frequency offset further comprises:compensating the physical layer clock according to the frequency offset in the holdover;determining the quality level of the compensated physical layer clock; anddetermining the holdover duration of the compensated physical layer clock based on the quality level.9.A holdover handling apparatus (600) , comprising:a phase detector (601) , used to determine and output a frequency offset of a physical layer clock comparing with a clock for time synchronization;a holdover handling unit (602) , used to determine a holdover duration of the physical layer clock based on the frequency offset;wherein the holdover duration is a time period during which the physical layer clock is used for holdover when the clock for time synchronization is lost.10.The holdover handling apparatus according to claim 9, wherein the clock for time synchronization is a Precision Time Protocol, PTP, clock or a Global Navigation Satellite System, GNSS, clock.11.The holdover handling apparatus according to claim 9 or 10, wherein the physical layer clock is based on the clock signal received from a physical layer interface.12.The holdover handling apparatus according to any of claims 9 to 11, wherein the physical layer clock and the clock for time synchronization are both in locked mode.13.The holdover handling apparatus according to any of claims 9 to 12, further comprises:a calculating unit (603) , used to receive the frequency offset from the phase detector (601) , calculate an average frequency offset of all samplings of the frequency offset in one observation interval, and output the average frequency offset as the frequency offset of the physical layer clock to the holdover handling unit (602) .14.The holdover handling apparatus according to claim 13, wherein the calculating unit is further used to calculate and output the average frequency offset periodically until the holdover handling apparatus enters the holdover status.15.The holdover handling apparatus according to any of claims 9 to 14, wherein determining a holdover duration of the physical layer clock based on the frequency offset comprises:determining a quality level of the physical layer clock corresponding to the frequency offset;determining the holdover duration of the physical layer clock based on the quality level.16.The holdover handling apparatus according to any of claims 9 to 15, wherein determining a holdover duration of the physical layer clock based on the frequency offset further comprises:compensating the physical layer clock with the frequency offset;determining the quality level of the compensated physical layer clock; anddetermining the holdover duration of the compensated physical layer clock based on the quality level.17.A network node (900) , comprising:a processor (901) and a memory (902) , the memory containing instructions executable by the processor whereby the network node is operative to perform the method of any one of claims 1-8.18.A computer-readable medium, comprising instructions which, when executed on at least one processor, cause the at least one processor to carry out the method according to any one of claims 1-8.

Images