Method and apparatus for monitoring a system clock signal

Abstract

Embodiments of the present disclosure provide a method and an apparatus for monitoring a system clock signal. The apparatus comprises: a toggle detector configured to monitor whether the system clock signal is toggling; an abnormal pulse detector configured to, in response to the system clock signal being toggling, utilize a reference clock signal to count the number of periods of the system clock signal within a predetermined time limit and monitor whether the number of periods is beyond a predetermined range, the reference clock signal having a frequency higher than the system clock signal; and a frequency drift detector configured to, in response to the system clock signal being toggling, detect a phase error between the system clock signal and a delay clock signal delayed from the system clock signal, determine a frequency drift based on the phase error, and monitor whether the frequency drift exceeds a predetermined drift limit.

Description

METHOD AND APPARATUS FOR MONITORING A SYSTEM CLOCK SIGNALTECHNICAL FIELD

[0001] Embodiments of the present disclosure generally relate to the technical field of electronic circuits, and specifically to a method and an apparatus for monitoring a system clock signal.BACKGROUND

[0002] Synchronization plays a critical role in ensuring an operation performance of a mobile communication network. The mobile communication network will not be able to work normally without a proper synchronization. The distribution of synchronization across the network is essential for maintaining the quality and reliability of service, particularly as new mobile communication technologies continue to emerge and evolve, such as LTE-TDD (Long-Term Evolution Time Division Duplex) , Mobile WiMAX / TDD, TD-SCDMA (Time Division Synchronous Code Division Multiple Access) , and Femtocell.

[0003] The new mobile communication technologies require a synchronized phase and Time of Day (ToD) in addition to a synchronized frequency. A general requirement on an air interface in the network is a frequency accuracy of 50 parts per billion (ppb) and a phase / time accuracy of an order of 1 μsec (e.g. ±3 μsec for CDMA200, ±5 μsec for a LTE-TDD large cell, ±1.5 μsec for a LTE-TDD small cell) .

[0004] The increasingly stringent synchronization requirement of the mobile communication network has led to widespread adoption of an oven controlled crystal oscillator (OCXO) in a telecommunications device. The OCXO is a highly accurate and stable oscillator that maintains its frequency stability over a wide temperature range to achieve accurate synchronization performance. Due to a complicated internal design, the OCXO is vulnerable, which may result in timing errors across the network. However, it is difficult to find a clock failure source in the telecommunications device without using external measurement tools and an accurate reference clock.SUMMARY

[0005] This summary is provided to introduce a selection of concepts in a simplified form that are further described below in the detailed description. This summary is not intended to identify key features or essential features of the claimed subject matter, nor is it intended to be used to limit the scope of the claimed subject matter.

[0006] As discussed above, due to a complicated internal design, the OCXO is vulnerable, which may result in timing errors across the network. However, it is difficult to find a clock failure source in the telecommunications device without using external measurement tools and an accurate reference clock.

[0007] To overcome or mitigate at least one of the above-mentioned problems or other problems or provide a useful solution, embodiments of the present disclosure propose a method and an apparatus for monitoring a system clock signal.

[0008] In a first aspect of the present disclosure, there is provided an apparatus for monitoring a system clock signal. The apparatus comprises: a toggle detector configured to monitor whether the system clock signal is toggling; an abnormal pulse detector configured to, in response to the system clock signal being toggling, utilize a reference clock signal to count the number of periods of the system clock signal within a predetermined time limit and monitor whether the number of periods is beyond a predetermined range, the reference clock signal having a frequency higher than the system clock signal; and a frequency drift detector configured to, in response to the system clock signal being toggling, detect a phase error between the system clock signal and a delay clock signal delayed from the system clock signal, determine a frequency drift based on the phase error, and monitor whether the frequency drift exceeds a predetermined drift limit.

[0009] In some embodiments, the toggle detector comprises: a first arbiter configured to generate a first interrupt signal in response to the system clock signal being not toggling.

[0010] In some embodiments, the abnormal pulse detector comprises: a second arbiter configured to generate a second interrupt signal in response to the number of periods being beyond the predetermined range.

[0011] In some embodiments, the frequency drift detector comprises: a delay chain  configured to delay the system clock signal by a delay amount to obtain the delay clock signal; a phase frequency detector configured to detect the phase error between the system clock signal and the delay clock signal; and a phase error processing unit configured to determine the frequency drift based on a change of the phase error, monitor whether the frequency drift exceeds the predetermined drift limit, and generate a third interrupt signal in response to the frequency drift exceeding the predetermined drift limit.

[0012] In some embodiments, the delay amount is controllable.

[0013] In some embodiments, the frequency of the reference clock signal is at least ten times higher than the frequency of the system clock signal.

[0014] In some embodiments, the system clock signal is provided by an oven controlled crystal oscillator.

[0015] In a second aspect of the present disclosure, there is provided a method for monitoring a system clock signal. The method comprises: monitoring, by a toggle detector, whether the system clock signal is toggling; in response to the system clock signal being toggling, utilizing, by an abnormal pulse detector, a reference clock signal to count the number of periods of the system clock signal within a predetermined time limit and monitoring whether the number of periods is beyond a predetermined range, the reference clock signal having a frequency higher than the system clock signal; and in response to the system clock signal being toggling, detecting, by a frequency drift detector, a phase error between the system clock signal and a delay clock signal delayed from the system clock signal, determining a frequency drift based on the phase error, and monitoring whether the frequency drift exceeds a predetermined drift limit.

[0016] In some embodiments, the method further comprises: generating, by a first arbiter of the toggle detector, a first interrupt signal in response to the system clock signal being not toggling.

[0017] In some embodiments, the method further comprises: generating, by a second arbiter of the abnormal pulse detector, a second interrupt signal in response to the number of periods being beyond the predetermined range.

[0018] In some embodiments, the method further comprises: delaying, by a delay chain, the system clock signal by a delay amount to obtain the delay clock signal; detecting, by a phase frequency detector, the phase error between the system clock signal and the delay  clock signal; and determining, by a phase error processing unit, the frequency drift based on a change of the phase error, monitoring whether the frequency drift exceeds the predetermined drift limit, and generating a third interrupt signal in response to the frequency drift exceeding the predetermined drift limit.

[0019] In some embodiments, the delay amount is controllable.

[0020] In some embodiments, the frequency of the reference clock signal is at least ten times higher than the frequency of the system clock signal.

[0021] In some embodiments, the system clock signal is provided by an oven controlled crystal oscillator.

[0022] With embodiments of the present disclosure, a failure of the system clock signal can be detected without an involvement of an operator and an external measurement tool. In this way, the clock failure source in the telecommunications device can be found precisely in a cost-effective manner.BRIEF DESCRIPTION OF THE DRAWINGS

[0023] Through the more detailed description of some embodiments of the present disclosure in the accompanying drawings, the above and other objects, features and advantages of the present disclosure will become more apparent, wherein the same reference generally refers to the same components in the embodiments of the present disclosure.

[0024] FIG. 1 is a block diagram of an apparatus for monitoring a system clock signal according to some embodiments of the present disclosure;

[0025] FIG. 2 shows a flowchart of an example process of monitoring a system clock signal according to some embodiments of the present disclosure; and

[0026] FIG. 3 is a diagram illustrating a simulation result of an example process of monitoring a system clock signal.DETAILED DESCRIPTION

[0027] Some of the embodiments contemplated herein will now be described more fully  with reference to the accompanying drawings. Other embodiments, however, are contained within the scope of the subject matter disclosed herein, the disclosed subject matter should not be construed as limited to only the embodiments set forth herein; rather, these embodiments are provided by way of example to convey the scope of the subject matter to those skilled in the art.

[0028] Generally, all terms used herein are to be interpreted according to their ordinary meaning in the relevant technical field, unless a different meaning is clearly given and / or is implied from the context in which it is used. All references to a / an / the element, apparatus, component, means, step, etc. are to be interpreted openly as referring to at least one instance of the element, apparatus, component, means, step, etc., unless explicitly stated otherwise. The steps of any methods disclosed herein do not have to be performed in the exact order disclosed, unless a step is explicitly described as following or preceding another step and / or where it is implicit that a step must follow or precede another step. Any feature of any of the embodiments disclosed herein may be applied to any other embodiment, wherever appropriate. Likewise, any advantage of any of the embodiments may apply to any other embodiments, and vice versa. Other objectives, features and advantages of the enclosed embodiments will be apparent from the following description.

[0029] Reference throughout this specification to features, advantages, or similar language does not imply that all of the features and advantages that may be realized with the present disclosure should be or are in any single embodiment of the disclosure. Rather, language referring to the features and advantages is understood to mean that a specific feature, advantage, or characteristic described in connection with an embodiment is included in at least one embodiment of the present disclosure. Furthermore, the described features, advantages, and characteristics of the disclosure may be combined in any suitable manner in one or more embodiments. One skilled in the relevant art will recognize that the disclosure may be practiced without one or more of the specific features or advantages of a particular embodiment. In other instances, additional features and advantages may be recognized in certain embodiments that may not be present in all embodiments of the disclosure.

[0030] As used herein, the terms "first" , "second" and so forth refer to different elements. The singular forms "a" and "an" are intended to include the plural forms as well, unless the context clearly indicates otherwise. The terms "comprises" , "comprising" , "has" , "having" , "includes" and / or "including" as used herein, specify the presence of stated  features, elements, and / or components and the like, but do not preclude the presence or addition of one or more other features, elements, components and / or combinations thereof. The term "based on" is to be read as "based at least in part on" . The term "one embodiment" and "an embodiment" are to be read as "at least one embodiment" . The term "another embodiment" is to be read as "at least one other embodiment" . Other definitions, explicit and implicit, may be included below.

[0031] The oven controlled crystal oscillator (OCXO) is a key component used in the telecommunications device to achieve accurate synchronization performance. The OCXO may offer precision that ranges from parts per billion (ppb) to parts per million (ppm) , ensuring a reliable and consistent clock signal for various timing-critical paths within the telecommunications device.

[0032] As mentioned briefly above, due to a complicated internal design, the OCXO is vulnerable, which may result in timing errors across the network. However, it is difficult to find a clock failure source in the telecommunications device without using external measurement tools and an accurate reference clock. Even if the OCXO goes to failure, it may be difficult to evaluate the quality of the clock signal provided by the OCXO. Hence, it would be very slow and costly to find the failure source of the telecommunications device especially in an in-field network environment. In addition, the use of the external measurement tools and the accurate reference clock will increase operational expenses of the network deployment.

[0033] Embodiments of the present disclosure provides a solution for monitoring a system clock signal. In this solution, failures of the system clock signal, such as no-toggling, abnormal clock pulses, and frequency drifts, may be detected precisely without need of the external measurement tools, which is useful to the operator for troubleshooting and may reduce the operational expenses significantly. Hereafter, principles of the present disclosure will be described with reference to FIGS. 1-3.

[0034] FIG. 1 is a block diagram of an apparatus 100 for monitoring a system clock signal according to some embodiments of the present disclosure. The apparatus 100 may monitor integrity and stability of the system clock signal SYS_CLK, which is crucial for the proper functioning of an electronic circuit including the apparatus 100, such as a telecommunications device or any other appropriate devices. The system clock signal SYS_CLK may be provided by a clock source 140, such as the OCXO described above or  any other appropriate clock sources. The frequency of the system clock signal SYS_CLK may be 10 MHz or other values. As shown, the apparatus 100 generally includes a toggle detector 110, an abnormal pulse detector 120, and a frequency drift detector 130.

[0035] According to embodiments of the present disclosure, the failure of the clock source 140 may be summarized as two types. The first type of failure may include no-toggling detected by the toggle detector 110 and abnormal clock pulse detected by the abnormal pulse detector 120. The second type of failure may include frequency drift exceeding a predetermined drift limit detected by the frequency drift detector 130. The detection results of the apparatus 100 may be reported to an application layer with alarms.

[0036] A primary function of the toggle detector 110 is to monitor the system clock signal SYS_CLK to determine whether it is toggling, so as to verify whether the clock source 140 is transmitting the clock signal. The toggling of the system clock signal SYS_CLK refers to that the system clock signal SYS_CLK is alternating between two states, e.g., high and low. The toggle detector 110 may monitor the toggling through edge detection of the system clock signal SYS_CLK. In an embodiment, rising edges of the system clock signal SYS_CLK may be used as a basis for the edge detection. In another embodiment, falling edges of the system clock signal SYS_CLK may be used as the basis for the edge detection. If no toggling is detected by the toggle detector 110, it implies that a critical error may have occurred in the clock source 140, such that no clock signal is output by the clock source 140. Such a failure needs to be handled at once with highest priority. For example, the electronic circuit may be restarted.

[0037] In some embodiments, upon receiving a rising edge of the system clock signal SYS_CLK, the toggle detector 110 may wait for a next rising edge within a configurable time window. If the next rising edge is not detected by the toggle detector 110 within the time window, the toggle detector 110 may determine that the system clock signal SYS_CLK is not toggling.

[0038] In some embodiments, as shown in FIG. 1, the toggle detector 110 includes a first arbiter 111 adapted to generate a first interrupt signal in response to the system clock signal SYS_CLK being not toggling. The first interrupt signal may be sent to a processor 150. Upon receiving the first interrupt signal, the processor 150 may trigger an alarm to indicate no-toggling of the system clock signal SYS_CLK. In this case, the processor 150 may disable the abnormal pulse detector 120 and the frequency drift detector 130.

[0039] The abnormal pulse detector 120 is responsible for detecting abnormal pulses within the system clock signal SYS_CLK. For example, the abnormal pulse detector 120 may detect whether there is missing or excess pulses in the system clock signal SYS_CLK. In some embodiments, in response to the system clock signal SYS_CLK being toggling, the abnormal pulse detector 120 may utilize a reference clock signal REF_CLK to count the number of periods of the system clock signal SYS_CLK within a predetermined time limit. The reference clock signal REF_CLK has a higher frequency than the system clock signal SYS_CLK. For ease of illustration, the counted number of periods may also be referred to as a counter value herein. The abnormal pulse detector 120 may monitor whether the counted number of periods is beyond a predetermined range. The predetermined range may have an upper limit and a lower limit. If the counted number of periods is above the upper limit, it implies that there are excess pulses in the system clock signal SYS_CLK. If the counted number of periods is below the lower limit, it implies that there are missing pulses in the system clock signal SYS_CLK. If the counted number of periods is beyond the predetermined range, it indicates a potential issue with the system clock signal SYS_CLK.

[0040] In some embodiments, as shown in FIG. 1, the abnormal pulse detector 120 includes a second arbiter 121 adapted to generate a second interrupt signal in response to the number of periods being beyond the predetermined range. The second interrupt signal may be sent to the processor 150. Upon receiving the second interrupt signal, the processor 150 may trigger an alarm to indicate occurrence of the abnormal pulses.

[0041] In some embodiments, the reference clock signal REF_CLK may be a clock signal provided by a low accuracy non-homologous clock source. For example, the reference clock signal REF_CLK may be provided by a central processing unit (CPU) of the electronic circuit. With the reference clock signal REF_CLK, the abnormal pulse detector 120 may count the number of periods of the system clock signal SYS_CLK within the predetermined time limit. The predetermined time limit may be set in advance depending on a frequency ratio between the system clock signal SYS_CLK and the reference clock signal REF_CLK.

[0042] In some embodiments, the frequency of the reference clock signal REF_CLK is at least ten times higher than the frequency of the system clock signal SYS_CLK. With such a frequency ratio, the edges of the system clock signal SYS_CLK may be detected precisely, so as to obtain the number of periods of the system clock signal SYS_CLK  within the predetermined time limit.

[0043] It is to be noted that the numerical values mentioned above and elsewhere in this disclosure are examples and are not intended to limit the scope of this disclosure in any way. Any other appropriate numerical values are feasible.

[0044] The frequency drift detector 130 is designed to detect a frequency drift of the system clock signal SYS_CLK. For example, in response to the system clock signal SYS_CLK being toggling, the frequency drift detector 130 may detect a phase error between the system clock signal SYS_CLK and a delay clock signal DLY_CLK delayed from the system clock signal SYS_CLK. By comparing the phase of the system clock signal SYS_CLK with that of the delay clock signal DLY_CLK, the frequency drift detector 130 may identify the phase error between the system clock signal SYS_CLK and the delay clock signal DLY_CLK. The phase error may also be referred to as a phase difference herein. Based on the phase error, the frequency drift detector 130 may determine the frequency drift of the system clock signal SYS_CLK and monitor whether the frequency drift exceeds a predetermined drift limit. The frequency drift of the system clock signal SYS_CLK may also be referred to as frequency error herein. If the frequency drift exceeds the predetermined drift limit, it implies that the frequency stability of the system clock signal SYS_CLK is relatively low.

[0045] In some embodiments, as shown in FIG. 1, the frequency drift detector 130 includes a delay chain 131, a phase frequency detector 132, and a phase error processing unit 133. The delay chain 131 may delay the system clock signal SYS_CLK by a delay amount to obtain the delay clock signal DLY_CLK. The delay chain 131 includes a series of interconnected delay elements, such as inverters or any other appropriate types of delay elements. The delay amount provided by the delay chain 131 may be configurable of fixed. The phase frequency detector 132 may detect the phase error between the system clock signal SYS_CLK and the delay clock signal DLY_CLK. The phase error processing unit 133 may determine the frequency drift based on a change of the phase error received from the phase frequency detector 132, monitor whether the frequency drift exceeds the predetermined drift limit, and generate a third interrupt signal in response to the frequency drift exceeding the predetermined drift limit. The third interrupt signal may be sent to the processor 150. Upon receiving the third interrupt signal, the processor 150 may trigger an alarm to indicate the frequency drift exceeding the predetermined drift limit.

[0046] It is to be noted that the frequency drift detector 130 may be formed into a single circuit unit or several circuit units. As an example, as shown in FIG. 1, the delay chain 131, the phase frequency detector 132, and the phase error processing unit 133 may be formed into a single circuit unit. Alternatively, as another example, the delay chain 131 and the phase frequency detector 132 may be formed into a circuit unit, and the phase error processing unit 133 may be formed into another circuit unit.

[0047] When the abnormal pulse issue is detected by the abnormal pulse detector 120, it indicates that a large phase jump is presented in the system clock signal SYS_CLK. In contrast, when the frequency shift is detected by the frequency drift detector 130, it indicates that the phase jump in the system clock signal SYS_CLK is minor. By using the abnormal pulse detector 120 and the frequency shift detector 130, various failures of the system clock signal SYS_CLK may be detected reliably.

[0048] According to embodiments of the present disclosure, the failure of the clock source 140 may be detected precisely by simple and cost-effective discrete circuits without need of any external expensive measurement equipment, which is useful to the operator for troubleshooting and may reduce the operational expenses significantly. In this way, the troubleshooting time of the clock source 140 and the service down duration may be reduced. In addition, the detection mechanism provided by the apparatus 100 has low physical cost, low power consumption and can be easily implemented in the electronic circuit without need of too much additional resource.

[0049] Embodiments of the present also provides a method for monitoring a system clock signal SYS_CLK. The method may be implemented by the apparatus 100 described above with reference to FIG. 1. The method includes: monitoring, by a toggle detector 110, whether the system clock signal SYS_CLK is toggling; in response to the system clock signal SYS_CLK being toggling, utilizing, by an abnormal pulse detector 120, a reference clock signal REF_CLK to count the number of periods of the system clock signal SYS_CLK within a predetermined time limit and monitoring whether the number of periods is beyond a predetermined range, the reference clock signal REF_CLK having a frequency higher than the system clock signal SYS_CLK; and in response to the system clock signal SYS_CLK being toggling, detecting, by a frequency drift detector 130, a phase error between the system clock signal SYS_CLK and a delay clock signal DLY_CLK delayed from the system clock signal SYS_CLK, determining a frequency drift based on the phase error, and monitoring whether the frequency drift exceeds a  predetermined drift limit.

[0050] In some embodiments, the method further includes: generating, by a first arbiter 111 of the toggle detector 110, a first interrupt signal in response to the system clock signal SYS_CLK being not toggling.

[0051] In some embodiments, the method further includes: generating, by a second arbiter 121 of the abnormal pulse detector 120, a second interrupt signal in response to the number of periods being beyond the predetermined range.

[0052] In some embodiments, the method further includes: delaying, by a delay chain 131, the system clock signal SYS_CLK by a delay amount to obtain the delay clock signal DLY_CLK; detecting, by a phase frequency detector 132, the phase error between the system clock signal SYS_CLK and the delay clock signal DLY_CLK; and determining, by a phase error processing unit 133, the frequency drift based on a change of the phase error, monitoring whether the frequency drift exceeds the predetermined drift limit, and generating a third interrupt signal in response to the frequency drift exceeding the predetermined drift limit.

[0053] In some embodiments, the delay amount is controllable.

[0054] In some embodiments, the frequency of the reference clock signal REF_CLK is at least ten times higher than the frequency of the system clock signal SYS_CLK.

[0055] In some embodiments, the system clock signal SYS_CLK is provided by an oven controlled crystal oscillator.

[0056] FIG. 2 shows a flowchart of an example process 200 of monitoring a system clock signal according to some embodiments of the present disclosure. The process 200 may be implemented by the apparatus 100 described above with reference to FIG. 1.

[0057] At block 211, each of the toggle detector 110, the abnormal pulse detector 120, and the frequency drift detector 130 may receive the system clock signal SYS_CLK from the clock source 140.

[0058] At block 212, the toggle detector 110 monitors whether the system clock signal SYS_CLK is toggling. If no, the process 200 goes to block 213. If yes, the process 200 goes to blocks 214 and 217.

[0059] At block 213, the first arbiter 111 of the toggle detector 110 generates a first  interrupt signal in response to the system clock signal SYS_CLK being not toggling.

[0060] At block 214, in response to the system clock signal SYS_CLK being toggling, the abnormal pulse detector 120 utilizes a reference clock signal REF_CLK to count the number of periods of the system clock signal SYS_CLK within a predetermined time limit, the reference clock signal REF_CLK having a frequency higher than the system clock signal SYS_CLK.

[0061] At block 215, the abnormal pulse detector 120 monitors whether the number of periods is beyond a predetermined range. If no, the process 200 returns to block 214. If yes, the process 200 goes to block 216.

[0062] At block 216, the second arbiter 121 of the abnormal pulse detector 120 generates a second interrupt signal in response to the number of periods being beyond the predetermined range.

[0063] At block 217, in response to the system clock signal SYS_CLK being toggling, the frequency drift detector 130 detects a phase error between the system clock signal SYS_CLK and a delay clock signal DLY_CLK delayed from the system clock signal SYS_CLK.

[0064] At block 218, the frequency drift detector 130 determines a frequency drift based on the phase error.

[0065] At block 219, the frequency drift detector 130 monitors whether the frequency drift exceeds a predetermined drift limit. If no, the process 200 returns to block 217. If yes, the process 200 goes to block 220.

[0066] At block 220, the frequency drift detector 130 generates a third interrupt signal in response to the frequency drift exceeding the predetermined drift limit.

[0067] FIG. 3 is a diagram illustrating a simulation result of an example process of monitoring a system clock signal.

[0068] The frequency of the system clock signal SYS_CLK may be set to 10 Hz instead of 10MHz for model simplification. The delay amount provided by the delay chain 131 is ten times the period of the system clock signal SYS_CLK. The pulse detector may be a simple digital module based on an internal counter. The reference clock signal REF_CLK with a frequence of 1Mhz is used in the example.

[0069] A randomized frequency noise is injected at 8 secs and last for 4.8 secs. As shown in FIG. 3, a continually jumping frequency drift at the model output is observed which matches expectation.

[0070] A fixed frequency error of 300 ppm is injected at 24 secs and lasts for 4.8 secs. As shown in FIG. 3, the frequency drift value at the model output gets up to 300 ppm which reflects the frequency error that injected at the system clock signal SYS_CLK. It stays at 300 ppm for the delay amount provided by the delay chain 131. While the clock with frequency error reaches phase frequency detector through delay chain path, both clock inputs of phase frequency detector have the same frequency which leads to zero frequency drift until error injection stops.

[0071] The simulation result has demonstrated that the abnormal clock pulses and frequency drifts can be detected precisely.

[0072] Although the devices described herein may include the illustrated combination of hardware components, other embodiments may comprise computing devices with different combinations of components. It is to be understood that these computing devices may comprise any suitable combination of hardware and / or software needed to perform the tasks, features, functions and methods disclosed herein. Determining, calculating, obtaining or similar operations described herein may be performed by processing circuitry, which may process information by, for example, converting the obtained information into other information, comparing the obtained information or converted information to information stored in the network node, and / or performing one or more operations based on the obtained information or converted information, and as a result of said processing making a determination. Moreover, while components are depicted as single boxes located within a larger box, or nested within multiple boxes, in practice, computing devices may comprise multiple different physical components that make up a single illustrated component, and functionality may be partitioned between separate components. For example, a communication interface may be configured to include any of the components described herein, and / or the functionality of the components may be partitioned between the processing circuitry and the communication interface. In another example, non-computationally intensive functions of any of such components may be implemented in software or firmware and computationally intensive functions may be implemented in hardware.

[0073] In certain embodiments, some or all of the functionality described herein may be provided by processing circuitry executing instructions stored on in memory, which in certain embodiments may be a computer program product in the form of a non-transitory computer-readable storage medium. In alternative embodiments, some or all of the functionality may be provided by the processing circuitry without executing instructions stored on a separate or discrete device-readable storage medium, such as in a hard-wired manner. In any of those particular embodiments, whether executing instructions stored on a non-transitory computer-readable storage medium or not, the processing circuitry can be configured to perform the described functionality. The benefits provided by such functionality are not limited to the processing circuitry alone or to other components of the computing device, but are enjoyed by the computing device as a whole, and / or by end users and a wireless network generally.

Claims

1.An apparatus (100) for monitoring a system clock signal, comprising:a toggle detector (110) configured to monitor whether the system clock signal is toggling;an abnormal pulse detector (120) configured to, in response to the system clock signal being toggling, utilize a reference clock signal to count the number of periods of the system clock signal within a predetermined time limit and monitor whether the number of periods is beyond a predetermined range, the reference clock signal having a frequency higher than the system clock signal; anda frequency drift detector (130) configured to, in response to the system clock signal being toggling, detect a phase error between the system clock signal and a delay clock signal delayed from the system clock signal, determine a frequency drift based on the phase error, and monitor whether the frequency drift exceeds a predetermined drift limit.2.The apparatus (100) of claim 1, wherein the toggle detector (110) comprises:a first arbiter (111) configured to generate a first interrupt signal in response to the system clock signal being not toggling.3.The apparatus (100) of claim 1, wherein the abnormal pulse detector (120) comprises:a second arbiter (121) configured to generate a second interrupt signal in response to the number of periods being beyond the predetermined range.4.The apparatus (100) of any of claims 1-3, wherein the frequency drift detector (130) comprises:a delay chain (131) configured to delay the system clock signal by a delay amount to obtain the delay clock signal;a phase frequency detector (132) configured to detect the phase error between the system clock signal and the delay clock signal; anda phase error processing unit (133) configured to determine the frequency drift based on a change of the phase error, monitor whether the frequency drift exceeds the predetermined drift limit, and generate a third interrupt signal in response to the frequency drift exceeding the predetermined drift limit.5.The apparatus (100) of claim 4, wherein the delay amount is controllable.6.The apparatus (100) of any of claims 1-5, wherein the frequency of the reference clock signal is at least ten times higher than the frequency of the system clock signal.7.The apparatus (100) of any of claims 1-6, wherein the system clock signal is provided by an oven controlled crystal oscillator.8.A method for monitoring a system clock signal, comprising:monitoring, by a toggle detector (110) , whether the system clock signal is toggling;in response to the system clock signal being toggling, utilizing, by an abnormal pulse detector (120) , a reference clock signal to count the number of periods of the system clock signal within a predetermined time limit and monitoring whether the number of periods is beyond a predetermined range, the reference clock signal having a frequency higher than the system clock signal; andin response to the system clock signal being toggling, detecting, by a frequency drift detector (130) , a phase error between the system clock signal and a delay clock signal delayed from the system clock signal, determining a frequency drift based on the phase error, and monitoring whether the frequency drift exceeds a predetermined drift limit.9.The method of claim 8, further comprising:generating, by a first arbiter (111) of the toggle detector (110) , a first interrupt signal in response to the system clock signal being not toggling.10.The method of claim 8, further comprising:generating, by a second arbiter (121) of the abnormal pulse detector (120) , a second interrupt signal in response to the number of periods being beyond the predetermined range.11.The method of any of claims 8-10, further comprising:delaying, by a delay chain (131) , the system clock signal by a delay amount to obtain the delay clock signal;detecting, by a phase frequency detector (132) , the phase error between the system clock signal and the delay clock signal; anddetermining, by a phase error processing unit (133) , the frequency drift based on a change of the phase error, monitoring whether the frequency drift exceeds the predetermined drift limit, and generating a third interrupt signal in response to the frequency drift exceeding the predetermined drift limit.12.The method of claim 11, wherein the delay amount is controllable.13.The method of any of claims 8-12, wherein the frequency of the reference clock signal is at least ten times higher than the frequency of the system clock signal.14.The method of any of claims 8-13, wherein the system clock signal is provided by an oven controlled crystal oscillator.

Images