Display substrate and display apparatus

Abstract

A display substrate is provided. The display substrate includes a base substrate; a first insulating layer on the base substrate; and a second insulating layer on a side of the first insulating layer away from the base substrate. The second insulating layer includes a plurality of lenses. A respective lens of the plurality of lenses is at least partially in a respective subpixel of a plurality of subpixels. A refractive index of the first insulating layer and a refractive index of the second insulating layer are different from each other.

Description

DISPLAY SUBSTRATE AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to a display substrate and a display apparatus.BACKGROUND

[0002] A liquid crystal display apparatus includes an array substrate and a color filter substrate assembled together, and a liquid crystal layer between the array substrate and the color filter substrate. The liquid crystal layer includes liquid crystal molecules. A liquid crystal display device produces an image by applying an electric field to a liquid crystal layer between the array substrate and the color filter substrate. In response to the electric field applied to the liquid crystal layer, the liquid crystal molecules in the liquid crystal layer rotate. Thus, the electric field changes an alignment direction of the liquid crystal molecules in the liquid crystal layer. Light transmittance of the liquid crystal layer is adjusted when the alignment direction of the liquid crystal molecules changes.SUMMARY

[0003] In one aspect, the present disclosure provides a display substrate, comprising a base substrate; a first insulating layer on the base substrate; and a second insulating layer on a side of the first insulating layer away from the base substrate; wherein the second insulating layer comprises a plurality of lenses; a respective lens of the plurality of lenses is at least partially in a respective subpixel of a plurality of subpixels; and a refractive index of the first insulating layer and a refractive index of the second insulating layer are different from each other.

[0004] Optionally, the display substrate further comprises a plurality of electrode lines and a second electrode on a side of the second insulating layer away from the base substrate; wherein a respective electrode line of the plurality of electrode lines is connected to the second electrode; and an orthographic projection of the respective lens on the base substrate is at least partially non-overlapping with an orthographic projection of the plurality of electrode lines on the base substrate.

[0005] Optionally, an orthographic projection of at least a portion of the respective lens on the base substrate is between orthographic projections of two adjacent electrode lines of the plurality of electrode lines on the base substrate.

[0006] Optionally, the orthographic projection of the respective lens on the base substrate is at least partially overlapping and at least partially non-overlapping with an orthographic projections of two adjacent electrode lines of the plurality of electrode lines on the base substrate.

[0007] Optionally, the display substrate further comprises a plurality of data lines on a side of the first insulating layer closer to the base substrate; wherein an orthographic projection of at least a portion of the respective lens on the base substrate is between orthographic projections of two adjacent data lines of the plurality of data lines on the base substrate.

[0008] Optionally, an orthographic projection of a respective electrode line of multiple electrode lines of the plurality of electrode lines on the base substrate at least partially overlaps with an orthographic projection of a respective data line of the plurality of data lines on the base substrate.

[0009] Optionally, parameters of the respective lens satisfy the following conditions: n1*sinθ=n2*sinγ; and

[0010] wherein R stands for a radius of the respective lens; W stands for a width of the respective lens along a plane perpendicular to a surface of the base substrate and intersecting two adjacent electrode lines of the plurality of electrode lines, H stands for an arc height of the respective lens, θ stands for an angle of incidence of an incident light transmitted from the first insulating layer to an edge of the respective lens at an interface between the respective lens and the first insulating layer, γ stands for an angle of refraction of a refracted light refracted by the respective lens, d stands for a deflection distance of the incident light, h stands for a thickness of a portion of the respective lens through which the refracted light transmits, n1 stands for a refractive index of the first insulating layer, and n2 stands for a refractive index of the respective lens.

[0011] Optionally, in at least a portion of the display substrate, multiple electrode lines of the plurality of electrode lines are spaced apart from each other.

[0012] Optionally, in at least a portion of the display substrate, multiple electrode lines of the plurality of electrode lines are parts of a unitary structure; the display substrate further comprises a plurality of connecting electrode lines; and two adjacent rows of electrode lines are connected to a respective connecting electrode line of the plurality of connecting electrode lines.

[0013] Optionally, the display substrate further comprises one or more light shields on the base substrate, and a plurality of gate lines on a side of the one or more light shields away from the base substrate; wherein an orthographic projection of a respective light shield of the one or  more light shields on the base substrate covers an orthographic projection of a respective gate line of the plurality of gate lines on the base substrate by a margin on at least one side.

[0014] Optionally, the margin is in a range of 0.1 μm to 0.8 μm.

[0015] Optionally, the display substrate further comprises a transistor; a first transparent conductive layer comprising a connecting electrode on a side of the transistor away from the base substrate; and a second transparent conductive layer comprising a first electrode on a side of the first transparent conductive layer away from the base substrate; wherein the connecting electrode is connected to a drain electrode of the transistor, and is connected to the first electrode.

[0016] Optionally, the display substrate further comprises a spacer layer on a side of the second electrode away from the base substrate; and a recess recessing at least partially into the first insulating layer and / or a second passivation layer; wherein the spacer layer comprises a plurality of spacers; and a respective spacer of the plurality of spacers is at least partially in the recess.

[0017] Optionally, an orthographic projection of the respective spacer on the base substrate at least partially overlaps with an orthographic projection of a first electrode on the base substrate, and at least partially overlaps with an orthographic projection of the second electrode on the base substrate.

[0018] Optionally, the display substrate further comprises a transistor; a first transparent conductive layer comprising a connecting electrode on a side of the transistor away from the base substrate; an auxiliary transparent conductive layer comprising an auxiliary electrode on a side of the first insulating layer away from the base substrate; a second transparent conductive layer comprising a first electrode on a side of the auxiliary transparent conductive layer away from the base substrate; wherein the connecting electrode is connected to a drain electrode of the transistor, and is connected to the auxiliary electrode; and the auxiliary electrode is connected to the first electrode.

[0019] Optionally, the display substrate further comprises a first passivation layer on a side of the first insulating layer closer to the base substrate; and a second transparent conductive layer comprising a first electrode on a side of the first insulating layer away from the base substrate; wherein the respective lens is on a side of the first passivation layer away from the base substrate, and is on a side of the second transparent conductive layer closer to the base substrate; and the respective lens is in direct contact with the first insulating layer, is in direct contact with the first electrode in the second transparent conductive layer, and is in direct contact with the auxiliary electrode.

[0020] Optionally, an orthographic projection of the respective lens on the base substrate at least partially overlaps with an orthographic projection of the first electrode on the base substrate.

[0021] Optionally, the display substrate further comprises a recess recessing at least partially into the first insulating layer, at least partially into a first passivation layer, at least partially into a second inter-layer dielectric layer, and / or at least partially into a gate insulating layer; an auxiliary electrode at least partially in the recess and on a side of the first insulating layer away from the base substrate; and a filler layer at least partially in the recess, and is on a side of the auxiliary electrode away from the base substrate; and wherein the respective lens is at least partially in the recess, and is on a side of the filler layer away from the auxiliary electrode.

[0022] Optionally, the display substrate further comprises a first electrode on a side of the respective lens away from the base substrate; and a second passivation layer on a side of the first electrode away from the base substrate; wherein the plurality of lenses are spaced apart from each other; and the respective lens is in direct contact with the first electrode, and in direct contact with the filler layer.

[0023] Optionally, the plurality of lenses are parts of a unitary structure of the second insulating layer extending through a plurality of subpixels; and the plurality of lenses protrude away from a main body of the second insulating layer and toward the base substrate.

[0024] Optionally, the display substrate further comprises a recess recessing at least partially into the first insulating layer; a first electrode at least partially in the recess; and a second electrode at least partially in the recess; wherein the second insulating layer is at least partially in the recess, and is on a side of the first electrode away from the base substrate; the respective electrode line is at least partially in the recess, and is on a side of the second insulating layer away from the first electrode; and the second electrode is on a side of the respective electrode line away from the second insulating layer.

[0025] Optionally, the display substrate further comprises a recess recessing at least partially into the first insulating layer, at least partially into a first passivation layer, at least partially into a second inter-layer dielectric layer, and / or at least partially into a gate insulating layer; a first electrode at least partially in the recess, and on a side of the second insulating layer away from the base substrate; an additional first electrode connected to the first electrode, and on a side of the first electrode away from the base substrate; a third insulating layer on a side of the additional first electrode away from the base substrate; a second electrode on a side of the third insulating layer away from the base substrate; and an additional second electrode connected to the respective electrode line, on a side of the second insulating layer closer to the first insulating layer, and on a side of the respective electrode line away from the first insulating layer.

[0026] In another aspect, the present disclosure provides a display apparatus, comprising the display substrate described herein, and one or more integrated circuits connected to the display substrate.

[0027] BRIEF DESCRIPTION OF THE FIGURES

[0028] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0029] FIG. 1A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure.

[0030] FIG. 1B is a schematic diagram illustrating the structure of a light shielding layer in the portion of a display substrate depicted in FIG. 1A.

[0031] FIG. 1C is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of a display substrate depicted in FIG. 1A.

[0032] FIG. 1D is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 1A.

[0033] FIG. 1E is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 1A.

[0034] FIG. 1F is a schematic diagram illustrating the structure of a first transparent conductive layer in the portion of a display substrate depicted in FIG. 1A.

[0035] FIG. 1G is a schematic diagram illustrating the structure of a second transparent conductive layer in the portion of a display substrate depicted in FIG. 1A.

[0036] FIG. 1H is a schematic diagram illustrating the structure of an electrode conductive layer in the portion of a display substrate depicted in FIG. 1A.

[0037] FIG. 1I is a schematic diagram illustrating the structure of a third transparent conductive layer in the portion of a display substrate depicted in FIG. 1A.

[0038] FIG. 1J is a schematic diagram illustrating the structure of a spacer layer in the portion of a display substrate depicted in FIG. 1A.

[0039] FIG. 2 is a cross-sectional view of a display substrate in some embodiments according to the present disclosure.

[0040] FIG. 3A is a cross-sectional view of a related display substrate.

[0041] FIG. 3B is a cross-sectional view of a display substrate in some embodiments according to the present disclosure.

[0042] FIG. 4 is a schematic diagram of a cross-section of a display substrate in some embodiments according to the present disclosure.

[0043] FIG. 5 is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure.

[0044] FIG. 6 is a plan view of a plurality of lenses, a first conductive layer, and a first signal line layer in a display substrate in some embodiments according to the present disclosure.

[0045] FIG. 7 is a cross-sectional view of a display substrate in some embodiments according to the present disclosure along a line corresponding to a B-B’ line in FIG. 5.

[0046] FIG. 8A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure.

[0047] FIG. 8B is a schematic diagram illustrating the structure of a light shielding layer in the portion of a display substrate depicted in FIG. 8A.

[0048] FIG. 8C is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of a display substrate depicted in FIG. 8A.

[0049] FIG. 8D is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 8A.

[0050] FIG. 8E is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 8A.

[0051] FIG. 8F is a schematic diagram illustrating the structure of a first transparent conductive layer in the portion of a display substrate depicted in FIG. 8A.

[0052] FIG. 8G is a schematic diagram illustrating the structure of a second transparent conductive layer in the portion of a display substrate depicted in FIG. 8A.

[0053] FIG. 8H is a schematic diagram illustrating the structure of a plurality of lenses in the portion of a display substrate depicted in FIG. 8A.

[0054] FIG. 9 is a cross-sectional view of a display substrate in some embodiments according to the present disclosure along a line corresponding to a C-C’ line in FIG. 8A.

[0055] FIG. 10A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure.

[0056] FIG. 10B is a schematic diagram illustrating the structure of a light shielding layer in the portion of a display substrate depicted in FIG. 10A.

[0057] FIG. 10C is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of a display substrate depicted in FIG. 10A.

[0058] FIG. 10D is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 10A.

[0059] FIG. 10E is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 10A.

[0060] FIG. 10F is a schematic diagram illustrating the structure of a second signal line layer in the portion of a display substrate depicted in FIG. 10A.

[0061] FIG. 10G is a schematic diagram illustrating the structure of an insulating layer in the portion of a display substrate depicted in FIG. 10A.

[0062] FIG. 10H is a schematic diagram illustrating the structure of a plurality of lenses in the portion of a display substrate depicted in FIG. 10A.

[0063] FIG. 11A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure.

[0064] FIG. 11B is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of a display substrate depicted in FIG. 11A.

[0065] FIG. 11C is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 11A.

[0066] FIG. 11D is a schematic diagram illustrating the structure of a second conductive layer in the portion of a display substrate depicted in FIG. 11A.

[0067] FIG. 11E is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 11A.

[0068] FIG. 12 is a cross-sectional view of a display panel along a line corresponding to a DD-DD’ line depicted in FIG. 11A.

[0069] FIG. 13 is a cross-sectional view of a display panel along a line corresponding to a E-E’ line depicted in FIG. 11A.

[0070] FIG. 14 is a cross-sectional view of a portion of a display substrate in some embodiments according to the present disclosure.

[0071] FIG. 15 is a cross-sectional view of a portion of a display substrate in some embodiments according to the present disclosure.

[0072] FIG. 16 is a cross-sectional view of a portion of a display substrate in some embodiments according to the present disclosure.

[0073] FIG. 17 is a cross-sectional view of a portion of a display substrate in some embodiments according to the present disclosure.

[0074] FIG. 18 is a cross-sectional view of a respective lens in a portion of a display substrate in some embodiments according to the present disclosure.

[0075] FIG. 19A is a schematic diagram illustrating the structure of a light shielding layer in the portion of a display substrate in some embodiments according to the present disclosure.

[0076] FIG. 19B is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate in some embodiments according to the present disclosure.

[0077] FIG. 19C is a schematic diagram illustrating the structure of a light shielding layer and a first conductive layer in the portion of a display substrate in some embodiments according to the present disclosure.

[0078] FIG. 20 is a cross-sectional view of a respective lens in a portion of a display substrate in some embodiments according to the present disclosure.

[0079] FIG. 21 is a schematic diagram illustrating the structure of a plurality of electrode lines in a portion of a display substrate in some embodiments according to the present disclosure.

[0080] FIG. 22 is a schematic diagram illustrating the structure of a plurality of electrode lines in a portion of a display substrate in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0081] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0082] The present disclosure provides, inter alia, a display substrate and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides a display substrate. In some embodiments, the display substrate includes a base substrate; a first insulating layer on the base substrate; and a second insulating layer on a side of the first insulating layer away from the base substrate. Optionally, the second insulating layer comprises a plurality of lenses. Optionally, a respective lens of the plurality of lenses is at least partially in a respective subpixel of a plurality of subpixels. Optionally, a refractive index of the first insulating layer and a refractive index of the second insulating layer are different from each other.

[0083] FIG. 1A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure. FIG. 1B is a schematic diagram illustrating the structure of a light shielding layer in the portion of a display substrate  depicted in FIG. 1A. FIG. 1C is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1D is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1E is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1F is a schematic diagram illustrating the structure of a first transparent conductive layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1G is a schematic diagram illustrating the structure of a second transparent conductive layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1H is a schematic diagram illustrating the structure of an electrode conductive layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1I is a schematic diagram illustrating the structure of a third transparent conductive layer in the portion of a display substrate depicted in FIG. 1A. FIG. 1J is a schematic diagram illustrating the structure of a spacer layer in the portion of a display substrate depicted in FIG. 1A. FIG. 2 is a cross-sectional view of a display substrate in some embodiments according to the present disclosure. FIG. 2 corresponds to a cross-sectional view, for example, along an A-A’ line in FIG. 1A. As used herein, the term “transparent” means at least 50 percent (e.g., at least 60 percent, at least 70 percent, at least 80 percent, at least 90 percent, and at least 95 percent) of an incident light in the visible wavelength range transmitted therethrough.

[0084] Referring to FIG. 1A to FIG. 1J, and FIG. 2, the display substrate in some embodiments includes a base substrate BS; a buffer layer BUF on the base substrate BS; an insulating layer IN on a side of the buffer layer BUF away from the base substrate BS; a light shielding layer LSL on a side of the insulating layer IN away from the base substrate BS; a first inter-layer dielectric layer ILD1 on a side of the light shielding layer LSL away from the base substrate BS; a semiconductor material layer SML on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS; a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS; a first conductive layer CL1 on a side of the gate insulating layer GI away from the base substrate BS; a second inter-layer dielectric layer ILD2 on a side of the first conductive layer CL1 away from the base substrate BS; a first signal line layer SL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS; a first passivation layer PVX1 on a side of the first signal line layer SL1 away from the base substrate BS; a first transparent conductive layer TCL1 on a side of the first passivation layer PVX1 away from the base substrate BS; a first insulating layer PLN1 on a side of the first transparent conductive layer TCL1 away from the base substrate BS; a second insulating layer PLN2 on a side of the first transparent conductive layer TCL1 away from the base substrate BS; a second transparent conductive layer TCL2 on a side of the first insulating layer PLN1 away from the base substrate BS; a second passivation layer PVX2 on a side of the second transparent conductive layer TCL2 away from the base substrate BS; an electrode conductive layer ECL on a side of the second passivation layer  PVX2 away from the base substrate BS; a third transparent conductive layer TCL3 on a side of the electrode conductive layer ECL away from the base substrate BS; and a spacer layer PS on a side of the third transparent conductive layer TCL3 away from the base substrate BS.

[0085] In some embodiments, the light shielding layer LSL includes one or more light shields LS.

[0086] In some embodiments, the semiconductor material layer SML includes an active layer ACT of a transistor TFT. Optionally, the semiconductor material layer SML further includes at least a portion of a source electrode S and / or at least a portion of a drain electrode D of the transistor TFT. In some embodiments, an orthographic projection of a respective light shield of the one or more light shields LS on a base substrate BS at least partially overlaps with an orthographic projection of the active layer ACT on the base substrate BS. Optionally, the orthographic projection of the respective light shield on the base substrate BS covers the orthographic projection of the active layer ACT on the base substrate BS. As used herein, the active layer refers to a component of the transistor comprising at least a portion of the semiconductor material layer whose orthographic projection on the base substrate overlaps with an orthographic projection of a gate electrode on the base substrate. In the context of a double-gate type transistor, the active layer refers to a component of the transistor comprising a first portion of the semiconductor material layer whose orthographic projection on the base substrate overlaps with an orthographic projection of a first gate on the base substrate, a second portion of the semiconductor material layer whose orthographic projection on the base substrate overlaps with an orthographic projection of a second gate on the base substrate, and a third portion between the first portion and the second portion. In the context of a double-gate type transistor, a source electrode refers to a component of the transistor connected to a side of the first portion distal to the third portion, and a drain electrode refers to a component of the transistor connected to a side of the second portion distal to the third portion.

[0087] In some embodiments, the first conductive layer CL1 includes a gate electrode G of the transistor TFT. In some embodiments, the first conductive layer CL1 further includes a plurality of gate lines GL. A respective gate line of the plurality of gate lines GL is configured to provide a gate scanning signal to the gate electrode G of the transistor TFT. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first conductive layer CL1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first conductive layer CL1 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0088] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor TFT. Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer SL1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer SL1 include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure.

[0089] In some embodiments, the first transparent conductive layer TCL1 includes a connecting electrode CE. In some embodiments, the connecting electrode CE is connected to the drain electrode D of the transistor TFT. In some embodiments, the connecting electrode CE is further connected to a first electrode E1 in the second transparent conductive layer TCL2. In some embodiments, the first electrode E1 is a pixel electrode. Various appropriate transparent electrode materials and various appropriate fabricating methods may be used to make the first transparent conductive layer TCL1. For example, a transparent electrode material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of appropriate transparent electrode materials include, but are not limited to, various transparent metal oxide electrode materials and transparent nano-carbon tubes. Examples of transparent metal oxide materials include, but are not limited to, indium tin oxide, indium zinc oxide, indium gallium oxide, and indium gallium zinc oxide.

[0090] In some embodiments, the second insulating layer PLN2 includes a plurality of lenses LEN. A respective lens of the plurality of lenses LEN is at least partially in a respective subpixel of the plurality of subpixels. The plurality of lenses LEN are at least partially in the plurality of subpixels, respectively. A respective lens is on a side of the first insulating layer PLN1 away from the first passivation layer PVX1, and optionally is on a side of the second transparent conductive layer TCL2 closer to the first passivation layer PVX1. Optionally, the respective lens is in direct contact with the first insulating layer PLN1. The inventors of the present disclosure discover that the plurality of lenses LEN can effectively enhance light transmission efficiency of the display substrate.

[0091] In some embodiments, the second transparent conductive layer TCL2 includes a first electrode E1. In some embodiments, the first electrode E1 is connected to the drain electrode  D of the transistor TFT through the connecting electrode CE. The first electrode E1 is configured to receive a data signal from the drain electrode D of the transistor TFT. In some embodiments, the first electrode E1 is a pixel electrode. Various appropriate transparent electrode materials and various appropriate fabricating methods may be used to make the second transparent conductive layer TCL2. For example, a transparent electrode material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of appropriate transparent electrode materials include, but are not limited to, various transparent metal oxide electrode materials and transparent nano-carbon tubes. Examples of transparent metal oxide materials include, but are not limited to, indium tin oxide, indium zinc oxide, indium gallium oxide, and indium gallium zinc oxide.

[0092] In some embodiments, the electrode conductive layer ECL includes a plurality of electrode lines EL. In some embodiments, a respective electrode line of the plurality of electrode lines EL is connected to a second electrode E2. In some embodiments, the second electrode E2 is a common electrode. Various appropriate conductive materials and various appropriate fabricating methods may be used to make the electrode conductive layer ECL. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the electrode conductive layer ECL include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0093] In some embodiments, the third transparent conductive layer TCL3 includes a second electrode E2. In some embodiments, the second electrode E2 is connected to a respective electrode line of the plurality of electrode lines EL. In some embodiments, the second electrode E2 is a common electrode. Various appropriate transparent electrode materials and various appropriate fabricating methods may be used to make the third transparent conductive layer TCL3. For example, a transparent electrode material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of appropriate transparent electrode materials include, but are not limited to, various transparent metal oxide electrode materials and transparent nano-carbon tubes. Examples of transparent metal oxide materials include, but are not limited to, indium tin oxide, indium zinc oxide, indium gallium oxide, and indium gallium zinc oxide.

[0094] In some embodiments, the spacer layer PS includes a plurality of spacers SP. In some embodiments, the display substrate includes a recess RS recessing at least partially into the first insulating layer PLN1. In some embodiments, a respective spacer of the plurality of spacers SP is at least partially in the recess RS. In some embodiments, an orthographic projection of  the respective spacer on a base substrate BS at least partially overlaps with an orthographic projection of the first electrode E1 on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS covers the orthographic projection of the respective spacer on the base substrate BS. In some embodiments, the orthographic projection of the respective spacer on the base substrate BS at least partially overlaps with an orthographic projection of the second electrode E2 on the base substrate BS. Optionally, the orthographic projection of the second electrode E2 on the base substrate BS covers the orthographic projection of the respective spacer on the base substrate BS.

[0095] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the gate electrode G on the base substrate BS. Optionally, the orthographic projection of the connecting electrode CE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the gate electrode G on the base substrate BS.

[0096] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the active layer ACT on the base substrate BS. Optionally, the orthographic projection of the connecting electrode CE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the active layer ACT on the base substrate BS.

[0097] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the source electrode S on the base substrate BS.

[0098] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the drain electrode D on the base substrate BS.

[0099] In some embodiments, an orthographic projection of the first electrode E1 on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at  least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of the connecting electrode CE on the base substrate BS. In some embodiments, the orthographic projection of the first electrode E1 on the base substrate BS partially overlaps with, and is partially non-overlapping with, the orthographic projection of the connecting electrode CE on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS partially (e.g., no more than 10%, no more than 20%, no more than 30%, no more than 40%, or no more than 50%) overlaps with, and is partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, or at least 50%) non-overlapping with, the orthographic projection of the connecting electrode CE on the base substrate BS.

[0100] In some embodiments, a difference between a refractive index of the first insulating layer PLN1 and a refractive index of the second insulating layer PLN2 is in a range of 0.05 to 1.0, e.g., 0.05 to 0.1, 0.1 to 0.2, 0.2 to 0.3, 0.3 to 0.4, 0.4 to 0.5, 0.5 to 0.6, 0.6 to 0.7, 0.7 to 0.8, 0.8 to 0.9, or 0.9 to 1.0.

[0101] In some embodiments, an orthographic projection of the respective lens of the plurality of lenses LEN on a base substrate BS is at least partially non-overlapping (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) with an orthographic projection of the plurality of electrode lines EL on the base substrate BS. In some embodiments, an orthographic projection of at least a portion of the respective lens of the plurality of lenses LEN on a base substrate BS is between orthographic projections of two adjacent electrode lines of the plurality of electrode lines EL on the base substrate BS. In some embodiments, the orthographic projection of the respective lens of the plurality of lenses LEN on the base substrate BS is at least partially overlapping and at least partially non-overlapping with the orthographic projections of the two adjacent electrode lines of the plurality of electrode lines EL on the base substrate BS. In alternative embodiments, the orthographic projection of the respective lens of the plurality of lenses LEN on the base substrate BS is completely non-overlapping with the orthographic projections of the two adjacent electrode lines of the plurality of electrode lines EL on the base substrate BS.

[0102] In some embodiments, an orthographic projection of the respective lens of the plurality of lenses LEN on a base substrate BS is at least partially non-overlapping (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) with an orthographic projection of the plurality of data lines DL on the base substrate BS. In some embodiments, an orthographic projection of at least a portion of the respective lens of the plurality of lenses LEN on a base substrate BS is between orthographic projections of two adjacent data lines of the plurality of data lines DL on the base substrate BS. In some embodiments, the orthographic  projection of the respective lens of the plurality of lenses LEN on the base substrate BS is at least partially overlapping and at least partially non-overlapping with the orthographic projections of the two adjacent data lines of the plurality of data lines DL on the base substrate BS. In alternative embodiments, the orthographic projection of the respective lens of the plurality of lenses LEN on the base substrate BS is completely non-overlapping with the orthographic projections of the two adjacent data lines of the plurality of data lines DL on the base substrate BS.

[0103] In some embodiments, an orthographic projection of a respective electrode line of the multiple electrode lines EL on a base substrate BS at least partially overlaps with an orthographic projection of a respective data line of a plurality of data lines DL on the base substrate BS. In some embodiments, the orthographic projection of the respective electrode line of the multiple electrode lines EL on the base substrate BS covers the orthographic projection of the respective data line of the plurality of data lines DL on the base substrate BS.

[0104] FIG. 3A is a cross-sectional view of a related display substrate. FIG. 3B is a cross-sectional view of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 3A, the related display substrate includes a base substrate BS, a first inter-layer dielectric layer ILD1 on the base substrate BS, a gate insulating layer GI on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS, a second inter-layer dielectric layer ILD2 on a side of the gate insulating layer GI away from the base substrate BS, a first signal line layer SL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS, a first passivation layer PVX1 on a side of the first signal line layer SL1 away from the base substrate BS, a first insulating layer PLN1 on a side of the first passivation layer PVX1 away from the base substrate BS, and an electrode conductive layer ECL on a side of the first insulating layer PLN1 away from the base substrate BS.

[0105] In the related display substrate, the electrode conductive layer ECL includes a plurality of electrode lines EL. In some embodiments, a respective electrode line of the plurality of electrode lines EL is connected to a second electrode. In some embodiments, the second electrode is a common electrode.

[0106] In the related display substrate, light transmitted (e.g., from a back light) into the display substrate partially transmits through, and is partially blocked by the plurality of data lines DL and the plurality of electrode lines EL. For example, light transmitted (e.g., from a back light) into the display substrate in a region between two adjacent data lines of the plurality of data lines DL are partially blocks by two adjacent electrode lines of the plurality of electrode lines EL, resulting in a relatively low light transmission efficiency.

[0107] The plurality of electrode lines EL are configured to prevent color crosstalk between adjacent subpixels. In some embodiments, an orthographic projection of a respective data line  of the plurality of data lines DL on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of a respective electrode line of the plurality of electrode lines EL on the base substrate BS. In some embodiments, the orthographic projection of the respective electrode line of the plurality of electrode lines EL on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the respective data line of the plurality of data lines DL on the base substrate BS.

[0108] Referring to FIG. 3B, the display substrate in some embodiments according to the present disclosure includes a base substrate BS, a first inter-layer dielectric layer ILD1 on the base substrate BS, a gate insulating layer GI on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS, a second inter-layer dielectric layer ILD2 on a side of the gate insulating layer GI away from the base substrate BS, a first signal line layer SL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS, a first passivation layer PVX1 on a side of the first signal line layer SL1 away from the base substrate BS, a first insulating layer PLN1 on a side of the first passivation layer PVX1 away from the base substrate BS, a second insulating layer PLN2 on a side of the first insulating layer PLN1 away from the base substrate BS, and an electrode conductive layer ECL on a side of the first insulating layer PLN1 away from the base substrate BS.

[0109] In some embodiments, the second insulating layer PLN2 includes a plurality of lenses LEN. A respective lens of the plurality of lenses LEN is at least partially in a respective subpixel of the plurality of subpixels. The plurality of lenses LEN are at least partially in the plurality of subpixels, respectively. A respective lens of the plurality of lenses LEN is on a side of the first insulating layer PLN1 away from the first passivation layer PVX1, and is on a side of the electrode conductive layer ECL closer to the first passivation layer PVX1. Optionally, the respective lens is in direct contact with the first insulating layer PLN1. Optionally, the respective lens is in direct contact with one or more electrode lines of the plurality of electrode lines EL in the electrode conductive layer ECL.

[0110] In some embodiments, an orthographic projection of a respective data line of the plurality of data lines DL on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of a respective electrode line of the plurality of electrode lines EL on the base substrate BS. In some embodiments, the orthographic projection of the respective electrode line of the plurality of electrode lines EL on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers  100%) the orthographic projection of the respective data line of the plurality of data lines DL on the base substrate BS.

[0111] The inventors of the present disclosure discover that the plurality of lenses LEN can effectively enhance light transmission efficiency of the display substrate. As shown in FIG. 3B, a first portion light transmitted (e.g., from a back light) into the display substrate transmits through the respective lens, a second portion of light transmitted (e.g., from a back light) into the display substrate transmits to an interface between the respective lens and the first insulating layer PLN1, and is refracted by the respective lens. The refracted light changes the light transmission direction, and transmits through the respective lens. Comparing the display substrate depicted in FIG. 3B to the related display substrate depicted in FIG. 3A, light transmission efficiency in the display substrate depicted in FIG. 3B is significantly enhanced by the presence of the respective lens.

[0112] FIG. 4 is a schematic diagram of a cross-section of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 3B and FIG. 4, in some embodiments, an orthographic projection of the respective lens on the base substrate BS is at least partially between orthographic projections of two adjacent data lines of the plurality of data lines DL on the base substrate BS.

[0113] FIG. 5 is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 5, the display substrate includes a plurality of subpixels Sp.

[0114] In some embodiments, the display substrate further includes a plurality of lenses. FIG. 6 is a plan view of a plurality of lenses, a first conductive layer, and a first signal line layer in a display substrate in some embodiments according to the present disclosure. FIG. 7 is a cross-sectional view of a display substrate in some embodiments according to the present disclosure along a line corresponding to a B-B’ line in FIG. 5. Referring to FIG. 6 and FIG. 7, the display substrate in some embodiments further includes a second insulating layer PLN2 on a side of the first insulating layer PLN1 away from the base substrate BS. Optionally, the second insulating layer PLN2 is on a side of the second transparent conductive layer TCL2 closer to the base substrate BS.

[0115] In some embodiments, referring to FIG. 5 to FIG. 7, the second insulating layer PLN2 includes a plurality of lenses LEN. A respective lens of the plurality of lenses LEN is at least partially in a respective subpixel of the plurality of subpixels Sp. The plurality of lenses are at least partially in the plurality of subpixels Sp, respectively. A respective lens is on a side of the first insulating layer PLN1 away from the first passivation layer PVX1, and is on a side of the second transparent conductive layer TCL2 closer to the first passivation layer PVX1. Optionally, the respective lens is in direct contact with the first insulating layer PLN1.  Optionally, the respective lens is in direct contact with the first electrode E1 in the second transparent conductive layer TCL2. The inventors of the present disclosure discover that the plurality of lenses LEN can effectively enhance light transmission efficiency of the display substrate.

[0116] In some embodiments, an orthographic projection of a respective lens of the plurality of lenses LEN on a base substrate at least partially overlaps with orthographic projections of two adjacent data lines of the plurality of data lines DL on the base substrate, respectively; and the orthographic projection of the respective lens of the plurality of lenses LEN on the base substrate at least partially overlaps with orthographic projections of two adjacent gate lines of the plurality of gate lines GL on the base substrate, respectively. In some embodiments, a respective data line of the plurality of data lines DL extends along a first direction DR1. In some embodiments, a respective gate line of the plurality of gate lines GL extends along a second direction DR2. The first direction DR1 and the second direction DR2 are different from each other. The first direction DR1 intersects the second direction DR2.

[0117] In some embodiments, an overlapping area between the orthographic projection of the respective lens on the base substrate and each of the orthographic projections of two adjacent gate lines of the plurality of gate lines GL on the base substrate has a width along the first direction DR1 in a range of 0.1 μm to 3.0 μm, e.g., 0.1 μm to 0.5 μm, 0.5 μm to 1.0 μm, 1.0 μm to 1.5 μm, 1.5 μm to 2.0 μm, 2.0 μm to 2.5 μm, or 2.5 μm to 3.0 μm. In some embodiments, an overlapping area between the orthographic projection of the respective lens on the base substrate and each of the orthographic projections of two adjacent data lines of the plurality of data lines DL on the base substrate has a width along the second direction DR2 in a range of 0.1 μm to 3.0 μm, e.g., 0.1 μm to 0.5 μm, 0.5 μm to 1.0 μm, 1.0 μm to 1.5 μm, 1.5 μm to 2.0 μm, 2.0 μm to 2.5 μm, or 2.5 μm to 3.0 μm.

[0118] In some embodiments, an orthographic projection of a respective lens of the plurality of lenses LEN on a base substrate at least partially overlaps with orthographic projections of two adjacent electrode lines of the plurality of electrode lines EL on the base substrate, respectively; and the orthographic projection of the respective lens of the plurality of lenses LEN on the base substrate at least partially overlaps with orthographic projections of two adjacent gate lines of the plurality of gate lines GL on the base substrate, respectively. In some embodiments, a respective electrode line of the plurality of electrode lines EL extends along a first direction DR1. In some embodiments, a respective gate line of the plurality of gate lines GL extends along a second direction DR2. The first direction DR1 and the second direction DR2 are different from each other. The first direction DR1 intersects the second direction DR2.

[0119] In some embodiments, the first insulating layer PLN1 has a thickness in a range of 1 μm to 5 μm.

[0120] In some embodiments, a difference between a refractive index of the first insulating layer PLN1 and a refractive index of the second insulating layer PLN2 is in a range of 0.05 to 1.0, e.g., 0.05 to 0.1, 0.1 to 0.2, 0.2 to 0.3, 0.3 to 0.4, 0.4 to 0.5, 0.5 to 0.6, 0.6 to 0.7, 0.7 to 0.8, 0.8 to 0.9, or 0.9 to 1.0.

[0121] A cross-section of the respective lens along a plane perpendicular to a surface of the base substrate, and intersecting two adjacent lens of the plurality of lenses LEN may have various appropriate shapes. In one example, the cross-section of the respective lens has a partial round shape. In another example, the cross-section of the respective lens has a partial elliptical shape.

[0122] FIG. 8A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure. FIG. 8B is a schematic diagram illustrating the structure of a light shielding layer in the portion of a display substrate depicted in FIG. 8A. FIG. 8C is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of a display substrate depicted in FIG. 8A. FIG. 8D is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 8A. FIG. 8E is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 8A. FIG. 8F is a schematic diagram illustrating the structure of a first transparent conductive layer in the portion of a display substrate depicted in FIG. 8A. FIG. 8G is a schematic diagram illustrating the structure of a second transparent conductive layer in the portion of a display substrate depicted in FIG. 8A. FIG. 8H is a schematic diagram illustrating the structure of a plurality of lenses in the portion of a display substrate depicted in FIG. 8A. FIG. 9 is a cross-sectional view of a display substrate in some embodiments according to the present disclosure along a line corresponding to a C-C’ line in FIG. 8A.

[0123] Referring to FIG. 8A to FIG. 8H, and FIG. 9, the display substrate in some embodiments includes a base substrate BS; a light shielding layer LSL on the bas sutstrate BS; a first inter-layer dielectric layer ILD1 on a side of the light shielding layer LSL away from the base substrate BS; a semiconductor material layer SML on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS; a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS; a first conductive layer CL1 on a side of the gate insulating layer GI away from the base substrate BS; a second inter-layer dielectric layer ILD2 on a side of the first conductive layer CL1 away from the base substrate BS; a first signal line layer SL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS; a first passivation layer PVX1 on a side of the first signal line layer SL1 away from the base substrate BS; a first transparent conductive layer TCL1 on a side of the first passivation layer PVX1 away from the base substrate BS; a first insulating layer PLN1 on a side of the first transparent conductive layer TCL1 away from the  base substrate BS; a second transparent conductive layer TCL2 on a side of the first insulating layer PLN1 away from the base substrate BS; a second passivation layer PVX2 on a side of the second transparent conductive layer TCL2 away from the base substrate BS; a third transparent conductive layer TCL3 on a side of the second transparent conductive layer TCL2 away from the base substrate BS; and a spacer layer PS on a side of the third transparent conductive layer TCL3 away from the base substrate BS.

[0124] In some embodiments, the light shielding layer LSL includes one or more light shields LS.

[0125] In some embodiments, the semiconductor material layer SML includes an active layer ACT of a transistor TFT. Optionally, the semiconductor material layer SML further includes at least a portion of a source electrode S and / or at least a portion of a drain electrode D of the transistor TFT. In some embodiments, an orthographic projection of a respective light shield of the one or more light shields LS on a base substrate BS at least partially overlaps with an orthographic projection of the active layer ACT on the base substrate BS. Optionally, the orthographic projection of the respective light shield on the base substrate BS covers the orthographic projection of the active layer ACT on the base substrate BS.

[0126] In some embodiments, the first conductive layer CL1 includes a gate electrode G of the transistor TFT. In some embodiments, the first conductive layer CL1 further includes a plurality of gate lines. A respective gate line of the plurality of gate lines is configured to provide a gate scanning signal to the gate electrode G of the transistor TFT.

[0127] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor TFT.

[0128] In some embodiments, the first transparent conductive layer TCL1 includes a connecting electrode CE. In some embodiments, the connecting electrode CE is connected to the drain electrode D of the transistor TFT. In some embodiments, the connecting electrode CE is further connected to a first electrode E1 in the second transparent conductive layer TCL2. In some embodiments, the first electrode E1 is a pixel electrode.

[0129] In some embodiments, the second transparent conductive layer TCL2 includes a first electrode E1. In some embodiments, the first electrode E1 is connected to the drain electrode D of the transistor TFT through the connecting electrode CE. The first electrode E1 is configured to receive a data signal from the drain electrode D of the transistor TFT. In some embodiments, the first electrode E1 is a pixel electrode.

[0130] In some embodiments, the third transparent conductive layer TCL3 includes a second electrode E2. In some embodiments, the second electrode E2 is a common electrode.

[0131] In some embodiments, the spacer layer PS includes a plurality of spacers SP. In some embodiments, the display substrate includes a recess RS recessing at least partially into the first insulating layer PLN1 and / or the second passivation layer PVX2. In some embodiments, a respective spacer of the plurality of spacers SP is at least partially in the recess RS. In some embodiments, an orthographic projection of the respective spacer on a base substrate BS at least partially overlaps with an orthographic projection of the first electrode E1 on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS covers the orthographic projection of the respective spacer on the base substrate BS. In some embodiments, the orthographic projection of the respective spacer on the base substrate BS at least partially overlaps with an orthographic projection of the second electrode E2 on the base substrate BS. Optionally, the orthographic projection of the second electrode E2 on the base substrate BS covers the orthographic projection of the respective spacer on the base substrate BS.

[0132] In some embodiments, an orthographic projection of the respective spacer on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the first electrode E1 on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the respective spacer on the base substrate BS.

[0133] In some embodiments, the orthographic projection of the respective spacer on the base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the second electrode E2 on the base substrate BS. Optionally, the orthographic projection of the second electrode E2 on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the respective spacer on the base substrate BS.

[0134] In some embodiments, the orthographic projection of the respective spacer on the base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the connecting electrode CE on the base substrate BS. Optionally, the orthographic projection of the connecting electrode CE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the respective spacer on the base substrate BS.

[0135] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the gate electrode G on the base substrate BS. Optionally, the orthographic projection of the connecting electrode CE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the gate electrode G on the base substrate BS.

[0136] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the active layer ACT on the base substrate BS. Optionally, the orthographic projection of the connecting electrode CE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the active layer ACT on the base substrate BS.

[0137] In some embodiments, an orthographic projection of the connecting electrode CE on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the drain electrode D on the base substrate BS.

[0138] In some embodiments, an orthographic projection of the first electrode E1 on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of the connecting electrode CE on the base substrate BS. In some embodiments, the orthographic projection of the first electrode E1 on the base substrate BS partially overlaps with, and is partially non-overlapping with, the orthographic projection of the connecting electrode CE on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS partially (e.g., no more than 10%, no more than 20%, no more than 30%, no more than 40%, or no more than 50%) overlaps with, and is partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, or at least 50%) non-overlapping with, the orthographic projection of the connecting electrode CE on the base substrate BS.

[0139] FIG. 10A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure. FIG. 10B is a schematic diagram illustrating the structure of a light shielding layer in the portion of a display substrate depicted in FIG. 10A. FIG. 10C is a schematic diagram illustrating the structure of a  semiconductor material layer in the portion of a display substrate depicted in FIG. 10A. FIG. 10D is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 10A. FIG. 10E is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 10A. FIG. 10F is a schematic diagram illustrating the structure of a second signal line layer in the portion of a display substrate depicted in FIG. 10A. FIG. 10G is a schematic diagram illustrating the structure of an insulating layer in the portion of a display substrate depicted in FIG. 10A. FIG. 10H is a schematic diagram illustrating the structure of a plurality of lenses in the portion of a display substrate depicted in FIG. 10A.

[0140] Referring to FIG. 10A to FIG. 10G, the display substrate in some embodiments includes a base substrate; a light shielding layer LSL on the base substrate; a semiconductor material layer SML on a side of the light shielding layer LSL away from the base substrate; a first conductive layer CL1 on a side of the semiconductor material layer SML away from the base substrate; a first signal line layer SL1 on a side of the first conductive layer CL1 away from the base substrate; a second signal line layer SL2 on a side of the first signal line layer SL1 away from the base substrate; an insulating layer PLN on a side of the second signal line layer SL2 away from the base substrate; and a plurality of lenses LEN on a side of the insulating layer PLN away from the base substrate.

[0141] In some embodiments, the light shielding layer LSL includes one or more light shields LS.

[0142] In some embodiments, the semiconductor material layer SML includes an active layer ACT of a transistor. Optionally, the semiconductor material layer SML further includes at least a portion of a source electrode S and / or at least a portion of a drain electrode D of the transistor. In some embodiments, an orthographic projection of a respective light shield of the one or more light shields LS on a base substrate at least partially overlaps with an orthographic projection of the active layer ACT on the base substrate. Optionally, the orthographic projection of the respective light shield on the base substrate covers the orthographic projection of the active layer ACT on the base substrate. In some embodiments, the transistor is a double-gate type transistor.

[0143] In some embodiments, the first conductive layer CL1 includes a gate electrode G of the transistor. In some embodiments, the first conductive layer CL1 further includes a plurality of gate lines. A respective gate line of the plurality of gate lines is configured to provide a gate scanning signal to the gate electrode G of the transistor.

[0144] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor.

[0145] In some embodiments, the second signal line layer SL2 includes a first electrode E1. In some embodiments, the first electrode E1 is electrically connected to the drain electrode D of the transistor. The first electrode E1 is configured to receive a data signal from the drain electrode D of the transistor. In some embodiments, the first electrode E1 is a pixel electrode.

[0146] In some embodiments, a respective lens of the plurality of lenses LEN is at least partially in a respective subpixel of the plurality of subpixels. The plurality of lenses LEN are at least partially in the plurality of subpixels, respectively.

[0147] In some embodiments, an orthographic projection of the first electrode E1 on a base substrate at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of a respective lens of the plurality of lenses LEN on the base substrate. Optionally, the orthographic projection of the respective lens of the plurality of lenses LEN on the base substrate substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the first electrode E1 on the base substrate.

[0148] FIG. 11A is a schematic diagram illustrating several layers in a portion of a display substrate in some embodiments according to the present disclosure. FIG. 11A only shows several layers in the portion of the display substrate, the display substrate may include additional layers that are not depicted in FIG. 11A. FIG. 11B is a schematic diagram illustrating the structure of a semiconductor material layer in the portion of a display substrate depicted in FIG. 11A. FIG. 11C is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate depicted in FIG. 11A. FIG. 11D is a schematic diagram illustrating the structure of a second conductive layer in the portion of a display substrate depicted in FIG. 11A. FIG. 11E is a schematic diagram illustrating the structure of a first signal line layer in the portion of a display substrate depicted in FIG. 11A. FIG. 12 is a cross-sectional view of a display panel corresponding to a cross-sectional view along a line corresponding to a DD-DD’ line depicted in FIG. 11A. FIG. 13 is a cross-sectional view of a display panel corresponding to a cross-sectional view along a line corresponding to a E-E’ line depicted in FIG. 11A. Referring to FIG. 11A to FIG. 11E, FIG. 12, and FIG. 13, the display panel in some embodiments includes a display substrate DS, a counter substrate CS, and a liquid crystal layer LCL between the display substrate DS and the counter substrate CS.

[0149] In some embodiments, the display substrate DS includes a base substrate BS; a first inter-layer dielectric layer ILD1 on the base substrate BS; a semiconductor material layer SML on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS; a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS; a first conductive layer CL1 on a side of the gate insulating layer GI away from  the base substrate BS; a second conductive layer CL2 on a side of the first conductive layer CL1 away from the base substrate BS; a second inter-layer dielectric layer ILD2 on a side of the second conductive layer CL2 away from the base substrate BS; a first signal line layer SL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS; a first passivation layer PVX1 on a side of the first signal line layer SL1 away from the base substrate BS; a first transparent conductive layer TCL1 on a side of the first passivation layer PVX1 away from the base substrate BS; a first insulating layer PLN1 on a side of the first transparent conductive layer TCL1 away from the base substrate BS; an auxiliary transparent conductive layer ATCL on a side of the first insulating layer PLN1 away from the base substrate BS; a second insulating layer PLN2 on a side of the auxiliary transparent conductive layer ATCL away from the base substrate BS; a second transparent conductive layer TCL2 on a side of the auxiliary transparent conductive layer ATCL and the second insulating layer PLN2 away from the base substrate BS; a second passivation layer PVX2 on a side of the second transparent conductive layer TCL2 away from the base substrate BS; and a third transparent conductive layer TCL3 on a side of the second passivation layer PVX2 away from the base substrate BS.

[0150] In some embodiments, the semiconductor material layer SML includes an active layer ACT of a transistor TFT. Optionally, the semiconductor material layer SML further includes at least a portion of a source electrode S and / or at least a portion of a drain electrode D of the transistor TFT.

[0151] In some embodiments, the first conductive layer CL1 includes a gate electrode first layer G1 of a gate electrode of the transistor TFT. In some embodiments, the first conductive layer CL1 further includes a plurality of gate lines. A respective gate line of the plurality of gate lines is configured to provide a gate scanning signal to the gate electrode of the transistor TFT.

[0152] In some embodiments, the second conductive layer CL2 includes a gate electrode second layer G2 of the gate electrode of the transistor TFT. The gate electrode second layer G2 is in direct contact with the gate electrode first layer G1, forming a stacked structure.

[0153] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor TFT.

[0154] In some embodiments, the first transparent conductive layer TCL1 includes a connecting electrode CE. In some embodiments, the connecting electrode CE is connected to the drain electrode D of the transistor TFT. In some embodiments, the connecting electrode CE is further connected to a first electrode E1 in the second transparent conductive layer TCL2. In some embodiments, the first electrode E1 is a pixel electrode. Optionally, the connecting  electrode CE is connected to a first electrode E1 in the second transparent conductive layer TCL2 through an auxiliary electrode AE in the auxiliary transparent conductive layer ATCL.

[0155] In some embodiments, the auxiliary transparent conductive layer ATCL includes an auxiliary electrode AE. In some embodiments, the auxiliary electrode AE is connected to the connecting electrode CE in the first transparent conductive layer TCL1, and is connected to the first electrode E1 in the second transparent conductive layer TCL2. Various appropriate transparent electrode materials and various appropriate fabricating methods may be used to make the auxiliary transparent conductive layer ATCL. For example, a transparent electrode material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process. Examples of appropriate transparent electrode materials include, but are not limited to, various transparent metal oxide electrode materials and transparent nano-carbon tubes. Examples of transparent metal oxide materials include, but are not limited to, indium tin oxide, indium zinc oxide, indium gallium oxide, and indium gallium zinc oxide.

[0156] In some embodiments, the second transparent conductive layer TCL2 includes a first electrode E1. In some embodiments, the first electrode E1 is connected to the drain electrode D of the transistor TFT through the auxiliary electrode AE in the auxiliary transparent conductive layer ATCL and the connecting electrode CE in the first transparent conductive layer TCL1. The first electrode E1 is configured to receive a data signal from the drain electrode D of the transistor TFT. In some embodiments, the first electrode E1 is a pixel electrode.

[0157] In some embodiments, the third transparent conductive layer TCL3 includes a second electrode E2. In some embodiments, the second electrode E2 is connected to a respective electrode line of the plurality of electrode lines EL. In some embodiments, the second electrode E2 is a common electrode.

[0158] In some embodiments, the electrode conductive layer ECL includes a plurality of electrode lines EL. In some embodiments, a respective electrode line of the plurality of electrode lines EL is connected to the second electrode E2 in the third transparent conductive layer TCL3.

[0159] In some embodiments, the second insulating layer PLN2 includes a plurality of lenses LEN. A respective lens of the plurality of lenses LEN is at least partially in a respective subpixel of the plurality of subpixels. The plurality of lenses are at least partially in the plurality of subpixels, respectively. A respective lens is on a side of the first passivation layer PVX1 away from the base substrate BS, and is on a side of the second transparent conductive layer TCL2 closer to the base substrate BS. Optionally, the respective lens is in direct contact with the first insulating layer PLN1. Optionally, the respective lens is in direct contact with the  first electrode E1 in the second transparent conductive layer TCL2. In one particular example, the respective lens is further in direct contact with the auxiliary electrode AE.

[0160] In some embodiments, an orthographic projection of a respective lens of the plurality of lenses LEN on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%) overlaps with an orthographic projection of the first electrode E1 on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the respective lens of the plurality of lenses LEN on the base substrate.

[0161] FIG. 14 is a cross-sectional view of a portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 14, the display substrate in some embodiments includes a peripheral area PA and a display area DA. As used herein the term “peripheral area” refers to an area of a display substrate in a display panel where various circuits and wires are provided to transmit signals to the display substrate. To increase the transparency of the display apparatus, non-transparent or opaque components of the display apparatus (e.g., battery, printed circuit board, metal frame) , can be disposed in the peripheral area rather than in the display areas. As used herein, the term “display area” refers to an area of a display substrate in a display panel where image is actually displayed. Optionally, the display area may include both a subpixel region and an inter-subpixel region. A subpixel region refers to a light emission region of a subpixel, such as a region corresponding to a pixel electrode in a liquid crystal display or a region corresponding to a light emissive layer in an organic light emitting diode display panel. An inter-subpixel region refers to a region between adjacent subpixel regions, such as a region corresponding to a black matrix in a liquid crystal display or a region corresponding a pixel definition layer in an organic light emitting diode display panel. Optionally, the inter-subpixel region is a region between adjacent subpixel regions in a same pixel. Optionally, the inter-subpixel region is a region between two adjacent subpixel regions from two adjacent pixels.

[0162] In some embodiments, the display substrate includes a base substrate BS; a buffer layer BUF on the base substrate BS; a second semiconductor material layer SML2 on a side of the buffer layer BUF away from the base substrate BS; an insulating layer IN on a side of the second semiconductor material layer SML2 away from the base substrate BS; a light shielding layer LSL on a side of the insulating layer IN away from the base substrate BS; a first inter-layer dielectric layer ILD1 on a side of the light shielding layer LSL away from the base substrate BS; a semiconductor material layer SML on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS; a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS; a first conductive layer  CL1 on a side of the gate insulating layer GI away from the base substrate BS; a second inter-layer dielectric layer ILD2 on a side of the first conductive layer CL1 away from the base substrate BS; a first signal line layer SL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS; a first passivation layer PVX1 on a side of the first signal line layer SL1 away from the base substrate BS; a first insulating layer PLN1 on a side of the first passivation layer PVX1 away from the base substrate BS; an auxiliary transparent conductive layer ATCL on a side of the first insulating layer PLN1 away from the base substrate BS; a filler layer FL on a side of the auxiliary transparent conductive layer ATCL away from the base substrate BS; a second insulating layer PLN2 on a side of the filler layer FL away from the base substrate BS; a second transparent conductive layer TCL2 on a side of the first insulating layer PLN1 and the second insulating layer PLN2 away from the base substrate BS; a second passivation layer PVX2 on a side of the second transparent conductive layer TCL2 away from the base substrate BS; an electrode conductive layer ECL on a side of the second passivation layer PVX2 away from the base substrate BS; a third transparent conductive layer TCL3 on a side of the second passivation layer PVX2 away from the base substrate BS; and a spacer layer PS on a side of the third transparent conductive layer TCL3 away from the base substrate BS.

[0163] In some embodiments, the second semiconductor material layer SML2 includes a second active layer ACT2 of a second transistor TFT2. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a second source electrode S2 and / or at least a portion of a second drain electrode D2 of the second transistor TFT2.

[0164] In some embodiments, the light shielding layer LSL includes a second gate electrode G2 of the second transistor TFT2. Optionally, the light shielding layer LSL further includes one or more light shields.

[0165] In some embodiments, the semiconductor material layer SML includes an active layer ACT of a transistor TFT. Optionally, the semiconductor material layer SML further includes at least a portion of a source electrode S and / or at least a portion of a drain electrode D of the transistor TFT. In some embodiments, an orthographic projection of a respective light shield of the one or more light shields LS on a base substrate BS at least partially overlaps with an orthographic projection of the active layer ACT on the base substrate BS. Optionally, the orthographic projection of the respective light shield on the base substrate BS covers the orthographic projection of the active layer ACT on the base substrate BS.

[0166] In some embodiments, the second transistor TFT2 is a transistor of a scan circuit (e.g., a gate-on-array circuit) in a peripheral area PA of the display substrate. In some embodiments, the transistor TFT is a transistor of a pixel driving circuit in a display area DA of the display substrate. In some embodiments, the second transistor TFT2 is absent in the display area DA, and the transistor TFT is absent in the peripheral area PA.

[0167] In some embodiments, the first conductive layer CL1 includes a gate electrode G of the transistor TFT. In some embodiments, the first conductive layer CL1 further includes a plurality of gate lines. A respective gate line of the plurality of gate lines is configured to provide a gate scanning signal to the gate electrode G of the transistor TFT.

[0168] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL and a plurality of second data lines DL2. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor TFT. A respective second data line of the plurality of second data lines DL2 is configured to provide a data signal to the second source electrode S2 of the second transistor TFT2.

[0169] In some embodiments, the auxiliary transparent conductive layer ATCL includes an auxiliary electrode AE. In some embodiments, the auxiliary electrode AE is connected to the drain electrode D of the transistor TFT. In some embodiments, the auxiliary electrode AE is further connected to a first electrode E1 in the second transparent conductive layer TCL2. In some embodiments, the first electrode E1 is a pixel electrode.

[0170] In some embodiments, the second transparent conductive layer TCL2 includes a first electrode E1. In some embodiments, the first electrode E1 is connected to the drain electrode D of the transistor TFT through the auxiliary electrode AE. The first electrode E1 is configured to receive a data signal from the drain electrode D of the transistor TFT. In some embodiments, the first electrode E1 is a pixel electrode.

[0171] In some embodiments, the electrode conductive layer ECL includes a plurality of electrode lines EL. In some embodiments, the plurality of electrode lines EL are configured to prevent color crosstalk between adjacent subpixels. In some embodiments, the plurality of electrode lines EL are in an inter-subpixel region of the display area DA.

[0172] In some embodiments, the third transparent conductive layer TCL3 includes a second electrode E2. In some embodiments, the second electrode E2 is a common electrode.

[0173] In some embodiments, the spacer layer PS includes a plurality of spacers SP. In some embodiments, a respective spacer of the plurality of spacers SP is on a side of a respective electrode line of the plurality of electrode lines EL away from the base substrate BS. Optionally, the respective spacer is in direct contact with the respective electrode line.

[0174] In some embodiments, the second insulating layer PLN2 includes a plurality of lenses LEN. A respective lens of the plurality of lenses LEN is at least partially in a respective subpixel of the plurality of subpixels.

[0175] In some embodiments, the display substrate further includes a recess RS recessing at least partially into the first insulating layer PLN1, at least partially into the first passivation layer PVX1, at least partially into the second inter-layer dielectric layer ILD2, and / or at least  partially into the gate insulating layer GI. In some embodiments, the auxiliary electrode AE is at least partially in the recess RS. In some embodiments, the filler layer FL is at least partially in the recess RS, and is on a side of the auxiliary electrode AE away from the base substrate BS. In some embodiments, a respective lens of the plurality of lenses LEN is at least partially in the recess RS, and is on a side of the filler layer FL away from the auxiliary electrode AE. Optionally, the filler layer FL is in direct contact with the auxiliary electrode AE. Optionally, the respective lens is in direct contact with the filler layer FL. Optionally, the respective lens is in direct contact with the first electrode E1 in the second transparent conductive layer TCL2.

[0176] In some embodiments, the second insulating layer PLN2 consists of the plurality of lenses LEN. The plurality of lenses LEN are spaced apart from each other.

[0177] In some embodiments, at least a portion of the respective lens and at least a portion of the filler layer FL are conforming to each other. In some embodiments, at least a portion of the respective lens has a convex shape, and at least a portion of the filler layer FL has a concave shape; the convex shape and the concave shape are conforming to each other.

[0178] In some embodiments, an orthographic projection of the respective lens on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the first electrode E1 on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the respective lens on the base substrate BS.

[0179] In some embodiments, the orthographic projection of the respective lens on the base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the second electrode E2 on the base substrate BS.

[0180] In some embodiments, an orthographic projection of the respective lens on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the auxiliary electrode AE on the base substrate BS. Optionally, the orthographic projection of the auxiliary electrode AE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the respective lens on the base substrate BS.

[0181] In some embodiments, an orthographic projection of the filler layer FL on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the first electrode E1 on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the filler layer FL on the base substrate BS.

[0182] In some embodiments, the orthographic projection of the filler layer FL on the base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the second electrode E2 on the base substrate BS.

[0183] In some embodiments, an orthographic projection of the filler layer FL on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the auxiliary electrode AE on the base substrate BS. Optionally, the orthographic projection of the auxiliary electrode AE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the filler layer FL on the base substrate BS.

[0184] In some embodiments, an orthographic projection of the respective lens on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the filler layer FL on the base substrate BS. Optionally, the orthographic projection of the respective lens on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the filler layer FL on the base substrate BS.

[0185] FIG. 15 is a cross-sectional view of a portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 15, the display substrate in some embodiments includes a peripheral area PA and a display area DA. In some embodiments, the display substrate includes a base substrate BS; a buffer layer BUF on the base substrate BS; a second semiconductor material layer SML2 on a side of the buffer layer BUF away from the base substrate BS; an insulating layer IN on a side of the second semiconductor material layer SML2 away from the base substrate BS; a light shielding layer LSL on a side of the insulating layer IN away from the base substrate BS; a first inter-layer  dielectric layer ILD1 on a side of the light shielding layer LSL away from the base substrate BS;a semiconductor material layer SML on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS; a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS; a first conductive layer CL1 on a side of the gate insulating layer GI away from the base substrate BS; a second inter-layer dielectric layer ILD2 on a side of the first conductive layer CL1 away from the base substrate BS; a first signal line layer SL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS; a first passivation layer PVX1 on a side of the first signal line layer SL1 away from the base substrate BS; a first insulating layer PLN1 on a side of the first passivation layer PVX1 away from the base substrate BS; an auxiliary transparent conductive layer ATCL on a side of the first insulating layer PLN1 away from the base substrate BS; a filler layer FL on a side of the auxiliary transparent conductive layer ATCL away from the base substrate BS; a second insulating layer PLN2 on a side of the filler layer FL away from the base substrate BS; a second transparent conductive layer TCL2 on a side of the first insulating layer PLN1 and the second insulating layer PLN2 away from the base substrate BS; an electrode conductive layer ECL on a side of the second transparent conductive layer TCL2 away from the base substrate BS; a second passivation layer PVX2 on a side of the electrode conductive layer ECL away from the base substrate BS; a third transparent conductive layer TCL3 on a side of the second passivation layer PVX2 away from the base substrate BS; and a spacer layer PS on a side of the electrode conductive layer ECL away from the base substrate BS.

[0186] In some embodiments, the second semiconductor material layer SML2 includes a second active layer ACT2 of a second transistor TFT2. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a second source electrode S2 and / or at least a portion of a second drain electrode D2 of the second transistor TFT2.

[0187] In some embodiments, the light shielding layer LSL includes a second gate electrode G2 of the second transistor TFT2. Optionally, the light shielding layer LSL further includes one or more light shields.

[0188] In some embodiments, the semiconductor material layer SML includes an active layer ACT of a transistor TFT. Optionally, the semiconductor material layer SML further includes at least a portion of a source electrode S and / or at least a portion of a drain electrode D of the transistor TFT. In some embodiments, an orthographic projection of a respective light shield of the one or more light shields LS on a base substrate BS at least partially overlaps with an orthographic projection of the active layer ACT on the base substrate BS. Optionally, the orthographic projection of the respective light shield on the base substrate BS covers the orthographic projection of the active layer ACT on the base substrate BS.

[0189] In some embodiments, the second transistor TFT2 is a transistor of a scan circuit (e.g., a gate-on-array circuit) in a peripheral area PA of the display substrate. In some embodiments,  the transistor TFT is a transistor of a pixel driving circuit in a display area DA of the display substrate. In some embodiments, the second transistor TFT2 is absent in the display area DA, and the transistor TFT is absent in the peripheral area PA.

[0190] In some embodiments, the first conductive layer CL1 includes a gate electrode G of the transistor TFT. In some embodiments, the first conductive layer CL1 further includes a plurality of gate lines. A respective gate line of the plurality of gate lines is configured to provide a gate scanning signal to the gate electrode G of the transistor TFT.

[0191] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL and a plurality of second data lines DL2. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor TFT. A respective second data line of the plurality of second data lines DL2 is configured to provide a data signal to the second source electrode S2 of the second transistor TFT2.

[0192] In some embodiments, the auxiliary transparent conductive layer ATCL includes an auxiliary electrode AE. In some embodiments, the auxiliary electrode AE is connected to the drain electrode D of the transistor TFT. In some embodiments, the auxiliary electrode AE is further connected to a first electrode E1 in the second transparent conductive layer TCL2. In some embodiments, the first electrode E1 is a pixel electrode.

[0193] In some embodiments, the second transparent conductive layer TCL2 includes a first electrode E1. In some embodiments, the first electrode E1 is connected to the drain electrode D of the transistor TFT through the auxiliary electrode AE. The first electrode E1 is configured to receive a data signal from the drain electrode D of the transistor TFT. In some embodiments, the first electrode E1 is a pixel electrode.

[0194] In some embodiments, the electrode conductive layer ECL includes a plurality of electrode lines EL. In some embodiments, the plurality of electrode lines EL are configured to prevent color crosstalk between adjacent subpixels. In some embodiments, the plurality of electrode lines EL are in an inter-subpixel region of the display area DA. In some embodiments, a respective electrode line of the plurality of electrode lines EL is connected to the first electrode E1.

[0195] In some embodiments, the third transparent conductive layer TCL3 includes a second electrode E2. In some embodiments, the second electrode E2 is a common electrode.

[0196] In some embodiments, the spacer layer PS includes a plurality of spacers SP. In some embodiments, a respective spacer of the plurality of spacers SP is on a side of a respective electrode line of the plurality of electrode lines EL away from the base substrate BS. Optionally, the respective spacer is in direct contact with the respective electrode line.

[0197] In some embodiments, the second insulating layer PLN2 includes a plurality of lenses LEN. A respective lens of the plurality of lenses LEN is at least partially in a respective subpixel of the plurality of subpixels. In some embodiments, the plurality of lenses LEN are parts of a unitary structure of the second insulating layer PLN2 extending through a plurality of subpixels. Optionally, the plurality of lenses LEN are parts of a unitary structure of the second insulating layer PLN2 extending through the display area DA. Optionally, the plurality of lenses LEN are parts of a unitary structure of the second insulating layer PLN2 extending through the display area DA and at least partially into the peripheral area PA. In some embodiments, the plurality of lenses LEN protrude away from a main body of the second insulating layer PLN2 and toward the base substrate BS.

[0198] In some embodiments, the display substrate further includes a recess RS recessing at least partially into the first insulating layer PLN1, at least partially into the first passivation layer PVX1, at least partially into the second inter-layer dielectric layer ILD2, and / or at least partially into the gate insulating layer GI. In some embodiments, the auxiliary electrode AE is at least partially in the recess RS. In some embodiments, the filler layer FL is at least partially in the recess RS, and is on a side of the auxiliary electrode AE away from the base substrate BS. In some embodiments, a respective lens of the plurality of lenses LEN is at least partially in the recess RS, and is on a side of the filler layer FL away from the auxiliary electrode AE. Optionally, the filler layer FL is in direct contact with the auxiliary electrode AE. Optionally, the respective lens is in direct contact with the filler layer FL.

[0199] In some embodiments, at least a portion of the respective lens and at least a portion of the filler layer FL are conforming to each other. In some embodiments, at least a portion of the respective lens has a convex shape, and at least a portion of the filler layer FL has a concave shape; the convex shape and the concave shape are conforming to each other.

[0200] In some embodiments, an orthographic projection of the respective lens on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the first electrode E1 on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the respective lens on the base substrate BS.

[0201] In some embodiments, the orthographic projection of the respective lens on the base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the second electrode E2 on the base substrate BS.

[0202] In some embodiments, an orthographic projection of the respective lens on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the auxiliary electrode AE on the base substrate BS. Optionally, the orthographic projection of the auxiliary electrode AE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the respective lens on the base substrate BS.

[0203] In some embodiments, an orthographic projection of the filler layer FL on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the first electrode E1 on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the filler layer FL on the base substrate BS.

[0204] In some embodiments, the orthographic projection of the filler layer FL on the base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the second electrode E2 on the base substrate BS.

[0205] In some embodiments, an orthographic projection of the filler layer FL on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the auxiliary electrode AE on the base substrate BS. Optionally, the orthographic projection of the auxiliary electrode AE on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the filler layer FL on the base substrate BS.

[0206] In some embodiments, an orthographic projection of the respective lens on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the filler layer FL on the base substrate BS. Optionally, the orthographic projection of the respective lens on the base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) the orthographic projection of the filler layer FL on the base substrate BS.

[0207] FIG. 16 is a cross-sectional view of a portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 16, the display substrate in some embodiments includes a base substrate BS; a light shielding layer LSL on the base substrate BS; a second light shielding layer LSL2 on a side of the light shielding layer LSL away from the base substrate BS; a first inter-layer dielectric layer ILD1 on a side of the second light shielding layer LSL2 away from the base substrate BS; a semiconductor material layer SML on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS; a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS; a first conductive layer CL1 on a side of the gate insulating layer GI away from the base substrate BS; a second inter-layer dielectric layer ILD2 on a side of the first conductive layer CL1 away from the base substrate BS; a first signal line layer SL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS; a first passivation layer PVX1 on a side of the first signal line layer SL1 away from the base substrate BS;a first transparent conductive layer TCL1 on a side of the first passivation layer PVX1 away from the base substrate BS; a first insulating layer PLN1 on a side of the first transparent conductive layer TCL1 away from the base substrate BS; a second transparent conductive layer TCL2 on a side of the first insulating layer PLN1 away from the base substrate BS; a second passivation layer PVX2 on a side of the second transparent conductive layer TCL2 away from the base substrate BS; a third transparent conductive layer TCL3 on a side of the second passivation layer PVX2 away from the base substrate BS; and a spacer layer PS on a side of the third transparent conductive layer TCL3 away from the base substrate BS.

[0208] In some embodiments, the light shielding layer LSL includes one or more light shields LS, and the second light shielding layer LSL2 includes one or more second light shields LS2. In some embodiments, a respective light shield of the one or more light shields LS and a respective second light shield of the one or more second light shields LS2 are in direct contact with each other. In some embodiments, an orthographic projection of the respective second light shield on a base substrate BS covers an orthographic projection of the respective light shield on the base substrate BS.

[0209] In some embodiments, the semiconductor material layer SML includes an active layer ACT of a transistor TFT. Optionally, the semiconductor material layer SML further includes at least a portion of a source electrode S and / or at least a portion of a drain electrode D of the transistor TFT. In some embodiments, an orthographic projection of a respective light shield of the one or more light shields LS on a base substrate BS at least partially overlaps with an orthographic projection of the active layer ACT on the base substrate BS. Optionally, the orthographic projection of the respective light shield on the base substrate BS covers the orthographic projection of the active layer ACT on the base substrate BS.

[0210] In some embodiments, the first conductive layer CL1 includes a gate electrode G of the transistor TFT. In some embodiments, the first conductive layer CL1 further includes a plurality of gate lines. A respective gate line of the plurality of gate lines is configured to provide a gate scanning signal to the gate electrode G of the transistor TFT.

[0211] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor TFT.

[0212] In some embodiments, the first transparent conductive layer TCL1 includes a connecting electrode CE. In some embodiments, the connecting electrode CE is connected to the drain electrode D of the transistor TFT. In some embodiments, the connecting electrode CE is further connected to a first electrode E1 in the second transparent conductive layer TCL2. In some embodiments, the first electrode E1 is a pixel electrode.

[0213] In some embodiments, the second transparent conductive layer TCL2 includes a first electrode E1. In some embodiments, the first electrode E1 is connected to the drain electrode D of the transistor TFT through the connecting electrode CE. The first electrode E1 is configured to receive a data signal from the drain electrode D of the transistor TFT. In some embodiments, the first electrode E1 is a pixel electrode.

[0214] In some embodiments, the third transparent conductive layer TCL3 includes a second electrode E2. In some embodiments, the second electrode E2 is a common electrode.

[0215] In some embodiments, the spacer layer PS includes a plurality of spacers SP. In some embodiments, the display substrate includes a recess RS recessing at least partially into the first insulating layer PLN1 and / or the second passivation layer PVX2. In some embodiments, a respective spacer of the plurality of spacers SP is at least partially in the recess RS. In some embodiments, an orthographic projection of the respective spacer on a base substrate BS at least partially overlaps with an orthographic projection of the first electrode E1 on the base substrate BS. Optionally, the orthographic projection of the first electrode E1 on the base substrate BS covers the orthographic projection of the respective spacer on the base substrate BS. In some embodiments, the orthographic projection of the respective spacer on the base substrate BS at least partially overlaps with an orthographic projection of the second electrode E2 on the base substrate BS. Optionally, the orthographic projection of the second electrode E2 on the base substrate BS covers the orthographic projection of the respective spacer on the base substrate BS.

[0216] FIG. 17 is a cross-sectional view of a portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 17, the display substrate in some embodiments includes a base substrate BS; a light shielding layer LSL on the base substrate BS; a first inter-layer dielectric layer ILD1 on a side of the light shielding layer LSL  away from the base substrate BS; a semiconductor material layer SML on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS; a gate insulating layer GI on a side of the semiconductor material layer SML away from the base substrate BS; a first conductive layer CL1 on a side of the gate insulating layer GI away from the base substrate BS; a second inter-layer dielectric layer ILD2 on a side of the first conductive layer CL1 away from the base substrate BS; a first signal line layer SL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS; a first passivation layer PVX1 on a side of the first signal line layer SL1 away from the base substrate BS; a first transparent conductive layer TCL1 on a side of the first passivation layer PVX1 away from the base substrate BS; a first insulating layer PLN1 on a side of the first transparent conductive layer TCL1 away from the base substrate BS; an electrode conductive layer ECL on a side of the first insulating layer PLN1 away from the base substrate BS; a first additional transparent conductive layer ATCL1 on a side of the electrode conductive layer ECL away from the base substrate BS; a second insulating layer PLN2 on a side of the first additional transparent conductive layer ATCL1 away from the base substrate BS; a second transparent conductive layer TCL2 on a side of the second insulating layer PLN2 away from the base substrate BS; a second additional transparent conductive layer ATCL2 on a side of the second transparent conductive layer TCL2 away from the base substrate BS; a third insulating layer PLN3 on a side of the second additional transparent conductive layer ATCL2 away from the base substrate BS; and a third transparent conductive layer TCL3 on a side of the third insulating layer PLN3 away from the base substrate BS.

[0217] In some embodiments, the light shielding layer LSL includes one or more light shields LS.

[0218] In some embodiments, the semiconductor material layer SML includes an active layer ACT of a transistor TFT. Optionally, the semiconductor material layer SML further includes at least a portion of a source electrode S and / or at least a portion of a drain electrode D of the transistor TFT. In some embodiments, an orthographic projection of a respective light shield of the one or more light shields LS on a base substrate BS at least partially overlaps with an orthographic projection of the active layer ACT on the base substrate BS. Optionally, the orthographic projection of the respective light shield on the base substrate BS covers the orthographic projection of the active layer ACT on the base substrate BS.

[0219] In some embodiments, the first conductive layer CL1 includes a gate electrode G of the transistor TFT. In some embodiments, the first conductive layer CL1 further includes a plurality of gate lines. A respective gate line of the plurality of gate lines is configured to provide a gate scanning signal to the gate electrode G of the transistor TFT.

[0220] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor TFT.

[0221] In some embodiments, the first transparent conductive layer TCL1 includes a connecting electrode CE. In some embodiments, the connecting electrode CE is connected to the drain electrode D of the transistor TFT. In some embodiments, the connecting electrode CE is further connected to a first electrode E1 in the second transparent conductive layer TCL2. In some embodiments, the first electrode E1 is a pixel electrode.

[0222] In some embodiments, the electrode conductive layer ECL includes a plurality of electrode lines EL. In some embodiments, a respective electrode line of the plurality of electrode lines EL is connected to an additional second electrode AE2 in the first additional transparent conductive layer ATCL1.

[0223] In some embodiments, the first additional transparent conductive layer ATCL1 includes an additional second electrode AE2. In some embodiments, the additional second electrode AE2 is connected to a respective electrode line of the plurality of electrode lines EL. The additional second electrode AE2 is spaced apart from a first electrode E1 in the second transparent conductive layer TCL2 by the second insulating layer PLN2. In some embodiments, the common electrode of the display substrate includes one or more layers spaced apart from each other, wherein the one or more layers includes the first additional transparent conductive layer ATCL1 comprising the additional second electrode AE2.

[0224] In some embodiments, the second transparent conductive layer TCL2 includes a first electrode E1. In some embodiments, the first electrode E1 is connected to the drain electrode D of the transistor TFT. The first electrode E1 is configured to receive a data signal from the drain electrode D of the transistor TFT. In some embodiments, the first electrode E1 is further connected to an additional first electrode AE1 in the second additional transparent conductive layer ATCL2. Optionally, the first electrode E1 is in direct contact with the additional first electrode AE1 in the second additional transparent conductive layer ATCL2.

[0225] In some embodiments, the second additional transparent conductive layer ATCL2 includes an additional first electrode AE1. In some embodiments, the additional first electrode AE1 is connected to the first electrode E1 in the second transparent conductive layer TCL2. Optionally, the additional first electrode AE1 is in direct contact with the first electrode E1 in the second transparent conductive layer TCL2. In some embodiments, the pixel electrode of the display substrate includes one or more layers, wherein the one or more layers includes the second transparent conductive layer TCL2 comprising the first electrode E1 and the second additional transparent conductive layer ATCL2 comprising the additional first electrode AE1.

[0226] In some embodiments, the third transparent conductive layer TCL3 includes a second electrode E2. In some embodiments, the common electrode of the display substrate includes one or more layers spaced apart from each other, wherein the one or more layers includes the first additional transparent conductive layer ATCL1 comprising the additional second electrode AE2 and the second electrode E2 in the third transparent conductive layer TCL3.

[0227] In some embodiments, the spacer layer PS includes a plurality of spacers SP. In some embodiments, a respective spacer of the plurality of spacers SP is on a side of the second electrode E2 away from the base substrate BS. Optionally, the respective spacer is in direct contact with the second electrode E2.

[0228] In some embodiments, an orthographic projection of the first electrode E1 on a base substrate BS is at least partially (e.g., at least 5%, at least 10%, at least 15%, at least 20%, at least 25%, at least 30%, at least 35%, at least 40%, at least 45%, or at least 50%) non-overlapping with an orthographic projection of the second insulating layer PLN2 on the base substrate BS. In some embodiments, an orthographic projection of the additional first electrode AE1 on a base substrate BS is at least partially (e.g., at least 5%, at least 10%, at least 15%, at least 20%, at least 25%, at least 30%, at least 35%, at least 40%, at least 45%, or at least 50%) non-overlapping with an orthographic projection of the second insulating layer PLN2 on the base substrate BS. In some embodiments, an orthographic projection of the second electrode E2 on a base substrate BS is at least partially (e.g., at least 5%, at least 10%, at least 15%, at least 20%, at least 25%, at least 30%, at least 35%, at least 40%, at least 45%, or at least 50%) non-overlapping with an orthographic projection of the second insulating layer PLN2 on the base substrate BS.

[0229] In some embodiments, an orthographic projection of the second insulating layer PLN2 on a base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) an orthographic projection of the additional second electrode AE2 on the base substrate BS. In some embodiments, an orthographic projection of the second insulating layer PLN2 on a base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) an orthographic projection of the plurality of electrode lines EL on the base substrate BS. In some embodiments, an orthographic projection of the second insulating layer PLN2 on a base substrate BS substantially covers (e.g., covers at least 70%, covers at least 80%, covers at least 90%, covers at least 95%, covers at least 99%, or covers 100%) an orthographic projection of a respective spacer of the plurality of spacers SP on the base substrate BS.

[0230] In some embodiments, the orthographic projection of the first electrode E1 on the base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%,  or 100%, ) overlaps with an orthographic projection of a respective electrode line of the plurality of electrode lines EL on the base substrate BS. In some embodiments, the orthographic projection of the first electrode E1 on the base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the second electrode E2 on the base substrate BS. In some embodiments, the orthographic projection of the first electrode E1 on the base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the additional first electrode AE1 on the base substrate BS. In some embodiments, the orthographic projection of the first electrode E1 on the base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the additional second electrode AE2 on the base substrate BS. In some embodiments, the orthographic projection of the first electrode E1 on the base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of a respective spacer of the plurality of spacers SP on the base substrate BS.

[0231] In some embodiments, an orthographic projection of the additional first electrode AE1 on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of a respective electrode line of the plurality of electrode lines EL on the base substrate BS. In some embodiments, an orthographic projection of the additional first electrode AE1 on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the additional second electrode AE2 on the base substrate BS. In some embodiments, an orthographic projection of the additional first electrode AE1 on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the second electrode E2 on the base substrate BS. In some embodiments, an orthographic projection of the additional first electrode AE1 on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of a respective spacer of the plurality of spacers SP on the base substrate BS.

[0232] In some embodiments, an orthographic projection of the second electrode E2 on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of a respective electrode line of the plurality of electrode lines EL on the base substrate BS. In some embodiments, an orthographic projection of the second electrode E2 on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the additional second electrode AE2 on the base substrate BS. In some embodiments, an orthographic projection of the second electrode E2 on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of a respective spacer of the plurality of spacers SP on the base substrate BS.

[0233] In some embodiments, an orthographic projection of a respective electrode line of the plurality of electrode lines EL on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of the additional second electrode AE2 on the base substrate BS. In some embodiments, an orthographic projection of a respective electrode line of the plurality of electrode lines EL on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of a respective spacer of the plurality of spacers SP on the base substrate BS.

[0234] In some embodiments, an orthographic projection of the additional second electrode AE2 on a base substrate BS at least partially (e.g., at least 10%, at least 20%, at least 30%, at least 40%, at least 50%, at least 60%, at least 70%, at least 80%, at least 90%, at least 95%, at least 99%, or 100%, ) overlaps with an orthographic projection of a respective spacer of the plurality of spacers SP on the base substrate BS.

[0235] FIG. 18 is a cross-sectional view of a respective lens in a portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 18, a radius of the respective lens is denoted as R. A width of the respective lens along a plane perpendicular to a surface of a base substrate and intersecting two adjacent electrode lines of the plurality of electrode lines EL is denoted as W. An arc height of the respective lens is denoted as H. An angle of incidence of an incident light transmitted from the first insulating layer PLN1 to an edge of the respective lens at an interface between the respective lens and the first insulating layer PLN1 is denoted as θ. An angle of refraction of a refracted light refracted  by the respective lens is denoted as γ. A deflection distance of the incident light is denoted as d. A thickness of a portion of the respective lens through which the refracted light transmits is denoted as h. A refractive index of the first insulating layer PLN1 is denoted as n1. A refractive index of the respective lens is denoted as n2.

[0236] In some embodiments, parameters of the respective lens satisfy the following conditions: n1*sinθ=n2*sinγ ; and

[0237] In some embodiments, the display substrate includes a plurality of subpixels, including a first subpixel of a first color, a second subpixel of a second color, and a third subpixel of a third color. In some embodiments, the light shielding layer includes one or more light shields, including a first light shield in the first subpixel of the first color, a second light shield in the second subpixel of the second color, and a third light shield in the third subpixel of the third color. In some embodiments, an area of the third light shield is greater than the first light shield, and is greater than the second light shield. In some embodiments, an area of the third light shield is greater than the first light shield by 10%to 50%, and is greater than the second light shield by 10%to 50%. In one example, the third color is a blue color. In another example, the first color is a red color. In another example, the second color is a green color.

[0238] FIG. 19A is a schematic diagram illustrating the structure of a light shielding layer in the portion of a display substrate in some embodiments according to the present disclosure. FIG. 19B is a schematic diagram illustrating the structure of a first conductive layer in the portion of a display substrate in some embodiments according to the present disclosure. FIG. 19C is a schematic diagram illustrating the structure of a light shielding layer and a first conductive layer in the portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 19A, in some embodiments, the light shielding layer includes one or more light shields LS. Referring to FIG. 19B, in some embodiments, the first conductive layer includes a plurality of gate lines GL. Referring to FIG. 19A to FIG. 19C, in some embodiments, an orthographic projection of a respective light shield of the one or more light shields LS on a base substrate covers an orthographic projection of a respective gate line of the plurality of gate lines GL on the base substrate. In some embodiments, the orthographic projection of the respective light shield of the one or more light shields LS on the base substrate covers the orthographic projection of the respective gate line of the plurality of gate lines GL on the base substrate by a margin mg on at least one side. In some embodiments, the  margin mg is in a range of 0.1 μm to 0.8 μm, e.g., 0.1 μm to 0.2 μm, 0.2 μm to 0.3 μm, 0.3 μm to 0.4 μm, 0.4 μm to 0.5 μm, 0.5 μm to 0.6 μm, 0.6 μm to 0.7 μm, and 0.7 μm to 0.8 μm. The inventors of the present disclosure discover that, the greater the margin mg, the smaller a drifting of a threshold voltage of the transistor.

[0239] FIG. 20 is a cross-sectional view of a respective lens in a portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 20, in some embodiments, the display substrate includes a base substrate BS; a first inter-layer dielectric layer ILD1 on the base substrate BS; a semiconductor material layer SML on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS; a second inter-layer dielectric layer ILD2 on a side of the semiconductor material layer SML away from the base substrate BS; a first conductive layer CL1 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS; a second conductive layer CL2 on a side of the first conductive layer CL1 away from the base substrate BS; a first passivation layer PVX1 on a side of the second conductive layer CL2 away from the base substrate BS; a first signal line layer SL1 near the first passivation layer PVX1; a first transparent conductive layer TCL1 on a side of the first passivation layer PVX1 away from the base substrate BS; a first insulating layer PLN1 on a side of the first transparent conductive layer TCL1 away from the base substrate BS; an auxiliary transparent conductive layer ATCL on a side of the first insulating layer PLN1 away from the base substrate BS; a second insulating layer PLN2 on a side of the auxiliary transparent conductive layer ATCL away from the base substrate BS; a second transparent conductive layer TCL2 on a side of the auxiliary transparent conductive layer ATCL and the second insulating layer PLN2 away from the base substrate BS; a second passivation layer PVX2 on a side of the second transparent conductive layer TCL2 away from the base substrate BS; a third transparent conductive layer TCL3 on a side of the second passivation layer PVX2 away from the base substrate BS, an electrode conductive layer ECL on a side of the third transparent conductive layer TCL3 away from the base substrate BS, and a spacer layer PS on a side of the electrode conductive layer ECL away from the base substrate BS.

[0240] In some embodiments, the semiconductor material layer SML includes an active layer ACT of a transistor TFT. Optionally, the semiconductor material layer SML further includes at least a portion of a source electrode S and / or at least a portion of a drain electrode D of the transistor TFT.

[0241] In some embodiments, the first conductive layer CL1 includes a gate electrode first layer G1 of a gate electrode of the transistor TFT. In some embodiments, the first conductive layer CL1 further includes a plurality of gate lines. A respective gate line of the plurality of gate lines is configured to provide a gate scanning signal to the gate electrode of the transistor TFT.

[0242] In some embodiments, the second conductive layer CL2 includes a gate electrode second layer G2 of the gate electrode of the transistor TFT. The gate electrode second layer G2 is in direct contact with the gate electrode first layer G1, forming a stacked structure.

[0243] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is configured to provide a data signal to the source electrode S of the transistor TFT.

[0244] In some embodiments, the first transparent conductive layer TCL1 includes a connecting electrode CE. In some embodiments, the connecting electrode CE is connected to the drain electrode D of the transistor TFT. In some embodiments, the connecting electrode CE is further connected to a first electrode E1 in the second transparent conductive layer TCL2. In some embodiments, the first electrode E1 is a pixel electrode. Optionally, the connecting electrode CE is connected to a first electrode E1 in the second transparent conductive layer TCL2 through an auxiliary electrode AE in the auxiliary transparent conductive layer ATCL.

[0245] In some embodiments, the auxiliary transparent conductive layer ATCL includes an auxiliary electrode AE. In some embodiments, the auxiliary electrode AE is connected to the connecting electrode CE in the first transparent conductive layer TCL1, and is connected to the first electrode E1 in the second transparent conductive layer TCL2.

[0246] In some embodiments, the second transparent conductive layer TCL2 includes a first electrode E1. In some embodiments, the first electrode E1 is connected to the drain electrode D of the transistor TFT through the auxiliary electrode AE in the auxiliary transparent conductive layer ATCL and the connecting electrode CE in the first transparent conductive layer TCL1. The first electrode E1 is configured to receive a data signal from the drain electrode D of the transistor TFT. In some embodiments, the first electrode E1 is a pixel electrode.

[0247] In some embodiments, the electrode conductive layer ECL includes a plurality of electrode lines EL. In some embodiments, a respective electrode line of the plurality of electrode lines EL is connected to a second electrode E2 in the third transparent conductive layer TCL3.

[0248] In some embodiments, the third transparent conductive layer TCL3 includes a second electrode E2. In some embodiments, the second electrode E2 is connected to a respective electrode line of the plurality of electrode lines EL. In some embodiments, the second electrode E2 is a common electrode.

[0249] In the display substrate depicted in FIG. 20, the electrode conductive layer ECL is on a side of the second electrode E2 away from the base substrate BS. In the display substrate depicted in FIG. 2, the second electrode E2 is on a side of the electrode conductive layer ECL away from the base substrate BS.

[0250] In some embodiments, the spacer layer PS may be made of a metallic material to minimize the size of the respective spacer. In one example, the respective spacer has a diameter in a range of 1 μm to 5 μm.

[0251] In some embodiments, the display substrate further includes a black matrix. In some embodiments, the black matrix is made of a metallic material to minimize the size of the black matrix.

[0252] In another aspect, the present disclosure provides a display panel including a display substrate described herein or fabricated by a method described herein, and one or more integrated circuit connected to the display substrate. In some embodiments, the display panel is a liquid crystal display panel.

[0253] FIG. 21 is a schematic diagram illustrating the structure of a plurality of electrode lines in a portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 21, in at least a portion of the display substrate, multiple electrode lines of the plurality of electrode lines EL in some embodiments are spaced apart from each other. In some embodiments, the multiple electrode lines are arranged in an array comprising rows and columns. In some embodiments, an orthographic projection of a respective electrode line of the multiple electrode lines on a base substrate at least partially overlaps with an orthographic projection of a respective data line of a plurality of data lines on the base substrate. In some embodiments, the orthographic projection of the respective electrode line of the multiple electrode lines on the base substrate covers the orthographic projection of the respective data line of the plurality of data lines on the base substrate.

[0254] FIG. 22 is a schematic diagram illustrating the structure of a plurality of electrode lines in a portion of a display substrate in some embodiments according to the present disclosure. Referring to FIG. 22, in at least a portion of the display substrate, multiple electrode lines of the plurality of electrode lines EL in some embodiments are parts of a unitary structure. In some embodiments, the multiple electrode lines are arranged in an array comprising rows and columns. In some embodiments, the display substrate further includes a plurality of connecting electrode lines CEL. Two adjacent rows of electrode lines are connected to a respective connecting electrode line of the plurality of connecting electrode lines CEL. In some embodiments, the unitary structure is a grid comprising the multiple electrode lines and the plurality of connecting electrode lines CEL. In some embodiments, an orthographic projection of a respective electrode line of the multiple electrode lines on a base substrate at least partially overlaps with an orthographic projection of a respective data line of a plurality of data lines on the base substrate. In some embodiments, the orthographic projection of the respective electrode line of the multiple electrode lines on the base substrate covers the orthographic projection of the respective data line of the plurality of data lines on the base substrate.

[0255] In another aspect, the present disclosure provides a display apparatus including the display panel described herein. In some embodiments, the display apparatus is a liquid crystal display apparatus.

[0256] In another aspect, the present disclosure provides a method of fabricating a display substrate. In some embodiments, the method includes forming a first insulating layer on a base substrate; and forming a second insulating layer on a side of the first insulating layer away from the base substrate. Optionally, forming the second insulating layer comprises forming a plurality of lenses. Optionally, a respective lens of the plurality of lenses is at least partially in a respective subpixel of a plurality of subpixels. Optionally, a refractive index of the first insulating layer and a refractive index of the second insulating layer are different from each other.

[0257] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.A display substrate, comprising:a base substrate;a first insulating layer on the base substrate; anda second insulating layer on a side of the first insulating layer away from the base substrate;wherein the second insulating layer comprises a plurality of lenses;a respective lens of the plurality of lenses is at least partially in a respective subpixel of a plurality of subpixels; anda refractive index of the first insulating layer and a refractive index of the second insulating layer are different from each other.2.The display substrate of claim 1, further comprising a plurality of electrode lines and a second electrode on a side of the second insulating layer away from the base substrate;wherein a respective electrode line of the plurality of electrode lines is connected to the second electrode; andan orthographic projection of the respective lens on the base substrate is at least partially non-overlapping with an orthographic projection of the plurality of electrode lines on the base substrate.3.The display substrate of claim 2, wherein an orthographic projection of at least a portion of the respective lens on the base substrate is between orthographic projections of two adjacent electrode lines of the plurality of electrode lines on the base substrate.4.The display substrate of claim 2, wherein the orthographic projection of the respective lens on the base substrate is at least partially overlapping and at least partially non-overlapping with an orthographic projections of two adjacent electrode lines of the plurality of electrode lines on the base substrate.5.The display substrate of claim 2, further comprising a plurality of data lines on a side of the first insulating layer closer to the base substrate;wherein an orthographic projection of at least a portion of the respective lens on the base substrate is between orthographic projections of two adjacent data lines of the plurality of data lines on the base substrate.6.The display substrate of claim 5, wherein an orthographic projection of a respective electrode line of multiple electrode lines of the plurality of electrode lines on the base substrate at least partially overlaps with an orthographic projection of a respective data line of the plurality of data lines on the base substrate.7.The display substrate of any one of claims 1 to 6, wherein parameters of the respective lens satisfy the following conditions: n1*sinθ=n2*sinγ; and wherein R stands for a radius of the respective lens; W stands for a width of the respective lens along a plane perpendicular to a surface of the base substrate and intersecting two adjacent electrode lines of the plurality of electrode lines, H stands for an arc height of the respective lens, θ stands for an angle of incidence of an incident light transmitted from the first insulating layer to an edge of the respective lens at an interface between the respective lens and the first insulating layer, γ stands for an angle of refraction of a refracted light refracted by the respective lens, d stands for a deflection distance of the incident light, h stands for a thickness of a portion of the respective lens through which the refracted light transmits, n1 stands for a refractive index of the first insulating layer, and n2 stands for a refractive index of the respective lens.8.The display substrate of any one of claims 1 to 7, wherein, in at least a portion of the display substrate, multiple electrode lines of the plurality of electrode lines are spaced apart from each other.9.The display substrate of any one of claims 1 to 7, wherein, in at least a portion of the display substrate, multiple electrode lines of the plurality of electrode lines are parts of a unitary structure;the display substrate further comprises a plurality of connecting electrode lines; andtwo adjacent rows of electrode lines are connected to a respective connecting electrode line of the plurality of connecting electrode lines.10.The display substrate of any one of claims 1 to 9, further comprising one or more light shields on the base substrate, and a plurality of gate lines on a side of the one or more light shields away from the base substrate;wherein an orthographic projection of a respective light shield of the one or more light shields on the base substrate covers an orthographic projection of a respective gate line of the plurality of gate lines on the base substrate by a margin on at least one side.11.The display substrate of claim 10, wherein the margin is in a range of 0.1 μm to 0.8 μm.12.The display substrate of any one of claims 1 to 11, further comprising:a transistor;a first transparent conductive layer comprising a connecting electrode on a side of the transistor away from the base substrate; anda second transparent conductive layer comprising a first electrode on a side of the first transparent conductive layer away from the base substrate;wherein the connecting electrode is connected to a drain electrode of the transistor, and is connected to the first electrode.13.The display substrate of any one of claims 1 to 12, further comprising:a spacer layer on a side of a second electrode away from the base substrate; anda recess recessing at least partially into the first insulating layer and / or a second passivation layer;wherein the spacer layer comprises a plurality of spacers; anda respective spacer of the plurality of spacers is at least partially in the recess.14.The display substrate of claim 13, wherein an orthographic projection of the respective spacer on the base substrate at least partially overlaps with an orthographic projection of a first electrode on the base substrate, and at least partially overlaps with an orthographic projection of the second electrode on the base substrate.15.The display substrate of any one of claims 1 to 11, further comprising:a transistor;a first transparent conductive layer comprising a connecting electrode on a side of the transistor away from the base substrate;an auxiliary transparent conductive layer comprising an auxiliary electrode on a side of the first insulating layer away from the base substrate;a second transparent conductive layer comprising a first electrode on a side of the auxiliary transparent conductive layer away from the base substrate;wherein the connecting electrode is connected to a drain electrode of the transistor, and is connected to the auxiliary electrode; andthe auxiliary electrode is connected to the first electrode.16.The display substrate of any one of claims 1 to 11, and 15, further comprising:a first passivation layer on a side of the first insulating layer closer to the base substrate; anda second transparent conductive layer comprising a first electrode on a side of the first insulating layer away from the base substrate;wherein the respective lens is on a side of the first passivation layer away from the base substrate, and is on a side of the second transparent conductive layer closer to the base substrate; andthe respective lens is in direct contact with the first insulating layer, is in direct contact with the first electrode in the second transparent conductive layer, and is in direct contact with the auxiliary electrode.17.The display substrate of claim 16, wherein an orthographic projection of the respective lens on the base substrate at least partially overlaps with an orthographic projection of the first electrode on the base substrate.18.The display substrate of any one of claims 1 to 17, further comprising:a recess recessing at least partially into the first insulating layer, at least partially into a first passivation layer, at least partially into a second inter-layer dielectric layer, and / or at least partially into a gate insulating layer;an auxiliary electrode at least partially in the recess and on a side of the first insulating layer away from the base substrate; anda filler layer at least partially in the recess, and is on a side of the auxiliary electrode away from the base substrate; andwherein the respective lens is at least partially in the recess, and is on a side of the filler layer away from the auxiliary electrode.19.The display substrate of claim 18, further comprising:a first electrode on a side of the respective lens away from the base substrate; anda second passivation layer on a side of the first electrode away from the base substrate;wherein the plurality of lenses are spaced apart from each other; andthe respective lens is in direct contact with the first electrode, and in direct contact with the filler layer.20.The display substrate of claim 18, wherein the plurality of lenses are parts of a unitary structure of the second insulating layer extending through a plurality of subpixels; andthe plurality of lenses protrude away from a main body of the second insulating layer and toward the base substrate.21.The display substrate of any one of claims 1 to 20, further comprising:a recess recessing at least partially into the first insulating layer;a first electrode at least partially in the recess; anda second electrode at least partially in the recess;wherein the second insulating layer is at least partially in the recess, and is on a side of the first electrode away from the base substrate;the respective electrode line is at least partially in the recess, and is on a side of the second insulating layer away from the first electrode; andthe second electrode is on a side of the respective electrode line away from the second insulating layer.22.The display substrate of any one of claims 1 to 20, further comprising:a recess recessing at least partially into the first insulating layer, at least partially into a first passivation layer, at least partially into a second inter-layer dielectric layer, and / or at least partially into a gate insulating layer;a first electrode at least partially in the recess, and on a side of the second insulating layer away from the base substrate;an additional first electrode connected to the first electrode, and on a side of the first electrode away from the base substrate;a third insulating layer on a side of the additional first electrode away from the base substrate;a second electrode on a side of the third insulating layer away from the base substrate; andan additional second electrode connected to the respective electrode line, on a side of the second insulating layer closer to the first insulating layer, and on a side of the respective electrode line away from the first insulating layer.23.A display apparatus, comprising the display substrate of any one of claims 1 to 22, and one or more integrated circuits connected to the display substrate.

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