Dynamic grouping and shifting to compress machine learning (ML) quantization

Abstract

A processor-implemented method for bit-width compression in machine learning quantization is described. The processor-implemented method includes buffering received tensor samples into a plurality of tensor sample groups, each including L tensor samples. The processor-implemented method also includes converting the received tensor samples of the plurality of tensor sample groups from floating-point format to a first integer format. The processor-implemented method further includes assigning a first bit of a group of M-bit compressed tensors corresponding to a selected tensor group according to a least number of K-unused bits in the received tensor samples of the selected tensor group. The processor-implemented method also includes shifting each of the received tensor samples of the selected tensor group according to the number of K-unused bits to form a remaining portion of the M-bit compressed tensors in a second integer format.

Description

DYNAMIC GROUPING AND SHIFTING TO COMPRESS MACHINE LEARNING (ML) QUANTIZATION

[0001] FIELD OF THE DISCLOSURE

[0002] Aspects of the present disclosure relate to artificial neural networks, and more specifically, to dynamic grouping and shifting to compress machine learning (ML) quantization.BACKGROUND

[0003] Artificial neural networks may comprise interconnected groups of artificial neurons (e.g., neuron models) . The artificial neural network (ANN) may be a computational device or be represented as a method to be performed by a computational device. Convolutional neural networks (CNNs) are a type of feed-forward ANN. Convolutional neural networks may include collections of neurons that each have a receptive field and that collectively tile an input space. Convolutional neural networks, such as deep convolutional neural networks (DCNs) , have numerous applications. These neural network architectures are used in various technologies, such as image recognition, speech recognition, acoustic scene classification, keyword spotting, autonomous driving, and other classification tasks.

[0004] In practice, quantization is performed for machine learning models to reduce on-device inference latency. For example, performing eight-bit weight (W8) eight-bit activation (A8) (W8A8) quantization for a machine learning model can offer significant benefits in terms of on-device inference latency. Currently, eight-bit weight (W8) 16-bit activation (A16) (W8A16) quantization is a popular solution for quantization because the activation ranges may change iteration over iteration. This variation in the activation ranges makes storing activations in eight bits highly challenging when using W8A8 quantization. Nevertheless, latency and storage specifications increase when using 16-bit activations relative to the reduced latency and storage specifications associated with eight-bit activations. Unfortunately, existing W8A8 / W8A16 quantization incurs significant saturation as well as granularity loss.SUMMARY

[0005] A processor-implemented method for compression in machine learning quantization is described. The processor-implemented method includes buffering received tensor samples into a plurality of tensor sample groups, each including L tensor samples. The processor-implemented method also includes converting the received tensor samples of the plurality of tensor sample groups from floating-point format to a first integer format. The processor-implemented method further includes assigning a first bit of a group of M-bit compressed tensors corresponding to a selected tensor group according to a least number of K-unused bits in the received tensor samples of the selected tensor group. The processor-implemented method also includes shifting each of the received tensor samples of the selected tensor group according to the number of K-unused bits to form a remaining portion of the M-bit compressed tensors in a second integer format.

[0006] A processor-implemented method for compression in machine learning quantization is described. The processor-implemented method includes buffering received M-bit compressed tensor samples into groups of L compressed tensor samples in an M-bit integer (INTM) format. The processor-implemented method also includes decoding a first bit of a selected group of L compressed tensor samples to determine a K-unused bits value. The processor-implemented method further includes shifting each of the received M-bit compressed tensor samples according to the K-unused bits value after removing the first bit of the group of L compressed tensor samples to form most significant bits (MSBs) of a group of L uncompressed tensor samples. The processor-implemented method also includes adding a padding bit to the group of L uncompressed tensor samples to form a remaining portion of the group of L uncompressed tensor samples in an N-bit integer (INTN) format, in which N is greater than M.

[0007] An apparatus includes at least one memory and at least one processor coupled to the at least one memory. The processor is configured to buffer received tensor samples into a plurality of tensor sample groups, each including L tensor samples. The processor is also configured to convert the received tensor samples of the plurality of tensor sample groups from floating-point format to a first integer format. The processor is further configured to assign a first bit of a group of M-bit compressed tensors corresponding to a selected tensor group according to a least number of K-unused bits in the received tensor samples of the selected tensor group. The processor is  also configured to shift each of the received tensor samples of the selected tensor group according to the number of K-unused bits to form a remaining portion of the M-bit compressed tensors in a second integer format.

[0008] This has outlined, broadly, the features and technical advantages of the present disclosure in order that the detailed description that follows may be better understood. Additional features and advantages of the disclosure will be described below. It should be appreciated by those skilled in the art that this disclosure may be readily utilized as a basis for modifying or designing other structures for conducting the same purposes of the present disclosure. It should also be realized by those skilled in the art that such equivalent constructions do not depart from the teachings of the disclosure as set forth in the appended claims. The novel features, which are believed to be characteristic of the disclosure, both as to its organization and method of operation, together with further objects and advantages, will be better understood from the following description when considered in connection with the accompanying figures. It is to be expressly understood, however, that each of the figures is provided for the purpose of illustration and description only and is not intended as a definition of the limits of the present disclosure.BRIEF DESCRIPTION OF THE DRAWINGS

[0009] The features, nature, and advantages of the present disclosure will become more apparent from the detailed description set forth below when taken in conjunction with the drawings in which like reference characters identify correspondingly throughout.

[0010] FIGURE 1 illustrates an example implementation of a neural network using a system-on-a-chip (SOC) , including a general-purpose processor in accordance with certain aspects of the present disclosure.

[0011] FIGURES 2A, 2B, and 2C are diagrams illustrating a neural network in accordance with various aspects of the present disclosure.

[0012] FIGURE 2D is a diagram illustrating an exemplary deep convolutional network (DCN) in accordance with various aspects of the present disclosure.

[0013] FIGURE 3 is a block diagram illustrating an exemplary deep convolutional network (DCN) in accordance with aspects of the present disclosure.

[0014] FIGURE 4 is a block diagram illustrating an exemplary software architecture that may modularize artificial intelligence (AI) functions, in accordance with aspects of the present disclosure.

[0015] FIGURES 5A-5D illustrate a low bit-width format compression process for machine learning (ML) quantization, according to various aspects of the present disclosure.

[0016] FIGURES 6A-6C illustrate a low bit-width format decompression process for machine learning (ML) quantization, according to various aspects of the present disclosure.

[0017] FIGURES 7A-7D illustrate a low bit-width format compression / decompression process for machine learning (ML) quantization, according to various aspects of the present disclosure.

[0018] FIGURES 8A-8D illustrate a low bit-width format compression / decompression process for machine learning (ML) quantization, according to various aspects of the present disclosure.

[0019] FIGURE 9 illustrates optimizations of the low bit-width format compression / decompression process for machine learning (ML) quantization, according to various aspects of the present disclosure.

[0020] FIGURES 10A-10E illustrate a low bit-width format compression / decompression process for machine learning (ML) quantization, according to various aspects of the present disclosure.

[0021] FIGURES 11A-11E illustrate optimizations of the low bit-width format compression / decompression process for machine learning (ML) quantization, according to various aspects of the present disclosure.

[0022] FIGURE 12 is a flow diagram illustrating an example processor-implemented method for compression in machine learning (ML) quantization, in accordance with various aspects of the present disclosure.DETAILED DESCRIPTION

[0023] The detailed description set forth below, in connection with the appended drawings, is intended as a description of various configurations and is not intended to represent the only configurations in which the concepts described may be practiced. The detailed description includes specific details for the purpose of providing a thorough understanding of the various concepts. However, it will be apparent to those skilled in the art that these concepts may be practiced without these specific details. In some instances, well-known structures and components are shown in block diagram form to avoid obscuring such concepts.

[0024] Based on the teachings, one skilled in the art should appreciate that the scope of the disclosure is intended to cover any aspect of the disclosure, whether implemented independently of or combined with any other aspect of the disclosure. For example, an apparatus may be implemented or a method may be practiced using any number of the aspects set forth. In addition, the scope of the disclosure is intended to cover such an apparatus or method practiced using other structure, functionality, or structure and functionality in addition to or other than the various aspects of the disclosure set forth. Any aspect of the disclosure disclosed may be embodied by one or more elements of a claim.

[0025] The word “exemplary” is used to mean “serving as an example, instance, or illustration. ” Any aspect described as “exemplary” is not necessarily to be construed as preferred or advantageous over other aspects.

[0026] Although aspects are described, many variations and permutations of these aspects fall within the scope of the disclosure. Although some benefits and advantages of the preferred aspects are mentioned, the scope of the disclosure is not intended to be limited to benefits, uses or objectives. Rather, aspects of the disclosure are intended to be universally applicable to different technologies, system configurations, networks, and protocols, some of which are illustrated by way of example in the figures and in the following description of the preferred aspects. The detailed description and drawings  are merely illustrative of the disclosure rather than limiting, the scope of the disclosure being defined by the appended claims and equivalents thereof.

[0027] In practice, quantization is performed for machine learning (ML) models to reduce on-device latency. For example, performing eight-bit weight (W8) eight-bit activation (A8) (W8A8) quantization for an ML model can offer significant benefits in terms of reducing on-device inference latency. Currently, eight-bit weight (W8) 16-bit activation (A16) (W8A16) quantization is a popular solution for quantization because the activation ranges may change iteration over iteration. In practice, both the weights and activations in deep learning (DL) models exhibit a non-uniform distribution, in which a quantization range is dominated by some outlier (e.g., maximum values in calibration) . Additionally, existing W8A8 / W8A16 quantization incurs significant saturation as well as granularity loss due to conversion between floating-point format and integer format (e.g., eight-bit integer (INT8) format or a second integer format) . The significant saturation as well as granularity loss incurred due to conversion between floating-point format and integer format reduces a signal-to-quantization noise ratio (SQNR) .

[0028] Various aspects of the present disclosure are directed to a low bit-width format for machine learning (ML) quantization. In various aspects of the present disclosure, a processor-implemented method for compression in ML quantization compresses the bit-width in ML quantization through dynamic grouping and shifting. Beneficially, this dynamic grouping and shifting adapts the noted non-uniform distribution of weights and activations in deep learning (DL) models, while maintaining accuracy for both small and large values. For example, a proposed low bit-width format for DL model quantization achieves a gain in the signal-to-quantization noise ratio (SQNR) in the range of 7%to 110%, compared to conventional solutions. Additionally, hardware implementation of the proposed low bit-width format for DL model quantization is straightforward.

[0029] FIGURE 1 illustrates an example implementation of a system-on-a-chip (SOC) 100, which may include a general-purpose processor configured for a low bit-width format for machine learning (ML) quantization. Variables (e.g., neural signals and synaptic weights) , system parameters associated with a computational device (e.g., neural network with weights) , delays, frequency bin information, and task information  may be stored in a memory block associated with a neural processing unit (NPU) 108, in a memory block associated with a CPU 102, in a memory block associated with a graphics processing unit (GPU) 104, in a memory block associated with a digital signal processor (DSP) 106, in a memory block 118, or may be distributed across multiple blocks. Instructions executed at the CPU 102 may be loaded from a program memory associated with the CPU 102 or may be loaded from a memory block 118.

[0030] The SOC 100 may also include additional processing blocks tailored to specific functions, such as a GPU 104, a DSP 106, a connectivity block 110, which may include fifth generation (5G) connectivity, fourth generation long term evolution (4G LTE) connectivity, Wi-Fi connectivity, USB connectivity, Bluetooth connectivity, and the like, and a multimedia processor 112 that may, for example, detect and recognize gestures. In one implementation, the NPU 108 is implemented in the CPU 102, DSP 106, and / or GPU 104. The SOC 100 may also include a sensor processor 114, image signal processors (ISPs) 116, and / or navigation module 120, which may include a global positioning system.

[0031] The SOC 100 may be based on an ARM instruction set. In an aspect of the present disclosure, the instructions loaded into the NPU 108 may include code for compression in machine learning quantization. The instructions loaded into the NPU 108 may include code for buffering received tensor samples into a plurality of tensor sample groups, each including L tensor samples. The instructions loaded into the NPU 108 may also include code for converting the received tensor samples of the plurality of tensor sample groups from floating-point format to a first integer format. The instructions loaded into the NPU 108 may further include code for assigning a first bit of a group of M-bit compressed tensors corresponding to a selected tensor group according to a least number of K-unused bits in the received tensor samples of the selected tensor group. The instructions loaded into the NPU 108 may also include code for shifting each of the received tensor samples of the selected tensor group according to the number of K-unused bits to form a remaining portion of the M-bit compressed tensors in a second integer format.

[0032] Deep learning architectures may perform an object recognition task by learning to represent inputs at successively higher levels of abstraction in each layer, thereby building up a useful feature representation of the input data. In this way, deep  learning addresses a major bottleneck of traditional machine learning. Prior to the advent of deep learning, a machine learning approach to an object recognition problem may have relied heavily on human engineered features, in combination with a shallow classifier. A shallow classifier may be a two-class linear classifier, for example, in which a weighted sum of the feature vector components may be compared with a threshold to predict to which class the input belongs. Human engineered features may be templates or kernels tailored to a specific problem domain by engineers with domain expertise. Deep learning architectures, in contrast, may learn to represent features that are like what a human engineer might design, but through training. Furthermore, a deep network may learn to represent and recognize new types of features that a human might not have considered.

[0033] A deep learning architecture may learn a hierarchy of features. If presented with visual data, for example, the first layer may learn to recognize simple features, such as edges, in the input stream. In another example, if presented with auditory data, the first layer may learn to recognize spectral power in specific frequencies. The second layer, taking the output of the first layer as input, may learn to recognize combinations of features, such as simple shapes for visual data or combinations of sounds for auditory data. For instance, higher layers may learn to represent complex shapes in visual data or words in auditory data. Still higher layers may learn to recognize common visual objects or spoken phrases.

[0034] Deep learning architectures may perform especially well when applied to problems that have a natural hierarchical structure. For example, the classification of motorized vehicles may benefit from first learning to recognize wheels, windshields, and other features. These features may be combined at higher layers in diverse ways to recognize cars, trucks, and airplanes.

[0035] Neural networks may be designed with a variety of connectivity patterns. In feed-forward networks, information is passed from lower to higher layers, with each neuron in each layer communicating to neurons in higher layers. A hierarchical representation may be built up in successive layers of a feed-forward network, as described above. Neural networks may also have recurrent or feedback (also called top-down) connections. In a recurrent connection, the output from a neuron in each layer may be communicated to another neuron in the same layer. A recurrent architecture  may be helpful in recognizing patterns that span more than one of the input data chunks that are delivered to the neural network in a sequence. A connection from a neuron in each layer to a neuron in a lower layer is called a feedback (or top-down) connection. A network with many feedback connections may be helpful when the recognition of a high-level concept may aid in discriminating the low-level features of an input.

[0036] The connections between layers of a neural network may be fully connected or locally connected. FIGURE 2A illustrates an example of a fully connected neural network 202. In a fully connected neural network 202, a neuron in a first layer may communicate its output to every neuron in a second layer, so that each neuron in the second layer will receive input from every neuron in the first layer. FIGURE 2B illustrates an example of a locally connected neural network 204. In a locally connected neural network 204, a neuron in a first layer may be connected to a limited number of neurons in the second layer. More generally, a locally connected layer of the locally connected neural network 204 may be configured so that each neuron in a layer will have the same or a similar connectivity pattern, but with connections strengths that may have different values (e.g., 210, 212, 214, and 216) . The locally connected connectivity pattern may give rise to spatially distinct receptive fields in a higher layer because the higher layer neurons in each region may receive inputs that are tuned through training to the properties of a restricted portion of the total input to the network.

[0037] One example of a locally connected neural network is a convolutional neural network. FIGURE 2C illustrates an example of a convolutional neural network 206. The convolutional neural network 206 may be configured such that the connection strengths associated with the inputs for each neuron in the second layer are shared (e.g., 208) . Convolutional neural networks may be well suited to problems in which the spatial location of inputs is meaningful.

[0038] One type of convolutional neural network is a deep convolutional network (DCN) . FIGURE 2D illustrates a detailed example of a DCN 200 designed to recognize visual features from an image 226 input from an image capturing device 230, such as a car-mounted camera. The DCN 200 of the current example may be trained to identify traffic signs and a number provided on the traffic sign. Of course, the DCN 200 may be trained for other tasks, such as identifying lane markings or identifying traffic lights.

[0039] The DCN 200 may be trained with supervised learning. During training, the DCN 200 may be presented with an image, such as the image 226 of a speed limit sign, and a forward pass may then be computed to produce an output 222. The DCN 200 may include a feature extraction section and a classification section. Upon receiving the image 226, a convolutional layer 232 may apply convolutional kernels (not shown) to the image 226 to generate a first set of feature maps 218. As an example, the convolutional kernel for the convolutional layer 232 may be a 5x5 kernel that generates 28x28 feature maps. In the present example, because four different feature maps are generated in the first set of feature maps 218, four different convolutional kernels were applied to the image 226 at the convolutional layer 232. The convolutional kernels may also be referred to as filters or convolutional filters.

[0040] The first set of feature maps 218 may be subsampled by a max pooling layer (not shown) to generate a second set of feature maps 220. The max pooling layer reduces the size of the first set of feature maps 218. That is, a size of the second set of feature maps 220, such as 14x14, is less than the size of the first set of feature maps 218, such as 28x28. The reduced size provides similar information to a subsequent layer while reducing memory consumption. The second set of feature maps 220 may be further convolved via one or more subsequent convolutional layers (not shown) to generate one or more subsequent sets of feature maps (not shown) .

[0041] In the example of FIGURE 2D, the second set of feature maps 220 is convolved to generate a first feature vector 224. Furthermore, the first feature vector 224 is further convolved to generate a second feature vector 228. Each feature of the second feature vector 228 may include a number that corresponds to a feature of the image 226, such as “sign, ” “60, ” and “100. ” A softmax function (not shown) may convert the numbers in the second feature vector 228 to a probability. As such, an output 222 of the DCN 200 may be a probability of the image 226 including one or more features.

[0042] In the present example, the probabilities in the output 222 for “sign” and “60” are higher than the probabilities of the others of the output 222, such as “30, ” “40, ” “50, ” “70, ” “80, ” “90, ” and “100” . Before training, the output 222 produced by the DCN 200 may be incorrect. Thus, an error may be calculated between the output 222 and a target output. The target output is the ground truth of the image 226 (e.g., “sign”  and “60” ) . The weights of the DCN 200 may then be adjusted so the output 222 of the DCN 200 is more closely aligned with the target output.

[0043] To adjust the weights, a learning algorithm may compute a gradient vector for the weights. The gradient may indicate an amount that an error would increase or decrease if the weight were adjusted. At the top layer, the gradient may correspond directly to the value of a weight connecting an activated neuron in the penultimate layer and a neuron in the output layer. In lower layers, the gradient may depend on the value of the weights and on the computed error gradients of the higher layers. The weights may then be adjusted to reduce the error. This manner of adjusting the weights may be referred to as “back propagation” as it involves a “backward pass” through the neural network.

[0044] In practice, the error gradient of weights may be calculated over a small number of examples, so that the calculated gradient approximates the true error gradient. This approximation method may be referred to as stochastic gradient descent. Stochastic gradient descent may be repeated until the achievable error rate of the entire system has stopped decreasing or until the error rate has reached a target level. After learning, the DCN 200 may be presented with new images (e.g., the speed limit sign of the image 226) and a forward pass through the DCN 200 may yield an output 222 that may be considered an inference or a prediction of the DCN 200.

[0045] Deep belief networks (DBNs) are probabilistic models comprising multiple layers of hidden nodes. DBNs may be used to extract a hierarchical representation of training data sets. A DBN may be obtained by stacking up layers of Restricted Boltzmann Machines (RBMs) . An RBM is a type of artificial neural network that can learn a probability distribution over a set of inputs. Because RBMs can learn a probability distribution in the absence of information about the class to which each input should be categorized, RBMs are often used in unsupervised learning. Using a hybrid unsupervised and supervised paradigm, the bottom RBMs of a DBN may be trained in an unsupervised manner and may serve as feature extractors, and the top RBM may be trained in a supervised manner (on a joint distribution of inputs from the previous layer and target classes) and may serve as a classifier.

[0046] DCNs are networks of convolutional networks, configured with additional pooling and normalization layers. DCNs have achieved state-of-the-art performance on many tasks. DCNs can be trained using supervised learning in which both the input and output targets are known for many exemplars and are used to modify the weights of the network by use of gradient descent methods.

[0047] DCNs may be feed-forward networks. In addition, as described above, the connections from a neuron in a first layer of a DCN to a group of neurons in the next higher layer are shared across the neurons in the first layer. The feed-forward and shared connections of DCNs may be exploited for fast processing. The computational burden of a DCN may be much less, for example, than that of a similarly sized neural network that comprises recurrent or feedback connections.

[0048] The processing of each layer of a convolutional network may be considered a spatially invariant template or basis projection. If the input is first decomposed into multiple channels, such as the red, green, and blue channels of a color image, then the convolutional network trained on that input may be considered three-dimensional, with two spatial dimensions along the axes of the image and a third dimension capturing color information. The outputs of the convolutional connections may be considered to form a feature map in the subsequent layer, with each element of the feature map (e.g., 220) receiving input from a range of neurons in the previous layer (e.g., feature maps 218) and from each of the multiple channels. The values in the feature map may be further processed with a non-linearity, such as a rectification, max (0, x) . Values from adjacent neurons may be further pooled, which corresponds to down sampling, and may provide additional local invariance and dimensionality reduction. Normalization, which corresponds to whitening, may also be applied through lateral inhibition between neurons in the feature map.

[0049] FIGURE 3 is a block diagram illustrating a deep convolutional network (DCN) 350. The DCN 350 may include multiple distinct types of layers based on connectivity and weight sharing. As shown in FIGURE 3, the DCN 350 includes the convolution blocks 354A, 354B. Each of the convolution blocks 354A, 354B may be configured with a convolution (CONV) layer 356, a normalization (LNorm) layer 358, and a max pooling (MAX POOL) layer 360.

[0050] Although only two of the convolution blocks 354A, 354B are shown, the present disclosure is not so limiting, and instead, any number of the convolution blocks 354A, 354B may be included in the DCN 350 according to design preference.

[0051] The CONV layer 356 may include one or more convolutional filters, which may be applied to the input data to generate a feature map. The LNorm layer 358 may normalize the output of the convolution filters. For example, the LNorm layer 358 may provide whitening or lateral inhibition. The MAX POOL layer 360 may provide down sampling aggregation over space for local invariance and dimensionality reduction.

[0052] The parallel filter banks, for example, of a deep convolutional network may be loaded on a CPU 102 or GPU 104 of an SOC 100 (e.g., FIGURE 1) to achieve high performance and low power consumption. In alternative embodiments, the parallel filter banks may be loaded on the DSP 106 or the ISP 116 of the SOC 100. In addition, the DCN 350 may access other processing blocks that may be present on the SOC 100, such as the sensor processor 114 and navigation module 120, dedicated, respectively, to sensors and navigation.

[0053] The DCN 350 may also include one or more fully connected layers 362 (FC1 and FC2) . The DCN 350 may further include a logistic regression (LR) layer 364. Between each layer 356, 358, 360, 362, 364 of the DCN 350 are weights (not shown) that are to be updated. The output of each of the layers (e.g., 356, 358, 360, 362, 364) may serve as an input of a succeeding one of the layers (e.g., 356, 358, 360, 362, 364) in the DCN 350 to learn hierarchical feature representations from input data 352 (e.g., images, audio, video, sensor data and / or other input data) supplied at the first of the convolution blocks 354A. The output of the DCN 350 is a classification score 366 for the input data 352. The classification score 366 may be a set of probabilities, where each probability is the probability of the input data including a feature from a set of features.

[0054] FIGURE 4 is a block diagram illustrating a software architecture 400 that may modularize artificial intelligence (AI) functions. Using the software architecture 400, applications may be designed that may cause various processing blocks of a system-on-a-chip (SOC) 420 (for example a CPU 422, a DSP 424, a GPU 426 and / or an NPU 428) (which may be similar to the SOC 100 of FIGURE 1) to support a bit-width  compression format for quantization of weights / activations of an AI application 402, according to aspects of the present disclosure. The software architecture 400 may, for example, be included in a computational device, such as a smartphone.

[0055] The AI application 402 may be configured to call functions defined in a user space 404 that may, for example, provide for the detection and recognition of a scene indicative of the location at which the computational device including the software architecture 400 currently operates. The AI application 402 may, for example, configure a microphone and a camera differently depending on whether the recognized scene is an office, a lecture hall, a restaurant, or an outdoor setting such as a lake. The AI application 402 may make a request to compiled program code associated with a library defined in an AI function application programming interface (API) 406. This request may rely on the output of a deep neural network configured to provide an inference response based on video and positioning data, for example.

[0056] The run-time engine 408, which may be compiled code of a runtime framework, may be further accessible to the AI application 402. The AI application 402 may cause the run-time engine 408, for example, to request an inference at a particular time interval or triggered by an event detected by the user interface of the AI application 402. When caused to provide an inference response, the run-time engine 408 may in turn send a signal to an operating system in an operating system (OS) space 410, such as a Kernel 412, running on the SOC 420. In some examples, the Kernel 412 may be a LINUX Kernel. The operating system, in turn, may cause quantization to be performed on the CPU 422, the DSP 424, the GPU 426, the NPU 428, or some combination thereof. The CPU 422 may be accessed directly by the operating system, and other processing blocks may be accessed through a driver, such as a driver 414, 416, or 418 for, respectively, the DSP 424, the GPU 426, or the NPU 428. In the exemplary example, the deep neural network may be configured to run on a combination of processing blocks, such as the CPU 422, the DSP 424, and the GPU 426, or may be run on the NPU 428.

[0057] In practice, quantization is performed for machine learning (ML) models to reduce on-device latency. For example, performing eight-bit weight (W8) eight-bit activation (A8) (W8A8) quantization for an ML model can offer significant benefits in terms of reducing on-device inference latency. Currently, eight-bit weight (W8) 16-bit  activation (A16) (W8A16) quantization is a popular solution for quantization because the activation ranges may change iteration over iteration. In practice, both the weights and activations in deep learning (DL) models exhibit a non-uniform distribution, in which a quantization range is dominated by some outlier (e.g., maximum values in calibration) . Additionally, existing W8A8 / W8A16 quantization incurs significant saturation as well as granularity loss due to conversion between floating-point format and integer format (e.g., eight-bit integer (INT8) ) . The significant saturation as well as granularity loss incurred due to conversion between floating-point format and integer format reduces a signal-to-quantization noise ratio (SQNR) . A low bit-width format for ML quantization by improving floating-point recovery is shown, for example, in FIGURES 5A-5D.

[0058] FIGURES 5A-5D illustrate a low bit-width format compression process for machine learning (ML) quantization, according to various aspects of the present disclosure. FIGURE 5A illustrates a first group 500 of 32-bit floating-point (FP32) tensor samples and a second group 510 of 32-bit floating-point (FP32) tensor samples. In this example, incoming FP32 tensor samples are buffered into groups of L (e.g., four (4) ) samples, which are shown as the first group 500 and the second group 510 of the FP32 tensor samples. According to the low bit-width format compression process illustrated in FIGURES 5A-5D, an offline process initially calculates a scale and offset for conversion between FP32 format, and a 16-bit integer (INT16) format (e.g., a first integer format or an N-bit integer (INTN) format) based on a given calibration dataset.

[0059] FIGURE 5B illustrates conversion of the first group 500 of FP32 tensor samples and the second group 510 of FP32 tensor samples into a first group 520 of INT16 tensor samples and a second group 530 of INT16 tensor samples. FIGURE 5B illustrates an example of tensor samples with a fixed quantization setting, such that tensor samples are initially quantized to unsigned 16 bits. Aspects of the present disclosure recognize that if there are, for example, 1e5 samples in one tensor, a limited number of samples (e.g., 10 samples (0.1%) ) can effectively leverage a range of 16 bits following initial quantization to unsigned 16 bits. As shown in FIGURE 5B, for most of the first group 520 of INT16 tensor samples and the second group 530 of INT16 tensor samples, the effective bits are low bits (e.g., least significant bits (LSBs) ) and the high bits (e.g., most significant bits (MSBs) ) are 0, as further illustrated in FIGURE 5C.

[0060] FIGURE 5C illustrates a calculation of the number of unused bits (K) in the beginning (e.g., MSBs) for each group. In this example, unused bits are highlighted in the first group 520 of INT16 tensor samples and the second group 530 of INT16 tensor samples. Additionally, lost bits 522, 532 are also highlighted. For example, the first group 520 of INT16 tensor samples includes eight unused bits (e.g., K=8) , and the second group 530 of INT16 tensor samples includes one unused bit (e.g., K=1) . In various aspects of the present disclosure, a K-unused bits value is encoded into the compressed bits and determines the number of lost bits 522 from the first group 520 of INT16 tensor samples, and lost bits 532 from the second group 530 of INT16 tensor samples. In these examples, the K-unused bits value represents a least number of K-unused bits for the INT16 tensor samples.

[0061] FIGURE 5D illustrates a completion of a compression process utilizing dynamic grouping and shifting to further compress the bit-width of quantized, unsigned 16 bits to M compressed bits, according to various aspects of the present disclosure. FIGURE 5D illustrates a first group 540 (e.g., a selected tensor group) of eight-bit integer (INT8) compressed bits (e.g., an M-bit integer (INTM) format) and a second group 550 of INT8 compressed bits. In various aspects of the present disclosure, the K-used bits value is converted into L bits (e.g., 2, 3, or 4) and further set as the first bit (e.g., MSB) in the compressed bits. For example, the K-used bits value for the first group 520 of INT16 tensor samples includes eight unused bits (e.g., K=8) , which is represented as a binary value of ‘1000, ’a s highlighted as the first bit (e.g., MSB) in the first group 540 of INT8 compressed bits. Additionally, the K-used bits value for the second group 530 of INT16 tensor samples is one unused bit (e.g., K=1) , which is represented as a binary value of ‘0001, ’a s highlighted in the first bit (e.g., MSB) of the second group 550 of INT8 compressed bits.

[0062] In various aspects of the present disclosure, the K-unused bits value determines the lost bits 522 from the first group 520 of INT16 tensor samples and the lost bits 532 from the second group 530 of INT16 tensor samples shown in FIGURE 5C. These aspects of the present disclosure select the bits in [K: K+M-1] from the first group 520 of INT16 tensor samples and the second group 530 of INT16 tensor samples that are appended to the first bit using a shifting process. For example, the bits in [8: 15] (e.g., K=8 and M=8) of the first group 520 of INT16 tensor samples are appended to  the first bit in the first group 540 of the INT8 compressed bits. Similarly, the bits in [1: 8] (e.g., K=1 and M=8) of the second group 530 of INT16 tensor samples are appended to the first bit in the second group 550 of the INT8 compressed bits.

[0063] FIGURES 6A-6C illustrate a low bit-width format decompression process for machine learning (ML) quantization, according to various aspects of the present disclosure. FIGURE 6A illustrates the first group 540 of the eight-bit integer (INT8) compressed bits and the second group 550 of the INT8 compressed bits shown in FIGURE 5D. In this example, incoming INT8 compressed tensor samples are buffered into groups of L (e.g., 4) samples, which are shown as the first group 540 and the second group 550 of the INT8 compressed bits. According to the low bit-width format decompression process illustrated in FIGURES 6A-6C, given an eight-bit quantization, an offline scale and offset for conversion between 32-bit floating-point (FP32) format and a 16-bit integer (INT16) format decompression process is performed to restore the FP32 tensor samples.

[0064] FIGURE 6B illustrates decoding of the number of unused bits (K) performed according to the first bit (e.g., most significant bit (MSB) ) for the first group 540 and the second group 550 of the INT8 compressed bits. Once determined, the first bit in the first group 540 and the second group 550 of the INT8 compressed bits is removed and the remaining bits are shifted K-times (e.g., adding to K-zeros from MSBs) to initially form a first group 600 of INT16 tensor samples and a second group 630 of INT16 tensor samples. Additionally, padding 602 / 632 (e.g., the symbol $) is added to the first group 600 and the second group 630 of INT16 tensor samples. For example, the first group 600 of INT16 tensor samples includes a padding bit 602, and the second group 630 of INT16 tensor samples includes eight padding bits. In various aspects of the present disclosure, the padding 602 / 632 is set to a predetermined value (e.g., $=0, $=1, etc. ) .

[0065] FIGURE 6C illustrates restoration of FP32 tensor samples, according to various aspects of the present disclosure. According to the low bit-width format decompression process illustrated in FIGURES 6A-6C, given an eight-bit quantization and offline scale, and offset for conversion between FP32 format and an INT16 format decompression process is performed to restore a first group 650 and a second group 660 of FP32 tensor samples. The compression and decompression process shown in FIGURES 5A-5D and 6A-6C does not increase an offline calibration process, memory  resources, or computation cost. Additionally, this compression and decompression process exhibits improved signal-to-quantization noise ratio (SQNR) accuracy relative to other INT8 / INT4 bit-width compression formats.

[0066] FIGURES 7A-7D illustrate a low bit-width format compression / decompression process for machine learning (ML) quantization, according to various aspects of the present disclosure. This example assumes one tensor (e.g., weight, 1x4x16, 64 samples) is initialized as 16 bit-width, with the following quantization settings: (1) bit width: 16; (2) offset: -653; and (3) scale: 0.00022948332480154932.

[0067] FIGURE 7A illustrates 16-bit integer (INT16) tensor samples generated by converting from 32-bit floating-point (FP32) tensor samples. In this example, incoming INT16 tensor samples are buffered into groups of L (e.g., 3) samples, which are shown as a first group 700A, a second group 700B, a third group 700C, and a fourth group 700D of INT16 tensor samples. According to the low bit-width format compression / decompression process illustrated in FIGURES 7A-7D, an offline process initially calculates a scale and offset for conversion between FP32 format, and an INT16 format based on a given calibration dataset.

[0068] FIGURE 7B illustrates a calculation of the number of unused bits (K) in the beginning (e.g., most significant bits (MSBs) ) of highlighted INT16 tensor samples 720. In this example, K-unused bits are highlighted for a first group 720A, a second group 720B, a third group 720C, and a fourth group 720D of highlighted INT16 tensor samples 720. Additionally, lost bits are also highlighted. For example, the first group 720A includes seven unused bits (e.g., K=7 or binary ‘111’ ) , the second group 720B includes one unused bit (e.g., K=1 or binary ‘001’ ) , the third group 720C includes five unused bits (e.g., K=5 or binary ‘101’ ) , and the fourth group 720D includes seven unused bits (e.g., K=7 or binary ‘111’ ) . In various aspects of the present disclosure, a K-unused bits value is encoded into the compressed bits and determines the number of lost bits from INT16 tensor samples, as shown in FIGURE 7C.

[0069] FIGURE 7C illustrates a completion of a compression process utilizing dynamic grouping and shifting to further compress the bit-width of quantized, unsigned 16 bits of FIGURE 7B to M compressed bits, according to various aspects of the present  disclosure. FIGURE 7C illustrates a first group 730A, a second group 730B, a third group 730C, and a fourth group 730D of eight-bit integer (INT8) compressed bits 730. In various aspects of the present disclosure, the K-used bits value is converted into Lbits (e.g., 2, 3, or 4) and set as the first bit (e.g., MSB) in the INT8 compressed bits 730. For example, the first group 730A includes seven unused bits (e.g., K=7) such that the binary ‘111’ is set as the first bit of the first group 730A of the INT8 compressed bits 730. Similarly, the fourth group 730D includes seven unused bits (e.g., K=7) , such that the binary ‘111’ is set as the first bit of the fourth group 730D of the INT8 compressed bits 730. The second group 730B includes one unused bit (e.g., K=1) , such that the binary ‘001’ is set as the first bit of the second group 730B of the INT8 compressed bits 730. Additionally, the third group 730C includes five unused bits (e.g., K=5) , such that the binary ‘101’ is set as the third bit of the third group 730C of the INT8 compressed bits 730.

[0070] In various aspects of the present disclosure, the K-unused bits value determines the lost bits from the first group 720A, the second group 720B, the third group 720C, and the fourth group 720D of INT16 tensor samples 720 shown in FIGURE 7B. These aspects of the present disclosure select the bits in [K: K+M-1] from the first group 720A (e.g., [7: 14] ) , the second group 720B (e.g., [1: 8] ) , the third group 720C (e.g., [5: 12] ) , and the fourth group 720D (e.g., [7: 14] ) of the INT16 tensor samples 720 shown in FIGURE 7B that are appended to the first bit using a shifting process to form a remaining portion of the INT16 tensor samples 720.

[0071] For example, the bits in [7: 14] of the first group 720A of INT16 tensor samples 720 are appended to the first bit in the first group 730A of the INT8 compressed bits 730. Similarly, the bits in [1: 8] of the second group 720B of INT16 tensor samples 720 are appended to the first bit in the second group 730B of the INT8 compressed bits 730. Additionally, the bits in [5: 12] of the third group 720C of INT16 tensor samples 720 are appended to the first bit in the third group 730C of the INT8 compressed bits 730. Finally, the bits in [7: 14] of the fourth group 720D of INT16 tensor samples 720 are appended to the first bit in the fourth group 730D of the INT8 compressed bits 730.

[0072] FIGURE 7D illustrates restoration of INT16 tensor samples 750, according to various aspects of the present disclosure. As shown in FIGURE 7D, the lost bits  shown in FIGURE 7B are replaced with a ‘0’ bit in a first group 750A, a second group 750B, a third group 750C, and a fourth group 750D of the INT16 tensor samples 750. Additionally, this compression and decompression process exhibits improved signal-to-quantization noise ratio (SQNR) accuracy relative to other INT8 / INT4 bit-width compression formats.

[0073] FIGURES 8A-8D illustrate a low bit-width format compression / decompression process for machine learning (ML) quantization, according to various aspects of the present disclosure. FIGURE 8A illustrates 16-bit integer (INT16) tensor samples generated by converting from 32-bit floating-point (FP32) tensor samples. In this example, incoming INT16 tensor samples are buffered into groups of L (e.g., 4) samples, which are shown as a first group 800A, a second group 800B, and a third group 800C of INT16 tensor samples 800. According to the low bit-width format compression / decompression process illustrated in FIGURES 8A-8D, an offline process initially calculates a scale and offset for conversion between FP32 format, and an INT16 format based on a given calibration dataset.

[0074] FIGURE 8B illustrates a calculation of the number of unused bits (K) in the beginning (e.g., most significant bits (MSBs) ) of highlighted INT16 tensor samples 820. In this example, K-unused bits are highlighted for a first group 820A, a second group 820B, and a third group 820C of the highlighted INT16 tensor samples 820. Additionally, lost bits are also highlighted. For example, the first group 820A includes eight unused bits (e.g., K=8 or binary ‘1000’ ) , the second group 820B includes one unused bit (e.g., K=1 or binary ‘0001’ ) , and the third group 820C includes 13 unused bits (e.g., K=13 or binary ‘1101’ ) . In various aspects of the present disclosure, a K-unused bits value is encoded into corresponding compressed bits and determines the number of lost bits from the INT16 tensor samples, as shown in FIGURE 8C.

[0075] FIGURE 8C illustrates a completion of a compression process utilizing dynamic grouping and shifting to further compress the bit-width of quantized, unsigned 16 bits of FIGURE 8B to M compressed bits, according to various aspects of the present disclosure. FIGURE 8C illustrates a first group 830A, a second group 830B, and a third group 830C of four-bit integer (INT4) format compressed bits 830. In various aspects of the present disclosure, the K-used bits value is converted into L bits (e.g., 2, 3, or 4) and set as the first bit (e.g., MSB) in the INT4 compressed bits 830. For example, the  first group 830A includes eight unused bits (e.g., K=7) , such that the binary ‘1000’ is set as the first bit of the first group 830A of the INT4 compressed bits 830. The second group 830B includes one unused bit (e.g., K=1) , such that the binary ‘0001’ is set as the first bit of the second group 830B of the INT4 compressed bits 830. Additionally, the third group 830C includes 13 unused bits (e.g., K=13) , such that the binary ‘1101’ is set as the first bit of the third group 830C of the INT4 compressed bits 830.

[0076] In various aspects of the present disclosure, the K-unused bits value determines the lost bits from the first group 820A, the second group 820B, and the third group 820C of the highlighted INT16 tensor samples 820 shown in FIGURE 8B. These aspects of the present disclosure select the bits in [K: K+M-1] from the first group 820A (e.g., [8: 10] ) , the second group 820B (e.g., [1: 3] ) , and the third group 820C (e.g., [13: 15] ) of the highlighted INT16 tensor samples 820 shown in FIGURE 8B that are appended to the first bit using a shifting process.

[0077] For example, the bits in [8: 10] of the first group 820A of the highlighted INT16 tensor samples 820 are appended to the first bit in the first group 830A of the INT4 compressed bits 830. Similarly, the bits in [1: 3] of the second group 820B of the highlighted INT16 tensor samples 820 are appended to the first bit in the second group 830B of the INT4 compressed bits 830. Additionally, the bits in [13: 15] of the third group 820C of the highlighted INT16 tensor samples 820 are appended to the first bit in the third group 830D of the INT4 compressed bits 830.

[0078] FIGURE 8D illustrates restoration of INT16 tensor samples 850, according to various aspects of the present disclosure. As shown in FIGURE 8D, the lost bits shown in FIGURE 8B are replaced with a half bit representation. According to various aspects of the present disclosure, a half bit representation means a ‘1’ is used as a first bit and a ‘0’ is used as the remaining bits in a first group 850A and a second group 850B of the INT16 tensor samples 850. In this example, a third group 850C of the INT16 tensor samples 850 does not include any lost bits so the padding is limited to ‘0’ bits. Beneficially, this compression and decompression process exhibits improved signal-to-quantization noise ratio (SQNR) accuracy relative to other INT8 / INT4 bit-width compression formats.

[0079] FIGURE 9 illustrates optimizations of the low bit-width format compression / decompression process for machine learning (ML) quantization, according to various aspects of the present disclosure. For example, a bit of the low bit-width format 900 may represent signed and unsigned bits (e.g., one bit is used to indicate ±) . FIGURE 9 illustrates the low bit-width format 900 (e.g., eight-bit integer (INT8) ) , in which a most significant bit (MSB) bit 910 of a first group 900A, a second group 900B, a third group 900C, and a fourth group 900D encodes the noted K-unused bit values. Additionally, a second bit 920 (e.g., a second MSB) of the first group 900A, the second group 900B, the third group 900C, and the fourth group 900D of the low bit-width format 900 indicates a sign value (e.g., ±) , and the remaining bits indicate the quantized values. Previous examples presume a 16-bit integer (INT16) format for the initial quantization from 32-bit floating-point (FP32) format. In practice, an initial quantization bit-width may be INT16, INT8, INT6, INT4, or other like integer format for the initial quantization from FP32 format.

[0080] FIGURES 10A-10E illustrate a low bit-width format compression / decompression process for machine learning (ML) quantization, according to various aspects of the present disclosure. FIGURE 10A illustrates 16-bit integer (INT16) tensor samples generated by converting from FP32 tensor samples. In this example, incoming INT16 tensor samples are buffered into groups of L (e.g., 3) samples, which are shown as a first group 1000A and a second group 1000B of INT16 tensor samples 1000.

[0081] FIGURE 10B illustrates a completion of a compression process utilizing dynamic grouping and shifting to further compress the bit-width of quantized, unsigned 16 bits of FIGURE 10A to M compressed bits, according to various aspects of the present disclosure. FIGURE 10B illustrates a first group 1010A and a second group 1010B of eight-bit integer (INT8) compressed bits 1010, in which a K-used bits value is converted into L bits (e.g., 3 bits) and set as the first bit (e.g., MSB) in the INT8 compressed bits 1010. For example, the first group 1010A includes one unused bit (e.g., K=1) , such that the binary ‘001’ is set as the first bit of the first group 1010A of the INT8 compressed bits 1010. Additionally, the second group 1010B includes 14 unused bits (e.g., K=14) , such that the binary ‘111’ is set as the first bit of the second group 1010B of the INT8 compressed bits 1010. This example selects the bits  in [K: K+M-1] from the first group 1010A (e.g., [1: 8] ) and the second group 1010B (e.g., [7: 14] ) of the INT16 tensor samples 1000 shown in FIGURE 10A that are appended to the first bit using a shifting process.

[0082] FIGURES 10C-10E illustrate variations for restoration of the INT16 tensor samples 1000 of FIGURE 10A, according to various aspects of the present disclosure. In the decompression procedure shown in FIGURES 10C-10E, a padding value ‘$’ is applied to restore an initial bit-width of the INT16 tensor samples 1000 of FIGURE 10A.

[0083] FIGURE 10C illustrates a first option, in which a padding value ‘$’ is either all ‘0’ or all ‘1’ . In this example, ‘0’ is used as the padding value to form a first group 1030A and a second group 1030B of restored INT16 tensor samples 1030. FIGURE 10D illustrates a second option, in which a pad ‘half’ is used as the padding value, which means padding using a value of ‘1000. . . . ’ In this example, ‘1000. . . ’ is used as the padding to form a first group 1050A and a second group 1050B of restored INT16 tensor samples 1050. FIGURE 10E illustrates a third option, in which pad ‘small’ is used as the padding value, which means to pad using a predetermined bit pattern (e.g., ‘…0001’ or ‘. . . 0011’ ) . In this example, ‘. . . 0011’ is used as the padding to form a first group 1070A and a second group 1070B of restored INT16 tensor samples 1070. The ‘small’ padding patten is based on the real distribution and is closest to the INT16 tensor samples 1000 of FIGURE 10A.

[0084] FIGURES 11A-11E illustrates optimizations of the low bit-width format compression / decompression process for ML quantization, according to various aspects of the present disclosure. FIGURE 11A illustrates 16-bit integer (INT16) tensor samples generated by converting from FP32 tensor samples. In this example, incoming INT16 tensor samples are buffered into groups of L (e.g., 5) samples, which are shown as a first group 1100A and a second group 1100B of INT16 tensor samples 1100.

[0085] FIGURE 11B illustrates a low bit-width format 1110 (e.g., INT8) , in which K-unused bit values (e.g., ‘111’ ) of a first group 1110A and K-unused bit values (e.g., ‘111’ ) of a second group 1110B are stored in a table. FIGURE 11C illustrates a low bit-width format 1120 (e.g., eight-bit integer (INT8) ) of a tensor (e.g., 100*100) . As shown in FIGURE 11D, a separate table 1130 stores the K-unused bit values (e.g., to indicate  the shifting K from the number of ‘0’ bits) . In this example, the K-unused bit values are stored using a three-bit diagonal matrix 1140 in the separate table (e.g., a look-up table) . Storing of the K-unused bit values in the separate table 1130 provides an additional MSB for representing the values of the low bit-width format 1110 of FIGURE 11B. Utilizing the separate table 1130 involves additional memory cost; however, the cost is minimal because one group of the low bit-width format 1100 relies on a small number (e.g., 2 or 3 or 4) of bits to indicate a shift value. Additionally, such bits are not constrained to the group size, and the shift operation can be implemented in the tensor level, directly leveraging the separate table 1130 to restore an INT16 tensor 1150, as shown in FIGURE 11E.

[0086] Various aspects of the present disclosure are directed to a low bit-width format for machine learning (ML) quantization. In various aspects of the present disclosure, a processor-implemented method for compression in ML quantization compresses the bit-width in ML quantization through dynamic grouping and shifting. Beneficially, this dynamic grouping and shifting adapts the noted non-uniform distribution of weights and activations in deep learning (DL) models, while maintaining accuracy for both small and large values. For example, a proposed low bit-width format for DL model quantization achieves a gain in the signal-to-quantization noise ratio (SQNR) in the range of 7%to 110%, compared to the conventional solutions. Additionally, hardware implementation of the proposed low bit-width format for DL model quantization is straightforward.

[0087] According to various aspects of the present disclosure a compression process can be used for the model weights and activation in DL / ML quantization. In practice, the compression process shows significant gains in a longtail distribution. According to various aspects of the present disclosure, a separate parameter is defined in the DL / ML model to indicate the layer or weight / activation for which the compression format is configured. A process for compression in machine learning quantization is described, for example, in FIGURE 12.

[0088] FIGURE 12 is a flow diagram illustrating an example processor-implemented method 1200 for bit-width compression in machine learning quantization, in accordance with various aspects of the present disclosure. The processor-implemented method 1200 begins a block 1202, in which received tensor samples are  buffered into a plurality of tensor sample groups, each including L tensor samples. At block 1204, the received tensor samples of the plurality of tensor sample groups are converted from floating-point format to a first integer format. For example, FIGURE 5A illustrates a first group 500 of 32-bit floating-point (FP32) tensor samples and a second group 510 of 32-bit floating-point (FP32) tensor samples. In this example, incoming FP32 tensor samples are buffered into groups of L (e.g., four (4) ) samples, which are shown as the first group 500 and the second group 510 of the FP32 tensor samples. According to the low bit-width format compression process illustrated in FIGURES 5A-5D, an offline process initially calculates a scale and offset for conversion between FP32 format, and a 16-bit integer (INT16) format (e.g., a first integer format or an N-bit integer (INTN) format) based on a given calibration dataset.

[0089] At block 1206, a first bit of a group of M-bit compressed tensors corresponding to a selected tensor group is assigned according to a least number of K-unused bits in the received tensor samples of the selected tensor group. For example, as shown in FIGURE 5D, the K-used bits value is converted into L bits (e.g., 2, 3, or 4) and further set as the first bit (e.g., MSB) in the compressed bits. For example, the K-used bits value for the first group 520 of INT16 tensor samples includes eight unused bits (e.g., K=8) , which is represented as a binary value of ‘1000, ’ as highlighted as the first bit (e.g., MSB) in the first group 540 of INT8 compressed bits. Additionally, the K-used bits value for the second group 530 of INT16 tensor samples is one unused bit (e.g., K=1) , which is represented as a binary value of ‘0001, ’ as highlighted in the first bit (e.g., MSB) of the second group 550 of INT8 compressed bits.

[0090] At block 1208, shift each of the received tensor samples of the selected tensor group according to the number of K-unused bits to form a remaining portion of the M-bit compressed tensors in a second integer format. For example, FIGURE 8C illustrates a completion of a compression process utilizing dynamic grouping and shifting to further compress the bit-width of quantized, unsigned 16 bits of FIGURE 8B to M compressed bits, according to various aspects of the present disclosure. FIGURE 8C illustrates a first group 830A, a second group 830B, and a third group 830C of four-bit integer (INT4) format compressed bits 830. In various aspects of the present disclosure, the K-used bits value is converted into L bits (e.g., 2, 3, or 4) and set as the first bit (e.g., MSB) in the INT4 compressed bits 830.

[0091] Implementation examples are described in the following numbered clauses:

[0092] 1. A processor-implemented method for bit-width compression in machine learning quantization, comprising:

[0093] buffering received tensor samples into a plurality of tensor sample groups, each including L tensor samples;

[0094] converting the received tensor samples of the plurality of tensor sample groups from floating-point format to a first integer format;

[0095] assigning a first bit of a group of M-bit compressed tensors corresponding to a selected tensor group according to a least number of K-unused bits in the received tensor samples of the selected tensor group; and

[0096] shifting each of the received tensor samples of the selected tensor group according to the number of K-unused bits to form a remaining portion of the M-bit compressed tensors in a second integer format.

[0097] 2. The processor-implemented method of clause 1, in which the first integer format comprises an N-bit integer (INTN) format and the second integer format comprises an M-bit integer (INTM) format, in which N is greater than M.

[0098] 3. The processor-implemented method of clause 2, in which N is greater than or equal to 32 and M is greater than 0.

[0099] 4. The processor-implemented method of any of clauses 1-3, in which the first bit comprises a most significant bit (MSB) .

[0100] 5. The processor-implemented method of any of clauses 1-4, in which shifting comprises adding at least one padding value to least significant bits (LSBs) of the received tensor samples.

[0101] 6. The processor-implemented method of any of clauses 1-5, further comprising storing the number of K-unused bits in a look-up table.

[0102] 7. The processor-implemented method of clause 1, further comprising storing a sign value in a second MSB of the group of compressed tensors.

[0103] 8. The processor-implemented method of clause 1, further comprising repeating the assigning and shifting for each of the plurality of tensor sample groups.

[0104] 9. The processor-implemented method of clause 1, in which the remaining portion of the M-bit compressed tensors comprise a padding value.

[0105] 10. The processor-implemented method of clause 9, in which the padding value comprises a plurality of zero-bit values, a plurality of one-bit values, or a predetermined bit pattern.

[0106] 11. A processor-implemented method for bit-width compression in machine learning quantization, comprising:

[0107] buffering received M-bit compressed tensor samples into groups of L compressed tensor samples in an M-bit integer (INTM) format;

[0108] decoding a first bit of a selected group of L compressed tensor samples to determine a K-unused bits value;

[0109] shifting each of the received M-bit compressed tensor samples according to the K-unused bits value after removing the first bit of the group of L compressed tensor samples to form most significant bits (MSBs) of a group of L uncompressed tensor samples; and

[0110] adding a padding bit to the group of L uncompressed tensor samples to form a remaining portion of the group of L uncompressed tensor samples in an N-bit integer (INTN) format, in which N is greater than M.

[0111] 12. The processor-implemented method of clause 11, further comprising converting the group of L uncompressed tensor samples from an integer format to floating-point format.

[0112] 13. The processor-implemented method of clause 11, in which N is greater than or equal to 32 and M is greater than 0.

[0113] 14. The processor-implemented method of clause 11, further comprising determining the number of K-unused bits from a look-up table.

[0114] 15. The processor-implemented method of any of clauses 11-14, further comprising adding a sign value in a second most significant bit (MSB) of the group of compressed tensors.

[0115] 16. An apparatus, comprising:

[0116] at least one memory; and

[0117] at least one processor coupled to the at least one memory, the at least one processor configured to:

[0118] buffer received tensor samples into a plurality of tensor sample groups, each including L tensor samples;

[0119] convert the received tensor samples of the plurality of tensor sample groups from floating-point format to a first integer format;

[0120] assign a first bit of a group of M-bit compressed tensors corresponding to a selected tensor group according to a least number of K-unused bits in the received tensor samples of the selected tensor group; and

[0121] shift each of the received tensor samples of the selected tensor group according to the number of K-unused bits to form a remaining portion of the M-bit compressed tensors in a second integer format.

[0122] 17. The apparatus of clause 16, in which the first integer format comprises an N-bit integer (INTN) format and the second integer format comprises an M-bit integer (INTM) format, in which N is greater than M.

[0123] 18. The apparatus of clause 17, in which N is greater than or equal to 32 and M is greater than 0.

[0124] 19. The apparatus of clause 16, in which to shift each of the received tensor samples the processor is further to add at least one padding value to least significant bits (LSBs) of the received tensor samples.

[0125] 20. The apparatus of clause 16, in which the processor is further to store the number of K-unused bits in a look-up table.

[0126] The various operations of methods described above may be performed by any suitable means capable of performing the corresponding functions. The means may include various hardware and / or software component (s) and / or module (s) , including, but not limited to, a circuit, an application specific integrated circuit (ASIC) , or processor. Where there are operations illustrated in the figures, those operations may have corresponding counterpart means-plus-function components with similar numbering.

[0127] As used, the term “determining” encompasses a wide variety of actions. For example, “determining” may include calculating, computing, processing, deriving, investigating, looking up (e.g., looking up in a table, a database, or another data structure) , ascertaining and the like. Additionally, “determining” may include receiving (e.g., receiving information) , accessing (e.g., accessing data in a memory) and the like. Furthermore, “determining” may include resolving, selecting, choosing, establishing, and the like.

[0128] As used, a phrase referring to “at least one of” a list of items refers to any combination of those items, including single members. As an example, “at least one of: a, b, or c” is intended to cover: a, b, c, a-b, a-c, b-c, and a-b-c.

[0129] The various illustrative logical blocks, modules and circuits described in connection with the present disclosure may be implemented or performed with a general-purpose processor, a digital signal processor (DSP) , an application specific integrated circuit (ASIC) , a field programmable gate array signal (FPGA) or other programmable logic device (PLD) , discrete gate or transistor logic, discrete hardware components or any combination thereof designed to perform the functions described. A general-purpose processor may be a microprocessor, but in the alternative, the processor may be any commercially available processor, controller, microcontroller, or state machine. A processor may also be implemented as a combination of computing devices, e.g., a combination of a DSP and a microprocessor, a plurality of microprocessors, one or more microprocessors in conjunction with a DSP core, or any other such configuration.

[0130] The steps of a method or algorithm described in connection with the present disclosure may be embodied directly in hardware, in a software module executed by a  processor, or in a combination of the two. A software module may reside in any form of storage medium that is known in the art. Some examples of storage media that may be used include random access memory (RAM) , read only memory (ROM) , flash memory, erasable programmable read-only memory (EPROM) , electrically erasable programmable read-only memory (EEPROM) , registers, a hard disk, a removable disk, a CD-ROM and so forth. A software module may comprise a single instruction, or many instructions, and may be distributed over several different code segments, among different programs, and across multiple storage media. A storage medium may be coupled to a processor such that the processor can read information from, and write information to, the storage medium. In the alternative, the storage medium may be integral to the processor.

[0131] The methods disclosed comprise one or more steps or actions for achieving the described method. The method steps and / or actions may be interchanged with one another without departing from the scope of the claims. In other words, unless a specific order of steps or actions is specified, the order and / or use of specific steps and / or actions may be modified without departing from the scope of the claims.

[0132] The functions described may be implemented in hardware, software, firmware, or any combination thereof. If implemented in hardware, an example hardware configuration may comprise a processing system in a device. The processing system may be implemented with a bus architecture. The bus may include any number of interconnecting buses and bridges depending on the specific application of the processing system and the overall design constraints. The bus may link together various circuits including a processor, machine-readable media, and a bus interface. The bus interface may be used to connect a network adapter, among other things, to the processing system via the bus. The network adapter may be used to implement signal processing functions. For certain aspects, a user interface (e.g., keypad, display, mouse, joystick, etc. ) may also be connected to the bus. The bus may also link various other circuits such as timing sources, peripherals, voltage regulators, power management circuits, and the like, which are well known in the art, and therefore, will not be described any further.

[0133] The processor may be responsible for managing the bus and general processing, including the execution of software stored on the machine-readable media.  The processor may be implemented with one or more general-purpose and / or special-purpose processors. Examples include microprocessors, microcontrollers, DSP processors, and other circuitry that can execute software. Software shall be construed broadly to mean instructions, data, or any combination thereof, whether referred to as software, firmware, middleware, microcode, hardware description language, or otherwise. Machine-readable media may include, by way of example, random access memory (RAM) , flash memory, read only memory (ROM) , programmable read-only memory (PROM) , erasable programmable read-only memory (EPROM) , electrically erasable programmable Read-only memory (EEPROM) , registers, magnetic disks, optical disks, hard drives, or any other suitable storage medium, or any combination thereof. The machine-readable media may be embodied in a computer-program product. The computer-program product may comprise packaging materials.

[0134] In a hardware implementation, the machine-readable media may be part of the processing system separate from the processor. However, as those skilled in the art will readily appreciate, the machine-readable media, or any portion thereof, may be external to the processing system. By way of example, the machine-readable media may include a transmission line, a carrier wave modulated by data, and / or a computer product separate from the device, all which may be accessed by the processor through the bus interface. Alternatively, or in addition, the machine-readable media, or any portion thereof, may be integrated into the processor, such with cache and / or general register files. Although the various components discussed may be described as having a specific location, such as a local component, they may also be configured in numerous ways, such as certain components being configured as part of a distributed computing system.

[0135] The processing system may be configured as a general-purpose processing system with one or more microprocessors providing the processor functionality and external memory providing at least a portion of the machine-readable media, all linked together with other supporting circuitry through an external bus architecture. Alternatively, the processing system may comprise one or more neuromorphic processors for implementing the neuron models and models of neural systems described. As another alternative, the processing system may be implemented with an application specific integrated circuit (ASIC) with the processor, the bus interface, the  user interface, supporting circuitry, and at least a portion of the machine-readable media integrated into a single chip, or with one or more field programmable gate arrays (FPGAs) , programmable logic devices (PLDs) , controllers, state machines, gated logic, discrete hardware components, or any other suitable circuitry, or any combination of circuits that can perform the various functionality described throughout this disclosure. Those skilled in the art will recognize how best to implement the described functionality for the processing system depending on the application and the overall design constraints imposed on the overall system.

[0136] The machine-readable media may comprise several software modules. The software modules include instructions that, when executed by the processor, cause the processing system to perform various functions. The software modules may include a transmission module and a receiving module. Each software module may reside in a single storage device or be distributed across multiple storage devices. By way of example, a software module may be loaded into RAM from a hard drive when a triggering event occurs. During execution of the software module, the processor may load some of the instructions into cache to increase access speed. One or more cache lines may then be loaded into a general register file for execution by the processor. When referring to the functionality of a software module below, it will be understood that such functionality is implemented by the processor when executing instructions from that software module. Furthermore, it should be appreciated that aspects of the present disclosure result in improvements to the functioning of the processor, computer, machine, or other system implementing such aspects.

[0137] If implemented in software, the functions may be stored or transmitted over as one or more instructions or code on a computer-readable medium. Computer-readable media include both computer storage media and communication media including any medium that facilitates transfer of a computer program from one place to another. A storage medium may be any available medium that can be accessed by a computer. By way of example, and not limitation, such computer-readable media can comprise RAM, ROM, EEPROM, CD-ROM or other optical disk storage, magnetic disk storage or other magnetic storage devices, or any other medium that can be used to carry or store desired program code in the form of instructions or data structures and that can be accessed by a computer. Additionally, any connection is properly termed a  computer-readable medium. For example, if the software is transmitted from a website, server, or other remote source using a coaxial cable, fiber optic cable, twisted pair, digital subscriber line (DSL) , or wireless technologies such as infrared (IR) , radio, and microwave, then the coaxial cable, fiber optic cable, twisted pair, DSL, or wireless technologies such as infrared, radio, and microwave are included in the definition of medium. Disk and disc, as used, include compact disc (CD) , laser disc, optical disc, digital versatile disc (DVD) , floppy disk, and  disc where disks usually reproduce data magnetically, while discs reproduce data optically with lasers. Thus, in some aspects, computer-readable media may comprise non-transitory computer-readable media (e.g., tangible media) . In addition, for other aspects computer-readable media may comprise transitory computer-readable media (e.g., a signal) . Combinations of the above should also be included within the scope of computer-readable media.

[0138] Thus, certain aspects may comprise a computer program product for performing the operations presented. For example, such a computer program product may comprise a computer-readable medium having instructions stored (and / or encoded) thereon, the instructions being executable by one or more processors to perform the operations described. For certain aspects, the computer program product may include packaging material.

[0139] Further, it should be appreciated that modules and / or other appropriate means for performing the methods and techniques described can be downloaded and / or otherwise obtained by a user terminal and / or base station as applicable. For example, such a device can be coupled to a server to facilitate the transfer of means for performing the methods described. Alternatively, various methods described can be provided via storage means (e.g., RAM, ROM, a physical storage medium such as a compact disc (CD) or floppy disk, etc. ) , such that a user terminal and / or base station can obtain the various methods upon coupling or providing the storage means to the device. Moreover, any other suitable technique for providing the methods and techniques described to a device can be utilized.

[0140] It is to be understood that the claims are not limited to the precise configuration and components illustrated above. Various modifications, changes, and variations may be made in the arrangement, operation, and details of the methods and apparatus described above without departing from the scope of the claims.

Claims

1.A processor-implemented method for bit-width compression in machine learning quantization, comprising:buffering received tensor samples into a plurality of tensor sample groups, each including L tensor samples;converting the received tensor samples of the plurality of tensor sample groups from floating-point format to a first integer format;assigning a first bit of a group of M-bit compressed tensors corresponding to a selected tensor group according to a least number of K-unused bits in the received tensor samples of the selected tensor group; andshifting each of the received tensor samples of the selected tensor group according to the number of K-unused bits to form a remaining portion of the M-bit compressed tensors in a second integer format.2.The processor-implemented method of claim 1, in which the first integer format comprises an N-bit integer (INTN) format and the second integer format comprises an M-bit integer (INTM) format, in which N is greater than M.3.The processor-implemented method of claim 2, in which N is greater than or equal to 32 and M is greater than 0.4.The processor-implemented method of claim 1, in which the first bit comprises a most significant bit (MSB) .5.The processor-implemented method of claim 1, in which shifting comprises adding at least one padding value to least significant bits (LSBs) of the received tensor samples.6.The processor-implemented method of claim 1, further comprising storing the number of K-unused bits in a look-up table.7.The processor-implemented method of claim 1, further comprising storing a sign value in a second MSB of the group of compressed tensors.8.The processor-implemented method of claim 1, further comprising repeating the assigning and shifting for each of the plurality of tensor sample groups.9.The processor-implemented method of claim 1, in which the remaining portion of the M-bit compressed tensors comprise a padding value.10.The processor-implemented method of claim 9, in which the padding value comprises a plurality of zero-bit values, a plurality of one-bit values, or a predetermined bit pattern.11.A processor-implemented method for bit-width compression in machine learning quantization, comprising:buffering received M-bit compressed tensor samples into groups of L compressed tensor samples in an M-bit integer (INTM) format;decoding a first bit of a selected group of L compressed tensor samples to determine a K-unused bits value;shifting each of the received M-bit compressed tensor samples according to the K-unused bits value after removing the first bit of the group of L compressed tensor samples to form most significant bits (MSBs) of a group of L uncompressed tensor samples; andadding a padding bit to the group of L uncompressed tensor samples to form a remaining portion of the group of L uncompressed tensor samples in an N-bit integer (INTN) format, in which N is greater than M.12.The processor-implemented method of claim 11, further comprising converting the group of L uncompressed tensor samples from an integer format to floating-point format.13.The processor-implemented method of claim 11, in which N is greater than or equal to 32 and M is greater than 0.14.The processor-implemented method of claim 11, further comprising determining the number of K-unused bits from a look-up table.15.The processor-implemented method of claim 1, further comprising adding a sign value in a second most significant bit (MSB) of the group of compressed tensors.16.An apparatus, comprising:at least one memory; andat least one processor coupled to the at least one memory, the at least one processor configured to:buffer received tensor samples into a plurality of tensor sample groups, each including L tensor samples;convert the received tensor samples of the plurality of tensor sample groups from floating-point format to a first integer format;assign a first bit of a group of M-bit compressed tensors corresponding to a selected tensor group according to a least number of K-unused bits in the received tensor samples of the selected tensor group; andshift each of the received tensor samples of the selected tensor group according to the number of K-unused bits to form a remaining portion of the M-bit compressed tensors in a second integer format.17.The apparatus of claim 16, in which the first integer format comprises an N-bit integer (INTN) format and the second integer format comprises an M-bit integer (INTM) format, in which N is greater than M.18.The apparatus of claim 17, in which N is greater than or equal to 32 and M is greater than 0.19.The apparatus of claim 16, in which to shift each of the received tensor samples the processor is further to add at least one padding value to least significant bits (LSBs) of the received tensor samples.20.The apparatus of claim 16, in which the processor is further to store the number of K-unused bits in a look-up table.

Images