Array substrate and display apparatus

Abstract

An array substrate includes a first base substrate; a first conductive layer on the first base substrate, the first conductive layer including a plurality of data lines; a buffer layer on a side of the first conductive layer away from the first base substrate; a semiconductor material layer on a side of the buffer layer away from the first base substrate, wherein the semiconductor material layer includes an active layer of a transistor; a gate insulating layer on a side of the semiconductor material layer away from the first base substrate; and a second conductive layer on a side of the gate insulating layer away from the first base substrate, wherein the second conductive layer includes at least a portion of a source electrode of the transistor, at least a portion of a drain electrode of the transistor, and at least a portion of a gate electrode of the transistor.

Description

ARRAY SUBSTRATE AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to an array substrate, a display apparatus, and a method of fabricating an array substrate.BACKGROUND

[0002] In the rapidly evolving field of thin-film transistor technology, advancements in material science and fabrication processes are crucial for enhancing device performance and functionality. Thin film transistors are integral components in a variety of applications, including displays, sensors, and integrated circuits. Innovative approaches to layer composition and mask utilization are continuously being developed to maximize efficiency, improve electrical characteristics, and reduce manufacturing complexities.SUMMARY

[0003] In one aspect, the present disclosure provides an array substrate, comprising a first base substrate; a first conductive layer on the first base substrate, wherein the first conductive layer includes a plurality of data lines; a buffer layer on a side of the first conductive layer away from the first base substrate; a semiconductor material layer on a side of the buffer layer away from the first base substrate, wherein the semiconductor material layer comprises an active layer of a transistor; a gate insulating layer on a side of the semiconductor material layer away from the first base substrate; and a second conductive layer on a side of the gate insulating layer away from the first base substrate, wherein the second conductive layer comprises at least a portion of a source electrode of the transistor, at least a portion of a drain electrode of the transistor, and at least a portion of a gate electrode of the transistor.

[0004] Optionally, the source electrode extends through the gate insulating layer and the buffer layer to electrically connect to a respective data line of the plurality of data lines.

[0005] Optionally, the array substrate further comprises a third conductive layer on a side of the buffer layer away from the first base substrate; wherein the third conductive layer comprises a relay electrode; the source electrode extends through the gate insulating layer and the buffer layer to connect to the relay electrode via a hole; and the relay electrode connects to a respective data line of the plurality of data lines.

[0006] Optionally, the relay electrode is on a side of the respective data line away from the first base substrate, and on a side of the source electrode closer to the first base substrate; and the relay electrode comprises a same material as at least one of the gate electrode or the drain electrode.

[0007] Optionally, the source electrode comprises a first terminal in contact with the active layer and a second terminal not in contact with the active layer; and a side of the second terminal closer to the first base substrate is in contact with the gate insulating layer.

[0008] Optionally, the array substrate further comprises a first passivation layer on a side of the second conductive layer away from the first base substrate; and a planarization layer on a side of the first passivation layer away from the first base substrate; wherein the first passivation layer comprises a plurality of sub-layers having different composition.

[0009] Optionally, the first passivation layer has a stress in a range of -4000Pa to -1000Pa.

[0010] Optionally, the first passivation layer comprises a first sub-layer on a side of the second conductive layer away from the first base substrate, and a second sub-layer on a side of the first sub-layer away from the first base substrate; and one of the first sub-layer and the second sub-layer includes silicon oxide, while the other includes silicon nitride.

[0011] Optionally, the second sub-layer comprises 0.3 %to 2.0 %w / w silicon-hydrogen.

[0012] Optionally, he second sub-layer comprises 8 %to 15 %w / w silicon-hydrogen.

[0013] Optionally, the second sub-layer comprises 1%to 10 %w / w silicon-hydrogen.

[0014] Optionally, a thickness of the first sub-layer is in a range of 100 nm to 300 nm; and a thickness of the second sub-layer is in a range of 150 nm to 500 nm.

[0015] Optionally, the first passivation layer further comprises a third sub-layer on a side of the second sub-layer away from the first base substrate; and the third sub-layer comprises silicon nitride.

[0016] Optionally, the second sub-layer comprises 0.3 %to 2.0 %w / w silicon-hydrogen; and the third sub-layer comprises 8 %to 15 %w / w silicon-hydrogen.

[0017] Optionally, a ratio of a thickness of the second sub-layer to a thickness of the third sub-layer is in a range of 1: 4 to 1: 1; a thickness of the first sub-layer is in a range of 100 nm to 300 nm; and a total thickness of the second sub-layer and the third sub-layer is in a range of 150 nm to 500 nm.

[0018] Optionally, the array substrate further comprises a fourth conductive layer on a side of the gate insulating layer away from the first base substrate and on a side of the second conductive layer closer to the first base substrate; wherein at least one of the gate electrode or the drain electrode comprises a sub-layer in the fourth conductive layer and a sub-layer in the second conductive layer.

[0019] Optionally, the array substrate further comprises a fifth conductive layer on a side of the second conductive layer away from the first base substrate; wherein at least one of the gate electrode, the source electrode, or the drain electrode comprises a sub-layer in the second conductive layer and a sub-layer in the fifth conductive layer.

[0020] Optionally, the gate electrode is spaced apart from the drain electrode by a first minimal distance, and is spaced apart from the source electrode by a second minimal distance; and the first minimal distance is greater than the second minimal distance by at least 4 μm.

[0021] Optionally, the array substrate further comprises a first electrode layer on a side of the planarization layer away from the first base substrate; a second passivation layer on a side of the first electrode layer away from the first base substrate; a second electrode layer on a side of the second passivation layer away from the first base substrate; and a plurality of touch signal lines, a plurality of touch lead lines, and a plurality of connecting electrodes; wherein a respective connecting electrode of the plurality of connecting electrodes connects a touch signal line of the plurality of touch signal lines to a touch lead line of the plurality of touch lead lines; the first electrode layer comprises a first electrode and the plurality of touch lead lines; the second electrode layer comprises a second electrode and the plurality of connecting electrodes; and the second electrode is electrically connected to the drain electrode of the transistor.

[0022] Optionally, the array substrate further comprises a via through which the respective connecting electrode connects to the touch signal line and the touch lead line; wherein a portion of the touch lead line is inserted into the via; an orthographic projection of the touch lead line on the first base substrate partially overlaps with an orthographic projection of the respective connecting electrode on the first base substrate; and the respective connecting electrode connects a touch signal line to a touch lead line, the touch signal line and the touch lead line being in two different layers.

[0023] Optionally, the array substrate further comprises a third passivation layer on a side of the second electrode layer away from the first base substrate; and a touch electrode layer on a side of the third passivation layer away from the first base substrate; wherein the plurality of touch signal lines are in the touch electrode layer; the touch signal line extends through a via extending through the third passivation layer to connect to the respective connecting electrode; and the respective connecting electrode extends through a via extending through the second passivation layer to connect to the touch lead line.

[0024] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate.

[0025] BRIEF DESCRIPTION OF THE FIGURES

[0026] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0027] FIG. 1 illustrates a scanning electron microscope image of an array substrate having separation of an inorganic layer from a gate electrode.

[0028] FIG. 2 illustrates a scanning electron microscope image of an array substrate in which separation of an inorganic layer from a gate electrode does not occur.

[0029] FIG. 3 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0030] FIG. 4 illustrates a scanning electron microscope image of an array substrate in some embodiments according to the present disclosure.

[0031] FIG. 5 shows correlation between a gate voltage and a driving current of a transistor in a related array substrate.

[0032] FIG. 6 shows correlation between a gate voltage and a driving current of a transistor in an array substrate in some embodiments according to the present disclosure.

[0033] FIG. 7 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0034] FIG. 8 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0035] FIG. 9 is a schematic diagram illustrating the structure of a portion of a display area of an array substrate in some embodiments according to the present disclosure.

[0036] FIG. 10 is a schematic diagram illustrating the structure of a portion of a peripheral area of an array substrate in some embodiments according to the present disclosure.

[0037] FIG. 11 is a cross-sectional view along an A-A’ line in FIG. 10.

[0038] FIG. 12 shows correlation between a gate voltage and a driving current of a second transistor in a peripheral area of an array substrate in some embodiments according to the present disclosure.

[0039] FIG. 13 shows correlation between a gate voltage and a driving current of a second transistor in a peripheral area of an array substrate in some embodiments according to the present disclosure.

[0040] FIG. 14 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0041] FIG. 15 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0042] FIG. 16 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0043] FIG. 17 depicts the via SV described in FIG. 14 and FIG. 15.

[0044] FIG. 18 is a zoom-in view of a via SV described in FIG. 14 and FIG. 15.

[0045] FIG. 19 shows a connection between a respective connecting electrode and a touch lead line in a first electrode layer.

[0046] FIG. 20 shows a connection between a respective connecting electrode and a touch signal line in a second conductive layer.DETAILED DESCRIPTION

[0047] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0048] In the related display panels, there have been issues with device whitening and conductive properties in the double-layer copper process for forming the gate electrode. The inventors of the present disclosure discover that the root cause is the separation of the inorganic layer from the gate electrode metallic material, allowing moisture to penetrate, which leads to the conductive properties. The inventors of the present disclosure discover that the issue arises from stress mismatch between the inorganic layer and the gate electrode.

[0049] FIG. 1 illustrates a scanning electron microscope image of an array substrate having separation of an inorganic layer from a gate electrode. FIG. 2 illustrates a scanning electron microscope image of an array substrate in which separation of an inorganic layer from a gate electrode does not occur. Referring to FIG. 1, the array substrate includes a gate electrode G, a silicon oxide layer SiO on the gate electrode G, and a silicon nitride SiN on a side of the silicon oxide layer SiO away from the gate electrode G. The separation of the silicon oxide layer SiO from the gate electrode G is denoted as Sep in FIG. 1. FIG. 2 shows an array substrate in which the separation of the silicon oxide layer SiO from the gate electrode G does not occur.

[0050] Accordingly, the present disclosure provides, inter alia, an array substrate and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides an array substrate. In some embodiments, the array substrate includes a first base substrate; a first conductive layer on the first base substrate, wherein the first conductive layer includes a plurality of data lines; a buffer layer on a side of the first conductive layer away from the first base substrate; a semiconductor material layer on a side of the buffer layer away from the first base substrate, wherein the semiconductor material layer comprises an active layer of a transistor; a gate insulating layer on a side of the semiconductor material layer away from the first base substrate; and a second conductive layer on a side of the gate insulating layer away from the first base substrate, wherein the second conductive layer comprises at least a portion of a source electrode of the transistor, at least a portion of a drain electrode of the transistor, and at least a portion of a gate electrode of the transistor.

[0051] FIG. 3 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 3, the array substrate in some embodiments includes a first base substrate BS1, a first conductive layer SL1 on the first base substrate BS1, a buffer layer BUF on a side of the first conductive layer SL1 away from the first base substrate BS1, a third conductive layer REL on a side of the buffer layer BUF away from the first base substrate BS1, a semiconductor material layer SML on a side of the buffer layer BUF away from the first base substrate BS1, a gate insulating layer GI on a side of the semiconductor material layer SML away from the first base substrate BS1, a fourth conductive layer CT1 on a side of the gate insulating layer GI away from the first base substrate BS1, a second conductive layer SL2 on a side of the fourth conductive layer CT1 away from the first base substrate BS1, a first passivation layer PVX1 on a side of the second conductive layer SL2 away from the first base substrate BS1, a planarization layer PLN on a side of the first passivation layer PVX1 away from the first base substrate BS1, a first electrode layer E1L on a side of the planarization layer PLN away from the first base substrate BS1, a second passivation layer PVX2 on a side of the first electrode layer E1L away from the first base substrate BS1, a second electrode layer E2L on a side of the second passivation layer PVX2 away from the first base substrate BS1, a spacer layer PS on a side of the second electrode layer E2L away from the first base substrate BS1, a color filter CF on a side of the spacer layer PS away from the first base substrate BS1, and a second base substrate BS2 on a side of the color filter CF away from the first base substrate BS1.

[0052] In some embodiments, the first conductive layer SL1 includes a plurality of data lines DL, a respective data line of the plurality of data lines DL is connected to a source electrode S of a transistor TFT in the array substrate. In some embodiments, the first conductive layer SL1 further includes a light shield LS. An orthographic projection of the light shield LS on the first base substrate BS1 substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of an active layer ACT of the transistor TFT on the first base substrate BS1.

[0053] In some embodiments, the third conductive layer REL includes a relay electrode RE. In some embodiments, the relay electrode RE connects the respective data line with the source electrode S of the transistor TFT. In one example, the relay electrode RE includes Molybdenum-Niobium. In another example, the relay electrode RE includes Molybdenum alloy.

[0054] In some embodiments, the source electrode S of the transistor TFT extends through a via extending through the buffer layer BUF to connect to the relay electrode RE. In one example, the source electrode S of the transistor TFT is in the second conductive layer SL2. In one example, the source electrode S of the transistor TFT includes copper.

[0055] In some embodiments, the source electrode S includes a first terminal TM1 in contact with the active layer ACT and a second terminal TM2 not in contact with the active layer ACT.  Optionally, an orthographic projection of the first terminal TM1 on the first base substrate BS1 at least partially overlaps with an orthographic projection of the active layer ACT on the first base substrate BS1. Optionally, an orthographic projection of the first terminal TM1 on the first base substrate BS1 is non-overlapping with an orthographic projection of the gate insulating layer GI on the first base substrate BS1. Optionally, an orthographic projection of the second terminal TM2 on the first base substrate BS1 at least partially overlaps with an orthographic projection of the gate insulating layer GI on the first base substrate BS1. Optionally, an orthographic projection of the second terminal TM2 on the first base substrate BS1 is non-overlapping with an orthographic projection of the active layer ACT on the first base substrate BS1. In some embodiments, a side of the second terminal TM2 closer to the first base substrate BS1 is in contact with the gate insulating layer GI.

[0056] In some embodiments, a drain electrode D of the transistor TFT includes a first sub-layer in the fourth conductive layer CT1 and a second sub-layer in the second conductive layer SL2. In one example, the first sub-layer of the drain electrode D of the transistor TFT in the fourth conductive layer CT1 includes Molybdenum-Niobium. In another example, the first sub-layer of the drain electrode D of the transistor TFT in the fourth conductive layer CT1 includes Molybdenum alloy. In another example, the second sub-layer of the drain electrode D of the transistor TFT in the second conductive layer SL2 includes copper.

[0057] In some embodiments, a gate electrode G of the transistor TFT includes a first sub-layer in the fourth conductive layer CT1 and a second sub-layer in the second conductive layer SL2. In one example, the first sub-layer of the gate electrode G of the transistor TFT in the fourth conductive layer CT1 includes Molybdenum-Niobium. In another example, the first sub-layer of the gate electrode G of the transistor TFT in the fourth conductive layer CT1 includes Molybdenum alloy. In another example, the second sub-layer of the gate electrode G of the transistor TFT in the second conductive layer SL2 includes copper.

[0058] In some embodiments, the first passivation layer PVX1 includes a plurality of sub-layers. Optionally, the first passivation layer PVX1 includes a first sub-layer PVX1-1 on a side of the second conductive layer SL2 away from the first base substrate BS1, a second sub-layer PVX1-2 on a side of the first sub-layer PVX1-1 away from the first base substrate BS1, and a third sub-layer PVX1-3 on a side of the second sub-layer PVX1-2 away from the first base substrate BS1.

[0059] In some embodiments, the first sub-layer PVX1-1 of the first passivation layer PVX1 includes silicon oxide; the second sub-layer PVX1-2 of the first passivation layer PVX1 includes silicon nitride; and the third sub-layer PVX1-3 of the first passivation layer PVX1 includes silicon nitride. In some embodiments, the first passivation layer PVX1 having the first sub-layer PVX1-1, the second sub-layer PVX1-2, and the third sub-layer PVX1-3 has a stress in a range of -4000Pa to -1000Pa, e.g., -4000Pa to -3500Pa, -3500Pa to -3000Pa, -3000Pa to -2500Pa, -2500Pa to -2000Pa, -2000Pa to -1500Pa, or -1500Pa to -1000Pa.

[0060] In alternative embodiments, the first sub-layer PVX1-1 of the first passivation layer PVX1 includes silicon nitride; the second sub-layer PVX1-2 of the first passivation layer PVX1 includes silicon oxide; and the third sub-layer PVX1-3 of the first passivation layer PVX1 includes silicon nitride.

[0061] In some embodiments, the second sub-layer PVX1-2 of the first passivation layer PVX1 includes 0.3 %to 2.0 % (e.g., 0.3 %to 0.5 %, 0.5 %to 0.7 %, 0.7 %to 0.9 %, 0.9 %to 1.1 %, 1.1 %to 1.3 %, 1.3 %to 1.5 %, 1.5 %to 1.7 %, 1.7 %to 1.9 %, or 1.9 %to 2.0 %) w / w silicon-hydrogen. In one example, silicon nitride having 1.0 %w / w silicon-hydrogen has a stress of -1060. As used herein, the term “w / w” refers to weight per weight. For example, if a total mass of 100 gram of the second sub-layer PVX1-2 contains 0.3 gram of silicon-hydrogen and 99.7 gram of silicon nitride, the second sub-layer PVX1-2 includes 0.3 %w / w silicon-hydrogen.

[0062] In some embodiments, the second sub-layer PVX1-2 of the first passivation layer PVX1 includes 1%to 10%silicon-hydrogen.

[0063] In some embodiments, the third sub-layer PVX1-3 of the first passivation layer PVX1 includes 8 %to 15 % (e.g., 8 %to 9 %, 9 %to 10 %, 10 %to 11 %, 11 %to 12 %, 12 %to 13 %, 13 %to 14 %, or 14 %to 15 %) w / w silicon-hydrogen. In one example, silicon nitride having 9.7 %w / w silicon-hydrogen has a stress of 89.3.

[0064] In some embodiments, a ratio of a thickness of the second sub-layer PVX1-2 to a thickness of the third sub-layer PVX1-3 is in a range of 1: 4 to 1: 1, e.g., 1: 4 to 1: 3, 1: 3 to 2: 5, 2: 5 to 1: 2, 1: 2 to 3: 5, 3: 5 to 2: 3, 2: 3 to 3: 4, or 3: 4 to 1: 1.

[0065] In some embodiments, a total thickness of the second sub-layer PVX1-2 and the third sub-layer PVX1-3 of the first passivation layer PVX1 is in a range of 150 nm to 500 nm.

[0066] In some embodiments, a thickness of the first sub-layer PVX1-1 of the first passivation layer PVX1 is in a range of 100 nm to 300 nm.

[0067] In one particular example, a thickness of the first sub-layer PVX1-1 of the first passivation layer PVX1 is 200 nm, a thickness of the second sub-layer PVX1-2 is 100 nm, and a thickness of the third sub-layer PVX1-3 is 100 nm.

[0068] The inventors of the present disclosure discover that the array substrate according to the present disclosure has an improved on-current Ion, and a reduced stress, ensuring coverage of the first passivation layer PVX1 over the gate electrode G to avoid issues of layer separation. FIG. 4 illustrates a scanning electron microscope image of an array substrate in some embodiments according to the present disclosure. As shown in FIG. 4, in the present array substrate, layer separation between the first passivation layer and the gate electrode G does not occur.

[0069] FIG. 5 shows correlation between a gate voltage and a driving current of a transistor in a related array substrate in which layer separation occurs. FIG. 6 shows correlation between a gate voltage and a driving current of a transistor in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 5, in a transistor having layer separation, the device characteristics are abnormal. Referring to FIG. 6, in the transistor in the array substrate in some embodiments according to the present disclosure, the transistor exhibits normal device characteristics. In FIG. 5 and FIG. 6, A represents a curve when the drain voltage is 0.1 V, B represents a curve when the drain voltage is 5.1 V, C represents a curve when the drain voltage is 10.1 V, and D represents a curve when the drain voltage is 15.1 V.

[0070] Various appropriate implementations may be practiced in the present disclosure. In one example, a single layer of Molybdenum or Copper, or a double layer structure of Molybdenum-Niobium / Copper, Molybdenum alloy / Copper, Titanium / Copper, or a triple layer structure of Molybdenum-Niobium / Copper / Molybdenum alloy, Molybdenum alloy / Copper / Molybdenum alloy is deposited on a first base substrate, and patterned to form the first conductive layer. The first conductive layer is formed to have a thickness in a range of 1000 to

[0071] A single layer of Silicon Oxide, or a double layer structure of Silicon Nitride / Silicon Dioxide, or a triple layer structure of Silicon Nitride / Silicon Oxynitride / Silicon Oxide is deposited on the first conductive layer to form a buffer layer. The buffer layer is formed to have a thickness in a range of 1000 to  Silicon Nitride can be a single layer or stacked in two or three layers with a thickness ranging from 3000 to   Silicon Oxynitride has a thickness in a range of 1000 to  Silicon Dioxide is at the top layer, in contact with subsequent layers, with a thickness of 300 to

[0072] Subsequently, a single layer metal oxide, either a high-mobility oxide material doped with Indium Zinc Oxide (IZO) , or materials like Indium Gallium Zinc Oxide (IGZO) , Aluminum-Indium Tin Zinc Oxide (Al-ITZO) , doped with rare earth elements such as Praseodymium (Pr) is deposited on the buffer layer to form the semiconductor material layer. The semiconductor material layer is formed to have a thickness in a range of 300 to

[0073] Subsequently, a single layer of Silicon Oxide, or a double layer structure of Silicon Nitride / Silicon Dioxide, or a triple layer structure of Silicon Nitride / Silicon Oxynitride / Silicon Oxide is deposited on the semiconductor material layer to form the gate insulating layer. The gate insulating layer is formed to have a thickness in a range of 1000 to   Silicon Oxide can be a single layer or stacked in two or three layers. Silicon Oxynitride has a thickness in a range of 1000 to   Silicon Dioxide is at the top layer, in contact with the subsequent active layer, with a thickness of 300 to

[0074] Subsequently, a single layer of Molybdenum or Copper metal, or a double layer structure of Molybdenum-Niobium / Copper, Molybdenum-Titanium-Disilicide / Copper, or a triple layer structure of Molybdenum-Niobium / Copper / Molybdenum-Titanium-Disilicide,  Molybdenum-Titanium-Disilicide / Copper / Molybdenum-Titanium-Disilicide is deposited on the gate insulating layer to form the gate electrode. The gate electrode is formed to have a thickness in a range of 1000 to

[0075] Subsequently, silicon oxide is deposited to form the first sub-layer of the first passivation layer, low hydrogen-silicon nitride is deposited to form the second sub-layer of the first passivation layer, and low-stress Silicon Nitride is deposited to form the third sub-layer of the first passivation layer. The first passivation layer is formed to have a total thickness in a range of 1000 to  For example, the first sub-layer of the first passivation layer has a thickness in a range of 100 to 300 nm, and the second sub-layer and the third sub-layer have a combined thickness in a range of 150 to 500 nm. A ratio of a thickness of the second sub-layer to a thickness of the third sub-layer can be 1: 1, 1: 2, 1: 3, 1: 4, 2: 3, 2: 5, 3: 4, or 3: 5. Silicon-Hydrogen content in the second sub-layer is in a range of 0.3%to 2.0%, and silicon-Hydrogen content in the third sub-layer is in a range of 8%to 15%.

[0076] A positive photoresist is deposited to form the planarization layer. A first electrode layer is formed on the planarization layer.

[0077] Subsequently, a dense low Hydrogen-Silicon Nitride is deposited to form the second passivation layer, to block moisture and hydrogen.

[0078] Subsequently, a second electrode layer is formed on the second passivation layer.

[0079] FIG. 7 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 7, the array substrate in some embodiments includes a first base substrate BS1, a first conductive layer SL1 on the first base substrate BS1, a buffer layer BUF on a side of the first conductive layer SL1 away from the first base substrate BS1, a semiconductor material layer SML on a side of the buffer layer BUF away from the first base substrate BS1, a gate insulating layer GI on a side of the semiconductor material layer SML away from the first base substrate BS1, a second conductive layer SL2 on a side of the gate insulating layer GI away from the first base substrate BS1, a first passivation layer PVX1 on a side of the second conductive layer SL2 away from the first base substrate BS1, a planarization layer PLN on a side of the first passivation layer PVX1 away from the first base substrate BS1, a first electrode layer E1L on a side of the planarization layer PLN away from the first base substrate BS1, a second passivation layer PVX2 on a side of the first electrode layer E1L away from the first base substrate BS1, a second electrode layer E2L on a side of the second passivation layer PVX2 away from the first base substrate BS1, a spacer layer PS on a side of the second electrode layer E2L away from the first base substrate BS1, a color filter CF on a side of the spacer layer PS away from the first base substrate BS1, and a second base substrate BS2 on a side of the color filter CF away from the first base substrate BS1.

[0080] In some embodiments, the first conductive layer SL1 includes a plurality of data lines DL, a respective data line of the plurality of data lines DL is connected to a source electrode S of a transistor TFT in the array substrate. In some embodiments, the first conductive layer SL1 further includes a light shield LS. An orthographic projection of the light shield LS on the first base substrate BS1 substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of an active layer ACT of the transistor TFT on the first base substrate BS1.

[0081] In some embodiments, the source electrode S of the transistor TFT extends through a via extending through the buffer layer BUF to connect to the respective data line. In one example, the source electrode S of the transistor TFT is in the second conductive layer SL2. In one example, the source electrode S of the transistor TFT includes copper.

[0082] In some embodiments, a drain electrode D of the transistor TFT is in the second conductive layer SL2. In one example, the drain electrode D of the transistor TFT in the second conductive layer SL2 includes copper.

[0083] In some embodiments, a gate electrode G of the transistor TFT is in the second conductive layer SL2. In one example, the gate electrode G of the transistor TFT in the second conductive layer SL2 includes copper.

[0084] In some embodiments, the first passivation layer PVX1 includes a plurality of sub-layers. Optionally, the first passivation layer PVX1 includes a first sub-layer PVX1-1 on a side of the second conductive layer SL2 away from the first base substrate BS1, and a second sub-layer PVX1-2 on a side of the first sub-layer PVX1-1 away from the first base substrate BS1.

[0085] In some embodiments, the first sub-layer PVX1-1 of the first passivation layer PVX1 includes silicon oxide; and the second sub-layer PVX1-2 of the first passivation layer PVX1 includes silicon nitride. In some embodiments, the first passivation layer PVX1 having the first sub-layer PVX1-1 and the second sub-layer PVX1-2 has a stress in a range of -4000Pa to -1000Pa, e.g., -4000Pa to -3500Pa, -3500Pa to -3000Pa, -3000Pa to -2500Pa, -2500Pa to -2000Pa, -2000Pa to -1500Pa, or -1500Pa to -1000Pa.

[0086] In some embodiments, the second sub-layer PVX1-2 of the first passivation layer PVX1 includes 0.3 %to 2.0 % (e.g., 0.3 %to 0.5 %, 0.5 %to 0.7 %, 0.7 %to 0.9 %, 0.9 %to 1.1 %, 1.1 %to 1.3 %, 1.3 %to 1.5 %, 1.5 %to 1.7 %, 1.7 %to 1.9 %, or 1.9 %to 2.0 %) w / w silicon-hydrogen. In one example, silicon nitride having 1.0 %w / w silicon-hydrogen has a stress of -1060. In alternative embodiments, the second sub-layer PVX1-2 of the first passivation layer PVX1 includes 8 %to 15 % (e.g., 8 %to 9 %, 9 %to 10 %, 10 %to 11 %, 11 %to 12 %, 12 %to 13 %, 13 %to 14 %, or 14 %to 15 %) w / w silicon-hydrogen. In one example, silicon nitride having 9.7 %w / w silicon-hydrogen has a stress of 89.3.

[0087] In some embodiments, a thickness of the first sub-layer PVX1-1 of the first passivation layer PVX1 is in a range of 100 nm to 300 nm. In some embodiments, a thickness  of the second sub-layer PVX1-2 of the first passivation layer PVX1 is in a range of 150 nm to 500 nm.

[0088] In one particular example, a thickness of the first sub-layer PVX1-1 of the first passivation layer PVX1 is 200 nm, and a thickness of the second sub-layer PVX1-2 is 300 nm.

[0089] FIG. 8 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 8, the array substrate in some embodiments includes a first base substrate BS1, a first conductive layer SL1 on the first base substrate BS1, a buffer layer BUF on a side of the first conductive layer SL1 away from the first base substrate BS1, a third conductive layer REL on a side of the buffer layer BUF away from the first base substrate BS1, a semiconductor material layer SML on a side of the buffer layer BUF away from the first base substrate BS1, a gate insulating layer GI on a side of the semiconductor material layer SML away from the first base substrate BS1, a fourth conductive layer CT1 on a side of the gate insulating layer GI away from the first base substrate BS1, a second conductive layer SL2 on a side of the fourth conductive layer CT1 away from the first base substrate BS1, a fifth conductive layer CT2 on a side of the second conductive layer SL2 away from the first base substrate BS1, a first passivation layer PVX1 on a side of the fifth conductive layer CT2 away from the first base substrate BS1, a planarization layer PLN on a side of the first passivation layer PVX1 away from the first base substrate BS1, a first electrode layer E1L on a side of the planarization layer PLN away from the first base substrate BS1, a second passivation layer PVX2 on a side of the first electrode layer E1L away from the first base substrate BS1, a second electrode layer E2L on a side of the second passivation layer PVX2 away from the first base substrate BS1, a spacer layer PS on a side of the second electrode layer E2L away from the first base substrate BS1, a color filter CF on a side of the spacer layer PS away from the first base substrate BS1, and a second base substrate BS2 on a side of the color filter CF away from the first base substrate BS1.

[0090] In some embodiments, the first conductive layer SL1 includes a plurality of data lines DL, a respective data line of the plurality of data lines DL is connected to a source electrode S of a transistor TFT in the array substrate. In some embodiments, the first conductive layer SL1 further includes a light shield LS. An orthographic projection of the light shield LS on the first base substrate BS1 substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of an active layer ACT of the transistor TFT on the first base substrate BS1.

[0091] In some embodiments, the third conductive layer REL includes a relay electrode RE. In some embodiments, the relay electrode RE connects the respective data line with the source electrode S of the transistor TFT. In one example, the relay electrode RE includes Molybdenum-Niobium. In another example, the relay electrode RE includes Molybdenum alloy.

[0092] In some embodiments, the source electrode S of the transistor TFT extends through a via extending through the buffer layer BUF to connect to the relay electrode RE. In one example, the source electrode S of the transistor TFT includes a first sub-layer in the second conductive layer SL2, and a second sub-layer in the fifth conductive layer CT2. In one example, the first sub-layer of the source electrode S of the transistor TFT in the second conductive layer SL2 includes copper. In one example, the second sub-layer of the source electrode S of the transistor TFT in the fifth conductive layer CT2 includes Molybdenum-Niobium. In another example, the second sub-layer of the source electrode S of the transistor TFT in the fifth conductive layer CT2 includes Molybdenum alloy.

[0093] In some embodiments, a drain electrode D of the transistor TFT includes a first sub-layer in the fourth conductive layer CT1, a second sub-layer in the second conductive layer SL2, and a third sub-layer in the fifth conductive layer CT2. In one example, the first sub-layer of the drain electrode D of the transistor TFT in the fourth conductive layer CT1 includes Molybdenum-Niobium. In another example, the first sub-layer of the drain electrode D of the transistor TFT in the fourth conductive layer CT1 includes Molybdenum alloy. In another example, the second sub-layer of the drain electrode D of the transistor TFT in the second conductive layer SL2 includes copper. In one example, the third sub-layer of the drain electrode D of the transistor TFT in the fifth conductive layer CT2 includes Molybdenum-Niobium. In another example, the third sub-layer of the drain electrode D of the transistor TFT in the fifth conductive layer CT2 includes Molybdenum alloy.

[0094] In some embodiments, a gate electrode G of the transistor TFT includes a first sub-layer in the fourth conductive layer CT1, a second sub-layer in the second conductive layer SL2, and a third sub-layer in the fifth conductive layer CT2. In one example, the first sub-layer of the gate electrode G of the transistor TFT in the fourth conductive layer CT1 includes Molybdenum-Niobium. In another example, the first sub-layer of the gate electrode G of the transistor TFT in the fourth conductive layer CT1 includes Molybdenum alloy. In another example, the second sub-layer of the gate electrode G of the transistor TFT in the second conductive layer SL2 includes copper. In one example, the third sub-layer of the gate electrode G of the transistor TFT in the fifth conductive layer CT2 includes Molybdenum-Niobium. In another example, the third sub-layer of the gate electrode G of the transistor TFT in the fifth conductive layer CT2 includes Molybdenum alloy.

[0095] In some embodiments, the first passivation layer PVX1 includes a plurality of sub-layers. Optionally, the first passivation layer PVX1 includes a first sub-layer PVX1-1 on a side of the second conductive layer SL2 away from the first base substrate BS1, a second sub-layer PVX1-2 on a side of the first sub-layer PVX1-1 away from the first base substrate BS1, and a third sub-layer PVX1-3 on a side of the second sub-layer PVX1-2 away from the first base substrate BS1.

[0096] In some embodiments, the first sub-layer PVX1-1 of the first passivation layer PVX1 includes silicon oxide; the second sub-layer PVX1-2 of the first passivation layer PVX1 includes silicon nitride; and the third sub-layer PVX1-3 of the first passivation layer PVX1 includes silicon nitride. In some embodiments, the first passivation layer PVX1 having the first sub-layer PVX1-1, the second sub-layer PVX1-2, and the third sub-layer PVX1-3 has a stress in a range of -4000Pa to -1000Pa, e.g., -4000Pa to -3500Pa, -3500Pa to -3000Pa, -3000Pa to -2500Pa, -2500Pa to -2000Pa, -2000Pa to -1500Pa, or -1500Pa to -1000Pa.

[0097] In some embodiments, the second sub-layer PVX1-2 of the first passivation layer PVX1 includes 0.3 %to 2.0 % (e.g., 0.3 %to 0.5 %, 0.5 %to 0.7 %, 0.7 %to 0.9 %, 0.9 %to 1.1 %, 1.1 %to 1.3 %, 1.3 %to 1.5 %, 1.5 %to 1.7 %, 1.7 %to 1.9 %, or 1.9 %to 2.0 %) w / w silicon-hydrogen. In one example, silicon nitride having 1.0 %w / w silicon-hydrogen has a stress of -1060.

[0098] In some embodiments, the third sub-layer PVX1-3 of the first passivation layer PVX1 includes 8 %to 15 % (e.g., 8 %to 9 %, 9 %to 10 %, 10 %to 11 %, 11 %to 12 %, 12 %to 13 %, 13 %to 14 %, or 14 %to 15 %) w / w silicon-hydrogen. In one example, silicon nitride having 9.7 %w / w silicon-hydrogen has a stress of 89.3.

[0099] In some embodiments, a ratio of a thickness of the second sub-layer PVX1-2 to a thickness of the third sub-layer PVX1-3 is in a range of 1: 4 to 1: 1, e.g., 1: 4 to 1: 3, 1: 3 to 2: 5, 2: 5 to 1: 2, 1: 2 to 3: 5, 3: 5 to 2: 3, 2: 3 to 3: 4, or 3: 4 to 1: 1.

[0100] In some embodiments, a total thickness of the second sub-layer PVX1-2 and the third sub-layer PVX1-3 of the first passivation layer PVX1 is in a range of 150 nm to 500 nm.

[0101] In some embodiments, a thickness of the first sub-layer PVX1-1 of the first passivation layer PVX1 is in a range of 100 nm to 300 nm.

[0102] In one particular example, a thickness of the first sub-layer PVX1-1 of the first passivation layer PVX1 is 200 nm, a thickness of the second sub-layer PVX1-2 is 100 nm, and a thickness of the third sub-layer PVX1-3 is 100 nm.

[0103] The inventors of the present disclosure discover that, by having the third sub-layer of the gate electrode G in the fifth conductive layer CT2, adherence between the first passivation layer PVX1 and the gate electrode G can be significantly improved, thereby reducing issues related to layer separation. Molybdenum-Niobium or the Molybdenum alloy has better adherence to the first passivation layer PVX1 as compared to copper. The inventors of the present disclosure further discover that the array substrate according to the present disclosure has an improved on-current Ion, and a reduced stress, ensuring coverage of the first passivation layer PVX1 over the gate electrode G to avoid issues of layer separation.

[0104] The inventors of the present disclosure further discover that, in the related array substrate, the negative bias temperature instability stress cannot be effectively improved. Even  increasing the light-shielding area did not meet the application requirements for automotive products. To address this issue, the inventors of the present disclosure discover a novel array substrate that enhances the performance and reliability of the device used in automotive applications.

[0105] FIG. 9 is a schematic diagram illustrating the structure of a portion of a display area of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 9, in the display area, the array substrate includes a first base substrate BS1, a first conductive layer SL1 on the first base substrate BS1, a buffer layer BUF on a side of the first conductive layer SL1 away from the first base substrate BS1, a semiconductor material layer SML on a side of the buffer layer BUF away from the first base substrate BS1, a gate insulating layer GI on a side of the semiconductor material layer SML away from the first base substrate BS1, a second conductive layer SL2 on a side of the gate insulating layer GI away from the first base substrate BS1, a first passivation layer PVX1 on a side of the second conductive layer SL2 away from the first base substrate BS1, a planarization layer PLN on a side of the first passivation layer PVX1 away from the first base substrate BS1, a first electrode layer E1L on a side of the planarization layer PLN away from the first base substrate BS1, a second passivation layer PVX2 on a side of the first electrode layer E1L away from the first base substrate BS1, and a second electrode layer E2L on a side of the second passivation layer PVX2 away from the first base substrate BS1.

[0106] As used herein, the term “display area” refers to an area of an array substrate in a display panel where image is actually displayed. Optionally, the display area may include both a subpixel region and an inter-subpixel region. A subpixel region refers to a light emission region of a subpixel, such as a region corresponding to a pixel electrode in a liquid crystal display or a region corresponding to a light emissive layer in an organic light emitting diode display panel. An inter-subpixel region refers to a region between adjacent subpixel regions, such as a region corresponding to a black matrix in a liquid crystal display or a region corresponding a pixel definition layer in an organic light emitting diode display panel. Optionally, the inter-subpixel region is a region between adjacent subpixel regions in a same pixel. Optionally, the inter-subpixel region is a region between two adjacent subpixel regions from two adjacent pixels.

[0107] In some embodiments, the first conductive layer SL1 in the display area includes a plurality of data lines DL, a respective data line of the plurality of data lines DL is connected to a source electrode S of a first transistor TFT1 in the display area of the array substrate. In some embodiments, the first conductive layer SL1 further includes a light shield LS. An orthographic projection of the light shield LS on the first base substrate BS1 substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of an active layer ACT of the first transistor TFT1 on the first base substrate BS1.

[0108] In some embodiments, the gate electrode G of the first transistor TFT1 in the display area is spaced apart from the drain electrode D of the first transistor TFT1 by a first minimal distance md1, and is spaced apart from the source electrode D of the first transistor TFT1 by a second minimal distance md2. In some embodiments, the first minimal distance md1 is greater than the second minimal distance md2. Optionally, the first minimal distance md1 is greater than the second minimal distance md2 by at least 4 μm, e.g., by at least 5 μm, by at least 6 μm, by at least 7 μm, by at least 8 μm, by at least 9 μm, by at least 10 μm, by at least 11 μm, or by at least 12 μm.

[0109] In some embodiments, the first minimal distance md1 is in a range of 5 μm to 12 μm, e.g., 5 μm to 6 μm, 6 μm to 7 μm, 7 μm to 8 μm, 8 μm to 9 μm, 9 μm to 10 μm, 10 μm to 11 μm, or 11 μm to 12 μm.

[0110] In some embodiments, the second minimal distance md2 is in a range of 3 μm to 7 μm, e.g., 3 μm to 4 μm, 4 μm to 5 μm, 5 μm to 6 μm, or 6 μm to 7 μm.

[0111] The inventors of the present disclosure discover that the first transistor TFT1 in the present array substrate exhibits bulk accumulation; the electron accumulation layer extends to the entire depth of the active layer. The first transistor TFT in the present array substrate demonstrates better negative bias illumination stress stability due to higher gate drive, resulting in the turn-on voltage approaching zero volts, without considering changes in defect state density caused by negative bias illumination stress. This structure results in an array substrate having excellent light / bias stress stability, which is particularly meaningful for large-area display panels.

[0112] By having the first minimal distance md1 greater than the second minimal distance md2, although the electric field in the drain offset region is reduced, leading to a decrease in electron concentration in the drain offset region, it was surprisingly and unexpectedly observed that the electrical performance of the active layer remains substantially unchanged due to the presence of the bottom gate (the light shield) .

[0113] FIG. 10 is a schematic diagram illustrating the structure of a portion of a peripheral area of an array substrate in some embodiments according to the present disclosure. FIG. 11 is a cross-sectional view along an A-A’ line in FIG. 10. Referring to FIG. 10 and FIG. 11, in the peripheral area, the array substrate includes a first base substrate BS1, a first conductive layer SL1 on the first base substrate BS1, a buffer layer BUF on a side of the first conductive layer SL1 away from the first base substrate BS1, a semiconductor material layer SML on a side of the buffer layer BUF away from the first base substrate BS1, a gate insulating layer GI on a side of the semiconductor material layer SML away from the first base substrate BS1, a second conductive layer SL2 on a side of the gate insulating layer GI away from the first base substrate BS1.

[0114] As used herein the term “peripheral area” refers to an area of an array substrate in a display panel where various circuits and wires are provided to transmit signals to the display substrate. To increase the transparency of the display apparatus, non-transparent or opaque components of the display apparatus (e.g., battery, printed circuit board, metal frame) , can be disposed in the peripheral area rather than in the display areas.

[0115] In some embodiments, the first conductive layer SL1 in the peripheral area includes a light shield LS. An orthographic projection of the light shield LS in the peripheral area on the first base substrate BS1 substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 99%, or 100%) covers an orthographic projection of an active layer ACT of a second transistor TFT2 in the peripheral area on the first base substrate BS1.

[0116] In some embodiments, the gate electrode G of the second transistor TFT2 in the display area is spaced apart from the drain electrode D of the first transistor TFT1 by a third minimal distance md3, and is spaced apart from the source electrode D of the second transistor TFT2 by a fourth minimal distance md4. In some embodiments, the third minimal distance md3 is greater than the fourth minimal distance md4. Optionally, the third minimal distance md3 is greater than the fourth minimal distance md4 by at least 4 μm, e.g., by at least 5 μm, by at least 6 μm, by at least 7 μm, by at least 8 μm, by at least 9 μm, by at least 10 μm, by at least 11 μm, or by at least 12 μm.

[0117] In some embodiments, the third minimal distance md3 is in a range of 5 μm to 15 μm, e.g., 5 μm to 6 μm, 6 μm to 7 μm, 7 μm to 8 μm, 8 μm to 9 μm, 9 μm to 10 μm, 10 μm to 11 μm, 11 μm to 12 μm, 12 μm to 13 μm, 13 μm to 14 μm, or 14 μm to 15 μm.

[0118] In some embodiments, the fourth minimal distance md4 is in a range of 3 μm to 7 μm, e.g., 3 μm to 4 μm, 4 μm to 5 μm, 5 μm to 6 μm, or 6 μm to 7 μm.

[0119] The second transistor TFT2 in the peripheral area (e.g., a transistor of a scan circuit) operates in a positive bias environment. The inventors of the present disclosure discover that the second transistor TFT2 in the peripheral area in the present array substrate maintains positive bias temperature stress stability under positive bias conditions, which is critical for its reliable operation in applications where it is exposed to such environments.

[0120] In some embodiments, the array substrate includes a first via v1 and a second via v2 extending through the gate insulating layer GI, respectively. In some embodiments, the first via v1 exposes a portion of the source electrode S, and the second via v2 exposes a portion of the drain electrode D.

[0121] In some embodiments, an orthographic projection of the first via v1 on the first base substrate BS1 is spaced apart from an orthographic projection of a channel of the active layer ACT of the second transistor TFT2 on the first base substrate BS1 by a first distance d1. In some embodiments, the orthographic projection of the first via v1 on the first base substrate BS1 is spaced apart from an orthographic projection of a light shield LS on the first base  substrate BS1 by a second distance d2, and the orthographic projection of a light shield LS on the first base substrate BS1 is spaced apart from the orthographic projection of the channel of the active layer ACT of the second transistor TFT2 on the first base substrate BS1 by a third distance d3. Optionally, the first distance d1 is equal to a sum of the second distance d2 and the third distance d3.

[0122] In some embodiments, the first distance d1 is equal to or greater than 2 μm. Optionally, the second distance d2 is equal to or greater than 1 μm, and the third distance is equal to or greater than 1 μm. The inventors of the present disclosure discover that, when the first distance d1 is equal to or greater than 2 μm, the array substrate is free of source-gate short.

[0123] Table 1 shows correlation between the second distance d2 and negative bias temperature instability stress (NBTIS) in a second transistor in the peripheral area of an array substrate in some embodiments according to the present disclosure.

[0124] As shown in Table 1, when the second distance d2 is 10 μm, a minimal (e.g., 0) NBTIS can be achieved.

[0125] FIG. 12 shows correlation between a gate voltage and a driving current of a second transistor in a peripheral area of an array substrate in some embodiments according to the present disclosure. FIG. 12 corresponds to a second transistor in which the second distance d2 is 10 μm. FIG. 12 shows the results of a Negative Bias Temperature Stress (NBTS) test on a second transistor without illumination. The curves from right to left represent transistor characteristic in a dark state, 100 seconds subsequent to the NBTS testing, 500 seconds subsequent to the NBTS testing, 1000 seconds subsequent to the NBTS testing, 1800 seconds subsequent to the NBTS testing, and 3600 seconds subsequent to the NBTS testing. The curve corresponding to the dark state represents a baseline performance of the transistor without any applied stress. The characteristics corresponding to the dark state are stable and serve as a reference point.

[0126] FIG. 13 shows correlation between a gate voltage and a driving current of a second transistor in a peripheral area of an array substrate in some embodiments according to the present disclosure. FIG. 13 corresponds to a second transistor in which the second distance d2 is 10 μm. FIG. 13 shows the results of a Negative Bias Temperature Instability Stress (NBTIS) test on a second transistor with illumination at 6000 nit. The curves from right to left represent  transistor characteristic in a dark state, 100 seconds subsequent to the NBTIS testing, 500 seconds subsequent to the NBTIS testing, 1000 seconds subsequent to the NBTIS testing, 1800 seconds subsequent to the NBTIS testing, and 3600 seconds subsequent to the NBTIS testing. The curve corresponding to the dark state represents a baseline performance of the transistor without any applied stress. The characteristics corresponding to the dark state are stable and serve as a reference point.

[0127] FIG. 14 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. FIG. 15 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. FIG. 16 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 14 to FIG. 16, the array substrate in some embodiments includes a first base substrate BS1, a first conductive layer SL1 on the first base substrate BS1, a buffer layer BUF on a side of the first conductive layer SL1 away from the first base substrate BS1, a third conductive layer REL on a side of the buffer layer BUF away from the first base substrate BS1, a semiconductor material layer SML on a side of the buffer layer BUF away from the first base substrate BS1, a gate insulating layer GI on a side of the semiconductor material layer SML away from the first base substrate BS1, a fourth conductive layer CT1 on a side of the gate insulating layer GI away from the first base substrate BS1, a second conductive layer SL2 on a side of the fourth conductive layer CT1 away from the first base substrate BS1, a first passivation layer PVX1 on a side of the second conductive layer SL2 away from the first base substrate BS1, a planarization layer PLN on a side of the first passivation layer PVX1 away from the first base substrate BS1, a first electrode layer E1L on a side of the planarization layer PLN away from the first base substrate BS1, a second passivation layer PVX2 on a side of the first electrode layer E1L away from the first base substrate BS1, and a second electrode layer E2L on a side of the second passivation layer PVX2 away from the first base substrate BS1.

[0128] Referring to FIG. 14 to FIG. 16, the array substrate in some embodiments further includes a plurality of touch signal lines TSL, a plurality of touch lead lines TLL, and a plurality of connecting electrodes CE. In some embodiments, a respective connecting electrode of the plurality of connecting electrodes CE connects a touch signal line of the plurality of touch signal lines TSL to a touch lead line of the plurality of touch lead lines TLL.

[0129] In some embodiments, the respective connecting electrode is in the second electrode layer E2L, e.g., the respective connecting electrode is in a same layer as the second electrode E2.

[0130] In some embodiments, the touch lead line is in the first electrode layer E1L, e.g., the touch lead line is in a same layer as the first electrode E1.

[0131] Referring to FIG. 14 and FIG. 15, the array substrate in some embodiment further includes a via SV through which the respective connecting electrode connects to the touch  signal line and the touch lead line. In some embodiments, a portion of the touch lead line is inserted into the via SV. In some embodiments, an orthographic projection of the touch lead line on the first base substrate BS1 partially overlaps with an orthographic projection of the respective connecting electrode on the first base substrate BS1. The touch lead line and the touch signal line are in two different layers, and the respective connecting electrode connects the touch signal line to the touch lead line.

[0132] In some embodiments, referring to FIG. 14, the touch signal line is in the second conductive layer SL2, the touch lead line is in the first electrode layer E1L, and the respective connecting electrode is in the second electrode layer E2L.

[0133] In some embodiments, referring to FIG. 15, the array substrate further includes a third signal line layer SL3 on a side of at least one sub-layer (e.g., the first sub-layer PVX1-1) of the first passivation layer PVX1 away from the second conductive layer SL2. In some embodiments, the touch signal line is in the third signal line layer SL3, the touch lead line is in the first electrode layer E1L, and the respective connecting electrode is in the second electrode layer E2L.

[0134] In some embodiments, the third signal line layer SL3 further includes an intermediate electrode IE. In some embodiments, the second electrode E2 is connected to the intermediate electrode IE, and the intermediate electrode IE is connected to the drain electrode D of the transistor TFT.

[0135] Referring to FIG. 16, in some embodiments, the array substrate further includes a third passivation layer PVX3 on a side of the second electrode layer E2L away from the first base substrate BS1, and a touch electrode layer TEL on a side of the third passivation layer PVX3 away from the first base substrate BS1. In some embodiments, the touch signal line is in the touch electrode layer TEL, the touch lead line is in the first electrode layer E1L, and the respective connecting electrode is in the second electrode layer E2L. In some embodiments, the touch signal line extends through a via extending through the third passivation layer PVX3 to connect to the respective connecting electrode, and the respective connecting electrode extends through a via extending through the second passivation layer PVX2 to connect to the touch lead line.

[0136] The inventors of the present disclosure discover that, by having the touch structure depicted in FIG. 14, the array substrate can be fabricated without additional masks. By modifying the mask for the first electrode layer E1L, the electrodes in the first electrode layer E1L may be used as a hard mask, and a staggered via can be formed. The present array substrate achieves the maximum possible aperture ratio.

[0137] The inventors of the present disclosure discover that, by having the touch structure depicted in FIG. 15, two additional masks may be introduced.

[0138] The inventors of the present disclosure discover that, by having the touch structure depicted in FIG. 16, process risks in fabricating the array substrate can be minimized, reducing the risks associated with process changes.

[0139] FIG. 17 depicts the via SV described in FIG. 14 and FIG. 15. FIG. 18 is a zoom-in view of a via SV described in FIG. 14 and FIG. 15. Referring to FIG. 17 and FIG. 18, a portion of the touch lead line is inserted into the via SV.

[0140] FIG. 19 shows a connection between a respective connecting electrode and a touch lead line in a first electrode layer. FIG. 20 shows a connection between a respective connecting electrode and a touch signal line in a second conductive layer.

[0141] Various appropriate implementations may be practiced in the present disclosure. In one example, a single layer of Molybdenum or Copper, or a double layer structure of Molybdenum-Niobium / Copper, Molybdenum alloy / Copper, Titanium / Copper, or a triple layer structure of Molybdenum-Niobium / Copper / Molybdenum alloy, Molybdenum alloy / Copper / Molybdenum alloy is deposited on a first base substrate, and patterned to form the first conductive layer. The first conductive layer is formed to have a thickness in a range of 1000 to

[0142] A single layer of Silicon Oxide, or a double layer structure of Silicon Nitride / Silicon Dioxide, or a triple layer structure of Silicon Nitride / Silicon Oxynitride / Silicon Oxide is deposited on the first conductive layer to form a buffer layer. The buffer layer is formed to have a thickness in a range of 1000 to   Silicon Nitride can be a single layer or stacked in two or three layers with a thickness ranging from 3000 to  Silicon Oxynitride has a thickness in a range of 1000 to  Silicon Dioxide is at the top layer, in contact with subsequent layers, with a thickness of 300 to

[0143] Subsequently, a single layer metal oxide, either a high-mobility oxide material doped with Indium Zinc Oxide (IZO) , or materials like Indium Gallium Zinc Oxide (IGZO) , Aluminum-Indium Tin Zinc Oxide (Al-ITZO) , doped with rare earth elements such as Praseodymium (Pr) is deposited on the buffer layer to form the semiconductor material layer. The semiconductor material layer is formed to have a thickness in a range of 300 to

[0144] Subsequently, a single layer of Silicon Oxide, or a double layer structure of Silicon Nitride / Silicon Dioxide, or a triple layer structure of Silicon Nitride / Silicon Oxynitride / Silicon Oxide is deposited on the semiconductor material layer to form the gate insulating layer. The gate insulating layer is formed to have a thickness in a range of 1000 to  Silicon Oxide can be a single layer or stacked in two or three layers. Silicon Oxynitride has a thickness in a range of 1000 to  Silicon Dioxide is at the top layer, in contact with the subsequent active layer, with a thickness of 300 to

[0145] Subsequently, a single layer of Molybdenum or Copper metal, or a double layer structure of Molybdenum-Niobium / Copper, Molybdenum-Titanium-Disilicide / Copper, or a  triple layer structure of Molybdenum-Niobium / Copper / Molybdenum-Titanium-Disilicide, Molybdenum-Titanium-Disilicide / Copper / Molybdenum-Titanium-Disilicide is deposited on the gate insulating layer to form the gate electrode and the plurality of touch signal lines. The gate electrode and the plurality of touch signal lines are formed to have a thickness in a range of 1000 to

[0146] Subsequently, silicon oxide is deposited to form the first sub-layer of the first passivation layer, low hydrogen-silicon nitride is deposited to form the second sub-layer of the first passivation layer, and low-stress Silicon Nitride is deposited to form the third sub-layer of the first passivation layer. The first passivation layer is formed to have a total thickness in a range of 1000 to  For example, the first sub-layer of the first passivation layer has a thickness in a range of 100 to 300 nm, and the second sub-layer and the third sub-layer have a combined thickness in a range of 150 to 500 nm. A ratio of a thickness of the second sub-layer to a thickness of the third sub-layer can be 1: 1, 1: 2, 1: 3, 1: 4, 2: 3, 2: 5, 3: 4, or 3: 5. Silicon-Hydrogen content in the second sub-layer is in a range of 0.3%to 2.0%, and silicon-Hydrogen content in the third sub-layer is in a range of 8%to 15%.

[0147] A positive photoresist is deposited to form the planarization layer. A first electrode layer is formed on the planarization layer. The first electrode layer includes a plurality of touch lead lines. A touch lead line is connected to a touch signal line through a respective connecting electrode formed subsequently.

[0148] Subsequently, a dense low Hydrogen-Silicon Nitride is deposited to form the second passivation layer, to block moisture and hydrogen.

[0149] Subsequently, a second electrode layer is formed on the second passivation layer. The second electrode layer includes a plurality of connecting electrodes. A respective connecting electrode is connected to the touch lead line in the first electrode layer, and is connected to the touch signal line in the second conductive layer.

[0150] In another aspect, the present invention provides a display apparatus, including the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is a liquid crystal display apparatus.

[0151] In another aspect, the present invention provides a method of fabricating an array substrate. In some embodiments, the method includes forming a first conductive layer on a first base substrate, wherein the first conductive layer includes a plurality of data lines; forming a buffer layer on a side of the first conductive layer away from the first base substrate; forming a semiconductor material layer on a side of the buffer layer away from the first base substrate, wherein the semiconductor material layer comprises an active layer of a transistor;  forming a gate insulating layer on a side of the semiconductor material layer away from the first base substrate; and forming a second conductive layer on a side of the gate insulating layer away from the first base substrate, wherein the second conductive layer comprises at least a portion of a source electrode of the transistor, at least a portion of a drain electrode of the transistor, and at least a portion of a gate electrode of the transistor.

[0152] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.An array substrate, comprising:a first base substrate;a first conductive layer on the first base substrate, wherein the first conductive layer includes a plurality of data lines;a buffer layer on a side of the first conductive layer away from the first base substrate;a semiconductor material layer on a side of the buffer layer away from the first base substrate, wherein the semiconductor material layer comprises an active layer of a transistor;a gate insulating layer on a side of the semiconductor material layer away from the first base substrate; anda second conductive layer on a side of the gate insulating layer away from the first base substrate, wherein the second conductive layer comprises at least a portion of a source electrode of the transistor, at least a portion of a drain electrode of the transistor, and at least a portion of a gate electrode of the transistor.2.The array substrate of claim 1, wherein the source electrode extends through the gate insulating layer and the buffer layer to electrically connect to a respective data line of the plurality of data lines.3.The array substrate of claim 1, further comprising a third conductive layer on a side of the buffer layer away from the first base substrate;wherein the third conductive layer comprises a relay electrode;the source electrode extends through the gate insulating layer and the buffer layer to connect to the relay electrode via a hole; andthe relay electrode connects to a respective data line of the plurality of data lines.4.The array substrate of claim 3, wherein the relay electrode is on a side of the respective data line away from the first base substrate, and on a side of the source electrode closer to the first base substrate; andthe relay electrode comprises a same material as at least one of the gate electrode or the drain electrode.5.The array substrate of claim 1, wherein the source electrode comprises a first terminal in contact with the active layer and a second terminal not in contact with the active layer; anda side of the second terminal closer to the first base substrate is in contact with the gate insulating layer.6.The array substrate of any one of claims 1 to 5, further comprising:a first passivation layer on a side of the second conductive layer away from the first base substrate; anda planarization layer on a side of the first passivation layer away from the first base substrate;wherein the first passivation layer comprises a plurality of sub-layers having different composition.7.The array substrate of claim 6, wherein the first passivation layer has a stress in a range of -4000Pa to -1000Pa.8.The array substrate of claim 6, wherein the first passivation layer comprises a first sub-layer on a side of the second conductive layer away from the first base substrate, and a second sub-layer on a side of the first sub-layer away from the first base substrate; andone of the first sub-layer and the second sub-layer includes silicon oxide, while the other includes silicon nitride.9.The array substrate of claim 8, wherein the second sub-layer comprises 0.3 %to 2.0 %w / w silicon-hydrogen.10.The array substrate of claim 8, wherein the second sub-layer comprises 8 %to 15 %w / w silicon-hydrogen.11.The array substrate of claim 8, wherein the second sub-layer comprises 1%to 10 %w / w silicon-hydrogen.12.The array substrate of claim 8, wherein a thickness of the first sub-layer is in a range of 100 nm to 300 nm; anda thickness of the second sub-layer is in a range of 150 nm to 500 nm.13.The array substrate of claim 8, wherein the first passivation layer further comprises a third sub-layer on a side of the second sub-layer away from the first base substrate; andthe third sub-layer comprises silicon nitride.14.The array substrate of claim 13, wherein the second sub-layer comprises 0.3 %to 2.0 %w / w silicon-hydrogen; andthe third sub-layer comprises 8 %to 15 %w / w silicon-hydrogen.15.The array substrate of claim 13, wherein a ratio of a thickness of the second sub-layer to a thickness of the third sub-layer is in a range of 1: 4 to 1: 1;a thickness of the first sub-layer is in a range of 100 nm to 300 nm; anda total thickness of the second sub-layer and the third sub-layer is in a range of 150 nm to 500 nm.16.The array substrate of any one of claims 1 to 3, further comprising a fourth conductive layer on a side of the gate insulating layer away from the first base substrate and on a side of the second conductive layer closer to the first base substrate;wherein at least one of the gate electrode or the drain electrode comprises a sub-layer in the fourth conductive layer and a sub-layer in the second conductive layer.17.The array substrate of claim 16, further comprising a fifth conductive layer on a side of the second conductive layer away from the first base substrate;wherein at least one of the gate electrode, the source electrode, or the drain electrode comprises a sub-layer in the second conductive layer and a sub-layer in the fifth conductive layer.18.The array substrate of any one of claims 1 to 17, wherein the gate electrode is spaced apart from the drain electrode by a first minimal distance, and is spaced apart from the source electrode by a second minimal distance; andthe first minimal distance is greater than the second minimal distance by at least 4 μm.19.The array substrate of any one of claims 1 to 18, further comprising:a first electrode layer on a side of the planarization layer away from the first base substrate;a second passivation layer on a side of the first electrode layer away from the first base substrate;a second electrode layer on a side of the second passivation layer away from the first base substrate; anda plurality of touch signal lines, a plurality of touch lead lines, and a plurality of connecting electrodes;wherein a respective connecting electrode of the plurality of connecting electrodes connects a touch signal line of the plurality of touch signal lines to a touch lead line of the plurality of touch lead lines;the first electrode layer comprises a first electrode and the plurality of touch lead lines;the second electrode layer comprises a second electrode and the plurality of connecting electrodes; andthe second electrode is electrically connected to the drain electrode of the transistor.20.The array substrate of claim 19, further comprising a via through which the respective connecting electrode connects to the touch signal line and the touch lead line;wherein a portion of the touch lead line is inserted into the via;an orthographic projection of the touch lead line on the first base substrate partially overlaps with an orthographic projection of the respective connecting electrode on the first base substrate; andthe respective connecting electrode connects a touch signal line to a touch lead line, the touch signal line and the touch lead line being in two different layers.21.The array substrate of claim 19, further comprising:a third passivation layer on a side of the second electrode layer away from the first base substrate; anda touch electrode layer on a side of the third passivation layer away from the first base substrate;wherein the plurality of touch signal lines are in the touch electrode layer;the touch signal line extends through a via extending through the third passivation layer to connect to the respective connecting electrode; andthe respective connecting electrode extends through a via extending through the second passivation layer to connect to the touch lead line.22.A display apparatus, comprising the array substrate of any one of claims 1 to 21, and one or more integrated circuits connected to the array substrate.

Images