Low-distortion PAM-4 optical transmitter

Abstract

The present disclosure provides a low-distortion PAM-4 optical transmitter with a piecewise compensation scheme for VCSEL-based optical communication links. The input half-rate least significant bit (LSB) and most significant bit (MSB) data streams of the transmitter are firstly encoded into half-rate unary-weighted data streams by thermometer encoders. The half-rate unary-weighted data streams are then fed into three data slices with 2-tap feed-forward equalizer (FFE), continuous-time linear equalizer (CTLE), pre-emphasis circuit for serialization and piecewise pre-distortion. Finally, outputs from the three data slices are added in the form of current and fed into VCSEL. A thermal control loop is implemented to monitor the temperature of the VCSEL as well as provide compensation to the bias current of the VCSEL.

Description

LOW-DISTORTION PAM-4 OPTICAL TRANSMITTERField of the Invention:

[0001] The present invention generally relates to the technical field of optical transmitters, more specifically, it relates to a low-distortion four-level pulse amplitude modulation (PAM-4) optical transmitter.Background of the Invention:

[0002] Vertical-cavity surface-emitting laser (VCSEL) emerges as one of the major optical sources for short-reach optical communication devices, such as PAM-4 optical transmitters. However, VCSEL has four major imperfections. Firstly, its electrical-to-optical (E / O) conversion gain is nonlinear with respect to bias current. Secondly, its E / O conversion bandwidth is also nonlinear with the bias current. Thirdly, its responses to rising and falling transitions are asymmetric. Fourthly, its output optical power varies with temperature.

[0003] FIG. 1 illustrates the relationship between the bias current and the output optical power of VCSEL, where I0 represents the bias current, and IB, IM and IT denote the bottom, middle and top current levels respectively in a PAM-4 current signal. Due to the E / O gain nonlinearity of VCSEL, when the three sub-eye heights of the PAM-4 current signal outputted by the optical transmitter are equal, that is, the magnitudes of IB, IM and IT are equal, the corresponding output optical powers (HB, HM and HT) are inconsistent. This indicates an amplitude distortion issue in generated PAM-4 optical signal.

[0004] FIG. 2 shows the relationship between the bias current and the E / O conversion bandwidth of VCSEL. As shown, the bandwidth increases with the bias current. Therefore, for the three currents levels IB, IM and IT, their corresponding bandwidths are different. As a result, the three sub-eye widths of the generated PAM-4 optical signals are inconsistent, further degrading the communication quality.

[0005] FIG. 3 presents VCSEL’s response to rising and falling data transitions. Due to charge storage effect, the VCSEL’s response to rising transition is faster than that to falling transition. As a result, the generated optical signal will be skewed, posing a significant impact on data de-serialization and decoding for optical receiver.

[0006] When VCSEL is operated for a long time, it generates self-heating, leading to a gradual increase in working temperature. FIG. 4 illustrates the relationship between the input current and the output optical power of the laser at low-temperature and high-temperature conditions. As the temperature increases, the laser's output optical power is more likely to reach saturation, resulting in decreased optical modulation amplitude (ΔHL > ΔHH) . This phenomenon indicates that temperature variation will also result in distortion in the generated optical signal.Summary of the Invention:

[0007] To relieve the above-said four nonidealities, the present invention provides a low-distortion PAM-4 optical transmitter with a piecewise compensation scheme for VCSEL-based optical communication links.

[0008] The input half-rate least significant bit (LSB) and most significant bit (MSB) data streams of the transmitter are firstly encoded into half-rate unary-weighted data streams by thermometer encoders. The half-rate unary-weighted data streams are then fed into three data slices with 2-tap feed-forward equalizer (FFE) , continuous-time linear equalizer (CTLE) , pre-emphasis circuit for serialization and piecewise pre-distortion. Finally, outputs from the three data slices are added in the form of current and fed into VCSEL. A thermal control loop is implemented to monitor the temperature of the VCSEL as well as provide compensation to the bias current of the VCSEL.

[0009] Since the amplitudes of the three unary-weighted data steams can be independently tuned, the E / O gain nonlinearity of VCSEL can be solved. Similarly, since the equalization characteristics of the three unary-weighted data steams can also be independently adjusted, the E / O bandwidth nonlinearity of VCSEL can be settled. The asymmetric response issue is counteracted by the pre-emphasis circuit. And the temperature sensitivity of VCSEL is resolved through the thermal control loop.Brief Description of the Drawings:

[0010] Aspects of the present disclosure may be readily understood from the following detailed description with reference to the accompanying figures. The illustrations may not necessarily be drawn to scale. That is, the dimensions of the various features may be arbitrarily increased or reduced for clarity of discussion. There may be distinctions between the artistic renditions in the present disclosure and the actual apparatus due to manufacturing processes and tolerances. Common reference numerals may be used throughout the drawings and the detailed description to indicate the same or similar components.

[0011] FIG. 1 illustrates the relationship between the input current and the output optical power of VCSEL;

[0012] FIG. 2 illustrates the relationship between the input current and the E / O conversion bandwidth of VCSEL;

[0013] FIG. 3 illustrates VCSEL’s asymmetric responses to rising and falling data transitions;

[0014] FIG. 4 illustrates the relationship between the input current and the output optical power of VCSEL at low-temperature and high-temperature conditions;

[0015] FIG. 5 illustrates block diagram of a low-distortion PAM-4 optical transmitter in accordance with one embodiment of the present invention;

[0016] FIGS. 6A and 6B illustrate schematic diagram and truth table of a thermometer encoders in accordance with one embodiment of the present invention respectively;

[0017] FIG. 7 illustrates block diagram of an equalization generation and serialization circuit in accordance with one embodiment of the present invention;

[0018] FIG. 8 illustrates schematic diagram of a 2-to-1 serializer in accordance with one embodiment of the present invention;

[0019] FIG. 9 illustrates schematic diagram of a clock delay tuning circuit in accordance with one embodiment of the present invention;

[0020] FIG. 10 illustrates schematic diagram of an output driver in accordance with one embodiment of the present invention;

[0021] FIG. 11 illustrates schematic of a clock buffer in accordance with one embodiment of the present invention; and

[0022] FIG. 12 illustrates schematic of a biasing circuit with a thermal control loop in accordance with one embodiment of the present invention.Detailed Description:

[0023] In the following description, preferred examples of the present invention will be set forth as embodiments which are to be regarded as illustrative rather than restrictive. Specific details may be omitted so as not to obscure the present disclosure; however, the disclosure is written to enable one skilled in the art to practice the teachings herein without undue experimentation.

[0024] FIG. 5 illustrates a low-distortion PAM-4 optical transmitter in accordance with one embodiment of the present invention. The transmitter features a half-rate architecture, where four input half-rate non-return-to-zero (NRZ) differential signals LSB1P / LSB1N, MSB1P / MSB1N, LSB2P / LSB2N and MSB2P / MSB2N are converted into six unary-weighted NRZ differential signals T1P / T1N, M1P / M1N, B1P / B1N, T2P / T2N, M2P / M2N and B2P / B2N by two thermometer encoders 21, 22. These signals are then sent to top, middle, and bottom slices. Each slice consists of an equalization generation and serialization circuit 31 / 32 / 33 for data serialization and 2-tap FFE and one output driver 41 / 42 / 43 composed of transconductance (Gm) cell 411 / 421 / 431, CTLE 412 / 422 / 432 and pre-emphasis circuit 413 / 423 / 433.

[0025] Taking the bottom slice as an example, as shown in FIG. 5, the equalization generation and serialization circuit 33 of the bottom slice produces full-rate main tap NRZ differential signals BP / BN and its equalization component BEP / BEN. And then, the output driver 43 converts BP / BN and BEP / BEN into currents and combine those currents into bottom level modulation current signal IB. The middle and top level modulation current signals IM and IT are generated by the middle and top slices respectively in the same manner.

[0026] The low-distortion PAM-4 optical transmitter further comprises clock buffer 50 configured to correct offset between differential clock signals and feed the corrected differential clock signals to the top, middle and bottom slice equalization generation and serialization circuits respectively.

[0027] The low-distortion PAM-4 optical transmitter further comprises a bias circuit 10 implemented with a thermal control loop. The output current ID from the thermal control loop subtracts IB, IM and IT to obtain a current signal IV in PAM-4 format. This IV signal is then input to VCSEL 11 to drive it to emit a low-distortion PAM-4 optical signal.

[0028] A laser source 11, such as a VCSEL, is electrically coupled to the biasing circuit 10, the top, middle and bottom slice output drivers 41, 42 and 43 such that the laser source is driven by a PAM-4 driving current signal to generate a low-distortion PAM-4 optical signal, wherein the PAM-4 driving current signal is formed by subtracting the top, middle and bottom level modulation current signals from the compensated bias current.

[0029] FIGS. 6A and 6B illustrate the schematic diagram and truth table of the thermometer encoder 21 / 22 shown in FIG. 5 respectively. The encoder 21 / 22 consists of three basic digital logic gates: NOT gate, NAND gate and NOR gate to realize the desired input and output relationships described in the truth table.

[0030] More specifically, each of the first and second thermometer encoders 21, 22 comprises a first NOT gate N1, a second NOT gate N2, a third NOT gate N3, a fourth NOT gate N4, a fifth NOT gate N5, a sixth NOT gate N6, a seventh NOT gate N7, a first NAND gate NA1, a second NAND gate NA2, a first NOR gate NO1, and a second NOR gate NO2.

[0031] Input terminal of the first NOT gate N1, first input terminal of the first NOR gate NO1, second input terminal of the first NOR gate NO1, and input terminal of the second NOT gate N2 respectively serve as input terminals of the thermometer encoder; output terminal of the first NOT gate N1 is respectively connected to first input terminal of the second NOR gate NO2, input terminal of the fifth NOT gate N5, and first input terminal of the second NAND gate NA2; the first input terminal of the first NOR gate NO1 is respectively connected to input terminal of the third NOT gate N3 and first input terminal of the first NAND gate NA1; the second input terminal of the first NOR gate NO1 is connected to second input terminal of the first NAND gate NA1; output terminal of the first NOR gate NO1 is connected to input terminal of the fourth NOT gate N4; output terminal of the second NOT gate N2 is connected to second input terminal of the second NOR gate NO2 and second input terminal of the second NAND gate NA2; output terminal of the third NOT gate N3 is connected to input terminal of the sixth NOT gate N6; output terminal of the first NAND gate NA1 is connected to input terminal of the seventh NOT gate N7; and output terminal of the second NOR gate NO2, output terminal of the fourth NOT gate N4, output terminal of the fifth NOT gate N5, output terminal of the sixth NOT gate N6, output terminal of the second NAND gate NA2, and output terminal of the seventh NOT gate N7 respectively serve as output terminals of the thermometer encoder.

[0032] When both the MSB and LSB are 0, T, M and B are all 0. If the MSB is 0 and the LSB is 1, B becomes 1 while T and M remain 0. When the MSB is 1 and the LSB is 0, both B and M are 1, and T is 0. Finally, when both the MSB and LSB are 1, T, M and B are all 1.

[0033] FIG. 7 illustrates the block diagram of the equalization generation and serialization circuit 31 / 32 / 33 in FIG. 5. Latches L1～L4 are employed to retime the input differential signals D1P / D1N and D2P / D2N. Input differential signals D1P / D1N are retimed by L1 to generate the equalization tap differential signal D1EP / D1EN and by L3 to generate the main tap differential signals D1MP / D1MN. The delay between the main tap differential signals D1MP / D1MN and the equalization tap differential signals D1EP / D1EN is determined by the clock delay tuning circuits CH1 and CH2. Since the peak frequency of the feed-forward equalizer varies with the delay between the equalization tap and the main tap, the equalization characteristics of the implemented equalizer can be fine-tuned by adjusting the clock delay tuning circuits CH1 and CH2. The same process applies to main tap differential signals D2MP / D2MN and equalization tap differential signals D2EP / D2EN. Then, the main tap differential signals D1MP / D1MN and D2MP / D2MN are interleaved in time domain using a 2-to-1 serializer SER1 to create full-rate differential signals DMP / DMN. Similarly, the equalization tap differential signals D1EP / D1EN and D2EP / D2EN are interleaved in the time domain by a 2-to-1 serializer SER2 to produce full-rate differential signals DEP / DEN.

[0034] More specifically, each of the top slice, middle slice and bottom slice equalization generation and serialization circuits 31, 32, 33 includes a first latch L1, a second latch L2, a third latch L3, a fourth latch L4, a first clock delay adjustment circuit CH1, a second clock delay adjustment circuit CH2, a third clock delay adjustment circuit CH3, a fourth clock delay adjustment circuit CH4, a first 2-to-1 serializer SER1, and a second 2-to-1 serializer SER2.

[0035] Input differential terminals of the first latch L1 and the third latch L3 are connected and configured to serve as first data input differential terminals of the equalization generation and serialization circuit; input differential terminals of the second latch L2 and the fourth latch L4 are connected and configured to serve as second input data differential terminals of the equalization generation and serialization circuit; input differential terminals of the first clock delay adjustment circuit CH1 and the second clock delay adjustment circuit CH2 are connected and configured to serve as clock differential terminals of the equalization generation and serialization circuit; output differential terminals of the first latch L1 and the second latch L2 are connected to the second 2-to-1 serializer SER2; output differential terminals of the third latch L3 and the fourth latch L4 are connected to the first 2-to-1 serializer SER1; output differential terminal of the second clock delay adjustment circuit CH2 are respectively connected to the control terminals of the first latch L1 and the second latch L2; output differential terminals of the second clock delay adjustment circuit CH2 are further connected, via the fourth clock delay adjustment circuit CH4, to control terminals of the second 2-to-1 serializer SER2; output differential terminals of the first clock delay adjustment circuit CH1 are respectively connected to the control terminals of the third latch L3 and the fourth latch L4; output differential terminals of the first clock delay adjustment circuit CH1 are further connected, via the third clock delay adjustment circuit CH3, to control terminals of the first 2-to-1 serializer SER1; output differential terminals of the first 2-to-1 serializer SER1 serve as main tap output differential terminals of the equalization generation and serialization circuit; and output differential terminals of the second 2-to-1 serializer SER2 serve as equalization tap output differential terminals of the equalization generation and serialization circuit.

[0036] FIG. 8 illustrates the schematic diagram of the 2-to-1 serializer SER1 / SER2 in FIG. 7. The serializer is composed of loads R1, R2 and transistors M1～M12, wherein transistors M1～M3, M4～M6, M7～M9 and M10～M12 constitute four data selection units 801 ～ 804, respectively. Taking the data selection unit 801 as an example, when the clock signal CLKP is high, this unit is selected, and transistor M2 turns on. When the data signal D1P is high, the output signal DN is low. Conversely, when D1P is low, DN becomes high, meaning the output signals DN / DP of the serializer changes with the input signals D1P / D1N. Transistor M3 acts as a pre-charging transistor, when D1P is low, M3 turns on and charges the source of M2 to suppress charge sharing at the output node DN. The working characteristics of the other three data selection units 802 ～ 804 are the same as above. The data selection unit 801 / 803 and the data selection unit 802 / 804 work alternately, allowing the half-rate signals D1P / D1N and D2P / D2N to be interleaved in the time domain into full-rate signals DN / DP.

[0037] More specifically, each of the first and second 2-to-1 serializers SER1, SER2 comprises a first resistor R1, a second resistor R2, a first transistor M1, a second transistor M2, a third transistor M3, a fourth transistor M4, a fifth transistor M5, a sixth transistor M6, a seventh transistor M7, an eighth transistor M8, a ninth transistor M9, a tenth transistor M10, an eleventh transistor M11, and a twelfth transistor M12.

[0038] First terminals of the first resistor R1 and the second resistor R2, and sources of the third transistor M3, the sixth transistor M6, the ninth transistor M9, and the twelfth transistor M12, are connected to a power supply terminal; second terminal of the first resistor R1 serves as output negative terminal of the 2-to-1 serializer and is connected to the drains of the second transistor M2 and the fifth transistor M5; source of the second transistor M2 is connected to drains of the first transistor M1 and the third transistor M3; source of the fifth transistor M5 is connected to drains of the fourth transistor M4 and the sixth transistor M6; gate of the first transistor M1 is connected to gate of the third transistor M3 and serves as a first input positive terminal of the 2-to-1 serializer; gate of the fourth transistor M4 is connected to gate of the sixth transistor M6 and serves as second input positive terminal of the 2-to-1 serializer; second terminal of the second resistor R2 serves as second output positive terminal of the 2-to-1 serializer and is connected to drains of the eighth transistor M8 and the eleventh transistor M11; source of the eighth transistor M8 is connected to drains of the seventh transistor M7 and the ninth transistor M9; source of the eleventh transistor M11 is connected to drains of the tenth transistor M10 and the twelfth transistor M12; gate of the seventh transistor M7 is connected to gate of the ninth transistor M9 and serves as second input negative terminal of the 2-to-1 serializer; gate of the tenth transistor M10 is connected to gate of the twelfth transistor M12 and serves as a first input negative terminal of the 2-to-1 serializer; gates of the second transistor M2 and the eighth transistor M8 are connected and configured to serve as clock positive terminal of the 2-to-1 serializer; gates of the fifth transistor M5 and the eleventh transistor M11 are connected and configured to serve as clock negative terminal of the 2-to-1 serializer; and sources of the first transistor M1, the fourth transistor M4, the seventh transistor M7, and the tenth transistor M10 are connected to a common ground terminal.

[0039] FIG. 9 depicts the schematic of the clock delay tuning circuit CH1 / CH2 / CH3 / CH4 in FIG. 7. Transistors M13 and M14 form a basic differential pair, with the current source I3 supplying bias current. Transistors M15 and M16 are cross-coupled connected, with their source-drain currents designated as IM15 and IM16. Therefore, the output current at the output node OUTP is I1+IM15-0.5*I3, while the output current at OUTN is I2+IM16-0.5*I3. Since the charging and discharging times required for the output node signal to switch between high and low levels are inversely proportional to the current, the delay of the output signal compared to the input signal can be adjusted by tuning the I1 and I2, thereby realizing the delay tuning function.

[0040] More specifically, each of the first, second, third and fourth clock delay adjustment circuits CH1, CH2, CH3, CH4 comprises a first current source I1, a second current source I2, a third current source I3, a thirteenth transistor M13, a fourteenth transistor M14, a fifteenth transistor M15, and a sixteenth transistor M16.

[0041] First terminals of the first current source I1 and the second current source I2, and sources of the fifteenth transistor M15 and the sixteenth transistor M16, are connected to a power supply terminal; second terminal of the first current source I1 is connected to drain of the fifteenth transistor M15, drain of the thirteenth transistor M13, and gate of the sixteenth transistor M16, and serves as output positive terminal of the clock delay adjustment circuit; second terminal of the second current source I2 is connected to drain of the sixteenth transistor M16, drain of the fourteenth transistor M14 and gate of the fifteenth transistor M15, and serves as output negative terminal of the clock delay adjustment circuit; first terminal of the third current source I3 is connected to sources of the thirteenth transistor M13 and the fourteenth transistor M14, and second terminal of the third current source I3 is connected to ground; and gates of the thirteenth transistor M13 and the fourteenth transistor M14 serve respectively as input negative terminal and input positive terminal of the clock delay adjustment circuit.

[0042] FIG. 10 depicts the schematic diagram of the output driver 41 / 42 / 43 in FIG. 5. Each output driver is composed of two identical drive units 1001, 1002.

[0043] Taking the drive unit 1001 for amplifying the main tap signal as an example, it includes transistors M17～M18 and M21～M22, resistor R3, capacitor C1 and tail current sources I4～I5. Transistors M17 and M21 form a CASCODE structure, which enhances the reverse isolation of the amplifier circuit and increases the robustness of the amplifier unit, preventing breakdown due to excessive drain-source voltage of the transistor. Transistors M18 and M22 form the same configuration. The resistor-capacitor network composed of resistor R3 and capacitor C1 acts as CTLE to extend the bandwidth of the driver. Tail current sources I4 and I5 provide bias current for the drive unit, and the transconductance of the drive unit can be adjusted by tuning tail current sources I4 and I5.

[0044] The equalization signal drive unit 1002, made up of transistors M19～M20 and M23～M24, resistor R4, and tail current sources I6～I7, follows the same design principles. The currents of the two drive units are superimposed at the output node of the output driver to form IP and IN.

[0045] As mentioned above, a pre-emphasis circuit 1003 is implemented to relieve VCSEL’s asymmetric response issue. It delays the main-tap signal DP using a passive network composed of a resistor R9 and capacitor C2. Then, a AND logic gate A1 is implemented to perform AND logic calculation between another main-tap signal DN and the delayed DP. In this way, the pre-emphasis circuit generates pulses at every rising transitions of IP, i.e. falling transitions of the current flowing through the VCSEL.

[0046] More specifically, each of the top, middle and bottom slice output drivers 41, 42, 43 comprises a seventeenth transistor M17, an eighteenth transistor M18, a nineteenth transistor M19, a twentieth transistor M20, a twenty-first transistor M21, a twenty-second transistor M22, a twenty-third transistor M23, a twenty-fourth transistor M24, a third resistor R3, a fourth resistor R4, a fifth resistor R5, a sixth resistor R6, a seventh resistor R7, an eighth resistor R8, a first capacitor C1, a fourth current source I4, a fifth current source I5, a sixth current source I6, a seventh current source I7 and a pre-emphasis circuit.

[0047] Drain of the seventeenth transistor M17 is connected to drain of the twentieth transistor M20 and serves as output positive terminal of the output driver; drain of the eighteenth transistor M18 is connected drain of the nineteenth transistor M19 and serves as output negative terminal of the output driver; gate of the seventeenth transistor M17 is connected to the gate of the eighteenth transistor M18 through the fifth resistor R5 and the sixth resistor R6; gate of the nineteenth transistor M19 is connected to the gate of the twentieth transistor M20 through the seventh resistor R7 and the eighth resistor R8; connection node between the fifth resistor R5 and the sixth resistor R6 and connection node between the seventh resistor R7 and the eighth resistor R8 are provided with a bias voltage VG; source of the seventeenth transistor M17 is connected to drain of the twenty-first transistor M21; source of the eighteenth transistor M18 is connected to drain of the twenty-second transistor M22; source of the nineteenth transistor M19 is connected to drain of the twenty-third transistor M23; source of the twentieth transistor M20 is connected to drain of the twenty-fourth transistor M24; source of the twenty-first transistor M21 is connected to one terminal of the third resistor R3, one terminal of the first capacitor C1, and one terminal of the fourth current source I4; source of the twenty-second transistor M22 is connected to another terminal of the third resistor R3, another terminal of the first capacitor C1, and one terminal of the fifth current source I5; source of the twenty-third transistor M23 is connected to one terminal of the fourth resistor R4, and one terminal of the sixth current source I6; source of the twenty-fourth transistor M24 is connected to another terminal of the fourth resistor R4, and one terminal of the seventh current source I7; another terminal of the fourth current source I4, another terminal of the fifth current source I5, another terminal of the sixth current source I6, and another terminal of the seventh current source I7 are connected to ground; gates of the twenty-first transistor M21 and the twenty-second transistor M22 respectively serve as main tap input positive and negative terminals of the output driver; gates of the twenty-third transistor M23 and the twenty-fourth transistor M24 respectively serve as equalization tap input positive and negative terminals of the output driver; the pre-emphasis circuit comprises a nineth resistor R9, a second capacitor C2 and a AND gate A1; one terminal of the nineth resistor R9 is connected to the main tap input positive terminal of the output driver; first input terminal of the AND gate A1 is connected to the main tap input negative terminal of the output driver; another terminal of the nineth resistor R9 and one terminal of the second capacitor C2 are connected to second input terminal of the AND gate A1; another terminal of the second capacitor C2 is connected to ground; and output terminal of the AND gate A1 is connected to the source of the eighteenth transistor M18 and the drain of the twenty-second transistor M22.

[0048] FIG. 11 illustrates the schematic of the clock buffer 50 in FIG. 5. The clock buffer 50 includes two inverter chains G1～G4 and G9～G12. The sizes of the inverters progressively increase from the input ports to the output ports to enhance the driving capability of the circuit. Inverters G5～G8 are implemented to correct the offset between the differential clock signals.

[0049] More specifically, the clock buffer 50 comprises: a first inverter G1, a second inverter G2, a third inverter G3, a fourth inverter G4, a fifth inverter G5, a sixth inverter G6, a seventh inverter G7, an eighth inverter G8, a ninth inverter G9, a tenth inverter G10, an eleventh inverter G11, and a twelfth inverter G12. The first inverter G1 is sequentially connected in series with the second inverter G2, the third inverter G3, and the fourth inverter G4. The ninth inverter G9 is sequentially connected in series with the tenth inverter G10, the eleventh inverter G11, and the twelfth inverter G12.

[0050] Output terminal of the first inverter G1 is connected, through the fifth inverter G5, to input terminal of the twelfth inverter G12, input terminal of the seventh inverter G7, and output terminal of the eighth inverter G8; output terminal of the ninth inverter G9 is connected, through the sixth inverter G6, to input terminal of the fourth inverter G4, output terminal of the seventh inverter G7, and input terminal of the eighth inverter G8; input terminal of the first inverter G1 and input terminal of the ninth inverter G9 respectively serve as input clock negative and positive terminals of the clock buffer; and output terminal of the fourth inverter G4 and output terminal of the twelfth inverter G12 respectively serve as output clock negative and positive terminals of the clock buffer.

[0051] Under a specified supply voltage VV, common-mode current ID of the laser is proportional to the temperature. To address the amplitude distortion of the laser's output optical signal caused by temperature variations, as illustrated in FIG. 12, the biasing circuit 10 includes a thermal control loop for generating a compensation signal used to adjust the operating state of the VCSEL.

[0052] More specifically, the biasing circuit 10 comprises: a bias current source 101 configured to supply the common-mode bias current; a monitor 102 configured to track change of the common-mode bias current in real time and generate a tracking signal indicative of the change of the common-mode bias current; and a feedback control circuit 103 configured to receive the tracking signal, generate a compensation current signal and feed the compensation current signal to the bias current source 101 to generate the compensated bias current.

[0053] While the present disclosure has been described and illustrated with reference to specific embodiments thereof, these descriptions and illustrations are not limiting. The illustrations may not necessarily be drawn to scale. There may be distinctions between the artistic renditions in the present disclosure and the actual apparatus due to manufacturing processes and tolerances. There may be other embodiments of the present disclosure which are not specifically illustrated. Modifications may be made to adapt a particular situation, material, composition of matter, method, or process to the objective and scope of the present disclosure. All such modifications are intended to be within the scope of the claims appended hereto. While the methods disclosed herein have been described with reference to particular operations performed in a particular order, it will be understood that these operations may be combined, sub-divided, or re-ordered to form an equivalent method without departing from the teachings of the present disclosure. Accordingly, unless specifically indicated herein, the order and grouping of the operations are not limitations.

Claims

1.A PAM-4 optical transmitter, comprising a biasing circuit (10) with a thermal control loop (10) and a laser source (11) , characterized in further comprising a first thermometer encoder (21) , a second thermometer encoder (22) , a top slice equalization generation and serialization circuit (31) , a middle slice equalization generation and serialization circuit (32) , a bottom slice equalization generation and serialization circuit (33) , a top slice output driver (41) , a middle slice output driver (42) , a bottom slice output driver (43) , a clock buffer (50) ;whereinthe first / second thermometer encoder (21 / 22) is configured to convert first / second LSB and MSB half-rate NRZ differential signals to first / second top, middle and bottom level unary-weighted half-rate NRZ differential signals;the clock buffer (50) is configured to correct offset between differential clock signals and feed the corrected differential clock signals to the top, middle and bottom slice equalization generation and serialization circuits respectively;the top / middle / bottom slice equalization generation and serialization circuit (31 / 32 / 33) is configured to: receive the first and second top / middle / bottom level unary-weighted half-rate NRZ differential signals, and generate top / middle / bottom level main tap and equalization tap full-rate NRZ differential signals;the top / middle / bottom slice output driver (41 / 42 / 43) is configured to: receive the top / middle / bottom level main tap and equalization tap full-rate NRZ differential signals and generate a top / middle / bottom level modulation current signal; andthe biasing circuit (10) configured to track change of a common-mode bias current in real time and generate a compensated bias current; andthe laser source (11) is electrically coupled to the biasing circuit (10) , the top, middle and bottom slice output drivers (41, 42 and 43) such that the laser source is driven by a PAM-4 driving current signal to generate a low-distortion PAM-4 optical signal, wherein the PAM-4 driving current signal is formed by subtracting the top, middle and bottom level modulation current signals from the compensated bias current.2.The PAM-4 optical transmitter of claim 1, whereineach of the first and second thermometer encoders (21, 22) comprises a first NOT gate (N1) , a second NOT gate (N2) , a third NOT gate (N3) , a fourth NOT gate (N4) , a fifth NOT gate (N5) , a sixth NOT gate (N6) , a seventh NOT gate (N7) , a first NAND gate (NA1) , a second NAND gate (NA2) , a first NOR gate (NO1) , and a second NOR gate (NO2) ;input terminal of the first NOT gate (N1) , first input terminal of the first NOR gate (NO1) , second input terminal of the first NOR gate (NO1) , and input terminal of the second NOT gate (N2) respectively serve as input terminals of the thermometer encoder;output terminal of the first NOT gate (N1) is respectively connected to first input terminal of the second NOR gate (NO2) , input terminal of the fifth NOT gate (N5) , and first input terminal of the second NAND gate (NA2) ;the first input terminal of the first NOR gate (NO1) is respectively connected to input terminal of the third NOT gate (N3) and first input terminal of the first NAND gate (NA1) ;the second input terminal of the first NOR gate (NO1) is connected to second input terminal of the first NAND gate (NA1) ;output terminal of the first NOR gate (NO1) is connected to input terminal of the fourth NOT gate (N4) ;output terminal of the second NOT gate (N2) is connected to second input terminal of the second NOR gate (NO2) and second input terminal of the second NAND gate (NA2) ;output terminal of the third NOT gate (N3) is connected to input terminal of the sixth NOT gate (N6) ;output terminal of the first NAND gate (NA1) is connected to input terminal of the seventh NOT gate (N7) ; andoutput terminal of the second NOR gate (NO2) , output terminal of the fourth NOT gate (N4) , output terminal of the fifth NOT gate (N5) , output terminal of the sixth NOT gate (N6) , output terminal of the second NAND gate (NA2) , and output terminal of the seventh NOT gate (N7) respectively serve as output terminals of the thermometer encoder.3.The PAM-4 optical transmitter of claims 1 or 2, whereineach of the top slice, middle slice and bottom slice equalization generation and serialization circuits (31, 32, 33) includes a first latch (L1) , a second latch (L2) , a third latch (L3) , a fourth latch (L4) , a first clock delay adjustment circuit (CH1) , a second clock delay adjustment circuit (CH2) , a third clock delay adjustment circuit (CH3) , a fourth clock delay adjustment circuit (CH4) , a first 2-to-1 serializer (SER1) , and a second 2-to-1 serializer (SER2) ;input differential terminals of the first latch (L1) and the third latch (L3) are connected and configured to serve as first data input differential terminals of the equalization generation and serialization circuit;input differential terminals of the second latch (L2) and the fourth latch (L4) are connected and configured to serve as second input data differential terminals of the equalization generation and serialization circuit;input differential terminals of the first clock delay adjustment circuit (CH1) and the second clock delay adjustment circuit (CH2) are connected and configured to serve as clock differential terminals of the equalization generation and serialization circuit;output differential terminals of the first latch (L1) and the second latch (L2) are connected to the second 2-to-1 serializer (SER2) ;output differential terminals of the third latch (L3) and the fourth latch (L4) are connected to the first 2-to-1 serializer (SER1) ;output differential terminal of the second clock delay adjustment circuit (CH2) are respectively connected to the control terminals of the first latch (L1) and the second latch (L2) ;output differential terminals of the second clock delay adjustment circuit (CH2) are further connected, via the fourth clock delay adjustment circuit (CH4) , to control terminals of the second 2-to-1 serializer (SER2) ;output differential terminals of the first clock delay adjustment circuit (CH1) are respectively connected to the control terminals of the third latch (L3) and the fourth latch (L4) ;output differential terminals of the first clock delay adjustment circuit (CH1) are further connected, via the third clock delay adjustment circuit (CH3) , to control terminals of the first 2-to-1 serializer (SER1) ;output differential terminals of the first 2-to-1 serializer (SER1) serve as main tap output differential terminals of the equalization generation and serialization circuit; andoutput differential terminals of the second 2-to-1 serializer (SER2) serve as equalization tap output differential terminals of the equalization generation and serialization circuit.4.The PAM-4 optical transmitter of claim 3, whereineach of the first and second 2-to-1 serializers (SER1, SER2) comprises a first resistor (R1) , a second resistor (R2) , a first transistor (M1) , a second transistor (M2) , a third transistor (M3) , a fourth transistor (M4) , a fifth transistor (M5) , a sixth transistor (M6) , a seventh transistor (M7) , an eighth transistor (M8) , a ninth transistor (M9) , a tenth transistor (M10) , an eleventh transistor (M11) , and a twelfth transistor (M12) ;first terminals of the first resistor (R1) and the second resistor (R2) , and sources of the third transistor (M3) , the sixth transistor (M6) , the ninth transistor (M9) , and the twelfth transistor (M12) , are connected to a power supply terminal;second terminal of the first resistor (R1) serves as output negative terminal of the 2-to-1 serializer and is connected to the drains of the second transistor (M2) and the fifth transistor (M5) ;source of the second transistor (M2) is connected to drains of the first transistor (M1) and the third transistor (M3) ;source of the fifth transistor (M5) is connected to drains of the fourth transistor (M4) and the sixth transistor (M6) ;gate of the first transistor (M1) is connected to gate of the third transistor (M3) and serves as a first input positive terminal of the 2-to-1 serializer;gate of the fourth transistor (M4) is connected to gate of the sixth transistor (M6) and serves as second input positive terminal of the 2-to-1 serializer;second terminal of the second resistor (R2) serves as second output positive terminal of the 2-to-1 serializer and is connected to drains of the eighth transistor (M8) and the eleventh transistor (M11) ;source of the eighth transistor (M8) is connected to drains of the seventh transistor (M7) and the ninth transistor (M9) ;source of the eleventh transistor (M11) is connected to drains of the tenth transistor (M10) and the twelfth transistor (M12) ;gate of the seventh transistor (M7) is connected to gate of the ninth transistor (M9) and serves as second input negative terminal of the 2-to-1 serializer;gate of the tenth transistor (M10) is connected to gate of the twelfth transistor (M12) and serves as a first input negative terminal of the 2-to-1 serializer;gates of the second transistor (M2) and the eighth transistor (M8) are connected and configured to serve as clock positive terminal of the 2-to-1 serializer;gates of the fifth transistor (M5) and the eleventh transistor (M11) are connected and configured to serve as clock negative terminal of the 2-to-1 serializer; andsources of the first transistor (M1) , the fourth transistor (M4) , the seventh transistor (M7) , and the tenth transistor (M10) are connected to a common ground terminal.5.The PAM-4 optical transmitter of claims 3 or 4, whereineach of the first, second, third and fourth clock delay adjustment circuits (CH1, CH2, CH3, CH4) comprises a first current source (I1) , a second current source (I2) , a third current source (I3) , a thirteenth transistor (M13) , a fourteenth transistor (M14) , a fifteenth transistor (M15) , and a sixteenth transistor (M16) ;first terminals of the first current source (I1) and the second current source (I2) , and sources of the fifteenth transistor (M15) and the sixteenth transistor (M16) , are connected to a power supply terminal;second terminal of the first current source (I1) is connected to drain of the fifteenth transistor (M15) , drain of the thirteenth transistor (M13) , and gate of the sixteenth transistor (M16) , and serves as output positive terminal of the clock delay adjustment circuit;second terminal of the second current source (I2) is connected to drain of the sixteenth transistor (M16) , drain of the fourteenth transistor (M14) and gate of the fifteenth transistor (M15) , and serves as output negative terminal of the clock delay adjustment circuit;first terminal of the third current source (I3) is connected to sources of the thirteenth transistor (M13) and the fourteenth transistor (M14) , and second terminal of the third current source (I3) is connected to ground; andgates of the thirteenth transistor (M13) and the fourteenth transistor (M14) serve respectively as input negative terminal and input positive terminal of the clock delay adjustment circuit.6.The PAM-4 optical transmitter of any one of claims 1 to 5, whereineach of the top, middle and bottom slice output drivers (41, 42, 43) comprises a seventeenth transistor (M17) , an eighteenth transistor (M18) , a nineteenth transistor (M19) , a twentieth transistor (M20) , a twenty-first transistor (M21) , a twenty-second transistor (M22) , a twenty-third transistor (M23) , a twenty-fourth transistor (M24) , a third resistor (R3) , a fourth resistor (R4) , a fifth resistor (R5) , a sixth resistor (R6) , a seventh resistor (R7) , an eighth resistor (R8) , a first capacitor (C1) , a fourth current source (I4) , a fifth current source (I5) , a sixth current source (I6) , a seventh current source (I7) and a pre-emphasis circuit;drain of the seventeenth transistor (M17) is connected to drain of the twentieth transistor (M20) and serves as output positive terminal of the output driver;drain of the eighteenth transistor (M18) is connected drain of the nineteenth transistor (M19) and serves as output negative terminal of the output driver;gate of the seventeenth transistor (M17) is connected to the gate of the eighteenth transistor (M18) through the fifth resistor (R5) and the sixth resistor (R6) ;gate of the nineteenth transistor (M19) is connected to the gate of the twentieth transistor (M20) through the seventh resistor (R7) and the eighth resistor (R8) ;connection node between the fifth resistor (R5) and the sixth resistor (R6) and connection node between the seventh resistor (R7) and the eighth resistor (R8) are provided with a bias voltage VG;source of the seventeenth transistor (M17) is connected to drain of the twenty-first transistor (M21) ;source of the eighteenth transistor (M18) is connected to drain of the twenty-second transistor (M22) ;source of the nineteenth transistor (M19) is connected to drain of the twenty-third transistor (M23) ;source of the twentieth transistor (M20) is connected to drain of the twenty-fourth transistor (M24) ;source of the twenty-first transistor (M21) is connected to one terminal of the third resistor (R3) , one terminal of the first capacitor (C1) , and one terminal of the fourth current source (I4) ;source of the twenty-second transistor (M22) is connected to another terminal of the third resistor (R3) , another terminal of the first capacitor (C1) , and one terminal of the fifth current source (I5) ;source of the twenty-third transistor (M23) is connected to one terminal of the fourth resistor (R4) , and one terminal of the sixth current source (I6) ;source of the twenty-fourth transistor (M24) is connected to another terminal of the fourth resistor (R4) , and one terminal of the seventh current source (I7) ;another terminal of the fourth current source (I4) , another terminal of the fifth current source (I5) , another terminal of the sixth current source (I6) , and another terminal of the seventh current source (I7) are connected to ground;gates of the twenty-first transistor (M21) and the twenty-second transistor (M22) respectively serve as main tap input positive and negative terminals of the output driver;gates of the twenty-third transistor (M23) and the twenty-fourth transistor (M24) respectively serve as equalization tap input positive and negative terminals of the output driver;the pre-emphasis circuit comprises a nineth resistor (R9) , a second capacitor (C2) and a AND gate (A1) ;one terminal of the nineth resistor (R9) is connected to the main tap input positive terminal of the output driver;first input terminal of the AND gate (A1) is connected to the main tap input negative terminal of the output driver;another terminal of the nineth resistor (R9) and one terminal of the second capacitor (C2) are connected to second input terminal of the AND gate (A1) ;another terminal of the second capacitor (C2) is connected to ground; andoutput terminal of the AND gate (A1) is connected to the source of the eighteenth transistor (M18) and the drain of the twenty-second transistor (M22) .7.The PAM-4 optical transmitter of any one of claims 1 to 6, whereinthe clock buffer (50) comprises: a first inverter (G1) , a second inverter (G2) , a third inverter (G3) , a fourth inverter (G4) , a fifth inverter (G5) , a sixth inverter (G6) , a seventh inverter (G7) , an eighth inverter (G8) , a ninth inverter (G9) , a tenth inverter (G10) , an eleventh inverter (G11) , and a twelfth inverter (G12) . The first inverter (G1) is sequentially connected in series with the second inverter (G2) , the third inverter (G3) , and the fourth inverter (G4) . The ninth inverter (G9) is sequentially connected in series with the tenth inverter (G10) , the eleventh inverter (G11) , and the twelfth inverter (G12) ;output terminal of the first inverter (G1) is connected, through the fifth inverter (G5) , to input terminal of the twelfth inverter (G12) , input terminal of the seventh inverter (G7) , and output terminal of the eighth inverter (G8) ;output terminal of the ninth inverter (G9) is connected, through the sixth inverter (G6) , to input terminal of the fourth inverter (G4) , output terminal of the seventh inverter (G7) , and input terminal of the eighth inverter (G8) ;input terminal of the first inverter (G1) and input terminal of the ninth inverter (G9) respectively serve as input clock negative and positive terminals of the clock buffer; andoutput terminal of the fourth inverter (G4) and output terminal of the twelfth inverter (G12) respectively serve as output clock negative and positive terminals of the clock buffer.8.The PAM-4 optical transmitter of any one of claims 1 to 7, wherein the biasing circuit (10) comprises:a bias current source (101) configured to supply the common-mode bias current;a monitor (102) configured to track change of the common-mode bias current in real time and generate a tracking signal indicative of the change of the common-mode bias current; anda feedback control circuit (103) configured to receive the tracking signal, generate a compensation current signal and feed the compensation current signal to the bias current source 101 to generate the compensated bias current.9.The PAM-4 optical transmitter of any one of claims 1 to 8, wherein the laser source is a VCSEL.

Images