Zero-shot learning of object-centric generative adversarial networks for data-free object detection network quantization

Abstract

Systems, apparatuses and methods may provide for technology that quantizes a pre-trained full-precision model of an object detection network to obtain a quantized model, feeds fake data from an object-centric generative adversarial network to the pre-trained full-precision model and the quantized model, conducts repeated updates to the object-centric generative adversarial network based on an output of the pre-trained full-precision model, wherein the repeated updates to the object-centric generative adversarial network are to bypass a usage of training data, and conducts repeated updates to the quantized model based on the output of the pre-trained full-precision model.

Description

ZERO-SHOT LEARNING OF OBJECT-CENTRIC GENERATIVE ADVERSARIAL NETWORKS FOR DATA-FREE OBJECT DETECTION NETWORK QUANTIZATIONTECHNICAL FIELD

[0001] Embodiments generally relate to data-free object detection network quantization. More particularly, embodiments relate to “zero-shot” learning of object-centric generative adversarial networks (GANs) for data-free object detection network quantization.BACKGROUND

[0002] Object detection networks may be useful in a wide variety of applications such as autonomous navigation, industrial controls, and so forth. The quantization of object detection networks typically involve reducing the precision of the weights, biases and activations of the network to consume less memory. Conventional network quantization approaches may use training data to calibrate the quantized model of the network. In many instances, however, access to training data may be restricted due to data security and privacy concerns.BRIEF DESCRIPTION OF THE DRAWINGS

[0003] The various advantages of the embodiments will become apparent to one skilled in the art by reading the following specification and appended claims, and by referencing the following drawings, in which:

[0004] FIG. 1 is a block diagram of an example of a learning solution for data free object detection network quantization according to an embodiment;

[0005] FIG. 2 is a flowchart of an example of a method of operating a performance-enhanced computing system according to an embodiment;

[0006] FIG. 3 is a block diagram of an example of a performance-enhanced computing system according to an embodiment;

[0007] FIG. 4 is an illustration of an example of a semiconductor package apparatus according to an embodiment;

[0008] FIG. 5 is a block diagram of an example of a processor according to an embodiment; and

[0009] FIG. 6 is a block diagram of an example of a multi-processor based computing system according to an embodiment.DETAILED DESCRIPTION

[0010] The technology described herein provides for training an object-centric generative adversarial network (OCGAN) without the use of training data, called “zero-shot” (e.g., “data-free” ) learning of an OCGAN (ZS-OCGAN) . Zero-shot learning of an object-centric generative adversarial network involves the use of a pre-trained object detection model and does not depend on any training data. With the help of data generated by ZS-OCGAN, an object detection model can be quantized by learning knowledge from the pre-trained model. Data-free quantization using ZS-OCGAN shows a minimal loss in accuracy compared to results obtained by conventional data-dependent quantization.

[0011] Indeed, training data may not be available in many real-world scenarios due to confidentiality or privacy issues, thereby making existing quantization methods not applicable. To address this issue, zero-shot learning of an object-centric generative adversarial network for data-free object detection network quantization is proposed, which can quantize an object detection model without any original data.

[0012] FIG. 1 shows a learning solution in which given Gaussian noise 10 (Z) and a layout 12 (l) as input, an object-centric generative adversarial network 14 (OCGAN) creates fake (e.g., synthetic) data 16, which is fed into both a full-precision model 18 and a quantized model 20. The fixed full-precision model 18 provides knowledge for updating the OCGAN 14. In particular, a generalized intersection over union (GIoU) loss and confidence loss between the input layout 12 to the OCGAN 14 and an output 22 of the fixed full-precision model 18 is minimized. The OCGAN 14 is also constrained to produce the fake data 16 similar to the original training data by matching batch normalization statistics (BNS) losses in the batch normalization layers of the fixed full-precision model 18. The quantized model 20 learns latent knowledge from the OCGAN 14 and the full-precision model 18.

[0013] Quantization

[0014] An asymmetric uniform quantizer can be used to conduct network quantization. Given a floating-point value x, the process of quantizing the value to an N-bit integer xq can be expressed as:

[0015] Where S is the scaled factor for uniform mapping, zeroPt is the integer offset, N is the bit width of the quantized fixed-point value xq, and α and β denote the lower and upper bounds of the clipping range. Additionally, round (·) is the rounding operation that rounds the mapped value to the nearest N-bit integer. Then, the dequantized value

[0016] Procedure 1: GIoU as bounding box losses

[0017] Input: Predicted Bp and ground truth Bg bounding box coordinates:

[0018] Output: LGIoU.

[0019] Operation a: For the predicted Bp, ensuring and

[0020] Operation b: Calculating area of Bg:

[0021] Operation c: Calculating area of Bp:

[0022] Operation d: Calculating intersection I between Bp and Bg:

[0023] Operation e: Finding the coordinate of smallest enclosing box Bc:

[0024] Operation f: Calculating area of Bc:

[0025] Operation g:  where

[0026] Operation h:

[0027] Operation i: LGIoU=1-GIoU.   Eq. (2)

[0028] Zero-Shot Learning of an Object-Centric Generative Adversarial Network (ZS-OCGAN)

[0029] The original Object-Centric Generative Adversarial Network (OCGAN) was developed under the assumption that training data are given. Sharing a large training dataset is expensive and sometimes not even possible due to privacy and regulatory  concerns. In this section, data-free OCGAN training is used in situations where training data are not accessible.

[0030] Given the full-precision model 18 (e.g., pre-trained object detection model FP) that detects the objects objs for fake data sampled from the data distribution  objs is the spatial layout (e.g., object bounding boxes (x1, y1, x2, y2) ) and the object category is k. The objs is the condition for the OCGAN 14. The full-precision model 18 is used as a fixed discriminator during training of the OCGAN 14. Then, the following objective for zero-shot learning of the OCGAN 14 is used:

[0031] Where L is the sum of the GIoU loss (localization / loc) and the confidence loss (confidence / conf) . Let be an indicator for matching the i-th predicted box to the j-th ground truth box of category k. In the matching strategy above,  can be used. The overall objective loss function is a weighted sum of the location loss and the confidence loss:

[0032] Where c is all object categories (c1, c2, …, cp) , which can be obtained from the full-precision model 18, and Num is the number of matched default boxes. If Num=0, the loss can be set to 0. The localization loss is a GIOU loss between the predicted box and the ground truth box parameters.

[0033] Where references Procedure 1.

[0034] The confidence loss is the softmax loss over multiple classes confidences.

[0035] Embodiments also introduce an auxiliary loss LBNS (G) that constrains the OCGAN 14 to produce synthetic samples with statistics similar to those of the original training data. The batch normalization layers in the pre-trained full-precision model 18 store the mean and variance of the layer input, which can be used as a proxy to verify that the generator output is similar to the original training data. In one example, the Kullback-Leigler (KL) divergence of two Gaussian distributions is used to match the statistics (e.g., mean and variance) stored in the batch normalization layers of the full- precision model 18 (e.g., which were obtained during training with the original data) and the empirical statistics computed at the same batch normalization layers of the full-precision model 18 for the generator output.

[0036] In an embodiment, μ (l, c) and σ2 (l, c) are the mean and variance, respectively, stored in batch normalization layer l of the full-precision model 18 for channel c (e.g., which are obtained from the original training data) . Additionally,  and may be the corresponding mean and variance, respectively, computed for the synthetic samples from G. The auxiliary loss LBNS (G) is given by

[0037] Where DN is the KL divergence of two Gaussians, i.e.,

[0038] Procedure 2: zero-shot learning of object-centric generative adversarial network for data-free object detection network quantization

[0039] Input: Pre-trained full-precision model FP.

[0040] Output: object-centric generative adversarial network G, quantized model Q.

[0041] Operation a: Update G several times as a warm-up process.

[0042] Operation b: Quantize model FP using Eq. (1) , get quantized model Q.

[0043] Operation c: Fix the batch normalization statistics in all BN layers of quantized model Q.

[0044] Operation d: For t=1, …, Tfine-tune do

[0045] Obtain random noise and layout objs.

[0046] Generate fake data

[0047] Update OCGAN 14 (G) by minimizing Loss Eq. (3) .

[0048] Update quantized model Q by minimizing Loss Eq. (4) , the output of FP model is the ground truth box, the output of Q model is the predicted box.

[0049] End for

[0050] Quantization Process

[0051] In an alternating training strategy, the OCGAN can generate different data with each update. By increasing the diversity of data, the quantized model Q can be trained to improve the performance. In addition, to make the fine-tuning of Q more stable, G is first trained solely several times as a warm-up process. The overall process is shown in Procedure 2.

[0052] Experiments were performed on the proposed zero-shot learning of an OCGAN (ZS-OCGAN) for data free object detection network quantization. For data free post-training quantization (PTQ) , a conditional generator was first trained via the proposed ZS-OCGAN with no original training data, given a pre-trained model. Then, 5k synthetic samples were produced and used as the calibration data in PTQ. Table I shows the data-free quantization (DF-Q) result using the synthetic data from ZS-OCGAN and the data-dependent quantization (DD-Q) result. Both weights and activations are quantized into 8-bit integers.

[0053] Table I

[0054] FIG. 2 shows a method 30 of operating a performance-enhanced computing system. The method 30 may be implemented in one or more modules as a set of logic instructions stored in a machine-or computer-readable storage medium such as random access memory (RAM) , read only memory (ROM) , programmable ROM (PROM) , firmware, flash memory, etc., in hardware, or any combination thereof. For example, hardware implementations may include configurable logic, fixed-functionality logic, or any combination thereof. Examples of configurable logic (e.g., configurable hardware) include suitably configured programmable logic arrays (PLAs) , field programmable gate arrays (FPGAs) , complex programmable logic devices (CPLDs) , and general purpose microprocessors. Examples of fixed-functionality logic (e.g., fixed-functionality hardware) include suitably configured application specific integrated circuits (ASICs) , combinational logic circuits, and sequential logic circuits. The configurable or fixed-functionality logic can be implemented with complementary metal oxide semiconductor (CMOS) logic circuits, transistor-transistor logic (TTL) logic circuits, or other circuits.

[0055] For example, computer program code to carry out operations shown in the method 30 can be written in any combination of one or more programming languages, including an object oriented programming language such as JAVA, SMALLTALK, C++ or the like and conventional procedural programming languages, such as the “C” programming language or similar programming languages. Additionally, logic instructions might include assembler instructions, instruction set architecture (ISA)  instructions, machine instructions, machine dependent instructions, microcode, state-setting data, configuration data for integrated circuitry, state information that personalizes electronic circuitry and / or other structural components that are native to hardware (e.g., host processor, central processing unit / CPU, microcontroller, etc. ) .

[0056] Illustrated processing block 32 provides for conducting a plurality of warm-up updates to an object centric generative adversarial network. Block 34 quantizes a pre-trained full-precision model of the object detection network to obtain a quantized model, wherein quantization of the object detection network is to bypass a usage of training data. Block 36 feeds fake (e.g., simulated, synthetic) data from the object-centric generative adversarial network to the pre-trained full-precision model and the quantized model.

[0057] Block 38 conducts an update to the object-centric generative adversarial network based on an output of the pre-trained full-precision model, wherein the update to the object-centric generative adversarial network bypasses the usage of training data. In one example, the update to the object-centric generative adversarial network is conducted in accordance with a localization loss function, a confidence loss function and / or an auxiliary loss function. In such a case, block 38 includes determining the localization loss function based on bounding box losses between a ground truth layout and the output of the pre-trained full-precision model. Additionally, block 38 may determine the confidence loss function based on one or more object classes and determine the auxiliary loss function based on batch normalization statistics associated with the pre-trained full-precision model.

[0058] Block 40 conducts an update to the quantized model based on the output of the pre-trained full-precision model. In one example, the update to the quantized model is conducted in accordance with a localization loss function and / or a confidence loss function. In such a case, block 40 includes determining the localization loss function based on bounding box losses between the output of the pre-trained full-precision model and the output of the quantized model and determining the confidence loss function based on one or more object classes. Block 42 determines whether an exit condition is satisfied (e.g., a tunable threshold T being met) . If not, the method 30 returns to block 38 and the updates to the object-centric generative adversarial network and the quantized model are repeated (e.g., repeated updates are conducted) . Otherwise, the method 30 terminates. The method 30 therefore enhances performance at least to the extent that using the output of the pre-trained full-precision model to update the  object-centric GAN increases the accuracy of the quantized model. Additionally, bypassing the usage of training data enables the quantized model to be generated in environments lacking access to the original training data of the object detection network.

[0059] Turning now to FIG. 3, a performance-enhanced computing system 280 is shown. The system 280 may generally be part of an electronic device / platform having computing functionality (e.g., personal digital assistant / PDA, notebook computer, tablet computer, convertible tablet, server) , communications functionality (e.g., smart phone) , imaging functionality (e.g., camera, camcorder) , media playing functionality (e.g., smart television / TV) , wearable functionality (e.g., watch, eyewear, headwear, footwear, jewelry) , vehicular functionality (e.g., car, truck, motorcycle) , robotic functionality (e.g., autonomous robot) , Internet of Things (IoT) functionality, drone functionality, industrial control functionality, etc., or any combination thereof.

[0060] In the illustrated example, the system 280 includes a host processor 282 (e.g., CPU) having an integrated memory controller (IMC) 284 that is coupled to a system memory 286 (e.g., dual inline memory module / DIMM) . In an embodiment, an IO module 288 is coupled to the host processor 282. The illustrated IO module 288 communicates with, for example, a display 290 (e.g., touch screen, liquid crystal display / LCD, light emitting diode / LED display) , and a network controller 292 (e.g., wired and / or wireless) . The host processor 282 may be combined with the IO module 288, a graphics processor 294, and an AI accelerator 296 into a system on chip (SoC) 298.

[0061] In an embodiment, the AI accelerator 296, the host processor 282 and / or the SoC 298 executes a set of program instructions 300 retrieved from mass storage 302 and / or the system memory 286 to perform one or more aspects of the method 30 (FIG. 2) , already discussed. Thus, execution of the instructions 300 causes the AI accelerator 296, the host processor 282 and / or the SoC 298 to quantize a pre-trained full-precision model of an object detection network to obtain a quantized model, wherein quantization of the object detection network bypasses a usage of training data, and feed fake data from an object-centric generative adversarial network to the pre-trained full-precision model and the quantized model. Execution of the instructions 300 also causes the AI accelerator 296, the host processor 282 and / or the SoC 298 to conduct repeated updates to the object-centric generative adversarial network based on an output of the pre-trained full-precision model, wherein the repeated updates to the object-centric  generative adversarial network are to bypass the usage of training data, and conduct repeated updates to the quantized model based on the output of the pre-trained full-precision model.

[0062] The computing system 280 is therefore considered performance-enhanced at least to the extent that using the output of the pre-trained full-precision model to update the object-centric GAN increases the accuracy of the quantized model. Additionally, bypassing the usage of training data enables the quantized model to be generated in environments lacking access to the original training data of the object detection network.

[0063] FIG. 4 shows a semiconductor apparatus 350 (e.g., chip, die, package) . The illustrated apparatus 350 includes one or more substrates 352 (e.g., silicon, sapphire, gallium arsenide) and logic 354 (e.g., transistor array and other integrated circuit / IC components) coupled to the substrate (s) 352. In an embodiment, the logic 354 implements one or more aspects of the method 30 (FIG. 2) , already discussed. The semiconductor apparatus 350 may also be incorporated into the AI accelerator 296 (FIG. 3) .

[0064] The logic 354 may be implemented at least partly in configurable or fixed-functionality hardware. In one example, the logic 354 includes transistor channel regions that are positioned (e.g., embedded) within the substrate (s) 352. Thus, the interface between the logic 354 and the substrate (s) 352 may not be an abrupt junction. The logic 354 may also be considered to include an epitaxial layer that is grown on an initial wafer of the substrate (s) 352.

[0065] FIG. 5 illustrates a processor core 400 according to one embodiment. The processor core 400 may be the core for any type of processor, such as a micro-processor, an embedded processor, a digital signal processor (DSP) , a network processor, or other device to execute code. Although only one processor core 400 is illustrated in FIG. 5, a processing element may alternatively include more than one of the processor core 400 illustrated in FIG. 5. The processor core 400 may be a single-threaded core or, for at least one embodiment, the processor core 400 may be multithreaded in that it may include more than one hardware thread context (or “logical processor” ) per core.

[0066] FIG. 5 also illustrates a memory 470 coupled to the processor core 400. The memory 470 may be any of a wide variety of memories (including various layers of memory hierarchy) as are known or otherwise available to those of skill in the art. The memory 470 may include one or more code 413 instruction (s) to be executed by the  processor core 400, wherein the code 413 may implement the method 30 (FIG. 2) , already discussed. The processor core 400 follows a program sequence of instructions indicated by the code 413. Each instruction may enter a front end portion 410 and be processed by one or more decoders 420. The decoder 420 may generate as its output a micro operation such as a fixed width micro operation in a predefined format, or may generate other instructions, microinstructions, or control signals which reflect the original code instruction. The illustrated front end portion 410 also includes register renaming logic 425 and scheduling logic 430, which generally allocate resources and queue the operation corresponding to the convert instruction for execution.

[0067] The processor core 400 is shown including execution logic 450 having a set of execution units 455-1 through 455-N. Some embodiments may include a number of execution units dedicated to specific functions or sets of functions. Other embodiments may include only one execution unit or one execution unit that can perform a particular function. The illustrated execution logic 450 performs the operations specified by code instructions.

[0068] After completion of execution of the operations specified by the code instructions, back end logic 460 retires the instructions of the code 413. In one embodiment, the processor core 400 allows out of order execution but requires in order retirement of instructions. Retirement logic 465 may take a variety of forms as known to those of skill in the art (e.g., re-order buffers or the like) . In this manner, the processor core 400 is transformed during execution of the code 413, at least in terms of the output generated by the decoder, the hardware registers and tables utilized by the register renaming logic 425, and any registers (not shown) modified by the execution logic 450.

[0069] Although not illustrated in FIG. 5, a processing element may include other elements on chip with the processor core 400. For example, a processing element may include memory control logic along with the processor core 400. The processing element may include I / O control logic and / or may include I / O control logic integrated with memory control logic. The processing element may also include one or more caches.

[0070] Referring now to FIG. 6, shown is a block diagram of a computing system 1000 embodiment in accordance with an embodiment. Shown in FIG. 6 is a multiprocessor system 1000 that includes a first processing element 1070 and a second processing element 1080. While two processing elements 1070 and 1080 are shown, it is to be  understood that an embodiment of the system 1000 may also include only one such processing element.

[0071] The system 1000 is illustrated as a point-to-point interconnect system, wherein the first processing element 1070 and the second processing element 1080 are coupled via a point-to-point interconnect 1050. It should be understood that any or all of the interconnects illustrated in FIG. 6 may be implemented as a multi-drop bus rather than point-to-point interconnect.

[0072] As shown in FIG. 6, each of processing elements 1070 and 1080 may be multicore processors, including first and second processor cores (i.e., processor cores 1074a and 1074b and processor cores 1084a and 1084b) . Such cores 1074a, 1074b, 1084a, 1084b may be configured to execute instruction code in a manner similar to that discussed above in connection with FIG. 5.

[0073] Each processing element 1070, 1080 may include at least one shared cache 1896a, 1896b. The shared cache 1896a, 1896b may store data (e.g., instructions) that are utilized by one or more components of the processor, such as the cores 1074a, 1074b and 1084a, 1084b, respectively. For example, the shared cache 1896a, 1896b may locally cache data stored in a memory 1032, 1034 for faster access by components of the processor. In one or more embodiments, the shared cache 1896a, 1896b may include one or more mid-level caches, such as level 2 (L2) , level 3 (L3) , level 4 (L4) , or other levels of cache, a last level cache (LLC) , and / or combinations thereof.

[0074] While shown with only two processing elements 1070, 1080, it is to be understood that the scope of the embodiments are not so limited. In other embodiments, one or more additional processing elements may be present in a given processor. Alternatively, one or more of processing elements 1070, 1080 may be an element other than a processor, such as an accelerator or a field programmable gate array. For example, additional processing element (s) may include additional processors (s) that are the same as a first processor 1070, additional processor (s) that are heterogeneous or asymmetric to processor a first processor 1070, accelerators (such as, e.g., graphics accelerators or digital signal processing (DSP) units) , field programmable gate arrays, or any other processing element. There can be a variety of differences between the processing elements 1070, 1080 in terms of a spectrum of metrics of merit including architectural, micro architectural, thermal, power consumption characteristics, and the like. These differences may effectively manifest themselves as asymmetry and heterogeneity amongst the processing elements 1070, 1080. For at least one  embodiment, the various processing elements 1070, 1080 may reside in the same die package.

[0075] The first processing element 1070 may further include memory controller logic (MC) 1072 and point-to-point (P-P) interfaces 1076 and 1078. Similarly, the second processing element 1080 may include a MC 1082 and P-P interfaces 1086 and 1088. As shown in FIG. 6, MC’s 1072 and 1082 couple the processors to respective memories, namely a memory 1032 and a memory 1034, which may be portions of main memory locally attached to the respective processors. While the MC 1072 and 1082 is illustrated as integrated into the processing elements 1070, 1080, for alternative embodiments the MC logic may be discrete logic outside the processing elements 1070, 1080 rather than integrated therein.

[0076] The first processing element 1070 and the second processing element 1080 may be coupled to an I / O subsystem 1090 via P-P interconnects 1076 1086, respectively. As shown in FIG. 6, the I / O subsystem 1090 includes P-P interfaces 1094 and 1098. Furthermore, I / O subsystem 1090 includes an interface 1092 to couple I / O subsystem 1090 with a high performance graphics engine 1038. In one embodiment, bus 1049 may be used to couple the graphics engine 1038 to the I / O subsystem 1090. Alternately, a point-to-point interconnect may couple these components.

[0077] In turn, I / O subsystem 1090 may be coupled to a first bus 1016 via an interface 1096. In one embodiment, the first bus 1016 may be a Peripheral Component Interconnect (PCI) bus, or a bus such as a PCI Express bus or another third generation I / O interconnect bus, although the scope of the embodiments are not so limited.

[0078] As shown in FIG. 6, various I / O devices 1014 (e.g., biometric scanners, speakers, cameras, sensors) may be coupled to the first bus 1016, along with a bus bridge 1018 which may couple the first bus 1016 to a second bus 1020. In one embodiment, the second bus 1020 may be a low pin count (LPC) bus. Various devices may be coupled to the second bus 1020 including, for example, a keyboard / mouse 1012, communication device (s) 1026, and a data storage unit 1019 such as a disk drive or other mass storage device which may include code 1030, in one embodiment. The illustrated code 1030 may implement the method 30 (FIG. 2) , already discussed. Further, an audio I / O 1024 may be coupled to second bus 1020 and a battery 1010 may supply power to the computing system 1000.

[0079] Note that other embodiments are contemplated. For example, instead of the point-to-point architecture of FIG. 6, a system may implement a multi-drop bus or  another such communication topology. Also, the elements of FIG. 6 may alternatively be partitioned using more or fewer integrated chips than shown in FIG. 6.

[0080] Additional Notes and Examples:

[0081] Example 1 includes a performance-enhanced computing system comprising a network controller, a processor coupled to the network controller, and a memory coupled to the processor, wherein the memory includes a set of instructions, which when executed by the processor, cause the processor to quantize a pre-trained full-precision model of an object detection network to obtain a quantized model, wherein quantization of the object detection network is to bypass a usage of training data, feed fake data from an object-centric generative adversarial network to the pre-trained full-precision model and the quantized model, conduct repeated updates to the object-centric generative adversarial network based on an output of the pre-trained full-precision model, wherein the repeated updates to the object-centric generative adversarial network are to bypass the usage of training data, and conduct repeated updates to the quantized model based on the output of the pre-trained full-precision model.

[0082] Example 2 includes the computing system of Example 1, wherein the repeated updates to the object-centric generative adversarial network and the repeated updates to the quantized model are conducted in accordance with a localization loss function and a confidence loss function.

[0083] Example 3 includes the computing system of Example 2, wherein the instructions, when executed, further cause the processor to determine the localization loss function based on bounding box losses between the output of the pre-trained full-precision model and an output of the quantized model.

[0084] Example 4 includes the computing system of Example 2, wherein the instructions, when executed, further cause the processor to determine the confidence loss function based on one or more object classes.

[0085] Example 5 includes the computing system of any one of Examples 2 to 4, wherein the repeated updates to the object-centric generative adversarial network are conducted further in accordance with an auxiliary loss function, and wherein the instructions, when executed, further cause the processor to determine the auxiliary loss function based on batch normalization statistics associated with the pre-trained full-precision model.

[0086] Example 6 includes at least one computer readable storage medium comprising a set of instructions, which when executed by a computing system, cause the computing system to quantize a pre-trained full-precision model of an object detection network to obtain a quantized model, wherein quantization of the object detection network is to bypass a usage of training data, feed fake data from an object-centric generative adversarial network to the pre-trained full-precision model and the quantized model, conduct repeated updates to the object-centric generative adversarial network based on an output of the pre-trained full-precision model, wherein the repeated updates to the object-centric generative adversarial network are to bypass the usage of training data, and conduct repeated updates to the quantized model based on the output of the pre-trained full-precision model.

[0087] Example 7 includes the at least one computer readable storage medium of Example 6, wherein the repeated updates to the object-centric generative adversarial network and the repeated updates to the quantized model are conducted in accordance with a localization loss function and a confidence loss function.

[0088] Example 8 includes the at least one computer readable storage medium of Example 7, wherein the instructions, when executed, further cause the computing system to determine the localization loss function based on bounding box losses between the output of the pre-trained full-precision model and an output of the quantized model.

[0089] Example 9 includes the at least one computer readable storage medium of Example 7, wherein the instructions, when executed, further cause the computing system to determine the confidence loss function based on one or more object classes.

[0090] Example 10 includes the at least one computer readable storage medium of Example 7, wherein the repeated updates to the object-centric generative adversarial network are conducted further in accordance with an auxiliary loss function.

[0091] Example 11 includes the at least one computer readable storage medium of Example 10, wherein the instructions, when executed, further cause the computing system to determine the auxiliary loss function based on batch normalization statistics associated with the pre-trained full-precision model.

[0092] Example 12 includes the at least one computer readable storage medium of any one of Example 6 to 11, wherein the instructions, when executed, further cause the computing system to conduct a plurality of warm-up updates to the object-centric  generative adversarial network prior to quantization of the pre-trained full-precision model.

[0093] Example 13 includes a semiconductor apparatus comprising one or more substrates, and logic coupled to the one or more substrates, wherein the logic is implemented at least partly in one or more of configurable or fixed-functionality hardware, the logic to quantize a pre-trained full-precision model of an object detection network to obtain a quantized model, wherein quantization of the object detection network is to bypass a usage of training data, feed fake data from an object-centric generative adversarial network to the pre-trained full-precision model and the quantized model, conduct repeated updates to the object-centric generative adversarial network based on an output of the pre-trained full-precision model, wherein the repeated updates to the object-centric generative adversarial network are to bypass the usage of training data, and conduct repeated updates to the quantized model based on the output of the pre-trained full-precision model.

[0094] Example 14 includes the semiconductor apparatus of Example 13, wherein the repeated updates to the object-centric generative adversarial network and the repeated updates to the quantized model are conducted in accordance with a localization loss function and a confidence loss function.

[0095] Example 15 includes the semiconductor apparatus of Example 14, wherein the logic is to determine the localization loss function based on bounding box losses between the output of the pre-trained full-precision model and an output of the quantized model.

[0096] Example 16 includes the semiconductor apparatus of Example 14, wherein the logic is to determine the confidence loss function based on one or more object classes.

[0097] Example 17 includes the semiconductor apparatus of Example 14, wherein the repeated updates to the object-centric generative adversarial network are conducted further in accordance with an auxiliary loss function.

[0098] Example 18 includes the semiconductor apparatus of Example 17, wherein the logic is to determine the auxiliary loss function based on batch normalization statistics associated with the pre-trained full-precision model.

[0099] Example 19 includes the semiconductor apparatus of any one of Examples 13 to 18, wherein the logic is to conduct a plurality of warm-up updates to the object-centric generative adversarial network prior to quantization of the pre-trained full-precision model.

[0100] Example 20 includes the semiconductor apparatus of any one of Examples 13 to 18, wherein the logic coupled to the one or more substrates includes transistor channel regions that are positioned within the one or more substrates.

[0101] Example 21 includes a method of operating a performance-enhanced computing system, the method comprising quantizing a pre-trained full-precision model of an object detection network to obtain a quantized model, wherein quantization of the object detection network bypasses a usage of training data, feeding fake data from an object-centric generative adversarial network to the pre-trained full-precision model and the quantized model, conducting repeated updates to the object-centric generative adversarial network based on an output of the pre-trained full-precision model, wherein the repeated updates to the object-centric generative adversarial network bypasses the usage of training data, and conducting repeated updates to the quantized model based on the output of the pre-trained full-precision model.

[0102] Example 22 includes an apparatus comprising means for performing the method of Example 21.

[0103] Embodiments are applicable for use with all types of semiconductor integrated circuit ( “IC” ) chips. Examples of these IC chips include but are not limited to processors, controllers, chipset components, programmable logic arrays (PLAs) , memory chips, network chips, systems on chip (SoCs) , SSD / NAND controller ASICs, and the like. In addition, in some of the drawings, signal conductor lines are represented with lines. Some may be different, to indicate more constituent signal paths, have a number label, to indicate a number of constituent signal paths, and / or have arrows at one or more ends, to indicate primary information flow direction. This, however, should not be construed in a limiting manner. Rather, such added detail may be used in connection with one or more exemplary embodiments to facilitate easier understanding of a circuit. Any represented signal lines, whether or not having additional information, may actually comprise one or more signals that may travel in multiple directions and may be implemented with any suitable type of signal scheme, e.g., digital or analog lines implemented with differential pairs, optical fiber lines, and / or single-ended lines.

[0104] Example sizes / models / values / ranges may have been given, although embodiments are not limited to the same. As manufacturing techniques (e.g., photolithography) mature over time, it is expected that devices of smaller size could be manufactured. In addition, well known power / ground connections to IC chips and other  components may or may not be shown within the figures, for simplicity of illustration and discussion, and so as not to obscure certain aspects of the embodiments. Further, arrangements may be shown in block diagram form in order to avoid obscuring embodiments, and also in view of the fact that specifics with respect to implementation of such block diagram arrangements are highly dependent upon the computing system within which the embodiment is to be implemented, i.e., such specifics should be well within purview of one skilled in the art. Where specific details (e.g., circuits) are set forth in order to describe example embodiments, it should be apparent to one skilled in the art that embodiments can be practiced without, or with variation of, these specific details. The description is thus to be regarded as illustrative instead of limiting.

[0105] The term “coupled” may be used herein to refer to any type of relationship, direct or indirect, between the components in question, and may apply to electrical, mechanical, fluid, optical, electromagnetic, electromechanical or other connections. In addition, the terms “first” , “second” , etc. may be used herein only to facilitate discussion, and carry no particular temporal or chronological significance unless otherwise indicated.

[0106] As used in this application and in the claims, a list of items joined by the term “one or more of” may mean any combination of the listed terms. For example, the phrases “one or more of A, B or C” may mean A; B; C; A and B; A and C; B and C; or A, B and C.

[0107] Those skilled in the art will appreciate from the foregoing description that the broad techniques of the embodiments can be implemented in a variety of forms. Therefore, while the embodiments have been described in connection with particular examples thereof, the true scope of the embodiments should not be so limited since other modifications will become apparent to the skilled practitioner upon a study of the drawings, specification, and following claims.

Claims

1.A computing system comprising:a network controller;a processor coupled to the network controller; anda memory coupled to the processor, wherein the memory includes a set of instructions, which when executed by the processor, cause the processor to:quantize a pre-trained full-precision model of an object detection network to obtain a quantized model, wherein quantization of the object detection network is to bypass a usage of training data,feed fake data from an object-centric generative adversarial network to the pre-trained full-precision model and the quantized model,conduct repeated updates to the object-centric generative adversarial network based on an output of the pre-trained full-precision model, wherein the repeated updates to the object-centric generative adversarial network are to bypass the usage of training data, andconduct repeated updates to the quantized model based on the output of the pre-trained full-precision model.2.The computing system of claim 1, wherein the repeated updates to the object-centric generative adversarial network and the repeated updates to the quantized model are conducted in accordance with a localization loss function and a confidence loss function.3.The computing system of claim 2, wherein the instructions, when executed, further cause the processor to determine the localization loss function based on bounding box losses between the output of the pre-trained full-precision model and an output of the quantized model.4.The computing system of claim 2, wherein the instructions, when executed, further cause the processor to determine the confidence loss function based on one or more object classes.5.The computing system of any one of claims 2 to 4, wherein the repeated updates to the object-centric generative adversarial network are conducted further in accordance with an auxiliary loss function, and wherein the instructions, when executed, further cause the processor to determine the auxiliary loss function based on batch normalization statistics associated with the pre-trained full-precision model.6.At least one computer readable storage medium comprising a set of instructions, which when executed by a computing system, cause the computing system to:quantize a pre-trained full-precision model of an object detection network to obtain a quantized model, wherein quantization of the object detection network is to bypass a usage of training data;feed fake data from an object-centric generative adversarial network to the pre-trained full-precision model and the quantized model;conduct repeated updates to the object-centric generative adversarial network based on an output of the pre-trained full-precision model, wherein the repeated updates to the object-centric generative adversarial network are to bypass the usage of training data; andconduct repeated updates to the quantized model based on the output of the pre-trained full-precision model.7.The at least one computer readable storage medium of claim 6, wherein the repeated updates to the object-centric generative adversarial network and the repeated updates to the quantized model are conducted in accordance with a localization loss function and a confidence loss function.8.The at least one computer readable storage medium of claim 7, wherein the instructions, when executed, further cause the computing system to determine the localization loss function based on bounding box losses between the output of the pre-trained full-precision model and an output of the quantized model.9.The at least one computer readable storage medium of claim 7, wherein the instructions, when executed, further cause the computing system to determine the confidence loss function based on one or more object classes.10.The at least one computer readable storage medium of claim 7, wherein the repeated updates to the object-centric generative adversarial network are conducted further in accordance with an auxiliary loss function.11.The at least one computer readable storage medium of claim 10, wherein the instructions, when executed, further cause the computing system to determine the auxiliary loss function based on batch normalization statistics associated with the pre-trained full-precision model.12.The at least one computer readable storage medium of any one of claim 6 to 11, wherein the instructions, when executed, further cause the computing system to conduct a plurality of warm-up updates to the object-centric generative adversarial network prior to quantization of the pre-trained full-precision model.13.A semiconductor apparatus comprising:one or more substrates; andlogic coupled to the one or more substrates, wherein the logic is implemented at least partly in one or more of configurable or fixed-functionality hardware, the logic to:quantize a pre-trained full-precision model of an object detection network to obtain a quantized model, wherein quantization of the object detection network is to bypass a usage of training data;feed fake data from an object-centric generative adversarial network to the pre-trained full-precision model and the quantized model;conduct repeated updates to the object-centric generative adversarial network based on an output of the pre-trained full-precision model, wherein the repeated updates to the object-centric generative adversarial network are to bypass the usage of training data; andconduct repeated updates to the quantized model based on the output of the pre-trained full-precision model.14.The semiconductor apparatus of claim 13, wherein the repeated updates to the object-centric generative adversarial network and the repeated updates to the quantized model are conducted in accordance with a localization loss function and a confidence loss function.15.The semiconductor apparatus of claim 14, wherein the logic is to determine the localization loss function based on bounding box losses between the output of the pre-trained full-precision model and an output of the quantized model.16.The semiconductor apparatus of claim 14, wherein the logic is to determine the confidence loss function based on one or more object classes.17.The semiconductor apparatus of claim 14, wherein the repeated updates to the object-centric generative adversarial network are conducted further in accordance with an auxiliary loss function.18.The semiconductor apparatus of claim 17, wherein the logic is to determine the auxiliary loss function based on batch normalization statistics associated with the pre-trained full-precision model.19.The semiconductor apparatus of any one of claims 13 to 18, wherein the logic is to conduct a plurality of warm-up updates to the object-centric generative adversarial network prior to quantization of the pre-trained full-precision model.20.The semiconductor apparatus of any one of claims 13 to 18, wherein the logic coupled to the one or more substrates includes transistor channel regions that are positioned within the one or more substrates.

Images