Neural network generation

Abstract

Apparatuses, systems, and techniques to generate one or more neural networks. In at least one embodiment, a processor comprises one or more circuits to use one or more first neural networks to generate one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of the one or more second neural networks and one or more hardware resources to be used to perform the one or more second versions of the one or more second neural networks.

Description

NEURAL NETWORK GENERATIONTECHNICAL FIELD

[0001] At least one embodiment pertains to processing resources used to perform and facilitate artificial intelligence. For example, at least one embodiment, pertains to processors or computing systems used to generate compressed neural networks according to various novel techniques described herein.BACKGROUND

[0002] Generating a plurality of versions of neural networks that are to be performed by different platforms, computer systems, or any other hardware resources can use significant time and computing resources because it requires knowledge of different types of platforms, computer systems, or any other hardware resources. Amounts of time and computing resources used to generate new or updated neural networks can be improved.BRIEF DESCRIPTION OF DRAWINGS

[0003] FIG. 1 illustrates an example system to generate one or more neural networks performed by hardware resources, according to at least one embodiment;

[0004] FIG. 2 illustrates an example system to train one or more generator neural networks, according to at least one embodiment;

[0005] FIG. 3 illustrates an example process to generate one or more neural networks performed by hardware resources, according to at least one embodiment;

[0006] FIG. 4 illustrates an example process to train one or more generator neural networks, according to at least one embodiment;

[0007] FIG. 5 illustrates an example process to fine-tune one or more generator neural networks, according to at least one embodiment;

[0008] FIG. 6 illustrates an example system to generate one or more neural networks performed by hardware resources, according to at least one embodiment;

[0009] FIG. 7 illustrates an example system to use one or more application programming interfaces (APIs) to generate one or more neural networks performed by hardware resources, in accordance with at least one embodiment;

[0010] FIG. 8A illustrates logic, according to at least one embodiment;

[0011] FIG. 8B illustrates logic, according to at least one embodiment;

[0012] FIG. 9 illustrates training and deployment of a neural network, according to at least one embodiment;

[0013] FIG. 10 illustrates an example data center system, according to at least one embodiment;

[0014] FIG. 11A illustrates an example of an autonomous vehicle, according to at least one embodiment;

[0015] FIG. 11B illustrates an example of camera locations and fields of view for the autonomous vehicle of FIG. 11A, according to at least one embodiment;

[0016] FIG. 11C is a block diagram illustrating an example system architecture for the autonomous vehicle of FIG. 11A, according to at least one embodiment;

[0017] FIG. 11D is a diagram illustrating a system for communication between cloud-based server (s) and the autonomous vehicle of FIG. 11A, according to at least one embodiment;

[0018] FIG. 12 is a block diagram illustrating a computer system, according to at least one embodiment;

[0019] FIG. 13 is a block diagram illustrating a computer system, according to at least one embodiment;

[0020] FIG. 14 illustrates a computer system, according to at least one embodiment;

[0021] FIG. 15 illustrates a computer system, according to at least one embodiment;

[0022] FIG. 16A illustrates a computer system, according to at least one embodiment;

[0023] FIG. 16B illustrates a computer system, according to at least one embodiment;

[0024] FIG. 16C illustrates a computer system, according to at least one embodiment;

[0025] FIG. 16D illustrates a computer system, according to at least one embodiment;

[0026] FIG. 16E and 16F illustrate a shared programming model, according to at least one embodiment;

[0027] FIG. 17 illustrates exemplary integrated circuits and associated graphics processors, according to at least one embodiment;

[0028] FIGS. 18A-18B illustrate exemplary integrated circuits and associated graphics processors, according to at least one embodiment;

[0029] FIGS. 19A-19B illustrate additional exemplary graphics processor logic according to at least one embodiment;

[0030] FIG. 20 illustrates a computer system, according to at least one embodiment;

[0031] FIG. 21A illustrates a parallel processor, according to at least one embodiment;

[0032] FIG. 21B illustrates a partition unit, according to at least one embodiment;

[0033] FIG. 21C illustrates a processing cluster, according to at least one embodiment;

[0034] FIG. 21D illustrates a graphics multiprocessor, according to at least one embodiment;

[0035] FIG. 22 illustrates a multi-graphics processing unit (GPU) system, according to at least one embodiment;

[0036] FIG. 23 illustrates a graphics processor, according to at least one embodiment;

[0037] FIG. 24 is a block diagram illustrating a processor micro-architecture for a processor, according to at least one embodiment;

[0038] FIG. 25 illustrates a deep learning application processor, according to at least one embodiment;

[0039] FIG. 26 is a block diagram illustrating an example neuromorphic processor, according to at least one embodiment;

[0040] FIG. 27 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0041] FIG. 28 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0042] FIG. 29 illustrates at least portions of a graphics processor, according to one or more embodiments;

[0043] FIG. 30 is a block diagram of a graphics processing engine of a graphics processor in accordance with at least one embodiment;

[0044] FIG. 31 is a block diagram of at least portions of a graphics processor core, according to at least one embodiment;

[0045] FIGS. 32A-32B illustrate thread execution logic including an array of processing elements of a graphics processor core according to at least one embodiment;

[0046] FIG. 33 illustrates a parallel processing unit ( “PPU” ) , according to at least one embodiment;

[0047] FIG. 34 illustrates a general processing cluster ( “GPC” ) , according to at least one embodiment;

[0048] FIG. 35 illustrates a memory partition unit of a parallel processing unit ( “PPU” ) , according to at least one embodiment;

[0049] FIG. 36 illustrates a streaming multi-processor, according to at least one embodiment;

[0050] FIG. 37 is an example data flow diagram for an advanced computing pipeline, in accordance with at least one embodiment;

[0051] FIG. 38 is a system diagram for an example system for training, adapting, instantiating and deploying machine learning models in an advanced computing pipeline, in accordance with at least one embodiment;

[0052] FIG. 39 includes an example illustration of an advanced computing pipeline 3810A for processing imaging data, in accordance with at least one embodiment;

[0053] FIG. 40A includes an example data flow diagram of a virtual instrument supporting an ultrasound device, in accordance with at least one embodiment;

[0054] FIG. 40B includes an example data flow diagram of a virtual instrument supporting an CT scanner, in accordance with at least one embodiment;

[0055] FIG. 41A illustrates a data flow diagram for a process to train a machine learning model, in accordance with at least one embodiment; and

[0056] FIG. 41B is an example illustration of a client-server architecture to enhance annotation tools with pre-trained annotation models, in accordance with at least one embodiment.

[0057] FIG. 42 illustrates components of a system to access a large language model, according to at least one embodiment.DETAILED DESCRIPTION

[0058] In the following description, various techniques and systems are described. For purposes of explanation, specific configurations and details are set forth to provide a thorough understanding of possible ways of implementing the techniques. However, it will also be apparent that the techniques described below may be practiced in different configurations without the specific details. Furthermore, well-known aspects may be omitted or simplified to avoid obscuring the techniques being described.

[0059] FIG. 1 illustrates an example system 100 to generate one or more neural networks to be performed by one or more hardware resources, according to at least one embodiment. In at least one embodiment, system 100 is a combination of hardware and software, where both are described herein. In at least one embodiment, system 100 includes neural network training module 110 and neural network generation module 120.

[0060] In at least one embodiment, as used in any implementation described herein, unless otherwise clear from context or stated explicitly to contrary, terms such as “module” and nominalized verbs (e.g., neural network training module 110, neural network generation module 120, training module 230, training module 610, compressed neural network generation module 612, training data collection module 614, etc. ) described throughout FIGS. 1–42 each refers to any combination of software logic, hardware logic, and / or circuitry configured to provide functionality described herein.

[0061] In at least one embodiment, said software described throughout FIGS. 1–42 includes, for example, singly or in any combination, operating systems, device drivers, application software, database software, graphics software (e.g. Radeon, Intel Graphics) , web browsers, development software (e.g., integrated development environments, code editors, compliers, interpreters) , network software (e.g., Intel PROset, Intel Advanced Network Services) , simulation software, real-time operating systems (RTOS) , artificial intelligence software (e.g., Scikit-learn, TensorFlow, PyTorch, Accord. NET, Apache Machout) , robotics software (ROBEL, MS AirSi, Apollo Baidu, AWS RoboMaker, ROSbot 2.0, Poppy Project) , firmware (e.g., BIOS / UEFI, router, smartphone, consumer electronics, embedded systems, printer, solid state drive (SSD) ) , application programming interface (API) , containerized software (e.g., Nginx, Apache HTTP Server, MySQL, PostgreSQL, Redis, Memcached, Node. js, Elasticsearch, Gitlab, Jenkins, WordPress) , container orchestration platform (e.g., Kubernetes, Docker Swarm, Apache Mesos, Nomad, Amazon ECS, Microsoft Azure Kubernetes Service, Google Kubernetes Engine, Red Hat OpenShift, Rancher) or any other implementation embodied as a software package, code and / or instruction set.

[0062] In at least one embodiment, said hardware described throughout FIGS. 1–42, includes, for example, singly or in any combination, hardwired circuitry, programmable circuitry, state machine circuitry, fixed function circuitry, execution unit circuitry, and / or firmware that stores instructions executed by programmable circuitry. In at least one embodiment, said circuitry can be part of a larger system (e.g., integrated circuit (IC) , system on-chip (SoC) , central processing unit (CPU) , graphics processing unit (GPU) , data processing unit (DPU) , digital signal processor (DSP) , tensor processing unit (TPU) , accelerated processing unit (APU) , application-specific integrated circuits (ASIC) , intelligent processing unit (IPU) , neural processing unit (NPU) , smart network interface controller (SmartNIC) , vision processing unit (VPU) , field-programmable gate array (FPGA) , etc. ) .

[0063] In at least one embodiment, unless explicitly stated otherwise, neural networks described throughout FIGS. 1–42 refer to one or more of feedforward neural network, convolutional neural network (CNN) , recurrent neural network (RNN) , long short-term memory (LSTM) network, generative adversarial network (GAN) , restricted boltzmann machine (RBM) , deep belief networks (DBN) , radial basis function network (RBFN) , hopfield network, self- organizing maps, perceptron’s with one or more layers, modular neural networks, spiking neural networks, deep reinforcement learning networks, echo state networks, time-delay neural networks, support vector machines, attention-based neural networks, autoencoders, graph neural networks (e.g., graph convolutional networks) , variational autoencoders and / or transformer neural networks (e.g., Bidirectional Encoder Representations from Transformers (BERT) , Generative Pre-trained Transformer (GPT) ) , large language models (LLM) . In at least one embodiment, said transformer neural networks refer to a type of architecture that uses self-attention mechanisms (e.g., multi-headed attention) to process sequential data.

[0064] In at least one embodiment, said neural networks (e.g., neural networks 114, neural networks 232, neural networks 234, neural networks 236) are trained using various neural network training techniques (e.g., supervised learning, unsupervised learning, reinforcement learning, transfer learning, online learning, batch learning, federated learning) .

[0065] In at least one embodiment, in addition to performing various operations described in conjunction with FIGS 1–7, said neural networks or portions of neural networks can perform, unless explicitly stated otherwise, various computer vision and natural language processing (NLP) operations. In at least one embodiment, various computer vision operations include singly or in any combination, object recognition, facial recognition, image segmentation, object tracking, gesture recognition and optical character recognition, augmented reality. In at least one embodiment, various NLP operations include singly or in any combination, sentiment analysis, generating chatbots, language translation, text detection, text recognition, text summarization, named entity recognition, text classification, speech recognition, computer program (e.g., a set of codes) generation, and text generation.

[0066] In at least one embodiment, neural network training module 110 is a module that trains one or more neural networks (e.g., neural networks 114, neural networks 232, neural networks 236, generator neural networks described in conjunction with FIGS. 3–5) . In at least one embodiment, said one or more neural networks are further described in conjunction with at least FIG. 2.

[0067] In at least one embodiment, neural network training module 110 receives training data 112 to train one or more neural networks 114. In at least one embodiment, training data 112 includes hardware features of different computer systems (e.g., NVIDIA H100, AMD MI300  APU, Intel Habana’s Gaudi Chip) . In at least one embodiment, said hardware features are further described in conjunction with at least FIG. 2. In at least one embodiment, training data 112 includes software features of said different computer systems. In at least one embodiment, said software features are further described in conjunction with at least FIG. 2. In at least one embodiment, training data 112 includes first software programs (e.g., code examples) that utilize said software features and said hardware features. In at least one embodiment, hardware resources perform said first software programs. In at least one embodiment, said first software programs are further described in conjunction with at least FIG. 2.

[0068] In at least one embodiment, training data 112 includes second software programs (e.g., code examples) to perform different versions of compressed neural networks on different platforms, computer systems, or any other hardware resources. In at least one embodiment, said second software programs are further described in conjunction with at least FIG. 2. In at least one embodiment, training data 112 includes manual feedback (e.g., heuristic dataset) that includes a plurality of configuration information selected by one or more engineers based on their experience.

[0069] In at least one embodiment, neural network training module 110 trains one or more neural networks 114 to generate one or more trained neural networks 116. In at least one embodiment, neural network training module 110 uses said hardware features, said software features, and said first software programs to initially train one or more neural networks 114 to generate one or more trained neural networks 116.

[0070] In at least one embodiment, neural network training module 110 further trains (e.g., perform first fine-tuning described further in conjunction with FIG. 2) one or more neural networks 116 using said second software programs. In at least one embodiment, after performing said first fine-tuning, one or more trained neural networks 116 can be ready for deployment. In at least one embodiment, neural network training module 110 further trains (e.g., perform second fine-tuning described further in conjunction with FIG. 2) one or more neural networks 116 using said manual feedback. In at least one embodiment, after performing second fine-tuning, one or more trained neural networks 116 are ready for deployment. In at least one embodiment, neural network training module 110 uses training framework 904, where one or more neural networks  114 include untrained neural network 906 and one or more trained neural networks 116 include trained neural network 908.

[0071] In at least one embodiment, neural network training module 110 includes model training system 3704, where one or more neural networks 114 include pre-training models 3806 and / or initial model 4104 and performs model training 3714 to generate refined model 4112. In at least one embodiment, one or more trained neural networks 116 include refined model 4112.

[0072] In at least one embodiment, neural network generation module 120 is a module that generates one or more versions of one or more compressed neural networks, where said one or more versions correspond with different platforms, computer systems, or any other hardware resources. In at least one embodiment, neural network generation module 120 uses one or more trained neural networks (e.g., neural networks 124, neural networks 234, neural networks 236) to generate said one or more neural networks (e.g., compressed neural networks) . In at least one embodiment, neural network generation module 120 deploys one or more trained neural networks 116 in a computer system such that one or more deployed neural networks 124 generate said one or more neural networks defined or implemented by one or more software programs 122.

[0073] In at least one embodiment, compressed neural networks described in conjunction with FIGS. 1–7 refer to neural networks that not only have been compressed using general model compression techniques but also further optimized on a specific platform, computer systems, or any other hardware resource such as NVIDIA H100 GPU. In at least one embodiment, said optimization takes advantage of unique features and capabilities of a hardware resource to maximize neural network's efficiency, speed, and effectiveness while running on that platform.

[0074] In at least one embodiment, neural networks are compressed using software tools (e.g., TensorRT, openVINO, Intel Math Kernel Library for Deep Neural Networks (NKL-DNN) , oneAPI toolkit) that are designed to optimize said neural networks for deploying on particular hardware resources (e.g., NVIDIA GPUs) . In at least one embodiment, said compression includes combining two or more layers of one or more neural networks in a single layer. In at least one embodiment, said compression includes adjusting numerical precision of computations (e.g., from 32-bit floating-point to 16-bit or 8-bit) to reduce memory usage and increase throughput, with minimal impact on accuracy. In at least one embodiment, generating different  versions are to dynamically compress neural networks based on data types that hardware resources can only support. In at least one embodiment, neural networks that are optimized in INT8 format have to be converted to a different version to be performed by a set of hardware resources that only support FP32 or FP16.

[0075] In at least one embodiment, said compression includes selecting most efficient computational kernels for specific operations in one or more neural networks based on target GPU architecture. In at least one embodiment, said compression includes performing dynamic tensor memory allocation. In at least one embodiment, said compression includes taking advantage of said sparsity in said model's weights (aresult of pruning) to skip zero-valued weights during computation.

[0076] In at least one embodiment, said compression includes leveraging Intel Threading Building Blocks (TBB) and OpenMP to efficiently distribute computation across multiple CPU cores. In at least one embodiment, said compression includes performing Intel's optimized math routines from libraries such as oneDNN to ensure that each operation in one or more neural networks is executed as efficiently as possible, taking full advantage of Intel's CPU vectorization instructions like AVX-512. In at least one embodiment, said compression includes optimizing lightweight neural networks for tasks such as defect detection or predictive maintenance using, Intel Atom processors or Movidius VPU accelerators using OpenVINO.

[0077] In at least one embodiment, said compression includes using mobile-specific libraries to ensure that one or more neural networks are tailored to mobile GPU’s capabilities. In at least one embodiment, said compression includes using NVIDIA’s Jetson to compress one or more neural networks (e.g., recurrent neural networks, transformer neural networks) that perform voice recognition.

[0078] In at least one embodiment, said compression includes optimizing model compression techniques on destination platform, computer system, or any other hardware resource. In at least one embodiment, said model compression techniques include pruning, quantization, knowledge distillation, weight sharing, low-rank factorization.

[0079] In at least one embodiment, neural network generation module 120 receives one or more indications 118 as inputs for one or more deployed neural networks 124. In at least one  embodiment, one or more indications 118 include previous version of neural networks compressed for previous hardware resource, name of said previous hardware resource, and / or name of new hardware resource that are to perform new version of said compressed neural networks to be generated by neural network generation module 120. In at least one embodiment, generating neural networks (e.g., compressed neural networks) include generating one or more software programs 122 that define or implement said new version of said compressed neural networks. In at least one embodiment, one or more software programs 122 include code or any other instructions that cause said one or more compressed neural networks to be deployed on a destination platform, computer system, or any other hardware resource. In at least one embodiment, said code can be written using, Python with TensorFlow, PyTorch, Keras, Scikit-learn, C++ with Caffe, OpenCV’s DNN module, Java with Deeplearning4j, DL4J, Javascript with TensorFlow. js, Brain. Js, R with KerasR and MXNet, Julia with Flux, jil and Knet, MATLAB, ONNX, TensorRT, TVM, OpenVINO, etc. In at least one embodiment, one or more software programs 122 is used to deploy compressed models (e.g., neural networks) based on deployment system 3706.

[0080] In at least one embodiment, one or more software programs 122 include software codes that are written in programming languages, where said software codes include import libraries, definition of neural network architecture (e.g., input layer, hidden layers, output layer) , loss function, optimizer, data preprocessing, training, evaluation, and prediction.

[0081] In at least one embodiment, one or more deployed neural networks 124 include large language model 4242. In at least one embodiment, one or more deployed neural networks 124 receive input data 5210 to generate output data 4220 that includes software program 122 to implement said one or more target neural networks. In at least one embodiment, large language model API 4204 is used to receive input data 5210 and to generate output data 4220 that includes software program 122 to implement said one or more target neural networks.

[0082] In at least one embodiment, system 100 includes one or more circuits to use one or more first neural networks to generate one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or  more first neural networks refer to one or more deployed neural networks 124. In at least one embodiment, said one or more second neural networks refer to one or more compressed neural networks defined by software program 122. In at least one embodiment said hardware resources include computer systems, platforms or any other combination of hardware and software described herein capable of performing compressed neural networks.

[0083] In at least one embodiment, different versions of neural networks are generated by neural network generation module 120 such that said neural networks are compressed or optimized for each set of hardware resources. In at least one embodiment, if a first version of said neural networks are compressed (e.g., converted to a low prevision format) to fit hardware resources that support INT8 operations and a new set of hardware resources does not support that, a second version of said neural networks is generated to fit into other data types (e.g., FP32) while minimizing accuracy loss and utilizing other optimization techniques specific to said new set of hardware resources. In at least one embodiment, neural network generation module 120 generates compressed neural networks to be performed by various hardware resources that are supported by their unique software stacks. In at least one embodiment, there can be a set of APIs that are only used for NVIDIA hardware and there can be a distinct set of APIs that are only used for Intel hardware. FIG. 2 illustrates an example system 200 to train one or more generator neural networks, according to at least one embodiment. In at least one embodiment, system 200 is a combination of hardware and software described in conjunction with FIG. 1. In at least one embodiment, system 200 includes a training module 230.

[0084] In at least one embodiment, training module 230 is a module that trains one or more neural networks (e.g., neural networks 114, neural networks 116, neural networks 124, neural networks 232, neural networks 234, neural networks 236) that generate one or more compressed neural networks, where said one or more compressed neural networks are to be deployed on a platform, computer system, or any other hardware resource different from where one or more compressed neural networks were previously deployed. In at least one embodiment, said one or more compressed neural networks can perform various tasks (e.g., computer vision, NLP) described in conjunction with FIG. 1. In at least one embodiment, training module 230 includes model training system 3704.

[0085] In at least one embodiment, training module 230 receives information of first computer systems, platforms, or any other hardware resources (e.g., NVIDIA) 212, information of second computer systems, platforms, or any other hardware resources (e.g., Intel) 214, and information of third computer systems, platforms, or any other hardware resources (e.g., AMD) 216. In at least one embodiment, there are additional information of additional computer systems, platforms, or any other hardware resources not illustrated in FIG. 2.

[0086] In at least one embodiment, there is a separate module (not illustrated in FIG. 2) that is configured to receive information of first computer systems 212, information of second computer systems 214, and information of third computer systems 216 for training module 230. In at least one embodiment, training module 230 and / or said separate module receives said information using different techniques (e.g., APIs, manual copy-pasting, automated webscraping (e.g., BeautifulSoup, Scrapy, Octoparse, ParseHub) , HTML parsing, document object model (DOM) parsing, web crawling, text pattern matching (Regex) , headless browsers, subscriptiosn (e.g., RSS feeds) , etc) from different sources (e.g., websites (NVIDIA, Intel, AMD) , whitepapers, analytical articles, release notes, tutorials, toolkits, etc. ) .

[0087] In at least one embodiment, training module 230 or said separate module (e.g., data collection module 616) generates hardware features of computer systems 222 using information of first computer systems 212, information of second computer systems 214, information of third computer systems 216, and / or additional information not illustrated in FIG. 2. In at least one embodiment, said hardware features includes, core count, clock speed, data type (e.g., floating point 32, integer 8) , memory capacity and type, memory bandwidth, sharer cores, ray tracing cores, tensor cores, thermal design power, API support, connectivity and ports, form factor and dimensions, manufacturing process, electrical characteristics, data propagation delays, power consumption, integrated peripherals, application circuits, or any other features that can be obtained by datasheets for a chip.

[0088] In at least one embodiment, said hardware features for NVIDIA (obtained from information of first computer systems 212) include chip information, such as, without limitation, Tesla (e.g., Tesla K80, P100, V100, T4) , Ampere (e.g., A100) , Volta (e.g., V100) , Turing (e.g., RTX 2080) , Pascal (e.g., P100) , DGX systems (e.g., DGX-1, DGX A100) , Jetson (e.g., Jetson Nano, Jetson TX1 / TX2, Jetson Xavier NX, and Jetson AGX Xavier) , BlueField for DPUs,  Mellanox for networking products, DRIVE (e.g., DRIVE Xavier, DRIVE Pegasus, DRIVE Orin) , RTX series. In at least one embodiment, different chips provide one or more features, such as, without limitation, CUDA cores, precision support (e.g., INT8, FP16, FP32, FP64) , Tensor cores, sparsity acceleration, high memory bandwidth and capacity, multi-instance GPU, RT cores, NVLink, NVSwitch, etc.

[0089] In at least one embodiment, said hardware features for NVIDIA (obtained from information of second computer systems 214) include chip information, such as, without limitation, Xeon Scalable processors (e.g., Xeon Phi) , Nervana (e.g., NNP-I, NNP-T) , Movidius (e.g., Movidius Myriad X VPU) , Agilex, Stratix, Arria, EyeQ, Loihi, Habana Labs Gaudi and Goya Processors (e.g., Gaudi AI Training Processor, Goya AI Inference Processor) . In at least one embodiment, different chips provide one or more features, such as, without limitation, Intel Deep learning Boost, Neural Compute engine, Neuromorphic Computing Architecture, RDMA over Converged Ethernet, etc.

[0090] In at least one embodiment, said hardware features for NVIDIA (obtained from information of third computer systems 216) include chip information, such as, without limitation, Ryzen Treaddripper Series, Ryzen 9, 7, 5 Series, EPYC Server Processors, Radeon Instinct Series, Radeon Pro Series, Radeon RX 5000 and 6000 Series. In at least one embodiment, different chips provide one or more features, such as, without limitation, Zen microarchitecture, PCIe 4.0 / 5.0 support, Ray tracing capabilities, etc.

[0091] In at least one embodiment, training module 230 or a separate module (e.g., data collection module 616) generates software features of computer systems 224 using information of first computer systems 212, information of second computer systems 214, information of third computer systems 216, and / or additional information. In at least one embodiment, software features of platforms, computer systems, or any other hardware resources refer to software stacks that are used to perform one or more computational operations using said platforms, computer systems, or any other hardware resources. In at least one embodiment, software stacks include, software programs, operating systems, runtime environment, development frameworks, programming languages, libraries, APIs, etc.

[0092] In at least one embodiment, said software features (e.g., tools, functions, libraries, APIs) for NVIDIA (obtained from information of first computer systems 212) include, without  limitation, CUDA, cuDNN, TensorRT, NVIDIA Collective Communication Library, NVIDIA RAPIDS, NVIDIA Deep Learning AI and HPC Software, NVIDIA DALI, NVIDIA Nsight Tools, NVIDIA JetPack SDK, NVIDIA Deep Learning GPU Training System, NVIDIA Clara, NVIDIA Omniverse, etc.

[0093] In at least one embodiment, said software features (e.g., tools, functions, libraries, APIs) for Intel (obtained from information of second computer systems 214) include, without limitation, OpenVINO, oneAPI, Intel Data Analytics Acceleration Library, Intel Math Kernel Library, Intel Distribution for Python, Intel Machine Learning Scaling Library, Intel Optimization for TensorFlow, Intel Optimization for PyTorch, Intel FPGA SDK for OpenCl, Intel Deep Learning Boost, Intel Movidius Neural Compute SDK, Intel RealSence SDK, Intel Integrated Performance Primitives, etc.

[0094] In at least one embodiment, said software features (e.g., tools, functions, libraries, APIs) for AMD (obtained from information of third computer systems 216) include, without limitation, ROCm, AMD MIOpen, AMD Infinity Hub, AMD Blis and libFLAME, AMD Math Kernel Library, Heterogeneous-Compute Interface for Portability, AMD Data Parallel C++, AMD Optimized Libraries, Radeon ProRender, etc.

[0095] In at least one embodiment, training module 230 or said separate module (e.g., data collection module 616) generates information (e.g., code examples) associated with connection of hardware and software features of computer systems 226 using information of first computer systems 212, information of second computer systems 214, information of third computer systems 216, and / or additional information. In at least one embodiment, said connection includes using CUDA APIs to control one or more chips (e.g., Tesla P100) for neural network inferencing / training. In another example, in at least one embodiment, said connection includes using oneAPI APIs to control one or more chips (e.g., Gaudi / Goya) for neural network inferencing / training. In another example, in at least one embodiment, said connection includes using ROCm functions to control one or more chips (e.g., Radeon) for neural network inferencing / training. In at least one embodiment, said APIs and functions are defined in one or more software programs.

[0096] In at least one embodiment, training module 230 trains initial neural networks 232 using hardware features of computer systems 222, software features of computer systems 224,  and information associated with connection of hardware and software features of computer systems 226 to generate first fine-tuned neural networks 234. In at least one embodiment, initial neural networks 232 includes pretrained neural network (e.g., GPT, GPT-2, GPT-3, GPT-4, BERT, RoBERTa, DistilBERT, T5 (Text-To-Text Transfer Transformer) , XLNet, Codex, BART, BlendorBot, Turing-NLG, LaMDA, CTRL, Gopher, RETRO, Chinchilla, Megatron-LM, LLaMA, ERNIE, ALBERT, ELECTRA, BLOOM, OpenAI Codex, Transformer-XL, AlexNet, VGGNet, RestNet, Inception, EfficientNet, YOLO, R-CNN, Mask R-CNN, StyleGAN, StyleGAN2, OpenPose, ULMFIT, TextBlob, spaCy’s models, DeepSpeech, Wavenet, Tacotron, WaveGlow, ROS’s SLAM, U-Net, DeepVariant, AlphaFold, etc. ) .

[0097] In at least one embodiment, training module 230 trains initial neural network 232 using training framework 904, where initial neural networks 232 include untrained neural network 906 and first fine-tuned neural networks 234 include trained neural network 908. In at least one embodiment, one or more initial neural networks 232 includes pre-trained models 3806, pre-trained models 4142, and / or initial model 4104. In at least one embodiment, said training is for initial neural network 232 to learn basic knowledge of source and target platforms, computer systems, or any other hardware resources to solve model conversion tasks (e.g., generation of different versions to be deployed on different hardware resources) .

[0098] In at least one embodiment, training module 230 trains first fine-tuned neural networks 234 using optimization dataset 228 to generate second fine-tuned neural networks 236. In at least one embodiment, optimization dataset 228 includes one-to-one corresponding relations (e.g., code examples) between source computer systems and target computer systems. In at least one embodiment, said one-to-one corresponding relations includes a group of codes that are to deploy compressed neural networks (e.g., GPT-3) in a source system (e.g., Intel Gaudi) and in a target system (e.g., NVIDIA H100) , where relations show tight mapping between separate codes for different computer systems. In at least one embodiment, said one-to-one corresponding relations include compressed neural networks that are to be performed by different computer systems, platforms, or any other hardware resources.

[0099] In at least one embodiment, training module 230 trains first fine-tuned neural networks 234 training framework 904, where first fine-tuned neural networks 234 include untrained neural network 906 and second fine-tuned neural networks 236. include trained neural network 908. In  at least one embodiment, second fine-tuned neural networks 236 includes refined model 4112 that were trained using model training 3714. In at least one embodiment, training module 230, during training, compares output of first fine-tuned neural networks 234 with optimization dataset 228. In at least one embodiment, training module 230 uses said compared difference as input of a contrast learning algorithm and said outputs to prompt said tuning of first fine-tuned neural networks 234.

[0100] In at least one embodiment, training module 230 trains second fine-tuned neural networks 236 using heuristic dataset 242 to generate trained neural networks. In at least one embodiment, heuristic dataset 242 includes user’s prior experience of deploying neural networks in different computer systems to determine a preferred platform. In at least one embodiment, said prior experience includes using a particular computer system (e.g., NVIDIA H100) over another computer system (e.g., Intel Habana's Gaudi chip) due to precision support (e.g., FP8 support) . In at least one embodiment, said prior experience includes using a particular computer system (e.g., NVIDIA H100) over another computer system (e.g., AMD's MI300 APU) due to efficiency of trained neural network. In at least one embodiment, said prior experience includes preference of software (e.g., CUDA over oneAPI or ROCm) among various users.

[0101] In at least one embodiment, training module 230 trains second fine-tuned neural networks 236 using training framework 904, where second fine-tuned neural networks 236 include untrained neural network 906 and said trained neural networks include trained neural network 908. In at least one embodiment, said trained neural networks includes refined model 4112 that were trained using model training 3714. In at least one embodiment, one or more neural networks after second fine-tuning includes refined model 4112 that were trained using model training 3714.

[0102] In at least one embodiment, one or more trained neural networks 238 are ready to be deployed in one or more computer systems to generate one or more computer programs that causes one or more compressed neural networks (e.g., different neural networks described in conjunction with FIG. 1) to be optimally deployed to cause said other neural networks to perform various computer vision, natural language processing tasks, or etc. In at least one embodiment, one or more trained neural networks 238 generate different versions of one or more compressed  neural networks, depending on target platform, computer system, or any other hardware resources to perform said one or more compressed neural networks.

[0103] In at least one embodiment, said trained neural networks include neural network 124, one or more generator neural networks described in conjunction with FIG. 3, and / or one or more neural networks that were used in block 510. In at least one embodiment, said trained neural networks include large language model 4212 that is usable to generate output data 4220 using input data 5210. In at least one embodiment, large language model API 4204 can be used to generate output data 4220.

[0104] In at least one embodiment, system 200 includes one or more circuits to use one or more first neural networks to generate one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks refer to any of first fine-tuned neural networks 234, second fine-tuned neural networks 236, or said trained neural networks. In at least one embodiment, said one or more second neural networks refer to one or more compressed neural networks described herein.

[0105] In at least one embodiment, said one or more trained neural networks generate different versions (e.g., said first version, said second version) of neural networks such that neural networks are compressed on various hardware resources that have different features. In at least one embodiment, said first version can be compressed to be performed by a first hardware resource that only supports FP32 whereas said second version can be compressed to be performed by a second hardware resource that can also support INT8.

[0106] FIG. 3 illustrates an example process 300 to generate one or more compressed neural networks performed by hardware resources, according to at least one embodiment. Although example process 300 is depicted as a series of steps or operations, it will be appreciated that at least one embodiment of process 300 include altered or reordered steps or operations, or omit certain steps or operations, except where explicitly noted or logically required, such as when an output of one step or operation is used as input for another. In at least one embodiment, each block of process 300 is performed by one or more entities described in conjunction with FIGS. 1, 2, 6, and 7, singly or in any combination. In at least one embodiment, said one or more entities  include neural network training module 110, neural network generation module 120, training module 230, training module 610, compressed neural network generation module 612, and training data collection module 614.

[0107] In at least one embodiment, said one or more entities, further include a combination of hardware and software described in conjunction with FIG. 1. In at least one embodiment, various functions or blocks are carried out by a processor executing instructions stored in memory (e.g., computer readable, machine readable) to perform process 300. In at least one embodiment, process 300 may also be implemented as computer-usable instructions (e.g., macro instruction, micro-instruction) stored on computer storage media or provided by a standalone application, a service or hosted service (standalone or in combination with another hosted service) . In at least one embodiment, said computer-usable instructions performed by at least one processor (e.g., processor (s) 602) are provided by one or more programming models (e.g., CUDA oneAPI, ROCm) . In at least one embodiment, processor (s) 602 performs one or more blocks of process 300. In at least one embodiment, one or more APIs 710 or software program 702, individually or in combination, performs one or more blocks of process 300.

[0108] At block 302, said one or more entities receive one or more inputs that indicate one or more compressed neural networks for a source platform, said source platform, and a target platform to perform a new version of said one or more compressed neural networks, in accordance with at least one embodiment. In at least one embodiment, said indication includes names of said source platform and target platform. In at least one embodiment, said one or more inputs are received via API or web interface.

[0109] At block 304, said one or more entities use one or more generator neural networks (e.g., neural networks 116, neural networks 124, neural networks 232, neural networks 234, neural networks 236) to generate a new version of one or more compressed neural networks for said target platform using said one or more inputs, in accordance with at least one embodiment.

[0110] At block 306, said one or more entities deploy said one or more compressed neural networks on said target platform such that said target platform can perform said new version of said one or more compressed neural networks. In at least one embodiment, said one or more entities include deployment system 3706.

[0111] In at least one embodiment, at least one of blocks 302, 304, and / or 306 is to use one or more first neural networks to generate one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, one or more first neural networks refer to said one or more generator neural networks. In at least one embodiment, said one or more second versions refer to said new version of said one or more compressed neural networks. In at least one embodiment, said one or more first versions refer to said compressed neural networks for source platform.

[0112] FIG. 4 illustrates an example process 400 to train one or more generator neural networks, according to at least one embodiment. Although example process 400 is depicted as a series of steps or operations, it will be appreciated that at least one embodiment of process 400 include altered or reordered steps or operations, or omit certain steps or operations, except where explicitly noted or logically required, such as when an output of one step or operation is used as input for another. In at least one embodiment, each block of process 400 is performed by one or more entities described in conjunction with FIGS. 1, 2, 6, and 7, singly or in any combination. In at least one embodiment, said one or more entities include neural network training module 110, neural network generation module 120, training module 230, training module 610, compressed neural network generation module 612, and training data collection module 614.

[0113] In at least one embodiment, said one or more entities further include a combination of hardware and software described in conjunction with FIG. 1. In at least one embodiment, various functions are carried out by a processor executing instructions stored in memory (e.g., computer readable, machine readable) to perform process 400. In at least one embodiment, process 400 may also be implemented as computer-usable instructions (e.g., macro instruction, micro-instruction) stored on computer storage media or provided by a standalone application, a service or hosted service (standalone or in combination with another hosted service) . In at least one embodiment, said computer-usable instructions performed by at least one processor (e.g., processor (s) 602) are provided by one or more programming models (e.g., CUDA oneAPI, ROCm) . In at least one embodiment, processor (s) 602 performs one or more blocks of process  400. In at least one embodiment, one or more APIs 710 or software program 702, individually or in combination, performs one or more blocks of process 400.

[0114] At block 404, said one or more entities receive information of different computer systems, in accordance with at least one embodiment. In at least one embodiment, said information is obtained from websites (e.g., NVIDIA, Intel, AMD) , whitepapers, analytical articles, release notes, tutorials, toolkits, etc. In at least one embodiment, said one or more entities use different techniques to obtain said information, which is described in conjunction with FIG. 2. In at least one embodiment, said one or more entities collect hardware features of said different computer systems based on received information. In at least one embodiment, said hardware features include hardware features of computer systems 222.

[0115] At block 404, said one or more entities collect software features of said different computer systems based on received information, in accordance with at least one embodiment. In at least one embodiment, said software features include software features of computer systems 224.

[0116] At block 406, said one or more entities collect software programs based on received information, in accordance with at least one embodiment. In at least one embodiment, said software programs include codes that provide examples of how to utilize hardware features of a platform, computer system, or any other hardware resources based on software features. In at least one embodiment, said software programs include connection of hardware and software features 226, which can be represented as one or more software programs. In at least one embodiment, said one or more software programs are performed by a plurality of platforms, computer systems, or any other hardware resources.

[0117] At block 408, said one or more entities train one or more generator neural networks (e.g., neural networks 116, neural networks 124, neural networks 232) based on collected hardware features, software features, and said software programs. In at least one embodiment, said one or more generator neural networks include pre-trained large language models that can generate one or more software programs and / or one or more compressed neural networks.

[0118] In at least one embodiment, one or more entities train said one or more neural networks using training framework 904. In at least one embodiment, one or more generator neural  networks include untrained neural network 906 and one or more trained neural networks include trained neural network 908. In at least one embodiment, said one or more trained neural networks include neural networks 234 or neural networks 116. In at least one embodiment, said one or more trained neural networks include large language model 4212. In at least one embodiment, said one or more entities include model training system 3704, where said one or more trained neural networks include refined model 4112 that were trained using model training 3714.

[0119] In at least one embodiment, at least one of blocks 402, 404, 406, and / or 408 is to use one or more first neural networks to generate one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, one or more first neural networks refer to said generator neural networks.

[0120] FIG. 5 illustrates an example process 500 to fine-tune one or more generator neural networks, according to at least one embodiment. Although example process 500 is depicted as a series of steps or operations, it will be appreciated that at least one embodiment of process 500 include altered or reordered steps or operations, or omit certain steps or operations, except where explicitly noted or logically required, such as when an output of one step or operation is used as input for another. In at least one embodiment, each block of process 500 is performed by one or more entities described in conjunction with FIGS. 1, 2, 6, and 7, singly or in any combination. In at least one embodiment, said one or more entities include neural network training module 110, neural network generation module 120, training module 230, training module 610, compressed neural network generation module 612, and training data collection module 614.

[0121] In at least one embodiment, said one or more entities further include a combination of hardware and software described in conjunction with FIG. 1. In at least one embodiment, various functions are carried out by a processor executing instructions stored in memory (e.g., computer readable, machine readable) to perform process 500. In at least one embodiment, process 500 may also be implemented as computer-usable instructions (e.g., macro instruction, micro-instruction) stored on computer storage media or provided by a standalone application, a service or hosted service (standalone or in combination with another hosted service) . In at least one  embodiment, said computer-usable instructions performed by at least one processor (e.g., processor (s) 602) are provided by one or more programming models (e.g., CUDA oneAPI, ROCm) . In at least one embodiment, processor (s) 602 performs one or more blocks of process 500. In at least one embodiment, one or more APIs 710 or software program 702, individually or in combination, performs one or more blocks of process 500.

[0122] At block 502, said one or more entities receive optimization dataset that includes software program pairs with one-to-one corresponding relations on different platforms, computer systems or any other hardware resources, in accordance with at least one embodiment. In at least one embodiment, said optimization dataset includes compressed neural networks pairs (e.g., defined by software programs) that are deployed for each platform, computer system, or another hardware resource. In at least one embodiment, one or more compressed neural network includes a first version that is performed by a first hardware resource and a second version that is performed by a second hardware resource. In at least one embodiment, said optimization dataset includes optimization dataset 228. In at least one embodiment, said one or more entities receive said optimization dataset from websites (e.g., NVIDIA, Intel, AMD) , whitepapers, analytical articles, release notes, tutorials, toolkits, etc. In at least one embodiment, said one or more entities use different techniques to obtain said information, which is described in conjunction with FIG. 2.

[0123] At block 504, said one or more entities train one or more neural networks (e.g., neural networks 114, neural networks 234, said one or more generator neural networks trained as a result of performing block 410) based on said optimized dataset, in accordance with at least one embodiment. In at least one embodiment, one or more entities train said one or more neural networks using training framework 904. In at least one embodiment, one or more neural networks include untrained neural network 906 and one or more trained neural networks include trained neural network 908. In at least one embodiment, said one or more trained neural networks include neural networks 236 or neural networks 116. In at least one embodiment, said one or more entities include model training system 3704, where said one or more trained neural networks include refined model 4112 that were trained using model training 3714.

[0124] At block 506, said one or more entities receive heuristic dataset that include configuration information received from users (e.g., AI engineers) , in accordance with at least  one embodiment. In at least one embodiment, said configuration information includes heuristic dataset 242.

[0125] At block 508, said one or more entities train said one or more neural networks based on said heuristic dataset, in accordance with at least one embodiment. In at least one embodiment, said one or more neural networks include, networks 114, neural networks 236, one or more neural networks trained as a result of performing block 504. In at least one embodiment, one or more entities train said one or more neural networks using training framework 904. In at least one embodiment, one or more neural networks include untrained neural network 906 and one or more trained neural networks include trained neural network 908. In at least one embodiment, said one or more trained neural networks include neural networks 238 or neural networks 116. In at least one embodiment, said one or more entities include model training system 3704, where said one or more trained neural networks include refined model 4112 that were trained using model training 3714. In at least one embodiment, said one or more neural networks can generate compressed neural networks (in a form of software programs) that are in different versions depending on a type of platform, computer system, or any other hardware resource.

[0126] In at least one embodiment, at least one of blocks 502, 504, 506, and / or 508 is to use one or more first neural networks to generate one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, one or more first neural networks refer to said one or more neural networks that are trained as part of performing blocks 502, 504, 506, and / or 508. In at least one embodiment, said one or more second versions refer to said compressed neural networks (in a form of software programs) that are in different versions depending on a type of platform, computer system, or any other hardware resource.

[0127] FIG. 6 illustrates an example system 600 to generate one or more compressed neural networks performed by hardware resources, according to at least one embodiment, according to at least one embodiment. In at least one embodiment, system 600 uses one or more non-transitory machine-readable media having stored thereon a set of instructions that, if performed by one or more processors (e.g., processor (s) 602) , cause said one or more processors to perform  optimized deployment of one or more neural networks. In at least one embodiment, system 600 includes processor (s) 602 that uses one or more first neural networks to generate one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, processor (s) 602 includes training module 610, compressed neural network generation module 612, and training data collection module 614.

[0128] In at least one embodiment, processor (s) 602 implements at least a portion of system 100 and / or system 200. In at least one embodiment, processor 602 performs blocks 302, 304, 306, 402, 404, 406, 408, 410, 502, 504, 506, 508, and / or 510.

[0129] In at least one embodiment, processor (s) 602 performs logic 815. In at least one embodiment, processor (s) 602 is part of data center 1000. In at least one embodiment, processor 602 is part of a CPU (e.g., CPU 1106, CPU 1118) and / or is a processor 1110. In at least one embodiment, processor (s) 602 is either part of a CPU 1180 (A) or a CPU 1180 (B) . In at least one embodiment, processor (s) 602 is a processor 1202. In at least one embodiment, processor (s) 602 is processor 1310. In at least one embodiment, processor (s) 602 is part of a CPU 1402. In at least one embodiment, processor (s) 602 is part of computer 1510. In at least one embodiment, processor (s) 602 is any of multi-core processors 1605 (1) …1605 (M) . In at least one embodiment, processor (s) 602 is processor 1607. In at least one embodiment, processor (s) 602 is an application processor 1705. In at least one embodiment, processor (s) 602 is processor 2002. In at least one embodiment, processor (s) 602 is a processor 2202. In at least one embodiment, processor (s) 602 is a processor 2400. In at least one embodiment, processor (s) 602 is processor 2702. In at least one embodiment, processor (s) 602 is a processor 2800 described herein.

[0130] In at least one embodiment, processor (s) 602 is part of GPU 1118 or GPU 1120. In at least one embodiment, processor (s) 602 is part of any of GPUs 1184 (A) …1184 (H) . In at least one embodiment, processor (s) 602 is part of graphics card 1212. In at least one embodiment, processor (s) 602 is part of parallel processing unit 1414. In at least one embodiment, processor (s) 602 is part of any of GPUs 1610 (1) … (N) . In at least one embodiment, processor (s) 602 is part of graphics acceleration module 1646. In at least one embodiment, processor (s) 602 is graphics processor 1710. In at least one embodiment, processor (s) 602 is graphics processor 1810. In at  least one embodiment, processor (s) 602 is graphics processor 1840. In at least one embodiment, processor (s) 602 includes at least one graphics core 1900. In at least one embodiment, processor (s) 602 is part of general-purpose graphics processor unit (GPGPU) 1930. In at least one embodiment, processor (s) 602 is parallel processor 2012. In at least one embodiment, processor (s) 602 is a parallel processor 2100. In at least one embodiment, processor (s) 602 is a graphics multiprocessor 2132. In at least one embodiment, processor (s) 602 is a part of any of GPGPUs 2206A …2206D. In at least one embodiment, processor (s) 602 is a graphics processor 2300. In at least one embodiment, processor (s) 602 is a part of deep learning application processor 2500. In at least one embodiment, processor (s) 602 is a part of neuromorphic processor 2600. In at least one embodiment, processor (s) 602 is a graphics processor 2708. In at least one embodiment, processor (s) 602 is an integrated graphics processor 2808. In at least one embodiment, processor (s) 602 is a graphics processor 2900. In at least one embodiment, processor (s) 602 is a part of graphics processing engine 3010 described herein. In at least one embodiment, processor (s) 602 is any of shader processors 3107A …3107F described herein. In at least one embodiment, processor (s) 602 is shader processor 3202. In at least one embodiment, processor (s) 602 is connected with graphics execution unit 3208. In at least one embodiment, processor (s) 602 is part of parallel processing unit (PPU) 3300. In at least one embodiment, processor (s) 602 is part of general processor cluster (GPC) 3400. In at least one embodiment, processor (s) 602 is streaming multiprocessor 3600. In at least one embodiment, processor (s) 602 is part of hardware 3722. In at least one embodiment, processor (s) 602 performs model training system 3704. In at least one embodiment, processor (s) 602 is processor 4206.

[0131] In at least one embodiment, training module 610 is a module that trains one or more neural networks to generate software programs that defines architecture of a compressed model (e.g., optimized neural networks) on a target platform, computer system, or any other hardware resource.

[0132] In at least one embodiment, training module 610 performs finetuning of general pretrained LLM with said coarse hardware characteristics dataset, said coarse software stacks dataset and said coarse hardware-software connection dataset collected by data collection module 614, where finetuning aims to leverage semantic understanding and analysis capabilities of said pretrained LLM to learn basic knowledge of original and target platforms, computer  systems, or any other hardware resources. In at least one embodiment, fine-tuned pretrained LLM refers to coarse-finetuned LLM.

[0133] In at least one embodiment, training module 610 performs further training of said pretrained LLM by generating several standard model compression tasks for some typical neural networks as prompts and compare it with what pretrained LLM generates (e.g., corresponding code examples for deploying such compressed models on said original and said target platforms) . In at least one embodiment, said training is based at least in part on comparison of output of said coarse finetuned LLM with said fine grained model compression dataset collected by training data collection module 614, where said trained LLM refers to finetuned LLM. In at least one embodiment, additional training is done for finetuned LLM by performing manual feedback (described in conjunction with FIGS. 1–5) to add user’s prior experience.

[0134] In at least one embodiment, compressed neural network generation module 612 is a module that uses said one or more neural networks to generate compressed model (e.g., optimized neural networks) on a target computer system. In at least one embodiment, compressed neural network generation module 612 generates computer programs that deploys compressed model on a target platform using LLM (e.g., pretrained LLM, coarse finetuned LLM, finetuned LLM) trained by training module 610. In at least one embodiment, said LLM receives original platform, computer system, or any other hardware resource’s name, compressed model for said original platform, computer system, or any other hardware resource, and / or target platform, computer system, or any other hardware resource’s name as inputs to generate said compressed model for said target platform, computer system, or any other hardware resource.

[0135] In at least one embodiment, training data collection module 614 is a module that collects different information (e.g., configurations, features) of different computer systems (e.g., platforms provided by NVIDIA, Intel, AMD) .

[0136] In at least one embodiment, training data collection module 614 collects introductions of hardware configurations and features from websites (e.g., datasheet of chips, whitepaper of computer system, or analytical articles among different hardware) to generate coarse hardware characteristics dataset (e.g., Dataset_h) .

[0137] In at least one embodiment training data collection module 614 collects introductions of software stacks and libraries from website (e.g., , release notes and tutorial of software libraries, white paper of software toolkit, or analytical articles among different software stacks) to generate coarse software stacks dataset (e.g., Dataset_s) .

[0138] In at least one embodiment, training data collection module 614 collects introductions and code examples of how to use software manner to call hardware features in a special platform (e.g., how to accelerate Convolution operation with a typical CUDA toolkit) to generate coarse hardware-software connection dataset (e.g., Dataset_hs) .

[0139] In at least one embodiment, training data collection module 614 collects code example pairs with one-to-one corresponding relations on original and target platforms, computer systems, or any other hardware resources for model compression operations (e.g., how to use quantization tool provided by TensorRT to post-training-quantize an FP32 model to an INT8 format compatible with NVIDIA A100 GPU, and exact same semantic example to use quantization tool provided by Intel Neural Compressor to post-training-quantize a FP32 model to a INT8 format compatible for Intel Gaudi v2 chip) to generate fine-grained model compression dataset (e.g., Dataset_c) .

[0140] In at least one embodiment, training data collection module 614 collects introductions of software stacks and libraries from website (e.g., release notes and tutorial of software libraries, white paper of the software toolkit, or analytical articles among different softwarestacks) to generate coarse software stacks dataset.

[0141] In at least one embodiment, compressing models include accelerating tensor operations (e.g., addition, subtraction, multiplication, division, dot product, matrix multiplication, reshape, squeeze, expand, slice, concatenate, stack, transpose, inverse, determinant, eigenvalues, eigenvectors, singular value decomposition, exponential, logarithm, square root, abs, power, convolution, pooling, ReLu, softmax, batch normalization, gradient computation, backpropagation, broadcasting, indexing, one-hot encoding, etc. ) as part of deploying said model on said target platform such that said target platform can perform said model.

[0142] In at least one embodiment, one or more platforms / frameworks / APIs, such as, CUDA, oneAPI, OpenCL, ROCM, etc., individually or in conjunction with one or more hardware  acceleration libraries, such as, TensorFlow, PyTorch, Keras, Theano, Microsoft Cognitive Toolkit, MXnet, Caffe, Chainer, DeepLearning4J, ONNX, JAX, to accelerate one or more operations performed by said model by performing parallel execution, batch processing, kernel optimization, and memory utilization. In at least one embodiment, one or more operations include, without limitation, said tensor operations, training (e.g., forward pass, backward pass, weight updates) and inferencing.

[0143] FIG. 7 illustrates an example system 700 that uses one or more application programming interfaces (APIs) to generate one or more compressed neural networks performed by hardware resources, in accordance with at least one embodiment. In at least one embodiment, system 700 is to perform optimized deployment of one or more neural networks on a plurality of platforms, computer systems, or any other hardware resources. In at least one embodiment, system 700 uses one or more first neural networks to generate one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks.

[0144] In at least one embodiment, a software program 702 is a module described in conjunction with FIG. 1. In at least one embodiment, a software program 702 comprises one or more modules. In at least one embodiment, one or more APIs 710 include said API described in conjunction with FIG. 1. In at least one embodiment, one or more APIs 710 are sets of software instructions that, if executed, cause one or more processors to perform one or more computational operations. In at least one embodiment, one or more APIs 710 refer to a reusable block of code that performs a specific task and capable of taking in data, processing it, and returning a result. In at least one embodiment, said reusable block of code refers to allowing one or more APIs 710 to be called multiple times within software program 702, potentially with different input values, to perform their designated action without needing to write same code repeatedly. In at least one embodiment, one or more APIs 710 are distributed or otherwise provided as a part of one or more libraries 706, runtimes 704, drivers 704, and / or any other grouping of software and / or executable code further described herein. In at least one embodiment, one or more APIs 710 perform one or more computational operations in response to invocation by software programs 702.

[0145] In at least one embodiment, a software program 702 is a collection of software code, commands, instructions, or other sequences of text to instruct a computing device (that includes processors such as processor 702) to perform one or more computational operations and / or invoke one or more other sets of instructions, such as APIs 710 or API functions 712, to be executed. In at least one embodiment, functionality provided by one or more APIs 710 includes software functions 712, such as those usable to accelerate one or more portions of software programs 702 using one or more parallel processing units (PPUs) , such as graphics processing units (GPUs) . In at least one embodiment, software program 702 includes a compiler.

[0146] In at least one embodiment, one or more APIs 710 include hardware interfaces for one or more circuits to perform one or more computational operations. In at least one embodiment, one or more software APIs 710 described herein are implemented as one or more circuits to perform one or more techniques described below in conjunction with FIGS. 1–6. In at least one embodiment, one or more software programs 702 comprise instructions that, if executed, cause one or more hardware devices and / or circuits to perform one or more techniques described above in conjunction with FIGS. 1–6.

[0147] In at least one embodiment, software programs 702, such as user-implemented software programs, utilize one or more APIs 710 to perform various computing operations, such as memory reservation, matrix multiplication, arithmetic operations, or any computing operation performed by parallel processing units (PPUs) , such as graphics processing units (GPUs) , as further described herein. In at least one embodiment, one or more APIs 710 provide a set of callable functions 712, referred to herein as APIs, API functions, and / or functions, that individually performs one or more computing operations, such as computing operations related to parallel computing. In at least one embodiment, one or more APIs 710 provide functions 712 to cause one or more first neural networks to generate one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, one or more APIs 710 provide functions 712 to cause a neural network to perform one or more operations, such as by returning a called function to a processor where said processor invokes said neural network. In at least one embodiment, said processor includes processor (s) 602. In at  least one embodiment, said neural network is one of neural networks described in conjunction with FIG. 1.

[0148] In at least one embodiment, one or more software programs 702 interact or otherwise communicate with one or more APIs 710 to perform one or more computing operations using one or more PPUs, such as GPUs. In at least one embodiment, one or more computing operations using one or more PPUs comprise at least one or more groups of computing operations to be accelerated by execution at least in part by said one or more PPUs. In at least one embodiment, one or more software programs 702 interact with one or more APIs 710 to facilitate parallel computing using a remote or local interface.

[0149] In at least one embodiment, an interface includes software instructions that, if executed, provide access to one or more functions 712 provided by one or more APIs 710. In at least one embodiment, a software program 702 uses a local interface when a software developer compiles one or more software programs 702 in conjunction with one or more libraries 706 comprising or otherwise providing access to one or more APIs 710. In at least one embodiment, one or more software programs 702 are compiled statically in conjunction with pre-compiled libraries 706 or uncompiled source code comprising instructions to perform one or more APIs 710. In at least one embodiment, one or more software programs 702 are compiled dynamically and said one or more software programs utilize a linker to link to one or more pre-compiled libraries 706 comprising one or more APIs 710.

[0150] In at least one embodiment, a software program 702 uses a remote interface when a software developer executes a software program that utilizes or otherwise communicates with a library 706 comprising one or more APIs 710 over a network or other remote communication medium. In at least one embodiment, one or more libraries 706 comprises one or more APIs 710 that are to be performed by a remote computing service, such as a computing resource service provider. In another embodiment, one or more libraries 706 comprises one or more APIs 710 are to be performed by any other computing host providing said one or more APIs 710 to one or more software programs 702. In at least one embodiment, one or more libraries 706 include Intel Math Kernel Library (MKL) , Intel Data Analytics Acceleration Library (DAAL) , Intel Integrated Performance Primitives (IPP) , Intel Threading Building Blocks (TBB) , Intel oneAPI DPC++ / C++ Compiler Zen Software Studio, ROCm Hub, Vitis Software Platform, and Vitis AI.

[0151] In at least one embodiment, one or more software programs 702 utilize one or more APIs 710 to allocate and otherwise manage memory to be used by said software programs 702. In at least one embodiment, one or more software programs 702 utilize one or more APIs 710 to allocate and otherwise manage memory to be used by one or more portions of said software programs 702 to be accelerated using one or more PPUs, such as GPUs or any other accelerator or processor further described herein. Those software programs 702 request a neural network to generate one or more portions of an image based, at least in part, on one or more portions.

[0152] In at least one embodiment, one or more APIs 710 include an API to facilitate parallel computing. In at least one embodiment, an API 710 is provided by a driver and / or runtime 704. In at least one embodiment, an API 710 is provided by a CUDA user-mode driver. In at least one embodiment, an API 710 is provided by a CUDA runtime. In at least one embodiment, a driver 704 is data values and software instructions that, if executed, perform or otherwise facilitate operation of one or more functions 712 of an API 710 during load and execution of one or more portions of a software program 702. In at least one embodiment, driver 704 includes, Intel Graphics Drivers, Intel Chipset Drivers, Intel Network Adapter Drivers, Intel Audio Drivers, drivers for Intel Movidius VPUs and / or Intel Nervana neural network processors, and drivers that work with AMD Software: PRO Edition, AMD Radeon ProRender, AMD Software: Adrenalin Edition, AMD Ryzen Master Utility, and AMD StoreMI Technology, and AMD ROCm.

[0153] In at least one embodiment, a runtime 704 includes data values and software instructions that, if executed, perform or otherwise facilitate operation of one or more functions 712 of an API 710 during execution of a software program 702. In at least one embodiment, runtime 704 includes Intel Graphics Runtime, Intel oneAPI runtime, and AMD Radeon Open Compute Platform. In at least one embodiment, one or more software programs 702 utilize one or more APIs 710 implemented or otherwise provided by a driver and / or runtime 704 to perform combined arithmetic operations by said one or more software programs 702 during execution by one or more PPUs, such as GPUs.

[0154] In at least one embodiment, one or more software programs 702 utilize one or more APIs 710 provided by a driver and / or runtime 704 to perform combine arithmetic operations of one or more PPUs, such as GPUs. In at least one embodiment, one or more APIs 710 provide combined arithmetic operations through a driver and / or runtime 704, as described above. In at  least one embodiment, one or more software programs 702 utilize one or more APIs 710 provided by a driver and / or runtime 704 to allocate or otherwise reserve one or more blocks of memory 714 of one or more PPUs, such as GPUs. In at least one embodiment, one or more software programs 702 utilize one or more APIs 710 provided by a driver and / or runtime 704 to allocate or otherwise reserve blocks of memory.

[0155] To improve software programs 702 usability and / or optimization of one or more portions of said software programs 702 to be accelerated by one or more PPUs, such as GPUs, in an embodiment, one or more APIs 710 provide one or more API functions 712 to use one or more first neural networks to generate one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks., using systems and processes described in conjunction with FIGS. 1–6. In at least one embodiment, system 700 includes a processor, comprising one or more circuits to perform one or more software programs to combine two or more APIs into a single API.

[0156] In at least one embodiment described in FIGS. 1–7, solely or in combination with at least one embodiment in FIGS. 8–42 provides one or more technical improvements. In at least one embodiment, said at least one embodiment described in FIGS. 1–7 causes efficient deployment of compressed model (e.g., optimized neural networks) in different platforms, computer systems, or any other hardware resources (e.g., NVIDIA, AMD, Intel, etc. ) without having to translate / transfer different hardware and / or software. In one example, said at least one embodiment described in FIGS. 1–7 causes efficient deployment of compressed model (e.g., optimized neural networks) in said different platforms, computer systems, or any other hardware resources without excessive repeat of training of said compressed model to maintain said compressed model’s accuracy in platforms, computer systems, or any other hardware resources different from originally deployed platforms, computer systems, or any other hardware resources. In another example, said at least one embodiment described in FIGS. 1–7 performs deployment of compressed model while saving time and computing resources. In another example, said at least one embodiment described in FIGS. 1–7 performs deployment and generation of compressed model without requiring user of said compressed model to learn information  associated with said different computer systems and manually re-design to adjust to fit in new platforms, computer systems, or any other hardware resources (e.g., using intermediary open-source format) . In another example, said at least one embodiment described in FIGS. 1–7 performs accurate and efficient deployment of compressed by performing prompt tuning and semantic inferencing.

[0157] LOGIC

[0158] FIG. 8A illustrates logic 815 which, as described elsewhere herein, can be used in one or more devices to perform operations such as those discussed herein in accordance with at least one embodiment. In at least one embodiment, logic 815 is used to perform inferencing and / or training operations associated with one or more embodiments. In at least one embodiment, logic 815 is inference and / or training logic. Details regarding logic 815 are provided below in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic refers to any combination of software logic, hardware logic, and / or firmware logic to provide functionality or operations described herein, wherein logic may be, collectively or individually, embodied as circuitry that forms part of a larger system, for example, an integrated circuit (IC) , system-on-chip (SoC) , or one or processors (e.g., CPU, GPU) .

[0159] In at least one embodiment, logic 815 may include, without limitation, code and / or data storage 801 to store forward and / or output weight and / or input / output data, and / or other parameters to configure neurons or layers of a neural network trained and / or used for inferencing in aspects of one or more embodiments. In at least one embodiment, logic 815 may include, or be coupled to code and / or data storage 801 to store graph code or other software to control timing and / or order, in which weight and / or other parameter information is to be loaded to configure, logic, including integer and / or floating point units (collectively, arithmetic logic units (ALUs) ) . In at least one embodiment, code, such as graph code, loads weight or other parameter information into processor ALUs based on an architecture of a neural network to which such code corresponds. In at least one embodiment, code and / or data storage 801 stores weight parameters and / or input / output data of each layer of a neural network trained or used in conjunction with one or more embodiments during forward propagation of input / output data and / or weight parameters during training and / or inferencing using aspects of one or more embodiments. In at least one embodiment, any portion of code and / or data storage 801 may be  included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory.

[0160] In at least one embodiment, any portion of code and / or data storage 801 may be internal or external to one or more processors or other hardware logic devices or circuits. In at least one embodiment, code and / or code and / or data storage 801 may be cache memory, dynamic randomly addressable memory ( “DRAM” ) , static randomly addressable memory ( “SRAM” ) , non-volatile memory (e.g., flash memory) , or other storage. In at least one embodiment, a choice of whether code and / or code and / or data storage 801 is internal or external to a processor, for example, or comprising DRAM, SRAM, flash or some other storage type may depend on available storage on-chip versus off-chip, latency requirements of training and / or inferencing functions being performed, batch size of data used in inferencing and / or training of a neural network, or some combination of these factors.

[0161] In at least one embodiment, logic 815 may include, without limitation, a code and / or data storage 805 to store backward and / or output weight and / or input / output data corresponding to neurons or layers of a neural network trained and / or used for inferencing in aspects of one or more embodiments. In at least one embodiment, code and / or data storage 805 stores weight parameters and / or input / output data of each layer of a neural network trained or used in conjunction with one or more embodiments during backward propagation of input / output data and / or weight parameters during training and / or inferencing using aspects of one or more embodiments. In at least one embodiment, logic 815 may include, or be coupled to code and / or data storage 805 to store graph code or other software to control timing and / or order, in which weight and / or other parameter information is to be loaded to configure, logic, including integer and / or floating point units (collectively, arithmetic logic units (ALUs) ) .

[0162] In at least one embodiment, code, such as graph code, causes the loading of weight or other parameter information into processor ALUs based on an architecture of a neural network to which such code corresponds. In at least one embodiment, any portion of code and / or data storage 805 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory. In at least one embodiment, any portion of code and / or data storage 805 may be internal or external to one or more processors or other hardware logic devices or circuits. In at least one embodiment, code and / or data storage 805 may be cache  memory, DRAM, SRAM, non-volatile memory (e.g., flash memory) , or other storage. In at least one embodiment, a choice of whether code and / or data storage 805 is internal or external to a processor, for example, or comprising DRAM, SRAM, flash memory or some other storage type may depend on available storage on-chip versus off-chip, latency requirements of training and / or inferencing functions being performed, batch size of data used in inferencing and / or training of a neural network, or some combination of these factors.

[0163] In at least one embodiment, code and / or data storage 801 and code and / or data storage 805 may be separate storage structures. In at least one embodiment, code and / or data storage 801 and code and / or data storage 805 may be a combined storage structure. In at least one embodiment, code and / or data storage 801 and code and / or data storage 805 may be partially combined and partially separate. In at least one embodiment, any portion of code and / or data storage 801 and code and / or data storage 805 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory.

[0164] In at least one embodiment, logic 815 may include, without limitation, one or more arithmetic logic unit (s) ( “ALU (s) ” ) 810, including integer and / or floating point units, to perform logical and / or mathematical operations based, at least in part on, or indicated by, training and / or inference code (e.g., graph code) , a result of which may produce activations (e.g., output values from layers or neurons within a neural network) stored in an activation storage 820 that are functions of input / output and / or weight parameter data stored in code and / or data storage 801 and / or code and / or data storage 805. In at least one embodiment, activations stored in activation storage 820 are generated according to linear algebraic and or matrix-based mathematics performed by ALU (s) 810 in response to performing instructions or other code, wherein weight values stored in code and / or data storage 805 and / or data storage 801 are used as operands along with other values, such as bias values, gradient information, momentum values, or other parameters or hyperparameters, any or all of which may be stored in code and / or data storage 805 or code and / or data storage 801 or another storage on or off-chip.

[0165] In at least one embodiment, ALU (s) 810 are included within one or more processors or other hardware logic devices or circuits, whereas in another embodiment, ALU (s) 810 may be external to a processor or other hardware logic device or circuit that uses them (e.g., a co-processor) . In at least one embodiment, ALUs 810 may be included within a processor’s  execution units or otherwise within a bank of ALUs accessible by a processor’s execution units either within same processor or distributed between different processors of different types (e.g., central processing units, graphics processing units, fixed function units, etc. ) . In at least one embodiment, code and / or data storage 801, code and / or data storage 805, and activation storage 820 may share a processor or other hardware logic device or circuit, whereas in another embodiment, they may be in different processors or other hardware logic devices or circuits, or some combination of same and different processors or other hardware logic devices or circuits. In at least one embodiment, any portion of activation storage 820 may be included with other on-chip or off-chip data storage, including a processor’s L1, L2, or L3 cache or system memory. Furthermore, inferencing and / or training code may be stored with other code accessible to a processor or other hardware logic or circuit and fetched and / or processed using a processor’s fetch, decode, scheduling, execution, retirement and / or other logical circuits.

[0166] In at least one embodiment, activation storage 820 may be cache memory, DRAM, SRAM, non-volatile memory (e.g., flash memory) , or other storage. In at least one embodiment, activation storage 820 may be completely or partially within or external to one or more processors or other logical circuits. In at least one embodiment, a choice of whether activation storage 820 is internal or external to a processor, for example, or comprising DRAM, SRAM, flash memory or some other storage type may depend on available storage on-chip versus off-chip, latency requirements of training and / or inferencing functions being performed, batch size of data used in inferencing and / or training of a neural network, or some combination of these factors.

[0167] In at least one embodiment, logic 815 illustrated in FIG. 8A may be used in conjunction with an application-specific integrated circuit ( “ASIC” ) , such as a Processing Unit from Google, an inference processing unit (IPU) from GraphcoreTM, or a  (e.g., “Lake Crest” ) processor from Intel Corp. In at least one embodiment, logic 815 illustrated in FIG. 8A may be used in conjunction with central processing unit ( “CPU” ) hardware, graphics processing unit ( “GPU” ) hardware or other hardware, such as field programmable gate arrays ( “FPGAs” ) .

[0168] FIG. 8B illustrates logic 815, according to at least one embodiment. In at least one embodiment, logic 815 is inference and / or training logic. In at least one embodiment, logic 815 may include, without limitation, hardware logic in which computational resources are dedicated  or otherwise exclusively used in conjunction with weight values or other information corresponding to one or more layers of neurons within a neural network. In at least one embodiment, logic 815 illustrated in FIG. 8B may be used in conjunction with an application-specific integrated circuit (ASIC) , such as Processing Unit from Google, an inference processing unit (IPU) from GraphcoreTM, or a  (e.g., “Lake Crest” ) processor from Intel Corp. In at least one embodiment, logic 815 illustrated in FIG. 8B may be used in conjunction with central processing unit (CPU) hardware, graphics processing unit (GPU) hardware or other hardware, such as field programmable gate arrays (FPGAs) . In at least one embodiment, logic 815 includes, without limitation, code and / or data storage 801 and code and / or data storage 805, which may be used to store code (e.g., graph code) , weight values and / or other information, including bias values, gradient information, momentum values, and / or other parameter or hyperparameter information. In at least one embodiment illustrated in FIG. 8B, each of code and / or data storage 801 and code and / or data storage 805 is associated with a dedicated computational resource, such as computational hardware 802 and computational hardware 806, respectively. In at least one embodiment, each of computational hardware 802 and computational hardware 806 comprises one or more ALUs that perform mathematical functions, such as linear algebraic functions, only on information stored in code and / or data storage 801 and code and / or data storage 805, respectively, result of which is stored in activation storage 820.

[0169] In at least one embodiment, each of code and / or data storage 801 and 805 and corresponding computational hardware 802 and 806, respectively, correspond to different layers of a neural network, such that resulting activation from one storage / computational pair 801 / 802 of code and / or data storage 801 and computational hardware 802 is provided as an input to a next storage / computational pair 805 / 806 of code and / or data storage 805 and computational hardware 806, in order to mirror a conceptual organization of a neural network. In at least one embodiment, each of storage / computational pairs 801 / 802 and 805 / 806 may correspond to more than one neural network layer. In at least one embodiment, additional storage / computation pairs (not shown) subsequent to or in parallel with storage / computation pairs 801 / 802 and 805 / 806 may be included in logic 815.

[0170] NEURAL NETWORK TRAINING AND DEPLOYMENT

[0171] FIG. 9 illustrates training and deployment of a deep neural network, according to at least one embodiment. In at least one embodiment, untrained neural network 906 is trained using a training dataset 902. In at least one embodiment, training framework 904 is a PyTorch framework, whereas in other embodiments, training framework 904 is a TensorFlow, Boost, Caffe, Microsoft Cognitive Toolkit / CNTK, MXNet, Chainer, Keras, Deeplearning4j, or other training framework. In at least one embodiment, training framework 904 trains an untrained neural network 906 and enables it to be trained using processing resources described herein to generate a trained neural network 908. In at least one embodiment, weights may be chosen randomly or by pre-training using a deep belief network. In at least one embodiment, training may be performed in either a supervised, partially supervised, or unsupervised manner.

[0172] In at least one embodiment, untrained neural network 906 is trained using supervised learning, wherein training dataset 902 includes an input paired with a desired output for an input, or where training dataset 902 includes input having a known output and an output of neural network 906 is manually graded. In at least one embodiment, untrained neural network 906 is trained in a supervised manner and processes inputs from training dataset 902 and compares resulting outputs against a set of expected or desired outputs. In at least one embodiment, errors are then propagated back through untrained neural network 906. In at least one embodiment, training framework 904 adjusts weights that control untrained neural network 906. In at least one embodiment, training framework 904 includes tools to monitor how well untrained neural network 906 is converging towards a model, such as trained neural network 908, suitable to generating correct answers, such as in result 914, based on input data such as a new dataset 912. In at least one embodiment, training framework 904 trains untrained neural network 906 repeatedly while adjust weights to refine an output of untrained neural network 906 using a loss function and adjustment algorithm, such as stochastic gradient descent. In at least one embodiment, training framework 904 trains untrained neural network 906 until untrained neural network 906 achieves a desired accuracy. In at least one embodiment, trained neural network 908 can then be deployed to implement any number of machine learning operations.

[0173] In at least one embodiment, untrained neural network 906 is trained using unsupervised learning, wherein untrained neural network 906 attempts to train itself using unlabeled data. In  at least one embodiment, unsupervised learning training dataset 902 will include input data without any associated output data or “ground truth” data. In at least one embodiment, untrained neural network 906 can learn groupings within training dataset 902 and can determine how individual inputs are related to untrained dataset 902. In at least one embodiment, unsupervised training can be used to generate a self-organizing map in trained neural network 908 capable of performing operations useful in reducing dimensionality of new dataset 912. In at least one embodiment, unsupervised training can also be used to perform anomaly detection, which allows identification of data points in new dataset 912 that deviate from normal patterns of new dataset 912.

[0174] In at least one embodiment, semi-supervised learning may be used, which is a technique in which in training dataset 902 includes a mix of labeled and unlabeled data. In at least one embodiment, training framework 904 may be used to perform incremental learning, such as through transferred learning techniques. In at least one embodiment, incremental learning enables trained neural network 908 to adapt to new dataset 912 without forgetting knowledge instilled within trained neural network 908 during initial training.

[0175] In at least one embodiment, training framework 904 is a framework processed in connection with a software development toolkit such as an OpenVINO (Open Visual Inference and Neural network Optimization) toolkit. In at least one embodiment, an OpenVINO toolkit is a toolkit such as those developed by Intel Corporation of Santa Clara, CA. In at least one embodiment, OpenVINO comprises logic 815 or uses logic 815 to perform operations described herein. In at least one embodiment, an SoC, integrated circuit, or processor uses OpenVINO to perform operations described herein.

[0176] In at least one embodiment, OpenVINO is a toolkit for facilitating development of applications, specifically neural network applications, for various tasks and operations, such as human vision emulation, speech recognition, natural language processing, recommendation systems, and / or variations thereof. In at least one embodiment, OpenVINO supports neural networks such as convolutional neural networks (CNNs) , recurrent and / or attention-based neural networks, and / or various other neural network models. In at least one embodiment, OpenVINO supports various software libraries such as OpenCV, OpenCL, and / or variations thereof.

[0177] In at least one embodiment, OpenVINO supports neural network models for various tasks and operations, such as classification, segmentation, object detection, face recognition, speech recognition, pose estimation (e.g., humans and / or objects) , monocular depth estimation, image inpainting, style transfer, action recognition, colorization, and / or variations thereof.

[0178] In at least one embodiment, OpenVINO comprises one or more software tools and / or modules for model optimization, also referred to as a model optimizer. In at least one embodiment, a model optimizer is a command line tool that facilitates transitions between training and deployment of neural network models. In at least one embodiment, a model optimizer optimizes neural network models for execution on various devices and / or processing units, such as a GPU, CPU, PPU, GPGPU, and / or variations thereof. In at least one embodiment, a model optimizer generates an internal representation of a model, and optimizes said model to generate an intermediate representation. In at least one embodiment, a model optimizer reduces a number of layers of a model. In at least one embodiment, a model optimizer removes layers of a model that are utilized for training. In at least one embodiment, a model optimizer performs various neural network operations, such as modifying inputs to a model (e.g., resizing inputs to a model) , modifying a size of inputs of a model (e.g., modifying a batch size of a model) , modifying a model structure (e.g., modifying layers of a model) , normalization, standardization, quantization (e.g., converting weights of a model from a first representation, such as floating point, to a second representation, such as integer) , and / or variations thereof.

[0179] In at least one embodiment, OpenVINO comprises one or more software libraries for inferencing, also referred to as an inference engine. In at least one embodiment, an inference engine is a C++ library, or any suitable programming language library. In at least one embodiment, an inference engine is utilized to infer input data. In at least one embodiment, an inference engine implements various classes to infer input data and generate one or more results. In at least one embodiment, an inference engine implements one or more API functions to process an intermediate representation, set input and / or output formats, and / or execute a model on one or more devices.

[0180] In at least one embodiment, OpenVINO provides various abilities for heterogeneous execution of one or more neural network models. In at least one embodiment, heterogeneous execution, or heterogeneous computing, refers to one or more computing processes and / or  systems that utilize one or more types of processors and / or cores. In at least one embodiment, OpenVINO provides various software functions to execute a program on one or more devices. In at least one embodiment, OpenVINO provides various software functions to execute a program and / or portions of a program on different devices. In at least one embodiment, OpenVINO provides various software functions to, for example, run a first portion of code on a CPU and a second portion of code on a GPU and / or FPGA. In at least one embodiment, OpenVINO provides various software functions to execute one or more layers of a neural network on one or more devices (e.g., a first set of layers on a first device, such as a GPU, and a second set of layers on a second device, such as a CPU) .

[0181] In at least one embodiment, OpenVINO includes various functionality similar to functionalities associated with a CUDA programming model, such as various neural network model operations associated with frameworks such as TensorFlow, PyTorch, and / or variations thereof. In at least one embodiment, one or more CUDA programming model operations are performed using OpenVINO. In at least one embodiment, various systems, methods, and / or techniques described herein are implemented using OpenVINO.

[0182] DATA CENTER

[0183] FIG. 10 illustrates an example data center 1000, in which at least one embodiment may be used. In at least one embodiment, data center 1000 includes a data center infrastructure layer 1010, a framework layer 1020, a software layer 1030 and an application layer 1040.

[0184] In at least one embodiment, as shown in FIG. 10, data center infrastructure layer 1010 may include a resource orchestrator 1012, grouped computing resources 1014, and node computing resources ( “node C.R.s” ) 1016 (1) -1016 (N) , where “N” represents a positive integer (which may be a different integer “N” than used in other figures) . In at least one embodiment, node C.R.s 1016 (1) -1016 (N) may include, but are not limited to, any number of central processing units ( “CPUs” ) or other processors (including accelerators, field programmable gate arrays (FPGAs) , graphics processors, etc. ) , memory storage devices 1018 (1) -1018 (N) (e.g., dynamic read-only memory, solid state storage or disk drives) , network input / output ( “NW I / O” ) devices, network switches, virtual machines ( “VMs” ) , power modules, and cooling modules, etc. In at least one embodiment, one or more node C.R.s from among node C.R.s 1016 (1) -1016 (N) may be a server having one or more of above-mentioned computing resources.

[0185] In at least one embodiment, grouped computing resources 1014 may include separate groupings of node C.R.s housed within one or more racks (not shown) , or many racks housed in data centers at various geographical locations (also not shown) . In at least one embodiment, separate groupings of node C.R.s within grouped computing resources 1014 may include grouped compute, network, memory or storage resources that may be configured or allocated to support one or more workloads. In at least one embodiment, several node C.R.s including CPUs or processors may grouped within one or more racks to provide compute resources to support one or more workloads. In at least one embodiment, one or more racks may also include any number of power modules, cooling modules, and network switches, in any combination.

[0186] In at least one embodiment, resource orchestrator 1012 may configure or otherwise control one or more node C.R.s 1016 (1) -1016 (N) and / or grouped computing resources 1014. In at least one embodiment, resource orchestrator 1012 may include a software design infrastructure ( “SDI” ) management entity for data center 1000. In at least one embodiment, resource orchestrator 812 may include hardware, software or some combination thereof.

[0187] In at least one embodiment, as shown in FIG. 10, framework layer 1020 includes a job scheduler 1022, a configuration manager 1024, a resource manager 1026 and a distributed file system 1028. In at least one embodiment, framework layer 1020 may include a framework to support software 1032 of software layer 1030 and / or one or more application (s) 1042 of application layer 1040. In at least one embodiment, software 1032 or application (s) 1042 may respectively include web-based service software or applications, such as those provided by Amazon Web Services, Google Cloud and Microsoft Azure. In at least one embodiment, framework layer 1020 may be, but is not limited to, a type of free and open-source software web application framework such as Apache SparkTM (hereinafter “Spark” ) that may utilize distributed file system 1028 for large-scale data processing (e.g., “big data” ) . In at least one embodiment, job scheduler 1022 may include a Spark driver to facilitate scheduling of workloads supported by various layers of data center 1000. In at least one embodiment, configuration manager 1024 may be capable of configuring different layers such as software layer 1030 and framework layer 1020 including Spark and distributed file system 1028 for supporting large-scale data processing. In at least one embodiment, resource manager 1026 may be capable of managing clustered or grouped computing resources mapped to or allocated for support of distributed file system 1028 and job  scheduler 1022. In at least one embodiment, clustered or grouped computing resources may include grouped computing resources 1014 at data center infrastructure layer 1010. In at least one embodiment, resource manager 1026 may coordinate with resource orchestrator 1012 to manage these mapped or allocated computing resources.

[0188] In at least one embodiment, software 1032 included in software layer 1030 may include software used by at least portions of node C.R.s 1016 (1) -1016 (N) , grouped computing resources 1014, and / or distributed file system 1028 of framework layer 1020. In at least one embodiment, one or more types of software may include, but are not limited to, Internet web page search software, e-mail virus scan software, database software, and streaming video content software.

[0189] In at least one embodiment, application (s) 1042 included in application layer 1040 may include one or more types of applications used by at least portions of node C.R.s 1016 (1) -1016 (N) , grouped computing resources 1014, and / or distributed file system 1028 of framework layer 1020. In at least one embodiment, one or more types of applications may include, but are not limited to, any number of a genomics application, a cognitive compute, application and a machine learning application, including training or inferencing software, machine learning framework software (e.g., PyTorch, TensorFlow, Caffe, etc. ) or other machine learning applications used in conjunction with one or more embodiments.

[0190] In at least one embodiment, any of configuration manager 1024, resource manager 1026, and resource orchestrator 1012 may implement any number and type of self-modifying actions based on any amount and type of data acquired in any technically feasible fashion. In at least one embodiment, self-modifying actions may relieve a data center operator of data center 1000 from making possibly bad configuration decisions and possibly avoiding underutilized and / or poor performing portions of a data center.

[0191] In at least one embodiment, data center 1000 may include tools, services, software or other resources to train one or more machine learning models or predict or infer information using one or more machine learning models according to one or more embodiments described herein. For example, in at least one embodiment, a machine learning model may be trained by calculating weight parameters according to a neural network architecture using software and computing resources described above with respect to data center 1000. In at least one embodiment, trained machine learning models corresponding to one or more neural networks  may be used to infer or predict information using resources described above with respect to data center 1000 by using weight parameters calculated through one or more training techniques described herein.

[0192] In at least one embodiment, data center may use CPUs, application-specific integrated circuits (ASICs) , GPUs, FPGAs, or other hardware to perform training and / or inferencing using above-described resources. Moreover, one or more software and / or hardware resources described above may be configured as a service to allow users to train or performing inferencing of information, such as image recognition, speech recognition, or other artificial intelligence services.

[0193] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in data center 1000 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0194] At least one embodiment of FIGS. 1–10 is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural networks. In at least one embodiment, a processor comprises one or more circuits to use said one or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0195] AUTONOMOUS VEHICLE

[0196] FIG. 11A illustrates an example of an autonomous vehicle 1100, according to at least one embodiment. In at least one embodiment, autonomous vehicle 1100 (alternatively referred to herein as “vehicle 1100” ) may be, without limitation, a passenger vehicle, such as a car, a  truck, a bus, and / or another type of vehicle that accommodates one or more passengers. In at least one embodiment, vehicle 1100 may be a semi-tractor-trailer truck used for hauling cargo. In at least one embodiment, vehicle 1100 may be an airplane, robotic vehicle, or other kind of vehicle.

[0197] Autonomous vehicles may be described in terms of automation levels, defined by National Highway Traffic Safety Administration ( “NHTSA” ) , a division of US Department of Transportation, and Society of Automotive Engineers ( “SAE” ) “Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles” (e.g., Standard No. J3016-201806, published on June 15, 2018, Standard No. J3016-201609, published on September 30, 2016, and previous and future versions of this standard) . In at least one embodiment, vehicle 1100 may be capable of functionality in accordance with one or more of Level 1 through Level 5 of autonomous driving levels. For example, in at least one embodiment, vehicle 1100 may be capable of conditional automation (Level 3) , high automation (Level 4) , and / or full automation (Level 5) , depending on embodiment.

[0198] In at least one embodiment, vehicle 1100 may include, without limitation, components such as a chassis, a vehicle body, wheels (e.g., 2, 4, 6, 8, 18, etc. ) , tires, axles, and other components of a vehicle. In at least one embodiment, vehicle 1100 may include, without limitation, a propulsion system 1150, such as an internal combustion engine, hybrid electric power plant, an all-electric engine, and / or another propulsion system type. In at least one embodiment, propulsion system 1150 may be connected to a drive train of vehicle 1100, which may include, without limitation, a transmission, to enable propulsion of vehicle 1100. In at least one embodiment, propulsion system 1150 may be controlled in response to receiving signals from a throttle / accelerator (s) 1152.

[0199] In at least one embodiment, a steering system 1154, which may include, without limitation, a steering wheel, is used to steer vehicle 1100 (e.g., along a desired path or route) when propulsion system 1150 is operating (e.g., when vehicle 1100 is in motion) . In at least one embodiment, steering system 1154 may receive signals from steering actuator (s) 1156. In at least one embodiment, a steering wheel may be optional for full automation (Level 5) functionality. In at least one embodiment, a brake sensor system 1146 may be used to operate vehicle brakes in response to receiving signals from brake actuator (s) 1148 and / or brake sensors.

[0200] In at least one embodiment, controller (s) 1136, which may include, without limitation, one or more system on chips ( “SoCs” ) (not shown in FIG. 11A) and / or graphics processing unit (s) ( “GPU (s) ” ) , provide signals (e.g., representative of commands) to one or more components and / or systems of vehicle 1100. For instance, in at least one embodiment, controller (s) 1136 may send signals to operate vehicle brakes via brake actuator (s) 1148, to operate steering system 1154 via steering actuator (s) 1156, to operate propulsion system 1150 via throttle / accelerator (s) 1152. In at least one embodiment, controller (s) 1136 may include one or more onboard (e.g., integrated) computing devices that process sensor signals, and output operation commands (e.g., signals representing commands) to enable autonomous driving and / or to assist a human driver in driving vehicle 1100. In at least one embodiment, controller (s) 1136 may include a first controller for autonomous driving functions, a second controller for functional safety functions, a third controller for artificial intelligence functionality (e.g., computer vision) , a fourth controller for infotainment functionality, a fifth controller for redundancy in emergency conditions, and / or other controllers. In at least one embodiment, a single controller may handle two or more of above functionalities, two or more controllers may handle a single functionality, and / or any combination thereof.

[0201] In at least one embodiment, controller (s) 1136 provide signals for controlling one or more components and / or systems of vehicle 1100 in response to sensor data received from one or more sensors (e.g., sensor inputs) . In at least one embodiment, sensor data may be received from, for example and without limitation, global navigation satellite systems ( “GNSS” ) sensor (s) 1158 (e.g., Global Positioning System sensor (s) ) , RADAR sensor (s) 1160, ultrasonic sensor (s) 1162, LIDAR sensor (s) 1164, inertial measurement unit ( “IMU” ) sensor (s) 1166 (e.g., accelerometer (s) , gyroscope (s) , a magnetic compass or magnetic compasses, magnetometer (s) , etc. ) , microphone (s) 1196, stereo camera (s) 1168, wide-view camera (s) 1170 (e.g., fisheye cameras) , infrared camera (s) 1172, surround camera (s) 1174 (e.g., 360 degree cameras) , long-range cameras (not shown in FIG. 11A) , mid-range camera (s) (not shown in FIG. 11A) , speed sensor (s) 1144 (e.g., for measuring speed of vehicle 1100) , vibration sensor (s) 1142, steering sensor (s) 1140, brake sensor (s) (e.g., as part of brake sensor system 1146) , and / or other sensor types.

[0202] In at least one embodiment, one or more of controller (s) 1136 may receive inputs (e.g., represented by input data) from an instrument cluster 1132 of vehicle 1100 and provide outputs  (e.g., represented by output data, display data, etc. ) via a human-machine interface ( “HMI” ) display 1134, an audible annunciator, a loudspeaker, and / or via other components of vehicle 1100. In at least one embodiment, outputs may include information such as vehicle velocity, speed, time, map data (e.g., a High Definition map (not shown in FIG. 11A) ) , location data (e.g., vehicle’s 1100 location, such as on a map) , direction, location of other vehicles (e.g., an occupancy grid) , information about objects and status of objects as perceived by controller (s) 1136, etc. For example, in at least one embodiment, HMI display 1134 may display information about presence of one or more objects (e.g., a street sign, caution sign, traffic light changing, etc. ) , and / or information about driving maneuvers vehicle has made, is making, or will make (e.g., changing lanes now, taking exit 34B in two miles, etc. ) .

[0203] In at least one embodiment, vehicle 1100 further includes a network interface 1124 which may use wireless antenna (s) 1126 and / or modem (s) to communicate over one or more networks. For example, in at least one embodiment, network interface 1124 may be capable of communication over Long-Term Evolution ( “LTE” ) , Wideband Code Division Multiple Access ( “WCDMA” ) , Universal Mobile Telecommunications System ( “UMTS” ) , Global System for Mobile communication ( “GSM” ) , IMT-CDMA Multi-Carrier ( “CDMA2000” ) networks, etc. In at least one embodiment, wireless antenna (s) 1126 may also enable communication between objects in environment (e.g., vehicles, mobile devices, etc. ) , using local area network (s) , such as Bluetooth, Bluetooth Low Energy ( “LE” ) , Z-Wave, ZigBee, etc., and / or low power wide-area network (s) ( “LPWANs” ) , such as LoRaWAN, SigFox, etc. protocols.

[0204] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in vehicle 1100 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0205] At least one embodiment of FIGS. 1–11A is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural networks. In at least one embodiment, a processor comprises one or more circuits to use said one  or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0206] FIG. 11B illustrates an example of camera locations and fields of view for autonomous vehicle 1100 of FIG. 11A, according to at least one embodiment. In at least one embodiment, cameras and respective fields of view are one example embodiment and are not intended to be limiting. For instance, in at least one embodiment, additional and / or alternative cameras may be included and / or cameras may be located at different locations on vehicle 1100.

[0207] In at least one embodiment, camera types for cameras may include, but are not limited to, digital cameras that may be adapted for use with components and / or systems of vehicle 1100. In at least one embodiment, camera (s) may operate at automotive safety integrity level ( “ASIL” ) B and / or at another ASIL. In at least one embodiment, camera types may be capable of any image capture rate, such as 60 frames per second (fps) , 1220 fps, 240 fps, etc., depending on embodiment. In at least one embodiment, cameras may be capable of using rolling shutters, global shutters, another type of shutter, or a combination thereof. In at least one embodiment, color filter array may include a red clear clear clear ( “RCCC” ) color filter array, a red clear clear blue ( “RCCB” ) color filter array, a red blue green clear ( “RBGC” ) color filter array, a Foveon X3 color filter array, a Bayer sensors ( “RGGB” ) color filter array, a monochrome sensor color filter array, and / or another type of color filter array. In at least one embodiment, clear pixel cameras, such as cameras with an RCCC, an RCCB, and / or an RBGC color filter array, may be used in an effort to increase light sensitivity.

[0208] In at least one embodiment, one or more of camera (s) may be used to perform advanced driver assistance systems ( “ADAS” ) functions (e.g., as part of a redundant or fail-safe design) . For example, in at least one embodiment, a Multi-Function Mono Camera may be installed to provide functions including lane departure warning, traffic sign assist and intelligent headlamp  control. In at least one embodiment, one or more of camera (s) (e.g., all cameras) may record and provide image data (e.g., video) simultaneously.

[0209] In at least one embodiment, one or more cameras may be mounted in a mounting assembly, such as a custom designed (three-dimensional ( “3D” ) printed) assembly, in order to cut out stray light and reflections from within vehicle 1100 (e.g., reflections from dashboard reflected in windshield mirrors) which may interfere with camera image data capture abilities. With reference to wing-mirror mounting assemblies, in at least one embodiment, wing-mirror assemblies may be custom 3D printed so that a camera mounting plate matches a shape of a wing-mirror. In at least one embodiment, camera (s) may be integrated into wing-mirrors. In at least one embodiment, for side-view cameras, camera (s) may also be integrated within four pillars at each corner of a cabin.

[0210] In at least one embodiment, cameras with a field of view that include portions of an environment in front of vehicle 1100 (e.g., front-facing cameras) may be used for surround view, to help identify forward facing paths and obstacles, as well as aid in, with help of one or more of controller (s) 1136 and / or control SoCs, providing information critical to generating an occupancy grid and / or determining preferred vehicle paths. In at least one embodiment, front-facing cameras may be used to perform many similar ADAS functions as LIDAR, including, without limitation, emergency braking, pedestrian detection, and collision avoidance. In at least one embodiment, front-facing cameras may also be used for ADAS functions and systems including, without limitation, Lane Departure Warnings ( “LDW” ) , Autonomous Cruise Control ( “ACC” ) , and / or other functions such as traffic sign recognition.

[0211] In at least one embodiment, a variety of cameras may be used in a front-facing configuration, including, for example, a monocular camera platform that includes a CMOS ( “complementary metal oxide semiconductor” ) color imager. In at least one embodiment, a wide-view camera 1170 may be used to perceive objects coming into view from a periphery (e.g., pedestrians, crossing traffic or bicycles) . Although only one wide-view camera 1170 is illustrated in FIG. 11B, in other embodiments, there may be any number (including zero) wide-view cameras on vehicle 1100. In at least one embodiment, any number of long-range camera (s) 1198 (e.g., a long-view stereo camera pair) may be used for depth-based object detection, especially for objects for which a neural network has not yet been trained. In at least one  embodiment, long-range camera (s) 1198 may also be used for object detection and classification, as well as basic object tracking.

[0212] In at least one embodiment, any number of stereo camera (s) 1168 may also be included in a front-facing configuration. In at least one embodiment, one or more of stereo camera (s) 1168 may include an integrated control unit comprising a scalable processing unit, which may provide a programmable logic ( “FPGA” ) and a multi-core micro-processor with an integrated Controller Area Network ( “CAN” ) or Ethernet interface on a single chip. In at least one embodiment, such a unit may be used to generate a 3D map of an environment of vehicle 1100, including a distance estimate for all points in an image. In at least one embodiment, one or more of stereo camera (s) 1168 may include, without limitation, compact stereo vision sensor (s) that may include, without limitation, two camera lenses (one each on left and right) and an image processing chip that may measure distance from vehicle 1100 to target object and use generated information (e.g., metadata) to activate autonomous emergency braking and lane departure warning functions. In at least one embodiment, other types of stereo camera (s) 1168 may be used in addition to, or alternatively from, those described herein.

[0213] In at least one embodiment, cameras with a field of view that include portions of environment to sides of vehicle 1100 (e.g., side-view cameras) may be used for surround view, providing information used to create and update an occupancy grid, as well as to generate side impact collision warnings. For example, in at least one embodiment, surround camera (s) 1174 (e.g., four surround cameras as illustrated in FIG. 11B) could be positioned on vehicle 1100. In at least one embodiment, surround camera (s) 1174 may include, without limitation, any number and combination of wide-view cameras, fisheye camera (s) , 360 degree camera (s) , and / or similar cameras. For instance, in at least one embodiment, four fisheye cameras may be positioned on a front, a rear, and sides of vehicle 1100. In at least one embodiment, vehicle 1100 may use three surround camera (s) 1174 (e.g., left, right, and rear) , and may leverage one or more other camera (s) (e.g., a forward-facing camera) as a fourth surround-view camera.

[0214] In at least one embodiment, cameras with a field of view that include portions of an environment behind vehicle 1100 (e.g., rear-view cameras) may be used for parking assistance, surround view, rear collision warnings, and creating and updating an occupancy grid. In at least one embodiment, a wide variety of cameras may be used including, but not limited to, cameras  that are also suitable as a front-facing camera (s) (e.g., long-range cameras 1198 and / or mid-range camera (s) 1176, stereo camera (s) 1168, infrared camera (s) 1172, etc., ) as described herein.

[0215] At least one embodiment of FIGS. 1–11B is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural networks. In at least one embodiment, a processor comprises one or more circuits to use said one or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0216] FIG. 11C is a block diagram illustrating an example system architecture for autonomous vehicle 1100 of FIG. 11A, according to at least one embodiment. In at least one embodiment, each of components, features, and systems of vehicle 1100 in FIG. 11C is illustrated as being connected via a bus 1102. In at least one embodiment, bus 1102 may include, without limitation, a CAN data interface (alternatively referred to herein as a “CAN bus” ) . In at least one embodiment, a CAN may be a network inside vehicle 1100 used to aid in control of various features and functionality of vehicle 1100, such as actuation of brakes, acceleration, braking, steering, windshield wipers, etc. In at least one embodiment, bus 1102 may be configured to have dozens or even hundreds of nodes, each with its own unique identifier (e.g., a CAN ID) . In at least one embodiment, bus 1102 may be read to find steering wheel angle, ground speed, engine revolutions per minute ( “RPMs” ) , button positions, and / or other vehicle status indicators. In at least one embodiment, bus 1102 may be a CAN bus that is ASIL B compliant.

[0217] In at least one embodiment, in addition to, or alternatively from CAN, FlexRay and / or Ethernet protocols may be used. In at least one embodiment, there may be any number of busses forming bus 1102, which may include, without limitation, zero or more CAN busses, zero or more FlexRay busses, zero or more Ethernet busses, and / or zero or more other types of busses  using different protocols. In at least one embodiment, two or more busses may be used to perform different functions, and / or may be used for redundancy. For example, a first bus may be used for collision avoidance functionality and a second bus may be used for actuation control. In at least one embodiment, each bus of bus 1102 may communicate with any of components of vehicle 1100, and two or more busses of bus 1102 may communicate with corresponding components. In at least one embodiment, each of any number of system (s) on chip (s) ( “SoC (s) ” ) 1104 (such as SoC 1104 (A) and SoC 1104 (B) ) , each of controller (s) 1136, and / or each computer within vehicle may have access to same input data (e.g., inputs from sensors of vehicle 1100) , and may be connected to a common bus, such CAN bus.

[0218] In at least one embodiment, vehicle 1100 may include one or more controller (s) 1136, such as those described herein with respect to FIG. 11A. In at least one embodiment, controller (s) 1136 may be used for a variety of functions. In at least one embodiment, controller (s) 1136 may be coupled to any of various other components and systems of vehicle 1100, and may be used for control of vehicle 1100, artificial intelligence of vehicle 1100, infotainment for vehicle 1100, and / or other functions.

[0219] In at least one embodiment, vehicle 1100 may include any number of SoCs 1104. In at least one embodiment, each of SoCs 1104 may include, without limitation, central processing units ( “CPU (s) ” ) 1106, graphics processing units ( “GPU (s) ” ) 1108, processor (s) 1110, cache (s) 1112, accelerator (s) 1114, data store (s) 1116, and / or other components and features not illustrated. In at least one embodiment, SoC (s) 1104 may be used to control vehicle 1100 in a variety of platforms and systems. For example, in at least one embodiment, SoC (s) 1104 may be combined in a system (e.g., system of vehicle 1100) with a High Definition ( “HD” ) map 1122 which may obtain map refreshes and / or updates via network interface 1124 from one or more servers (not shown in FIG. 11C) .

[0220] In at least one embodiment, CPU (s) 1106 may include a CPU cluster or CPU complex (alternatively referred to herein as a “CCPLEX” ) . In at least one embodiment, CPU (s) 1106 may include multiple cores and / or level two ( “L2” ) caches. For instance, in at least one embodiment, CPU (s) 1106 may include eight cores in a coherent multi-processor configuration. In at least one embodiment, CPU (s) 1106 may include four dual-core clusters where each cluster has a dedicated L2 cache (e.g., a 2 megabyte (MB) L2 cache) . In at least one embodiment, CPU (s)  1106 (e.g., CCPLEX) may be configured to support simultaneous cluster operations enabling any combination of clusters of CPU (s) 1106 to be active at any given time.

[0221] In at least one embodiment, one or more of CPU (s) 1106 may implement power management capabilities that include, without limitation, one or more of following features: individual hardware blocks may be clock-gated automatically when idle to save dynamic power; each core clock may be gated when such core is not actively executing instructions due to execution of Wait for Interrupt ( “WFI” )  / Wait for Event ( “WFE” ) instructions; each core may be independently power-gated; each core cluster may be independently clock-gated when all cores are clock-gated or power-gated; and / or each core cluster may be independently power-gated when all cores are power-gated. In at least one embodiment, CPU (s) 1106 may further implement an enhanced algorithm for managing power states, where allowed power states and expected wakeup times are specified, and hardware / microcode determines which best power state to enter for core, cluster, and CCPLEX. In at least one embodiment, processing cores may support simplified power state entry sequences in software with work offloaded to microcode.

[0222] In at least one embodiment, GPU (s) 1108 may include an integrated GPU (alternatively referred to herein as an “iGPU” ) . In at least one embodiment, GPU (s) 1108 may be programmable and may be efficient for parallel workloads. In at least one embodiment, GPU (s) 1108 may use an enhanced tensor instruction set. In at least one embodiment, GPU (s) 1108 may include one or more streaming microprocessors, where each streaming microprocessor may include a level one ( “L1” ) cache (e.g., an L1 cache with at least 96 KB storage capacity) , and two or more streaming microprocessors may share an L2 cache (e.g., an L2 cache with a 512 KB storage capacity) . In at least one embodiment, GPU (s) 1108 may include at least eight streaming microprocessors. In at least one embodiment, GPU (s) 1108 may use compute application programming interface (s) (API (s) ) . In at least one embodiment, GPU (s) 1108 may use one or more parallel computing platforms and / or programming models (e.g., NVIDIA’s CUDA model) .

[0223] In at least one embodiment, one or more of GPU (s) 1108 may be power-optimized for best performance in automotive and embedded use cases. For example, in at least one embodiment, GPU (s) 1108 could be fabricated on Fin field-effect transistor ( “FinFET” ) circuitry. In at least one embodiment, each streaming microprocessor may incorporate a number of mixed-precision processing cores partitioned into multiple blocks. For example, and without limitation,  64 PF32 cores and 32 FP64 cores could be partitioned into four processing blocks. In at least one embodiment, each processing block could be allocated 16 FP32 cores, 8 FP64 cores, 16 INT32 cores, two mixed-precision NVIDIA Tensor cores for deep learning matrix arithmetic, a level zero ( “L0” ) instruction cache, a scheduler (e.g., warp scheduler) or sequencer, a dispatch unit, and / or a 64 KB register file. In at least one embodiment, streaming microprocessors may include independent parallel integer and floating-point data paths to provide for efficient execution of workloads with a mix of computation and addressing calculations. In at least one embodiment, streaming microprocessors may include independent thread scheduling capability to enable finer-grain synchronization and cooperation between parallel threads. In at least one embodiment, streaming microprocessors may include a combined L1 data cache and shared memory unit in order to improve performance while simplifying programming.

[0224] In at least one embodiment, one or more of GPU (s) 1108 may include a high bandwidth memory ( “HBM” ) and / or a 16 GB HBM2 memory subsystem to provide, in some examples, about 900 GB / second peak memory bandwidth. In at least one embodiment, in addition to, or alternatively from, HBM memory, a synchronous graphics random-access memory ( “SGRAM” ) may be used, such as a graphics double data rate type five synchronous random-access memory ( “GDDR5” ) .

[0225] In at least one embodiment, GPU (s) 1108 may include unified memory technology. In at least one embodiment, address translation services ( “ATS” ) support may be used to allow GPU (s) 1108 to access CPU (s) 1106 page tables directly. In at least one embodiment, embodiment, when a GPU of GPU (s) 1108 memory management unit ( “MMU” ) experiences a miss, an address translation request may be transmitted to CPU (s) 1106. In response, 2 CPU of CPU (s) 1106 may look in its page tables for a virtual-to-physical mapping for an address and transmit translation back to GPU (s) 1108, in at least one embodiment. In at least one embodiment, unified memory technology may allow a single unified virtual address space for memory of both CPU (s) 1106 and GPU (s) 1108, thereby simplifying GPU (s) 1108 programming and porting of applications to GPU (s) 1108.

[0226] In at least one embodiment, GPU (s) 1108 may include any number of access counters that may keep track of frequency of access of GPU (s) 1108 to memory of other processors. In at least one embodiment, access counter (s) may help ensure that memory pages are moved to  physical memory of a processor that is accessing pages most frequently, thereby improving efficiency for memory ranges shared between processors.

[0227] In at least one embodiment, one or more of SoC (s) 1104 may include any number of cache (s) 1112, including those described herein. For example, in at least one embodiment, cache (s) 1112 could include a level three ( “L3” ) cache that is available to both CPU (s) 1106 and GPU (s) 1108 (e.g., that is connected to CPU (s) 1106 and GPU (s) 1108) . In at least one embodiment, cache (s) 1112 may include a write-back cache that may keep track of states of lines, such as by using a cache coherence protocol (e.g., MEI, MESI, MSI, etc. ) . In at least one embodiment, a L3 cache may include 4 MB of memory or more, depending on embodiment, although smaller cache sizes may be used.

[0228] In at least one embodiment, one or more of SoC (s) 1104 may include one or more accelerator (s) 1114 (e.g., hardware accelerators, software accelerators, or a combination thereof) . In at least one embodiment, SoC (s) 1104 may include a hardware acceleration cluster that may include optimized hardware accelerators and / or large on-chip memory. In at least one embodiment, large on-chip memory (e.g., 4 MB of SRAM) , may enable a hardware acceleration cluster to accelerate neural networks and other calculations. In at least one embodiment, a hardware acceleration cluster may be used to complement GPU (s) 1108 and to off-load some of tasks of GPU (s) 1108 (e.g., to free up more cycles of GPU (s) 1108 for performing other tasks) . In at least one embodiment, accelerator (s) 1114 could be used for targeted workloads (e.g., perception, convolutional neural networks ( “CNNs” ) , recurrent neural networks ( “RNNs” ) , etc. ) that are stable enough to be amenable to acceleration. In at least one embodiment, a CNN may include a region-based or regional convolutional neural networks ( “RCNNs” ) and Fast RCNNs (e.g., as used for object detection) or other type of CNN.

[0229] In at least one embodiment, accelerator (s) 1114 (e.g., hardware acceleration cluster) may include one or more deep learning accelerator ( “DLA” ) . In at least one embodiment, DLA (s) may include, without limitation, one or more Tensor processing units ( “TPUs” ) that may be configured to provide an additional ten trillion operations per second for deep learning applications and inferencing. In at least one embodiment, TPUs may be accelerators configured to, and optimized for, performing image processing functions (e.g., for CNNs, RCNNs, etc. ) . In at least one embodiment, DLA (s) may further be optimized for a specific set of neural network  types and floating point operations, as well as inferencing. In at least one embodiment, design of DLA (s) may provide more performance per millimeter than a typical general-purpose GPU, and typically vastly exceeds performance of a CPU. In at least one embodiment, TPU (s) may perform several functions, including a single-instance convolution function, supporting, for example, INT8, INT16, and FP16 data types for both features and weights, as well as post-processor functions. In at least one embodiment, DLA (s) may quickly and efficiently execute neural networks, especially CNNs, on processed or unprocessed data for any of a variety of functions, including, for example and without limitation: a CNN for object identification and detection using data from camera sensors; a CNN for distance estimation using data from camera sensors; a CNN for emergency vehicle detection and identification and detection using data from microphones; a CNN for facial recognition and vehicle owner identification using data from camera sensors; and / or a CNN for security and / or safety related events.

[0230] In at least one embodiment, DLA (s) may perform any function of GPU (s) 1108, and by using an inference accelerator, for example, a designer may target either DLA (s) or GPU (s) 1108 for any function. For example, in at least one embodiment, a designer may focus processing of CNNs and floating point operations on DLA (s) and leave other functions to GPU (s) 1108 and / or accelerator (s) 1114.

[0231] In at least one embodiment, accelerator (s) 1114 may include programmable vision accelerator ( “PVA” ) , which may alternatively be referred to herein as a computer vision accelerator. In at least one embodiment, PVA may be designed and configured to accelerate computer vision algorithms for advanced driver assistance system ( “ADAS” ) 1138, autonomous driving, augmented reality ( “AR” ) applications, and / or virtual reality ( “VR” ) applications. In at least one embodiment, PVA may provide a balance between performance and flexibility. For example, in at least one embodiment, each PVA may include, for example and without limitation, any number of reduced instruction set computer ( “RISC” ) cores, direct memory access ( “DMA” ) , and / or any number of vector processors.

[0232] In at least one embodiment, RISC cores may interact with image sensors (e.g., image sensors of any cameras described herein) , image signal processor (s) , etc. In at least one embodiment, each RISC core may include any amount of memory. In at least one embodiment, RISC cores may use any of a number of protocols, depending on embodiment. In at least one  embodiment, RISC cores may execute a real-time operating system ( “RTOS” ) . In at least one embodiment, RISC cores may be implemented using one or more integrated circuit devices, application specific integrated circuits ( “ASICs” ) , and / or memory devices. For example, in at least one embodiment, RISC cores could include an instruction cache and / or a tightly coupled RAM.

[0233] In at least one embodiment, DMA may enable components of PVA to access system memory independently of CPU (s) 1106. In at least one embodiment, DMA may support any number of features used to provide optimization to a PVA including, but not limited to, supporting multi-dimensional addressing and / or circular addressing. In at least one embodiment, DMA may support up to six or more dimensions of addressing, which may include, without limitation, block width, block height, block depth, horizontal block stepping, vertical block stepping, and / or depth stepping.

[0234] In at least one embodiment, vector processors may be programmable processors that may be designed to efficiently and flexibly execute programming for computer vision algorithms and provide signal processing capabilities. In at least one embodiment, a PVA may include a PVA core and two vector processing subsystem partitions. In at least one embodiment, a PVA core may include a processor subsystem, DMA engine (s) (e.g., two DMA engines) , and / or other peripherals. In at least one embodiment, a vector processing subsystem may operate as a primary processing engine of a PVA, and may include a vector processing unit ( “VPU” ) , an instruction cache, and / or vector memory (e.g., “VMEM” ) . In at least one embodiment, VPU core may include a digital signal processor such as, for example, a single instruction, multiple data ( “SIMD” ) , very long instruction word ( “VLIW” ) digital signal processor. In at least one embodiment, a combination of SIMD and VLIW may enhance throughput and speed.

[0235] In at least one embodiment, each of vector processors may include an instruction cache and may be coupled to dedicated memory. As a result, in at least one embodiment, each of vector processors may be configured to execute independently of other vector processors. In at least one embodiment, vector processors that are included in a particular PVA may be configured to employ data parallelism. For instance, in at least one embodiment, plurality of vector processors included in a single PVA may execute a common computer vision algorithm, but on different regions of an image. In at least one embodiment, vector processors included in a  particular PVA may simultaneously execute different computer vision algorithms, on one image, or even execute different algorithms on sequential images or portions of an image. In at least one embodiment, among other things, any number of PVAs may be included in hardware acceleration cluster and any number of vector processors may be included in each PVA. In at least one embodiment, PVA may include additional error correcting code ( “ECC” ) memory, to enhance overall system safety.

[0236] In at least one embodiment, accelerator (s) 1114 may include a computer vision network on-chip and static random-access memory ( “SRAM” ) , for providing a high-bandwidth, low latency SRAM for accelerator (s) 1114. In at least one embodiment, on-chip memory may include at least 4 MB SRAM, comprising, for example and without limitation, eight field-configurable memory blocks, that may be accessible by both a PVA and a DLA. In at least one embodiment, each pair of memory blocks may include an advanced peripheral bus ( “APB” ) interface, configuration circuitry, a controller, and a multiplexer. In at least one embodiment, any type of memory may be used. In at least one embodiment, a PVA and a DLA may access memory via a backbone that provides a PVA and a DLA with high-speed access to memory. In at least one embodiment, a backbone may include a computer vision network on-chip that interconnects a PVA and a DLA to memory (e.g., using APB) .

[0237] In at least one embodiment, a computer vision network on-chip may include an interface that determines, before transmission of any control signal / address / data, that both a PVA and a DLA provide ready and valid signals. In at least one embodiment, an interface may provide for separate phases and separate channels for transmitting control signals / addresses / data, as well as burst-type communications for continuous data transfer. In at least one embodiment, an interface may comply with International Organization for Standardization ( “ISO” ) 26262 or International Electrotechnical Commission ( “IEC” ) 61508 standards, although other standards and protocols may be used.

[0238] In at least one embodiment, one or more of SoC (s) 1104 may include a real-time ray-tracing hardware accelerator. In at least one embodiment, real-time ray-tracing hardware accelerator may be used to quickly and efficiently determine positions and extents of objects (e.g., within a world model) , to generate real-time visualization simulations, for RADAR signal interpretation, for sound propagation synthesis and / or analysis, for simulation of SONAR  systems, for general wave propagation simulation, for comparison to LIDAR data for purposes of localization and / or other functions, and / or for other uses.

[0239] In at least one embodiment, accelerator (s) 1114 can have a wide array of uses for autonomous driving. In at least one embodiment, a PVA may be used for key processing stages in ADAS and autonomous vehicles. In at least one embodiment, a PVA’s capabilities are a good match for algorithmic domains needing predictable processing, at low power and low latency. In other words, a PVA performs well on semi-dense or dense regular computation, even on small data sets, which might require predictable run-times with low latency and low power. In at least one embodiment, such as in vehicle 1100, PVAs might be designed to run classic computer vision algorithms, as they can be efficient at object detection and operating on integer math.

[0240] For example, according to at least one embodiment of technology, a PVA is used to perform computer stereo vision. In at least one embodiment, a semi-global matching-based algorithm may be used in some examples, although this is not intended to be limiting. In at least one embodiment, applications for Level 3-5 autonomous driving use motion estimation / stereo matching on-the-fly (e.g., structure from motion, pedestrian recognition, lane detection, etc. ) . In at least one embodiment, a PVA may perform computer stereo vision functions on inputs from two monocular cameras.

[0241] In at least one embodiment, a PVA may be used to perform dense optical flow. For example, in at least one embodiment, a PVA could process raw RADAR data (e.g., using a 4D Fast Fourier Transform) to provide processed RADAR data. In at least one embodiment, a PVA is used for time of flight depth processing, by processing raw time of flight data to provide processed time of flight data, for example.

[0242] In at least one embodiment, a DLA may be used to run any type of network to enhance control and driving safety, including for example and without limitation, a neural network that outputs a measure of confidence for each object detection. In at least one embodiment, confidence may be represented or interpreted as a probability, or as providing a relative “weight” of each detection compared to other detections. In at least one embodiment, a confidence measure enables a system to make further decisions regarding which detections should be considered as true positive detections rather than false positive detections. In at least one embodiment, a system may set a threshold value for confidence and consider only detections  exceeding threshold value as true positive detections. In an embodiment in which an automatic emergency braking ( “AEB” ) system is used, false positive detections would cause vehicle to automatically perform emergency braking, which is obviously undesirable. In at least one embodiment, highly confident detections may be considered as triggers for AEB. In at least one embodiment, a DLA may run a neural network for regressing confidence value. In at least one embodiment, neural network may take as its input at least some subset of parameters, such as bounding box dimensions, ground plane estimate obtained (e.g., from another subsystem) , output from IMU sensor (s) 1166 that correlates with vehicle 1100 orientation, distance, 3D location estimates of object obtained from neural network and / or other sensors (e.g., LIDAR sensor (s) 1164 or RADAR sensor (s) 1160) , among others.

[0243] In at least one embodiment, one or more of SoC (s) 1104 may include data store (s) 1116 (e.g., memory) . In at least one embodiment, data store (s) 1116 may be on-chip memory of SoC (s) 1104, which may store neural networks to be executed on GPU (s) 1108 and / or a DLA. In at least one embodiment, data store (s) 1116 may be large enough in capacity to store multiple instances of neural networks for redundancy and safety. In at least one embodiment, data store (s) 1116 may comprise L2 or L3 cache (s) .

[0244] In at least one embodiment, one or more of SoC (s) 1104 may include any number of processor (s) 1110 (e.g., embedded processors) . In at least one embodiment, processor (s) 1110 may include a boot and power management processor that may be a dedicated processor and subsystem to handle boot power and management functions and related security enforcement. In at least one embodiment, a boot and power management processor may be a part of a boot sequence of SoC (s) 1104 and may provide runtime power management services. In at least one embodiment, a boot power and management processor may provide clock and voltage programming, assistance in system low power state transitions, management of SoC (s) 1104 thermals and temperature sensors, and / or management of SoC (s) 1104 power states. In at least one embodiment, each temperature sensor may be implemented as a ring-oscillator whose output frequency is proportional to temperature, and SoC (s) 1104 may use ring-oscillators to detect temperatures of CPU (s) 1106, GPU (s) 1108, and / or accelerator (s) 1114. In at least one embodiment, if temperatures are determined to exceed a threshold, then a boot and power management processor may enter a temperature fault routine and put SoC (s) 1104 into a lower  power state and / or put vehicle 1100 into a chauffeur to safe stop mode (e.g., bring vehicle 1100 to a safe stop) .

[0245] In at least one embodiment, processor (s) 1110 may further include a set of embedded processors that may serve as an audio processing engine which may be an audio subsystem that enables full hardware support for multi-channel audio over multiple interfaces, and a broad and flexible range of audio I / O interfaces. In at least one embodiment, an audio processing engine is a dedicated processor core with a digital signal processor with dedicated RAM.

[0246] In at least one embodiment, processor (s) 1110 may further include an always-on processor engine that may provide necessary hardware features to support low power sensor management and wake use cases. In at least one embodiment, an always-on processor engine may include, without limitation, a processor core, a tightly coupled RAM, supporting peripherals (e.g., timers and interrupt controllers) , various I / O controller peripherals, and routing logic.

[0247] In at least one embodiment, processor (s) 1110 may further include a safety cluster engine that includes, without limitation, a dedicated processor subsystem to handle safety management for automotive applications. In at least one embodiment, a safety cluster engine may include, without limitation, two or more processor cores, a tightly coupled RAM, support peripherals (e.g., timers, an interrupt controller, etc. ) , and / or routing logic. In a safety mode, two or more cores may operate, in at least one embodiment, in a lockstep mode and function as a single core with comparison logic to detect any differences between their operations. In at least one embodiment, processor (s) 1110 may further include a real-time camera engine that may include, without limitation, a dedicated processor subsystem for handling real-time camera management. In at least one embodiment, processor (s) 1110 may further include a high-dynamic range signal processor that may include, without limitation, an image signal processor that is a hardware engine that is part of a camera processing pipeline.

[0248] In at least one embodiment, processor (s) 1110 may include a video image compositor that may be a processing block (e.g., implemented on a microprocessor) that implements video post-processing functions needed by a video playback application to produce a final image for a player window. In at least one embodiment, a video image compositor may perform lens distortion correction on wide-view camera (s) 1170, surround camera (s) 1174, and / or on in-cabin monitoring camera sensor (s) . In at least one embodiment, in-cabin monitoring camera sensor (s)  are preferably monitored by a neural network running on another instance of SoC 1104, configured to identify in cabin events and respond accordingly. In at least one embodiment, an in-cabin system may perform, without limitation, lip reading to activate cellular service and place a phone call, dictate emails, change a vehicle’s destination, activate or change a vehicle’s infotainment system and settings, or provide voice-activated web surfing. In at least one embodiment, certain functions are available to a driver when a vehicle is operating in an autonomous mode and are disabled otherwise.

[0249] In at least one embodiment, a video image compositor may include enhanced temporal noise reduction for both spatial and temporal noise reduction. For example, in at least one embodiment, where motion occurs in a video, noise reduction weights spatial information appropriately, decreasing weights of information provided by adjacent frames. In at least one embodiment, where an image or portion of an image does not include motion, temporal noise reduction performed by video image compositor may use information from a previous image to reduce noise in a current image.

[0250] In at least one embodiment, a video image compositor may also be configured to perform stereo rectification on input stereo lens frames. In at least one embodiment, a video image compositor may further be used for user interface composition when an operating system desktop is in use, and GPU (s) 1108 are not required to continuously render new surfaces. In at least one embodiment, when GPU (s) 1108 are powered on and active doing 3D rendering, a video image compositor may be used to offload GPU (s) 1108 to improve performance and responsiveness.

[0251] In at least one embodiment, one or more SoC of SoC (s) 1104 may further include a mobile industry processor interface ( “MIPI” ) camera serial interface for receiving video and input from cameras, a high-speed interface, and / or a video input block that may be used for a camera and related pixel input functions. In at least one embodiment, one or more of SoC (s) 1104 may further include an input / output controller (s) that may be controlled by software and may be used for receiving I / O signals that are uncommitted to a specific role.

[0252] In at least one embodiment, one or more SoC of SoC (s) 1104 may further include a broad range of peripheral interfaces to enable communication with peripherals, audio encoders / decoders ( “codecs” ) , power management, and / or other devices. In at least one  embodiment, SoC (s) 1104 may be used to process data from cameras (e.g., connected over Gigabit Multimedia Serial Link and Ethernet channels) , sensors (e.g., LIDAR sensor (s) 1164, RADAR sensor (s) 1160, etc. that may be connected over Ethernet channels) , data from bus 1102 (e.g., speed of vehicle 1100, steering wheel position, etc. ) , data from GNSS sensor (s) 1158 (e.g., connected over a Ethernet bus or a CAN bus) , etc. In at least one embodiment, one or more SoC of SoC (s) 1104 may further include dedicated high-performance mass storage controllers that may include their own DMA engines, and that may be used to free CPU (s) 1106 from routine data management tasks.

[0253] In at least one embodiment, SoC (s) 1104 may be an end-to-end platform with a flexible architecture that spans automation Levels 3-5, thereby providing a comprehensive functional safety architecture that leverages and makes efficient use of computer vision and ADAS techniques for diversity and redundancy, and provides a platform for a flexible, reliable driving software stack, along with deep learning tools. In at least one embodiment, SoC (s) 1104 may be faster, more reliable, and even more energy-efficient and space-efficient than conventional systems. For example, in at least one embodiment, accelerator (s) 1114, when combined with CPU (s) 1106, GPU (s) 1108, and data store (s) 1116, may provide for a fast, efficient platform for Level 3-5 autonomous vehicles.

[0254] In at least one embodiment, computer vision algorithms may be executed on CPUs, which may be configured using a high-level programming language, such as C, to execute a wide variety of processing algorithms across a wide variety of visual data. However, in at least one embodiment, CPUs are oftentimes unable to meet performance requirements of many computer vision applications, such as those related to execution time and power consumption, for example. In at least one embodiment, many CPUs are unable to execute complex object detection algorithms in real-time, which is used in in-vehicle ADAS applications and in practical Level 3-5 autonomous vehicles.

[0255] Embodiments described herein allow for multiple neural networks to be performed simultaneously and / or sequentially, and for results to be combined together to enable Level 3-5 autonomous driving functionality. For example, in at least one embodiment, a CNN executing on a DLA or a discrete GPU (e.g., GPU (s) 1120) may include text and word recognition, allowing reading and understanding of traffic signs, including signs for which a neural network  has not been specifically trained. In at least one embodiment, a DLA may further include a neural network that is able to identify, interpret, and provide semantic understanding of a sign, and to pass that semantic understanding to path planning modules running on a CPU Complex.

[0256] In at least one embodiment, multiple neural networks may be run simultaneously, as for Level 3, 4, or 5 driving. For example, in at least one embodiment, a warning sign stating “Caution: flashing lights indicate icy conditions, ” along with an electric light, may be independently or collectively interpreted by several neural networks. In at least one embodiment, such warning sign itself may be identified as a traffic sign by a first deployed neural network (e.g., a neural network that has been trained) , text “flashing lights indicate icy conditions” may be interpreted by a second deployed neural network, which informs a vehicle’s path planning software (preferably executing on a CPU Complex) that when flashing lights are detected, icy conditions exist. In at least one embodiment, a flashing light may be identified by operating a third deployed neural network over multiple frames, informing a vehicle’s path-planning software of a presence (or an absence) of flashing lights. In at least one embodiment, all three neural networks may run simultaneously, such as within a DLA and / or on GPU (s) 1108.

[0257] In at least one embodiment, a CNN for facial recognition and vehicle owner identification may use data from camera sensors to identify presence of an authorized driver and / or owner of vehicle 1100. In at least one embodiment, an always-on sensor processing engine may be used to unlock a vehicle when an owner approaches a driver door and turns on lights, and, in a security mode, to disable such vehicle when an owner leaves such vehicle. In this way, SoC (s) 1104 provide for security against theft and / or carjacking.

[0258] In at least one embodiment, a CNN for emergency vehicle detection and identification may use data from microphones 1196 to detect and identify emergency vehicle sirens. In at least one embodiment, SoC (s) 1104 use a CNN for classifying environmental and urban sounds, as well as classifying visual data. In at least one embodiment, a CNN running on a DLA is trained to identify a relative closing speed of an emergency vehicle (e.g., by using a Doppler effect) . In at least one embodiment, a CNN may also be trained to identify emergency vehicles specific to a local area in which a vehicle is operating, as identified by GNSS sensor (s) 1158. In at least one embodiment, when operating in Europe, a CNN will seek to detect European sirens, and when in North America, a CNN will seek to identify only North American sirens. In at least one  embodiment, once an emergency vehicle is detected, a control program may be used to execute an emergency vehicle safety routine, slowing a vehicle, pulling over to a side of a road, parking a vehicle, and / or idling a vehicle, with assistance of ultrasonic sensor (s) 1162, until emergency vehicles pass.

[0259] In at least one embodiment, vehicle 1100 may include CPU (s) 1118 (e.g., discrete CPU (s) , or dCPU (s) ) , that may be coupled to SoC (s) 1104 via a high-speed interconnect (e.g., PCIe) . In at least one embodiment, CPU (s) 1118 may include an X86 processor, for example. CPU (s) 1118 may be used to perform any of a variety of functions, including arbitrating potentially inconsistent results between ADAS sensors and SoC (s) 1104, and / or monitoring status and health of controller (s) 1136 and / or an infotainment system on a chip ( “infotainment SoC” ) 1130, for example. In at least one embodiment, SoC (s) 1104 includes one or more interconnects, and an interconnect can include a peripheral component interconnect express (PCIe) .

[0260] In at least one embodiment, vehicle 1100 may include GPU (s) 1120 (e.g., discrete GPU (s) , or dGPU (s) ) , that may be coupled to SoC (s) 1104 via a high-speed interconnect (e.g., NVIDIA’s NVLINK channel) . In at least one embodiment, GPU (s) 1120 may provide additional artificial intelligence functionality, such as by executing redundant and / or different neural networks, and may be used to train and / or update neural networks based at least in part on input (e.g., sensor data) from sensors of a vehicle 1100.

[0261] In at least one embodiment, vehicle 1100 may further include network interface 1124 which may include, without limitation, wireless antenna (s) 1126 (e.g., one or more wireless antennas for different communication protocols, such as a cellular antenna, a Bluetooth antenna, etc. ) . In at least one embodiment, network interface 1124 may be used to enable wireless connectivity to Internet cloud services (e.g., with server (s) and / or other network devices) , with other vehicles, and / or with computing devices (e.g., client devices of passengers) . In at least one embodiment, to communicate with other vehicles, a direct link may be established between vehicle 1100 and another vehicle and / or an indirect link may be established (e.g., across networks and over the Internet) . In at least one embodiment, direct links may be provided using a vehicle-to-vehicle communication link. In at least one embodiment, a vehicle-to-vehicle communication link may provide vehicle 1100 information about vehicles in proximity to  vehicle 1100 (e.g., vehicles in front of, on a side of, and / or behind vehicle 1100) . In at least one embodiment, such aforementioned functionality may be part of a cooperative adaptive cruise control functionality of vehicle 1100.

[0262] In at least one embodiment, network interface 1124 may include an SoC that provides modulation and demodulation functionality and enables controller (s) 1136 to communicate over wireless networks. In at least one embodiment, network interface 1124 may include a radio frequency front-end for up-conversion from baseband to radio frequency, and down conversion from radio frequency to baseband. In at least one embodiment, frequency conversions may be performed in any technically feasible fashion. For example, frequency conversions could be performed through well-known processes, and / or using super-heterodyne processes. In at least one embodiment, radio frequency front end functionality may be provided by a separate chip. In at least one embodiment, network interfaces may include wireless functionality for communicating over LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN, and / or other wireless protocols.

[0263] In at least one embodiment, vehicle 1100 may further include data store (s) 1128 which may include, without limitation, off-chip (e.g., off SoC (s) 1104) storage. In at least one embodiment, data store (s) 1128 may include, without limitation, one or more storage elements including RAM, SRAM, dynamic random-access memory ( “DRAM” ) , video random-access memory ( “VRAM” ) , flash memory, hard disks, and / or other components and / or devices that may store at least one bit of data.

[0264] In at least one embodiment, vehicle 1100 may further include GNSS sensor (s) 1158 (e.g., GPS and / or assisted GPS sensors) , to assist in mapping, perception, occupancy grid generation, and / or path planning functions. In at least one embodiment, any number of GNSS sensor (s) 1158 may be used, including, for example and without limitation, a GPS using a USB connector with an Ethernet-to-Serial (e.g., RS-232) bridge.

[0265] In at least one embodiment, vehicle 1100 may further include RADAR sensor (s) 1160. In at least one embodiment, RADAR sensor (s) 1160 may be used by vehicle 1100 for long-range vehicle detection, even in darkness and / or severe weather conditions. In at least one embodiment, RADAR functional safety levels may be ASIL B. In at least one embodiment, RADAR sensor (s) 1160 may use a CAN bus and / or bus 1102 (e.g., to transmit data generated by RADAR sensor (s)  1160) for control and to access object tracking data, with access to Ethernet channels to access raw data in some examples. In at least one embodiment, a wide variety of RADAR sensor types may be used. For example, and without limitation, RADAR sensor (s) 1160 may be suitable for front, rear, and side RADAR use. In at least one embodiment, one or more sensor of RADAR sensors (s) 1160 is a Pulse Doppler RADAR sensor.

[0266] In at least one embodiment, RADAR sensor (s) 1160 may include different configurations, such as long-range with narrow field of view, short-range with wide field of view, short-range side coverage, etc. In at least one embodiment, long-range RADAR may be used for adaptive cruise control functionality. In at least one embodiment, long-range RADAR systems may provide a broad field of view realized by two or more independent scans, such as within a 250 m (meter) range. In at least one embodiment, RADAR sensor (s) 1160 may help in distinguishing between static and moving objects, and may be used by ADAS system 1138 for emergency brake assist and forward collision warning. In at least one embodiment, sensors 1160 (s) included in a long-range RADAR system may include, without limitation, monostatic multimodal RADAR with multiple (e.g., six or more) fixed RADAR antennae and a high-speed CAN and FlexRay interface. In at least one embodiment, with six antennae, a central four antennae may create a focused beam pattern, designed to record vehicle’s 1100 surroundings at higher speeds with minimal interference from traffic in adjacent lanes. In at least one embodiment, another two antennae may expand field of view, making it possible to quickly detect vehicles entering or leaving a lane of vehicle 1100.

[0267] In at least one embodiment, mid-range RADAR systems may include, as an example, a range of up to 160 m (front) or 80 m (rear) , and a field of view of up to 42 degrees (front) or 150 degrees (rear) . In at least one embodiment, short-range RADAR systems may include, without limitation, any number of RADAR sensor (s) 1160 designed to be installed at both ends of a rear bumper. When installed at both ends of a rear bumper, in at least one embodiment, a RADAR sensor system may create two beams that constantly monitor blind spots in a rear direction and next to a vehicle. In at least one embodiment, short-range RADAR systems may be used in ADAS system 1138 for blind spot detection and / or lane change assist.

[0268] In at least one embodiment, vehicle 1100 may further include ultrasonic sensor (s) 1162. In at least one embodiment, ultrasonic sensor (s) 1162, which may be positioned at a front, a back,  and / or side location of vehicle 1100, may be used for parking assist and / or to create and update an occupancy grid. In at least one embodiment, a wide variety of ultrasonic sensor (s) 1162 may be used, and different ultrasonic sensor (s) 1162 may be used for different ranges of detection (e.g., 2.5 m, 4 m) . In at least one embodiment, ultrasonic sensor (s) 1162 may operate at functional safety levels of ASIL B.

[0269] In at least one embodiment, vehicle 1100 may include LIDAR sensor (s) 1164. In at least one embodiment, LIDAR sensor (s) 1164 may be used for object and pedestrian detection, emergency braking, collision avoidance, and / or other functions. In at least one embodiment, LIDAR sensor (s) 1164 may operate at functional safety level ASIL B. In at least one embodiment, vehicle 1100 may include multiple LIDAR sensors 1164 (e.g., two, four, six, etc. ) that may use an Ethernet channel (e.g., to provide data to a Gigabit Ethernet switch) .

[0270] In at least one embodiment, LIDAR sensor (s) 1164 may be capable of providing a list of objects and their distances for a 360-degree field of view. In at least one embodiment, commercially available LIDAR sensor (s) 1164 may have an advertised range of approximately 100 m, with an accuracy of 2 cm to 3 cm, and with support for a 100 Mbps Ethernet connection, for example. In at least one embodiment, one or more non-protruding LIDAR sensors may be used. In such an embodiment, LIDAR sensor (s) 1164 may include a small device that may be embedded into a front, a rear, a side, and / or a corner location of vehicle 1100. In at least one embodiment, LIDAR sensor (s) 1164, in such an embodiment, may provide up to a 120-degree horizontal and 35-degree vertical field-of-view, with a 200 m range even for low-reflectivity objects. In at least one embodiment, front-mounted LIDAR sensor (s) 1164 may be configured for a horizontal field of view between 45 degrees and 135 degrees.

[0271] In at least one embodiment, LIDAR technologies, such as 3D flash LIDAR, may also be used. In at least one embodiment, 3D flash LIDAR uses a flash of a laser as a transmission source, to illuminate surroundings of vehicle 1100 up to approximately 200 m. In at least one embodiment, a flash LIDAR unit includes, without limitation, a receptor, which records laser pulse transit time and reflected light on each pixel, which in turn corresponds to a range from vehicle 1100 to objects. In at least one embodiment, flash LIDAR may allow for highly accurate and distortion-free images of surroundings to be generated with every laser flash. In at least one embodiment, four flash LIDAR sensors may be deployed, one at each side of vehicle 1100. In at  least one embodiment, 3D flash LIDAR systems include, without limitation, a solid-state 3D staring array LIDAR camera with no moving parts other than a fan (e.g., a non-scanning LIDAR device) . In at least one embodiment, flash LIDAR device may use a 5 nanosecond class I (eye-safe) laser pulse per frame and may capture reflected laser light as a 3D range point cloud and co-registered intensity data.

[0272] In at least one embodiment, vehicle 1100 may further include IMU sensor (s) 1166. In at least one embodiment, IMU sensor (s) 1166 may be located at a center of a rear axle of vehicle 1100. In at least one embodiment, IMU sensor (s) 1166 may include, for example and without limitation, accelerometer (s) , magnetometer (s) , gyroscope (s) , a magnetic compass, magnetic compasses, and / or other sensor types. In at least one embodiment, such as in six-axis applications, IMU sensor (s) 1166 may include, without limitation, accelerometers and gyroscopes. In at least one embodiment, such as in nine-axis applications, IMU sensor (s) 1166 may include, without limitation, accelerometers, gyroscopes, and magnetometers.

[0273] In at least one embodiment, IMU sensor (s) 1166 may be implemented as a miniature, high performance GPS-Aided Inertial Navigation System ( “GPS / INS” ) that combines micro-electro-mechanical systems ( “MEMS” ) inertial sensors, a high-sensitivity GPS receiver, and advanced Kalman filtering algorithms to provide estimates of position, velocity, and attitude. In at least one embodiment, IMU sensor (s) 1166 may enable vehicle 1100 to estimate its heading without requiring input from a magnetic sensor by directly observing and correlating changes in velocity from a GPS to IMU sensor (s) 1166. In at least one embodiment, IMU sensor (s) 1166 and GNSS sensor (s) 1158 may be combined in a single integrated unit.

[0274] In at least one embodiment, vehicle 1100 may include microphone (s) 1196 placed in and / or around vehicle 1100. In at least one embodiment, microphone (s) 1196 may be used for emergency vehicle detection and identification, among other things.

[0275] In at least one embodiment, vehicle 1100 may further include any number of camera types, including stereo camera (s) 1168, wide-view camera (s) 1170, infrared camera (s) 1172, surround camera (s) 1174, long-range camera (s) 1198, mid-range camera (s) 1176, and / or other camera types. In at least one embodiment, cameras may be used to capture image data around an entire periphery of vehicle 1100. In at least one embodiment, which types of cameras used depends on vehicle 1100. In at least one embodiment, any combination of camera types may be  used to provide necessary coverage around vehicle 1100. In at least one embodiment, a number of cameras deployed may differ depending on embodiment. For example, in at least one embodiment, vehicle 1100 could include six cameras, seven cameras, ten cameras, twelve cameras, or another number of cameras. In at least one embodiment, cameras may support, as an example and without limitation, Gigabit Multimedia Serial Link ( “GMSL” ) and / or Gigabit Ethernet communications. In at least one embodiment, each camera might be as described with more detail previously herein with respect to FIG. 11A and FIG. 11B.

[0276] In at least one embodiment, vehicle 1100 may further include vibration sensor (s) 1142. In at least one embodiment, vibration sensor (s) 1142 may measure vibrations of components of vehicle 1100, such as axle (s) . For example, in at least one embodiment, changes in vibrations may indicate a change in road surfaces. In at least one embodiment, when two or more vibration sensors 1142 are used, differences between vibrations may be used to determine friction or slippage of road surface (e.g., when a difference in vibration is between a power-driven axle and a freely rotating axle) .

[0277] In at least one embodiment, vehicle 1100 may include ADAS system 1138. In at least one embodiment, ADAS system 1138 may include, without limitation, an SoC, in some examples. In at least one embodiment, ADAS system 1138 may include, without limitation, any number and combination of an autonomous / adaptive / automatic cruise control ( “ACC” ) system, a cooperative adaptive cruise control ( “CACC” ) system, a forward crash warning ( “FCW” ) system, an automatic emergency braking ( “AEB” ) system, a lane departure warning ( “LDW” ) system, a lane keep assist ( “LKA” ) system, a blind spot warning ( “BSW” ) system, a rear cross-traffic warning ( “RCTW” ) system, a collision warning ( “CW” ) system, a lane centering ( “LC” ) system, and / or other systems, features, and / or functionality.

[0278] In at least one embodiment, ACC system may use RADAR sensor (s) 1160, LIDAR sensor (s) 1164, and / or any number of camera (s) . In at least one embodiment, ACC system may include a longitudinal ACC system and / or a lateral ACC system. In at least one embodiment, a longitudinal ACC system monitors and controls distance to another vehicle immediately ahead of vehicle 1100 and automatically adjusts speed of vehicle 1100 to maintain a safe distance from vehicles ahead. In at least one embodiment, a lateral ACC system performs distance keeping,  and advises vehicle 1100 to change lanes when necessary. In at least one embodiment, a lateral ACC is related to other ADAS applications, such as LC and CW.

[0279] In at least one embodiment, a CACC system uses information from other vehicles that may be received via network interface 1124 and / or wireless antenna (s) 1126 from other vehicles via a wireless link, or indirectly, over a network connection (e.g., over the Internet) . In at least one embodiment, direct links may be provided by a vehicle-to-vehicle ( “V2V” ) communication link, while indirect links may be provided by an infrastructure-to-vehicle ( “I2V” ) communication link. In general, V2V communication provides information about immediately preceding vehicles (e.g., vehicles immediately ahead of and in same lane as vehicle 1100) , while I2V communication provides information about traffic further ahead. In at least one embodiment, a CACC system may include either or both I2V and V2V information sources. In at least one embodiment, given information of vehicles ahead of vehicle 1100, a CACC system may be more reliable and it has potential to improve traffic flow smoothness and reduce congestion on road.

[0280] In at least one embodiment, an FCW system is designed to alert a driver to a hazard, so that such driver may take corrective action. In at least one embodiment, an FCW system uses a front-facing camera and / or RADAR sensor (s) 1160, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to provide driver feedback, such as a display, speaker, and / or vibrating component. In at least one embodiment, an FCW system may provide a warning, such as in form of a sound, visual warning, vibration and / or a quick brake pulse.

[0281] In at least one embodiment, an AEB system detects an impending forward collision with another vehicle or other object, and may automatically apply brakes if a driver does not take corrective action within a specified time or distance parameter. In at least one embodiment, AEB system may use front-facing camera (s) and / or RADAR sensor (s) 1160, coupled to a dedicated processor, DSP, FPGA, and / or ASIC. In at least one embodiment, when an AEB system detects a hazard, it will typically first alert a driver to take corrective action to avoid collision and, if that driver does not take corrective action, that AEB system may automatically apply brakes in an effort to prevent, or at least mitigate, an impact of a predicted collision. In at least one embodiment, an AEB system may include techniques such as dynamic brake support and / or crash imminent braking.

[0282] In at least one embodiment, an LDW system provides visual, audible, and / or tactile warnings, such as steering wheel or seat vibrations, to alert driver when vehicle 1100 crosses lane markings. In at least one embodiment, an LDW system does not activate when a driver indicates an intentional lane departure, such as by activating a turn signal. In at least one embodiment, an LDW system may use front-side facing cameras, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to provide driver feedback, such as a display, speaker, and / or vibrating component. In at least one embodiment, an LKA system is a variation of an LDW system. In at least one embodiment, an LKA system provides steering input or braking to correct vehicle 1100 if vehicle 1100 starts to exit its lane.

[0283] In at least one embodiment, a BSW system detects and warns a driver of vehicles in an automobile’s blind spot. In at least one embodiment, a BSW system may provide a visual, audible, and / or tactile alert to indicate that merging or changing lanes is unsafe. In at least one embodiment, a BSW system may provide an additional warning when a driver uses a turn signal. In at least one embodiment, a BSW system may use rear-side facing camera (s) and / or RADAR sensor (s) 1160, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to driver feedback, such as a display, speaker, and / or vibrating component.

[0284] In at least one embodiment, an RCTW system may provide visual, audible, and / or tactile notification when an object is detected outside a rear-camera range when vehicle 1100 is backing up. In at least one embodiment, an RCTW system includes an AEB system to ensure that vehicle brakes are applied to avoid a crash. In at least one embodiment, an RCTW system may use one or more rear-facing RADAR sensor (s) 1160, coupled to a dedicated processor, DSP, FPGA, and / or ASIC, that is electrically coupled to provide driver feedback, such as a display, speaker, and / or vibrating component.

[0285] In at least one embodiment, conventional ADAS systems may be prone to false positive results which may be annoying and distracting to a driver, but typically are not catastrophic, because conventional ADAS systems alert a driver and allow that driver to decide whether a safety condition truly exists and act accordingly. In at least one embodiment, vehicle 1100 itself decides, in case of conflicting results, whether to heed result from a primary computer or a secondary computer (e.g., a first controller or a second controller of controllers 1136) . For example, in at least one embodiment, ADAS system 1138 may be a backup and / or secondary  computer for providing perception information to a backup computer rationality module. In at least one embodiment, a backup computer rationality monitor may run redundant diverse software on hardware components to detect faults in perception and dynamic driving tasks. In at least one embodiment, outputs from ADAS system 1138 may be provided to a supervisory MCU. In at least one embodiment, if outputs from a primary computer and outputs from a secondary computer conflict, a supervisory MCU determines how to reconcile conflict to ensure safe operation.

[0286] In at least one embodiment, a primary computer may be configured to provide a supervisory MCU with a confidence score, indicating that primary computer’s confidence in a chosen result. In at least one embodiment, if that confidence score exceeds a threshold, that supervisory MCU may follow that primary computer’s direction, regardless of whether that secondary computer provides a conflicting or inconsistent result. In at least one embodiment, where a confidence score does not meet a threshold, and where primary and secondary computers indicate different results (e.g., a conflict) , a supervisory MCU may arbitrate between computers to determine an appropriate outcome.

[0287] In at least one embodiment, a supervisory MCU may be configured to run a neural network (s) that is trained and configured to determine, based at least in part on outputs from a primary computer and outputs from a secondary computer, conditions under which that secondary computer provides false alarms. In at least one embodiment, neural network (s) in a supervisory MCU may learn when a secondary computer’s output may be trusted, and when it cannot. For example, in at least one embodiment, when that secondary computer is a RADAR-based FCW system, a neural network (s) in that supervisory MCU may learn when an FCW system is identifying metallic objects that are not, in fact, hazards, such as a drainage grate or manhole cover that triggers an alarm. In at least one embodiment, when a secondary computer is a camera-based LDW system, a neural network in a supervisory MCU may learn to override LDW when bicyclists or pedestrians are present and a lane departure is, in fact, a safest maneuver. In at least one embodiment, a supervisory MCU may include at least one of a DLA or a GPU suitable for running neural network (s) with associated memory. In at least one embodiment, a supervisory MCU may comprise and / or be included as a component of SoC (s) 1104.

[0288] In at least one embodiment, ADAS system 1138 may include a secondary computer that performs ADAS functionality using traditional rules of computer vision. In at least one embodiment, that secondary computer may use classic computer vision rules (if-then) , and presence of a neural network (s) in a supervisory MCU may improve reliability, safety and performance. For example, in at least one embodiment, diverse implementation and intentional non-identity makes an overall system more fault-tolerant, especially to faults caused by software (or software-hardware interface) functionality. For example, in at least one embodiment, if there is a software bug or error in software running on a primary computer, and non-identical software code running on a secondary computer provides a consistent overall result, then a supervisory MCU may have greater confidence that an overall result is correct, and a bug in software or hardware on that primary computer is not causing a material error.

[0289] In at least one embodiment, an output of ADAS system 1138 may be fed into a primary computer’s perception block and / or a primary computer’s dynamic driving task block. For example, in at least one embodiment, if ADAS system 1138 indicates a forward crash warning due to an object immediately ahead, a perception block may use this information when identifying objects. In at least one embodiment, a secondary computer may have its own neural network that is trained and thus reduces a risk of false positives, as described herein.

[0290] In at least one embodiment, vehicle 1100 may further include infotainment SoC 1130 (e.g., an in-vehicle infotainment system (IVI) ) . Although illustrated and described as an SoC, infotainment system SoC 1130, in at least one embodiment, may not be an SoC, and may include, without limitation, two or more discrete components. In at least one embodiment, infotainment SoC 1130 may include, without limitation, a combination of hardware and software that may be used to provide audio (e.g., music, a personal digital assistant, navigational instructions, news, radio, etc. ) , video (e.g., TV, movies, streaming, etc. ) , phone (e.g., hands-free calling) , network connectivity (e.g., LTE, WiFi, etc. ) , and / or information services (e.g., navigation systems, rear-parking assistance, a radio data system, vehicle related information such as fuel level, total distance covered, brake fuel level, oil level, door open / close, air filter information, etc. ) to vehicle 1100. For example, infotainment SoC 1130 could include radios, disk players, navigation systems, video players, USB and Bluetooth connectivity, carputers, in-car entertainment, WiFi, steering wheel audio controls, hands free voice control, a heads-up display  ( “HUD” ) , HMI display 1134, a telematics device, a control panel (e.g., for controlling and / or interacting with various components, features, and / or systems) , and / or other components. In at least one embodiment, infotainment SoC 1130 may further be used to provide information (e.g., visual and / or audible) to user (s) of vehicle 1100, such as information from ADAS system 1138, autonomous driving information such as planned vehicle maneuvers, trajectories, surrounding environment information (e.g., intersection information, vehicle information, road information, etc. ) , and / or other information.

[0291] In at least one embodiment, infotainment SoC 1130 may include any amount and type of GPU functionality. In at least one embodiment, infotainment SoC 1130 may communicate over bus 1102 with other devices, systems, and / or components of vehicle 1100. In at least one embodiment, infotainment SoC 1130 may be coupled to a supervisory MCU such that a GPU of an infotainment system may perform some self-driving functions in event that primary controller (s) 1136 (e.g., primary and / or backup computers of vehicle 1100) fail. In at least one embodiment, infotainment SoC 1130 may put vehicle 1100 into a chauffeur to safe stop mode, as described herein.

[0292] In at least one embodiment, vehicle 1100 may further include instrument cluster 1132 (e.g., a digital dash, an electronic instrument cluster, a digital instrument panel, etc. ) . In at least one embodiment, instrument cluster 1132 may include, without limitation, a controller and / or supercomputer (e.g., a discrete controller or supercomputer) . In at least one embodiment, instrument cluster 1132 may include, without limitation, any number and combination of a set of instrumentation such as a speedometer, fuel level, oil pressure, tachometer, odometer, turn indicators, gearshift position indicator, seat belt warning light (s) , parking-brake warning light (s) , engine-malfunction light (s) , supplemental restraint system (e.g., airbag) information, lighting controls, safety system controls, navigation information, etc. In some examples, information may be displayed and / or shared among infotainment SoC 1130 and instrument cluster 1132. In at least one embodiment, instrument cluster 1132 may be included as part of infotainment SoC 1130, or vice versa.

[0293] At least one embodiment of FIGS. 1–11C is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural  networks. In at least one embodiment, a processor comprises one or more circuits to use said one or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0294] FIG. 11D is a diagram of a system for communication between cloud-based server (s) and autonomous vehicle 1100 of FIG. 11A, according to at least one embodiment. In at least one embodiment, system may include, without limitation, server (s) 1178, network (s) 1190, and any number and type of vehicles, including vehicle 1100. In at least one embodiment, server (s) 1178 may include, without limitation, a plurality of GPUs 1184 (A) -1184 (H) (collectively referred to herein as GPUs 1184) , PCIe switches 1182 (A) -1182 (D) (collectively referred to herein as PCIe switches 1182) , and / or CPUs 1180 (A) -1180 (B) (collectively referred to herein as CPUs 1180) . In at least one embodiment, GPUs 1184, CPUs 1180, and PCIe switches 1182 may be interconnected with high-speed interconnects such as, for example and without limitation, NVLink interfaces 1188 developed by NVIDIA and / or PCIe connections 1186. In at least one embodiment, GPUs 1184 are connected via an NVLink and / or NVSwitch SoC and GPUs 1184 and PCIe switches 1182 are connected via PCIe interconnects. Although eight GPUs 1184, two CPUs 1180, and four PCIe switches 1182 are illustrated, this is not intended to be limiting. In at least one embodiment, each of server (s) 1178 may include, without limitation, any number of GPUs 1184, CPUs 1180, and / or PCIe switches 1182, in any combination. For example, in at least one embodiment, server (s) 1178 could each include eight, sixteen, thirty-two, and / or more GPUs 1184.

[0295] In at least one embodiment, server (s) 1178 may receive, over network (s) 1190 and from vehicles, image data representative of images showing unexpected or changed road conditions, such as recently commenced road-work. In at least one embodiment, server (s) 1178 may transmit, over network (s) 1190 and to vehicles, neural networks 1192, updated or otherwise, and / or map information 1194, including, without limitation, information regarding traffic and  road conditions. In at least one embodiment, updates to map information 1194 may include, without limitation, updates for HD map 1122, such as information regarding construction sites, potholes, detours, flooding, and / or other obstructions. In at least one embodiment, neural networks 1192, and / or map information 1194 may have resulted from new training and / or experiences represented in data received from any number of vehicles in an environment, and / or based at least in part on training performed at a data center (e.g., using server (s) 1178 and / or other servers) .

[0296] In at least one embodiment, server (s) 1178 may be used to train machine learning models (e.g., neural networks) based at least in part on training data. In at least one embodiment, training data may be generated by vehicles, and / or may be generated in a simulation (e.g., using a game engine) . In at least one embodiment, any amount of training data is tagged (e.g., where associated neural network benefits from supervised learning) and / or undergoes other pre-processing. In at least one embodiment, any amount of training data is not tagged and / or pre-processed (e.g., where associated neural network does not require supervised learning) . In at least one embodiment, once machine learning models are trained, machine learning models may be used by vehicles (e.g., transmitted to vehicles over network (s) 1190) , and / or machine learning models may be used by server (s) 1178 to remotely monitor vehicles.

[0297] In at least one embodiment, server (s) 1178 may receive data from vehicles and apply data to up-to-date real-time neural networks for real-time intelligent inferencing. In at least one embodiment, server (s) 1178 may include deep-learning supercomputers and / or dedicated AI computers powered by GPU (s) 1184, such as a DGX and DGX Station machines developed by NVIDIA. However, in at least one embodiment, server (s) 1178 may include deep learning infrastructure that uses CPU-powered data centers.

[0298] In at least one embodiment, deep-learning infrastructure of server (s) 1178 may be capable of fast, real-time inferencing, and may use that capability to evaluate and verify health of processors, software, and / or associated hardware in vehicle 1100. For example, in at least one embodiment, deep-learning infrastructure may receive periodic updates from vehicle 1100, such as a sequence of images and / or objects that vehicle 1100 has located in that sequence of images (e.g., via computer vision and / or other machine learning object classification techniques) . In at least one embodiment, deep-learning infrastructure may run its own neural network to identify  objects and compare them with objects identified by vehicle 1100 and, if results do not match and deep-learning infrastructure concludes that AI in vehicle 1100 is malfunctioning, then server (s) 1178 may transmit a signal to vehicle 1100 instructing a fail-safe computer of vehicle 1100 to assume control, notify passengers, and complete a safe parking maneuver.

[0299] In at least one embodiment, server (s) 1178 may include GPU (s) 1184 and one or more programmable inference accelerators (e.g., NVIDIA’s TensorRT 3 devices) . In at least one embodiment, a combination of GPU-powered servers and inference acceleration may make real-time responsiveness possible. In at least one embodiment, such as where performance is less critical, servers powered by CPUs, FPGAs, and other processors may be used for inferencing. In at least one embodiment, hardware structure (s) 815 are used to perform one or more embodiments. Details regarding hardware structure (s) 815 are provided herein in conjunction with FIGS. 8A and / or 8B.

[0300] COMPUTER SYSTEMS

[0301] FIG. 12 is a block diagram illustrating an exemplary computer system, which may be a system with interconnected devices and components, a system-on-a-chip (SOC) or some combination thereof formed with a processor that may include execution units to execute an instruction, according to at least one embodiment. In at least one embodiment, a computer system 1200 may include, without limitation, a component, such as a processor 1202 to employ execution units including logic to perform algorithms for process data, in accordance with present disclosure, such as in embodiment described herein. In at least one embodiment, computer system 1200 may include processors, such as Processor family, XeonTM,  XScaleTM and / or StrongARMTM,  CoreTM, or NervanaTMmicroprocessors available from Intel Corporation of Santa Clara, California, although other systems (including PCs having other microprocessors, engineering workstations, set-top boxes and like) may also be used. In at least one embodiment, computer system 1200 may execute a version of WINDOWS operating system available from Microsoft Corporation of Redmond, Wash., although other operating systems (UNIX and Linux, for example) , embedded software, and / or graphical user interfaces, may also be used.

[0302] Embodiments may be used in other devices such as handheld devices and embedded applications. Some examples of handheld devices include cellular phones, Internet Protocol  devices, digital cameras, personal digital assistants ( “PDAs” ) , and handheld PCs. In at least one embodiment, embedded applications may include a microcontroller, a digital signal processor ( “DSP” ) , system on a chip, network computers ( “NetPCs” ) , set-top boxes, network hubs, wide area network ( “WAN” ) switches, or any other system that may perform one or more instructions in accordance with at least one embodiment.

[0303] In at least one embodiment, computer system 1200 may include, without limitation, processor 1202 that may include, without limitation, one or more execution units 1208 to perform machine learning model training and / or inferencing according to techniques described herein. In at least one embodiment, computer system 1200 is a single processor desktop or server system, but in another embodiment, computer system 1200 may be a multiprocessor system. In at least one embodiment, processor 1202 may include, without limitation, a complex instruction set computer ( “CISC” ) microprocessor, a reduced instruction set computing ( “RISC” ) microprocessor, a very long instruction word ( “VLIW” ) microprocessor, a processor implementing a combination of instruction sets, or any other processor device, such as a digital signal processor, for example. In at least one embodiment, processor 1202 may be coupled to a processor bus 1210 that may transmit data signals between processor 1202 and other components in computer system 1200.

[0304] In at least one embodiment, processor 1202 may include, without limitation, a Level 1 ( “L1” ) internal cache memory ( “cache” ) 1204. In at least one embodiment, processor 1202 may have a single internal cache or multiple levels of internal cache. In at least one embodiment, cache memory may reside external to processor 1202. Other embodiments may also include a combination of both internal and external caches depending on particular implementation and needs. In at least one embodiment, a register file 1206 may store different types of data in various registers including, without limitation, integer registers, floating point registers, status registers, and an instruction pointer register.

[0305] In at least one embodiment, execution unit 1208, including, without limitation, logic to perform integer and floating point operations, also resides in processor 1202. In at least one embodiment, processor 1202 may also include a microcode ( “ucode” ) read only memory ( “ROM” ) that stores microcode for certain macro instructions. In at least one embodiment, execution unit 1208 may include logic to handle a packed instruction set 1209. In at least one  embodiment, by including packed instruction set 1209 in an instruction set of a general-purpose processor, along with associated circuitry to execute instructions, operations used by many multimedia applications may be performed using packed data in processor 1202. In at least one embodiment, many multimedia applications may be accelerated and executed more efficiently by using a full width of a processor’s data bus for performing operations on packed data, which may eliminate a need to transfer smaller units of data across that processor’s data bus to perform one or more operations one data element at a time.

[0306] In at least one embodiment, execution unit 1208 may also be used in microcontrollers, embedded processors, graphics devices, DSPs, and other types of logic circuits. In at least one embodiment, computer system 1200 may include, without limitation, a memory 1220. In at least one embodiment, memory 1220 may be a Dynamic Random Access Memory ( “DRAM” ) device, a Static Random Access Memory ( “SRAM” ) device, a flash memory device, or another memory device. In at least one embodiment, memory 1220 may store instruction (s) 1219 and / or data 1221 represented by data signals that may be executed by processor 1202.

[0307] In at least one embodiment, a system logic chip may be coupled to processor bus 1210 and memory 1220. In at least one embodiment, a system logic chip may include, without limitation, a memory controller hub ( “MCH” ) 1216, and processor 1202 may communicate with MCH 1216 via processor bus 1210. In at least one embodiment, MCH 1216 may provide a high bandwidth memory path 1218 to memory 1220 for instruction and data storage and for storage of graphics commands, data and textures. In at least one embodiment, MCH 1216 may direct data signals between processor 1202, memory 1220, and other components in computer system 1200 and to bridge data signals between processor bus 1210, memory 1220, and a system I / O interface 1222. In at least one embodiment, a system logic chip may provide a graphics port for coupling to a graphics controller. In at least one embodiment, MCH 1216 may be coupled to memory 1220 through high bandwidth memory path 1218 and a graphics / video card 1212 may be coupled to MCH 1216 through an Accelerated Graphics Port ( “AGP” ) interconnect 1214.

[0308] In at least one embodiment, computer system 1200 may use system I / O interface 1222 as a proprietary hub interface bus to couple MCH 1216 to an I / O controller hub ( “ICH” ) 1230. In at least one embodiment, ICH 1230 may provide direct connections to some I / O devices via a local I / O bus. In at least one embodiment, a local I / O bus may include, without limitation, a  high-speed I / O bus for connecting peripherals to memory 1220, a chipset, and processor 1202. Examples may include, without limitation, an audio controller 1229, a firmware hub ( “flash BIOS” ) 1228, a wireless transceiver 1226, a data storage 1224, a legacy I / O controller 1223 containing user input and keyboard interfaces 1225, a serial expansion port 1227, such as a Universal Serial Bus ( “USB” ) port, and a network controller 1234. In at least one embodiment, data storage 1224 may comprise a hard disk drive, a floppy disk drive, a CD-ROM device, a flash memory device, or other mass storage device.

[0309] In at least one embodiment, FIG. 12 illustrates a system, which includes interconnected hardware devices or “chips” , whereas in other embodiments, FIG. 12 may illustrate an exemplary SoC. In at least one embodiment, devices illustrated in FIG. 12 may be interconnected with proprietary interconnects, standardized interconnects (e.g., PCIe) or some combination thereof. In at least one embodiment, one or more components of computer system 1200 are interconnected using compute express link (CXL) interconnects.

[0310] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in computer system 1200 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0311] At least one embodiment of FIGS. 1–12 is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural networks. In at least one embodiment, a processor comprises one or more circuits to use said one or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0312] FIG. 13 is a block diagram illustrating an electronic device 1300 for utilizing a processor 1310, according to at least one embodiment. In at least one embodiment, electronic device 1300 may be, for example and without limitation, a notebook, a tower server, a rack server, a blade server, a laptop, a desktop, a tablet, a mobile device, a phone, an embedded computer, or any other suitable electronic device.

[0313] In at least one embodiment, electronic device 1300 may include, without limitation, processor 1310 communicatively coupled to any suitable number or kind of components, peripherals, modules, or devices. In at least one embodiment, processor 1310 is coupled using a bus or interface, such as a I2C bus, a System Management Bus ( “SMBus” ) , a Low Pin Count (LPC) bus, a Serial Peripheral Interface ( “SPI” ) , a High Definition Audio ( “HDA” ) bus, a Serial Advance Technology Attachment ( “SATA” ) bus, a Universal Serial Bus ( “USB” ) (versions 1, 2, 3, etc. ) , or a Universal Asynchronous Receiver / Transmitter ( “UART” ) bus. In at least one embodiment, FIG. 13 illustrates a system, which includes interconnected hardware devices or “chips” , whereas in other embodiments, FIG. 13 may illustrate an exemplary SoC. In at least one embodiment, devices illustrated in FIG. 13 may be interconnected with proprietary interconnects, standardized interconnects (e.g., PCIe) or some combination thereof. In at least one embodiment, one or more components of FIG. 13 are interconnected using compute express link (CXL) interconnects.

[0314] In at least one embodiment, FIG. 13 may include a display 1324, a touch screen 1325, a touch pad 1330, a Near Field Communications unit ( “NFC” ) 1345, a sensor hub 1340, a thermal sensor 1346, an Express Chipset ( “EC” ) 1335, a Trusted Platform Module ( “TPM” ) 1338, BIOS / firmware / flash memory ( “BIOS, FW Flash” ) 1322, a DSP 1360, a drive 1320 such as a Solid State Disk ( “SSD” ) or a Hard Disk Drive ( “HDD” ) , a wireless local area network unit ( “WLAN” ) 1350, a Bluetooth unit 1352, a Wireless Wide Area Network unit ( “WWAN” ) 1356, a Global Positioning System (GPS) unit 1355, a camera ( “USB 3.0 camera” ) 1354 such as a USB 3.0 camera, and / or a Low Power Double Data Rate ( “LPDDR” ) memory unit ( “LPDDR3” ) 1315 implemented in, for example, an LPDDR3 standard. These components may each be implemented in any suitable manner.

[0315] In at least one embodiment, other components may be communicatively coupled to processor 1310 through components described herein. In at least one embodiment, an  accelerometer 1341, an ambient light sensor ( “ALS” ) 1342, a compass 1343, and a gyroscope 1344 may be communicatively coupled to sensor hub 1340. In at least one embodiment, a thermal sensor 1339, a fan 1337, a keyboard 1336, and touch pad 1330 may be communicatively coupled to EC 1335. In at least one embodiment, speakers 1363, headphones 1364, and a microphone ( “mic” ) 1365 may be communicatively coupled to an audio unit ( “audio codec and class D amp” ) 1362, which may in turn be communicatively coupled to DSP 1360. In at least one embodiment, audio unit 1362 may include, for example and without limitation, an audio coder / decoder ( “codec” ) and a class D amplifier. In at least one embodiment, a SIM card ( “SIM” ) 1357 may be communicatively coupled to WWAN unit 1356. In at least one embodiment, components such as WLAN unit 1350 and Bluetooth unit 1352, as well as WWAN unit 1356 may be implemented in a Next Generation Form Factor ( “NGFF” ) .

[0316] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in electronic device 1300 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0317] At least one embodiment of FIGS. 1–13 is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural networks. In at least one embodiment, a processor comprises one or more circuits to use said one or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0318] FIG. 14 illustrates a computer system 1400, according to at least one embodiment. In at least one embodiment, computer system 1400 is configured to implement various processes and methods described throughout this disclosure.

[0319] In at least one embodiment, computer system 1400 comprises, without limitation, at least one central processing unit ( “CPU” ) 1402 that is connected to a communication bus 1410 implemented using any suitable protocol, such as PCI ( “Peripheral Component Interconnect” ) , peripheral component interconnect express ( “PCI-Express” ) , AGP ( “Accelerated Graphics Port” ) , HyperTransport, or any other bus or point-to-point communication protocol (s) . In at least one embodiment, computer system 1400 includes, without limitation, a main memory 1404 and control logic (e.g., implemented as hardware, software, or a combination thereof) and data are stored in main memory 1404, which may take form of random access memory ( “RAM” ) . In at least one embodiment, a network interface subsystem ( “network interface” ) 1422 provides an interface to other computing devices and networks for receiving data from and transmitting data to other systems with computer system 1400.

[0320] In at least one embodiment, computer system 1400, in at least one embodiment, includes, without limitation, input devices 1408, a parallel processing system 1412, and display devices 1406 that can be implemented using a conventional cathode ray tube ( “CRT” ) , a liquid crystal display ( “LCD” ) , a light emitting diode ( “LED” ) display, a plasma display, or other suitable display technologies. In at least one embodiment, user input is received from input devices 1408 such as keyboard, mouse, touchpad, microphone, etc. In at least one embodiment, each module described herein can be situated on a single semiconductor platform to form a processing system.

[0321] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding inference and / or training logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in computer system 1400 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0322] At least one embodiment of FIGS. 1–14 is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware  resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural networks. In at least one embodiment, a processor comprises one or more circuits to use said one or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0323] FIG. 15 illustrates a computer system 1500, according to at least one embodiment. In at least one embodiment, computer system 1500 includes, without limitation, a computer 1510 and a USB stick 1520. In at least one embodiment, computer 1510 may include, without limitation, any number and type of processor (s) (not shown) and a memory (not shown) . In at least one embodiment, computer 1510 includes, without limitation, a server, a cloud instance, a laptop, and a desktop computer.

[0324] In at least one embodiment, USB stick 1520 includes, without limitation, a processing unit 1530, a USB interface 1540, and USB interface logic 1550. In at least one embodiment, processing unit 1530 may be any instruction execution system, apparatus, or device capable of executing instructions. In at least one embodiment, processing unit 1530 may include, without limitation, any number and type of processing cores (not shown) . In at least one embodiment, processing unit 1530 comprises an application specific integrated circuit ( “ASIC” ) that is optimized to perform any amount and type of operations associated with machine learning. For instance, in at least one embodiment, processing unit 1530 is a tensor processing unit ( “TPC” ) that is optimized to perform machine learning inference operations. In at least one embodiment, processing unit 1530 is a vision processing unit ( “VPU” ) that is optimized to perform machine vision and machine learning inference operations.

[0325] In at least one embodiment, USB interface 1540 may be any type of USB connector or USB socket. For instance, in at least one embodiment, USB interface 1540 is a USB 3.0 Type-C socket for data and power. In at least one embodiment, USB interface 1540 is a USB 3.0 Type-A connector. In at least one embodiment, USB interface logic 1550 may include any amount and  type of logic that enables processing unit 1530 to interface with devices (e.g., computer 1510) via USB connector 1540.

[0326] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in computer system 1500 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0327] At least one embodiment of FIGS. 1–15 is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural networks. In at least one embodiment, a processor comprises one or more circuits to use said one or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0328] FIG. 16A illustrates an exemplary architecture in which a plurality of GPUs 1610 (1) -1610 (N) is communicatively coupled to a plurality of multi-core processors 1605 (1) -1605 (M) over high-speed links 1640 (1) -1640 (N) (e.g., buses, point-to-point interconnects, etc. ) . In at least one embodiment, high-speed links 1640 (1) -1640 (N) support a communication throughput of 4 GB / s, 30 GB / s, 80 GB / s or higher. In at least one embodiment, various interconnect protocols may be used including, but not limited to, PCIe 4.0 or 5.0 and NVLink 2.0. In various figures, “N” and “M” represent positive integers, values of which may be different from figure to figure. In at least one embodiment, one or more GPUs in a plurality of GPUs 1610 (1) -1610 (N) includes one or more graphics cores (also referred to simply as “cores” ) 1900 as disclosed in Figures 19A and 19B. In at least one embodiment, one or more graphics cores 1900 may be referred to as streaming multiprocessors ( “SMs” ) , stream processors ( “SPs” ) , stream processing  units ( “SPUs” ) , compute units ( “CUs” ) , execution units ( “EUs” ) , and / or slices, where a slice in this context can refer to a portion of processing resources in a processing unit (e.g., 16 cores, a ray tracing unit, a thread director or scheduler) .

[0329] In addition, and in at least one embodiment, two or more of GPUs 1610 are interconnected over high-speed links 1629 (1) -1629 (2) , which may be implemented using similar or different protocols / links than those used for high-speed links 1640 (1) -1640 (N) . Similarly, two or more of multi-core processors 1605 may be connected over a high-speed link 1628 which may be symmetric multi-processor (SMP) buses operating at 20 GB / s, 30 GB / s, 120 GB / s or higher. Alternatively, all communication between various system components shown in FIG. 16A may be accomplished using similar protocols / links (e.g., over a common interconnection fabric) .

[0330] In at least one embodiment, each multi-core processor 1605 is communicatively coupled to a processor memory 1601 (1) -1601 (M) , via memory interconnects 1626 (1) -1626 (M) , respectively, and each GPU 1610 (1) -1610 (N) is communicatively coupled to GPU memory 1620 (1) -1620 (N) over GPU memory interconnects 1650 (1) -1650 (N) , respectively. In at least one embodiment, memory interconnects 1626 and 1650 may utilize similar or different memory access technologies. By way of example, and not limitation, processor memories 1601 (1) -1601 (M) and GPU memories 1620 may be volatile memories such as dynamic random access memories (DRAMs) (including stacked DRAMs) , Graphics DDR SDRAM (GDDR) (e.g., GDDR5, GDDR6) , or High Bandwidth Memory (HBM) and / or may be non-volatile memories such as 3D XPoint or Nano-Ram. In at least one embodiment, some portion of processor memories 1601 may be volatile memory and another portion may be non-volatile memory (e.g., using a two-level memory (2LM) hierarchy) .

[0331] As described herein, although various multi-core processors 1605 and GPUs 1610 may be physically coupled to a particular memory 1601, 1620, respectively, and / or a unified memory architecture may be implemented in which a virtual system address space (also referred to as “effective address” space) is distributed among various physical memories. For example, processor memories 1601 (1) -1601 (M) may each comprise 64 GB of system memory address space and GPU memories 1620 (1) -1620 (N) may each comprise 32 GB of system memory address space resulting in a total of 256 GB addressable memory when M=2 and N=4. Other values for N and M are possible.

[0332] FIG. 16B illustrates additional details for an interconnection between a multi-core processor 1607 and a graphics acceleration module 1646 in accordance with one exemplary embodiment. In at least one embodiment, graphics acceleration module 1646 may include one or more GPU chips integrated on a line card which is coupled to processor 1607 via high-speed link 1640 (e.g., a PCIe bus, NVLink, etc. ) . In at least one embodiment, graphics acceleration module 1646 may alternatively be integrated on a package or chip with processor 1607.

[0333] In at least one embodiment, processor 1607 includes a plurality of cores 1660A-1660D (which may be referred to as “execution units” ) , each with a translation lookaside buffer ( “TLB” ) 1661A-1661D and one or more caches 1662A-1662D. In at least one embodiment, cores 1660A-1660D may include various other components for executing instructions and processing data that are not illustrated. In at least one embodiment, caches 1662A-1662D may comprise Level 1 (L1) and Level 2 (L2) caches. In addition, one or more shared caches 1656 may be included in caches 1662A-1662D and shared by sets of cores 1660A-1660D. For example, one embodiment of processor 1607 includes 24 cores, each with its own L1 cache, twelve shared L2 caches, and twelve shared L3 caches. In this embodiment, one or more L2 and L3 caches are shared by two adjacent cores. In at least one embodiment, processor 1607 and graphics acceleration module 1646 connect with system memory 1614, which may include processor memories 1601 (1) -1601 (M) of FIG. 16A.

[0334] In at least one embodiment, coherency is maintained for data and instructions stored in various caches 1662A-1662D, 1656 and system memory 1614 via inter-core communication over a coherence bus 1664. In at least one embodiment, for example, each cache may have cache coherency logic / circuitry associated therewith to communicate to over coherence bus 1664 in response to detected reads or writes to particular cache lines. In at least one embodiment, a cache snooping protocol is implemented over coherence bus 1664 to snoop cache accesses.

[0335] In at least one embodiment, a proxy circuit 1625 communicatively couples graphics acceleration module 1646 to coherence bus 1664, allowing graphics acceleration module 1646 to participate in a cache coherence protocol as a peer of cores 1660A-1660D. In particular, in at least one embodiment, an interface 1635 provides connectivity to proxy circuit 1625 over high-speed link 1640 and an interface 1637 connects graphics acceleration module 1646 to high-speed link 1640.

[0336] In at least one embodiment, an accelerator integration circuit 1636 provides cache management, memory access, context management, and interrupt management services on behalf of a plurality of graphics processing engines 1631 (1) -1631 (N) of graphics acceleration module 1646. In at least one embodiment, graphics processing engines 1631 (1) -1631 (N) may each comprise a separate graphics processing unit (GPU) . In at least one embodiment, plurality of graphics processing engines 1631 (1) -1631 (N) of graphics acceleration module 1646 include one or more graphics cores 1900 as discussed in connection with Figures 19A and 19B. In at least one embodiment, graphics processing engines 1631 (1) -1631 (N) alternatively may comprise different types of graphics processing engines within a GPU, such as graphics execution units, media processing engines (e.g., video encoders / decoders) , samplers, and blit engines. In at least one embodiment, graphics acceleration module 1646 may be a GPU with a plurality of graphics processing engines 1631 (1) -1631 (N) or graphics processing engines 1631 (1) -1631 (N) may be individual GPUs integrated on a common package, line card, or chip.

[0337] In at least one embodiment, accelerator integration circuit 1636 includes a memory management unit (MMU) 1639 for performing various memory management functions such as virtual-to-physical memory translations (also referred to as effective-to-real memory translations) and memory access protocols for accessing system memory 1614. In at least one embodiment, MMU 1639 may also include a translation lookaside buffer (TLB) (not shown) for caching virtual / effective to physical / real address translations. In at least one embodiment, a cache 1638 can store commands and data for efficient access by graphics processing engines 1631 (1) -1631 (N) . In at least one embodiment, data stored in cache 1638 and graphics memories 1633 (1) -1633 (M) is kept coherent with core caches 1662A-1662D, 1656 and system memory 1614, possibly using a fetch unit 1644. As mentioned, this may be accomplished via proxy circuit 1625 on behalf of cache 1638 and memories 1633 (1) -1633 (M) (e.g., sending updates to cache 1638 related to modifications / accesses of cache lines on processor caches 1662A-1662D, 1656 and receiving updates from cache 1638) .

[0338] In at least one embodiment, a set of registers 1645 store context data for threads executed by graphics processing engines 1631 (1) -1631 (N) and a context management circuit 1648 manages thread contexts. For example, context management circuit 1648 may perform save and restore operations to save and restore contexts of various threads during contexts  switches (e.g., where a first thread is saved and a second thread is stored so that a second thread can be execute by a graphics processing engine) . For example, on a context switch, context management circuit 1648 may store current register values to a designated region in memory (e.g., identified by a context pointer) . It may then restore register values when returning to a context. In at least one embodiment, an interrupt management circuit 1647 receives and processes interrupts received from system devices.

[0339] In at least one embodiment, virtual / effective addresses from a graphics processing engine 1631 are translated to real / physical addresses in system memory 1614 by MMU 1639. In at least one embodiment, accelerator integration circuit 1636 supports multiple (e.g., 4, 8, 16) graphics accelerator modules 1646 and / or other accelerator devices. In at least one embodiment, graphics accelerator module 1646 may be dedicated to a single application executed on processor 1607 or may be shared between multiple applications. In at least one embodiment, a virtualized graphics execution environment is presented in which resources of graphics processing engines 1631 (1) -1631 (N) are shared with multiple applications or virtual machines (VMs) . In at least one embodiment, resources may be subdivided into “slices” which are allocated to different VMs and / or applications based on processing requirements and priorities associated with VMs and / or applications.

[0340] In at least one embodiment, accelerator integration circuit 1636 performs as a bridge to a system for graphics acceleration module 1646 and provides address translation and system memory cache services. In addition, in at least one embodiment, accelerator integration circuit 1636 may provide virtualization facilities for a host processor to manage virtualization of graphics processing engines 1631 (1) -1631 (N) , interrupts, and memory management.

[0341] In at least one embodiment, because hardware resources of graphics processing engines 1631 (1) -1631 (N) are mapped explicitly to a real address space seen by host processor 1607, any host processor can address these resources directly using an effective address value. In at least one embodiment, one function of accelerator integration circuit 1636 is physical separation of graphics processing engines 1631 (1) -1631 (N) so that they appear to a system as independent units.

[0342] In at least one embodiment, one or more graphics memories 1633 (1) -1633 (M) are coupled to each of graphics processing engines 1631 (1) -1631 (N) , respectively and N=M. In at  least one embodiment, graphics memories 1633 (1) -1633 (M) store instructions and data being processed by each of graphics processing engines 1631 (1) -1631 (N) . In at least one embodiment, graphics memories 1633 (1) -1633 (M) may be volatile memories such as DRAMs (including stacked DRAMs) , GDDR memory (e.g., GDDR5, GDDR6) , or HBM, and / or may be non-volatile memories such as 3D XPoint or Nano-Ram.

[0343] In at least one embodiment, to reduce data traffic over high-speed link 1640, biasing techniques can be used to ensure that data stored in graphics memories 1633 (1) -1633 (M) is data that will be used most frequently by graphics processing engines 1631 (1) -1631 (N) and preferably not used by cores 1660A-1660D (at least not frequently) . Similarly, in at least one embodiment, a biasing mechanism attempts to keep data needed by cores (and preferably not graphics processing engines 1631 (1) -1631 (N) ) within caches 1662A-1662D, 1656 and system memory 1614.

[0344] FIG. 16C illustrates another exemplary embodiment in which accelerator integration circuit 1636 is integrated within processor 1607. In this embodiment, graphics processing engines 1631 (1) -1631 (N) communicate directly over high-speed link 1640 to accelerator integration circuit 1636 via interface 1637 and interface 1635 (which, again, may be any form of bus or interface protocol) . In at least one embodiment, accelerator integration circuit 1636 may perform similar operations as those described with respect to FIG. 16B, but potentially at a higher throughput given its close proximity to coherence bus 1664 and caches 1662A-1662D, 1656. In at least one embodiment, an accelerator integration circuit supports different programming models including a dedicated-process programming model (no graphics acceleration module virtualization) and shared programming models (with virtualization) , which may include programming models which are controlled by accelerator integration circuit 1636 and programming models which are controlled by graphics acceleration module 1646.

[0345] In at least one embodiment, graphics processing engines 1631 (1) -1631 (N) are dedicated to a single application or process under a single operating system. In at least one embodiment, a single application can funnel other application requests to graphics processing engines 1631 (1) -1631 (N) , providing virtualization within a VM / partition.

[0346] In at least one embodiment, graphics processing engines 1631 (1) -1631 (N) , may be shared by multiple VM / application partitions. In at least one embodiment, shared models may  use a system hypervisor to virtualize graphics processing engines 1631 (1) -1631 (N) to allow access by each operating system. In at least one embodiment, for single-partition systems without a hypervisor, graphics processing engines 1631 (1) -1631 (N) are owned by an operating system. In at least one embodiment, an operating system can virtualize graphics processing engines 1631 (1) -1631 (N) to provide access to each process or application.

[0347] In at least one embodiment, graphics acceleration module 1646 or an individual graphics processing engine 1631 (1) -1631 (N) selects a process element using a process handle. In at least one embodiment, process elements are stored in system memory 1614 and are addressable using an effective address to real address translation technique described herein. In at least one embodiment, a process handle may be an implementation-specific value provided to a host process when registering its context with graphics processing engine 1631 (1) -1631 (N) (that is, calling system software to add a process element to a process element linked list) . In at least one embodiment, a lower 16-bits of a process handle may be an offset of a process element within a process element linked list.

[0348] FIG. 16D illustrates an exemplary accelerator integration slice 1690. In at least one embodiment, a “slice” comprises a specified portion of processing resources of accelerator integration circuit 1636. In at least one embodiment, an application is effective address space 1682 within system memory 1614 stores process elements 1683. In at least one embodiment, process elements 1683 are stored in response to GPU invocations 1681 from applications 1680 executed on processor 1607. In at least one embodiment, a process element 1683 contains process state for corresponding application 1680. In at least one embodiment, a work descriptor (WD) 1684 contained in process element 1683 can be a single job requested by an application or may contain a pointer to a queue of jobs. In at least one embodiment, WD 1684 is a pointer to a job request queue in an application’s effective address space 1682.

[0349] In at least one embodiment, graphics acceleration module 1646 and / or individual graphics processing engines 1631 (1) -1631 (N) can be shared by all or a subset of processes in a system. In at least one embodiment, an infrastructure for setting up process states and sending a WD 1684 to a graphics acceleration module 1646 to start a job in a virtualized environment may be included.

[0350] In at least one embodiment, a dedicated-process programming model is implementation-specific. In at least one embodiment, in this model, a single process owns graphics acceleration module 1646 or an individual graphics processing engine 1631. In at least one embodiment, when graphics acceleration module 1646 is owned by a single process, a hypervisor initializes accelerator integration circuit 1636 for an owning partition and an operating system initializes accelerator integration circuit 1636 for an owning process when graphics acceleration module 1646 is assigned.

[0351] In at least one embodiment, in operation, a WD fetch unit 1691 in accelerator integration slice 1690 fetches next WD 1684, which includes an indication of work to be done by one or more graphics processing engines of graphics acceleration module 1646. In at least one embodiment, data from WD 1684 may be stored in registers 1645 and used by MMU 1639, interrupt management circuit 1647 and / or context management circuit 1648 as illustrated. For example, one embodiment of MMU 1639 includes segment / page walk circuitry for accessing segment / page tables 1686 within an OS virtual address space 1685. In at least one embodiment, interrupt management circuit 1647 may process interrupt events 1692 received from graphics acceleration module 1646. In at least one embodiment, when performing graphics operations, an effective address 1693 generated by a graphics processing engine 1631 (1) -1631 (N) is translated to a real address by MMU 1639.

[0352] In at least one embodiment, registers 1645 are duplicated for each graphics processing engine 1631 (1) -1631 (N) and / or graphics acceleration module 1646 and may be initialized by a hypervisor or an operating system. In at least one embodiment, each of these duplicated registers may be included in an accelerator integration slice 1690. Exemplary registers that may be initialized by a hypervisor are shown in Table 1.

[0353] Table 1 –Hypervisor Initialized Registers

[0354] Exemplary registers that may be initialized by an operating system are shown in Table 2.

[0355] Table 2 –Operating System Initialized Registers

[0356] In at least one embodiment, each WD 1684 is specific to a particular graphics acceleration module 1646 and / or graphics processing engines 1631 (1) -1631 (N) . In at least one embodiment, it contains all information required by a graphics processing engine 1631 (1) -1631 (N) to do work, or it can be a pointer to a memory location where an application has set up a command queue of work to be completed.

[0357] FIG. 16E illustrates additional details for one exemplary embodiment of a shared model. This embodiment includes a hypervisor real address space 1698 in which a process element list 1699 is stored. In at least one embodiment, hypervisor real address space 1698 is accessible via a hypervisor 1696 which virtualizes graphics acceleration module engines for operating system 1695.

[0358] In at least one embodiment, shared programming models allow for all or a subset of processes from all or a subset of partitions in a system to use a graphics acceleration module 1646. In at least one embodiment, there are two programming models where graphics  acceleration module 1646 is shared by multiple processes and partitions, namely time-sliced shared and graphics directed shared.

[0359] In at least one embodiment, in this model, system hypervisor 1696 owns graphics acceleration module 1646 and makes its function available to all operating systems 1695. In at least one embodiment, for a graphics acceleration module 1646 to support virtualization by system hypervisor 1696, graphics acceleration module 1646 may adhere to certain requirements, such as (1) an application’s job request must be autonomous (that is, state does not need to be maintained between jobs) , or graphics acceleration module 1646 must provide a context save and restore mechanism, (2) an application’s job request is guaranteed by graphics acceleration module 1646 to complete in a specified amount of time, including any translation faults, or graphics acceleration module 1646 provides an ability to preempt processing of a job, and (3) graphics acceleration module 1646 must be guaranteed fairness between processes when operating in a directed shared programming model.

[0360] In at least one embodiment, application 1680 is required to make an operating system 1695 system call with a graphics acceleration module type, a work descriptor (WD) , an authority mask register (AMR) value, and a context save / restore area pointer (CSRP) . In at least one embodiment, graphics acceleration module type describes a targeted acceleration function for a system call. In at least one embodiment, graphics acceleration module type may be a system-specific value. In at least one embodiment, WD is formatted specifically for graphics acceleration module 1646 and can be in a form of a graphics acceleration module 1646 command, an effective address pointer to a user-defined structure, an effective address pointer to a queue of commands, or any other data structure to describe work to be done by graphics acceleration module 1646.

[0361] In at least one embodiment, an AMR value is an AMR state to use for a current process. In at least one embodiment, a value passed to an operating system is similar to an application setting an AMR. In at least one embodiment, if accelerator integration circuit 1636 (not shown) and graphics acceleration module 1646 implementations do not support a User Authority Mask Override Register (UAMOR) , an operating system may apply a current UAMOR value to an AMR value before passing an AMR in a hypervisor call. In at least one embodiment, hypervisor 1696 may optionally apply a current Authority Mask Override Register (AMOR) value before  placing an AMR into process element 1683. In at least one embodiment, CSRP is one of registers 1645 containing an effective address of an area in an application’s effective address space 1682 for graphics acceleration module 1646 to save and restore context state. In at least one embodiment, this pointer is optional if no state is required to be saved between jobs or when a job is preempted. In at least one embodiment, context save / restore area may be pinned system memory.

[0362] Upon receiving a system call, operating system 1695 may verify that application 1680 has registered and been given authority to use graphics acceleration module 1646. In at least one embodiment, operating system 1695 then calls hypervisor 1696 with information shown in Table 3.

[0363] Table 3 –OS to Hypervisor Call Parameters

[0364] In at least one embodiment, upon receiving a hypervisor call, hypervisor 1696 verifies that operating system 1695 has registered and been given authority to use graphics acceleration module 1646. In at least one embodiment, hypervisor 1696 then puts process element 1683 into a process element linked list for a corresponding graphics acceleration module 1646 type. In at least one embodiment, a process element may include information shown in Table 4.

[0365] Table 4 –Process Element Information

[0366] In at least one embodiment, hypervisor initializes a plurality of accelerator integration slice 1690 registers 1645.

[0367] As illustrated in FIG. 16F, in at least one embodiment, a unified memory is used, addressable via a common virtual memory address space used to access physical processor memories 1601 (1) -1601 (N) and GPU memories 1620 (1) -1620 (N) . In this implementation, operations executed on GPUs 1610 (1) -1610 (N) utilize a same virtual / effective memory address space to access processor memories 1601 (1) -1601 (M) and vice versa, thereby simplifying programmability. In at least one embodiment, a first portion of a virtual / effective address space is allocated to processor memory 1601 (1) , a second portion to second processor memory 1601 (N) , a third portion to GPU memory 1620 (1) , and so on. In at least one embodiment, an entire virtual / effective memory space (sometimes referred to as an effective address space) is thereby distributed across each of processor memories 1601 and GPU memories 1620, allowing any processor or GPU to access any physical memory with a virtual address mapped to that memory.

[0368] In at least one embodiment, bias / coherence management circuitry 1694A-1694E within one or more of MMUs 1639A-1639E ensures cache coherence between caches of one or more host processors (e.g., 1605) and GPUs 1610 and implements biasing techniques indicating physical memories in which certain types of data should be stored. In at least one embodiment, while multiple instances of bias / coherence management circuitry 1694A-1694E are illustrated in  FIG. 16F, bias / coherence circuitry may be implemented within an MMU of one or more host processors 1605 and / or within accelerator integration circuit 1636.

[0369] One embodiment allows GPU memories 1620 to be mapped as part of system memory, and accessed using shared virtual memory (SVM) technology, but without suffering performance drawbacks associated with full system cache coherence. In at least one embodiment, an ability for GPU memories 1620 to be accessed as system memory without onerous cache coherence overhead provides a beneficial operating environment for GPU offload. In at least one embodiment, this arrangement allows software of host processor 1605 to setup operands and access computation results, without overhead of tradition I / O DMA data copies. In at least one embodiment, such traditional copies involve driver calls, interrupts and memory mapped I / O (MMIO) accesses that are all inefficient relative to simple memory accesses. In at least one embodiment, an ability to access GPU memories 1620 without cache coherence overheads can be critical to execution time of an offloaded computation. In at least one embodiment, in cases with substantial streaming write memory traffic, for example, cache coherence overhead can significantly reduce an effective write bandwidth seen by a GPU 1610. In at least one embodiment, efficiency of operand setup, efficiency of results access, and efficiency of GPU computation may play a role in determining effectiveness of a GPU offload.

[0370] In at least one embodiment, selection of GPU bias and host processor bias is driven by a bias tracker data structure. In at least one embodiment, a bias table may be used, for example, which may be a page-granular structure (e.g., controlled at a granularity of a memory page) that includes 1 or 2 bits per GPU-attached memory page. In at least one embodiment, a bias table may be implemented in a stolen memory range of one or more GPU memories 1620, with or without a bias cache in a GPU 1610 (e.g., to cache frequently / recently used entries of a bias table) . Alternatively, in at least one embodiment, an entire bias table may be maintained within a GPU.

[0371] In at least one embodiment, a bias table entry associated with each access to a GPU attached memory 1620 is accessed prior to actual access to a GPU memory, causing following operations. In at least one embodiment, local requests from a GPU 1610 that find their page in GPU bias are forwarded directly to a corresponding GPU memory 1620. In at least one embodiment, local requests from a GPU that find their page in host bias are forwarded to  processor 1605 (e.g., over a high-speed link as described herein) . In at least one embodiment, requests from processor 1605 that find a requested page in host processor bias complete a request like a normal memory read. Alternatively, requests directed to a GPU-biased page may be forwarded to a GPU 1610. In at least one embodiment, a GPU may then transition a page to a host processor bias if it is not currently using a page. In at least one embodiment, a bias state of a page can be changed either by a software-based mechanism, a hardware-assisted software-based mechanism, or, for a limited set of cases, a purely hardware-based mechanism.

[0372] In at least one embodiment, one mechanism for changing bias state employs an API call (e.g., OpenCL) , which, in turn, calls a GPU’s device driver which, in turn, sends a message (or enqueues a command descriptor) to a GPU directing it to change a bias state and, for some transitions, perform a cache flushing operation in a host. In at least one embodiment, a cache flushing operation is used for a transition from host processor 1605 bias to GPU bias, but is not for an opposite transition.

[0373] In at least one embodiment, cache coherency is maintained by temporarily rendering GPU-biased pages uncacheable by host processor 1605. In at least one embodiment, to access these pages, processor 1605 may request access from GPU 1610, which may or may not grant access right away. In at least one embodiment, thus, to reduce communication between processor 1605 and GPU 1610 it is beneficial to ensure that GPU-biased pages are those which are required by a GPU but not host processor 1605 and vice versa.

[0374] Hardware structure (s) 815 are used to perform one or more embodiments. Details regarding a hardware structure (s) 815 may be provided herein in conjunction with FIGS. 8A and / or 8B.

[0375] FIG. 17 illustrates exemplary integrated circuits and associated graphics processors that may be fabricated using one or more IP cores, according to various embodiments described herein. In addition to what is illustrated, other logic and circuits may be included in at least one embodiment, including additional graphics processors / cores, peripheral interface controllers, or general-purpose processor cores.

[0376] FIG. 17 is a block diagram illustrating an exemplary system on a chip integrated circuit 1700 that may be fabricated using one or more IP cores, according to at least one embodiment.  In at least one embodiment, integrated circuit 1700 includes one or more application processor (s) 1705 (e.g., CPUs) , at least one graphics processor 1710, and may additionally include an image processor 1715 and / or a video processor 1720, any of which may be a modular IP core. In at least one embodiment, integrated circuit 1700 includes peripheral or bus logic including a USB controller 1725, a UART controller 1730, an SPI / SDIO controller 1735, and an I22S / I22C controller 1740. In at least one embodiment, integrated circuit 1700 can include a display device 1745 coupled to one or more of a high-definition multimedia interface (HDMI) controller 1750 and a mobile industry processor interface (MIPI) display interface 1755. In at least one embodiment, storage may be provided by a flash memory subsystem 1760 including flash memory and a flash memory controller. In at least one embodiment, a memory interface may be provided via a memory controller 1765 for access to SDRAM or SRAM memory devices. In at least one embodiment, some integrated circuits additionally include an embedded security engine 1770.

[0377] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in integrated circuit 1700 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0378] At least one embodiment of FIGS. 1–17 is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural networks. In at least one embodiment, a processor comprises one or more circuits to use said one or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0379] FIGS. 18A-18B illustrate exemplary integrated circuits and associated graphics processors that may be fabricated using one or more IP cores, according to various embodiments described herein. In addition to what is illustrated, other logic and circuits may be included in at least one embodiment, including additional graphics processors / cores, peripheral interface controllers, or general-purpose processor cores.

[0380] FIGS. 18A-18B are block diagrams illustrating exemplary graphics processors for use within an SoC, according to embodiments described herein. FIG. 18A illustrates an exemplary graphics processor 1810 of a system on a chip integrated circuit that may be fabricated using one or more IP cores, according to at least one embodiment. FIG. 18B illustrates an additional exemplary graphics processor 1840 of a system on a chip integrated circuit that may be fabricated using one or more IP cores, according to at least one embodiment. In at least one embodiment, graphics processor 1810 of FIG. 18A is a low power graphics processor core. In at least one embodiment, graphics processor 1840 of FIG. 18B is a higher performance graphics processor core. In at least one embodiment, each of graphics processors 1810, 1840 can be variants of graphics processor 1710 of FIG. 17.

[0381] In at least one embodiment, graphics processor 1810 includes a vertex processor 1805 and one or more fragment processor (s) 1815A-1815N (e.g., 1815A, 1815B, 1815C, 1815D, through 1815N-1, and 1815N) . In at least one embodiment, graphics processor 1810 can execute different shader programs via separate logic, such that vertex processor 1805 is optimized to execute operations for vertex shader programs, while one or more fragment processor (s) 1815A-1815N execute fragment (e.g., pixel) shading operations for fragment or pixel shader programs. In at least one embodiment, vertex processor 1805 performs a vertex processing stage of a 3D graphics pipeline and generates primitives and vertex data. In at least one embodiment, fragment processor (s) 1815A-1815N use primitive and vertex data generated by vertex processor 1805 to produce a framebuffer that is displayed on a display device. In at least one embodiment, fragment processor (s) 1815A-1815N are optimized to execute fragment shader programs as provided for in an OpenGL API, which may be used to perform similar operations as a pixel shader program as provided for in a Direct 3D API.

[0382] In at least one embodiment, graphics processor 1810 additionally includes one or more memory management units (MMUs) 1820A-1820B, cache (s) 1825A-1825B, and circuit  interconnect (s) 1830A-1830B. In at least one embodiment, one or more MMU (s) 1820A-1820B provide for virtual to physical address mapping for graphics processor 1810, including for vertex processor 1805 and / or fragment processor (s) 1815A-1815N, which may reference vertex or image / texture data stored in memory, in addition to vertex or image / texture data stored in one or more cache (s) 1825A-1825B. In at least one embodiment, one or more MMU (s) 1820A-1820B may be synchronized with other MMUs within a system, including one or more MMUs associated with one or more application processor (s) 1705, image processors 1715, and / or video processors 1720 of FIG. 17, such that each processor 1705-1720 can participate in a shared or unified virtual memory system. In at least one embodiment, one or more circuit interconnect (s) 1830A-1830B enable graphics processor 1810 to interface with other IP cores within SoC, either via an internal bus of SoC or via a direct connection.

[0383] In at least one embodiment, graphics processor 1840 includes one or more shader core (s) 1855A-1855N (e.g., 1855A, 1855B, 1855C, 1855D, 1855E, 1855F, through 1855N-1, and 1855N) as shown in FIG. 18B, which provides for a unified shader core architecture in which a single core or type or core can execute all types of programmable shader code, including shader program code to implement vertex shaders, fragment shaders, and / or compute shaders. In at least one embodiment, a number of shader cores can vary. In at least one embodiment, graphics processor 1840 includes an inter-core task manager 1845, which acts as a thread dispatcher to dispatch execution threads to one or more shader cores 1855A-1855N and a tiling unit 1858 to accelerate tiling operations for tile-based rendering, in which rendering operations for a scene are subdivided in image space, for example to exploit local spatial coherence within a scene or to optimize use of internal caches.

[0384] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in graphic processor 1810 and / or 1840 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0385] At least one embodiment of FIGS. 1–18B is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware  resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural networks. In at least one embodiment, a processor comprises one or more circuits to use said one or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0386] FIGS. 19A-19B illustrate additional exemplary graphics processor logic according to embodiments described herein. In at least one embodiment, components illustrated in and described in connection with FIGS. 19A-19B are integrated into a single system, such as a graphics processing unit (GPU) , SoC, or another type of processor. FIG. 19A illustrates a graphics core 1900 that may be included within graphics processor 1710 of FIG. 17, in at least one embodiment, and may be a unified shader core 1855A-1855N as in FIG. 18B in at least one embodiment. FIG. 19B illustrates a highly-parallel general-purpose graphics processing unit ( “GPGPU” , which can also be referred to as a “graphics processing unit” ) 1930 suitable for deployment on a multi-chip module in at least one embodiment. In at least one embodiment, graphics processing unit 1930 is a GPGPU that comprises a graphics processor. In at least one embodiment, integrated circuit 1700 comprises graphics core 1900, e.g., to form an integrated circuit and / or to form an SoC, where such an integrated circuit and / or such an SoC perform operations described herein.

[0387] In at least one embodiment, graphics core 1900 includes a shared instruction cache 1902, a texture unit 1918, and a cache / shared memory 1920 (e.g., including L1, L2, L3, last level cache, or other caches) that are common to execution resources within graphics core 1900. In at least one embodiment, graphics core 1900 can include multiple slices 1901A-1901N or a partition for each core, and a graphics processor can include multiple instances of graphics core 1900. In at least one embodiment, each slice 1901A-1901N refers to graphics core 1900. In at least one embodiment, slices 1901A-1901N have sub-slices, which are part of a slice 1901A-1901N. In at least one embodiment, slices 1901A-1901N are independent of other slices or  dependent on other slices. In at least one embodiment, slices 1901A-1901N can include support logic including a local instruction cache 1904A-1904N, a thread scheduler (sequencer) 1906A-1906N, a thread dispatcher 1908A-1908N, and a set of registers 1910A-1910N. In at least one embodiment, slices 1901A-1901N can include a set of additional function units (AFUs 1912A-1912N) , floating-point units (FPUs 1914A-1914N) , integer arithmetic logic units (ALUs 1916A-1916N) , address computational units (ACUs 1913A-1913N) , double-precision floating-point units (DPFPUs 1915A-1915N) , and matrix processing units (MPUs 1917A-1917N) . In at least one embodiment, MPUs 1917A-1917N are referred to as matrix engines.

[0388] In at least one embodiment, each slice 1901A-1901N includes one or more engines for floating point and integer vector operations and one or more engines to accelerate convolution and matrix operations in AI, machine learning, or large dataset workloads. In at least one embodiment, one or more slices 1901A-1901N include one or more vector engines to compute a vector (e.g., compute mathematical operations for vectors) . In at least one embodiment, a vector engine can compute a vector operation in 16-bit floating point (also referred to as “FP16” ) , 32-bit floating point (also referred to as “FP32” ) , or 64-bit floating point (also referred to as “FP64” ) . In at least one embodiment, one or more slices 1901A-1901N includes 16 vector engines that are paired with 16 matrix math units to compute matrix / tensor operations, where vector engines and math units are exposed via matrix extensions. In at least one embodiment, a slice a specified portion of processing resources of a processing unit, e.g., 16 cores and a ray tracing unit or 8 cores, a thread scheduler, a thread dispatcher, and additional functional units for a processor. In at least one embodiment, graphics core 1900 includes one or more matrix engines to compute matrix operations, e.g., when computing tensor operations.

[0389] In at least one embodiment, one or more slices 1901A-1901N includes one or more ray tracing units to compute ray tracing operations (e.g., 16 ray tracing units per slice slices 1901A-1901N) . In at least one embodiment, a ray tracing unit computes ray traversal, triangle intersection, bounding box intersect, or other ray tracing operations.

[0390] In at least one embodiment, one or more slices 1901A-1901N includes a media slice that encodes, decodes, and / or transcodes data; scales and / or format converts data; and / or performs video quality operations on video data.

[0391] In at least one embodiment, one or more slices 1901A-1901N are linked to L2 cache and memory fabric, link connectors, high-bandwidth memory (HBM) (e.g., HBM2e, HDM3) stacks, and a media engine. In at least one embodiment, one or more slices 1901A-1901N include multiple cores (e.g., 16 cores) and multiple ray tracing units (e.g., 16) paired to each core. In at least one embodiment, one or more slices 1901A-1901N has one or more L1 caches. In at least one embodiment, one or more slices 1901A-1901N include one or more vector engines; one or more instruction caches to store instructions; one or more L1 caches to cache data; one or more shared local memories (SLMs) to store data, e.g., corresponding to instructions; one or more samplers to sample data; one or more ray tracing units to perform ray tracing operations; one or more geometries to perform operations in geometry pipelines and / or apply geometric transformations to vertices or polygons; one or more rasterizers to describe an image in vector graphics format (e.g., shape) and convert it into a raster image (e.g., a series of pixels, dots, or lines, which when displayed together, create an image that is represented by shapes) ; one or more a Hierarchical Depth Buffer (Hiz) to buffer data; and / or one or more pixel backends. In at least one embodiment, a slice 1901A-1901N includes a memory fabric, e.g., an L2 cache.

[0392] In at least one embodiment, FPUs 1914A-1914N can perform single-precision (32-bit) and half-precision (16-bit) floating point operations, while DPFPUs 1915A-1915N perform double precision (64-bit) floating point operations. In at least one embodiment, ALUs 1916A-1916N can perform variable precision integer operations at 8-bit, 16-bit, and 32-bit precision, and can be configured for mixed precision operations. In at least one embodiment, MPUs 1917A-1917N can also be configured for mixed precision matrix operations, including half-precision floating point and 8-bit integer operations. In at least one embodiment, MPUs 1917-1917N can perform a variety of matrix operations to accelerate machine learning application frameworks, including enabling support for accelerated general matrix to matrix multiplication (GEMM) . In at least one embodiment, AFUs 1912A-1912N can perform additional logic operations not supported by floating-point or integer units, including trigonometric operations (e.g., sine, cosine, etc. ) .

[0393] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in graphics core 1900  for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0394] In at least one embodiment, graphics core 1900 includes an interconnect and a link fabric sublayer that is attached to a switch and a GPU-GPU bridge that enables multiple graphics processors 1900 (e.g., 8) to be interlinked without glue to each other with load / store units (LSUs) , data transfer units, and sync semantics across multiple graphics processors 1900. In at least one embodiment, interconnects include standardized interconnects (e.g., PCIe) or some combination thereof.

[0395] In at least one embodiment, graphics core 1900 includes multiple tiles. In at least one embodiment, a tile is an individual die or one or more dies, where individual dies can be connected with an interconnect (e.g., embedded multi-die interconnect bridge (EMIB) ) . In at least one embodiment, graphics core 1900 includes a compute tile, a memory tile (e.g., where a memory tile can be exclusively accessed by different tiles or different chipsets such as a Rambo tile) , substrate tile, a base tile, a HMB tile, a link tile, and EMIB tile, where all tiles are packaged together in graphics core 1900 as part of a GPU. In at least one embodiment, graphics core 1900 can include multiple tiles in a single package (also referred to as a “multi tile package” ) . In at least one embodiment, a compute tile can have 8 graphics cores 1900, an L1 cache; and a base tile can have a host interface with PCIe 5.0, HBM2e, MDFI, and EMIB, a link tile with 8 links, 8 ports with an embedded switch. In at least one embodiment, tiles are connected with face-to-face (F2F) chip-on-chip bonding through fine-pitched, 36-micron, microbumps (e.g., copper pillars) . In at least one embodiment, graphics core 1900 includes memory fabric, which includes memory, and is tile that is accessible by multiple tiles. In at least one embodiment, graphics core 1900 stores, accesses, or loads its own hardware contexts in memory, where a hardware context is a set of data loaded from registers before a process resumes, and where a hardware context can indicate a state of hardware (e.g., state of a GPU) .

[0396] In at least one embodiment, graphics core 1900 includes serializer / deserializer (SERDES) circuitry that converts a serial data stream to a parallel data stream, or converts a parallel data stream to a serial data stream.

[0397] In at least one embodiment, graphics core 1900 includes a high speed coherent unified fabric (GPU to GPU) , load / store units, bulk data transfer and sync semantics, and connected GPUs through an embedded switch, where a GPU-GPU bridge is controlled by a controller.

[0398] In at least one embodiment, graphics core 1900 performs an API, where said API abstracts hardware of graphics core 1900 and access libraries with instructions to perform math operations (e.g., math kernel library) , deep neural network operations (e.g., deep neural network library) , vector operations, collective communications, thread building blocks, video processing, data analytics library, and / or ray tracing operations.

[0399] At least one embodiment of FIGS. 1–19A is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural networks. In at least one embodiment, a processor comprises one or more circuits to use said one or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0400] FIG. 19B illustrates GPGPU 1930 that can be configured to enable highly-parallel compute operations to be performed by an array of graphics processing units, in at least one embodiment. In at least one embodiment, GPGPU 1930 can be linked directly to other instances of GPGPU 1930 to create a multi-GPU cluster to improve training speed for deep neural networks. In at least one embodiment, GPGPU 1930 includes a host interface 1932 to enable a connection with a host processor. In at least one embodiment, host interface 1932 is a PCI Express interface. In at least one embodiment, host interface 1932 can be a vendor-specific communications interface or communications fabric. In at least one embodiment, GPGPU 1930 receives commands from a host processor and uses a global scheduler 1934 (which may be referred to as a thread sequencer and / or asynchronous compute engine) to distribute execution threads associated with those commands to a set of compute clusters 1936A-1936H. In at least  one embodiment, compute clusters 1936A-1936H share a cache memory 1938. In at least one embodiment, cache memory 1938 can serve as a higher-level cache for cache memories within compute clusters 1936A-1936H. In at least one embodiment, compute clusters 1936A-1936H comprise a slice or are referred to as “slices. ” In at least one embodiment, GPGPU 1930 is part of an SoC such as part of integrated circuit 1700 (FIG. 17) .

[0401] In at least one embodiment, GPGPU 1930 includes memory 1944A-1944B coupled with compute clusters 1936A-1936H via a set of memory controllers 1942A-1942B (e.g., one or more controllers for HBM2e) . In at least one embodiment, memory 1944A-1944B can include various types of memory devices including dynamic random access memory (DRAM) or graphics random access memory, such as synchronous graphics random access memory (SGRAM) , including graphics double data rate (GDDR) memory.

[0402] In at least one embodiment, compute clusters 1936A-1936H each include a set of graphics cores, such as graphics core 1900 of FIG. 19A, which can include multiple types of integer and floating point logic units that can perform computational operations at a range of precisions including suited for machine learning computations. For example, in at least one embodiment, at least a subset of floating point units in each of compute clusters 1936A-1936H can be configured to perform 16-bit or 32-bit floating point operations, while a different subset of floating point units can be configured to perform 64-bit floating point operations.

[0403] In at least one embodiment, multiple instances of GPGPU 1930 can be configured to operate as a compute cluster. In at least one embodiment, communication used by compute clusters 1936A-1936H for synchronization and data exchange varies across embodiments. In at least one embodiment, multiple instances of GPGPU 1930 communicate over host interface 1932. In at least one embodiment, GPGPU 1930 includes an I / O hub 1939 that couples GPGPU 1930 with a GPU link 1940 that enables a direct connection to other instances of GPGPU 1930. In at least one embodiment, GPU link 1940 is coupled to a dedicated GPU-to-GPU bridge that enables communication and synchronization between multiple instances of GPGPU 1930. In at least one embodiment, GPU link 1940 couples with a high-speed interconnect to transmit and receive data to other GPGPUs or parallel processors. In at least one embodiment, multiple instances of GPGPU 1930 are located in separate data processing systems and communicate via a network device that is accessible via host interface 1932. In at least one embodiment GPU link 1940 can  be configured to enable a connection to a host processor in addition to or as an alternative to host interface 1932.

[0404] In at least one embodiment, GPGPU 1930 can be configured to train neural networks. In at least one embodiment, GPGPU 1930 can be used within an inferencing platform. In at least one embodiment, in which GPGPU 1930 is used for inferencing, GPGPU 1930 may include fewer compute clusters 1936A-1936H relative to when GPGPU 1930 is used for training a neural network. In at least one embodiment, memory technology associated with memory 1944A-1944B may differ between inferencing and training configurations, with higher bandwidth memory technologies devoted to training configurations. In at least one embodiment, an inferencing configuration of GPGPU 1930 can support inferencing specific instructions. For example, in at least one embodiment, an inferencing configuration can provide support for one or more 8-bit integer dot product instructions, which may be used during inferencing operations for deployed neural networks.

[0405] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in GPGPU 1930 for inferencing or predicting operations based, at least in part, on weight parameters calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0406] At least one embodiment of FIGS. 1–19B is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural networks. In at least one embodiment, a processor comprises one or more circuits to use said one or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0407] FIG. 20 is a block diagram illustrating a computing system 2000 according to at least one embodiment. In at least one embodiment, computing system 2000 includes a processing subsystem 2001 having one or more processor (s) 2002 and a system memory 2004 communicating via an interconnection path that may include a memory hub 2005. In at least one embodiment, memory hub 2005 may be a separate component within a chipset component or may be integrated within one or more processor (s) 2002. In at least one embodiment, memory hub 2005 couples with an I / O subsystem 2011 via a communication link 2006. In at least one embodiment, I / O subsystem 2011 includes an I / O hub 2007 that can enable computing system 2000 to receive input from one or more input device (s) 2008. In at least one embodiment, I / O hub 2007 can enable a display controller, which may be included in one or more processor (s) 2002, to provide outputs to one or more display device (s) 2010A. In at least one embodiment, one or more display device (s) 2010A coupled with I / O hub 2007 can include a local, internal, or embedded display device.

[0408] In at least one embodiment, processing subsystem 2001 includes one or more parallel processor (s) 2012 coupled to memory hub 2005 via a bus or other communication link 2013. In at least one embodiment, communication link 2013 may use one of any number of standards based communication link technologies or protocols, such as, but not limited to PCI Express, or may be a vendor-specific communications interface or communications fabric. In at least one embodiment, one or more parallel processor (s) 2012 form a computationally focused parallel or vector processing system that can include a large number of processing cores and / or processing clusters, such as a many-integrated core (MIC) processor. In at least one embodiment, some or all of parallel processor (s) 2012 form a graphics processing subsystem that can output pixels to one of one or more display device (s) 2010A coupled via I / O Hub 2007. In at least one embodiment, parallel processor (s) 2012 can also include a display controller and display interface (not shown) to enable a direct connection to one or more display device (s) 2010B. In at least one embodiment, parallel processor (s) 2012 include one or more cores, such as graphics cores 1900 discussed herein.

[0409] In at least one embodiment, a system storage unit 2014 can connect to I / O hub 2007 to provide a storage mechanism for computing system 2000. In at least one embodiment, an I / O switch 2016 can be used to provide an interface mechanism to enable connections between I / O  hub 2007 and other components, such as a network adapter 2018 and / or a wireless network adapter 2019 that may be integrated into platform, and various other devices that can be added via one or more add-in device (s) 2020. In at least one embodiment, network adapter 2018 can be an Ethernet adapter or another wired network adapter. In at least one embodiment, wireless network adapter 2019 can include one or more of a Wi-Fi, Bluetooth, near field communication (NFC) , or other network device that includes one or more wireless radios.

[0410] In at least one embodiment, computing system 2000 can include other components not explicitly shown, including USB or other port connections, optical storage drives, video capture devices, and like, may also be connected to I / O hub 2007. In at least one embodiment, communication paths interconnecting various components in FIG. 20 may be implemented using any suitable protocols, such as PCI (Peripheral Component Interconnect) based protocols (e.g., PCI-Express) , or other bus or point-to-point communication interfaces and / or protocol (s) , such as NV-Link high-speed interconnect, or interconnect protocols.

[0411] In at least one embodiment, parallel processor (s) 2012 incorporate circuitry optimized for graphics and video processing, including, for example, video output circuitry, and constitutes a graphics processing unit (GPU) , e.g., parallel processor (s) 2012 includes graphics core 1900. In at least one embodiment, parallel processor (s) 2012 incorporate circuitry optimized for general purpose processing. In at least embodiment, components of computing system 2000 may be integrated with one or more other system elements on a single integrated circuit. For example, in at least one embodiment, parallel processor (s) 2012, memory hub 2005, processor (s) 2002, and I / O hub 2007 can be integrated into a system on chip (SoC) integrated circuit. In at least one embodiment, components of computing system 2000 can be integrated into a single package to form a system in package (SIP) configuration. In at least one embodiment, at least a portion of components of computing system 2000 can be integrated into a multi-chip module (MCM) , which can be interconnected with other multi-chip modules into a modular computing system.

[0412] Logic 815 are used to perform inferencing and / or training operations associated with one or more embodiments. Details regarding logic 815 are provided herein in conjunction with FIGS. 8A and / or 8B. In at least one embodiment, logic 815 may be used in computing system 2000 for inferencing or predicting operations based, at least in part, on weight parameters  calculated using neural network training operations, neural network functions and / or architectures, or neural network use cases described herein.

[0413] At least one embodiment of FIGS. 1–20 is to perform optimized deployment of one or more second neural networks in new platforms, computer systems, and any other hardware resources provided by, for example, NVIDIA, AMD, Intel by using one or more first neural networks. In at least one embodiment, a processor comprises one or more circuits to use said one or more first neural networks to generate one or more second versions of said one or more second neural networks based, at least in part, on one or more first versions of said one or more second neural networks and one or more hardware resources to be used to perform said one or more second versions of said one or more second neural networks. In at least one embodiment, said one or more first neural networks are trained based on hardware features, software features, and software programs that are associated with a plurality of platforms, computer systems, and any other hardware resources.

[0414] PROCESSORS

[0415] FIG. 21A illustrates a parallel processor 2100 according to at least one embodiment. In at least one embodiment, various components of parallel processor 2100 may be implemented using one or more integrated circuit devices, such as programmable processors, application specific integrated circuits (ASICs) , or field programmable gate arrays (FPGA) . In at least one embodiment, illustrated parallel processor 2100 is a variant of one or more parallel processor (s) 2012 shown in FIG. 20 according to an exemplary embodiment. In at least one embodiment, a parallel processor 2100 includes one or more graphics cores 1900.

[0416] In at least one embodiment, parallel processor 2100 includes a parallel processing unit 2102. In at least one embodiment, parallel processing unit 2102 includes an I / O unit 2104 that enables communication with other devices, including other instances of parallel processing unit 2102. In at least one embodiment, I / O unit 2104 may be directly connected to other devices. In at least one embodiment, I / O unit 2104 connects with other devices via use of a hub or switch interface, such as a memory hub 2105. In at least one embodiment, connections between memory hub 2105 and I / O unit 2104 form a communication link 2113. In at least one embodiment, I / O unit 2104 connects with a host interface 2106 and a memory crossbar 2116,  where host interface 2106 receives commands directed to performing processing operations and memory crossbar 2116 receives commands directed to performing memory operations.

[0417] In at least one embodiment, when host interface 2106 receives a command buffer via I / O unit 2104, host interface 2106 can direct work operations to perform those commands to a front end 2108. In at least one embodiment, front end 2108 couples with a scheduler 2110 (which may be referred to as a sequencer) , which is configured to distribute commands or other work items to a processing cluster array 2112. In at least one embodiment, scheduler 2110 ensures that processing cluster array 2112 is properly configured and in a valid state before tasks are distributed to a cluster of processing cluster array 2112. In at least one embodiment, scheduler 2110 is implemented via firmware logic executing on a microcontroller. In at least one embodiment, microcontroller implemented scheduler 2110 is configurable to perform complex scheduling and work distribution operations at coarse and fine granularity, enabling rapid preemption and context switching of threads executing on processing array 2112. In at least one embodiment, host software can prove workloads for scheduling on processing cluster array 2112 via one of multiple graphics processing paths. In at least one embodiment, workloads can then be automatically distributed across processing array cluster 2112 by scheduler 2110 logic within a microcontroller including scheduler 2110.

[0418] In at least one embodiment, processing cluster array 2112 can include up to “N” processing clusters (e.g., cluster 2114A, cluster 2114B, through cluster 2114N) , where “N” represents a positive integer (which may be a different integer “N” than used in other figures) . In at least one embodiment, each cluster 2114A-2114N of processing cluster array 2112 can execute a large number of concurrent threads. In at least one embodiment, scheduler 2110 can allocate work to clusters 2114A-2114N of processing cluster array 2112 using various scheduling and / or work distribution algorithms, which may vary depending on workload arising for each type of program or computation. In at least one embodiment, scheduling can be handled dynamically by scheduler 2110, or can be assisted in part by compiler logic during compilation of program logic configured for execution by processing cluster array 2112. In at least one embodiment, different clusters 2114A-2114N of processing cluster array 2112 can be allocated for processing different types of programs or for performing different types of computations.

[0419] In at least one embodiment, processing cluster array 2112 can be configured to perform various types of parallel processing operations. In at least one embodiment, processing cluster array 2112 is configured to perform general-purpose parallel compute operations. For example, in at least one embodiment, processing cluster array 2112 can include logic to execute processing tasks including filtering of video and / or audio data, performing modeling operations, including physics operations, and performing data transformations.

[0420] In at least one embodiment, processing cluster array 2112 is configured to perform parallel graphics processing operations. In at least one embodiment, processing cluster array 2112 can include additional logic to support execution of such graphics processing operations, including but not limited to, texture sampling logic to perform texture operations, as well as tessellation logic and other vertex processing logic. In at least one embodiment, processing cluster array 2112 can be configured to execute graphics processing related shader programs such as, but not limited to, vertex shaders, tessellation shaders, geometry shaders, and pixel shaders. In at least one embodiment, parallel processing unit 2102 can transfer data from system memory via I / O unit 2104 for processing. In at least one embodiment, during processing, transferred data can be stored to on-chip memory (e.g., parallel processor memory 2122) during processing, then written back to system memory.

[0421] In at least one embodiment, when parallel processing unit 2102 is used to perform graphics processing, scheduler 2110 can be configured to divide a processing workload into approximately equal sized tasks, to better enable distribution of graphics processing operations to multiple clusters 2114A-2114N of processing cluster array 2112. In at least one embodiment, portions of processing cluster array 2112 can be configured to perform different types of processing. For example, in at least one embodiment, a first portion may be configured to perform vertex shading and topology generation, a second portion may be configured to perform tessellation and geometry shading, and a third portion may be configured to perform pixel shading or other screen space operations, to produce a rendered image for display. In at least one embodiment, intermediate data produced by one or more of clusters 2114A-2114N may be stored in buffers to allow intermediate data to be transmitted between clusters 2114A-2114N for further processing.

[0422] In at least one embodiment, processing cluster array 2112 can receive processing tasks to be executed via scheduler 2110, which receives commands defining processing tasks from front end 2108. In at least one embodiment, processing tasks can include indices of data to be processed, e.g., surface (patch) data, primitive data, vertex data, and / or pixel data, as well as state parameters and commands defining how data is to be processed (e.g., what program is to be executed) . In at least one embodiment, scheduler 2110 may be configured to fetch indices corresponding to tasks or may receive indices from front end 2108. In at least one embodiment, front end 2108 can be configured to ensure processing cluster array 2112 is configured to a valid state before a workload specified by incoming command buffers (e.g., batch-buffers, push buffers, etc. ) is initiated.

[0423] In at least one embodiment, each of one or more instances of parallel processing unit 2102 can couple with a parallel processor memory 2122. In at least one embodiment, parallel processor memory 2122 can be accessed via memory crossbar 2116, which can receive memory requests from processing cluster array 2112 as well as I / O unit 2104. In at least one embodiment, memory crossbar 2116 can access parallel processor memory 2122 via a memory interface 2118. In at least one embodiment, memory interface 2118 can include multiple partition units (e.g., partition unit 2120A, partition unit 2120B, through partition unit 2120N) that can each couple to a portion (e.g., memory unit) of parallel processor memory 2122. In at least one embodiment, a number of partition units 2120A-2120N is configured to be equal to a number of memory units, such that a first partition unit 2120A has a corresponding first memory unit 2124A, a second partition unit 2120B has a corresponding memory unit 2124B, and an N-th partition unit 2120N has a corresponding N-th memory unit 2124N. In at least one embodiment, a number of partition units 2120A-2120N may not be equal to a number of memory units.

[0424] In at least one embodiment, memory units 2124A-2124N can include various types of memory devices, including dynamic random access memory (DRAM) or graphics random access memory, such as synchronous graphics random access memory (SGRAM) , including graphics double data rate (GDDR) memory. In at least one embodiment, memory units 2124A-2124N may also include 3D stacked memory, including but not limited to high bandwidth memory (HBM) , HBM2e, or HDM3. In at least one embodiment, render targets, such as frame buffers or texture maps may be stored across memory units 2124A-2124N, allowing partition units 2120A- 2120N to write portions of each render target in parallel to efficiently use available bandwidth of parallel processor memory 2122. In at least one embodiment, a local instance of parallel processor memory 2122 may be excluded in favor of a unified memory design that utilizes system memory in conjunction with local cache memory.

[0425] In at least one embodiment, any one of clusters 2114A-2114N of processing cluster array 2112 can process data that will be written to any of memory units 2124A-2124N within parallel processor memory 2122. In at least one embodiment, memory crossbar 2116 can be configured to transfer an output of each cluster 2114A-2114N to any partition unit 2120A-2120N or to another cluster 2114A-2114N, which can perform additional processing operations on an output. In at least one embodiment, each cluster 2114A-2114N can communicate with memory interface 2118 through memory crossbar 2116 to read from or write to various external memory devices. In at least one embodiment, memory crossbar 2116 has a connection to memory interface 2118 to communicate with I / O unit 2104, as well as a connection to a local instance of parallel processor memory 2122, enabling processing units within different processing clusters 2114A-2114N to communicate with system memory or other memory that is not local to parallel processing unit 2102. In at least one embodiment, memory crossbar 2116 can use virtual channels to separate traffic streams between clusters 2114A-2114N and partition units 2120A-2120N.

[0426] In at least one embodiment, multiple instances of parallel processing unit 2102 can be provided on a single add-in card, or multiple add-in cards can be interconnected. In at least one embodiment, different instances of parallel processing unit 2102 can be configured to interoperate even if different instances have different numbers of processing cores, different amounts of local parallel processor memory, and / or other configuration differences. For example, in at least one embodiment, some instances of parallel processing unit 2102 can include higher precision floating point units relative to other instances. In at least one embodiment, systems incorporating one or more instances of parallel processing unit 2102 or parallel processor 2100 can be implemented in a variety of configurations and form factors, including but not limited to desktop, laptop, or handheld personal computers, servers, workstations, game consoles, and / or embedded systems.

[0427] FIG. 21B is a block diagram of a partition unit 2120 according to at least one embodiment. In at least one embodiment, partition unit 2120 is an instance of one of partition units 2120A-2120N of FIG. 21A. In at least one embodiment, partition unit 2120 includes an L2 cache 2121, a frame buffer interface 2125, and a ROP 2126 (raster operations unit) . In at least one embodiment, L2 cache 2121 is a read / write cache that is configured to perform load and store operations received from memory crossbar 2116 and ROP 2126. In at least one embodiment, read misses and urgent write-back requests are output by L2 cache 2121 to frame buffer interface 2125 for processing. In at least one embodiment, updates can also be sent to a frame buffer via frame buffer interface 2125 for processing. In at least one embodiment, frame buffer interface 2125 interfaces with one of memory units in parallel processor memory, such as memory units 2124A-2124N of FIG. 21A (e.g., within parallel processor memory 2122) .

[0428] In at least one embodiment, ROP 2126 is a processing unit that performs raster operations such as stencil, z test, blending, etc. In at least one embodiment, ROP 2126 then outputs processed graphics data that is stored in graphics memory. In at least one embodiment, ROP 2126 includes compression logic to compress depth or color data that is written to memory and decompress depth or color data that is read from memory. In at least one embodiment, compression logic can be lossless compression logic that makes use of one or more of multiple compression algorithms. In at least one embodiment, a type of compression that is performed by ROP 2126 can vary based on statistical characteristics of data to be compressed. For example, in at least one embodiment, delta color compression is performed on depth and color data on a per-tile basis.

[0429] In at least one embodiment, ROP 2126 is included within each processing cluster (e.g., cluster 2114A-2114N of FIG. 21A) instead of within partition unit 2120. In at least one embodiment, read and write requests for pixel data are transmitted over memory crossbar 2116 instead of pixel fragment data. In at least one embodiment, processed graphics data may be displayed on a display device, such as one of one or more display device (s) 2010 of FIG. 20, routed for further processing by processor (s) 2002, or routed for further processing by one of processing entities within parallel processor 2100 of FIG. 21A.

[0430] FIG. 21C is a block diagram of a processing cluster 2114 within a parallel processing unit according to at least one embodiment. In at least one embodiment, a processing cluster is an  instance of one of processing clusters 2114A-2114N of FIG. 21A. In at least one embodiment, processing cluster 2114 can be configured to execute many threads in parallel, where “thread” refers to an instance of a particular program executing on a particular set of input data. In at least one embodiment, single-instruction, multiple-data (SIMD) instruction issue techniques are used to support parallel execution of a large numbe...

Claims

1.A processor comprising:one or more circuits to use one or more first neural networks to generate one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of the one or more second neural networks and one or more hardware resources to be used to perform the one or more second versions of the one or more second neural networks.2.The processor of claim 1, wherein the one or more first versions of the one or more second neural networks are compressed based, at least in part, on one or more features of one or more other hardware resources distinct from the one or more hardware resources.3.The processor of claim 1, wherein the one or more first neural networks comprise a transformer neural network.4.The processor of claim 1, wherein the generation of the one or more second versions of the one or more second neural networks is further based, at least in part, on one or more other hardware resources that are used to perform the one or more first versions of the one or more second neural networks.5.The processor of claim 1, wherein the one or more circuits are further to update the one or more first neural networks based, at least in part, on one or more hardware features of a plurality of hardware resources, wherein the one or more hardware features comprise a numeric data type.6.The processor of claim 1, wherein the one or more circuits are further to update the one or more first neural networks based, at least in part, on one or more software features of a plurality of hardware resources, wherein the one or more software features comprise development tools, runtime environment, or libraries.7.The processor of claim 1, wherein the one or more circuits are further to update the one or more first neural networks based, at least in part, on one or more first software  programs and one or more second software programs used to deploy one or more neural networks on different hardware resources.8.The processor of claim 1, wherein the one or more circuits are further to cause one or more software programs to be performed by the one or more hardware resources, wherein the one or more second versions of one or more second neural networks are implemented in the one or more software programs.9.A method comprising:generating, using one or more first neural networks, one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of the one or more second neural networks and one or more hardware resources to be used to perform the one or more second versions of the one or more second neural networks.10.The method of claim 9, wherein the one or more first versions of the one or more second neural networks are performed by one or more other hardware resources different from the one or more hardware resources.11.The method of claim 9, wherein the one or more first neural networks comprise a transformer neural network.12.The method of claim 9, further comprising:receiving information that comprises one or more features of a plurality of hardware resources, wherein the one or more features are usable to update the one or more first neural networks.13.The method of claim 9, further comprising:modifying the one or more first neural networks based, at least in part, on one or more first software programs and one or more second software programs performed by different hardware resources to implement one or more compressed neural networks.14.The method of claim 9, further comprising:modifying the one or more first neural networks based, at least in part, on one or more hardware features of plurality of hardware resources, wherein the one or more hardware features comprise number of processing units, clock speed, or memory capacity.15.A system comprising:one or more processors to use one or more first neural networks to generate one or more second versions of one or more second neural networks based, at least in part, on one or more first versions of the one or more second neural networks and one or more hardware resources to be used to perform the one or more second versions of the one or more second neural networks.16.The system of claim 15, wherein the one or more first versions of the one or more second neural networks and the one or more second versions of the one or more second neural networks are to be performed by distinct hardware resources.17.The system of claim 15, wherein the one or more first neural networks comprise a pre-trained neural network.18.The system of claim 15, wherein one or more processors are further to update the one or more first neural networks based, at least in part, on a compressed neural network that includes a plurality of versions that correspond to a plurality of hardware resources.19.The system of claim 15, wherein the one or more processors are further to update the one or more first neural networks based, at least in part, on one or more software programs associated with a plurality of hardware resources.20.The system of claim 15, wherein the one or more processors are further to update the one or more first neural networks based, at least in part, on one or more software features of a plurality of hardware resources, wherein the one or more software features comprise libraries, runtime environment, or application programming interfaces (APIs).

Images