Array substrate and display apparatus

Abstract

An array substrate is provided. The array substrate includes a display area and a peripheral area. The peripheral area includes a first sub-area on a first side of the display area, a second sub-area on a second side of the display area, a third sub-area on a third side of the display area, a fourth sub-area on a fourth side of the display area. The array substrate includes a plurality of pixel driving circuits in the display area, and one or more dummy pixel driving circuits in the second sub-area or the fourth sub-area. A portion of the second sub-area or the fourth sub-area includes one or more layers corresponding to a portion of the display area.

Description

ARRAY SUBSTRATE AND DISPLAY APPARATUSTECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to an array substrate and a display apparatus.BACKGROUND

[0002] Organic Light Emitting Diode (OLED) display is one of the hotspots in the field of flat panel display research today. OLED is driven by a driving current required to be kept constant to control illumination. The OLED display panel includes a plurality of pixel units configured with pixel-driving circuits arranged in multiple rows and columns.SUMMARY

[0003] In one aspect, the present disclosure provides an array substrate, comprising a display area and a peripheral area; wherein the peripheral area comprises a first sub-area on a first side of the display area, a second sub-area on a second side of the display area, a third sub-area on a third side of the display area, a fourth sub-area on a fourth side of the display area; wherein the array substrate comprises a plurality of pixel driving circuits in the display area, and one or more dummy pixel driving circuits in the second sub-area or the fourth sub-area; and a portion of the second sub-area or the fourth sub-area comprises one or more layers corresponding to a portion of the display area.

[0004] Optionally, the array substrate comprises an anode layer and a pixel definition layer on the anode layer; wherein the anode layer and the pixel definition layer is at least partially present in the display area, and is absent in at least the portion of the second sub-area or the fourth sub-area of the array substrate.

[0005] Optionally, the array substrate further comprises an anode contact pad in the display area, a dummy anode contact pad in the second sub-area or the fourth sub-area, and a third planarization layer on the anode contact pad and the dummy anode contact pad; wherein, in the display area, an anode in the anode layer extends through a via extending through the third planarization layer to connect to the anode contact pad; wherein, in the second sub-area or the fourth sub-area, the via is absent in the third planarization layer, and the dummy anode contact pad is not connected to any anode.

[0006] Optionally, the array substrate further comprises a data line in the display area and a dummy data line in the peripheral area; wherein a respective pixel driving circuit of the plurality of pixel driving circuits in the display area comprises a first transistor configured to receive a data signal from the data line in the display area; wherein a respective dummy pixel driving circuit of the one or more dummy pixel driving circuits in the second sub-area or the  fourth sub-area comprises a first dummy transistor configured to receive a second reference voltage signal from the dummy data line.

[0007] Optionally, the array substrate comprises an anode layer; wherein the anode layer comprises a plurality of anodes at least partially in the display area; at least a first portion of an anode of the plurality of anodes that is connected to a pixel driving circuit in the display area extends into the second sub-area or the fourth sub-area; and a portion of the peripheral area having the first portion of the anode includes at least one layer of the plurality of pixel driving circuits in the display area.

[0008] Optionally, the array substrate further comprises, in the peripheral area, a dummy voltage supply line and a dummy data line; wherein the dummy voltage supply line and the dummy data line are configured to provide with a second reference voltage signal.

[0009] Optionally, the array substrate further comprises, in the peripheral area, a power supply line that is configured to provide with a second reference voltage signal that is the same as a signal provided to a cathode of a light emitting element in the display area; wherein the dummy voltage supply line and the dummy data line are connected to the power supply line.

[0010] Optionally, an orthographic projection of the first portion on a base substrate at least partially overlaps with an orthographic projection of a respective dummy pixel driving circuit of the one or more dummy pixel driving circuits on the base substrate.

[0011] Optionally, the array substrate, in the display area, further comprises a plurality of voltage supply lines; and a second voltage connecting pad, a first voltage connecting pad, a storage capacitor, and a third transistor in a respective pixel driving circuit of the plurality of pixel driving circuits; wherein a respective voltage supply line of the plurality of voltage supply lines is connected to the second voltage connecting pad; the second voltage connecting pad is connected to the first voltage connecting pad; the first voltage connecting pad is connected to a second capacitor electrode of the storage capacitor, and connected to a first electrode of the third transistor; wherein the array substrate is absent of a first voltage connecting pad in a respective dummy pixel driving circuit of the one or more dummy pixel driving circuits; the respective dummy pixel driving circuit comprises a second dummy voltage connecting pad, a dummy storage capacitor, and a third dummy transistor; and a second dummy capacitor electrode of the dummy storage capacitor and a first electrode of the third dummy transistor are not provided with a voltage supply signal.

[0012] Optionally, the first sub-area comprises a first side region and one or more corner regions; the array substrate comprises a plurality of dummy pixel driving circuits in the first side region; and a portion of the first side region comprises one or more layers corresponding to a portion of the display area.

[0013] Optionally, the array substrate comprises an anode layer and a pixel definition layer on the anode layer; wherein the anode layer and the pixel definition layer is at least partially present in the display area, and is absent in at least the portion of the first side region of the array substrate.

[0014] Optionally, the array substrate further comprises an anode contact pad in the display area, a dummy anode contact pad in the first side region, and a third planarization layer on the anode contact pad and the dummy anode contact pad; wherein, in the display area, an anode in the anode layer extends through a via extending through the third planarization layer to connect to the anode contact pad; wherein, in the first side region, the via is absent in the third planarization layer, and the dummy anode contact pad is not connected to any anode.

[0015] Optionally, the array substrate further comprises at least one of a first reset control signal line, a second reset control signal line, a first gate line, a second gate line, a light emitting control signal line, a first reset signal line, a second reset signal line, or a third reset signal line, extending at least partially in the first side region; wherein the at least one of the first reset control signal line, the second reset control signal line, the first gate line, the second gate line, the light emitting control signal line, the first reset signal line, the second reset signal line, or the third reset signal line is configured to be provided with a third reference voltage signal.

[0016] Optionally, the array substrate comprises a first semiconductor material layer and a first signal line layer in the first side region; wherein the first semiconductor material layer comprises a plurality of first semiconductor material pads in the first side region; an orthographic projection of a respective first semiconductor material pad of the plurality of first semiconductor material pads on a base substrate at least partially overlaps with an orthographic projection of the first signal line layer on the base substrate; and dummy transistors are absent in the plurality of dummy pixel driving circuits.

[0017] Optionally, the array substrate comprises a first gate metal layer in the first side region; wherein the first gate metal layer comprises a first gate line and a second reset control signal line in the first side region; and a plurality of first reset control signal lines, a plurality of light emitting control signal lines, and a first dummy capacitor electrode of a dummy storage capacitor are absent in the first side region.

[0018] Optionally, the array substrate comprises a second gate metal layer in the first side region; wherein the second gate metal layer comprises a second gate line first branch, and a second reset signal line in the first side region; and a second dummy capacitor electrode of a dummy storage capacitor is absent in the first side region.

[0019] Optionally, the array substrate comprises a second semiconductor material layer and a first signal line layer in the first side region; wherein the second semiconductor material  layer comprises a plurality of second semiconductor material pads in the first side region; and an orthographic projection of a respective second semiconductor material pad of the plurality of second semiconductor material pads on a base substrate at least partially overlaps with an orthographic projection of the first signal line layer on the base substrate.

[0020] Optionally, the array substrate comprises a third gate metal layer in the first side region; wherein the third gate metal layer comprises a second gate line second branch and a first reset signal line in the first side region; and a plurality of third reset signal lines are absent in the first side region.

[0021] Optionally, the array substrate comprises a first signal line layer in the first side region; wherein the first signal line layer comprises a first dummy data connecting pad, a second dummy reset signal connecting line, and a third dummy node connecting line; and a first voltage connecting pad, a first dummy node connecting line, a first dummy relay electrode, a first dummy reset signal connecting line, a second node connecting line, and a third dummy reset signal connecting line are absent in the first side region.

[0022] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein, and one or more integrated circuits connected to the array substrate.

[0023] BRIEF DESCRIPTION OF THE FIGURES

[0024] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0025] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure.

[0026] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0027] FIG. 2B is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0028] FIG. 3A is a schematic diagram illustrating a display area and a peripheral area in an array substrate in some embodiments according to the present disclosure.

[0029] FIG. 3B is a schematic diagram illustrating a display area and a peripheral area in an array substrate in some embodiments according to the present disclosure.

[0030] FIG. 4A is a diagram illustrating the structure of a portion of a display area of an array substrate in some embodiments according to the present disclosure.

[0031] FIG. 4B is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 4A.

[0032] FIG. 4C is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 4A.

[0033] FIG. 4D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 4A.

[0034] FIG. 4E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 4A.

[0035] FIG. 4F is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 4A.

[0036] FIG. 4G is a diagram illustrating the structure of a second inter-layer dielectric layer in the array substrate depicted in FIG. 4A.

[0037] FIG. 4H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 4A.

[0038] FIG. 4I is a diagram illustrating the structure of a third inter-layer dielectric layer in the array substrate depicted in FIG. 4A.

[0039] FIG. 4J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 4A.

[0040] FIG. 4K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 4A.

[0041] FIG. 4L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 4A.

[0042] FIG. 4M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 4A.

[0043] FIG. 4N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 4A.

[0044] FIG. 4O is a diagram illustrating the structure of a third planarization layer in the array substrate depicted in FIG. 4A.

[0045] FIG. 4P is a diagram illustrating the structure of an anode layer in the array substrate depicted in FIG. 4A.

[0046] FIG. 4Q is a diagram illustrating the structure of a pixel definition layer in the array substrate depicted in FIG. 4A.

[0047] FIG. 5A is a cross-sectional view along an A-A’ line in FIG. 4A.

[0048] FIG. 5B is a cross-sectional view along a B-B’ line in FIG. 4A.

[0049] FIG. 6A is a diagram illustrating the structure of a portion of a second sub-area or a fourth sub-area of an array substrate in some embodiments according to the present disclosure.

[0050] FIG. 6B is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 6A.

[0051] FIG. 6C is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 6A.

[0052] FIG. 6D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 6A.

[0053] FIG. 6E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 6A.

[0054] FIG. 6F is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 6A.

[0055] FIG. 6G is a diagram illustrating the structure of a second inter-layer dielectric layer in the array substrate depicted in FIG. 6A.

[0056] FIG. 6H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 6A.

[0057] FIG. 6I is a diagram illustrating the structure of a third inter-layer dielectric layer in the array substrate depicted in FIG. 6A.

[0058] FIG. 6J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 6A.

[0059] FIG. 6K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 6A.

[0060] FIG. 6L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 6A.

[0061] FIG. 6M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 6A.

[0062] FIG. 6N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 6A.

[0063] FIG. 6O is a diagram illustrating the structure of a third planarization layer in the array substrate depicted in FIG. 6A.

[0064] FIG. 7A is a cross-sectional view along a C-C’ line in FIG. 6A.

[0065] FIG. 7B is a cross-sectional view along a D-D’ line in FIG. 6A.

[0066] FIG. 8A is a diagram illustrating the structure of a portion of a display area of a related array substrate.

[0067] FIG. 8B is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 8A.

[0068] FIG. 8C is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 8A.

[0069] FIG. 8D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 8A.

[0070] FIG. 8E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 8A.

[0071] FIG. 8F is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 8A.

[0072] FIG. 8G is a diagram illustrating the structure of a second inter-layer dielectric layer in the array substrate depicted in FIG. 8A.

[0073] FIG. 8H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 8A.

[0074] FIG. 8I is a diagram illustrating the structure of a third inter-layer dielectric layer in the array substrate depicted in FIG. 8A.

[0075] FIG. 8J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 8A.

[0076] FIG. 8K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 8A.

[0077] FIG. 8L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 8A.

[0078] FIG. 8M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 8A.

[0079] FIG. 8N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 8A.

[0080] FIG. 8O is a diagram illustrating the structure of a third planarization layer in the array substrate depicted in FIG. 8A.

[0081] FIG. 8P is a diagram illustrating the structure of an anode layer in the array substrate depicted in FIG. 8A.

[0082] FIG. 8Q is a diagram illustrating the structure of a pixel definition layer in the array substrate depicted in FIG. 8A.

[0083] FIG. 9A is a diagram illustrating the structure of a portion of a display area of an array substrate in some embodiments according to the present disclosure.

[0084] FIG. 9B is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 9A.

[0085] FIG. 9C is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 9A.

[0086] FIG. 9D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 9A.

[0087] FIG. 9E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 9A.

[0088] FIG. 9F is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 9A.

[0089] FIG. 9G is a diagram illustrating the structure of a second inter-layer dielectric layer in the array substrate depicted in FIG. 9A.

[0090] FIG. 9H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 9A.

[0091] FIG. 9I is a diagram illustrating the structure of a third inter-layer dielectric layer in the array substrate depicted in FIG. 9A.

[0092] FIG. 9J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 9A.

[0093] FIG. 9K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 9A.

[0094] FIG. 9L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 9A.

[0095] FIG. 9M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 9A.

[0096] FIG. 9N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 9A.

[0097] FIG. 9O is a diagram illustrating the structure of a third planarization layer in the array substrate depicted in FIG. 9A.

[0098] FIG. 9P is a diagram illustrating the structure of an anode layer in the array substrate depicted in FIG. 9A.

[0099] FIG. 9Q is a diagram illustrating the structure of a pixel definition layer in the array substrate depicted in FIG. 9A.

[0100] FIG. 10 is a cross-sectional view along a E-E’ line in FIG. 9A.

[0101] FIG. 11 is a schematic diagram illustrating dummy pixel driving circuit in a first corner region of an array substrate in some embodiments according to the present disclosure.

[0102] FIG. 12 is a schematic diagram illustrating dummy pixel driving circuit in a second corner region of an array substrate in some embodiments according to the present disclosure.

[0103] FIG. 13 is a schematic diagram illustrating dummy pixel driving circuit in a first side region of an array substrate in some embodiments according to the present disclosure.

[0104] FIG. 14A is a diagram illustrating the structure of a portion of a first side region of an array substrate in some embodiments according to the present disclosure.

[0105] FIG. 14B is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 14A.

[0106] FIG. 14C is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 14A.

[0107] FIG. 14D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 14A.

[0108] FIG. 14E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 14A.

[0109] FIG. 14F is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 14A.

[0110] FIG. 14G is a diagram illustrating the structure of a second inter-layer dielectric layer in the array substrate depicted in FIG. 14A.

[0111] FIG. 14H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 14A.

[0112] FIG. 14I is a diagram illustrating the structure of a third inter-layer dielectric layer in the array substrate depicted in FIG. 14A.

[0113] FIG. 14J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 14A.

[0114] FIG. 14K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 14A.

[0115] FIG. 14L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 14A.

[0116] FIG. 14M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 14A.

[0117] FIG. 14N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 14A.

[0118] FIG. 14O is a diagram illustrating the structure of a third planarization layer in the array substrate depicted in FIG. 14A.

[0119] FIG. 15A is a cross-sectional view along an F-F’ line in FIG. 14A.

[0120] FIG. 15B is a cross-sectional view along a G-G’ line in FIG. 14A.

[0121] FIG. 16A is a diagram illustrating the structure of a portion of a first side region of an array substrate in some embodiments according to the present disclosure.

[0122] FIG. 16B is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 16A.

[0123] FIG. 16C is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 16A.

[0124] FIG. 16D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 16A.

[0125] FIG. 16E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 16A.

[0126] FIG. 16F is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 16A.

[0127] FIG. 16G is a diagram illustrating the structure of a second inter-layer dielectric layer in the array substrate depicted in FIG. 16A.

[0128] FIG. 16H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 16A.

[0129] FIG. 16I is a diagram illustrating the structure of a third inter-layer dielectric layer in the array substrate depicted in FIG. 16A.

[0130] FIG. 16J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 16A.

[0131] FIG. 16K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 16A.

[0132] FIG. 16L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 16A.

[0133] FIG. 16M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 16A.

[0134] FIG. 16N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 16A.

[0135] FIG. 16O is a diagram illustrating the structure of a third planarization layer in the array substrate depicted in FIG. 16A.

[0136] FIG. 17 is a schematic diagram illustrating dummy pixel driving circuit in a window region of an array substrate in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0137] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0138] The present disclosure provides, inter alia, an array substrate and a display apparatus that substantially obviate one or more of the problems due to limitations and disadvantages of the related art. In one aspect, the present disclosure provides an array substrate. In some embodiments, the array substrate includes a display area and a peripheral area. Optionally, the peripheral area comprises a first sub-area on a first side of the display area, a second sub-area on a second side of the display area, a third sub-area on a third side of the display area, a fourth sub-area on a fourth side of the display area. Optionally, the array substrate comprises a plurality of pixel driving circuits in the display area, and one or more  dummy pixel driving circuits in the second sub-area or the fourth sub-area. Optionally, a portion of the second sub-area or a fourth sub-area comprises one or more layers corresponding to a portion of the display area.

[0139] Various appropriate pixel driving circuits may be used in the present array substrate. Examples of appropriate driving circuits include 3T1C, 2T1C, 4T1C, 4T2C, 5T2C, 6T1C, 7T1C, 7T2C, 8T1C, and 8T2C. In some embodiments, the respective one of the plurality of pixel driving circuits is an 8T1C driving circuit. Various appropriate light emitting elements may be used in the present array substrate. Examples of appropriate light emitting elements include organic light emitting diodes, quantum dots light emitting diodes, and micro light emitting diodes. Optionally, the light emitting element is micro light emitting diode. Optionally, the light emitting element is an organic light emitting diode including an organic light emitting layer.

[0140] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 1, the array substrate includes an array of subpixels Sp. Each subpixel includes an electronic component, e.g., a light emitting element. In one example, the light emitting element is driven by a respective pixel driving circuit PDC. The array substrate includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of second gate lines (e.g., a respective second gate line GL2) , a plurality of data lines (e.g., a respective data line DL) , a plurality of high voltage supply lines (e.g., a respective voltage supply line Vdd) , and a plurality of low voltage supply lines (e.g., a power supply line Vss) . Light emission in a respective subpixel Sp is driven by a respective pixel driving circuit PDC. In one example, a high voltage signal (e.g., a VDD signal) is input, through the respective voltage supply line Vdd of the plurality of high voltage supply line, to the respective pixel driving circuit PDC connected to an anode of the light emitting element; a low voltage signal (e.g., a VSS signal) is input, through a low voltage supply line, to a cathode of the light emitting element. A voltage difference between the high voltage signal (e.g., the VDD signal) and the low voltage signal (e.g., the VSS signal) is a driving voltage ΔV that drives light emission in the light emitting element.

[0141] FIG. 2A is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A, in some embodiments, the pixel driving circuit includes a driving transistor Td; a storage capacitor Cst having a first capacitor electrode Ce1 and a second capacitor electrode Ce2; a second reset transistor Tr2 having a gate electrode connected to a respective second reset control signal line rst2 of a plurality of second reset control signal lines, a first electrode connected to a respective second reset signal line Vint2 of a plurality of second reset signal lines, and a second electrode connected to a second electrode of the driving transistor Td; a first transistor T1 having a gate electrode connected to a respective first gate line GL1 of a plurality of first  gate lines, a first electrode connected to a respective data line DL of a plurality of data lines, and a second electrode connected to a first electrode of the driving transistor Td; a third reset transistor Tr3 having a gate electrode connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective third reset signal line Vint3 of a plurality of third reset signal lines, and a second electrode connected to the first electrode of the driving transistor Td; a second transistor T2 having a gate electrode connected to a respective second gate line GL2 of a plurality of second gate lines, a first electrode connected to the first capacitor electrode Ce1 of the storage capacitor Cst and the gate electrode of the driving transistor Td, and a second electrode connected to the second electrode of the driving transistor Td; a third transistor T3 having a gate electrode connected to a respective light emitting control signal line em of a plurality of light emitting control signal lines, a first electrode connected to a respective voltage supply line Vdd of a plurality of voltage supply lines, and a second electrode connected to the first electrode of the driving transistor Td and the second electrode of the first transistor T1; a fourth transistor T4 having a gate electrode connected to the respective light emitting control signal line em of the plurality of light emitting control signal lines, a first electrode connected to second electrodes of the driving transistor Td and the second transistor T2, and a second electrode connected to an anode of a light emitting element LE; and a first reset transistor Tr1 having a gate electrode connected to the respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective first reset signal line Vint1 of a plurality of first reset signal lines, and a second electrode connected to the second electrode of the fourth transistor T4 and the anode of the light emitting element LE. The second capacitor electrode Ce2 is connected to the respective voltage supply line and the first electrode of the third transistor T3.

[0142] In some embodiments, the pixel driving circuit includes a driving transistor Td, a data write transistor (e.g., the first transistor T1) , a compensating transistor (e.g., the second transistor T2) , two light emitting control transistors (e.g., the third transistor T3 and the fourth transistor T4) , and three reset transistors (e.g., the first reset transistor Tr1, the second reset transistor Tr2, and the third reset transistor Tr3) .

[0143] As used herein, a first electrode or a second electrode refers to one of a first terminal and a second terminal of a transistor, the first terminal and the second terminal being connected to an active layer of the transistor. A direction of a current flowing through the transistor may be configured to be from a first electrode to a second electrode, or from a second electrode to a first electrode. Accordingly, depending on the direction of the current flowing through the transistor, in one example, the first electrode is configured to receive an input signal and the second electrode is configured to output an output signal; in another  example, the second electrode is configured to receive an input signal and the first electrode is configured to output an output signal.

[0144] The pixel driving circuit further include a first node N1, a second node N2, a third node N3, and a fourth node N4. The first node N1 is connected to the gate electrode of the driving transistor Td, the first capacitor electrode Ce1, and the first electrode of the second transistor T2. The second node N2 is connected to the second electrode of the third transistor T3, the second electrode of the first transistor T1, the second electrode of the third reset transistor Tr3, and the first electrode of the driving transistor Td. The third node N3 is connected to the second electrode of the driving transistor Td, the second electrode of the second transistor T2, the first electrode of the fourth transistor T4, and the second electrode of the second reset transistor Tr2. The fourth node N4 is connected to the second electrode of the fourth transistor T4, the second electrode of the first reset transistor Tr1, and the anode of the light emitting element LE.

[0145] The array substrate in some embodiments includes a plurality of subpixels. In some embodiments, the plurality of subpixels include a respective first subpixel, a respective second subpixel, and a respective third subpixel. Optionally, a respective pixel of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. The plurality of subpixels in the array substrate are arranged in an array. In one example, the array of the plurality of subpixels includes a S1-S2-S3 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, and S3 stands for the respective third subpixel. In another example, the S1-S2-S3 format is a C1-C2-C3 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, and C3 stands for the respective third subpixel of a third color. In another example, the C1-C2-C3 format is an R-G-B format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, and the respective third subpixel is a blue subpixel.

[0146] In another example, the array of the plurality of subpixels includes a S1-S2-S3-S4 format repeating array, in which S1 stands for the respective first subpixel, S2 stands for the respective second subpixel, S3 stands for the respective third subpixel, and S4 stands for the respective fourth subpixel. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C4 format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C4 stands for the respective fourth subpixel of a fourth color. In another example, the S1-S2-S3-S4 format is a C1-C2-C3-C2’ format, in which C1 stands for the respective first subpixel of a first color, C2 stands for the respective second subpixel of a second color, C3 stands for the respective third subpixel of a third color, and C2’ stands for  the respective fourth subpixel of the second color. In another example, the C1-C2-C3-C2’ format is a R-G-B-G format, in which the respective first subpixel is a red subpixel, the respective second subpixel is a green subpixel, the respective third subpixel is a blue subpixel, and the respective fourth subpixel is a green subpixel.

[0147] In some embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes the respective first subpixel, the respective second subpixel, and the respective third subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, and the respective third subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, the driving transistor Td, and the storage capacitor Cst.

[0148] In alternative embodiments, a minimum repeating unit of the plurality of subpixels of the array substrate includes a respective first subpixel, a respective second subpixel, a respective third subpixel, and a respective fourth subpixel. Optionally, each of the respective first subpixel, the respective second subpixel, the respective third subpixel, and the respective fourth subpixel, includes the first transistor T1, the second transistor T2, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, the driving transistor Td, and the storage capacitor Cst.

[0149] The present disclosure may be implemented in pixel driving circuit having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, and a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. Referring to FIG. 2A, the second transistor T2 is an n-type transistor such as a metal oxide transistor, and other transistors are p-type transistors such as polysilicon transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0150] FIG. 2B is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2A and FIG. 2B, during one frame of image, the operation of the pixel driving circuit includes a reset sub-phase t1, a data write sub-phase t2, and a light emitting sub-phase t3. In the initial sub-phase t0, a turning-off reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A turning-off reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate  electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. In the initial sub-phase t0, the respective first gate line GL1 is provided with a turning-off signal, thus the first transistor T1 is turned off.

[0151] In the reset sub-phase t1, a turning-on reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 to turn on the first reset transistor Tr1; allowing an initialization voltage signal from the respective first reset signal line Vint1 to pass from a first electrode of the first reset transistor Tr1 to a second electrode of the first reset transistor Tr1; and in turn to the node N4. The anode of the light emitting element LE is initialized. A turning-on reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the third reset transistor Tr3 to turn on the third reset transistor Tr3; allowing an initialization voltage signal from the respective third reset signal line Vint3 to pass from a first electrode of the third reset transistor Tr3 to a second electrode of the third reset transistor Tr3; and in turn to the node N2. The node N2 is initialized. The second capacitor electrode Ce2 receives a high voltage signal from the respective voltage supply line Vdd. The first capacitor electrode Ce1 is charged in the reset sub-phase t1 due to an increasing voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2. In the reset sub-phase t1, the respective first gate line GL1 is provided with a turning-off signal, thus the first transistor T1 is turned off. The respective light emitting control signal line em is provided with a high voltage signal to turn off the third transistor T3 and the fourth transistor T4.

[0152] In the data write sub-phase t2, a turning-on reset control signal is provided through the second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn on the second reset transistor Tr2; allowing an initialization voltage signal from the respective second reset signal line Vint2 to pass from a first electrode of the second reset transistor Tr2 to a second electrode of the second reset transistor Tr2, and in turn to the second electrode of the driving transistor Td. The second electrode of the driving transistor Td is initialized.

[0153] In the data write sub-phase t2, the turning-off reset control signal is again provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. The respective first gate line GL1 and the respective second gate line GL2 are configured to be provided with a turning-on signal, thus the first transistor T1 and the second transistor T2 are turned on. A first electrode of the driving transistor Td is connected with the second electrode of the second transistor T2. A gate electrode of the driving transistor Td is electrically connected with the first electrode of the second transistor T2. Because the second transistor T2 is turned on in the data write sub-phase t2, the gate electrode and the second electrode of the driving transistor Td are  connected and short circuited, and only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, thus rendering the driving transistor Td in a diode connecting mode. The first transistor T1 is turned on in the data write sub-phase t2. The data voltage signal transmitted through the respective data line DL is received by a first electrode of the first transistor T1, and in turn transmitted to the first electrode of the driving transistor Td, which is connected to the second electrode of the first transistor T1. A node N2 connecting to the first electrode of the driving transistor Td has a voltage level of the data voltage signal. Because only the PN junction between the gate electrode and a first electrode of the driving transistor Td is effective, the voltage level at the node N1 in the data write sub-phase t2 increase gradually to (Vdata + Vth) , wherein the Vdata is the voltage level of the data voltage signal, and the Vth is the voltage level of the threshold voltage Th of the PN junction. The storage capacitor Cst is discharged because the voltage difference between the first capacitor electrode Ce1 and the second capacitor electrode Ce2 is reduced to a relatively small value. The respective light emitting control signal line em is provided with a high voltage signal to turn off the third transistor T3 and the fourth transistor T4.

[0154] In the light emitting sub-phase t3, a turning-off reset control signal is provided through the respective second reset control signal line rst2 to the gate electrode of the second reset transistor Tr2 to turn off the second reset transistor Tr2. A turning-off reset control signal is provided through the respective first reset control signal line rst1 to the gate electrode of the first reset transistor Tr1 and the gate electrode of the third reset transistor Tr3 to turn off the first reset transistor Tr1 and the third reset transistor Tr3. The respective first gate line GL1 and the respective second gate line GL2 are configured to be provided with a turning-off signal, the first transistor T1 and the second transistor T2 are turned off. The respective light emitting control signal line em is provided with a low voltage signal to turn on the third transistor T3 and the fourth transistor T4. The voltage level at the node N1 in the light emitting sub-phase t3 is maintained at (Vdata + Vth) , the driving transistor Td is turned on by the voltage level, and working in the saturation area. A path is formed through the third transistor T3, the driving transistor Td, the fourth transistor T4, to the light emitting element LE. The driving transistor Td generates a driving current for driving the light emitting element LE to emit light. A voltage level at a node N3 connected to the second electrode of the driving transistor Td equals to a light emitting voltage of the light emitting element LE.

[0155] FIG. 3A is a schematic diagram illustrating a display area and a peripheral area in an array substrate in some embodiments according to the present disclosure. Referring to FIG. 3A, in some embodiments, the array substrate includes a display area DA and a peripheral area PA. In some embodiments, the peripheral area PA includes a first sub-area PA1 on a first side S1 of the display area DA, a second sub-area PA2 on a second side S2 of  the display area DA, a third sub-area PA3 on a third side S3 of the display area DA, a fourth sub-area PA4 on a fourth side S4 of the display area DA. Optionally, the first side S1 and the third side S3 are opposite to each other. Optionally, the second side S2 and the fourth side S4 are opposite to each other. Optionally, the first sub-area PA1 is a sub-area where signal lines of the crack detection circuit (e.g., the first conduction loop) are connected to an integrated circuit.

[0156] In some embodiments, the first sub-area PA1 includes a first side region SR1 and one or more corner regions (e.g., a first corner region CR1 and a second corner region CR2) . The one or more corner regions are respectively at a corner of the display panel. The one or more corner regions respectively connect the first side region SR1 to one or more adjacent sub-areas of the peripheral area PA. For example, the first corner region CR1 connects the first side region SR1 to the second sub-area PA2, and the second corner region CR2 connects the first side region SR1 to the fourth sub-area PA4.

[0157] In some embodiments, the third sub-area PA3 includes a third side region SR3 and one or more corner regions (e.g., a third corner region CR3 and a fourth corner region CR4) . The one or more corner regions are respectively at a corner of the display panel. The one or more corner regions respectively connect the third side region SR3 to one or more adjacent sub-areas of the peripheral area PA. For example, the third corner region CR3 connects the third side region SR3 to the second sub-area PA2, and the fourth corner region CR4 connects the third side region SR3 to the fourth sub-area PA4.

[0158] In some embodiments, the array substrate further includes a window region WR. The window region WR may be a region for installing a component such as a camera or a fingerprint sensor underneath light emitting elements.

[0159] FIG. 3B is a schematic diagram illustrating a display area and a peripheral area in a display panel in some embodiments according to the present disclosure. Referring to FIG. 3A and FIG. 3B, the display panel in some embodiments includes an array substrate and one or more integrated circuits IC connected to the array substrate. In some embodiments, the one or more integrated circuits IC are connected to the first side region SR1 of the first sub-area PA1 of the array substrate.

[0160] FIG. 4A is a diagram illustrating the structure of a portion of a display area of an array substrate in some embodiments according to the present disclosure. FIG. 4B is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 4A. FIG. 4C is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 4A. FIG. 4D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 4A. FIG. 4E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted  in FIG. 4A. FIG. 4F is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 4A. FIG. 4G is a diagram illustrating the structure of a second inter-layer dielectric layer in the array substrate depicted in FIG. 4A. FIG. 4H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 4A. FIG. 4I is a diagram illustrating the structure of a third inter-layer dielectric layer in the array substrate depicted in FIG. 4A. FIG. 4J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 4A. FIG. 4K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 4A. FIG. 4L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 4A. FIG. 4M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 4A. FIG. 4N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 4A. FIG. 4O is a diagram illustrating the structure of a third planarization layer in the array substrate depicted in FIG. 4A. FIG. 4P is a diagram illustrating the structure of an anode layer in the array substrate depicted in FIG. 4A. FIG. 4Q is a diagram illustrating the structure of a pixel definition layer in the array substrate depicted in FIG. 4A. FIG. 5A is a cross-sectional view along an A-A’ line in FIG. 4A. FIG. 5B is a cross-sectional view along a B-B’ line in FIG. 4A.

[0161] Referring to FIG. 4A to FIG. 4Q, FIG. 5A, and FIG. 5B, the array substrate in some embodiments includes a base substrate BS, a light shielding layer LSL on the base substrate BS, a buffer layer BUF on a side of the light shielding layer LSL away from the base substrate BS, a first semiconductor material layer SML1 on a side of the buffer layer BUF away from the base substrate BS, a gate insulating layer GI on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first gate metal layer Gate1 on a side of the gate insulating layer GI away from the first semiconductor material layer SML1, an insulating layer IN on a side of the first gate metal layer Gate1 away from the gate insulating layer GI, a second gate metal layer Gate2 on a side of the insulating layer IN away from the first gate metal layer Gate1, a first inter-layer dielectric layer ILD1 on a side of the second gate metal layer Gate2 away from the insulating layer IN, a second semiconductor material layer SML2 on a side of the first inter-layer dielectric layer ILD1 away from the second gate metal layer Gate2, a second inter-layer dielectric layer ILD2 on a side of the second semiconductor material layer SML2 away from the first inter-layer dielectric layer ILD1, a third gate metal layer Gate3 on a side of the second inter-layer dielectric layer ILD2 away from the second semiconductor material layer SML2, a third inter-layer dielectric layer ILD3 on a side of the third gate metal layer Gate3 away from the second inter-layer dielectric layer ILD2, a first signal line layer SD1 on a side of the third inter-layer dielectric layer ILD3 away from the third gate metal layer Gate3, a passivation layer PVX on a side of the first signal line layer SD1 away from the third inter-layer  dielectric layer ILD3, a first planarization layer PLN1 on a side of the passivation layer PVX away from the first signal line layer SD1, a second signal line layer SD2 on a side of the first planarization layer PLN1 away from the passivation layer PVX, a second planarization layer PLN2 on a side of the second signal line layer SD2 away from the first planarization layer PLN1, a third signal line layer SD3 on a side of the second planarization layer PLN2 away from the second signal line layer SD2, a third planarization layer PLN3 on a side of the third signal line layer SD3 away from the second planarization layer PLN2, an anode layer ADL on a side of the third planarization layer PLN3 away from the third signal line layer SD3, and a pixel definition layer PDL on a side of the anode layer ADL away from the third planarization layer PLN3. The passivation layer PVX is optional and may be omitted.

[0162] Referring to FIG. 2A, FIG. 4A, FIG. 4B, the light shielding layer LSL in some embodiments includes a light shield LS. In some embodiments, the light shield LS is part of a unitary structure extending across a plurality of subpixels in the array substrate.

[0163] Referring to FIG. 2A, FIG. 4A, FIG. 4C, and FIG. 5A, the first semiconductor material layer SML1 in some embodiments includes at least active layers of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer SML1 further includes at least respective portions of first electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer SML1 further includes at least respective portions of second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Optionally, the first semiconductor material layer SML1 includes active layers, first electrodes, and second electrodes of multiple transistors of the pixel driving circuit, including the first transistor T1, the third transistor T3, the fourth transistor T4, the first reset transistor Tr1, the second reset transistor Tr2, the third reset transistor Tr3, and the driving transistor Td. Various appropriate semiconductor materials may be used for making the first semiconductor material layer SML1. Examples of the semiconductor materials for making the first semiconductor material layer SML1 include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0164] FIG. 4C is annotated with labels indicating components of each of multiple transistors (T1, T3, T4, Tr1, Tr2, Tr3, and Td) in the pixel driving circuit. For example, the first transistor T1 includes an active layer ACT1, a first electrode S1, and a second electrode  D1. The third transistor T3 includes an active layer ACT3, a first electrode S3, and a second electrode D3. The fourth transistor T4 includes an active layer ACT4, a first electrode S4, and a second electrode D4. The first reset transistor Tr1 includes an active layer ACTr1, a first electrode Sr1, and a second electrode Dr1. The second reset transistor Tr2 includes an active layer ACTr2, a first electrode Sr2, and a second electrode Dr2. The third reset transistor Tr3 includes an active layer ACTr3, a first electrode Sr3, and a second electrode Dr3. The driving transistor Td includes an active layer ACTd, a first electrode Sd, and a second electrode Dd.

[0165] Optionally, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr2, ACTr3, and ACTd) , the first electrodes (S1, S3, S4, Sr1, Sr2, Sr3, and Sd) , and the second electrodes (D1, D3, D4, Dr1, Dr2, Dr3, and Dd) of the respective transistors (T1, T3, T4, Tr1, Tr2, Tr3, and Td) are in a same layer.

[0166] In some embodiments, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr3, and ACTd) , at least portions of the first electrodes (S1, S3, S4, Sr1, Sr3, and Sd) , and at least portions of the second electrodes (D1, D3, D4, Dr1, Dr3, and Dd) of multiple transistors (T1, T3, T4, Tr1, Tr3, and Td) in the pixel driving circuit are parts of a unitary structure. Optionally, a part of the second reset transistor Tr2 (ACTr2, Sr2, Dr2) in the first semiconductor material layer is spaced apart from the unitary structure (T1, T3, T4, Tr1, and Td) in a same pixel driving circuit. As shown in FIG. 4C, in some embodiments, the active layers (ACT1, ACT3, ACT4, ACTr1, ACTr3, and ACTd) , at least portions of the first electrodes (S1, S3, S4, Sr1, Sr3, and Sd) , and at least portions of the second electrodes (D1, D3, D4, Dr1, Dr3, and Dd) of multiple transistors (T1, T3, T4, Tr1, Tr3, and Td) in two adjacent pixel driving circuits are parts of a unitary structure.

[0167] Referring to FIG. 2A, FIG. 4A, FIG. 4D, and FIG. 5A, the first gate metal layer Gate1 in some embodiments includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of light emitting control signal lines (e.g., a respective light emitting control signal line em) , and a first capacitor electrode Ce1 of the storage capacitor Cst in the pixel driving circuit.

[0168] In some embodiments, the respective first gate line GL1 includes a gate electrode G1 of the first transistor T1; the respective light emitting control signal line em includes a gate electrode G3 of the third transistor T3 and a gate electrode G4 of the fourth transistor T4; the respective first reset control signal line rst1 includes a gate electrode Gr1 of the first reset transistor Tr1 and a gate electrode Gr3 of the third reset transistor Tr3; and the respective  second reset control signal line rst2 includes a gate electrode Gr2 of the second reset transistor Tr2.

[0169] Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first gate metal layer Gate1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first gate metal layer Gate1 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of first reset control signal lines (e.g., the respective first reset control signal line rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , the plurality of light emitting control signal lines, and the first capacitor electrode Ce1 of the storage capacitor Cst in the pixel driving circuit are in a same layer.

[0170] As used herein, the term “same layer” refers to the relationship between the layers simultaneously formed in the same step. In one example, the plurality of first gate lines and the first capacitor electrode Ce1 are in a same layer when they are formed as a result of one or more steps of a same patterning process performed in a same layer of material. In another example, the plurality of first gate lines and the first capacitor electrode Ce1 can be formed in a same layer by simultaneously performing the step of forming the plurality of first gate lines, and the step of forming the first capacitor electrode Ce1. The term “same layer” does not always mean that the thickness of the layer or the height of the layer in a cross-sectional view is the same.

[0171] Referring to FIG. 2A, FIG. 4A, FIG. 4E, and FIG. 5A, the second gate metal layer Gate2 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , and a second capacitor electrode Ce2 of the storage capacitor Cst in the pixel driving circuit. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second gate metal layer Gate2. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second gate metal layer Gate2 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. Optionally, the at least portions of the plurality of second gate lines (e.g., a respective  second gate line first branch GL2-1) , the plurality of second reset signal lines (e.g., the respective second reset signal line Vint2) , and the second capacitor electrode Ce2 of the storage capacitor Cst in the pixel driving circuit are in a same layer.

[0172] In some embodiments, the respective second gate line first branch GL2-1 includes a gate electrode G2 of the second transistor T2.

[0173] Referring to FIG. 2A, FIG. 4A, FIG. 4F, and FIG. 5A, the second semiconductor material layer SML2 in some embodiments includes at least an active layer ACT2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a first electrode S2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a second electrode D2 of the second transistor T2 in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 includes the active layer ACT2, the first electrode S2, and the second electrode D2 of the second transistor T2. In the present array substrate, at least the active layer ACT2 of the second transistor T2 are in a layer different from at least the active layers of other transistors of the pixel driving circuit. Various appropriate semiconductor materials may be used for making the second semiconductor material layer SML2. Examples of the semiconductor materials for making the second semiconductor material layer SML2 include metal oxide-based semiconductor material such as indium gallium zinc oxide and metal oxynitride-based semiconductor materials such as zinc oxynitride.

[0174] FIG. 4F is annotated with labels indicating components of the second transistor in the pixel driving circuit. For example, the second transistor T2 includes an active layer ACT2, a first electrode S2, and a second electrode D2. Optionally, the active layer ACT2, the first electrode S2, and the second electrode D2 of the second transistor T2 are in a same layer.

[0175] FIG. 4G illustrates vias extending through the second inter-layer dielectric layer in the array substrate depicted in FIG. 4A.

[0176] Referring to FIG. 2A, FIG. 4A, FIG. 4H, and FIG. 5A, the third gate metal layer Gate3 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line second branch GL2-2) , a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) , and a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) . Various appropriate electrode materials and various appropriate fabricating methods may be used to make the third gate metal layer Gate3. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the third gate metal layer Gate3 include, but are not limited  to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0177] FIG. 4I illustrates vias extending through the third inter-layer dielectric layer in the array substrate depicted in FIG. 4A.

[0178] Referring to FIG. 2A, FIG. 4A, FIG. 4J, and FIG. 5A, the first signal line layer SD1 in some embodiments includes a first voltage connecting pad VCP1; a first data connecting pad DCP1; a first node connecting line Cln1; a second node connecting line Cln2; a third node connecting line Cln3; a first relay electrode RE1; a first reset signal connecting line Cli1; a second reset signal connecting line Cli2; and a third reset signal connecting line Cli3.

[0179] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the first signal line layer SD1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In some embodiments, the first signal line layer includes a plurality of sub-layers stacked together. In one example, the first signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the first signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the first voltage connecting pad VCP1; the first data connecting pad DCP1; the first node connecting line Cln1; the second node connecting line Cln2; the third node connecting line Cln3; the first relay electrode RE1; the first reset signal connecting line Cli1; the second reset signal connecting line Cli2; and the third reset signal connecting line Cli3are in a same layer.

[0180] In some embodiments, the first node connecting line Cln1 connects multiple components of the pixel driving circuit to the node N1. Referring to FIG. 5A, the first node connecting line Cln1 is connected to the first capacitor electrode Ce1 through a first via v1, and connected to the second transistor T2 (e.g., to the first electrode S2 of the second transistor T2) through a second via v2. Optionally, the first node connecting line Cln1 corresponds to the node N1 depicted in FIG. 2A.

[0181] Referring to FIG. 2A, FIG. 4A to FIG. 4J, and FIG. 5A, in some embodiments, in a hole region H, a portion of the second capacitor electrode Ce2 is absent. Optionally, an orthographic projection of the second capacitor electrode Ce2 on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least  99%, or 100%) covers, with a margin, an orthographic projection of the first capacitor electrode Ce1 on the base substrate BS except for the hole region H in which a portion of the second capacitor electrode Ce2 is absent. Optionally, the first via v1 extends through the third inter-layer dielectric layer ILD3, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the hole region H, and the insulating layer IN.

[0182] In some embodiments, the first node connecting line Cln1 crosses over a respective second gate line of the plurality of second gate lines. In some embodiments, the first node connecting line Cln1 crosses over the respective second gate line first branch GL2-1 in the second gate metal layer Gate2, and crosses over the respective second gate line second branch GL2-2 in the third gate metal layer Gate3.

[0183] In some embodiments, the second node connecting line Cln2 is connected to a second electrode Dr3 of the third reset transistor Tr3 through a via, and connected to a first electrode Sd of the driving transistor Td and a second electrode D3 of the third transistor T3 through a via. Optionally, the second node connecting line Cln2 corresponds to the second node N2 depicted in FIG. 2A.

[0184] In some embodiments, the third node connecting line Cln3 is connected to a second electrode Dr2 of the second reset transistor Tr2 through a via, connected to a second electrode D2 of the second transistor T2 through a via, and connected to a second electrode Dd of the driving transistor Td and a first electrode S4 of the fourth transistor T4 through a via. Optionally, the third node connecting line Cln3 corresponds to the third node N3 depicted in FIG. 2A. Optionally, the third node connecting line Cln3 crosses over a respective second gate line of the plurality of second gate lines. In some embodiments, the third node connecting line Cln3 crosses over the respective second gate line first branch GL2-1 in the second gate metal layer Gate2, and the respective second gate line second branch GL2-2 in the third gate metal layer Gate3.

[0185] In some embodiments, the first reset signal connecting line Cli1 connects a respective first reset signal line Vint1 of a plurality of first reset signal lines to the first electrode Sr1 of the first reset transistor Tr1. The first reset signal connecting line Cli1 is configured to transmit a reset signal from the respective first reset signal line Vint1 to the first electrode Sr1 of the first reset transistor Tr1.

[0186] In some embodiments, the second reset signal connecting line Cli2 connects a respective second reset signal line Vint2 of a plurality of second reset signal lines to the first electrode Sr2 of the second reset transistor Tr2. The second reset signal connecting line Cli2 is configured to transmit a reset signal from the respective second reset signal line Vint2 to the first electrode Sr2 of the second reset transistor Tr2.

[0187] In some embodiments, the third reset signal connecting line Cli3 connects a respective third reset signal line Vint3 of a plurality of third reset signal lines to the first electrode Sr3 of the third reset transistor Tr3. The third reset signal connecting line Cli3 is configured to transmit a reset signal from the respective third reset signal line Vint3 to the first electrode Sr3 of the third reset transistor Tr3. In one example, the third reset signal connecting line Cli3 is connected to first electrodes of third reset transistors in two adjacent pixel driving circuits in a same row, and configured to transmit a reset signal from the respective third reset signal line Vint3 to the first electrodes of the third reset transistors in two adjacent pixel driving circuits in the same row.

[0188] FIG. 4K illustrates vias extending through the first planarization layer in the array substrate depicted in FIG. 4A.

[0189] Referring to FIG. 2A, FIG. 4A, FIG. 4L, and FIG. 5A, the second signal line layer SD2 in some embodiments includes a second voltage connecting pad VCP2, a second relay electrode RE2, and a second data connecting pad DCP2. Various appropriate conductive materials and various appropriate fabricating methods may be used to make the second signal line layer SD2. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer SD2 include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In one example, the second signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the second signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the second voltage connecting pad VCP2, the second relay electrode RE2, and the second data connecting pad DCP2 are in a same layer.

[0190] FIG. 4M illustrates vias extending through the second planarization layer in the array substrate depicted in FIG. 4A.

[0191] Referring to FIG. 2A, FIG. 4A, FIG. 4N, FIG. 5A, and FIG. 5B, the third signal line layer SD3 in some embodiments includes a plurality of voltage supply lines (e.g., a respective voltage supply line Vdd) , an anode contact pad ACP, and a plurality of data lines (e.g., a respective data line DL) . In some embodiments, the second voltage connecting pad VCP2 and the respective voltage supply line Vdd are configured to provide a first reference voltage signal (e.g., a high reference voltage signal) . Optionally, the power supply line Vss is configured to provide a second reference voltage signal (e.g., a low reference voltage signal) . Optionally, the first reference voltage signal is a constant voltage signal, the second reference  voltage signal is a constant voltage signal, the first reference voltage signal has a voltage level higher than a voltage level of the second reference voltage signal.

[0192] Various appropriate conductive materials and various appropriate fabricating methods may be used to make the third signal line layer SD3. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the third signal line layer SD3 include, but are not limited to, titanium, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like. In one example, the third signal line layer includes a stacked titanium / aluminum / titanium multi-layer structure. In another example, the third signal line layer includes a stacked molybdenum / aluminum / molybdenum multi-layer structure. Optionally, the plurality of voltage supply lines (e.g., the respective voltage supply line Vdd) , the anode contact pad ACP, and the plurality of data lines (e.g., the respective data line DL) are in a same layer.

[0193] FIG. 4O illustrates vias extending through the third planarization layer in the array substrate depicted in FIG. 4A.

[0194] Referring to FIG. 2A, FIG. 4A, FIG. 4P, FIG. 5A, and FIG. 5B, the anode layer ADL in some embodiments includes a plurality of anodes AD.

[0195] Referring to FIG. 2A, FIG. 4A, FIG. 4Q, FIG. 5A, and FIG. 5B, the array substrate in some embodiments includes a plurality of subpixel apertures SA extending through a pixel definition layer PDL. A respective subpixel aperture of the plurality of subpixel apertures SA exposes a portion of a respective anode of the plurality of anodes AD.

[0196] Referring to FIG. 2A, FIG. 4A to FIG. 4N, and FIG. 5A, in some embodiments, the second voltage connecting pad VCP2 and the plurality of voltage supply lines are connected. The first voltage connecting pad VCP1 is connected the second voltage connecting pad VCP2; is connected to the second capacitor electrode Ce2 of the storage capacitor Cst, thereby providing a voltage supply signal to the second capacitor electrode Ce2 of the storage capacitor Cst; and is connected to the first electrode of the third transistor T3, thereby providing a voltage supply signal to the first electrode of the third transistor T3. A respective voltage supply line Vdd of the plurality of voltage supply lines is connected to the second voltage connecting pad VCP2 through a third via v3.

[0197] In some embodiments, the first relay electrode RE1 is connected to the second electrode D4 of the fourth transistor T4 (and / or the second electrode Dr1 of the first reset transistor Tr1) , and is connected to the second relay electrode RE2. The second relay electrode is connected to the first relay electrode RE1, and is connected to the anode contact  pad ACP. In one example, the anode contact pad ACP is in the third signal line layer SD3, the second relay electrode RE2 is in the second signal line layer SD2, and the first relay electrode RE1 is in the first signal line layer SD1. In another example, the anode contact pad ACP is connected to the second relay electrode RE2 through a via extending through the second planarization layer PLN2, the second relay electrode RE2 is connected to the first relay electrode RE1 through a via extending through the first planarization layer PLN1 (and optionally a passivation layer PVX) , and the first relay electrode RE1 is connected to the second electrode D4 of the fourth transistor T4 (and / or the second electrode Dr1 of the first reset transistor Tr1) through a via extending through the third inter-layer dielectric layer ILD3, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0198] In some embodiments, the first data connecting pad DCP1 is connected to the first electrode S1 of the first transistor T1, and is connected to the second data connecting pad DCP2. The second data connecting pad DCP2 is connected to the first data connecting pad DCP1, and is connected to a respective data line DL of the plurality of data lines. In one example, the first data connecting pad DCP1 is in the first signal line layer SD1, the second data connecting pad DCP2 is in the second signal line layer SD2, and the respective data line DL is in the third signal line layer SD3. In another example, the respective data line DL is connected to the second data connecting pad DCP2 through a via extending through the second planarization layer PLN2, the second data connecting pad DCP2 is connected to the first data connecting pad DCP1 through a via extending through the first planarization layer PLN1 (and optionally a passivation layer PVX) , and the first data connecting pad DCP1 is connected to the first electrode S1 of the first transistor T1 through a via extending through the third inter-layer dielectric layer ILD3 , the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0199] FIG. 6A is a diagram illustrating the structure of a portion of a second sub-area or a fourth sub-area of an array substrate in some embodiments according to the present disclosure. FIG. 6B is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 6A. FIG. 6C is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 6A. FIG. 6D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 6A. FIG. 6E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 6A. FIG. 6F is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 6A. FIG. 6G is a diagram illustrating the structure of a second inter-layer dielectric layer in the array substrate depicted in FIG. 6A. FIG. 6H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 6A. FIG. 6I is a diagram illustrating the structure of a  third inter-layer dielectric layer in the array substrate depicted in FIG. 6A. FIG. 6J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 6A. FIG. 6K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 6A. FIG. 6L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 6A. FIG. 6M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 6A. FIG. 6N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 6A. FIG. 6O is a diagram illustrating the structure of a third planarization layer in the array substrate depicted in FIG. 6A. FIG. 7A is a cross-sectional view along a C-C’ line in FIG. 6A. FIG. 7B is a cross-sectional view along a D-D’ line in FIG. 6A.

[0200] Referring to FIG. 6A to FIG. 6Q, FIG. 7A, and FIG. 7B, in some embodiments, the peripheral area PA (e.g., the second sub-area PA2 or the fourth sub-area PA4 depicted in FIG. 3A) includes at least one (e.g., at least 2, at least 3, at least 4, at least 5, or all) layer of the pixel driving circuit in the display area DA, for example, includes at least one (e.g., at least 2, at least 3, at least 4, at least 5, or all) of the light shielding layer, the first semiconductor material layer, the first gate metal layer, the second gate metal layer, the second semiconductor material layer, the third gate metal layer, the first signal line layer, the second signal line layer, and the third signal line layer.

[0201] In some embodiments, the array substrate includes a plurality of pixel driving circuits in the display area DA, and one or more dummy pixel driving circuits in the peripheral area PA (e.g., the second sub-area PA2 or the fourth sub-area PA4 depicted in FIG. 3A) . As used herein, the term “dummy” refers to a pixel driving circuit that has a structure that is the same as or similar to an active pixel driving circuit, but the structure is only used for a configuration existing as a pattern, without actually performing a function in the display substrate. Thus, an electrical signal may not be applied to a “dummy” pixel driving circuit or even in a case in which an electrical signal is applied thereto, the “dummy” pixel driving circuit may not perform an electrically equivalent function.

[0202] Referring to FIG. 6A, FIG. 6C, FIG. 7A, and FIG. 7B, a respective dummy pixel driving circuit in the first semiconductor material layer SML1 in some embodiments includes at least dummy active layers of multiple dummy transistors of the respective dummy pixel driving circuit, including the first dummy transistor T1’ , the third dummy transistor T3’ , the fourth dummy transistor T4’ , the first reset dummy transistor Tr1’ , the second reset dummy transistor Tr2’ , the third reset dummy transistor Tr3’ , and the driving dummy transistor Td’ . Optionally, the first semiconductor material layer SML1 further includes at least respective portions of first electrodes of multiple dummy transistors of the pixel driving circuit, including the first dummy transistor T1’ , the third dummy transistor T3’ , the fourth dummy  transistor T4’ , the first reset dummy transistor Tr1’ , the second reset dummy transistor Tr2’ , the third reset dummy transistor Tr3’ , and the driving dummy transistor Td’ . Optionally, the first semiconductor material layer SML1 further includes at least respective portions of second electrodes of multiple dummy transistors of the pixel driving circuit, including the first dummy transistor T1’ , the third dummy transistor T3’ , the fourth dummy transistor T4’ , the first reset dummy transistor Tr1’ , the second reset dummy transistor Tr2’ , the third reset dummy transistor Tr3’ , and the driving dummy transistor Td’ . Optionally, the first semiconductor material layer SML1 includes active layers, first electrodes, and second electrodes of multiple dummy transistors of the pixel driving circuit, including the first dummy transistor T1’ , the third dummy transistor T3’ , the fourth dummy transistor T4’ , the first reset dummy transistor Tr1’ , the second reset dummy transistor Tr2’ , the third reset dummy transistor Tr3’ , and the driving dummy transistor Td’ .

[0203] FIG. 6C is annotated with labels indicating components of each of multiple dummy transistors (T1’ , T3’ , T4’ , Tr1’ , Tr2’ , Tr3’ , and Td’ ) in the pixel driving circuit. For example, the first dummy transistor T1’ includes an active layer ACT1’ , a first electrode S1’ , and a second electrode D1’ . The third dummy transistor T3’ includes an active layer ACT3’ , a first electrode S3’ , and a second electrode D3’ . The fourth dummy transistor T4’ includes an active layer ACT4’ , a first electrode S4’ , and a second electrode D4’ . The first reset dummy transistor Tr1’ includes an active layer ACTr1’ , a first electrode Sr1’ , and a second electrode Dr1’ . The second reset dummy transistor Tr2’ includes an active layer ACTr2’ , a first electrode Sr2’ , and a second electrode Dr2’ . The third reset dummy transistor Tr3’ includes an active layer ACTr3’ , a first electrode Sr3’ , and a second electrode Dr3’ . The driving dummy transistor Td’ includes an active layer ACTd’ , a first electrode Sd’ , and a second electrode Dd’ .

[0204] Optionally, the active layers (ACT1’ , ACT3’ , ACT4’ , ACTr1’ , ACTr2’ , ACTr3’ , and ACTd’ ) , the first electrodes (S1’ , S3’ , S4’ , Sr1’ , Sr2’ , Sr3’ , and Sd’ ) , and the second electrodes (D1’ , D3’ , D4’ , Dr1’ , Dr2’ , Dr3’ , and Dd’ ) of the respective dummy transistors (T1’ , T3’ , T4’ , Tr1’ , Tr2’ , Tr3’ , and Td’ ) are in a same layer.

[0205] In some embodiments, the active layers (ACT1’ , ACT3’ , ACT4’ , ACTr1’ , ACTr3’ , and ACTd’ ) , at least portions of the first electrodes (S1’ , S3’ , S4’ , Sr1’ , Sr3’ , and Sd’ ) , and at least portions of the second electrodes (D1’ , D3’ , D4’ , Dr1’ , Dr3’ , and Dd’ ) of multiple dummy transistors (T1’ , T3’ , T4’ , Tr1’ , Tr3’ , and Td’ ) in the pixel driving circuit are parts of a unitary structure. Optionally, a part of the second reset dummy transistor Tr2’ (ACTr2’ , Sr2’ , Dr2’ ) in the first semiconductor material layer is spaced apart from the unitary structure (T1’ , T3’ , T4’ , Tr1’ , and Td’ ) in a same pixel driving circuit. As shown in FIG. 6C, in some embodiments, the active layers (ACT1’ , ACT3’ , ACT4’ , ACTr1’ , ACTr3’ , and ACTd’ ) , at least portions of the first electrodes (S1’ , S3’ , S4’ , Sr1’ , Sr3’ , and Sd’ ) , and at least portions  of the second electrodes (D1’ , D3’ , D4’ , Dr1’ , Dr3’ , and Dd’ ) of multiple dummy transistors (T1’ , T3’ , T4’ , Tr1’ , Tr3’ , and Td’ ) in two adjacent pixel driving circuits are parts of a unitary structure.

[0206] Referring to FIG. 6A, FIG. 6D, FIG. 7A, and FIG. 7B, the respective dummy pixel driving circuit in the first gate metal layer Gate1 in some embodiments includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of light emitting control signal lines (e.g., a respective light emitting control signal line em) , and a first dummy capacitor electrode Ce1’ of a dummy storage capacitor in the pixel driving circuit.

[0207] In some embodiments, the respective first gate line GL1 includes a gate electrode G1’ of the first dummy transistor T1’ ; the respective light emitting control signal line em includes a gate electrode G3’ of the third dummy transistor T3’a nd a gate electrode G4’ of the fourth dummy transistor T4’ ; the respective first reset control signal line rst1 includes a gate electrode Gr1’ of the first reset dummy transistor Tr1’a nd a gate electrode Gr3’ of the third reset dummy transistor Tr3’ ; and the respective second reset control signal line rst2 includes a gate electrode Gr2’ of the second reset dummy transistor Tr2’ .

[0208] Optionally, the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of first reset control signal lines (e.g., the respective first reset control signal line rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , the plurality of light emitting control signal lines, and the first dummy capacitor electrode Ce1’ of the dummy storage capacitor in the pixel driving circuit are in a same layer.

[0209] Referring to FIG. 6A, FIG. 6E, FIG. 7A, and FIG. 7B, the respective dummy pixel driving circuit in the second gate metal layer Gate2 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , and a second dummy capacitor electrode Ce2’ of the dummy storage capacitor in the pixel driving circuit. Optionally, the at least portions of the plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , the plurality of second reset signal lines (e.g., the respective second reset signal line Vint2) , and the second dummy capacitor electrode Ce2’ of the dummy storage capacitor in the pixel driving circuit are in a same layer.

[0210] In some embodiments, the respective second gate line first branch GL2-1 includes a gate electrode G2’ of the second dummy transistor T2’ .

[0211] Referring to FIG. 6A, FIG. 6F, FIG. 7A, and FIG. 7B, the respective dummy pixel driving circuit in the second semiconductor material layer SML2 in some embodiments includes at least an active layer ACT2’ of the second dummy transistor T2’ in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a first electrode S2’ of the second dummy transistor T2’ in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a second electrode D2’ of the second dummy transistor T2’ in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 includes the active layer ACT2’ , the first electrode S2’ , and the second electrode D2’ of the second dummy transistor T2’ . In the present array substrate, at least the active layer ACT2’ of the second dummy transistor T2’ are in a layer different from at least the active layers of other dummy transistors of the respective dummy pixel driving circuit.

[0212] FIG. 6F is annotated with labels indicating components of the second dummy transistor in the pixel driving circuit. For example, the second dummy transistor T2’ includes an active layer ACT2’ , a first electrode S2’ , and a second electrode D2’ . Optionally, the active layer ACT2’ , the first electrode S2’ , and the second electrode D2’ of the second dummy transistor T2’ are in a same layer.

[0213] FIG. 6G illustrates vias extending through the second inter-layer dielectric layer in the array substrate depicted in FIG. 6A.

[0214] Referring to FIG. 6A, FIG. 6H, FIG. 7A, and FIG. 7B, the respective dummy pixel driving circuit in the third gate metal layer Gate3 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line second branch GL2-2) , a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) , and a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) .

[0215] FIG. 6I illustrates vias extending through the third inter-layer dielectric layer in the array substrate depicted in FIG. 6A.

[0216] Referring to FIG. 6A, FIG. 6J, FIG. 7A, and FIG. 7B, the respective dummy pixel driving circuit in the first signal line layer SD1 in some embodiments includes a first dummy voltage connecting pad VCP1’ , a first dummy data connecting pad DCP1’ ; a first dummy node connecting line Cln1’ ; a second dummy node connecting line Cln2’ ; a third dummy node connecting line Cln3’ ; a first dummy relay electrode RE1’ ; a first dummy reset signal connecting line Cli1’ ; a second dummy reset signal connecting line Cli2’ ; and a third dummy reset signal connecting line Cli3’ .

[0217] Optionally, the first dummy data connecting pad DCP1’ ; the first dummy node connecting line Cln1’ ; the second dummy node connecting line Cln2’ ; the third dummy node connecting line Cln3’ ; the first dummy relay electrode RE1’ ; the first dummy reset signal  connecting line Cli1’ ; the second dummy reset signal connecting line Cli2’ ; and the third dummy reset signal connecting line Cli3’a re in a same layer.

[0218] In some embodiments, the first dummy node connecting line Cln1’ connects multiple components of the pixel driving circuit to the node N1. Referring to FIG. 7A, the first dummy node connecting line Cln1’ is connected to the first dummy capacitor electrode Ce1’ through a first via v1, and connected to the second dummy transistor T2’ (e.g., to the first electrode S2’ of the second dummy transistor T2’ ) through a second via v2. Optionally, the first dummy node connecting line Cln1’ corresponds to the node N1.

[0219] Referring to FIG. 6A to FIG. 6J, FIG. 7A, and FIG. 7B, in some embodiments, in a dummy hole region H’ , a portion of the second dummy capacitor electrode Ce2’ is absent. Optionally, an orthographic projection of the second dummy capacitor electrode Ce2’ on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers, with a margin, an orthographic projection of the first dummy capacitor electrode Ce1’ on the base substrate BS except for the dummy hole region H’ in which a portion of the second dummy capacitor electrode Ce2’ is absent. Optionally, the first via v1 extends through the third inter-layer dielectric layer ILD3, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the dummy hole region H’ , and the insulating layer IN.

[0220] In some embodiments, the first dummy node connecting line Cln1’ crosses over a respective second gate line of the plurality of second gate lines. In some embodiments, the first dummy node connecting line Cln1’ crosses over the respective second gate line first branch GL2-1 in the second gate metal layer Gate2, and crosses over the respective second gate line second branch GL2-2 in the third gate metal layer Gate3.

[0221] In some embodiments, the second dummy node connecting line Cln2’ is connected to a second electrode Dr3’ of the third reset dummy transistor Tr3’ through a via, and connected to a first electrode Sd’ of the driving dummy transistor Td’ and a second electrode D3’ of the third dummy transistor T3’ through a via.

[0222] In some embodiments, the third dummy node connecting line Cln3’ is connected to a second electrode Dr2’ of the second reset dummy transistor Tr2’ through a via, connected to a second electrode D2’ of the second dummy transistor T2’ through a via, and connected to a second electrode Dd’ of the driving dummy transistor Td’ and a first electrode S4’ of the fourth dummy transistor T4’ through a via. Optionally, the third dummy node connecting line Cln3’ corresponds to the third node N3. Optionally, the third dummy node connecting line Cln3’ crosses over a respective second gate line of the plurality of second gate lines. In some embodiments, the third dummy node connecting line Cln3’ crosses over the respective  second gate line first branch GL2-1 in the second gate metal layer Gate2, and the respective second gate line second branch GL2-2 in the third gate metal layer Gate3.

[0223] In some embodiments, the first dummy reset signal connecting line Cli1’ connects a respective first reset signal line Vint1 of a plurality of first reset signal lines to the first electrode Sr1’ of the first reset dummy transistor Tr1’ . The first dummy reset signal connecting line Cli1’ is configured to transmit a reset signal from the respective first reset signal line Vint1 to the first electrode Sr1’ of the first reset dummy transistor Tr1’ .

[0224] In some embodiments, the second dummy reset signal connecting line Cli2’ connects a respective second reset signal line Vint2 of a plurality of second reset signal lines to the first electrode Sr2’ of the second reset dummy transistor Tr2’ . The second dummy reset signal connecting line Cli2’ is configured to transmit a reset signal from the respective second reset signal line Vint2 to the first electrode Sr1’ of the second reset dummy transistor Tr2’ .

[0225] In some embodiments, the third dummy reset signal connecting line Cli3’ connects a respective third reset signal line Vint3 of a plurality of third reset signal lines to the first electrode Sr3’ of the third reset dummy transistor Tr3’ . The third dummy reset signal connecting line Cli3’ is configured to transmit a reset signal from the respective third reset signal line Vint3 to the first electrode Sr3’ of the third reset dummy transistor Tr3’ . In one example, the third dummy reset signal connecting line Cli3’ is connected to first electrodes of third reset dummy transistors in two adjacent pixel driving circuits in a same row, and configured to transmit a reset signal from the respective third reset signal line Vint3 to the first electrodes of the third reset dummy transistors in two adjacent pixel driving circuits in the same row.

[0226] FIG. 6K illustrates vias extending through the first planarization layer in the array substrate depicted in FIG. 6A.

[0227] Referring to FIG. 6A, FIG. 6L, FIG. 7A, and FIG. 7B, the respective dummy pixel driving circuit in the second signal line layer SD2 in some embodiments includes a second dummy voltage connecting pad VCP2’ , a second dummy relay electrode RE2’ , and a second dummy data connecting pad DCP2’ . Optionally, the second dummy voltage connecting pad VCP2’ , the second dummy relay electrode RE2’ , and the second dummy data connecting pad DCP2’ are in a same layer.

[0228] FIG. 6M illustrates vias extending through the second planarization layer in the array substrate depicted in FIG. 6A.

[0229] Referring to FIG. 6A, FIG. 6N, FIG. 7A, and FIG. 7B, the respective dummy pixel driving circuit in the third signal line layer SD3 in some embodiments includes a dummy  anode connect pad ACP’ , a dummy voltage supply line DVdd, a dummy data line DDL, and a power supply line Vss that is configured to provide with a second reference voltage signal that is the same as the signal provided to a cathode of a light emitting element in the display area DA. In some embodiments, the second dummy voltage connecting pad VCP2’ and the respective dummy voltage supply line DVdd are configured to provide a first reference voltage signal (e.g., a high reference voltage signal) . Optionally, the power supply line Vss is configured to provide a second reference voltage signal (e.g., a low reference voltage signal) . Optionally, the first reference voltage signal is a constant voltage signal, the second reference voltage signal is a constant voltage signal, the first reference voltage signal has a voltage level higher than a voltage level of the second reference voltage signal.

[0230] Optionally, the dummy voltage supply line DVdd, the dummy anode contact pad ACP, and the dummy data line DDL, and the power supply line Vss are in a same layer.

[0231] FIG. 6O illustrates the third planarization layer in the array substrate depicted in FIG. 6A.

[0232] Referring to FIG. 6A to FIG. 6N, FIG. 7A, and FIG. 7B, in some embodiments, the second dummy voltage connecting pad VCP2’ and the plurality of voltage supply lines are connected. The first voltage connecting pad VCP1 is connected the second voltage connecting pad VCP2; is connected to the second capacitor electrode Ce2 of the storage capacitor Cst, thereby providing a voltage supply signal to the second capacitor electrode Ce2 of the storage capacitor Cst; and is connected to the first electrode of the third transistor T3, thereby providing a voltage supply signal to the first electrode of the third transistor T3. A respective voltage supply line Vdd of the plurality of voltage supply lines is connected to the second voltage connecting pad VCP2 through a third via v3.

[0233] In some embodiments, the first dummy relay electrode RE1’ is connected to the second electrode D4’ of the fourth dummy transistor T4’ (and / or the second electrode Dr1’ of the first reset dummy transistor Tr1’ ) , and is connected to the second dummy relay electrode RE2’ . The second relay electrode is connected to the first dummy relay electrode RE1’ , and is connected to the anode contact pad ACP. In one example, the anode contact pad ACP is in the third signal line layer SD3, the second dummy relay electrode RE2’ is in the second signal line layer SD2, and the first dummy relay electrode RE1’ is in the first signal line layer SD1. In another example, the anode contact pad ACP is connected to the second dummy relay electrode RE2’ through a via extending through the second planarization layer PLN2, the second dummy relay electrode RE2’ is connected to the first dummy relay electrode RE1’ through a via extending through the first planarization layer PLN1 (and optionally a passivation layer PVX) , and the first dummy relay electrode RE1’ is connected to the second electrode D4’ of the fourth dummy transistor T4’ (and / or the second electrode Dr1’ of the  first reset dummy transistor Tr1’ ) through a via extending through the third inter-layer dielectric layer ILD3, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0234] In some embodiments, the first dummy data connecting pad DCP1’ is connected to the first electrode S1’ of the first dummy transistor T1’ , and is connected to the second dummy data connecting pad DCP2’ . The second dummy data connecting pad DCP2’ is connected to the first dummy data connecting pad DCP1’ , and is connected to a respective dummy data line DDL of the plurality of dummy data lines. In one example, the first dummy data connecting pad DCP1’ is in the first signal line layer SD1, the second dummy data connecting pad DCP2’ is in the second signal line layer SD2, and the respective dummy data line DDL is in the third signal line layer SD3. In another example, the respective dummy data line DDL is connected to the second dummy data connecting pad DCP2’ through a via extending through the second planarization layer PLN2, the second dummy data connecting pad DCP2’ is connected to the first dummy data connecting pad DCP1’ through a via extending through the first planarization layer PLN1 (and optionally a passivation layer PVX) , and the first dummy data connecting pad DCP1’ is connected to the first electrode S1’ of the first dummy transistor T1’ through a via extending through the third inter-layer dielectric layer ILD3, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0235] In some embodiments, referring to FIG. 6A to FIG. 6O, the portion of the second sub-area or a fourth sub-area of the array substrate includes one or more layers corresponding to the portion of the display area of the array substrate. In some embodiments, the portion of the second sub-area or a fourth sub-area of the array substrate includes at least one of a light shielding layer LSL, the first semiconductor material layer SML1, the first gate metal layer Gate1, the second gate metal layer Gate2, the second semiconductor material layer SML2, the third gate metal layer Gate3, the first signal line layer SD1, the second signal line layer SD2, or the third signal line layer SD3, that corresponds to the portion of the display area of the array substrate.

[0236] As compared to the portion of the display area of the array substrate, the anode layer is absent in the portion of the second sub-area or a fourth sub-area of the array substrate, the pixel definition layer is absent in the portion of the second sub-area or a fourth sub-area of the array substrate, and the fourth via v4 is absent in the third planarization layer PLN3. Because the anode layer is absent in the portion of the second sub-area or a fourth sub-area of the array substrate, and the fourth via v4 is absent in the third planarization layer PLN3, the dummy anode connecting pad ACP’ is not connected to an anode.

[0237] In alternative embodiments, the dummy anode connecting pad ACP’ is absent in the respective dummy pixel driving circuit.

[0238] In the portion of the display area depicted in FIG. 4A to FIG. 4Q, the second voltage connecting pad VCP2, the plurality of voltage supply lines, and the second capacitor electrode Ce2 are configured to be provided with a first reference voltage signal. The plurality of data lines are provided with data signals.

[0239] In the portion of the second sub-area or a fourth sub-area of the array substrate depicted in FIG. 6A to FIG. 6O, the second dummy voltage connecting pad VCP2’ , the dummy voltage supply line DVdd, and the second dummy capacitor electrode Ce2’ are configured to be provided with a first reference voltage signal. The plurality of data lines are configured to be provided with a second reference voltage signal. Optionally, the second reference voltage signal is a signal provided to a cathode of a light emitting element in the display area of the array substrate. Optionally, the first reference voltage signal is a constant voltage signal, the second reference voltage signal is a constant voltage signal, the first reference voltage signal has a voltage level higher than a voltage level of the second reference voltage signal.

[0240] FIG. 8A is a diagram illustrating the structure of a portion of a display area of a related array substrate. FIG. 8B is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 8A. FIG. 8C is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 8A. FIG. 8D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 8A. FIG. 8E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 8A. FIG. 8F is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 8A. FIG. 8G is a diagram illustrating the structure of a second inter-layer dielectric layer in the array substrate depicted in FIG. 8A. FIG. 8H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 8A. FIG. 8I is a diagram illustrating the structure of a third inter-layer dielectric layer in the array substrate depicted in FIG. 8A. FIG. 8J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 8A. FIG. 8K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 8A. FIG. 8L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 8A. FIG. 8M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 8A. FIG. 8N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 8A. FIG. 8O is a diagram illustrating the structure of a third planarization layer in the array substrate depicted in FIG. 8A. FIG. 8P is a diagram illustrating the structure of an anode layer in the array substrate depicted in FIG. 8A. FIG.  8Q is a diagram illustrating the structure of a pixel definition layer in the array substrate depicted in FIG. 8A.

[0241] Referring to FIG. 8A to FIG. 8Q, the array substrate in some embodiments includes a display area DA and a peripheral area PA. The portion of the peripheral area PA depicted in FIG. 8A to FIG. 8Q may be a fourth sub-area PA4 or a second sub-area PA2 depicted in FIG. 3A. In some embodiments, at least a first portion of an anode of the plurality of anodes AD that is connected to a pixel driving circuit in the display area DA extends into the peripheral area PA (e.g., the fourth sub-area PA4 or the second sub-area PA2 depicted in FIG. 3A) ; and the portion of the peripheral area PA having the first portion of the anode is absent of at least one (e.g., at least 2, at least 3, at least 4, at least 5, or all) layer of the pixel driving circuit in the display area DA, for example, absent of at least one (e.g., at least 2, at least 3, at least 4, at least 5, or all) of the light shielding layer, the first semiconductor material layer, the first gate metal layer, the second gate metal layer, the second semiconductor material layer, the third gate metal layer, the first signal line layer, the second signal line layer, and the third signal line layer. Optionally, the anode further includes a second portion in the display area DA. The inventors of the present disclosure discover that the structure in the related array substrate results in an uneven support for the anode. For example, the first portion of the anode does not have the support provided by the at least one layer of the pixel driving circuit in the display area DA whereas the second portion of the anode is supported by layers of the pixel driving circuit in the display area DA.

[0242] FIG. 9A is a diagram illustrating the structure of a portion of a display area of an array substrate in some embodiments according to the present disclosure. FIG. 9B is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 9A. FIG. 9C is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 9A. FIG. 9D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 9A. FIG. 9E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 9A. FIG. 9F is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 9A. FIG. 9G is a diagram illustrating the structure of a second inter-layer dielectric layer in the array substrate depicted in FIG. 9A. FIG. 9H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 9A. FIG. 9I is a diagram illustrating the structure of a third inter-layer dielectric layer in the array substrate depicted in FIG. 9A. FIG. 9J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 9A. FIG. 9K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 9A. FIG. 9L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 9A. FIG. 9M is a diagram illustrating the structure of a  second planarization layer in the array substrate depicted in FIG. 9A. FIG. 9N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 9A. FIG. 9O is a diagram illustrating the structure of a third planarization layer in the array substrate depicted in FIG. 9A. FIG. 9P is a diagram illustrating the structure of an anode layer in the array substrate depicted in FIG. 9A. FIG. 9Q is a diagram illustrating the structure of a pixel definition layer in the array substrate depicted in FIG. 9A. FIG. 10 is a cross-sectional view along a E-E’ line in FIG. 9A.

[0243] Referring to FIG. 9A to FIG. 9Q, and FIG. 10, the array substrate in some embodiments includes a display area DA and a peripheral area PA. The portion of the peripheral area PA depicted in FIG. 9A to FIG. 9Q may be a fourth sub-area PA4 or a second sub-area PA2 depicted in FIG. 3A. In some embodiments, at least a first portion of an anode of the plurality of anodes AD that is connected to a pixel driving circuit in the display area DA extends into the peripheral area PA (e.g., the fourth sub-area PA4 or the second sub-area PA2 depicted in FIG. 3A) ; and the portion of the peripheral area PA having the first portion of the anode includes at least one (e.g., at least 2, at least 3, at least 4, at least 5, or all) layer of the pixel driving circuit in the display area DA, for example, includes at least one (e.g., at least 2, at least 3, at least 4, at least 5, or all) of the light shielding layer, the first semiconductor material layer, the first gate metal layer, the second gate metal layer, the second semiconductor material layer, the third gate metal layer, the first signal line layer, the second signal line layer, and the third signal line layer. Optionally, the anode further includes a second portion in the display area DA. The inventors of the present disclosure discover a novel structure of the array substrate that obviates these issues in the related array substrate.

[0244] In some embodiments, the array substrate includes a plurality of pixel driving circuits in the display area DA, and one or more dummy pixel driving circuits in the peripheral area PA (e.g., the fourth sub-area PA4 or the second sub-area PA2 depicted in FIG. 3A) .

[0245] In some embodiments, the array substrate in the peripheral area PA includes a dummy voltage supply line DVdd, a dummy data line DDL, and a power supply line Vss that is configured to provide with a second reference voltage signal that is the same as the signal provided to a cathode of a light emitting element in the display area DA. In some embodiments, the dummy voltage supply line DVdd is configured to provide with the second reference voltage signal. Optionally, the dummy voltage supply line DVdd is connected to the power supply line Vss. In some embodiments, the dummy data line DDL is configured to provide with the second reference voltage signal. Optionally, the dummy data line DDL is connected to the power supply line Vss. In some embodiments, the dummy voltage supply line DVdd, the dummy data line DDL, and the power supply line Vss are part of a unitary  structure. Optionally, the dummy voltage supply line DVdd, the dummy data line DDL, and the power supply line Vss are in the third signal line layer.

[0246] In some embodiments, the array substrate in the peripheral area PA includes a second dummy voltage connecting pad VCP2’ . The second dummy voltage connecting pad VCP2’ is configured to be provided with a first reference voltage signal. Optionally, the first reference voltage signal has a voltage level higher than a voltage level of the second reference voltage signal. Optionally, the second dummy voltage connecting pad VCP2’ is in the second signal line layer.

[0247] Referring to FIG. 9A, FIG. 9C, and FIG. 10, a respective dummy pixel driving circuit in the first semiconductor material layer SML1 in some embodiments includes at least dummy active layers of multiple dummy transistors of the respective dummy pixel driving circuit, including the first dummy transistor T1’ , the third dummy transistor T3’ , the fourth dummy transistor T4’ , the first reset dummy transistor Tr1’ , the second reset dummy transistor Tr2’ , the third reset dummy transistor Tr3’ , and the driving dummy transistor Td’ . Optionally, the first semiconductor material layer SML1 further includes at least respective portions of first electrodes of multiple dummy transistors of the pixel driving circuit, including the first dummy transistor T1’ , the third dummy transistor T3’ , the fourth dummy transistor T4’ , the first reset dummy transistor Tr1’ , the second reset dummy transistor Tr2’ , the third reset dummy transistor Tr3’ , and the driving dummy transistor Td’ . Optionally, the first semiconductor material layer SML1 further includes at least respective portions of second electrodes of multiple dummy transistors of the pixel driving circuit, including the first dummy transistor T1’ , the third dummy transistor T3’ , the fourth dummy transistor T4’ , the first reset dummy transistor Tr1’ , the second reset dummy transistor Tr2’ , the third reset dummy transistor Tr3’ , and the driving dummy transistor Td’ . Optionally, the first semiconductor material layer SML1 includes active layers, first electrodes, and second electrodes of multiple dummy transistors of the pixel driving circuit, including the first dummy transistor T1’ , the third dummy transistor T3’ , the fourth dummy transistor T4’ , the first reset dummy transistor Tr1’ , the second reset dummy transistor Tr2’ , the third reset dummy transistor Tr3’ , and the driving dummy transistor Td’ .

[0248] FIG. 9C is annotated with labels indicating components of each of multiple dummy transistors (T1’ , T3’ , T4’ , Tr1’ , Tr2’ , Tr3’ , and Td’ ) in the pixel driving circuit. For example, the first dummy transistor T1’ includes an active layer ACT1’ , a first electrode S1’ , and a second electrode D1’ . The third dummy transistor T3’ includes an active layer ACT3’ , a first electrode S3’ , and a second electrode D3’ . The fourth dummy transistor T4’ includes an active layer ACT4’ , a first electrode S4’ , and a second electrode D4’ . The first reset dummy transistor Tr1’ includes an active layer ACTr1’ , a first electrode Sr1’ , and a second electrode Dr1’ . The second reset dummy transistor Tr2’ includes an active layer ACTr2’ , a first  electrode Sr2’ , and a second electrode Dr2’ . The third reset dummy transistor Tr3’ includes an active layer ACTr3’ , a first electrode Sr3’ , and a second electrode Dr3’ . The driving dummy transistor Td’ includes an active layer ACTd’ , a first electrode Sd’ , and a second electrode Dd’ .

[0249] Optionally, the active layers (ACT1’ , ACT3’ , ACT4’ , ACTr1’ , ACTr2’ , ACTr3’ , and ACTd’ ) , the first electrodes (S1’ , S3’ , S4’ , Sr1’ , Sr2’ , Sr3’ , and Sd’ ) , and the second electrodes (D1’ , D3’ , D4’ , Dr1’ , Dr2’ , Dr3’ , and Dd’ ) of the respective dummy transistors (T1’ , T3’ , T4’ , Tr1’ , Tr2’ , Tr3’ , and Td’ ) are in a same layer.

[0250] In some embodiments, the active layers (ACT1’ , ACT3’ , ACT4’ , ACTr1’ , ACTr3’ , and ACTd’ ) , at least portions of the first electrodes (S1’ , S3’ , S4’ , Sr1’ , Sr3’ , and Sd’ ) , and at least portions of the second electrodes (D1’ , D3’ , D4’ , Dr1’ , Dr3’ , and Dd’ ) of multiple dummy transistors (T1’ , T3’ , T4’ , Tr1’ , Tr3’ , and Td’ ) in the pixel driving circuit are parts of a unitary structure. Optionally, a part of the second reset dummy transistor Tr2’ (ACTr2’ , Sr2’ , Dr2’ ) in the first semiconductor material layer is spaced apart from the unitary structure (T1’ , T3’ , T4’ , Tr1’ , and Td’ ) in a same pixel driving circuit. As shown in FIG. 9C, in some embodiments, the active layers (ACT1’ , ACT3’ , ACT4’ , ACTr1’ , ACTr3’ , and ACTd’ ) , at least portions of the first electrodes (S1’ , S3’ , S4’ , Sr1’ , Sr3’ , and Sd’ ) , and at least portions of the second electrodes (D1’ , D3’ , D4’ , Dr1’ , Dr3’ , and Dd’ ) of multiple dummy transistors (T1’ , T3’ , T4’ , Tr1’ , Tr3’ , and Td’ ) in two adjacent pixel driving circuits are parts of a unitary structure.

[0251] Referring to FIG. 9A, FIG. 9D, and FIG. 10, the respective dummy pixel driving circuit in the first gate metal layer Gate1 in some embodiments includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of light emitting control signal lines (e.g., a respective light emitting control signal line em) , and a first dummy capacitor electrode Ce1’ of a dummy storage capacitor in the pixel driving circuit.

[0252] In some embodiments, the respective first gate line GL1 includes a gate electrode G1’ of the first dummy transistor T1’ ; the respective light emitting control signal line em includes a gate electrode G3’ of the third dummy transistor T3’a nd a gate electrode G4’ of the fourth dummy transistor T4’ ; the respective first reset control signal line rst1 includes a gate electrode Gr1’ of the first reset dummy transistor Tr1’a nd a gate electrode Gr3’ of the third reset dummy transistor Tr3’ ; and the respective second reset control signal line rst2 includes a gate electrode Gr2’ of the second reset dummy transistor Tr2’ .

[0253] Optionally, the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of first reset control signal lines (e.g., the respective first reset control signal line  rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , the plurality of light emitting control signal lines, and the first dummy capacitor electrode Ce1’ of the dummy storage capacitor in the pixel driving circuit are in a same layer.

[0254] Referring to FIG. 9A, FIG. 9E, and FIG. 10, the respective dummy pixel driving circuit in the second gate metal layer Gate2 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , and a second dummy capacitor electrode Ce2’ of the dummy storage capacitor in the pixel driving circuit. Optionally, the at least portions of the plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , the plurality of second reset signal lines (e.g., the respective second reset signal line Vint2) , and the second dummy capacitor electrode Ce2’ of the dummy storage capacitor in the pixel driving circuit are in a same layer.

[0255] In some embodiments, the respective second gate line first branch GL2-1 includes a gate electrode G2’ of the second dummy transistor T2’ .

[0256] Referring to FIG. 9A, FIG. 9F, and FIG. 10, the respective dummy pixel driving circuit in the second semiconductor material layer SML2 in some embodiments includes at least an active layer ACT2’ of the second dummy transistor T2’ in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a first electrode S2’ of the second dummy transistor T2’ in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a second electrode D2’ of the second dummy transistor T2’ in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 includes the active layer ACT2’ , the first electrode S2’ , and the second electrode D2’ of the second dummy transistor T2’ . In the present array substrate, at least the active layer ACT2’ of the second dummy transistor T2’ are in a layer different from at least the active layers of other dummy transistors of the respective dummy pixel driving circuit.

[0257] FIG. 9F is annotated with labels indicating components of the second dummy transistor in the pixel driving circuit. For example, the second dummy transistor T2’ includes an active layer ACT2’ , a first electrode S2’ , and a second electrode D2’ . Optionally, the active layer ACT2’ , the first electrode S2’ , and the second electrode D2’ of the second dummy transistor T2’a re in a same layer.

[0258] FIG. 9G illustrates vias extending through the second inter-layer dielectric layer in the array substrate depicted in FIG. 9A.

[0259] Referring to FIG. 9A, FIG. 9H, and FIG. 10, the respective dummy pixel driving circuit in the third gate metal layer Gate3 in some embodiments includes at least portions of a  plurality of second gate lines (e.g., a respective second gate line second branch GL2-2) , a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) , and a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) .

[0260] FIG. 9I illustrates vias extending through the third inter-layer dielectric layer in the array substrate depicted in FIG. 9A.

[0261] Referring to FIG. 9A, FIG. 9J, and FIG. 10, the respective dummy pixel driving circuit in the first signal line layer SD1 in some embodiments includes a first dummy data connecting pad DCP1’ ; a first dummy node connecting line Cln1’ ; a second dummy node connecting line Cln2’ ; a third dummy node connecting line Cln3’ ; a first dummy relay electrode RE1’ ; a first dummy reset signal connecting line Cli1’ ; a second dummy reset signal connecting line Cli2’ ; and a third dummy reset signal connecting line Cli3’ . The first voltage connecting pad VCP1 in the display area is absent in the dummy pixel driving circuit.

[0262] Optionally, the first dummy data connecting pad DCP1’ ; the first dummy node connecting line Cln1’ ; the second dummy node connecting line Cln2’ ; the third dummy node connecting line Cln3’ ; the first dummy relay electrode RE1’ ; the first dummy reset signal connecting line Cli1’ ; the second dummy reset signal connecting line Cli2’ ; and the third dummy reset signal connecting line Cli3’a re in a same layer.

[0263] In some embodiments, the first dummy node connecting line Cln1’ connects multiple components of the pixel driving circuit to the node N1. Referring to FIG. 10, the first dummy node connecting line Cln1’ is connected to the first dummy capacitor electrode Ce1’ through a fifth via v5, and connected to the second dummy transistor T2’ (e.g., to the first electrode S2’ of the second dummy transistor T2’ ) through a sixth via v6. Optionally, the first dummy node connecting line Cln1’ corresponds to the node N1.

[0264] Referring to FIG. 9A to FIG. 9J, and FIG. 10, in some embodiments, in a dummy hole region H’ , a portion of the second dummy capacitor electrode Ce2’ is absent. Optionally, an orthographic projection of the second dummy capacitor electrode Ce2’ on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers, with a margin, an orthographic projection of the first dummy capacitor electrode Ce1’ on the base substrate BS except for the dummy hole region H’ in which a portion of the second dummy capacitor electrode Ce2’ is absent. Optionally, the first via v1 extends through the third inter-layer dielectric layer ILD3, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the dummy hole region H’ , and the insulating layer IN.

[0265] In some embodiments, the first dummy node connecting line Cln1’ crosses over a respective second gate line of the plurality of second gate lines. In some embodiments, the first dummy node connecting line Cln1’ crosses over the respective second gate line first  branch GL2-1 in the second gate metal layer Gate2, and crosses over the respective second gate line second branch GL2-2 in the third gate metal layer Gate3.

[0266] In some embodiments, the second dummy node connecting line Cln2’ is connected to a second electrode Dr3’ of the third reset dummy transistor Tr3’ through a via, and connected to a first electrode Sd’ of the driving dummy transistor Td’a nd a second electrode D3’ of the third dummy transistor T3’ through a via.

[0267] In some embodiments, the third dummy node connecting line Cln3’ is connected to a second electrode Dr2’ of the second reset dummy transistor Tr2’ through a via, connected to a second electrode D2’ of the second dummy transistor T2’ through a via, and connected to a second electrode Dd’ of the driving dummy transistor Td’a nd a first electrode S4’ of the fourth dummy transistor T4’ through a via. Optionally, the third dummy node connecting line Cln3’ corresponds to the third node N3. Optionally, the third dummy node connecting line Cln3’ crosses over a respective second gate line of the plurality of second gate lines. In some embodiments, the third dummy node connecting line Cln3’ crosses over the respective second gate line first branch GL2-1 in the second gate metal layer Gate2, and the respective second gate line second branch GL2-2 in the third gate metal layer Gate3.

[0268] In some embodiments, the first dummy reset signal connecting line Cli1’ connects a respective first reset signal line Vint1 of a plurality of first reset signal lines to the first electrode Sr1’ of the first reset dummy transistor Tr1’ . The first dummy reset signal connecting line Cli1’ is configured to transmit a reset signal from the respective first reset signal line Vint1 to the first electrode Sr1’ of the first reset dummy transistor Tr1’ .

[0269] In some embodiments, the second dummy reset signal connecting line Cli2’ connects a respective second reset signal line Vint2 of a plurality of second reset signal lines to the first electrode Sr2’ of the second reset dummy transistor Tr2’ . The second dummy reset signal connecting line Cli2’ is configured to transmit a reset signal from the respective second reset signal line Vint2 to the first electrode Sr1’ of the second reset dummy transistor Tr2’ .

[0270] In some embodiments, the third dummy reset signal connecting line Cli3’ connects a respective third reset signal line Vint3 of a plurality of third reset signal lines to the first electrode Sr3’ of the third reset dummy transistor Tr3’ . The third dummy reset signal connecting line Cli3’ is configured to transmit a reset signal from the respective third reset signal line Vint3 to the first electrode Sr3’ of the third reset dummy transistor Tr3’ . In one example, the third dummy reset signal connecting line Cli3’ is connected to first electrodes of third reset dummy transistors in two adjacent pixel driving circuits in a same row, and configured to transmit a reset signal from the respective third reset signal line Vint3 to the  first electrodes of the third reset dummy transistors in two adjacent pixel driving circuits in the same row.

[0271] FIG. 9K illustrates vias extending through the first planarization layer in the array substrate depicted in FIG. 9A.

[0272] Referring to FIG. 9A, FIG. 9L, and FIG. 10, the respective dummy pixel driving circuit in the second signal line layer SD2 in some embodiments includes a second dummy voltage connecting pad VCP2’ , a second dummy relay electrode RE2’ , and a second dummy data connecting pad DCP2’ . Optionally, the second dummy voltage connecting pad VCP2’ , the second dummy relay electrode RE2’ , and the second dummy data connecting pad DCP2’ are in a same layer. The second dummy voltage connecting pad VCP2’ is configured to be provided with a first reference voltage signal. Optionally, the first reference voltage signal has a voltage level higher than a voltage level of the second reference voltage signal.

[0273] FIG. 9M illustrates vias extending through the second planarization layer in the array substrate depicted in FIG. 9A.

[0274] Referring to FIG. 9A, FIG. 9N, and FIG. 10, the respective dummy pixel driving circuit in the third signal line layer SD3 in some embodiments includes a dummy voltage supply line DVdd, a dummy data line DDL, and a power supply line Vss that is configured to provide with a second reference voltage signal that is the same as the signal provided to a cathode of a light emitting element in the display area DA. In some embodiments, the dummy voltage supply line DVdd is configured to provide with the second reference voltage signal. Optionally, the dummy voltage supply line DVdd is connected to the power supply line Vss. In some embodiments, the dummy data line DDL is configured to provide with the second reference voltage signal. Optionally, the dummy data line DDL is connected to the power supply line Vss. In some embodiments, the dummy voltage supply line DVdd, the dummy data line DDL, and the power supply line Vss are part of a unitary structure.

[0275] Optionally, the plurality of dummy voltage supply lines (e.g., the respective dummy voltage supply line DVdd) , the anode contact pad ACP, and the plurality of dummy data lines (e.g., the respective dummy data line DDL) are in a same layer.

[0276] FIG. 9O illustrates vias extending through the third planarization layer in the array substrate depicted in FIG. 9A.

[0277] Referring to FIG. 9A to FIG. 9N, and FIG. 10, because the first voltage connecting pad is absent in the respective dummy pixel driving circuit, the second dummy voltage connecting pad VCP2’ is not electrically connected to the second dummy capacitor electrode Ce2’ of the dummy storage capacitor. The second dummy capacitor electrode Ce2’ of the dummy storage capacitor is not provided with a voltage supply signal. Because the first  voltage connecting pad is absent in the respective dummy pixel driving circuit, the first electrode of the third dummy transistor T3’ is not provided with a voltage supply signal. A respective dummy voltage supply line DVdd of the plurality of voltage supply lines is not connected to the second dummy voltage connecting pad VCP2’ . The respective dummy voltage supply line DVdd is provided with a second reference voltage signal.

[0278] In some embodiments, the first dummy relay electrode RE1’ is connected to the second electrode D4’ of the fourth dummy transistor T4’ (and / or the second electrode Dr1’ of the first reset dummy transistor Tr1’ ) , and is connected to the second dummy relay electrode RE2’ . The second relay electrode is connected to the first dummy relay electrode RE1’ , and is connected to the anode contact pad ACP. In one example, the anode contact pad ACP is in the third signal line layer SD3, the second dummy relay electrode RE2’ is in the second signal line layer SD2, and the first dummy relay electrode RE1’ is in the first signal line layer SD1. In another example, the anode contact pad ACP is connected to the second dummy relay electrode RE2’ through a via extending through the second planarization layer PLN2, the second dummy relay electrode RE2’ is connected to the first dummy relay electrode RE1’ through a via extending through the first planarization layer PLN1 (and optionally a passivation layer PVX) , and the first dummy relay electrode RE1’ is connected to the second electrode D4’ of the fourth dummy transistor T4’ (and / or the second electrode Dr1’ of the first reset dummy transistor Tr1’ ) through a via extending through the third inter-layer dielectric layer ILD3, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0279] In some embodiments, the first dummy data connecting pad DCP1’ is connected to the first electrode S1’ of the first dummy transistor T1’ , and is connected to the second dummy data connecting pad DCP2’ . The second dummy data connecting pad DCP2’ is connected to the first dummy data connecting pad DCP1’ , and is connected to a respective dummy data line DDL of the plurality of dummy data lines. In one example, the first dummy data connecting pad DCP1’ is in the first signal line layer SD1, the second dummy data connecting pad DCP2’ is in the second signal line layer SD2, and the respective dummy data line DDL is in the third signal line layer SD3. In another example, the respective dummy data line DDL is connected to the second dummy data connecting pad DCP2’ through a via extending through the second planarization layer PLN2, the second dummy data connecting pad DCP2’ is connected to the first dummy data connecting pad DCP1’ through a via extending through the first planarization layer PLN1 (and optionally a passivation layer PVX) , and the first dummy data connecting pad DCP1’ is connected to the first electrode S1’ of the first dummy transistor T1’ through a via extending through the third inter-layer dielectric layer ILD3, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0280] FIG. 11 is a schematic diagram illustrating dummy pixel driving circuit in a first corner region of an array substrate in some embodiments according to the present disclosure.

[0281] FIG. 12 is a schematic diagram illustrating dummy pixel driving circuit in a second corner region of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 11 and FIG. 12, the array substrate in some embodiments includes a plurality of dummy pixel driving circuits DPDC in a corner region (e.g., a first corner region CR1, a second corner region CR2, a third corner region CR3, or a fourth corner region CR4 depicted in FIG. 3A) . In some embodiments, the plurality of dummy pixel driving circuits DPDC are arranged along a border between the display area DA and the corner region.

[0282] Referring to FIG. 11, multiple dummy pixel driving circuits of the plurality of dummy pixel driving circuits DPDC are arranged along a border between the display area DA and the first corner region CR1. In some embodiments, the multiple dummy pixel driving circuits of the plurality of dummy pixel driving circuits DPDC are spaced apart from the display area DA by an average distance of 52 μm to 72 μm, e.g., 52 μm to 54 μm, 54 μm to 56 μm, 56 μm to 58 μm, 58 μm to 60 μm, 60 μm to 62 μm, 62 μm to 64 μm, 64 μm to 66 μm, 66 μm to 68 μm, 68 μm to 70 μm, or 70 μm to 72 μm. In one example, the multiple dummy pixel driving circuits of the plurality of dummy pixel driving circuits DPDC are spaced apart from the display area DA by an average distance of 62 μm.

[0283] Referring to FIG. 12, multiple dummy pixel driving circuits of the plurality of dummy pixel driving circuits DPDC are arranged along a border between the display area DA and the second corner region CR2. In some embodiments, the multiple dummy pixel driving circuits of the plurality of dummy pixel driving circuits DPDC are spaced apart from the display area DA by an average distance of 20 μm to 40 μm, e.g., 20 μm to 22 μm, 22 μm to 24 μm, 24 μm to 26 μm, 26 μm to 28 μm, 28 μm to 30 μm, 30 μm to 32 μm, 32 μm to 34 μm, 34 μm to 36 μm, 36 μm to 38 μm, 38 μm to 40 μm. In one example, the multiple dummy pixel driving circuits of the plurality of dummy pixel driving circuits DPDC are spaced apart from the display area DA by an average distance of 30 μm.

[0284] FIG. 13 is a schematic diagram illustrating dummy pixel driving circuit in a first side region of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 13, the array substrate in some embodiments includes a plurality of dummy pixel driving circuits DPDC in a side region (e.g., the first side region SR1 or the second side region SR2 depicted in FIG. 3A) . In some embodiments, the plurality of dummy pixel driving circuits DPDC in the side region are arranged in one or more rows. In one example, the array substrate includes a plurality of dummy pixel driving circuits DPDC arranged in one row in the side region.

[0285] FIG. 14A is a diagram illustrating the structure of a portion of a first side region of an array substrate in some embodiments according to the present disclosure. FIG. 14B is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 14A. FIG. 14C is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 14A. FIG. 14D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 14A. FIG. 14E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 14A. FIG. 14F is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 14A. FIG. 14G is a diagram illustrating the structure of a second inter-layer dielectric layer in the array substrate depicted in FIG. 14A. FIG. 14H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 14A. FIG. 14I is a diagram illustrating the structure of a third inter-layer dielectric layer in the array substrate depicted in FIG. 14A. FIG. 14J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 14A. FIG. 14K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 14A. FIG. 14L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 14A. FIG. 14M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 14A. FIG. 14N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 14A. FIG. 14O is a diagram illustrating the structure of a third planarization layer in the array substrate depicted in FIG. 14A. FIG. 15A is a cross-sectional view along an F-F’ line in FIG. 14A. FIG. 15B is a cross-sectional view along a G-G’ line in FIG. 14A.

[0286] Referring to FIG. 14A to FIG. 14Q, FIG. 15A, and FIG. 15B, in some embodiments, the peripheral area PA (e.g., the second sub-area PA2 or the fourth sub-area PA4 depicted in FIG. 3A) includes at least one (e.g., at least 2, at least 3, at least 4, at least 5, or all) layer of the pixel driving circuit in the display area DA, for example, includes at least one (e.g., at least 2, at least 3, at least 4, at least 5, or all) of the light shielding layer, the first semiconductor material layer, the first gate metal layer, the second gate metal layer, the second semiconductor material layer, the third gate metal layer, the first signal line layer, the second signal line layer, and the third signal line layer.

[0287] In some embodiments, the array substrate includes a plurality of pixel driving circuits in the display area DA, and one or more dummy pixel driving circuits in the peripheral area PA (e.g., the second sub-area PA2 or the fourth sub-area PA4 depicted in FIG. 3A) . As used herein, the term “dummy” refers to a pixel driving circuit that has a structure that is the same as or similar to an active pixel driving circuit, but the structure is only used for a configuration existing as a pattern, without actually performing a function in the display  substrate. Thus, an electrical signal may not be applied to a “dummy” pixel driving circuit or even in a case in which an electrical signal is applied thereto, the “dummy” pixel driving circuit may not perform an electrically equivalent function.

[0288] Referring to FIG. 14A, FIG. 14C, FIG. 15A, and FIG. 15B, a respective dummy pixel driving circuit in the first semiconductor material layer SML1 in some embodiments includes at least dummy active layers of multiple dummy transistors of the respective dummy pixel driving circuit, including the first dummy transistor T1’ , the third dummy transistor T3’ , the fourth dummy transistor T4’ , the first reset dummy transistor Tr1’ , the second reset dummy transistor Tr2’ , the third reset dummy transistor Tr3’ , and the driving dummy transistor Td’ . Optionally, the first semiconductor material layer SML1 further includes at least respective portions of first electrodes of multiple dummy transistors of the pixel driving circuit, including the first dummy transistor T1’ , the third dummy transistor T3’ , the fourth dummy transistor T4’ , the first reset dummy transistor Tr1’ , the second reset dummy transistor Tr2’ , the third reset dummy transistor Tr3’ , and the driving dummy transistor Td’ . Optionally, the first semiconductor material layer SML1 further includes at least respective portions of second electrodes of multiple dummy transistors of the pixel driving circuit, including the first dummy transistor T1’ , the third dummy transistor T3’ , the fourth dummy transistor T4’ , the first reset dummy transistor Tr1’ , the second reset dummy transistor Tr2’ , the third reset dummy transistor Tr3’ , and the driving dummy transistor Td’ . Optionally, the first semiconductor material layer SML1 includes active layers, first electrodes, and second electrodes of multiple dummy transistors of the pixel driving circuit, including the first dummy transistor T1’ , the third dummy transistor T3’ , the fourth dummy transistor T4’ , the first reset dummy transistor Tr1’ , the second reset dummy transistor Tr2’ , the third reset dummy transistor Tr3’ , and the driving dummy transistor Td’ .

[0289] FIG. 14C is annotated with labels indicating components of each of multiple dummy transistors (T1’ , T3’ , T4’ , Tr1’ , Tr2’ , Tr3’ , and Td’ ) in the pixel driving circuit. For example, the first dummy transistor T1’ includes an active layer ACT1’ , a first electrode S1’ , and a second electrode D1’ . The third dummy transistor T3’ includes an active layer ACT3’ , a first electrode S3’ , and a second electrode D3’ . The fourth dummy transistor T4’ includes an active layer ACT4’ , a first electrode S4’ , and a second electrode D4’ . The first reset dummy transistor Tr1’ includes an active layer ACTr1’ , a first electrode Sr1’ , and a second electrode Dr1’ . The second reset dummy transistor Tr2’ includes an active layer ACTr2’ , a first electrode Sr2’ , and a second electrode Dr2’ . The third reset dummy transistor Tr3’ includes an active layer ACTr3’ , a first electrode Sr3’ , and a second electrode Dr3’ . The driving dummy transistor Td’ includes an active layer ACTd’ , a first electrode Sd’ , and a second electrode Dd’ .

[0290] Optionally, the active layers (ACT1’ , ACT3’ , ACT4’ , ACTr1’ , ACTr2’ , ACTr3’ , and ACTd’ ) , the first electrodes (S1’ , S3’ , S4’ , Sr1’ , Sr2’ , Sr3’ , and Sd’ ) , and the second electrodes (D1’ , D3’ , D4’ , Dr1’ , Dr2’ , Dr3’ , and Dd’ ) of the respective dummy transistors (T1’ , T3’ , T4’ , Tr1’ , Tr2’ , Tr3’ , and Td’ ) are in a same layer.

[0291] In some embodiments, the active layers (ACT1’ , ACT3’ , ACT4’ , ACTr1’ , ACTr3’ , and ACTd’ ) , at least portions of the first electrodes (S1’ , S3’ , S4’ , Sr1’ , Sr3’ , and Sd’ ) , and at least portions of the second electrodes (D1’ , D3’ , D4’ , Dr1’ , Dr3’ , and Dd’ ) of multiple dummy transistors (T1’ , T3’ , T4’ , Tr1’ , Tr3’ , and Td’ ) in the pixel driving circuit are parts of a unitary structure. Optionally, a part of the second reset dummy transistor Tr2’ (ACTr2’ , Sr2’ , Dr2’ ) in the first semiconductor material layer is spaced apart from the unitary structure (T1’ , T3’ , T4’ , Tr1’ , and Td’ ) in a same pixel driving circuit. As shown in FIG. 14C, in some embodiments, the active layers (ACT1’ , ACT3’ , ACT4’ , ACTr1’ , ACTr3’ , and ACTd’ ) , at least portions of the first electrodes (S1’ , S3’ , S4’ , Sr1’ , Sr3’ , and Sd’ ) , and at least portions of the second electrodes (D1’ , D3’ , D4’ , Dr1’ , Dr3’ , and Dd’ ) of multiple dummy transistors (T1’ , T3’ , T4’ , Tr1’ , Tr3’ , and Td’ ) in two adjacent pixel driving circuits are parts of a unitary structure.

[0292] Referring to FIG. 14A, FIG. 14D, FIG. 15A, and FIG. 15B, the respective dummy pixel driving circuit in the first gate metal layer Gate1 in some embodiments includes a plurality of first gate lines (e.g., a respective first gate line GL1) , a plurality of first reset control signal lines (e.g., a respective first reset control signal line rst1) , a plurality of second reset control signal lines (e.g., a respective second reset control signal line rst2) , a plurality of light emitting control signal lines (e.g., a respective light emitting control signal line em) , and a first dummy capacitor electrode Ce1’ of a dummy storage capacitor in the pixel driving circuit.

[0293] In some embodiments, the respective first gate line GL1 includes a gate electrode G1’of the first dummy transistor T1’ ; the respective light emitting control signal line em includes a gate electrode G3’ of the third dummy transistor T3’ and a gate electrode G4’ of the fourth dummy transistor T4’ ; the respective first reset control signal line rst1 includes a gate electrode Gr1’ of the first reset dummy transistor Tr1’ and a gate electrode Gr3’ of the third reset dummy transistor Tr3’ ; and the respective second reset control signal line rst2 includes a gate electrode Gr2’ of the second reset dummy transistor Tr2’ .

[0294] Optionally, the plurality of first gate lines (e.g., the respective first gate line GL1) , the plurality of first reset control signal lines (e.g., the respective first reset control signal line rst1) , the plurality of second reset control signal lines (e.g., the respective second reset control signal line rst2) , the plurality of light emitting control signal lines, and the first dummy  capacitor electrode Ce1’ of the dummy storage capacitor in the pixel driving circuit are in a same layer.

[0295] Referring to FIG. 14A, FIG. 14E, FIG. 15A, and FIG. 15B, the respective dummy pixel driving circuit in the second gate metal layer Gate2 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , a plurality of second reset signal lines (e.g., a respective second reset signal line Vint2) , and a second dummy capacitor electrode Ce2’ of the dummy storage capacitor in the pixel driving circuit. Optionally, the at least portions of the plurality of second gate lines (e.g., a respective second gate line first branch GL2-1) , the plurality of second reset signal lines (e.g., the respective second reset signal line Vint2) , and the second dummy capacitor electrode Ce2’ of the dummy storage capacitor in the pixel driving circuit are in a same layer.

[0296] In some embodiments, the respective second gate line first branch GL2-1 includes a gate electrode G2’ of the second dummy transistor T2’ .

[0297] Referring to FIG. 14A, FIG. 14F, FIG. 15A, and FIG. 15B, the respective dummy pixel driving circuit in the second semiconductor material layer SML2 in some embodiments includes at least an active layer ACT2’ of the second dummy transistor T2’ in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a first electrode S2’ of the second dummy transistor T2’ in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 further includes at least a portion of a second electrode D2’ of the second dummy transistor T2’ in the pixel driving circuit. Optionally, the second semiconductor material layer SML2 includes the active layer ACT2’ , the first electrode S2’ , and the second electrode D2’ of the second dummy transistor T2’ . In the present array substrate, at least the active layer ACT2’ of the second dummy transistor T2’ are in a layer different from at least the active layers of other dummy transistors of the respective dummy pixel driving circuit.

[0298] FIG. 14F is annotated with labels indicating components of the second dummy transistor in the pixel driving circuit. For example, the second dummy transistor T2’ includes an active layer ACT2’ , a first electrode S2’ , and a second electrode D2’ . Optionally, the active layer ACT2’ , the first electrode S2’ , and the second electrode D2’ of the second dummy transistor T2’ are in a same layer.

[0299] FIG. 14G illustrates vias extending through the second inter-layer dielectric layer in the array substrate depicted in FIG. 14A.

[0300] Referring to FIG. 14A, FIG. 14H, FIG. 15A, and FIG. 15B, the respective dummy pixel driving circuit in the third gate metal layer Gate3 in some embodiments includes at least portions of a plurality of second gate lines (e.g., a respective second gate line second branch  GL2-2) , a plurality of first reset signal lines (e.g., a respective first reset signal line Vint1) , and a plurality of third reset signal lines (e.g., a respective third reset signal line Vint3) .

[0301] FIG. 14I illustrates vias extending through the third inter-layer dielectric layer in the array substrate depicted in FIG. 14A.

[0302] Referring to FIG. 14A, FIG. 14J, FIG. 15A, and FIG. 15B, the respective dummy pixel driving circuit in the first signal line layer SD1 in some embodiments includes a first dummy voltage connecting pad VCP1’ , a first dummy data connecting pad DCP1’ ; a first dummy node connecting line Cln1’ ; a second dummy node connecting line Cln2’ ; a third dummy node connecting line Cln3’ ; a first dummy relay electrode RE1’ ; a first dummy reset signal connecting line Cli1’ ; a second dummy reset signal connecting line Cli2’ ; and a third dummy reset signal connecting line Cli3’ .

[0303] Optionally, the first dummy data connecting pad DCP1’ ; the first dummy node connecting line Cln1’ ; the second dummy node connecting line Cln2’ ; the third dummy node connecting line Cln3’ ; the first dummy relay electrode RE1’ ; the first dummy reset signal connecting line Cli1’ ; the second dummy reset signal connecting line Cli2’ ; and the third dummy reset signal connecting line Cli3’a re in a same layer.

[0304] In some embodiments, the first dummy node connecting line Cln1’ connects multiple components of the pixel driving circuit to the node N1. Referring to FIG. 15A, the first dummy node connecting line Cln1’ is connected to the first dummy capacitor electrode Ce1’ through a first via v1, and connected to the second dummy transistor T2’ (e.g., to the first electrode S2’ of the second dummy transistor T2’ ) through a second via v2. Optionally, the first dummy node connecting line Cln1’ corresponds to the node N1.

[0305] Referring to FIG. 14A to FIG. 14J, FIG. 15A, and FIG. 15B, in some embodiments, in a dummy hole region H’ , a portion of the second dummy capacitor electrode Ce2’ is absent. Optionally, an orthographic projection of the second dummy capacitor electrode Ce2’ on a base substrate BS substantially (e.g., at least 80%, at least 85%, at least 90%, at least 95%, at least 98%, at least 99%, or 100%) covers, with a margin, an orthographic projection of the first dummy capacitor electrode Ce1’ on the base substrate BS except for the dummy hole region H’ in which a portion of the second dummy capacitor electrode Ce2’ is absent. Optionally, the first via v1 extends through the third inter-layer dielectric layer ILD3, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the dummy hole region H’ , and the insulating layer IN.

[0306] In some embodiments, the first dummy node connecting line Cln1’ crosses over a respective second gate line of the plurality of second gate lines. In some embodiments, the first dummy node connecting line Cln1’ crosses over the respective second gate line first  branch GL2-1 in the second gate metal layer Gate2, and crosses over the respective second gate line second branch GL2-2 in the third gate metal layer Gate3.

[0307] In some embodiments, the second dummy node connecting line Cln2’ is connected to a second electrode Dr3’ of the third reset dummy transistor Tr3’ through a via, and connected to a first electrode Sd’ of the driving dummy transistor Td’a nd a second electrode D3’ of the third dummy transistor T3’ through a via.

[0308] In some embodiments, the third dummy node connecting line Cln3’ is connected to a second electrode Dr2’ of the second reset dummy transistor Tr2’ through a via, connected to a second electrode D2’ of the second dummy transistor T2’ through a via, and connected to a second electrode Dd’ of the driving dummy transistor Td’a nd a first electrode S4’ of the fourth dummy transistor T4’ through a via. Optionally, the third dummy node connecting line Cln3’ corresponds to the third node N3. Optionally, the third dummy node connecting line Cln3’ crosses over a respective second gate line of the plurality of second gate lines. In some embodiments, the third dummy node connecting line Cln3’ crosses over the respective second gate line first branch GL2-1 in the second gate metal layer Gate2, and the respective second gate line second branch GL2-2 in the third gate metal layer Gate3.

[0309] In some embodiments, the first dummy reset signal connecting line Cli1’ connects a respective first reset signal line Vint1 of a plurality of first reset signal lines to the first electrode Sr1’ of the first reset dummy transistor Tr1’ . The first dummy reset signal connecting line Cli1’ is configured to transmit a reset signal from the respective first reset signal line Vint1 to the first electrode Sr1’ of the first reset dummy transistor Tr1’ .

[0310] In some embodiments, the second dummy reset signal connecting line Cli2’ connects a respective second reset signal line Vint2 of a plurality of second reset signal lines to the first electrode Sr2’ of the second reset dummy transistor Tr2’ . The second dummy reset signal connecting line Cli2’ is configured to transmit a reset signal from the respective second reset signal line Vint2 to the first electrode Sr1’ of the second reset dummy transistor Tr2’ .

[0311] In some embodiments, the third dummy reset signal connecting line Cli3’ connects a respective third reset signal line Vint3 of a plurality of third reset signal lines to the first electrode Sr3’ of the third reset dummy transistor Tr3’ . The third dummy reset signal connecting line Cli3’ is configured to transmit a reset signal from the respective third reset signal line Vint3 to the first electrode Sr3’ of the third reset dummy transistor Tr3’ . In one example, the third dummy reset signal connecting line Cli3’ is connected to first electrodes of third reset dummy transistors in two adjacent pixel driving circuits in a same row, and configured to transmit a reset signal from the respective third reset signal line Vint3 to the  first electrodes of the third reset dummy transistors in two adjacent pixel driving circuits in the same row.

[0312] FIG. 14K illustrates vias extending through the first planarization layer in the array substrate depicted in FIG. 14A.

[0313] Referring to FIG. 14A, FIG. 14L, FIG. 15A, and FIG. 15B, the respective dummy pixel driving circuit in the second signal line layer SD2 in some embodiments includes a second dummy voltage connecting pad VCP2’ , a second dummy relay electrode RE2’ , and a second dummy data connecting pad DCP2’ . Optionally, the second dummy voltage connecting pad VCP2’ , the second dummy relay electrode RE2’ , and the second dummy data connecting pad DCP2’ are in a same layer.

[0314] FIG. 14M illustrates vias extending through the second planarization layer in the array substrate depicted in FIG. 14A.

[0315] Referring to FIG. 14A, FIG. 14N, FIG. 15A, and FIG. 15B, the respective dummy pixel driving circuit in the third signal line layer SD3 in some embodiments includes a dummy anode connect pad ACP’ , a voltage supply line Vdd, a data line DL, and a power supply line Vss that is configured to provide with a second reference voltage signal that is the same as the signal provided to a cathode of a light emitting element in the display area DA. In some embodiments, the second dummy voltage connecting pad VCP2’ and the voltage supply line Vdd are configured to provide a first reference voltage signal (e.g., a high reference voltage signal) . Optionally, the power supply line Vss is configured to provide a second reference voltage signal (e.g., a low reference voltage signal) . Optionally, the first reference voltage signal is a constant voltage signal, the second reference voltage signal is a constant voltage signal, the first reference voltage signal has a voltage level higher than a voltage level of the second reference voltage signal.

[0316] Optionally, the voltage supply line Vdd, the dummy anode contact pad ACP’ , and the data line DL, and the power supply line Vss are in a same layer.

[0317] FIG. 14O illustrates the third planarization layer in the array substrate depicted in FIG. 14A.

[0318] Referring to FIG. 14A to FIG. 14N, FIG. 15A, and FIG. 15B, in some embodiments, the second dummy voltage connecting pad VCP2’ and the plurality of voltage supply lines are connected. The first dummy voltage connecting pad VCP1’ is connected the second dummy voltage connecting pad VCP2’ ; is connected to the second dummy capacitor electrode Ce2’ of the dummy storage capacitor, thereby providing a voltage supply signal to the second dummy capacitor electrode Ce2’ of the dummy storage capacitor; and is connected to the first electrode of the third dummy transistor T3’ , thereby providing a voltage  supply signal to the first electrode of the third dummy transistor T3’ . The voltage supply line Vdd of the plurality of voltage supply lines is connected to the second dummy voltage connecting pad VCP2’ through a third via v3.

[0319] In some embodiments, the first dummy relay electrode RE1’ is connected to the second electrode D4’ of the fourth dummy transistor T4’ (and / or the second electrode Dr1’ of the first reset dummy transistor Tr1’ ) , and is connected to the second dummy relay electrode RE2’ . The second relay electrode is connected to the first dummy relay electrode RE1’ , and is connected to the anode contact pad ACP. In one example, the anode contact pad ACP is in the third signal line layer SD3, the second dummy relay electrode RE2’ is in the second signal line layer SD2, and the first dummy relay electrode RE1’ is in the first signal line layer SD1. In another example, the anode contact pad ACP is connected to the second dummy relay electrode RE2’ through a via extending through the second planarization layer PLN2, the second dummy relay electrode RE2’ is connected to the first dummy relay electrode RE1’ through a via extending through the first planarization layer PLN1 (and optionally a passivation layer PVX) , and the first dummy relay electrode RE1’ is connected to the second electrode D4’ of the fourth dummy transistor T4’ (and / or the second electrode Dr1’ of the first reset dummy transistor Tr1’ ) through a via extending through the third inter-layer dielectric layer ILD3, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0320] In some embodiments, the first dummy data connecting pad DCP1’ is connected to the first electrode S1’ of the first dummy transistor T1’ , and is connected to the second dummy data connecting pad DCP2’ . The second dummy data connecting pad DCP2’ is connected to the first dummy data connecting pad DCP1’ , and is connected to a respective dummy data line DDL of the plurality of dummy data lines. In one example, the first dummy data connecting pad DCP1’ is in the first signal line layer SD1, the second dummy data connecting pad DCP2’ is in the second signal line layer SD2, and the respective dummy data line DDL is in the third signal line layer SD3. In another example, the respective dummy data line DDL is connected to the second dummy data connecting pad DCP2’ through a via extending through the second planarization layer PLN2, the second dummy data connecting pad DCP2’ is connected to the first dummy data connecting pad DCP1’ through a via extending through the first planarization layer PLN1 (and optionally a passivation layer PVX) , and the first dummy data connecting pad DCP1’ is connected to the first electrode S1’ of the first dummy transistor T1’ through a via extending through the third inter-layer dielectric layer ILD3, the second inter-layer dielectric layer ILD2, the first inter-layer dielectric layer ILD1, the insulating layer IN, and the gate insulating layer GI.

[0321] In some embodiments, referring to FIG. 14A to FIG. 14O, the portion of the first side region of the array substrate includes one or more layers corresponding to the portion of  the display area of the array substrate. In some embodiments, the portion of the first side region of the array substrate includes at least one of a light shielding layer LSL, the first semiconductor material layer SML1, the first gate metal layer Gate1, the second gate metal layer Gate2, the second semiconductor material layer SML2, the third gate metal layer Gate3, the first signal line layer SD1, the second signal line layer SD2, or the third signal line layer SD3, that corresponds to the portion of the display area of the array substrate.

[0322] As compared to the portion of the display area of the array substrate, the anode layer is absent in the portion of the first side region of the array substrate, the pixel definition layer is absent in the portion of the first side region of the array substrate, and the fourth via v4 is absent in the third planarization layer PLN3. Because the anode layer is absent in the portion of the first side region of the array substrate, and the fourth via v4 is absent in the third planarization layer PLN3, the dummy anode connecting pad ACP’ is not connected to an anode.

[0323] In alternative embodiments, the dummy anode connecting pad ACP’ is absent in the respective dummy pixel driving circuit.

[0324] In the portion of the display area depicted in FIG. 4A to FIG. 4Q, the second voltage connecting pad VCP2, the plurality of voltage supply lines, and the second capacitor electrode Ce2 are configured to be provided with a first reference voltage signal. The plurality of data lines are configured to be provided with data signals.

[0325] In the portion of the first side region of the array substrate depicted in FIG. 14A to FIG. 14O, the second dummy voltage connecting pad VCP2’ , the plurality of voltage supply lines, and the second dummy capacitor electrode Ce2’ are configured to be provided with a first reference voltage signal. The plurality of data lines are configured to be provided with data signals.

[0326] In the portion of the first side region of the array substrate depicted in FIG. 14A to FIG. 14O, at least one (e.g., at least 2, at least 3, at least 4, or all) of the plurality of first reset control signal lines, the plurality of second reset control signal lines, the plurality of first gate lines, the plurality of second gate lines (e.g., the respective second gate line first branch GL2-1 and the respective second gate line second branch GL2-2) , the plurality of light emitting control signal lines, the plurality of first reset signal lines, the plurality of second reset signal lines, the plurality of third reset signal lines are configured to be provided with a third reference voltage signal. Optionally, the third reference voltage signal is a constant voltage signal, the second reference voltage signal is a constant voltage signal, the third reference voltage signal has a voltage level higher than a voltage level of the second reference voltage signal.

[0327] FIG. 16A is a diagram illustrating the structure of a portion of a first side region of an array substrate in some embodiments according to the present disclosure. FIG. 16B is a diagram illustrating the structure of a light shielding layer in the array substrate depicted in FIG. 16A. FIG. 16C is a diagram illustrating the structure of a first semiconductor material layer in the array substrate depicted in FIG. 16A. FIG. 16D is a diagram illustrating the structure of a first gate metal layer in the array substrate depicted in FIG. 16A. FIG. 16E is a diagram illustrating the structure of a second gate metal layer in the array substrate depicted in FIG. 16A. FIG. 16F is a diagram illustrating the structure of a second semiconductor material layer in the array substrate depicted in FIG. 16A. FIG. 16G is a diagram illustrating the structure of a second inter-layer dielectric layer in the array substrate depicted in FIG. 16A. FIG. 16H is a diagram illustrating the structure of a third gate metal layer in the array substrate depicted in FIG. 16A. FIG. 16I is a diagram illustrating the structure of a third inter-layer dielectric layer in the array substrate depicted in FIG. 16A. FIG. 16J is a diagram illustrating the structure of a first signal line layer in the array substrate depicted in FIG. 16A. FIG. 16K is a diagram illustrating the structure of a first planarization layer in the array substrate depicted in FIG. 16A. FIG. 16L is a diagram illustrating the structure of a second signal line layer in the array substrate depicted in FIG. 16A. FIG. 16M is a diagram illustrating the structure of a second planarization layer in the array substrate depicted in FIG. 16A. FIG. 16N is a diagram illustrating the structure of a third signal line layer in the array substrate depicted in FIG. 16A. FIG. 16O is a diagram illustrating the structure of a third planarization layer in the array substrate depicted in FIG. 16A.

[0328] Referring to FIG. 16A to FIG. 16O, in some embodiments, the peripheral area PA (e.g., the first side region SR1 depicted in FIG. 3A) includes at least one (e.g., at least 2, at least 3, at least 4, at least 5, or all) layer of the pixel driving circuit in the display area DA, for example, includes at least one (e.g., at least 2, at least 3, at least 4, at least 5, or all) of the light shielding layer, the first semiconductor material layer, the first gate metal layer, the second gate metal layer, the second semiconductor material layer, the third gate metal layer, the first signal line layer, the second signal line layer, and the third signal line layer.

[0329] In some embodiments, the array substrate includes a plurality of pixel driving circuits in the display area DA, and one or more dummy pixel driving circuits in the peripheral area PA (e.g., the first side region SR1 depicted in FIG. 3A) .

[0330] Referring to FIG. 16A to FIG. 16O, a respective dummy pixel driving circuit in the first semiconductor material layer in some embodiments includes a plurality of first semiconductor material pads SMP1. The dummy transistors are absent in the respective dummy pixel driving circuit. An orthographic projection of a respective first semiconductor material pad of the plurality of first semiconductor material pads SMP1 on a base substrate at  least partially overlaps with an orthographic projection of a first signal line layer on the base substrate.

[0331] Referring to FIG. 16A to FIG. 16O, the respective dummy pixel driving circuit in the first gate metal layer in some embodiments includes a respective first gate line GL1, and a respective second reset control signal line rst2. The plurality of first reset control signal lines, the plurality of light emitting control signal lines, and the first dummy capacitor electrode Ce1’ of a dummy storage capacitor are absent in the respective dummy pixel driving circuit in the first side region.

[0332] Referring to FIG. 16A to FIG. 16O, the respective dummy pixel driving circuit in the second gate metal layer in some embodiments includes a respective second gate line first branch GL2-1, and a respective second reset signal line Vint2. The second dummy capacitor electrode Ce2’ of the dummy storage capacitor is absent in the respective dummy pixel driving circuit in the first side region.

[0333] Referring to FIG. 16A to FIG. 16O, the respective dummy pixel driving circuit in the second semiconductor material layer in some embodiments includes a plurality of second semiconductor material pads SMP2. The dummy transistors are absent in the respective dummy pixel driving circuit. An orthographic projection of a respective second semiconductor material pad of the plurality of second semiconductor material pads SMP2 on a base substrate at least partially overlaps with an orthographic projection of a first signal line layer on the base substrate.

[0334] FIG. 16G illustrates vias extending through the second inter-layer dielectric layer in the array substrate depicted in FIG. 16A. An orthographic projection of a respective first semiconductor material pad of the plurality of first semiconductor material pads SMP1 on a base substrate at least partially overlaps with an orthographic projection of a via extending through the second inter-layer dielectric layer on the base substrate. The first signal line layer connects to the respective first semiconductor material pad through the via extending through the second inter-layer dielectric layer.

[0335] Referring to FIG. 16A to FIG. 16O, the respective dummy pixel driving circuit in the third gate metal layer in some embodiments includes a respective second gate line second branch GL2-2, and a respective first reset signal line Vint1. The plurality of third reset signal lines are absent in the third gate metal layer.

[0336] FIG. 16I illustrates vias extending through the third inter-layer dielectric layer in the array substrate depicted in FIG. 16A. An orthographic projection of a respective second semiconductor material pad of the plurality of second semiconductor material pads SMP2 on a base substrate at least partially overlaps with an orthographic projection of a via extending through the third inter-layer dielectric layer on the base substrate. The first signal line layer  connects to the respective second semiconductor material pad through the via extending through the third inter-layer dielectric layer.

[0337] Referring to FIG. 16A to FIG. 16O, the respective dummy pixel driving circuit in the first signal line layer SD1 in some embodiments includes a first dummy data connecting pad DCP1’ ; a second dummy reset signal connecting line Cli2’ ; a third dummy node connecting line Cln3’ . The first dummy voltage connecting pad VCP1’ , the first dummy node connecting line Cln1’ ; the first dummy relay electrode RE1’ ; the first dummy reset signal connecting line Cli1’ ; the second node connecting line Cln2’ ; and the third dummy reset signal connecting line Cli3’a re absent in the respective dummy pixel driving circuit in the first side region.

[0338] FIG. 16K illustrates vias extending through the first planarization layer in the array substrate depicted in FIG. 16A.

[0339] Referring to FIG. 16A to FIG. 16O, the respective dummy pixel driving circuit in the second signal line layer in some embodiments includes a second dummy voltage connecting pad VCP2’ , and a second dummy data connecting pad DCP2’ . The second dummy relay electrode RE2’ is absent in the respective dummy pixel driving circuit in the first side region.

[0340] FIG. 16M illustrates vias extending through the second planarization layer in the array substrate depicted in FIG. 16A.

[0341] Referring to FIG. 16A to FIG. 16O, the respective dummy pixel driving circuit in the third signal line layer SD3 in some embodiments includes a voltage supply line Vdd, a data line DL, and a power supply line Vss that is configured to provide with a second reference voltage signal that is the same as the signal provided to a cathode of a light emitting element in the display area DA. The dummy anode contact pad ACP’ is absent in the respective dummy pixel driving circuit in the first side region. The voltage supply line Vdd is connected to multiple pixel driving circuits in the display area DA. The data line DL is connected to multiple pixel driving circuits in the display area DA. The power supply line Vss is connected to multiple subpixels in the display area DA.

[0342] FIG. 16O illustrates the third planarization layer in the array substrate depicted in FIG. 16A.

[0343] FIG. 17 is a schematic diagram illustrating dummy pixel driving circuit in a window region of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 17, the array substrate in some embodiments includes a plurality of dummy pixel driving circuits DPDC in a window region WR. In some embodiments, the plurality of dummy pixel driving circuits DPDC are arranged along a border between the display area DA  and the window region WR. The plurality of dummy pixel driving circuits DPDC are arranged depending on an arrangement of anodes surrounding the window region WR.

[0344] In another aspect, the present invention provides a display apparatus, including the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is a liquid crystal display apparatus. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus.

[0345] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.An array substrate, comprising a display area and a peripheral area;wherein the peripheral area comprises a first sub-area on a first side of the display area, a second sub-area on a second side of the display area, a third sub-area on a third side of the display area, a fourth sub-area on a fourth side of the display area;wherein the array substrate comprises a plurality of pixel driving circuits in the display area, and one or more dummy pixel driving circuits in the second sub-area or the fourth sub-area; anda portion of the second sub-area or the fourth sub-area comprises one or more layers corresponding to a portion of the display area.2.The array substrate of claim 1, comprising an anode layer and a pixel definition layer on the anode layer;wherein the anode layer and the pixel definition layer is at least partially present in the display area, and is absent in at least the portion of the second sub-area or the fourth sub-area of the array substrate.3.The array substrate of claim 2, further comprising an anode contact pad in the display area, a dummy anode contact pad in the second sub-area or the fourth sub-area, and a third planarization layer on the anode contact pad and the dummy anode contact pad;wherein, in the display area, an anode in the anode layer extends through a via extending through the third planarization layer to connect to the anode contact pad;wherein, in the second sub-area or the fourth sub-area, the via is absent in the third planarization layer, and the dummy anode contact pad is not connected to any anode.4.The array substrate of claim 2, further comprising a data line in the display area and a dummy data line in the peripheral area;wherein a respective pixel driving circuit of the plurality of pixel driving circuits in the display area comprises a first transistor configured to receive a data signal from the data line in the display area;wherein a respective dummy pixel driving circuit of the one or more dummy pixel driving circuits in the second sub-area or the fourth sub-area comprises a first dummy transistor configured to receive a second reference voltage signal from the dummy data line.5.The array substrate of claim 1, comprising an anode layer;wherein the anode layer comprises a plurality of anodes at least partially in the display area;at least a first portion of an anode of the plurality of anodes that is connected to a pixel driving circuit in the display area extends into the second sub-area or the fourth sub-area; anda portion of the peripheral area having the first portion of the anode includes at least one layer of the plurality of pixel driving circuits in the display area.6.The array substrate of claim 5, further comprising, in the peripheral area, a dummy voltage supply line and a dummy data line;wherein the dummy voltage supply line and the dummy data line are configured to provide with a second reference voltage signal.7.The array substrate of claim 6, further comprising, in the peripheral area, a power supply line that is configured to provide with a second reference voltage signal that is the same as a signal provided to a cathode of a light emitting element in the display area;wherein the dummy voltage supply line and the dummy data line are connected to the power supply line.8.The array substrate of claim 5, wherein an orthographic projection of the first portion on a base substrate at least partially overlaps with an orthographic projection of a respective dummy pixel driving circuit of the one or more dummy pixel driving circuits on the base substrate.9.The array substrate of claim 5, in the display area, further comprising:a plurality of voltage supply lines; anda second voltage connecting pad, a first voltage connecting pad, a storage capacitor, and a third transistor in a respective pixel driving circuit of the plurality of pixel driving circuits;wherein a respective voltage supply line of the plurality of voltage supply lines is connected to the second voltage connecting pad;the second voltage connecting pad is connected to the first voltage connecting pad;the first voltage connecting pad is connected to a second capacitor electrode of the storage capacitor, and connected to a first electrode of the third transistor;wherein the array substrate is absent of a first voltage connecting pad in a respective dummy pixel driving circuit of the one or more dummy pixel driving circuits;the respective dummy pixel driving circuit comprises a second dummy voltage connecting pad, a dummy storage capacitor, and a third dummy transistor; anda second dummy capacitor electrode of the dummy storage capacitor and a first electrode of the third dummy transistor are not provided with a voltage supply signal.10.The array substrate of claim 1, wherein the first sub-area comprises a first side region and one or more corner regions;the array substrate comprises a plurality of dummy pixel driving circuits in the first side region; anda portion of the first side region comprises one or more layers corresponding to a portion of the display area.11.The array substrate of claim 10, comprising an anode layer and a pixel definition layer on the anode layer;wherein the anode layer and the pixel definition layer is at least partially present in the display area, and is absent in at least the portion of the first side region of the array substrate.12.The array substrate of claim 11, further comprising an anode contact pad in the display area, a dummy anode contact pad in the first side region, and a third planarization layer on the anode contact pad and the dummy anode contact pad;wherein, in the display area, an anode in the anode layer extends through a via extending through the third planarization layer to connect to the anode contact pad;wherein, in the first side region, the via is absent in the third planarization layer, and the dummy anode contact pad is not connected to any anode.13.The array substrate of claim 11, further comprising at least one of a first reset control signal line, a second reset control signal line, a first gate line, a second gate line, a light emitting control signal line, a first reset signal line, a second reset signal line, or a third reset signal line, extending at least partially in the first side region;wherein the at least one of the first reset control signal line, the second reset control signal line, the first gate line, the second gate line, the light emitting control signal line, the first reset signal line, the second reset signal line, or the third reset signal line is configured to be provided with a third reference voltage signal.14.The array substrate of claim 10, comprising a first semiconductor material layer and a first signal line layer in the first side region;wherein the first semiconductor material layer comprises a plurality of first semiconductor material pads in the first side region;an orthographic projection of a respective first semiconductor material pad of the plurality of first semiconductor material pads on a base substrate at least partially overlaps with an orthographic projection of the first signal line layer on the base substrate; anddummy transistors are absent in the plurality of dummy pixel driving circuits.15.The array substrate of claim 10, comprising a first gate metal layer in the first side region;wherein the first gate metal layer comprises a first gate line and a second reset control signal line in the first side region; anda plurality of first reset control signal lines, a plurality of light emitting control signal lines, and a first dummy capacitor electrode of a dummy storage capacitor are absent in the first side region.16.The array substrate of claim 10, comprising a second gate metal layer in the first side region;wherein the second gate metal layer comprises a second gate line first branch, and a second reset signal line in the first side region; anda second dummy capacitor electrode of a dummy storage capacitor is absent in the first side region.17.The array substrate of claim 10, comprising a second semiconductor material layer and a first signal line layer in the first side region;wherein the second semiconductor material layer comprises a plurality of second semiconductor material pads in the first side region; andan orthographic projection of a respective second semiconductor material pad of the plurality of second semiconductor material pads on a base substrate at least partially overlaps with an orthographic projection of the first signal line layer on the base substrate.18.The array substrate of claim 10, comprising a third gate metal layer in the first side region;wherein the third gate metal layer comprises a second gate line second branch and a first reset signal line in the first side region; anda plurality of third reset signal lines are absent in the first side region.19.The array substrate of claim 10, comprising a first signal line layer in the first side region;wherein the first signal line layer comprises a first dummy data connecting pad, a second dummy reset signal connecting line, and a third dummy node connecting line; anda first voltage connecting pad, a first dummy node connecting line, a first dummy relay electrode, a first dummy reset signal connecting line, a second node connecting line, and a third dummy reset signal connecting line are absent in the first side region.20.A display apparatus, comprising the array substrate of any one of claims 1 to 19, and one or more integrated circuits connected to the array substrate.

Images