Array substrate, display apparatus, and method of fabricating array substrate

Abstract

An array substrate includes a plurality of pixel driving circuits. A respective pixel driving circuit includes a driving transistor, a first switch transistor, and a storage capacitor. The array substrate includes a base substrate; an active layer of the driving transistor on the base substrate; a second capacitor electrode of the storage capacitor on a side of the active layer of the driving transistor away from the base substrate; a connecting electrode, and an active layer of the first switch transistor on a side of the second capacitor electrode away from the base substrate; and a first electrode and a second electrode of the first switch transistor on a side of the connecting electrode and the active layer of the first switch transistor away from the base substrate.

Description

ARRAY SUBSTRATE, DISPLAY APPARATUS, AND METHOD OF FABRICATING ARRAY SUBSTRATETECHNICAL FIELD

[0001] The present invention relates to display technology, more particularly, to an array substrate, a display apparatus, and a method of fabricating an array substrate.BACKGROUND

[0002] Organic Light Emitting Diode (OLED) display is one of the hotspots in the field of flat panel display research today. Unlike Thin Film Transistor-Liquid Crystal Display (TFT-LCD) , which uses a stable voltage to control brightness, OLED is driven by a driving current required to be kept constant to control illumination. The OLED display panel includes a plurality of pixel units configured with pixel-driving circuits arranged in multiple rows and columns. Each pixel-driving circuit includes a driving transistor having a gate terminal connected to one gate line per row and a drain terminal connected to one data line per column. When the row in which the pixel unit is gated is turned on, the switching transistor connected to the driving transistor is turned on, and the data voltage is applied from the data line to the driving transistor via the switching transistor, so that the driving transistor outputs a current corresponding to the data voltage to an OLED device. The OLED device is driven to emit light of a corresponding brightness.SUMMARY

[0003] In one aspect, the present disclosure provides an array substrate, comprising a plurality of pixel driving circuits; wherein a respective pixel driving circuit of the plurality of pixel driving circuits comprises a driving transistor, a first switch transistor, and a storage capacitor; wherein the array substrate comprises a base substrate; an active layer of the driving transistor on the base substrate; a second capacitor electrode of the storage capacitor on a side of the active layer of the driving transistor away from the base substrate; a connecting electrode, and an active layer of the first switch transistor on a side of the second capacitor electrode away from the base substrate; and a first electrode and a second electrode of the first switch transistor on a side of the connecting electrode and the active layer of the first switch transistor away from the base substrate; wherein the connecting electrode extends through a via extending through one or more insulating layers to connect to the active layer of the driving transistor; the connecting electrode is connected to the active layer of the first switch transistor, and is connected to a first electrode of the first switch transistor; the first electrode of the first switch transistor is in direct contact with the connecting electrode; and the connecting electrode is in direct contact with the active layer of the first switch transistor.

[0004] Optionally, the respective pixel driving circuit further comprises a switching transistor; and the connecting electrode is in a same layer as a second electrode of the switching transistor.

[0005] Optionally, a gate electrode of the first switch transistor is on a side of the connecting electrode and the second electrode of the switching transistor away from the base substrate.

[0006] Optionally, the connecting electrode, a second electrode of the switching transistor, and a gate electrode of the first switch transistor are in a same layer.

[0007] Optionally, the connecting electrode extends through a second buffer layer and a first inter-layer dielectric layer to connect to the second capacitor electrode, and extends through the second buffer layer, the first inter-layer dielectric layer, a second gate insulating layer, and a first gate insulating layer to connect to the active layer of the driving transistor.

[0008] Optionally, the connecting electrode extends through a second inter-layer dielectric layer, a third gate insulating layer, a second buffer layer and a first inter-layer dielectric layer to connect to the second capacitor electrode, and extends through the second inter-layer dielectric layer, the third gate insulating layer, the second buffer layer, the first inter-layer dielectric layer, a second gate insulating layer, and a first gate insulating layer to connect to the active layer of the driving transistor.

[0009] Optionally, the active layer of the first switch transistor and the first electrode of the first switch transistor are on a same side of the connecting electrode away from the base substrate.

[0010] Optionally, the active layer of the first switch transistor and the first electrode of the first switch transistor are on two opposite sides of the connecting electrode.

[0011] Optionally, the second electrode of the first switch transistor and the first electrode of the driving transistor are in a same layer; at least one of the second electrode of the first switch transistor or the first electrode of the driving transistor is not in direct contact with a corresponding active layer; and the first switch transistor and the driving transistor are different types of transistors selected from an n-type transistor and a p-type transistor.

[0012] Optionally, the second electrode of the first switch transistor and the first electrode of the driving transistor are in different layers; the second electrode of the first switch transistor is in direct contact with the active layer of the first switch transistor; the first electrode of the driving transistor is in direct contact with the active layer of the driving transistor; and the first switch transistor and the driving transistor are different types of transistors selected from an n-type transistor and a p-type transistor.

[0013] Optionally, the first electrode of the first switch transistor is not in direct contact with the active layer of the first switch transistor.

[0014] Optionally, the connecting electrode extends through the via extending through the one or more insulating layers to connect to the second capacitor electrode.

[0015] Optionally, the second electrode of the first switch transistor is in direct contact with the active layer of the first switch transistor.

[0016] Optionally, the array substrate further comprises a supporting electrode; the supporting electrode is in direct contact with the active layer of the first switch transistor, and is in direct contact with the second electrode of the first switch transistor; the second electrode of the first switch transistor is not in direct contact with the active layer of the first switch transistor; the respective pixel driving circuit further comprises a switching transistor; and the supporting electrode, the connecting electrode, and a second electrode of the switching transistor are in a same layer.

[0017] Optionally, the array substrate further includes a plurality of signal lines on a side of the connecting electrode and the active layer of the first switch transistor away from the base substrate; a respective signal line of the plurality of signal lines extends through multiple insulating layers to connect to the active layer of the driving transistor; and a portion of the respective signal line functions as a first electrode of the driving transistor.

[0018] In another aspect, the present disclosure provides an array substrate, comprising a plurality of pixel driving circuits; wherein a respective pixel driving circuit of the plurality of pixel driving circuits comprises a driving transistor, a first switch transistor, and a storage capacitor; wherein the array substrate comprises a base substrate; an active layer of the driving transistor on the base substrate; a second capacitor electrode of the storage capacitor on a side of the active layer of the driving transistor away from the base substrate; a connecting electrode and an active layer of the first switch transistor on a side of the second capacitor electrode away from the base substrate; and a plurality of signal lines on a side of the connecting electrode and the active layer of the first switch transistor away from the base substrate; wherein the connecting electrode extends through a via extending through one or more insulating layers to connect to the active layer of the driving transistor; the connecting electrode is connected to the active layer of the first switch transistor, and is connected to a first electrode of the first switch transistor; and a respective signal line of the plurality of signal lines extends through one or more insulating layers to connect to a first electrode of the driving transistor.

[0019] Optionally, the first electrode of the driving transistor and the second capacitor electrode are in a same layer.

[0020] Optionally, the first electrode of the driving transistor and the connecting electrode are in a same layer.

[0021] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate.

[0022] In another aspect, the present disclosure provides a method of fabricating an array substrate, comprising forming a plurality of pixel driving circuits; wherein forming a respective pixel driving circuit of the plurality of pixel driving circuits includes forming a driving transistor, forming a first switch transistor, and forming a storage capacitor; wherein the method comprises forming an active layer of the driving transistor on a base substrate; forming a second capacitor electrode of the storage capacitor on a side of the active layer of the driving transistor away from the base substrate; forming a connecting electrode and an active layer of the first switch transistor on a side of the second capacitor electrode away from the base substrate; forming a first electrode and a second electrode of the first switch transistor on a side of the connecting electrode and the active layer of the first switch transistor away from the base substrate; and forming a plurality of signal lines on a side of the connecting electrode and the active layer of the first switch transistor away from the base substrate; wherein the method further comprises forming a via configured to receive a portion of a respective signal line of the plurality of signal lines; and forming a via configured to receive the first electrode or the second electrode of the first switch transistor; wherein the via configured to receive the portion of the respective signal line and the via configured to receive the first electrode or the second electrode of the first switch transistor are formed in a same patterning process.

[0023] Optionally, the via configured to receive the portion of the respective signal line, the via configured to receive the first electrode of the first switch transistor, and the via configured to receive the second electrode of the first switch transistor are formed in a same patterning process.

[0024] Optionally, the via configured to receive the portion of the respective signal line and the via configured to receive the first electrode of the first switch transistor are formed in a same patterning process; and the via configured to receive the second electrode of the first switch transistor is formed in a patterning process different from the patterning process for forming the via configured to receive the portion of the respective signal line and the via configured to receive the first electrode of the first switch transistor.

[0025] Optionally, the method comprises forming a via configured to receive a first electrode of the driving transistor thereby exposing a portion of the active layer of the driving transistor; and performing an etching process on the portion of the active layer of the driving transistor thereby removing an oxide layer on a surface of the portion of the active layer of the driving transistor; wherein forming the via configured to receive the portion of the respective signal line and forming the via configured to receive the first electrode or the second electrode of the  first switch transistor are performed in the same patterning process subsequent to performing the etching process.

[0026] Optionally, the etching process is a buffered oxide etching process using an etchant solution.

[0027] Optionally, forming the respective pixel driving circuit further comprises forming a switching transistor; wherein the method further comprises forming a via configured to receive a first electrode of the switching transistor; wherein forming the via configured to receive the first electrode of the driving transistor and forming the via configured to receive the first electrode of the switching transistor are performed in a same patterning process.

[0028] Optionally, the method further comprises forming a via extending through one or more insulating layers; wherein the connecting electrode extends through the via extending through the one or more insulating layers to connect to the active layer of the driving transistor, and connect to the second capacitor electrode; and the connecting electrode is connected to the active layer of the first switch transistor, and is connected to the first electrode of the first switch transistor.

[0029] Optionally, forming the via configured to receive the first electrode of the driving transistor and forming the via configured to receive the connecting electrode are performed in a same patterning process.

[0030] Optionally, forming the respective pixel driving circuit further comprises forming a switching transistor; wherein the method further comprises forming a via configured to receive a second electrode of the switching transistor; wherein forming the via configured to receive the first electrode of the driving transistor, forming the via configured to receive the connecting electrode, and forming the via configured to receive the second electrode of the switching transistor are performed in a same patterning process.

[0031] Optionally, the via configured to receive the portion of the respective signal line exposes a portion of the active layer of the driving transistor; wherein the method further comprises performing a dry etching process on the portion of the active layer of the driving transistor thereby removing an oxide layer on a surface of the portion of the active layer of the driving transistor; wherein forming the respective signal line and forming the first electrode or the second electrode of the first switch transistor are performed in a same patterning process subsequent to performing the dry etching process; and the respective signal line is in direct contact with the active layer of the driving transistor, and functions as a first electrode of the driving transistor.

[0032] Optionally, the dry etching process is performed using a fluorine-containing gas.

[0033] Optionally, the via configured to receive the portion of the respective signal line exposes a portion of the active layer of the driving transistor; the via configured to receive the first electrode of the first switch transistor exposes a portion of the connecting electrode but does not expose any portion of the active layer of the first switch transistor; and forming the via configured to receive the portion of the respective signal line and forming the via configured to receive the first electrode of the first switch transistor are performed in a same patterning process; wherein the method further comprises performing an etching process on the portion of the active layer of the driving transistor thereby removing an oxide layer on a surface of the portion of the active layer of the driving transistor; and the connecting electrode is connected to the active layer of the driving transistor, connected to the second capacitor electrode, and connected to the active layer of the first switch transistor.

[0034] Optionally, the etching process is a buffered oxide etching process using an etchant solution.

[0035] Optionally, the method further comprises forming the respective signal line and the first electrode of the first switch transistor in a same patterning process subsequent to performing the etching process.

[0036] Optionally, the method further comprises forming a supporting electrode; and forming the active layer of the first switch transistor on the supporting electrode; wherein the supporting electrode is in direct contact with the active layer of the first switch transistor; wherein the method further comprises forming a via configured to receive the second electrode of the first switch transistor, exposing a portion of the supporting electrode but does not expose any portion of the active layer of the first switch transistor; wherein forming the via configured to receive the portion of the respective signal line, forming the via configured to receive the first electrode of the first switch transistor, and forming the via configured to receive the second electrode of the first switch transistor are performed in a same patterning process.

[0037] Optionally, the method further comprises forming the respective signal line, the first electrode of the first switch transistor, and the second electrode of the first switch transistor in a same patterning process subsequent to performing the etching process.

[0038] Optionally, forming the active layer of the first switch transistor is performed subsequent to forming the supporting electrode.

[0039] Optionally, the method further comprises forming a plurality of sensing lines subsequent to forming the first electrode of the first switch transistor; wherein a respective sensing line of the plurality of sensing lines extends through multiple insulating layers to connect to the active layer of the first switch transistor; and a portion of the respective sensing line functions as the second electrode of the first switch transistor.

[0040] Optionally, forming the active layer of the first switch transistor is performed subsequent to forming the connecting electrode.

[0041] Optionally, forming the connecting electrode is performed subsequent to forming the active layer of the first switch transistor.

[0042] BRIEF DESCRIPTION OF THE FIGURES

[0043] The following drawings are merely examples for illustrative purposes according to various disclosed embodiments and are not intended to limit the scope of the present invention.

[0044] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure.

[0045] FIG. 2 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0046] FIG. 3 is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure.

[0047] FIG. 4 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.

[0048] FIG. 5A to FIG. 5H illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure.

[0049] FIG. 6A to FIG. 6E illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure.

[0050] FIG. 7A to FIG. 7F illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure.

[0051] FIG. 8A to FIG. 8F illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure.

[0052] FIG. 9A to FIG. 9C illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure.

[0053] FIG. 10A to FIG. 10D illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure.

[0054] FIG. 11A to FIG. 11E illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure.

[0055] FIG. 12A to FIG. 12G illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure.

[0056] FIG. 13A to FIG. 13H illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure.

[0057] FIG. 14 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure.

[0058] FIG. 15 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure.DETAILED DESCRIPTION

[0059] The disclosure will now be described more specifically with reference to the following embodiments. It is to be noted that the following descriptions of some embodiments are presented herein for purpose of illustration and description only. It is not intended to be exhaustive or to be limited to the precise form disclosed.

[0060] Various appropriate pixel driving circuits may be used in the present array substrate. Examples of appropriate driving circuits include 3T1C, 2T1C, 4T1C, 4T2C, 5T2C, 6T1C, 7T1C, 7T2C, 8T1C, and 8T2C. In some embodiments, the respective one of the plurality of pixel driving circuits is an 3T1C driving circuit. Various appropriate light emitting elements may be used in the present array substrate. Examples of appropriate light emitting elements include organic light emitting diodes, quantum dots light emitting diodes, and micro light emitting diodes. Optionally, the light emitting element is micro light emitting diode. Optionally, the light emitting element is an organic light emitting diode including an organic light emitting layer.

[0061] FIG. 1 is a plan view of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 1, the array substrate includes an array of subpixels Sp. Each subpixel includes an electronic component, e.g., a light emitting element. In one example, the light emitting element is driven by a respective pixel driving circuit PDC. The array substrate includes a plurality of first gate lines GL1, a plurality of second gate lines GL2, a plurality of data lines DL, a plurality of first voltage supply lines Vdd, and a plurality of second voltage supply lines Vss. Light emission in a respective subpixel Sp is driven by a respective pixel driving circuit PDC. In one example, a high voltage signal (e.g., a VDD signal) is input, through the respective first voltage supply line Vdd of the plurality of first voltage supply line, to the respective pixel driving circuit PDC connected to an anode of the light emitting element; a low voltage signal (e.g., a VSS signal) is input, through a low voltage supply line, to a cathode of the light emitting element. A voltage difference between the high voltage signal (e.g., the VDD signal) and the low voltage signal (e.g., the VSS signal) is a driving voltage ΔV that drives light emission in the light emitting element.

[0062] FIG. 2 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2, in some embodiments, a  respective pixel driving circuit PDC is connected to a respective light emitting element LE. In some embodiments, the respective pixel driving circuit PDC includes a storage capacitor Cst having a first capacitor electrode coupled to a first node N1 and a second capacitor electrode coupled to a second node N2; a driving transistor Td having a first electrode coupled to a respective voltage supply line of the plurality of first voltage supply lines Vdd, a second electrode coupled to the second node N2, and a gate electrode coupled to the first node N1; a switching transistor Tw having a first electrode coupled to a respective data line of the plurality of data lines DL, a second electrode coupled to the first node N1, and a gate electrode coupled to a respective first gate line of the plurality of first gate lines GL1; and a sensing transistor Ts having a first electrode coupled to the second node N2, a second electrode coupled to a respective sensing line of a plurality of sensing lines SL, and a gate electrode coupled to a respective second gate line of the plurality of second gate lines GL2. The first node N1 is coupled to the gate electrode of the driving transistor Td, the second electrode of the switching transistor Tw, and the first capacitor electrode of the storage capacitor Cst. The second node N2 is coupled to the second electrode of the driving transistor Td, the first electrode of the sensing transistor Ts, the second capacitor electrode of the storage capacitor Cst, and an anode of a respective light emitting element LE.

[0063] As used herein, a first electrode or a second electrode refers to one of a first terminal and a second terminal of a transistor, the first terminal and the second terminal being connected to an active layer of the transistor. A direction of a current flowing through the transistor may be configured to be from a first electrode to a second electrode, or from a second electrode to a first electrode. Accordingly, depending on the direction of the current flowing through the transistor, in one example, the first electrode is configured to receive an input signal and the second electrode is configured to output an output signal; in another example, the second electrode is configured to receive an input signal and the first electrode is configured to output an output signal.

[0064] In some embodiments, the respective pixel driving circuit further includes a first switch SW1 and a second switch SW2. The first switch SW1 is configured to control connection between a respective sensing line of the plurality of sensing lines SL and a reference voltage signal line Vref. The second switch SW2 is configured to control connection between the respective sensing line of the plurality of sensing lines SL and a sensing circuit SC. In one example, the reference voltage signal line Vref is configured to provide a ground voltage signal, e.g., a voltage signal having 0 V.

[0065] The present disclosure may be implemented in pixel driving circuit having transistors of various types, including a pixel driving circuit having p-type transistors, a pixel driving circuit having n-type transistors, and a pixel driving circuit having one or more p-type transistors and one or more n-type transistors. Referring to FIG. 2, the sensing transistor Ts is  an n-type transistor such as a metal oxide transistor, and other transistors are p-type transistors such as polysilicon transistors. For a p-type transistor, an effective control signal (e.g., a turn-on control signal) is a low voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a high voltage signal. For an n-type transistor, an effective control signal (e.g., a turn-on control signal) is a high voltage signal, and an ineffective control signal (e.g., a turn-off control signal) is a low voltage signal.

[0066] FIG. 3 is a timing diagram illustrating the operation of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 2 and FIG. 3, during one frame of image, the operation of the pixel driving circuit includes a first sub-phase t1, a second sub-phase t2, and a third sub-phase t3.

[0067] In the first sub-phase t1, a turning on gate control signal is provided through the respective first gate line to the gate electrode of the switching transistor Tw to turn on the switching transistor Tw, allowing a data signal from the respective data line to pass from a first electrode of the switching transistor Tw to a second electrode of the switching transistor Tw; and in turn to the first node N1. The first switch SW1 is on, allowing a reference signal to pass from the reference signal line Vref to the respective sensing line. A turning on gate control signal is provided through the respective second gate line to the gate electrode of the sensing transistor Ts to turn on the sensing transistor Ts, allowing the reference signal from the respective sensing line to pass from a first electrode of the sensing transistor Ts to a second electrode of the sensing transistor Ts; and in turn to the second node N2.

[0068] In the second sub-phase t2, the first switch SW1 is off, disconnecting the reference signal line Vref from the respective sensing line. The gate-source voltage difference Vgs increases to (Vdata -Vref) , wherein the Vdata is the voltage level of the data voltage signal, and the Vref is the voltage level of the reference signal. When the gate-source voltage difference Vgs is greater than the threshold voltage Vth of the driving transistor Td, the driving transistor Td is turned on, allowing a high voltage signal from the respective first voltage signal line to pass from a first electrode of the driving transistor Td to a second electrode of the driving transistor Td. The high voltage signal continuously charges the second node N2. As the potential at N2 rises, the Vgs difference decreases. The extent to which the driving transistor Td is opened gradually reduces until the source voltage (Vs) of the driving transistor Td is charged to the point where it differs from Vg by Vth, at which point the driving transistor Td fully closes. At this time, the first node has a voltage level of the data signal Vdata, and the second node N2 has a voltage level of (Vdata –Vth) .

[0069] In the third sub-phase t3, the second switch SW2 is on, allowing the respective sensing line to be connected to the sensing circuit SC. The voltage level of the respective sensing line in the third sub-phase t3 is (Vdata –Vth) , which is read by the sensing circuit SC. The sensing circuit SC is configured to extract the voltage level of (Vdata –Vth) , and transmit  the value to an integrated circuit (e.g., a Field Programmable Gate Array (FPGA) ) . The integrated circuit is then configured to compute a compensation value using a compensation algorithm. The integrated circuit is further configured to transmit the compensation value to a data driving integrated circuit. The data driving integrated circuit is configured to compensate a corresponding data signal using the compensation value.

[0070] FIG. 4 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 4, the array substrate in some embodiments includes a display area DA and a peripheral area PA. As used herein, the term “display area” refers to an area of an array substrate in a display panel where image is actually displayed. Optionally, the display area may include both a subpixel region and an inter-subpixel region. A subpixel region refers to a light emission region of a subpixel, such as a region corresponding to a pixel electrode in a liquid crystal display or a region corresponding to a light emissive layer in an organic light emitting diode display panel. An inter-subpixel region refers to a region between adjacent subpixel regions, such as a region corresponding to a black matrix in a liquid crystal display or a region corresponding a pixel definition layer in an organic light emitting diode display panel. Optionally, the inter-subpixel region is a region between adjacent subpixel regions in a same pixel. Optionally, the inter-subpixel region is a region between two adjacent subpixel regions from two adjacent pixels. As used herein the term “peripheral area” refers to an area of an array substrate in a display panel where various circuits and wires are provided to transmit signals to the display substrate. To increase the transparency of the display apparatus, non-transparent or opaque components of the display apparatus (e.g., battery, printed circuit board, metal frame) , can be disposed in the peripheral area rather than in the display areas.

[0071] In some embodiments, the array substrate includes a base substrate BS, a first signal line layer SL1 on the base substrate BS, a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS, a second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS, a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS, a connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS, a second semiconductor material layer  SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS, a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS, a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0072] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is connected to a first electrode of the switching transistor Tw. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first signal line layer SL1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first signal line layer SL1 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0073] In some embodiments, the light shielding layer LSL includes a plurality of first light shields LS1. An orthographic projection of a respective first light shield of the plurality of first light shields LS1 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTd of the driving transistor Td on the base substrate. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the light shielding layer LSL. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the light shielding layer LSL include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0074] In some embodiments, the first semiconductor material layer SML1 includes an active layer ACTd of the driving transistor and / or an active layer ACTw of the switching  transistor Tw. Examples of the semiconductor materials for making the first semiconductor material layer SML1 include silicon-based semiconductor materials such as polycrystalline silicon, single-crystal silicon, and amorphous silicon.

[0075] In some embodiments, the first conductive layer CT1 includes a gate electrode Gd of the driving transistor Td and / or a gate electrode Gw of the switching transistor Tw. In some embodiments, the first conductive layer CT1 includes a plurality of second light shields LS2. An orthographic projection of a respective second light shield of the plurality of second light shields LS2 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTs of the sensing transistor Ts on the base substrate. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the first conductive layer CT1. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the first conductive layer CT1 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0076] In some embodiments, the second conductive layer CT2 includes a first electrode Sw of the switching transistor Tw and a second capacitor electrode Ce2 of the storage capacitor. Optionally, the gate electrode Gd functions as the first capacitor electrode of the storage capacitor. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second conductive layer CT2. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second conductive layer CT2 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0077] In some embodiments, the connecting electrode layer CEL includes a connecting electrode CNE, and a second electrode Dw of the switching transistor Tw. The connecting electrode CNE is connected to a first electrode Ss of the sensing transistor Ts, connected to the second capacitor electrode Ce2 of the storage capacitor, and functions as a second electrode Dd of the driving transistor Td. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the connecting electrode layer CEL. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the connecting electrode layer CEL include, but are not limited to, aluminum, copper,  molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0078] In some embodiments, the second semiconductor material layer SML2 includes an active layer ACTs of the sensing transistor Ts. Examples of the semiconductor materials for making the second semiconductor material layer SML2 include metal oxide-based semiconductor material such as indium gallium zinc oxide and metal oxynitride-based semiconductor materials such as zinc oxynitride.

[0079] In some embodiments, the third conductive layer CT3 includes a gate electrode Gs of the sensing transistor Ts. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the third conductive layer CT3. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the third conductive layer CT3 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0080] In some embodiments, the second signal line layer SL2 includes a plurality of first voltage supply lines Vdd, a first electrode Ss and a second electrode Ds of the sensing transistor Ts. Optionally, the second signal line layer SL2 further includes, in the peripheral area PA, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. The first signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the first signal line layer SL1. The second signal supply line SSL2 is configured to supply voltage signals to one or more signal lines in the light shielding layer LSL. The third signal supply line SSL3 is configured to supply voltage signals to one or more signal lines in the first conductive layer CT1. The fourth signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the third conductive layer CT3. Various appropriate electrode materials and various appropriate fabricating methods may be used to make the second signal line layer SL2. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the second signal line layer SL2 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0081] In some embodiments, the third signal line layer SL3 includes a plurality of sensing lines SL. Various appropriate electrode materials and various appropriate fabricating methods  may be used to make the third signal line layer SL3. For example, a conductive material may be deposited on the substrate by a plasma-enhanced chemical vapor deposition (PECVD) process and patterned. Examples of appropriate conductive materials for making the third signal line layer SL3 include, but are not limited to, aluminum, copper, molybdenum, chromium, aluminum copper alloy, copper molybdenum alloy, molybdenum aluminum alloy, aluminum chromium alloy, copper chromium alloy, molybdenum chromium alloy, copper molybdenum aluminum alloy, and the like.

[0082] In some embodiments, the anode layer ANL includes a plurality of anodes AND in a plurality of subpixels, respectively.

[0083] FIG. 5A to FIG. 5H illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 5A, the method in some embodiments includes forming a first signal line layer SL1 on a base substrate BS, forming a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, forming a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, forming a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, forming a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, forming a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, forming a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, forming a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS.

[0084] In some embodiments, the method further includes forming a first via v1 extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0085] In some embodiments, the method further includes forming a second via v2 extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, and the first buffer layer BUF1.

[0086] In some embodiments, the method further includes forming a third via v3 extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0087] In some embodiments, referring to FIG. 5A and FIG. 5B, the method further includes forming the second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS. Optionally, forming the second conductive layer CT2 includes forming a second capacitor electrode Ce2 of the storage capacitor, and forming a first electrode Sw of the switching transistor Tw. The first electrode Sw of the switching transistor Tw extends through the first via v1 to connect to a respective data line of the plurality of data  lines DL in the first signal line layer SL1, and connect to the active layer ACTw of the switching transistor Tw in the first semiconductor material layer SML1. Optionally, forming the second conductive layer CT2 further includes forming connecting electrodes of the first signal supply line and the second signal supply line. The connecting electrodes respectively extend through the second via v2 and the third via v3 to connect to signal lines in the light shielding layer LSL and the first signal line layer SL1, respectively.

[0088] In some embodiments, referring to FIG. 5C, the method further includes forming a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, and forming a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS.

[0089] In some embodiments, the method further includes forming a fourth via v4 extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0090] In some embodiments, the method further includes forming a fifth via v5 extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0091] In some embodiments, referring to FIG. 5C and FIG. 5D, the method further includes forming the connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS. Optionally, forming the connecting electrode layer CEL includes forming a connecting electrode CNE, and forming a second electrode Dw of the switching transistor Tw. The connecting electrode CNE extends through the fourth via v4 to connect to the active layer ACTd of the driving transistor Td in the first semiconductor material layer SML1, and connect to the second capacitor electrode Ce2 of the storage capacitor in the second conductive layer CT2. The connecting electrode CNE functions as the second electrode Dd of the driving transistor Td. The second electrode Dw of the switching transistor Tw extends through the fifth via v5 to connect to the active layer ACTw of the switching transistor Tw.

[0092] In some embodiments, referring to FIG. 5E, the method further includes forming a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, forming a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, forming a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, forming a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS.

[0093] In some embodiments, referring to FIG. 5F, the method further includes forming a sixth via v6 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer  dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1. In some embodiments, the sixth via v6 exposes a portion of the active layer ACTd of the driving transistor Td.

[0094] In some embodiments, the method further includes forming a seventh via v7 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0095] In some embodiments, the method further includes forming an eighth via v8 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0096] In some embodiments, the method further includes forming a ninth via v9 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, and the second gate insulating layer GI2.

[0097] In some embodiments, the method further includes performing an etching process on a portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. In some embodiments, the etching process is a buffered oxide etching process. Buffered oxide etching, often abbreviated as BOE, is an etching process employing a wet etchant solution. Optionally, the etching process is performed using a fluorine-containing agent. In one example, the etchant includes hydrofluoric acid. In another example, the etchant includes hydrofluoric acid and a buffering agent such as ammonium fluoride. The buffering agent is configured to moderate the activity of hydrofluoric acid.

[0098] In some embodiments, the method further includes removing an oxide layer (e.g., silicon oxide) on a surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. By removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6, the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td can be reduced.

[0099] In some embodiments, referring to FIG. 5G, the method further includes forming a tenth via v10 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The tenth via v10 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0100] In some embodiments, the method further includes forming an eleventh via v11 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the  third gate insulating layer GI3. The eleventh via v11 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0101] In some embodiments, the method further includes forming a twelfth via v12 extending through at least the second inter-layer dielectric layer ILD2.

[0102] In some embodiments, referring to FIG. 5F to FIG. 5H, the method further includes forming a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS. In some embodiments, forming the second signal line layer SL2 includes forming a plurality of first voltage supply lines Vdd, a first electrode Ss and a second electrode Ds of the sensing transistor Ts, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. A respective first voltage supply line of the plurality of first voltage supply lines Vdd extends through the sixth via v6 to connect to the active layer ACTd of the driving transistor Td, thereby forming a first electrode Sd of the driving transistor Td. The first electrode Ss of the sensing transistor Ts extends through the tenth via v10 to connect to the active layer ACTs of the sensing transistor Ts. The second electrode Ds of the sensing transistor Ts extends through the eleventh via v11 to connect to the active layer ACTs of the sensing transistor Ts.

[0103] In some embodiments, referring to FIG. 4, the method further includes forming a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, forming a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, forming a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, forming a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, forming an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and forming a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0104] Referring to FIG. 5F and FIG. 5G, two patterning processes are required for forming the sixth via v6, the tenth via v10, and the eleventh via v11. This is because an etching process is required subsequent to forming the sixth via v6 to remove the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. The active layer ACTd of the driving transistor Td includes a semiconductor material different from the semiconductor material of the active layer ACTs of the sensing transistor Ts. In one example, the active layer ACTd of the driving transistor Td includes a silicon material, whereas the active layer ACTs of the sensing transistor Ts includes a metal oxide material. If the sixth via v6, the tenth via v10, and the eleventh via v11 are formed in a same patterning process, the etchant used for removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6 will remove (e.g., completely remove) the metal oxide material in the active layer ACTs of the sensing transistor Ts. This is  because the etchant has a different selectivity between the silicon-based semiconductor material and the metal oxide-based semiconductor material.

[0105] The inventors of the present disclosure discover that, the fabricating process illustrated in FIG. 5A to FIG. 5H involves separate patterning processes for forming the sixth via v6, the tenth via v10, and the eleventh via v11, increasing the manufacturing costs. The inventors of the present disclosure discover that there is an additional issue associated with this fabricating process. Subsequent to removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6, and prior to forming the second signal line layer SL2 including the first electrode Sd of the driving transistor Td, the fabricating process includes forming the tenth via v10, the eleventh via v11, and the twelfth via v12. During the process of forming the tenth via v10, the eleventh via v11, and the twelfth via v12, a new oxide layer may be formed on the surface of the portion of the active layer ACTd of the driving transistor Td treated by the etching process, thereby increase the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td. As discussed above, the etching process cannot be performed again after the tenth via v10, the eleventh via v11, and the twelfth via v12 are formed, otherwise the active layer ACTs of the sensing transistor Ts may be removed. The new oxide layer will affect the characteristics and performance of the driving transistor Td.

[0106] The inventors of the present disclosure discover a novel fabricating process in which a via receiving a portion of the respective first voltage supply line of the plurality of first voltage supply lines Vdd, a via receiving the first electrode Ss of the sensing transistor Ts, and a via receiving the second electrode Ds of the sensing transistor Ts are formed in a same patterning process. The inventors of the present disclosure discover that the novel fabricating process not only lowers the manufacturing costs, but also significantly decreases the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td, enhancing the characteristics and performance of the driving transistor Td.

[0107] FIG. 6A to FIG. 6E illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 6A, the method in some embodiments includes forming a first signal line layer SL1 on a base substrate BS, forming a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, forming a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, forming a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, forming a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, forming a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, forming a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from  the base substrate BS, forming a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS.

[0108] In some embodiments, the method further includes forming a first via v1 extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0109] In some embodiments, the method further includes forming a second via v2 extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, and the first buffer layer BUF1.

[0110] In some embodiments, the method further includes forming a third via v3 extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0111] In some embodiments, the method further includes forming a thirteenth via v13 extending through at least one (e.g., all) of the second gate insulating layer GI2 and the first gate insulating layer GI1.

[0112] In some embodiments, the first via v1 and the thirteenth via v13 are formed in the same patterning process.

[0113] In some embodiments, the method further includes performing an etching process on a portion of the active layer ACTd of the driving transistor Td exposed by the thirteenth via v13. In some embodiments, the etching process is a buffered oxide etching process. Optionally, the etching process is performed using a fluorine-containing agent. In one example, the etchant includes hydrofluoric acid. In another example, the etchant includes hydrofluoric acid and a buffering agent such as ammonium fluoride.

[0114] In some embodiments, referring to FIG. 6A and FIG. 6B, the method further includes forming the second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS. Optionally, forming the second conductive layer CT2 includes forming a second capacitor electrode Ce2 of the storage capacitor, forming a first electrode Sd of the driving transistor Td, and forming a first electrode Sw of the switching transistor Tw. The first electrode Sw of the switching transistor Tw extends through the first via v1 to connect to a respective data line of the plurality of data lines DL in the first signal line layer SL1, and connect to the active layer ACTw of the switching transistor Tw in the first semiconductor material layer SML1. The first electrode Sd of the driving transistor Td extends through the thirteenth via v13 to connect to the active layer ACTd of the driving transistor Td. Optionally, forming the second conductive layer CT2 further includes forming connecting electrodes of the first signal supply line and the second signal supply line. The connecting electrodes respectively extend through the second via v2 and the third via v3 to connect to signal lines in the light shielding layer LSL and the first signal line layer SL1, respectively.

[0115] In some embodiments, referring to FIG. 6C, the method further includes forming a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, and forming a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS. In some embodiments, the method further includes forming a fourth via extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1. In some embodiments, the method further includes forming a fifth via extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1. In some embodiments, the method further includes forming the connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS. Optionally, forming the connecting electrode layer CEL includes forming a connecting electrode CNE, and forming a second electrode Dw of the switching transistor Tw. The connecting electrode CNE extends through the fourth via to connect to the active layer ACTd of the driving transistor Td in the first semiconductor material layer SML1, and connect to the second capacitor electrode Ce2 of the storage capacitor in the second conductive layer CT2. The connecting electrode CNE functions as the second electrode Dd of the driving transistor Td. The second electrode Dw of the switching transistor Tw extends through the fifth via to connect to the active layer ACTw of the switching transistor Tw. In some embodiments, the method further includes forming a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, forming a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, forming a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, forming a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS.

[0116] In some embodiments, referring to FIG. 6C, the method further includes forming a fourteenth via v14 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0117] In some embodiments, the method further includes forming a tenth via v10 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The tenth via v10 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0118] In some embodiments, the method further includes forming an eleventh via v11 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the  third gate insulating layer GI3. The eleventh via v11 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0119] In some embodiments, the method further includes forming a twelfth via v12 extending through at least the second inter-layer dielectric layer ILD2.

[0120] In some embodiments, the method further includes forming a seventh via v7 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0121] In some embodiments, the method further includes forming an eighth via v8 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0122] In some embodiments, the method further includes forming a ninth via v9 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, and the second gate insulating layer GI2.

[0123] In some embodiments, the fourteenth via v14, the tenth via v10, the eleventh via v11, the twelfth via v12, the seventh via v7, the eighth via v8, and the ninth via v9 are formed in a same patterning process.

[0124] In some embodiments, referring to FIG. 6C and FIG. 6D, the method further includes forming a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS. In some embodiments, forming the second signal line layer SL2 includes forming a plurality of first voltage supply lines Vdd, a first electrode Ss and a second electrode Ds of the sensing transistor Ts, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. A respective first voltage supply line of the plurality of first voltage supply lines Vdd extends through the fourteenth via v14 to connect to the first electrode Sd of the driving transistor Td. The first electrode Ss of the sensing transistor Ts extends through the tenth via v10 to connect to the active layer ACTs of the sensing transistor Ts. The second electrode Ds of the sensing transistor Ts extends through the eleventh via v11 to connect to the active layer ACTs of the sensing transistor Ts.

[0125] In some embodiments, referring to FIG. 6E, the method further includes forming a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, forming a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, forming a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, forming a second passivation layer  PVX2 on a side of the planarization layer PLN away from the base substrate BS, forming an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and forming a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0126] In the fabricating process illustrated in FIG. 6A to FIG. 6E, a via (the fourteenth via v14) receiving a portion of the respective first voltage supply line of the plurality of first voltage supply lines Vdd, a via (the tenth via v10) receiving the first electrode Ss of the sensing transistor Ts, and a via (the eleventh via v11) receiving the second electrode Ds of the sensing transistor Ts are formed in a same patterning process. The inventors of the present disclosure discover that the novel fabricating process not only lowers the manufacturing costs, but also significantly decreases the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td, enhancing the characteristics and performance of the driving transistor Td.

[0127] In some embodiments, referring to FIG. 6E, the array substrate includes a base substrate BS, a first signal line layer SL1 on the base substrate BS, a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS, a second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS, a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS, a connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS, a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS, a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS, a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation  layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0128] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is connected to a first electrode of the switching transistor Tw.

[0129] In some embodiments, the light shielding layer LSL includes a plurality of first light shields LS1. An orthographic projection of a respective first light shield of the plurality of first light shields LS1 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTd of the driving transistor Td on the base substrate.

[0130] In some embodiments, the first semiconductor material layer SML1 includes an active layer ACTd of the driving transistor and / or an active layer ACTw of the switching transistor Tw.

[0131] In some embodiments, the first conductive layer CT1 includes a gate electrode Gd of the driving transistor Td and / or a gate electrode Gw of the switching transistor Tw. In some embodiments, the first conductive layer CT1 includes a plurality of second light shields LS2. An orthographic projection of a respective second light shield of the plurality of second light shields LS2 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTs of the sensing transistor Ts on the base substrate.

[0132] In some embodiments, the second conductive layer CT2 includes a first electrode Sw of the switching transistor Tw, a first electrode Sd of the driving transistor Td, and a second capacitor electrode Ce2 of the storage capacitor. Optionally, the gate electrode Gd functions as the first capacitor electrode of the storage capacitor.

[0133] In some embodiments, the connecting electrode layer CEL includes a connecting electrode CNE, and a second electrode Dw of the switching transistor Tw. The connecting electrode CNE is connected to a first electrode Ss of the sensing transistor Ts, connected to the second capacitor electrode Ce2 of the storage capacitor, and functions as a second electrode Dd of the driving transistor Td.

[0134] In some embodiments, the second semiconductor material layer SML2 includes an active layer ACTs of the sensing transistor Ts.

[0135] In some embodiments, the third conductive layer CT3 includes a gate electrode Gs of the sensing transistor Ts.

[0136] In some embodiments, the second signal line layer SL2 includes a plurality of first voltage supply lines Vdd, a first electrode Ss and a second electrode Ds of the sensing  transistor Ts. Optionally, the second signal line layer SL2 further includes, in the peripheral area PA, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. The first signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the first signal line layer SL1. The second signal supply line SSL2 is configured to supply voltage signals to one or more signal lines in the light shielding layer LSL. The third signal supply line SSL3 is configured to supply voltage signals to one or more signal lines in the first conductive layer CT1. The fourth signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the third conductive layer CT3.

[0137] In some embodiments, the third signal line layer SL3 includes a plurality of sensing lines SL.

[0138] In some embodiments, the anode layer ANL includes a plurality of anodes AND in a plurality of subpixels, respectively.

[0139] FIG. 7A to FIG. 7F illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 7A, the method in some embodiments includes forming a first signal line layer SL1 on a base substrate BS, forming a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, forming a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, forming a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, forming a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, forming a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, forming a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, forming a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS.

[0140] In some embodiments, the method further includes forming a first via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0141] In some embodiments, the method further includes forming a second via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, and the first buffer layer BUF1.

[0142] In some embodiments, the method further includes forming a third via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0143] In some embodiments, the method further includes forming the second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS.  Optionally, forming the second conductive layer CT2 includes forming a second capacitor electrode Ce2 of the storage capacitor, and forming a first electrode Sw of the switching transistor Tw. The first electrode Sw of the switching transistor Tw extends through the first via to connect to a respective data line of the plurality of data lines DL in the first signal line layer SL1, and connect to the active layer ACTw of the switching transistor Tw in the first semiconductor material layer SML1. Optionally, forming the second conductive layer CT2 further includes forming connecting electrodes of the first signal supply line and the second signal supply line. The connecting electrodes respectively extend through the second via and the third via to connect to signal lines in the light shielding layer LSL and the first signal line layer SL1, respectively.

[0144] In some embodiments, the method further includes forming a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, and forming a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS.

[0145] In some embodiments, the method further includes forming a fourth via v4 extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0146] In some embodiments, the method further includes forming a fifth via v5 extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0147] In some embodiments, the method further includes forming a fifteenth via v15 extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0148] In some embodiments, the fourth via v4, the fifth via v5, and the fifteenth via v15 are formed in the same patterning process.

[0149] In some embodiments, the method further includes performing an etching process on a portion of the active layer ACTd of the driving transistor Td exposed by the fifteenth via v15. In some embodiments, the etching process is a buffered oxide etching process. Optionally, the etching process is performed using a fluorine-containing agent. In one example, the etchant includes hydrofluoric acid. In another example, the etchant includes hydrofluoric acid and a buffering agent such as ammonium fluoride.

[0150] In some embodiments, referring to FIG. 7A and FIG. 7B, the method further includes forming the connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS. Optionally, forming the connecting electrode layer CEL includes forming a connecting electrode CNE, forming a first electrode Sd of the driving transistor Td,  and forming a second electrode Dw of the switching transistor Tw. The connecting electrode CNE extends through the fourth via v4 to connect to the active layer ACTd of the driving transistor Td in the first semiconductor material layer SML1, and connect to the second capacitor electrode Ce2 of the storage capacitor in the second conductive layer CT2. The connecting electrode CNE functions as the second electrode Dd of the driving transistor Td. The first electrode Sd of the driving transistor Td extends through the fifteenth via v15 to connect to the active layer ACTd of the driving transistor Td. The second electrode Dw of the switching transistor Tw extends through the fifth via v5 to connect to the active layer ACTw of the switching transistor Tw.

[0151] In some embodiments, referring to FIG. 7C, the method further includes forming a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, forming a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, forming a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, forming a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS.

[0152] In some embodiments, referring to FIG. 7D, the method further includes forming a sixteenth via v16 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3.

[0153] In some embodiments, the method further includes forming a tenth via v10 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The tenth via v10 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0154] In some embodiments, the method further includes forming an eleventh via v11 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The eleventh via v11 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0155] In some embodiments, the method further includes forming a twelfth via v12 extending through at least the second inter-layer dielectric layer ILD2.

[0156] In some embodiments, the method further includes forming a seventh via v7 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0157] In some embodiments, the method further includes forming an eighth via v8 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the  third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0158] In some embodiments, the method further includes forming a ninth via v9 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, and the second gate insulating layer GI2.

[0159] In some embodiments, the sixteenth via v16, the tenth via v10, the eleventh via v11, the twelfth via v12, the seventh via v7, the eighth via v8, and the ninth via v9 are formed in a same patterning process.

[0160] In some embodiments, referring to FIG. 7D and FIG. 7E, the method further includes forming a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS. In some embodiments, forming the second signal line layer SL2 includes forming a plurality of first voltage supply lines Vdd, a first electrode Ss and a second electrode Ds of the sensing transistor Ts, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. A respective first voltage supply line of the plurality of first voltage supply lines Vdd extends through the sixteenth via v16 to connect to the first electrode Sd of the driving transistor Td. The first electrode Ss of the sensing transistor Ts extends through the tenth via v10 to connect to the active layer ACTs of the sensing transistor Ts. The second electrode Ds of the sensing transistor Ts extends through the eleventh via v11 to connect to the active layer ACTs of the sensing transistor Ts.

[0161] In some embodiments, referring to FIG. 7F, the method further includes forming a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, forming a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, forming a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, forming a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, forming an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and forming a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0162] In the fabricating process illustrated in FIG. 7A to FIG. 7F, a via (the sixteenth via v16) receiving a portion of the respective first voltage supply line of the plurality of first voltage supply lines Vdd, a via (the tenth via v10) receiving the first electrode Ss of the sensing transistor Ts, and a via (the eleventh via v11) receiving the second electrode Ds of the sensing transistor Ts are formed in a same patterning process. The inventors of the present disclosure discover that the novel fabricating process not only lowers the manufacturing costs, but also  significantly decreases the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td, enhancing the characteristics and performance of the driving transistor Td.

[0163] In some embodiments, referring to FIG. 7F, the array substrate includes a base substrate BS, a first signal line layer SL1 on the base substrate BS, a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS, a second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS, a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS, a connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS, a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS, a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS, a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0164] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is connected to a first electrode of the switching transistor Tw.

[0165] In some embodiments, the light shielding layer LSL includes a plurality of first light shields LS1. An orthographic projection of a respective first light shield of the plurality of first  light shields LS1 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTd of the driving transistor Td on the base substrate.

[0166] In some embodiments, the first semiconductor material layer SML1 includes an active layer ACTd of the driving transistor and / or an active layer ACTw of the switching transistor Tw.

[0167] In some embodiments, the first conductive layer CT1 includes a gate electrode Gd of the driving transistor Td and / or a gate electrode Gw of the switching transistor Tw. In some embodiments, the first conductive layer CT1 includes a plurality of second light shields LS2. An orthographic projection of a respective second light shield of the plurality of second light shields LS2 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTs of the sensing transistor Ts on the base substrate.

[0168] In some embodiments, the second conductive layer CT2 includes a first electrode Sw of the switching transistor Tw and a second capacitor electrode Ce2 of the storage capacitor. Optionally, the gate electrode Gd functions as the first capacitor electrode of the storage capacitor.

[0169] In some embodiments, the connecting electrode layer CEL includes a connecting electrode CNE, a first electrode Sd of the driving transistor Td, and a second electrode Dw of the switching transistor Tw. The connecting electrode CNE is connected to a first electrode Ss of the sensing transistor Ts, connected to the second capacitor electrode Ce2 of the storage capacitor, and functions as a second electrode Dd of the driving transistor Td.

[0170] In some embodiments, the second semiconductor material layer SML2 includes an active layer ACTs of the sensing transistor Ts.

[0171] In some embodiments, the third conductive layer CT3 includes a gate electrode Gs of the sensing transistor Ts.

[0172] In some embodiments, the second signal line layer SL2 includes a plurality of first voltage supply lines Vdd, a first electrode Ss and a second electrode Ds of the sensing transistor Ts. Optionally, the second signal line layer SL2 further includes, in the peripheral area PA, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. The first signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the first signal line layer SL1. The second signal supply line SSL2 is configured to supply voltage signals to one or more signal lines in the light shielding layer LSL. The third signal supply line SSL3 is configured to supply voltage signals to one or more signal lines in the first conductive layer CT1. The fourth signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the third conductive layer CT3.

[0173] In some embodiments, the third signal line layer SL3 includes a plurality of sensing lines SL.

[0174] In some embodiments, the anode layer ANL includes a plurality of anodes AND in a plurality of subpixels, respectively.

[0175] FIG. 8A to FIG. 8F illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 8A, the method in some embodiments includes forming a first signal line layer SL1 on a base substrate BS, forming a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, forming a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, forming a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, forming a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, forming a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, forming a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, forming a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS.

[0176] In some embodiments, the method further includes forming a first via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0177] In some embodiments, the method further includes forming a second via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, and the first buffer layer BUF1.

[0178] In some embodiments, the method further includes forming a third via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0179] In some embodiments, the method further includes forming the second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS. Optionally, forming the second conductive layer CT2 includes forming a second capacitor electrode Ce2 of the storage capacitor, and forming a first electrode Sw of the switching transistor Tw. The first electrode Sw of the switching transistor Tw extends through the first via to connect to a respective data line of the plurality of data lines DL in the first signal line layer SL1, and connect to the active layer ACTw of the switching transistor Tw in the first semiconductor material layer SML1. Optionally, forming the second conductive layer CT2 further includes forming connecting electrodes of the first signal supply line and the second signal supply line. The connecting electrodes respectively extend through the second via and  the third via to connect to signal lines in the light shielding layer LSL and the first signal line layer SL1, respectively.

[0180] In some embodiments, the method further includes forming a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, and forming a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS.

[0181] In some embodiments, the method further includes forming a fourth via v4 extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0182] In some embodiments, the method further includes forming a fifth via v5 extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0183] In some embodiments, the method further includes forming a fifteenth via v15 extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0184] In some embodiments, the method further includes forming a seventeenth via v17 extending through at least one (e.g., all) of the second buffer layer BUF2 and the first inter-layer dielectric layer ILD1.

[0185] In some embodiments, the method further includes forming an eighteenth via v18 extending through at least one (e.g., all) of the second buffer layer BUF2 and the first inter-layer dielectric layer ILD1.

[0186] In some embodiments, the method further includes forming a nineteenth via v19 extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, and the second gate insulating layer GI2.

[0187] In some embodiments, the fourth via v4, the fifth via v5, the fifteenth via v15, the seventeenth via v17, the eighteenth via v18, and the nineteenth via v19 are formed in the same patterning process.

[0188] In some embodiments, the method further includes performing an etching process on a portion of the active layer ACTd of the driving transistor Td exposed by the fifteenth via v15. In some embodiments, the etching process is a buffered oxide etching process. Optionally, the etching process is performed using a fluorine-containing agent. In one example, the etchant includes hydrofluoric acid. In another example, the etchant includes hydrofluoric acid and a buffering agent such as ammonium fluoride.

[0189] In some embodiments, referring to FIG. 8A and FIG. 8B, the method further includes forming the connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS. Optionally, forming the connecting electrode layer CEL includes forming a connecting electrode CNE, forming a first electrode Sd of the driving transistor Td, and forming a second electrode Dw of the switching transistor Tw. The connecting electrode CNE extends through the fourth via v4 to connect to the active layer ACTd of the driving transistor Td in the first semiconductor material layer SML1, and connect to the second capacitor electrode Ce2 of the storage capacitor in the second conductive layer CT2. The connecting electrode CNE functions as the second electrode Dd of the driving transistor Td. The first electrode Sd of the driving transistor Td extends through the fifteenth via v15 to connect to the active layer ACTd of the driving transistor Td. The second electrode Dw of the switching transistor Tw extends through the fifth via v5 to connect to the active layer ACTw of the switching transistor Tw.

[0190] In some embodiments, forming the connecting electrode layer CEL further includes forming a first relay electrode RE1, forming a second relay electrode RE2, and forming a third relay electrode RE3. The first relay electrode RE1 extends through the seventeenth via v17 to connect to a connecting electrode of the first signal supply line. The second relay electrode RE2 extends through the eighteenth via v18 to connect to a connecting electrode of the second signal supply line. The third relay electrode RE3 extends through the nineteenth via v19 to connect to a connecting electrode of the third signal supply line.

[0191] In some embodiments, referring to FIG. 8C, the method further includes forming a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, forming a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, forming a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, forming a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS.

[0192] In some embodiments, referring to FIG. 8D, the method further includes forming a sixteenth via v16 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3.

[0193] In some embodiments, the method further includes forming a tenth via v10 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The tenth via v10 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0194] In some embodiments, the method further includes forming an eleventh via v11 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the  third gate insulating layer GI3. The eleventh via v11 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0195] In some embodiments, the method further includes forming a twelfth via v12 extending through at least the second inter-layer dielectric layer ILD2.

[0196] In some embodiments, the method further includes forming a twenty-fifth via v25 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3.

[0197] In some embodiments, the method further includes forming a twenty-sixth via v26 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3.

[0198] In some embodiments, the method further includes forming a twenty-seventh via v27 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3.

[0199] In some embodiments, the sixteenth via v16, the tenth via v10, the eleventh via v11, the twelfth via v12, the twenty-fifth via v25, the twenty-sixth via v26, and the twenty-seventh via v27 are formed in a same patterning process.

[0200] In some embodiments, referring to FIG. 8D and FIG. 8E, the method further includes forming a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS. In some embodiments, forming the second signal line layer SL2 includes forming a plurality of first voltage supply lines Vdd, a first electrode Ss and a second electrode Ds of the sensing transistor Ts, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. A respective first voltage supply line of the plurality of first voltage supply lines Vdd extends through the sixteenth via v16 to connect to the first electrode Sd of the driving transistor Td. The first electrode Ss of the sensing transistor Ts extends through the tenth via v10 to connect to the active layer ACTs of the sensing transistor Ts. The second electrode Ds of the sensing transistor Ts extends through the eleventh via v11 to connect to the active layer ACTs of the sensing transistor Ts. The first signal supply line SSL1 extends through the twenty-fifth via v25 to connect to the first relay electrode RE1. The second signal supply line SSL2 extends through the twenty-sixth via v26 to connect to the second relay electrode RE2. The third signal supply line SSL3 extends through the twenty-seventh via v27 to connect to the third relay electrode RE3.

[0201] In some embodiments, referring to FIG. 8F, the method further includes forming a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, forming a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, forming a planarization layer PLN on a side of the third  signal line layer SL3 away from the base substrate BS, forming a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, forming an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and forming a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0202] In the fabricating process illustrated in FIG. 8A to FIG. 8F, a via (the sixteenth via v16) receiving a portion of the respective first voltage supply line of the plurality of first voltage supply lines Vdd, a via (the tenth via v10) receiving the first electrode Ss of the sensing transistor Ts, and a via (the eleventh via v11) receiving the second electrode Ds of the sensing transistor Ts are formed in a same patterning process. The inventors of the present disclosure discover that the novel fabricating process not only lowers the manufacturing costs, but also significantly decreases the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td, enhancing the characteristics and performance of the driving transistor Td.

[0203] In some embodiments, referring to FIG. 8F, the array substrate includes a base substrate BS, a first signal line layer SL1 on the base substrate BS, a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS, a second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS, a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS, a connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS, a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS, a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS, a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, a planarization layer PLN on  a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0204] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is connected to a first electrode of the switching transistor Tw.

[0205] In some embodiments, the light shielding layer LSL includes a plurality of first light shields LS1. An orthographic projection of a respective first light shield of the plurality of first light shields LS1 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTd of the driving transistor Td on the base substrate.

[0206] In some embodiments, the first semiconductor material layer SML1 includes an active layer ACTd of the driving transistor and / or an active layer ACTw of the switching transistor Tw.

[0207] In some embodiments, the first conductive layer CT1 includes a gate electrode Gd of the driving transistor Td and / or a gate electrode Gw of the switching transistor Tw. In some embodiments, the first conductive layer CT1 includes a plurality of second light shields LS2. An orthographic projection of a respective second light shield of the plurality of second light shields LS2 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTs of the sensing transistor Ts on the base substrate.

[0208] In some embodiments, the second conductive layer CT2 includes a first electrode Sw of the switching transistor Tw and a second capacitor electrode Ce2 of the storage capacitor. Optionally, the gate electrode Gd functions as the first capacitor electrode of the storage capacitor.

[0209] In some embodiments, the connecting electrode layer CEL includes a connecting electrode CNE, a first electrode Sd of the driving transistor Td, a second electrode Dw of the switching transistor Tw, a first relay electrode RE1, a second relay electrode RE2, and a third relay electrode RE3. The connecting electrode CNE is connected to a first electrode Ss of the sensing transistor Ts, connected to the second capacitor electrode Ce2 of the storage capacitor, and functions as a second electrode Dd of the driving transistor Td.

[0210] In some embodiments, the second semiconductor material layer SML2 includes an active layer ACTs of the sensing transistor Ts.

[0211] In some embodiments, the third conductive layer CT3 includes a gate electrode Gs of the sensing transistor Ts.

[0212] In some embodiments, the second signal line layer SL2 includes a plurality of first voltage supply lines Vdd, a first electrode Ss and a second electrode Ds of the sensing transistor Ts. Optionally, the second signal line layer SL2 further includes, in the peripheral area PA, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. The first signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the first signal line layer SL1. The second signal supply line SSL2 is configured to supply voltage signals to one or more signal lines in the light shielding layer LSL. The third signal supply line SSL3 is configured to supply voltage signals to one or more signal lines in the first conductive layer CT1. The fourth signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the third conductive layer CT3.

[0213] In some embodiments, the third signal line layer SL3 includes a plurality of sensing lines SL.

[0214] In some embodiments, the anode layer ANL includes a plurality of anodes AND in a plurality of subpixels, respectively.

[0215] FIG. 9A to FIG. 9C illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 9A, the method in some embodiments includes forming a first signal line layer SL1 on a base substrate BS, forming a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, forming a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, forming a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, forming a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, forming a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, forming a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, forming a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS.

[0216] In some embodiments, the method further includes forming a first via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0217] In some embodiments, the method further includes forming a second via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, and the first buffer layer BUF1.

[0218] In some embodiments, the method further includes forming a third via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0219] In some embodiments, the method further includes forming the second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS. Optionally, forming the second conductive layer CT2 includes forming a second capacitor electrode Ce2 of the storage capacitor, and forming a first electrode Sw of the switching transistor Tw. The first electrode Sw of the switching transistor Tw extends through the first via to connect to a respective data line of the plurality of data lines DL in the first signal line layer SL1, and connect to the active layer ACTw of the switching transistor Tw in the first semiconductor material layer SML1. Optionally, forming the second conductive layer CT2 further includes forming connecting electrodes of the first signal supply line and the second signal supply line. The connecting electrodes respectively extend through the second via and the third via to connect to signal lines in the light shielding layer LSL and the first signal line layer SL1, respectively.

[0220] In some embodiments, the method further includes forming a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, and forming a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS.

[0221] In some embodiments, the method further includes forming a fourth via extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0222] In some embodiments, the method further includes forming a fifth via extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0223] In some embodiments, the method further includes forming the connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS. Optionally, forming the connecting electrode layer CEL includes forming a connecting electrode CNE, and forming a second electrode Dw of the switching transistor Tw. The connecting electrode CNE extends through the fourth via to connect to the active layer ACTd of the driving transistor Td in the first semiconductor material layer SML1, and connect to the second capacitor electrode Ce2 of the storage capacitor in the second conductive layer CT2. The connecting electrode CNE functions as the second electrode Dd of the driving transistor Td. The second electrode Dw of the switching transistor Tw extends through the fifth via to connect to the active layer ACTw of the switching transistor Tw.

[0224] In some embodiments, the method further includes forming a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, forming a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, forming a third conductive layer CT3  on a side of the third gate insulating layer GI3 away from the base substrate BS, forming a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS.

[0225] In some embodiments, the method further includes forming a sixth via v6 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1. In some embodiments, the sixth via v6 exposes a portion of the active layer ACTd of the driving transistor Td.

[0226] In some embodiments, the method further includes forming a seventh via v7 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0227] In some embodiments, the method further includes forming an eighth via v8 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0228] In some embodiments, the method further includes forming a ninth via v9 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, and the second gate insulating layer GI2.

[0229] In some embodiments, the method further includes forming a tenth via v10 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The tenth via v10 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0230] In some embodiments, the method further includes forming an eleventh via v11 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The eleventh via v11 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0231] In some embodiments, the method further includes forming a twelfth via v12 extending through at least the second inter-layer dielectric layer ILD2.

[0232] In some embodiments, the sixth via v6, the seventh via v7, the eighth via v8, the ninth via v9, the tenth via v10, the eleventh via v11, and the twelfth via v12 are formed in a same patterning process.

[0233] In some embodiments, the method further includes performing an etching process on a portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. In some embodiments, the etching process is a dry etching process. Optionally, the etching process is performed using a fluorine-containing gas. In one example, the dry etchant includes one or more of trifluoromethane, carbon tetrafluoride, and sulfur hexafluoride.

[0234] In some embodiments, the method further includes removing an oxide layer (e.g., silicon oxide) on a surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. By removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6, the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td can be reduced.

[0235] Referring to FIG. 9A, only one single patterning process is required for forming the sixth via v6, the tenth via v10, and the eleventh via v11. This is because the etching process uses a dry etchant for removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. A buffered oxide etching process using a wet etchant is not used in the fabricating process depicted in FIG. 9A. The dry etchant does not cause etch damage, or only causes minimal etch damage, to the active layer ACTs of the sensing transistor Ts exposed by the tenth via v10 and the eleventh via v11, does not affect the electrical connection between the active layer ACTs and the first electrode Ss of the sensing transistor Ts, and does not affect the electrical connection between the active layer ACTs and the second electrode Ds of the sensing transistor Ts.

[0236] In some embodiments, referring to FIG. 9A and FIG. 9B, subsequent to removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6, the method further includes forming a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS. In some embodiments, forming the second signal line layer SL2 includes forming a plurality of first voltage supply lines Vdd, a first electrode Ss and a second electrode Ds of the sensing transistor Ts, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. A respective first voltage supply line of the plurality of first voltage supply lines Vdd extends through the sixth via v6 to connect to the active layer ACTd of the driving transistor Td, thereby forming a first electrode Sd of the driving transistor Td. The first electrode Ss of the sensing transistor Ts extends through the tenth via v10 to connect to the active layer ACTs of the sensing transistor Ts. The second electrode Ds of the sensing transistor Ts extends through the eleventh via v11 to connect to the active layer ACTs of the sensing transistor Ts.

[0237] In some embodiments, referring to FIG. 9C, the method further includes forming a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base  substrate BS, forming a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, forming a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, forming a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, forming an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and forming a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0238] In the fabricating process illustrated in FIG. 9A to FIG. 9C, a via (the sixth via v6) receiving a portion of the respective first voltage supply line of the plurality of first voltage supply lines Vdd, a via (the tenth via v10) receiving the first electrode Ss of the sensing transistor Ts, and a via (the eleventh via v11) receiving the second electrode Ds of the sensing transistor Ts are formed in a same patterning process. The inventors of the present disclosure discover that the novel fabricating process not only lowers the manufacturing costs, but also significantly decreases the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td, enhancing the characteristics and performance of the driving transistor Td.

[0239] In some embodiments, referring to FIG. 9C, the array substrate includes a base substrate BS, a first signal line layer SL1 on the base substrate BS, a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS, a second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS, a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS, a connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS, a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS, a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS, a first passivation layer PVX1 on a side of the second  signal line layer SL2 away from the base substrate BS, a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0240] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is connected to a first electrode of the switching transistor Tw.

[0241] In some embodiments, the light shielding layer LSL includes a plurality of first light shields LS1. An orthographic projection of a respective first light shield of the plurality of first light shields LS1 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTd of the driving transistor Td on the base substrate.

[0242] In some embodiments, the first semiconductor material layer SML1 includes an active layer ACTd of the driving transistor and / or an active layer ACTw of the switching transistor Tw.

[0243] In some embodiments, the first conductive layer CT1 includes a gate electrode Gd of the driving transistor Td and / or a gate electrode Gw of the switching transistor Tw. In some embodiments, the first conductive layer CT1 includes a plurality of second light shields LS2. An orthographic projection of a respective second light shield of the plurality of second light shields LS2 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTs of the sensing transistor Ts on the base substrate.

[0244] In some embodiments, the second conductive layer CT2 includes a first electrode Sw of the switching transistor Tw and a second capacitor electrode Ce2 of the storage capacitor. Optionally, the gate electrode Gd functions as the first capacitor electrode of the storage capacitor.

[0245] In some embodiments, the connecting electrode layer CEL includes a connecting electrode CNE, and a second electrode Dw of the switching transistor Tw. The connecting electrode CNE is connected to a first electrode Ss of the sensing transistor Ts, connected to the second capacitor electrode Ce2 of the storage capacitor, and functions as a second electrode Dd of the driving transistor Td.

[0246] In some embodiments, the second semiconductor material layer SML2 includes an active layer ACTs of the sensing transistor Ts.

[0247] In some embodiments, the third conductive layer CT3 includes a gate electrode Gs of the sensing transistor Ts.

[0248] In some embodiments, the second signal line layer SL2 includes a plurality of first voltage supply lines Vdd, a first electrode Ss and a second electrode Ds of the sensing transistor Ts. Optionally, the second signal line layer SL2 further includes, in the peripheral area PA, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. The first signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the first signal line layer SL1. The second signal supply line SSL2 is configured to supply voltage signals to one or more signal lines in the light shielding layer LSL. The third signal supply line SSL3 is configured to supply voltage signals to one or more signal lines in the first conductive layer CT1. The fourth signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the third conductive layer CT3.

[0249] In some embodiments, the third signal line layer SL3 includes a plurality of sensing lines SL.

[0250] In some embodiments, the anode layer ANL includes a plurality of anodes AND in a plurality of subpixels, respectively.

[0251] FIG. 10A to FIG. 10D illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 10A, the method in some embodiments includes forming a first signal line layer SL1 on a base substrate BS, forming a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, forming a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, forming a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, forming a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, forming a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, forming a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, forming a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS.

[0252] In some embodiments, the method further includes forming a first via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0253] In some embodiments, the method further includes forming a second via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, and the first buffer layer BUF1.

[0254] In some embodiments, the method further includes forming a third via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0255] In some embodiments, the method further includes forming the second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS. Optionally, forming the second conductive layer CT2 includes forming a second capacitor electrode Ce2 of the storage capacitor, and forming a first electrode Sw of the switching transistor Tw. The first electrode Sw of the switching transistor Tw extends through the first via to connect to a respective data line of the plurality of data lines DL in the first signal line layer SL1, and connect to the active layer ACTw of the switching transistor Tw in the first semiconductor material layer SML1. Optionally, forming the second conductive layer CT2 further includes forming connecting electrodes of the first signal supply line and the second signal supply line. The connecting electrodes respectively extend through the second via and the third via to connect to signal lines in the light shielding layer LSL and the first signal line layer SL1, respectively.

[0256] In some embodiments, the method further includes forming a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, and forming a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS.

[0257] In some embodiments, the method further includes forming a fourth via extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0258] In some embodiments, the method further includes forming a fifth via extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0259] In some embodiments, the method further includes forming the connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS. Optionally, forming the connecting electrode layer CEL includes forming a connecting electrode CNE, forming a second electrode Dw of the switching transistor Tw, and forming a supporting electrode SE. The connecting electrode CNE extends through the fourth via to connect to the active layer ACTd of the driving transistor Td in the first semiconductor material layer SML1, and connect to the second capacitor electrode Ce2 of the storage capacitor in the second conductive layer CT2. The connecting electrode CNE functions as the second electrode Dd of the driving transistor Td. The second electrode Dw of the switching transistor Tw extends through the fifth via to connect to the active layer ACTw of the switching transistor Tw.

[0260] In some embodiments, referring to FIG. 10B, the method further includes forming a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, forming a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, forming a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, forming a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS. In some embodiments, forming the second semiconductor material layer SML2 includes forming an active layer ACTs of the sensing transistor Ts. The active layer ACTs of the sensing transistor Ts is in direct contact with the connecting electrode CNE, and is in direct contact with the supporting electrode SE.

[0261] In some embodiments, the method further includes forming a sixth via v6 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1. In some embodiments, the sixth via v6 exposes a portion of the active layer ACTd of the driving transistor Td.

[0262] In some embodiments, the method further includes forming a seventh via v7 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0263] In some embodiments, the method further includes forming an eighth via v8 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0264] In some embodiments, the method further includes forming a ninth via v9 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, and the second gate insulating layer GI2.

[0265] In some embodiments, the method further includes forming a tenth via v10 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The tenth via v10 exposes a portion of the connecting electrode CNE. Optionally, the tenth via v10 does not expose any portion of the active layer ACTs of the sensing transistor Ts.

[0266] In some embodiments, the method further includes forming an eleventh via v11 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The eleventh via v11 exposes a portion of the supporting  electrode SE. Optionally, the eleventh via v11 does not expose any portion of the active layer ACTs of the sensing transistor Ts.

[0267] In some embodiments, the method further includes forming a twelfth via v12 extending through at least the second inter-layer dielectric layer ILD2.

[0268] In some embodiments, the sixth via v6, the seventh via v7, the eighth via v8, the ninth via v9, the tenth via v10, the eleventh via v11, and the twelfth via v12 are formed in a same patterning process.

[0269] In some embodiments, the method further includes performing an etching process on a portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. In some embodiments, the etching process is a buffered oxide etching process. Optionally, the etching process is performed using a fluorine-containing agent. In one example, the etchant includes hydrofluoric acid. In another example, the etchant includes hydrofluoric acid and a buffering agent such as ammonium fluoride.

[0270] In some embodiments, the method further includes removing an oxide layer (e.g., silicon oxide) on a surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. By removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6, the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td can be reduced.

[0271] Referring to FIG. 10B, only one single patterning process is required for forming the sixth via v6, the tenth via v10, and the eleventh via v11. This is because the tenth via v10 does not expose any portion of the active layer ACTs of the sensing transistor Ts, and the eleventh via v11 does not expose any portion of the active layer ACTs of the sensing transistor Ts. Rather, the tenth via v10 exposes a portion of the connecting electrode CNE, and the eleventh via v11 exposes a portion of the supporting electrode SE. The etchant using in the etching process is not in direct contact with the active layer ACTs of the sensing transistor Ts. Thus, the etchant using in the etching process does not cause etch damage, or only causes minimal etch damage, to the active layer ACTs of the sensing transistor Ts.

[0272] In some embodiments, referring to FIG. 10B and FIG. 10C, subsequent to removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6, the method further includes forming a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS. In some embodiments, forming the second signal line layer SL2 includes forming a plurality of first voltage supply lines Vdd, a first electrode Ss and a second electrode Ds of the sensing transistor Ts, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. A respective first voltage supply line  of the plurality of first voltage supply lines Vdd extends through the sixth via v6 to connect to the active layer ACTd of the driving transistor Td, thereby forming a first electrode Sd of the driving transistor Td. The first electrode Ss of the sensing transistor Ts extends through the tenth via v10 to connect to the connecting electrode CNE, which is connected to the active layer ACTs of the sensing transistor Ts. The second electrode Ds of the sensing transistor Ts extends through the eleventh via v11 to connect to the supporting electrode SE, which is connected to the active layer ACTs of the sensing transistor Ts.

[0273] In some embodiments, referring to FIG. 10D, the method further includes forming a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, forming a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, forming a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, forming a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, forming an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and forming a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0274] In the fabricating process illustrated in FIG. 10A to FIG. 10D, a via (the sixth via v6) receiving a portion of the respective first voltage supply line of the plurality of first voltage supply lines Vdd, a via (the tenth via v10) receiving the first electrode Ss of the sensing transistor Ts, and a via (the eleventh via v11) receiving the second electrode Ds of the sensing transistor Ts are formed in a same patterning process. The inventors of the present disclosure discover that the novel fabricating process not only lowers the manufacturing costs, but also significantly decreases the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td, enhancing the characteristics and performance of the driving transistor Td.

[0275] In some embodiments, referring to FIG. 10D, the array substrate includes a base substrate BS, a first signal line layer SL1 on the base substrate BS, a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS, a second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS, a first inter-layer dielectric layer ILD1 on a side of the second conductive layer  CT2 away from the base substrate BS, a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS, a connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS, a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS, a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS, a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0276] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is connected to a first electrode of the switching transistor Tw.

[0277] In some embodiments, the light shielding layer LSL includes a plurality of first light shields LS1. An orthographic projection of a respective first light shield of the plurality of first light shields LS1 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTd of the driving transistor Td on the base substrate.

[0278] In some embodiments, the first semiconductor material layer SML1 includes an active layer ACTd of the driving transistor and / or an active layer ACTw of the switching transistor Tw.

[0279] In some embodiments, the first conductive layer CT1 includes a gate electrode Gd of the driving transistor Td and / or a gate electrode Gw of the switching transistor Tw. In some embodiments, the first conductive layer CT1 includes a plurality of second light shields LS2. An orthographic projection of a respective second light shield of the plurality of second light shields LS2 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTs of the sensing transistor Ts on the base substrate.

[0280] In some embodiments, the second conductive layer CT2 includes a first electrode Sw of the switching transistor Tw and a second capacitor electrode Ce2 of the storage capacitor.  Optionally, the gate electrode Gd functions as the first capacitor electrode of the storage capacitor.

[0281] In some embodiments, the connecting electrode layer CEL includes a connecting electrode CNE, a supporting electrode SE, and a second electrode Dw of the switching transistor Tw. The connecting electrode CNE is connected to a first electrode Ss of the sensing transistor Ts, connected to the active layer ACTs of the sensing transistor Ts, connected to the second capacitor electrode Ce2 of the storage capacitor, and functions as a second electrode Dd of the driving transistor Td. The supporting electrode SE is connected to the second electrode Ds of the sensing transistor Ts, and connected to the active layer ACTs of the sensing transistor Ts.

[0282] In some embodiments, the second semiconductor material layer SML2 includes an active layer ACTs of the sensing transistor Ts.

[0283] In some embodiments, the third conductive layer CT3 includes a gate electrode Gs of the sensing transistor Ts.

[0284] In some embodiments, the second signal line layer SL2 includes a plurality of first voltage supply lines Vdd, a first electrode Ss and a second electrode Ds of the sensing transistor Ts. Optionally, the second signal line layer SL2 further includes, in the peripheral area PA, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. The first signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the first signal line layer SL1. The second signal supply line SSL2 is configured to supply voltage signals to one or more signal lines in the light shielding layer LSL. The third signal supply line SSL3 is configured to supply voltage signals to one or more signal lines in the first conductive layer CT1. The fourth signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the third conductive layer CT3.

[0285] In some embodiments, the third signal line layer SL3 includes a plurality of sensing lines SL.

[0286] In some embodiments, the anode layer ANL includes a plurality of anodes AND in a plurality of subpixels, respectively.

[0287] FIG. 11A to FIG. 11E illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 11A, the method in some embodiments includes forming a first signal line layer SL1 on a base substrate BS, forming a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, forming a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, forming a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, forming a first semiconductor material layer SML1 on a side of the  first buffer layer BUF1 away from the base substrate BS, forming a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, forming a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, forming a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS.

[0288] In some embodiments, the method further includes forming a first via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0289] In some embodiments, the method further includes forming a second via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, and the first buffer layer BUF1.

[0290] In some embodiments, the method further includes forming a third via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0291] In some embodiments, the method further includes forming the second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS. Optionally, forming the second conductive layer CT2 includes forming a second capacitor electrode Ce2 of the storage capacitor, and forming a first electrode Sw of the switching transistor Tw. The first electrode Sw of the switching transistor Tw extends through the first via to connect to a respective data line of the plurality of data lines DL in the first signal line layer SL1, and connect to the active layer ACTw of the switching transistor Tw in the first semiconductor material layer SML1. Optionally, forming the second conductive layer CT2 further includes forming connecting electrodes of the first signal supply line and the second signal supply line. The connecting electrodes respectively extend through the second via and the third via to connect to signal lines in the light shielding layer LSL and the first signal line layer SL1, respectively.

[0292] In some embodiments, the method further includes forming a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, and forming a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS.

[0293] In some embodiments, the method further includes forming a fourth via extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0294] In some embodiments, the method further includes forming a fifth via extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0295] In some embodiments, the method further includes forming the connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS. Optionally, forming the connecting electrode layer CEL includes forming a connecting electrode CNE, and forming a second electrode Dw of the switching transistor Tw. The connecting electrode CNE extends through the fourth via to connect to the active layer ACTd of the driving transistor Td in the first semiconductor material layer SML1, and connect to the second capacitor electrode Ce2 of the storage capacitor in the second conductive layer CT2. The connecting electrode CNE functions as the second electrode Dd of the driving transistor Td. The second electrode Dw of the switching transistor Tw extends through the fifth via to connect to the active layer ACTw of the switching transistor Tw.

[0296] In some embodiments, the method further includes forming a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, forming a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, forming a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, forming a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS. In some embodiments, forming the second semiconductor material layer SML2 includes forming an active layer ACTs of the sensing transistor Ts. The active layer ACTs of the sensing transistor Ts is in direct contact with the connecting electrode CNE.

[0297] In some embodiments, the method further includes forming a sixth via v6 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1. In some embodiments, the sixth via v6 exposes a portion of the active layer ACTd of the driving transistor Td.

[0298] In some embodiments, the method further includes forming a seventh via v7 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0299] In some embodiments, the method further includes forming an eighth via v8 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0300] In some embodiments, the method further includes forming a ninth via v9 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate  insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, and the second gate insulating layer GI2.

[0301] In some embodiments, the method further includes forming a tenth via v10 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The tenth via v10 exposes a portion of the connecting electrode CNE. Optionally, the tenth via v10 does not expose any portion of the active layer ACTs of the sensing transistor Ts.

[0302] In some embodiments, the method further includes forming a twelfth via v12 extending through at least the second inter-layer dielectric layer ILD2.

[0303] In some embodiments, the sixth via v6, the seventh via v7, the eighth via v8, the ninth via v9, the tenth via v10, and the twelfth via v12 are formed in a same patterning process.

[0304] In some embodiments, the method further includes performing an etching process on a portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. In some embodiments, the etching process is a buffered oxide etching process. Optionally, the etching process is performed using a fluorine-containing agent. In one example, the etchant includes hydrofluoric acid. In another example, the etchant includes hydrofluoric acid and a buffering agent such as ammonium fluoride.

[0305] In some embodiments, the method further includes removing an oxide layer (e.g., silicon oxide) on a surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. By removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6, the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td can be reduced.

[0306] Referring to FIG. 11A, only one single patterning process is required for forming the sixth via v6 and the tenth via v10. This is because the tenth via v10 does not expose any portion of the active layer ACTs of the sensing transistor Ts. Rather, the tenth via v10 exposes a portion of the connecting electrode CNE. The etchant using in the etching process is not in direct contact with the active layer ACTs of the sensing transistor Ts. Thus, the etchant using in the etching process does not cause etch damage, or only causes minimal etch damage, to the active layer ACTs of the sensing transistor Ts.

[0307] In some embodiments, referring to FIG. 11A and FIG. 11B, subsequent to removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6, the method further includes forming a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS. In some embodiments, forming the second signal line layer SL2 includes forming a plurality of first voltage supply lines Vdd, a first electrode Ss of the sensing transistor Ts, a first signal  supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. A respective first voltage supply line of the plurality of first voltage supply lines Vdd extends through the sixth via v6 to connect to the active layer ACTd of the driving transistor Td, thereby forming a first electrode Sd of the driving transistor Td. The first electrode Ss of the sensing transistor Ts extends through the tenth via v10 to connect to the connecting electrode CNE, which is connected to the active layer ACTs of the sensing transistor Ts.

[0308] In some embodiments, the method further includes forming a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS. In some embodiments, referring to FIG. 11C, the method further includes forming a twentieth via v20 extending through at least one (e.g., all) of the first passivation layer PVX1, the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The twentieth via v20 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0309] In some embodiments, referring to FIG. 11C and FIG. 11D, the method further includes forming a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS. In some embodiments, forming the third signal line layer SL3 includes forming a plurality of sensing lines SL. A respective sensing line of the plurality of sensing lines SL extends through the twentieth via v20 to connect to the active layer ACTs of the sensing transistor Ts. A portion of the respective sensing line in contact with the active layer ACTs of the sensing transistor Ts functions as a second electrode Ds of the sensing transistor Ts.

[0310] In some embodiments, referring to FIG. 11E, the method further includes forming a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, forming a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, forming an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and forming a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0311] In the fabricating process illustrated in FIG. 11A to FIG. 11E, a via (the sixth via v6) receiving a portion of the respective first voltage supply line of the plurality of first voltage supply lines Vdd, and a via (the tenth via v10) receiving the first electrode Ss of the sensing transistor Ts are formed in a same patterning process. The inventors of the present disclosure discover that the novel fabricating process not only lowers the manufacturing costs, but also significantly decreases the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td, enhancing the characteristics and performance of the driving transistor Td.

[0312] In some embodiments, referring to FIG. 11E, the array substrate includes a base substrate BS, a first signal line layer SL1 on the base substrate BS, a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS, a second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS, a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS, a connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS, a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS, a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS, a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0313] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is connected to a first electrode of the switching transistor Tw.

[0314] In some embodiments, the light shielding layer LSL includes a plurality of first light shields LS1. An orthographic projection of a respective first light shield of the plurality of first light shields LS1 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTd of the driving transistor Td on the base substrate.

[0315] In some embodiments, the first semiconductor material layer SML1 includes an active layer ACTd of the driving transistor and / or an active layer ACTw of the switching transistor Tw.

[0316] In some embodiments, the first conductive layer CT1 includes a gate electrode Gd of the driving transistor Td and / or a gate electrode Gw of the switching transistor Tw. In some embodiments, the first conductive layer CT1 includes a plurality of second light shields LS2. An orthographic projection of a respective second light shield of the plurality of second light shields LS2 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTs of the sensing transistor Ts on the base substrate.

[0317] In some embodiments, the second conductive layer CT2 includes a first electrode Sw of the switching transistor Tw and a second capacitor electrode Ce2 of the storage capacitor. Optionally, the gate electrode Gd functions as the first capacitor electrode of the storage capacitor.

[0318] In some embodiments, the connecting electrode layer CEL includes a connecting electrode CNE, and a second electrode Dw of the switching transistor Tw. The connecting electrode CNE is connected to a first electrode Ss of the sensing transistor Ts, connected to the active layer ACTs of the sensing transistor Ts, connected to the second capacitor electrode Ce2 of the storage capacitor, and functions as a second electrode Dd of the driving transistor Td.

[0319] In some embodiments, the second semiconductor material layer SML2 includes an active layer ACTs of the sensing transistor Ts.

[0320] In some embodiments, the third conductive layer CT3 includes a gate electrode Gs of the sensing transistor Ts.

[0321] In some embodiments, the second signal line layer SL2 includes a plurality of first voltage supply lines Vdd, a first electrode Ss of the sensing transistor Ts. Optionally, the second signal line layer SL2 further includes, in the peripheral area PA, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. The first signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the first signal line layer SL1. The second signal supply line SSL2 is configured to supply voltage signals to one or more signal lines in the light shielding layer LSL. The third signal supply line SSL3 is configured to supply voltage signals to one or more signal lines in the first conductive layer CT1. The fourth signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the third conductive layer CT3.

[0322] In some embodiments, the third signal line layer SL3 includes a plurality of sensing lines SL. A respective sensing line of the plurality of sensing lines SL extends through the twentieth via v20 to connect to the active layer ACTs of the sensing transistor Ts. A portion of  the respective sensing line in contact with the active layer ACTs of the sensing transistor Ts functions as a second electrode Ds of the sensing transistor Ts.

[0323] In some embodiments, the anode layer ANL includes a plurality of anodes AND in a plurality of subpixels, respectively.

[0324] FIG. 12A to FIG. 12G illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 12A, the method in some embodiments includes forming a first signal line layer SL1 on a base substrate BS, forming a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, forming a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, forming a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, forming a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, forming a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, forming a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, forming a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS.

[0325] In some embodiments, the method further includes forming a first via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0326] In some embodiments, the method further includes forming a second via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, and the first buffer layer BUF1.

[0327] In some embodiments, the method further includes forming a third via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0328] In some embodiments, the method further includes forming the second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS. Optionally, forming the second conductive layer CT2 includes forming a second capacitor electrode Ce2 of the storage capacitor, and forming a first electrode Sw of the switching transistor Tw. The first electrode Sw of the switching transistor Tw extends through the first via to connect to a respective data line of the plurality of data lines DL in the first signal line layer SL1, and connect to the active layer ACTw of the switching transistor Tw in the first semiconductor material layer SML1. Optionally, forming the second conductive layer CT2 further includes forming connecting electrodes of the first signal supply line and the second signal supply line. The connecting electrodes respectively extend through the second via and  the third via to connect to signal lines in the light shielding layer LSL and the first signal line layer SL1, respectively.

[0329] In some embodiments, the method further includes forming a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, and forming a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS.

[0330] In some embodiments, the method further includes forming a second semiconductor material layer SML2 on a side of the second buffer layer BUF2 away from the base substrate BS. In some embodiments, forming the second semiconductor material layer SML2 includes forming an active layer ACTs of the sensing transistor Ts.

[0331] In some embodiments, referring to FIG. 12B, the method further includes forming a fourth via extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0332] In some embodiments, the method further includes forming a fifth via extending through at least one (e.g., all) of the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0333] In some embodiments, the method further includes forming the connecting electrode layer CEL on a side of the second semiconductor material layer SML2 away from the base substrate BS. Optionally, forming the connecting electrode layer CEL includes forming a connecting electrode CNE, and forming a second electrode Dw of the switching transistor Tw. The connecting electrode CNE is formed on a side of the active layer ACTs of the sensing transistor Ts away from the base substrate BS, and is in direct contact with the active layer ACTs of the sensing transistor Ts. The connecting electrode CNE extends through the fourth via to connect to the active layer ACTd of the driving transistor Td in the first semiconductor material layer SML1, and connect to the second capacitor electrode Ce2 of the storage capacitor in the second conductive layer CT2. The connecting electrode CNE functions as the second electrode Dd of the driving transistor Td. The second electrode Dw of the switching transistor Tw extends through the fifth via to connect to the active layer ACTw of the switching transistor Tw.

[0334] In some embodiments, referring to FIG. 12C, the method further includes forming a third gate insulating layer GI3 on a side of the connecting electrode layer CEL away from the base substrate BS, forming a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, forming a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS.

[0335] In some embodiments, the method further includes forming a sixth via v6 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1. In some embodiments, the sixth via v6 exposes a portion of the active layer ACTd of the driving transistor Td.

[0336] In some embodiments, the method further includes forming a seventh via v7 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0337] In some embodiments, the method further includes forming an eighth via v8 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0338] In some embodiments, the method further includes forming a ninth via v9 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, and the second gate insulating layer GI2.

[0339] In some embodiments, the method further includes forming a twenty-first via v21 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The twenty-first via v21 exposes a portion of the connecting electrode CNE. Optionally, the twenty-first via v21 does not expose any portion of the active layer ACTs of the sensing transistor Ts.

[0340] In some embodiments, the method further includes forming a twelfth via v12 extending through at least the second inter-layer dielectric layer ILD2.

[0341] In some embodiments, the sixth via v6, the seventh via v7, the eighth via v8, the ninth via v9, the twenty-first via v21, and the twelfth via v12 are formed in a same patterning process.

[0342] In some embodiments, the method further includes performing an etching process on a portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. In some embodiments, the etching process is a buffered oxide etching process. Optionally, the etching process is performed using a fluorine-containing agent. In one example, the etchant includes hydrofluoric acid. In another example, the etchant includes hydrofluoric acid and a buffering agent such as ammonium fluoride.

[0343] In some embodiments, the method further includes removing an oxide layer (e.g., silicon oxide) on a surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. By removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6, the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td can be reduced.

[0344] Referring to FIG. 12C, only one single patterning process is required for forming the sixth via v6 and the twenty-first via v21. This is because the twenty-first via v21 does not expose any portion of the active layer ACTs of the sensing transistor Ts. Rather, the twenty-first via v21 exposes a portion of the connecting electrode CNE, which is on a side of the active layer ACTs of the sensing transistor Ts away from the base substrate BS. The etchant using in the etching process is not in direct contact with the active layer ACTs of the sensing transistor Ts. Thus, the etchant using in the etching process does not cause etch damage, or only causes minimal etch damage, to the active layer ACTs of the sensing transistor Ts.

[0345] In some embodiments, referring to FIG. 12C and FIG. 12D, subsequent to removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6, the method further includes forming a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS. In some embodiments, forming the second signal line layer SL2 includes forming a plurality of first voltage supply lines Vdd, a first electrode Ss of the sensing transistor Ts, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. A respective first voltage supply line of the plurality of first voltage supply lines Vdd extends through the sixth via v6 to connect to the active layer ACTd of the driving transistor Td, thereby forming a first electrode Sd of the driving transistor Td. The first electrode Ss of the sensing transistor Ts extends through the twenty-first via v21 to connect to the connecting electrode CNE, which is connected to the active layer ACTs of the sensing transistor Ts.

[0346] In some embodiments, the method further includes forming a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS. In some embodiments, referring to FIG. 12E, the method further includes forming a twentieth via v20 extending through at least one (e.g., all) of the first passivation layer PVX1, the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The twentieth via v20 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0347] In some embodiments, referring to FIG. 12E and FIG. 12F, the method further includes forming a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS. In some embodiments, forming the third signal line layer SL3 includes forming a plurality of sensing lines SL. A respective sensing line of the plurality  of sensing lines SL extends through the twentieth via v20 to connect to the active layer ACTs of the sensing transistor Ts. A portion of the respective sensing line in contact with the active layer ACTs of the sensing transistor Ts functions as a second electrode Ds of the sensing transistor Ts.

[0348] In some embodiments, referring to FIG. 12G, the method further includes forming a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, forming a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, forming an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and forming a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0349] In the fabricating process illustrated in FIG. 12A to FIG. 12G, a via (the sixth via v6) receiving a portion of the respective first voltage supply line of the plurality of first voltage supply lines Vdd, and a via (the twenty-first via v21) receiving the first electrode Ss of the sensing transistor Ts are formed in a same patterning process. The inventors of the present disclosure discover that the novel fabricating process not only lowers the manufacturing costs, but also significantly decreases the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td, enhancing the characteristics and performance of the driving transistor Td.

[0350] In some embodiments, referring to FIG. 12G, the array substrate includes a base substrate BS, a first signal line layer SL1 on the base substrate BS, a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS, a second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS, a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS, a second semiconductor material layer SML2 on a side of the second buffer layer BUF2 away from the base substrate BS, a connecting electrode layer CEL on a side of the second semiconductor material layer SML2 away from the base substrate BS, a third gate insulating layer GI3 on a side of the connecting electrode layer CEL away from the base substrate BS, a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, a second inter-layer  dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS, a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS, a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0351] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is connected to a first electrode of the switching transistor Tw.

[0352] In some embodiments, the light shielding layer LSL includes a plurality of first light shields LS1. An orthographic projection of a respective first light shield of the plurality of first light shields LS1 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTd of the driving transistor Td on the base substrate.

[0353] In some embodiments, the first semiconductor material layer SML1 includes an active layer ACTd of the driving transistor and / or an active layer ACTw of the switching transistor Tw.

[0354] In some embodiments, the first conductive layer CT1 includes a gate electrode Gd of the driving transistor Td and / or a gate electrode Gw of the switching transistor Tw. In some embodiments, the first conductive layer CT1 includes a plurality of second light shields LS2. An orthographic projection of a respective second light shield of the plurality of second light shields LS2 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTs of the sensing transistor Ts on the base substrate.

[0355] In some embodiments, the second conductive layer CT2 includes a first electrode Sw of the switching transistor Tw and a second capacitor electrode Ce2 of the storage capacitor. Optionally, the gate electrode Gd functions as the first capacitor electrode of the storage capacitor.

[0356] In some embodiments, the connecting electrode layer CEL includes a connecting electrode CNE, and a second electrode Dw of the switching transistor Tw. The connecting electrode CNE is connected to a first electrode Ss of the sensing transistor Ts, connected to the active layer ACTs of the sensing transistor Ts, connected to the second capacitor electrode Ce2 of the storage capacitor, connected to the active layer ACTd of the driving transistor Td, and functions as a second electrode Dd of the driving transistor Td.

[0357] In some embodiments, the second semiconductor material layer SML2 includes an active layer ACTs of the sensing transistor Ts.

[0358] In some embodiments, the third conductive layer CT3 includes a gate electrode Gs of the sensing transistor Ts.

[0359] In some embodiments, the second signal line layer SL2 includes a plurality of first voltage supply lines Vdd, a first electrode Ss of the sensing transistor Ts. Optionally, the second signal line layer SL2 further includes, in the peripheral area PA, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. The first signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the first signal line layer SL1. The second signal supply line SSL2 is configured to supply voltage signals to one or more signal lines in the light shielding layer LSL. The third signal supply line SSL3 is configured to supply voltage signals to one or more signal lines in the first conductive layer CT1. The fourth signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the third conductive layer CT3.

[0360] In some embodiments, the third signal line layer SL3 includes a plurality of sensing lines SL. A respective sensing line of the plurality of sensing lines SL extends through the twentieth via v20 to connect to the active layer ACTs of the sensing transistor Ts. A portion of the respective sensing line in contact with the active layer ACTs of the sensing transistor Ts functions as a second electrode Ds of the sensing transistor Ts.

[0361] In some embodiments, the anode layer ANL includes a plurality of anodes AND in a plurality of subpixels, respectively.

[0362] FIG. 13A to FIG. 13H illustrate a process of fabricating an array substrate in some embodiments according to the present disclosure. Referring to FIG. 13A, the method in some embodiments includes forming a first signal line layer SL1 on a base substrate BS, forming a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, forming a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, forming a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, forming a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, forming a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, forming a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, forming a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS.

[0363] In some embodiments, the method further includes forming a first via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0364] In some embodiments, the method further includes forming a second via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, and the first buffer layer BUF1.

[0365] In some embodiments, the method further includes forming a third via extending through at least one (e.g., all) of the second gate insulating layer GI2, the first gate insulating layer GI1, the first buffer layer BUF1, and the barrier layer BAR.

[0366] In some embodiments, the method further includes forming the second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS. Optionally, forming the second conductive layer CT2 includes forming a second capacitor electrode Ce2 of the storage capacitor, and forming a first electrode Sw of the switching transistor Tw. The first electrode Sw of the switching transistor Tw extends through the first via to connect to a respective data line of the plurality of data lines DL in the first signal line layer SL1, and connect to the active layer ACTw of the switching transistor Tw in the first semiconductor material layer SML1. Optionally, forming the second conductive layer CT2 further includes forming connecting electrodes of the first signal supply line and the second signal supply line. The connecting electrodes respectively extend through the second via and the third via to connect to signal lines in the light shielding layer LSL and the first signal line layer SL1, respectively.

[0367] In some embodiments, the method further includes forming a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, and forming a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS.

[0368] In some embodiments, the method further includes forming a second semiconductor material layer SML2 on a side of the second buffer layer BUF2 away from the base substrate BS, and forming a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS. In some embodiments, forming the second semiconductor material layer SML2 includes forming an active layer ACTs of the sensing transistor Ts.

[0369] In some embodiments, referring to FIG. 13B, the method further includes forming a twenty-second via v22 extending through at least one (e.g., all) of the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0370] In some embodiments, the method further includes forming a twenty-third via v23 extending through at least one (e.g., all) of the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1.

[0371] In some embodiments, referring to FIG. 13B and FIG. 13C, the method further includes forming a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS. Optionally, forming the third conductive layer CT3 includes forming a connecting electrode CNE, forming a gate electrode Gs of the sensing transistor Ts, and forming a second electrode Dw of the switching transistor Tw. The connecting electrode CNE is formed on a side of the active layer ACTs of the sensing transistor Ts away from the base substrate BS, and is in direct contact with the active layer ACTs of the sensing transistor Ts. The connecting electrode CNE extends through the twenty-second via v22 to connect to the active layer ACTd of the driving transistor Td in the first semiconductor material layer SML1, and connect to the second capacitor electrode Ce2 of the storage capacitor in the second conductive layer CT2. The connecting electrode CNE functions as the second electrode Dd of the driving transistor Td. The second electrode Dw of the switching transistor Tw extends through the twenty-third via v23 to connect to the active layer ACTw of the switching transistor Tw.

[0372] In some embodiments, referring to FIG. 13D, the method further includes forming a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS.

[0373] In some embodiments, the method further includes forming a sixth via v6 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, the second gate insulating layer GI2, and the first gate insulating layer GI1. In some embodiments, the sixth via v6 exposes a portion of the active layer ACTd of the driving transistor Td.

[0374] In some embodiments, the method further includes forming a seventh via v7 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0375] In some embodiments, the method further includes forming an eighth via v8 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, and the first inter-layer dielectric layer ILD1.

[0376] In some embodiments, the method further includes forming a ninth via v9 extending through at least one (e.g., all) of the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, and the second gate insulating layer GI2.

[0377] In some embodiments, the method further includes forming a twenty-fourth via v24 extending through the second inter-layer dielectric layer ILD2. The twenty-fourth via v24 exposes a portion of the connecting electrode CNE. Optionally, the twenty-fourth via v24 does not expose any portion of the active layer ACTs of the sensing transistor Ts.

[0378] In some embodiments, the method further includes forming a twelfth via v12 extending through at least the second inter-layer dielectric layer ILD2.

[0379] In some embodiments, the sixth via v6, the seventh via v7, the eighth via v8, the ninth via v9, the twenty-fourth via v24, and the twelfth via v12 are formed in a same patterning process.

[0380] In some embodiments, the method further includes performing an etching process on a portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. In some embodiments, the etching process is a buffered oxide etching process. Optionally, the etching process is performed using a fluorine-containing agent. In one example, the etchant includes hydrofluoric acid. In another example, the etchant includes hydrofluoric acid and a buffering agent such as ammonium fluoride.

[0381] In some embodiments, the method further includes removing an oxide layer (e.g., silicon oxide) on a surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6. By removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6, the contact resistance between the active layer ACTd of the driving transistor Td and the first electrode Sd of the driving transistor Td can be reduced.

[0382] Referring to FIG. 13D, only one single patterning process is required for forming the sixth via v6 and the twenty-fourth via v24. This is because the twenty-fourth via v24 does not expose any portion of the active layer ACTs of the sensing transistor Ts. Rather, the twenty-fourth via v24 exposes a portion of the connecting electrode CNE, which is on a side of the active layer ACTs of the sensing transistor Ts away from the base substrate BS. The etchant using in the etching process is not in direct contact with the active layer ACTs of the sensing transistor Ts. Thus, the etchant using in the etching process does not cause etch damage, or only causes minimal etch damage, to the active layer ACTs of the sensing transistor Ts.

[0383] In some embodiments, referring to FIG. 13D and FIG. 13E, subsequent to removing the oxide layer on the surface of the portion of the active layer ACTd of the driving transistor Td exposed by the sixth via v6, the method further includes forming a second signal line layer  SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS. In some embodiments, forming the second signal line layer SL2 includes forming a plurality of first voltage supply lines Vdd, a first electrode Ss of the sensing transistor Ts, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. A respective first voltage supply line of the plurality of first voltage supply lines Vdd extends through the sixth via v6 to connect to the active layer ACTd of the driving transistor Td, thereby forming a first electrode Sd of the driving transistor Td. The first electrode Ss of the sensing transistor Ts extends through the twenty-first via v21 to connect to the connecting electrode CNE, which is connected to the active layer ACTs of the sensing transistor Ts.

[0384] In some embodiments, referring to FIG. 13F, the method further includes forming a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS. In some embodiments, the method further includes forming a twentieth via v20 extending through at least one (e.g., all) of the first passivation layer PVX1, the second inter-layer dielectric layer ILD2 and the third gate insulating layer GI3. The twentieth via v20 exposes a portion of the active layer ACTs of the sensing transistor Ts.

[0385] In some embodiments, referring to FIG. 13F and FIG. 13G, the method further includes forming a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS. In some embodiments, forming the third signal line layer SL3 includes forming a plurality of sensing lines SL. A respective sensing line of the plurality of sensing lines SL extends through the twentieth via v20 to connect to the active layer ACTs of the sensing transistor Ts. A portion of the respective sensing line in contact with the active layer ACTs of the sensing transistor Ts functions as a second electrode Ds of the sensing transistor Ts.

[0386] In some embodiments, referring to FIG. 13H, the method further includes forming a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, forming a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, forming an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and forming a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0387] In the fabricating process illustrated in FIG. 13A to FIG. 13H, a via (the sixth via v6) receiving a portion of the respective first voltage supply line of the plurality of first voltage supply lines Vdd, and a via (the twenty-fourth via v24) receiving the first electrode Ss of the sensing transistor Ts are formed in a same patterning process. The inventors of the present disclosure discover that the novel fabricating process not only lowers the manufacturing costs, but also significantly decreases the contact resistance between the active layer ACTd of the  driving transistor Td and the first electrode Sd of the driving transistor Td, enhancing the characteristics and performance of the driving transistor Td.

[0388] In some embodiments, referring to FIG. 13G, the array substrate includes a base substrate BS, a first signal line layer SL1 on the base substrate BS, a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS, a second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS, a first inter-layer dielectric layer ILD1 on a side of the second conductive layer CT2 away from the base substrate BS, a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS, a second semiconductor material layer SML2 on a side of the second buffer layer BUF2 away from the base substrate BS, a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS, a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS, a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0389] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is connected to a first electrode of the switching transistor Tw.

[0390] In some embodiments, the light shielding layer LSL includes a plurality of first light shields LS1. An orthographic projection of a respective first light shield of the plurality of first light shields LS1 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTd of the driving transistor Td on the base substrate.

[0391] In some embodiments, the first semiconductor material layer SML1 includes an active layer ACTd of the driving transistor and / or an active layer ACTw of the switching transistor Tw.

[0392] In some embodiments, the first conductive layer CT1 includes a gate electrode Gd of the driving transistor Td and / or a gate electrode Gw of the switching transistor Tw. In some embodiments, the first conductive layer CT1 includes a plurality of second light shields LS2. An orthographic projection of a respective second light shield of the plurality of second light shields LS2 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTs of the sensing transistor Ts on the base substrate.

[0393] In some embodiments, the second conductive layer CT2 includes a first electrode Sw of the switching transistor Tw and a second capacitor electrode Ce2 of the storage capacitor. Optionally, the gate electrode Gd functions as the first capacitor electrode of the storage capacitor.

[0394] In some embodiments, the second semiconductor material layer SML2 includes an active layer ACTs of the sensing transistor Ts.

[0395] In some embodiments, the third conductive layer CT3 includes a connecting electrode CNE, a gate electrode Gs of the sensing transistor Ts, and a second electrode Dw of the switching transistor Tw. The connecting electrode CNE is on a side of the active layer ACTs of the sensing transistor Ts away from the base substrate BS, and is in direct contact with the active layer ACTs of the sensing transistor Ts. The connecting electrode CNE is connected to a first electrode Ss of the sensing transistor Ts, connected to the active layer ACTs of the sensing transistor Ts, connected to the second capacitor electrode Ce2 of the storage capacitor in the second conductive layer CT2, connected to the active layer ACTd of the driving transistor Td in the first semiconductor material layer SML1, and functions as a second electrode Dd of the driving transistor Td. The second electrode Dw of the switching transistor Tw is connected to the active layer ACTw of the switching transistor Tw.

[0396] In some embodiments, the second signal line layer SL2 includes a plurality of first voltage supply lines Vdd, a first electrode Ss of the sensing transistor Ts. Optionally, the second signal line layer SL2 further includes, in the peripheral area PA, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. The first signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the first signal line layer SL1. The second signal supply line SSL2 is configured to supply voltage signals to one or more signal lines in the light shielding layer LSL. The third signal supply line SSL3 is configured to supply voltage signals to one or more signal lines in the first conductive layer CT1. The fourth signal supply line  SSL1 is configured to supply voltage signals to one or more signal lines in the third conductive layer CT3.

[0397] In some embodiments, the third signal line layer SL3 includes a plurality of sensing lines SL. A respective sensing line of the plurality of sensing lines SL extends through the twentieth via v20 to connect to the active layer ACTs of the sensing transistor Ts. A portion of the respective sensing line in contact with the active layer ACTs of the sensing transistor Ts functions as a second electrode Ds of the sensing transistor Ts.

[0398] In some embodiments, the anode layer ANL includes a plurality of anodes AND in a plurality of subpixels, respectively.

[0399] Referring to FIG. 10D, FIG. 11E, FIG. 12G, and FIG. 13H, the present disclosure in one aspect provides an array substrate. In some embodiments, the array substrate includes a plurality of pixel driving circuits, wherein a respective pixel driving circuit of the plurality of pixel driving circuits includes a driving transistor Td, a sensing transistor Ts, and a storage capacitor. In some embodiments, the array substrate includes a base substrate BS, an active layer ACTd of the driving transistor Td on the base substrate BS, a second capacitor electrode of the storage capacitor on a side of the active layer ACTd of the driving transistor Td away from the base substrate BS, a connecting electrode CNE and an active layer ACTs of the sensing transistor Ts on a side of the second capacitor electrode away from the base substrate BS, and a electrode Ss and a second electrode Ds of the sensing transistor Ts on a side of the connecting electrode CNE and the active layer ACTs of the sensing transistor Ts away from the base substrate BS.

[0400] In some embodiments, the connecting electrode CNE extends through a via extending through one or more insulating layers to connect to the active layer ACTd of the driving transistor Td, and connect to the second capacitor electrode. The connecting electrode CNE is connected to the active layer ACTs of the sensing transistor Ts, and is connected to the first electrode Ss of the sensing transistor Ts.

[0401] In some embodiments, the first electrode Ss of the sensing transistor Ts is in direct contact with the connecting electrode CNE, the connecting electrode CNE is in direct contact with the active layer ACTs of the sensing transistor Ts. The first electrode Ss of the sensing transistor Ts is not in direct contact with the active layer ACTs of the sensing transistor Ts.

[0402] In some embodiments, the respective pixel driving circuit further includes a switching transistor Tw. In some embodiments, the connecting electrode CNE is in a same layer as a second electrode Dw of the switching transistor Tw. As used herein, the term “same layer” refers to the relationship between the layers simultaneously formed in the same step. In one example, the connecting electrode CNE and the second electrode Dw of the switching transistor Tw are in a same layer when they are formed as a result of one or more steps of a  same patterning process performed in a material deposited in a same deposition process. In another example, the connecting electrode CNE and the second electrode Dw of the switching transistor Tw can be formed in a same layer by simultaneously performing the step of forming the connecting electrode CNE and the step of forming the second electrode Dw of the switching transistor Tw. The term “same layer” does not always mean that the thickness of the layer or the height of the layer in a cross-sectional view is the same.

[0403] In some embodiments, a gate electrode Gs of the sensing transistor Ts is on a side of the connecting electrode CNE and the second electrode Dw of the switching transistor Tw away from the base substrate BS (FIG. 10D, FIG. 11E, and FIG. 12G) . In alternative embodiments, the connecting electrode CNE, a second electrode Dw of the switching transistor Tw, and a gate electrode Gs of the sensing transistor Ts are in a same layer (FIG. 13H) .

[0404] In some embodiments, referring to FIG. 10D, FIG. 11E, and FIG. 12G, the connecting electrode CNE extends through a second buffer layer BUF2 and a first inter-layer dielectric layer ILD1 to connect to the second capacitor electrode Ce2, and extends through the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, a second gate insulating layer GI2, and a first gate insulating layer GI1 to connect to the active layer ACTd of the driving transistor Td. In alternative embodiments, referring to FIG. 13H, the connecting electrode CNE extends through a second inter-layer dielectric layer ILD2, a third gate insulating layer GI3, a second buffer layer BUF2 and a first inter-layer dielectric layer ILD1 to connect to the second capacitor electrode Ce2, and extends through the second inter-layer dielectric layer ILD2, the third gate insulating layer GI3, the second buffer layer BUF2, the first inter-layer dielectric layer ILD1, a second gate insulating layer GI2, and a first gate insulating layer GI1 to connect to the active layer ACTd of the driving transistor Td.

[0405] In some embodiments, referring to FIG. 10D and FIG. 11E, the active layer ACTs of the sensing transistor Ts and the first electrode Ss of the sensing transistor Ts are on a same side of the connecting electrode CNE away from the base substrate BS. In alternative embodiments, referring to FIG. 12G and FIG. 13H, the active layer ACTs of the sensing transistor Ts and the first electrode Ss of the sensing transistor Ts are on two opposite sides of the connecting electrode CNE.

[0406] In some embodiments, referring to FIG. 11E, FIG. 12G and FIG. 13H, the second electrode Ds of the sensing transistor Ts is in direct contact with the active layer ACTs of the sensing transistor Ts. In alternative embodiments, referring to FIG. 10D, the array substrate further includes a supporting electrode SE. The supporting electrode SE is in direct contact with the active layer ACTs of the sensing transistor Ts, and is in direct contact with the second electrode Ds of the sensing transistor Ts. The second electrode Ds of the sensing transistor Ts is not in direct contact with the active layer ACTs of the sensing transistor Ts. Optionally, the respective pixel driving circuit further includes a switching transistor Tw; and the supporting  electrode SE, the connecting electrode CNE, and a second electrode Dw of the switching transistor Tw are in a same layer.

[0407] In some embodiments, referring to FIG. 10D, FIG. 11E, FIG. 12G and FIG. 13H, the array substrate further includes a plurality of first voltage supply lines Vdd on a side of the connecting electrode CNE and the active layer ACTs of the sensing transistor Ts away from the base substrate BS. A respective first voltage supply line of the plurality of first voltage supply lines Vdd extends through multiple insulating layers to connect to the active layer ACTd of the driving transistor Td. A portion of the respective first voltage supply line functions as a first electrode of the driving transistor Td.

[0408] Referring to FIG. 6E, FIG. 7F, and FIG. 8F, the present disclosure in another aspect provides an array substrate. In some embodiments, the array substrate includes a plurality of pixel driving circuits, wherein a respective pixel driving circuit of the plurality of pixel driving circuits includes a driving transistor Td, a sensing transistor Ts, and a storage capacitor. In some embodiments, the array substrate includes a base substrate BS, an active layer ACTd of the driving transistor Td on the base substrate BS, a second capacitor electrode of the storage capacitor on a side of the active layer ACTd of the driving transistor Td away from the base substrate BS, a connecting electrode CNE and an active layer ACTs of the sensing transistor Ts on a side of the second capacitor electrode away from the base substrate BS, and a plurality of first voltage supply lines Vdd on a side of the connecting electrode CNE and the active layer ACTs of the sensing transistor Ts away from the base substrate BS.

[0409] In some embodiments, the connecting electrode CNE extends through a via extending through one or more insulating layers to connect to the active layer ACTd of the driving transistor Td, and connect to the second capacitor electrode. The connecting electrode CNE is connected to the active layer ACTs of the sensing transistor Ts, and is connected to the first electrode Ss of the sensing transistor Ts.

[0410] In some embodiments, a respective first voltage supply line of the plurality of first voltage supply lines Vdd extends through one or more insulating layers to connect to a first electrode Sd of the driving transistor Td.

[0411] In some embodiments, the first electrode Sd of the driving transistor Td and the second capacitor electrode Ce2 are in a same layer. In alternative embodiments, the first electrode Sd of the driving transistor Td and the connecting electrode CNE are in a same layer.

[0412] Referring to FIG. 6A to FIG. 6E, FIG. 7A to FIG. 7F, FIG. 8A to FIG. 8F, FIG. 9A to FIG. 9C, FIG. 10A to FIG. 10D, FIG. 11A to FIG. 11E, FIG. 12A to FIG. 12G, and FIG. 13A to FIG. 13H, the present disclosure in another aspect provides a method of fabricating an array substrate. In some embodiments, the method includes forming a plurality of pixel driving circuits. In some embodiments, forming a respective pixel driving circuit of the plurality of  pixel driving circuits includes forming a driving transistor Td, forming a sensing transistor Ts, and forming a storage capacitor. In some embodiments, the method includes forming an active layer ACTd of the driving transistor Td on a base substrate BS, forming a second capacitor electrode of the storage capacitor on a side of the active layer ACTd of the driving transistor Td away from the base substrate BS, forming a connecting electrode CNE and an active layer ACTs of the sensing transistor Ts on a side of the second capacitor electrode away from the base substrate BS, forming a first electrode Ss and a second electrode Ds of the sensing transistor Ts on a side of the connecting electrode CNE and the active layer ACTs of the sensing transistor Ts away from the base substrate BS; and forming a plurality of first voltage supply lines Vdd on a side of the connecting electrode CNE and the active layer ACTs of the sensing transistor Ts away from the base substrate BS.

[0413] In some embodiments, the method further includes forming a via configured to receive a portion of a respective first voltage supply line of the plurality of first voltage supply lines Vdd, and forming a via configured to receive the first electrode Ss or the second electrode Ds of the sensing transistor Ts. Optionally, the via configured to receive the portion of the respective first voltage supply line and the via configured to receive the first electrode Ss or the second electrode Ds of the sensing transistor Ts are formed in a same patterning process.

[0414] In some embodiments, the via configured to receive the portion of the respective first voltage supply line, the via configured to receive the first electrode Ss of the sensing transistor Ts, and the via configured to receive the second electrode Ds of the sensing transistor Ts are formed in a same patterning process. In alternative embodiments, the via configured to receive the portion of the respective first voltage supply line and the via configured to receive the first electrode Ss of the sensing transistor Ts are formed in a same patterning process; the via configured to receive the second electrode Ds of the sensing transistor Ts is formed in a patterning process different from the patterning process for forming the via configured to receive the portion of the respective first voltage supply line and the via configured to receive the first electrode Ss of the sensing transistor Ts.

[0415] In some embodiments, referring to FIG. 6E, FIG. 7F, and FIG. 8F, the method includes forming a via configured to receive a first electrode Sd of the driving transistor Td thereby exposing a portion of the active layer ACTd of the driving transistor Td; performing an etching process on the portion of the active layer ACTd of the driving transistor Td thereby removing an oxide layer on a surface of the portion of the active layer ACTd of the driving transistor Td; wherein forming the via configured to receive the portion of the respective first voltage supply line and forming the via configured to receive the first electrode Ss or the second electrode Ds of the sensing transistor Ts are performed in the same patterning process subsequent to performing the etching process.

[0416] In some embodiments, the etching process is a buffered oxide etching process using an etchant solution.

[0417] In some embodiments, forming the respective pixel driving circuit further includes forming a switching transistor Tw. In some embodiments, the method further includes forming a via configured to receive a first electrode Sw of the switching transistor Tw. In some embodiments, referring to FIG. 6E, forming the via configured to receive the first electrode Sd of the driving transistor Td and forming the via configured to receive the first electrode Sw of the switching transistor Tw are performed in a same patterning process.

[0418] In some embodiments, referring to FIG. 6A to FIG. 6E, FIG. 7A to FIG. 7F, FIG. 8A to FIG. 8F, FIG. 9A to FIG. 9C, FIG. 10A to FIG. 10D, FIG. 11A to FIG. 11E, FIG. 12A to FIG. 12G, and FIG. 13A to FIG. 13H, the method further includes forming a via extending through one or more insulating layers, wherein the connecting electrode CNE extends through the via extending through the one or more insulating layers to connect to the active layer ACTd of the driving transistor Td, connect to the second capacitor electrode. The connecting electrode CNE is connected to the active layer ACTs of the sensing transistor Ts, and is connected to the first electrode Ss of the sensing transistor Ts.

[0419] In some embodiments, referring to FIG. 8A to FIG. 8F, forming the via configured to receive the first electrode Sd of the driving transistor Td and forming the via configured to receive the connecting electrode CNE are performed in a same patterning process.

[0420] In some embodiments, forming the respective pixel driving circuit further includes forming a switching transistor Tw. In some embodiments, the method further includes forming a via configured to receive a second electrode Dw of the switching transistor Tw. In some embodiments, forming the via configured to receive the first electrode Sd of the driving transistor Td, forming the via configured to receive the connecting electrode CNE, and forming the via configured to receive the second electrode Dw of the switching transistor Tw are performed in a same patterning process.

[0421] In some embodiments, referring to FIG. 9A to FIG. 9C, forming the via configured to receive the portion of the respective first voltage supply line exposes a portion of the active layer ACTd of the driving transistor Td. In some embodiments, the method further includes performing a dry etching process on the portion of the active layer ACTd of the driving transistor Td thereby removing an oxide layer on a surface of the portion of the active layer ACTd of the driving transistor Td. In some embodiments, the method further includes forming the respective first voltage supply line and forming the first electrode Ss or the second electrode Ds of the sensing transistor Ts in a same patterning process subsequent to performing the dry etching process. The respective first voltage supply line is in direct contact with the  active layer ACTd of the driving transistor Td, and functions as a first electrode Sd of the driving transistor Td.

[0422] In some embodiments, the dry etching process is performed using a fluorine-containing gas.

[0423] In some embodiments, referring to FIG. 10A to FIG. 10D, FIG. 11A to FIG. 11E, FIG. 12A to FIG. 12G, and FIG. 13A to FIG. 13H, forming the via configured to receive the portion of the respective first voltage supply line exposes a portion of the active layer ACTd of the driving transistor Td; and forming the via configured to receive the first electrode Ss of the sensing transistor Ts exposes a portion of the connecting electrode CNE but does not expose any portion of the active layer ACTs of the sensing transistor Ts. Forming the via configured to receive the portion of the respective first voltage supply line and forming the via configured to receive the first electrode Ss of the sensing transistor Ts are performed in a same patterning process. In some embodiments, the method further includes performing an etching process on the portion of the active layer ACTd of the driving transistor Td thereby removing an oxide layer on a surface of the portion of the active layer ACTd of the driving transistor Td. The connecting electrode CNE is connected to the active layer ACTd of the driving transistor Td, connected to the second capacitor electrode, and connected to the active layer ACTs of the sensing transistor Ts.

[0424] In some embodiments, the etching process is a buffered oxide etching process using an etchant solution.

[0425] In some embodiments, the method further includes forming the respective first voltage supply line and the first electrode Ss of the sensing transistor Ts in a same patterning process subsequent to performing the etching process.

[0426] In some embodiments, referring to FIG. 10A to FIG. 10D, the method further includes forming a supporting electrode SE and forming the active layer ACTs of the sensing transistor Ts on the supporting electrode SE. The supporting electrode SE is in direct contact with the active layer ACTs of the sensing transistor Ts. In some embodiments, the method further includes forming a via configured to receive the second electrode Ds of the sensing transistor Ts, exposing a portion of the supporting electrode SE but does not expose any portion of the active layer ACTs of the sensing transistor Ts. Forming the via configured to receive the portion of the respective first voltage supply line, forming the via configured to receive the first electrode Ss of the sensing transistor Ts, and forming the via configured to receive the second electrode Ds of the sensing transistor Ts are performed in a same patterning process.

[0427] In some embodiments, the method further includes forming the respective first voltage supply line, the first electrode Ss of the sensing transistor Ts, and the second electrode  Ds of the sensing transistor Ts in a same patterning process subsequent to performing the etching process.

[0428] In some embodiments, forming the active layer ACTs of the sensing transistor Ts is performed subsequent to forming the supporting electrode SE.

[0429] In some embodiments, referring to FIG. 11A to FIG. 11E, FIG. 12 A to FIG. 12G, and FIG. 13A to FIG. 13H, the method further includes forming a plurality of sensing lines SL subsequent to forming the first electrode Ss of the sensing transistor Ts. A respective sensing line of the plurality of sensing lines SL extends through multiple insulating layers to connect to the active layer ACTs of the sensing transistor Ts. A portion of the respective sensing line functions as the second electrode Ds of the sensing transistor Ts.

[0430] In some embodiments, referring to FIG. 10A to FIG. 10D and FIG. 11A to FIG. 11E, forming the active layer ACTs of the sensing transistor Ts is performed subsequent to forming the connecting electrode CNE. In alternative embodiments, referring to FIG. 12 A to FIG. 12G and FIG. 13A to FIG. 13H, forming the connecting electrode CNE is performed subsequent to forming the active layer ACTs of the sensing transistor Ts.

[0431] FIG. 14 is a circuit diagram illustrating the structure of a pixel driving circuit in some embodiments according to the present disclosure. Referring to FIG. 14, in some embodiments, the pixel driving circuit includes a driving transistor Td; a storage capacitor Cst having a first capacitor electrode Ce1 and a second capacitor electrode Ce2; a first reset transistor Tr1 having a gate electrode connected to a respective first reset control signal line rst1 of a plurality of first reset control signal lines, a first electrode connected to a respective first reset signal line Vint1 of a plurality of first reset signal lines, and a second electrode connected to a first capacitor electrode Ce1 of the storage capacitor Cst and a gate electrode of the driving transistor Td; a second reset transistor Tr2 having a gate electrode connected to a respective second reset control signal line rst2 of a plurality of second reset control signal lines, a first electrode connected to a respective second reset signal line Vint2 of a plurality of second reset signal lines, and a second electrode connected to a second electrode of the fourth transistor T4 and an anode of the light emitting element LE; a third reset transistor Tr3 having a gate electrode connected to the respective second reset control signal line rst2 of the plurality of second reset control signal lines, a first electrode connected to a respective third reset signal line Vint3 of a plurality of third reset signal lines, and a second electrode connected to the first electrode of the driving transistor Td; a first transistor T1 (e.g., a data write transistor) having a gate electrode connected to a respective first gate line GL1 of a plurality of first gate lines, a first electrode connected to a respective data line DL of a plurality of data lines, and a second electrode connected to a first electrode of the driving transistor Td; a second transistor T2 (e.g., a compensating transistor) having a gate electrode connected to a respective second gate line GL2 of a plurality of second gate lines, a first electrode connected to the first capacitor  electrode Ce1 of the storage capacitor Cst and the gate electrode of the driving transistor Td, and a second electrode connected to the second electrode of the driving transistor Td; a third transistor T3 having a gate electrode connected to a respective light emitting control signal line em of a plurality of light emitting control signal lines, a first electrode connected to a respective first voltage supply line Vdd of a plurality of first voltage supply lines, and a second electrode connected to the first electrode of the driving transistor Td and the second electrode of the first transistor T1; and a fourth transistor T4 having a gate electrode connected to the respective light emitting control signal line em of the plurality of light emitting control signal lines, a first electrode connected to second electrodes of the driving transistor Td and the second transistor T2, and a second electrode connected to an anode of a light emitting element LE and the second electrode of the second reset transistor Tr2. The second capacitor electrode Ce2 is connected to the respective voltage supply line and the first electrode of the third transistor T3.

[0432] Referring to FIG. 14, the second transistor T2 is an n-type transistor such as a metal oxide transistor, and other transistors are p-type transistors such as polysilicon transistors. In alternative embodiments, the first reset transistor Tr1 is an n-type transistor such as a metal oxide transistor, and other transistors are p-type transistors such as polysilicon transistors. In alternative embodiments, the fourth transistor T4 is an n-type transistor such as a metal oxide transistor, and other transistors are p-type transistors such as polysilicon transistors. In alternative embodiments, the second reset transistor Tr2 is an n-type transistor such as a metal oxide transistor, and other transistors are p-type transistors such as polysilicon transistors. In alternative embodiments, one or more of the first reset transistor Tr1, the second transistor T2, the fourth transistor T4, and the second reset transistor Tr2 are n-type transistors such as a metal oxide transistor, and other transistors are p-type transistors such as polysilicon transistors.

[0433] FIG. 15 is a schematic diagram illustrating the structure of an array substrate in some embodiments according to the present disclosure. Referring to FIG. 15, the array substrate includes a base substrate BS, a first signal line layer SL1 on the base substrate BS, a barrier layer BAR on a side of the first signal line layer SL1 away from the base substrate BS, a light shielding layer LSL on a side of the barrier layer BAR away from the base substrate BS, a first buffer layer BUF1 on a side of the light shielding layer LSL away from the base substrate BS, a first semiconductor material layer SML1 on a side of the first buffer layer BUF1 away from the base substrate BS, a first gate insulating layer GI1 on a side of the first semiconductor material layer SML1 away from the base substrate BS, a first conductive layer CT1 on a side of the first gate insulating layer GI1 away from the base substrate BS, a second gate insulating layer GI2 on a side of the first conductive layer CT1 away from the base substrate BS, a second conductive layer CT2 on a side of the second gate insulating layer GI2 away from the base substrate BS, a first inter-layer dielectric layer ILD1 on a side of the second conductive layer  CT2 away from the base substrate BS, a second buffer layer BUF2 on a side of the first inter-layer dielectric layer ILD1 away from the base substrate BS, a connecting electrode layer CEL on a side of the second buffer layer BUF2 away from the base substrate BS, a second semiconductor material layer SML2 on a side of the connecting electrode layer CEL away from the base substrate BS, a third gate insulating layer GI3 on a side of the second semiconductor material layer SML2 away from the base substrate BS, a third conductive layer CT3 on a side of the third gate insulating layer GI3 away from the base substrate BS, a second inter-layer dielectric layer ILD2 on a side of the third conductive layer CT3 away from the base substrate BS, a second signal line layer SL2 on a side of the second inter-layer dielectric layer ILD2 away from the base substrate BS, a first passivation layer PVX1 on a side of the second signal line layer SL2 away from the base substrate BS, a third signal line layer SL3 on a side of the first passivation layer PVX1 away from the base substrate BS, a planarization layer PLN on a side of the third signal line layer SL3 away from the base substrate BS, a second passivation layer PVX2 on a side of the planarization layer PLN away from the base substrate BS, an anode layer ANL on a side of the second passivation layer PVX2 away from the base substrate BS, and a pixel definition layer PDL on a side of the anode layer ANL away from the base substrate BS.

[0434] In some embodiments, the first signal line layer SL1 includes a plurality of data lines DL. A respective data line of the plurality of data lines DL is connected to a first electrode of the switching transistor Tw.

[0435] In some embodiments, the light shielding layer LSL includes a plurality of first light shields LS1. An orthographic projection of a respective first light shield of the plurality of first light shields LS1 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTd of the driving transistor Td on the base substrate.

[0436] In some embodiments, the first semiconductor material layer SML1 includes an active layer ACTd of the driving transistor and / or an active layer ACTw of the switching transistor Tw.

[0437] In some embodiments, the first conductive layer CT1 includes a gate electrode Gd of the driving transistor Td and / or a gate electrode Gw of the switching transistor Tw. In some embodiments, the first conductive layer CT1 includes a plurality of second light shields LS2. An orthographic projection of a respective second light shield of the plurality of second light shields LS2 on a base substrate BS at least partially overlaps with an orthographic projection of an active layer ACTs of the sensing transistor Ts on the base substrate.

[0438] In some embodiments, the second conductive layer CT2 includes a first electrode Sw of the switching transistor Tw, a first electrode Sd of the driving transistor Td, and a second  capacitor electrode Ce2 of the storage capacitor. Optionally, the gate electrode Gd functions as the first capacitor electrode of the storage capacitor.

[0439] In some embodiments, the connecting electrode layer CEL includes a connecting electrode CNE, and a second electrode Dw of the switching transistor Tw. The connecting electrode CNE is connected to a first electrode S3 of the third transistor T3, functions as a second electrode Dd of the driving transistor Td, and functions as a first electrode S3 of the third transistor T3.

[0440] In some embodiments, the second semiconductor material layer SML2 includes an active layer ACTs of the sensing transistor Ts.

[0441] In some embodiments, the third conductive layer CT3 includes a gate electrode Gs of the sensing transistor Ts.

[0442] In some embodiments, the second signal line layer SL2 includes a plurality of first voltage supply lines Vdd, a second electrode D3 of the third transistor T3. Optionally, the second signal line layer SL2 further includes, in the peripheral area PA, a first signal supply line SSL1, a second signal supply line SSL2, a third signal supply line SSL3, and a fourth signal supply line SSL4. The first signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the first signal line layer SL1. The second signal supply line SSL2 is configured to supply voltage signals to one or more signal lines in the light shielding layer LSL. The third signal supply line SSL3 is configured to supply voltage signals to one or more signal lines in the first conductive layer CT1. The fourth signal supply line SSL1 is configured to supply voltage signals to one or more signal lines in the third conductive layer CT3.

[0443] In some embodiments, the third signal line layer SL3 includes a plurality of sensing lines SL.

[0444] In some embodiments, the anode layer ANL includes a plurality of anodes AND in a plurality of subpixels, respectively.

[0445] Referring to FIG. 10D, FIG. 11E, FIG. 12G, FIG. 13H, and FIG. 15, the present disclosure in one aspect provides an array substrate. In some embodiments, the array substrate includes a plurality of pixel driving circuits, wherein a respective pixel driving circuit of the plurality of pixel driving circuits includes a driving transistor Td, a first switch transistor (e.g., a sensing transistor Ts in FIG. 10D, FIG. 11E, FIG. 12G, FIG. 13H; or a second transistor T2 in FIG. 15) , and a storage capacitor. In some embodiments, the array substrate includes a base substrate BS, an active layer ACTd of the driving transistor Td on the base substrate BS, a second capacitor electrode of the storage capacitor on a side of the active layer ACTd of the driving transistor Td away from the base substrate BS, a connecting electrode CNE and an active layer of the first switch transistor on a side of the second capacitor electrode away from  the base substrate BS, and a first electrode Ss and a second electrode of the first switch transistor on a side of the connecting electrode CNE and the active layer of the first switch transistor away from the base substrate BS.

[0446] In some embodiments, the connecting electrode CNE extends through a via extending through one or more insulating layers to connect to the active layer ACTd of the driving transistor Td. The connecting electrode CNE is connected to the active layer of the first switch transistor, and is connected to the first electrode of the first switch transistor.

[0447] In some embodiments, the first electrode of the first switch transistor is in direct contact with the connecting electrode CNE, and the connecting electrode CNE is in direct contact with the active layer of the first switch transistor.

[0448] In alternative embodiments, the first switch transistor may be any one of the first reset transistor Tr1, the fourth transistor T4, and the second reset transistor Tr2, when it is an n-type transistor.

[0449] In another aspect, the present disclosure provides a display apparatus, comprising the array substrate described herein or fabricated by a method described herein, and one or more integrated circuits connected to the array substrate. Examples of appropriate display apparatuses include, but are not limited to, an electronic paper, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital album, a GPS, etc. Optionally, the display apparatus is an organic light emitting diode display apparatus. Optionally, the display apparatus is a micro light emitting diode display apparatus. Optionally, the display apparatus is a mini light emitting diode display apparatus. In one example, the display apparatus is an augmented reality or virtual reality display apparatus.

[0450] The foregoing description of the embodiments of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form or to exemplary embodiments disclosed. Accordingly, the foregoing description should be regarded as illustrative rather than restrictive. Obviously, many modifications and variations will be apparent to practitioners skilled in this art. The embodiments are chosen and described in order to explain the principles of the invention and its best mode practical application, thereby to enable persons skilled in the art to understand the invention for various embodiments and with various modifications as are suited to the particular use or implementation contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents in which all terms are meant in their broadest reasonable sense unless otherwise indicated. Therefore, the term “the invention” , “the present invention” or the like does not necessarily limit the claim scope to a specific embodiment, and the reference to exemplary embodiments of the invention does not imply a limitation on the invention, and no such limitation is to be inferred. The invention is  limited only by the spirit and scope of the appended claims. Moreover, these claims may refer to use “first” , “second” , etc. following with noun or element. Such terms should be understood as a nomenclature and should not be construed as giving the limitation on the number of the elements modified by such nomenclature unless specific number has been given. Any advantages and benefits described may not apply to all embodiments of the invention. It should be appreciated that variations may be made in the embodiments described by persons skilled in the art without departing from the scope of the present invention as defined by the following claims. Moreover, no element and component in the present disclosure is intended to be dedicated to the public regardless of whether the element or component is explicitly recited in the following claims.

Claims

1.An array substrate, comprising a plurality of pixel driving circuits;wherein a respective pixel driving circuit of the plurality of pixel driving circuits comprises a driving transistor, a first switch transistor, and a storage capacitor;wherein the array substrate comprises:a base substrate;an active layer of the driving transistor on the base substrate;a second capacitor electrode of the storage capacitor on a side of the active layer of the driving transistor away from the base substrate;a connecting electrode, and an active layer of the first switch transistor on a side of the second capacitor electrode away from the base substrate; anda first electrode and a second electrode of the first switch transistor on a side of the connecting electrode and the active layer of the first switch transistor away from the base substrate;wherein the connecting electrode extends through a via extending through one or more insulating layers to connect to the active layer of the driving transistor;the connecting electrode is connected to the active layer of the first switch transistor, and is connected to a first electrode of the first switch transistor;the first electrode of the first switch transistor is in direct contact with the connecting electrode; andthe connecting electrode is in direct contact with the active layer of the first switch transistor.2.The array substrate of claim 1, wherein the respective pixel driving circuit further comprises a switching transistor; andthe connecting electrode is in a same layer as a second electrode of the switching transistor.3.The array substrate of claim 2, wherein a gate electrode of the first switch transistor is on a side of the connecting electrode and the second electrode of the switching transistor away from the base substrate.4.The array substrate of claim 2, wherein the connecting electrode, a second electrode of the switching transistor, and a gate electrode of the first switch transistor are in a same layer.5.The array substrate of any one of claims 1 to 4, wherein the connecting electrode extends through a second buffer layer and a first inter-layer dielectric layer to connect to the second capacitor electrode, and extends through the second buffer layer, the first inter-layer dielectric layer, a second gate insulating layer, and a first gate insulating layer to connect to the active layer of the driving transistor.6.The array substrate of any one of claims 1 to 4, wherein the connecting electrode extends through a second inter-layer dielectric layer, a third gate insulating layer, a second buffer layer and a first inter-layer dielectric layer to connect to the second capacitor electrode, and extends through the second inter-layer dielectric layer, the third gate insulating layer, the second buffer layer, the first inter-layer dielectric layer, a second gate insulating layer, and a first gate insulating layer to connect to the active layer of the driving transistor.7.The array substrate of any one of claims 1 to 4, wherein the active layer of the first switch transistor and the first electrode of the first switch transistor are on a same side of the connecting electrode away from the base substrate.8.The array substrate of any one of claims 1 to 4, wherein the active layer of the first switch transistor and the first electrode of the first switch transistor are on two opposite sides of the connecting electrode.9.The array substrate of any one of claims 1 to 4, wherein the second electrode of the first switch transistor and the first electrode of the driving transistor are in a same layer;at least one of the second electrode of the first switch transistor or the first electrode of the driving transistor is not in direct contact with a corresponding active layer; andthe first switch transistor and the driving transistor are different types of transistors selected from an n-type transistor and a p-type transistor.10.The array substrate of any one of claims 1 to 4, wherein the second electrode of the first switch transistor and the first electrode of the driving transistor are in different layers;the second electrode of the first switch transistor is in direct contact with the active layer of the first switch transistor;the first electrode of the driving transistor is in direct contact with the active layer of the driving transistor; andthe first switch transistor and the driving transistor are different types of transistors selected from an n-type transistor and a p-type transistor.11.The array substrate of any one of claims 1 to 4, wherein the first electrode of the first switch transistor is not in direct contact with the active layer of the first switch transistor.12.The array substrate of any one of claims 1 to 4, wherein the connecting electrode extends through the via extending through the one or more insulating layers to connect to the second capacitor electrode.13.The array substrate of any one of claims 1 to 4, wherein the second electrode of the first switch transistor is in direct contact with the active layer of the first switch transistor.14.The array substrate of any one of claims 1 to 4, wherein the array substrate further comprises a supporting electrode;the supporting electrode is in direct contact with the active layer of the first switch transistor, and is in direct contact with the second electrode of the first switch transistor;the second electrode of the first switch transistor is not in direct contact with the active layer of the first switch transistor;the respective pixel driving circuit further comprises a switching transistor; andthe supporting electrode, the connecting electrode, and a second electrode of the switching transistor are in a same layer.15.The array substrate of any one of claims 1 to 4, wherein the array substrate further includes a plurality of signal lines on a side of the connecting electrode and the active layer of the first switch transistor away from the base substrate;a respective signal line of the plurality of signal lines extends through multiple insulating layers to connect to the active layer of the driving transistor; anda portion of the respective signal line functions as a first electrode of the driving transistor.16.An array substrate, comprising a plurality of pixel driving circuits;wherein a respective pixel driving circuit of the plurality of pixel driving circuits comprises a driving transistor, a first switch transistor, and a storage capacitor;wherein the array substrate comprises:a base substrate;an active layer of the driving transistor on the base substrate;a second capacitor electrode of the storage capacitor on a side of the active layer of the driving transistor away from the base substrate;a connecting electrode and an active layer of the first switch transistor on a side of the second capacitor electrode away from the base substrate; anda plurality of signal lines on a side of the connecting electrode and the active layer of the first switch transistor away from the base substrate;wherein the connecting electrode extends through a via extending through one or more insulating layers to connect to the active layer of the driving transistor;the connecting electrode is connected to the active layer of the first switch transistor, and is connected to a first electrode of the first switch transistor; anda respective signal line of the plurality of signal lines extends through one or more insulating layers to connect to a first electrode of the driving transistor.17.The array substrate of claim 12, wherein the first electrode of the driving transistor and the second capacitor electrode are in a same layer.18.The array substrate of claim 12, wherein the first electrode of the driving transistor and the connecting electrode are in a same layer.19.A display apparatus, comprising the array substrate of any one of claims 1 to 14, and one or more integrated circuits connected to the array substrate.20.A method of fabricating an array substrate, comprising forming a plurality of pixel driving circuits;wherein forming a respective pixel driving circuit of the plurality of pixel driving circuits includes forming a driving transistor, forming a first switch transistor, and forming a storage capacitor;wherein the method comprises:forming an active layer of the driving transistor on a base substrate;forming a second capacitor electrode of the storage capacitor on a side of the active layer of the driving transistor away from the base substrate;forming a connecting electrode and an active layer of the first switch transistor on a side of the second capacitor electrode away from the base substrate;forming a first electrode and a second electrode of the first switch transistor on a side of the connecting electrode and the active layer of the first switch transistor away from the base substrate; andforming a plurality of signal lines on a side of the connecting electrode and the active layer of the first switch transistor away from the base substrate;wherein the method further comprises:forming a via configured to receive a portion of a respective signal line of the plurality of signal lines; andforming a via configured to receive the first electrode or the second electrode of the first switch transistor;wherein the via configured to receive the portion of the respective signal line and the via configured to receive the first electrode or the second electrode of the first switch transistor are formed in a same patterning process.21.The method of claim 20, wherein the via configured to receive the portion of the respective signal line, the via configured to receive the first electrode of the first switch transistor, and the via configured to receive the second electrode of the first switch transistor are formed in a same patterning process.22.The method of claim 20, wherein the via configured to receive the portion of the respective signal line and the via configured to receive the first electrode of the first switch transistor are formed in a same patterning process; andthe via configured to receive the second electrode of the first switch transistor is formed in a patterning process different from the patterning process for forming the via configured to receive the portion of the respective signal line and the via configured to receive the first electrode of the first switch transistor.23.The method of any one of claims 20 to22, comprising:forming a via configured to receive a first electrode of the driving transistor thereby exposing a portion of the active layer of the driving transistor; andperforming an etching process on the portion of the active layer of the driving transistor thereby removing an oxide layer on a surface of the portion of the active layer of the driving transistor;wherein forming the via configured to receive the portion of the respective signal line and forming the via configured to receive the first electrode or the second electrode of the first switch transistor are performed in the same patterning process subsequent to performing the etching process.24.The method of claim 23, wherein the etching process is a buffered oxide etching process using an etchant solution.25.The method of any one of claims 20 to 24, wherein forming the respective pixel driving circuit further comprises forming a switching transistor;wherein the method further comprises forming a via configured to receive a first electrode of the switching transistor;wherein forming the via configured to receive the first electrode of the driving transistor and forming the via configured to receive the first electrode of the switching transistor are performed in a same patterning process.26.The method of any one of claims 20 to 25, further comprising forming a via extending through one or more insulating layers;wherein the connecting electrode extends through the via extending through the one or more insulating layers to connect to the active layer of the driving transistor, and connect to the second capacitor electrode; andthe connecting electrode is connected to the active layer of the first switch transistor, and is connected to the first electrode of the first switch transistor.27.The method of claim 26, wherein forming the via configured to receive the first electrode of the driving transistor and forming the via configured to receive the connecting electrode are performed in a same patterning process.28.The method of claim 26, wherein forming the respective pixel driving circuit further comprises forming a switching transistor;wherein the method further comprises forming a via configured to receive a second electrode of the switching transistor;wherein forming the via configured to receive the first electrode of the driving transistor, forming the via configured to receive the connecting electrode, and forming the via configured to receive the second electrode of the switching transistor are performed in a same patterning process.29.The method of claim 26, wherein the via configured to receive the portion of the respective signal line exposes a portion of the active layer of the driving transistor;wherein the method further comprises performing a dry etching process on the portion of the active layer of the driving transistor thereby removing an oxide layer on a surface of the portion of the active layer of the driving transistor;wherein forming the respective signal line and forming the first electrode or the second electrode of the first switch transistor are performed in a same patterning process subsequent to performing the dry etching process; andthe respective signal line is in direct contact with the active layer of the driving transistor, and functions as a first electrode of the driving transistor.30.The method of claim 27, wherein the dry etching process is performed using a fluorine-containing gas.31.The method of any one of claims 20 to 25, wherein the via configured to receive the portion of the respective signal line exposes a portion of the active layer of the driving transistor;the via configured to receive the first electrode of the first switch transistor exposes a portion of the connecting electrode but does not expose any portion of the active layer of the first switch transistor; andforming the via configured to receive the portion of the respective signal line and forming the via configured to receive the first electrode of the first switch transistor are performed in a same patterning process;wherein the method further comprises performing an etching process on the portion of the active layer of the driving transistor thereby removing an oxide layer on a surface of the portion of the active layer of the driving transistor; andthe connecting electrode is connected to the active layer of the driving transistor, connected to the second capacitor electrode, and connected to the active layer of the first switch transistor.32.The method of claim 31, wherein the etching process is a buffered oxide etching process using an etchant solution.33.The method of claim 31, further comprising forming the respective signal line and the first electrode of the first switch transistor in a same patterning process subsequent to performing the etching process.34.The method of any one of claims 31 to 33, further comprising:forming a supporting electrode; andforming the active layer of the first switch transistor on the supporting electrode;wherein the supporting electrode is in direct contact with the active layer of the first switch transistor;wherein the method further comprises forming a via configured to receive the second electrode of the first switch transistor, exposing a portion of the supporting electrode but does not expose any portion of the active layer of the first switch transistor;wherein forming the via configured to receive the portion of the respective signal line, forming the via configured to receive the first electrode of the first switch transistor, and forming the via configured to receive the second electrode of the first switch transistor are performed in a same patterning process.35.The method of claim 34, further comprising forming the respective signal line, the first electrode of the first switch transistor, and the second electrode of the first switch transistor in a same patterning process subsequent to performing the etching process.36.The method of claim 34, wherein forming the active layer of the first switch transistor is performed subsequent to forming the supporting electrode.37.The method of any one of claims 31 to 33, further comprising forming a plurality of sensing lines subsequent to forming the first electrode of the first switch transistor;wherein a respective sensing line of the plurality of sensing lines extends through multiple insulating layers to connect to the active layer of the first switch transistor; anda portion of the respective sensing line functions as the second electrode of the first switch transistor.38.The method of any one of claims 31 to 33, wherein forming the active layer of the first switch transistor is performed subsequent to forming the connecting electrode.39.The method of any one of claims 31 to 33, wherein forming the connecting electrode is performed subsequent to forming the active layer of the first switch transistor.

Images